厂商名称:Intersil ( Renesas )



                                                                      ISL6529, ISL6529A

                             Data Sheet                                April 12, 2005  FN9070.5

Dual RegulatorSynchronous Rectified                                   Features
Buck PWM and Linear Power Controllers
                                                                        Provides two regulated voltages
The ISL6529, ISL6529A provide the power control and                       - One synchronous rectified buck PWM controller
protection for two output voltages in high-performance                    - One linear controller
graphics cards and other embedded processor applications.
The dual-output controllers drive two N-Channel MOSFETs                Both controllers drive low cost N-Channel MOSFETs
in a synchronous rectified buck converter topology and one             12V direct drive saves external components
N-Channel MOSFET in a linear configuration. The ISL6529,                Small converter size
ISL6529A provide both a regulated high current, low voltage
supply and an independent, lower current supply integrated                - 600kHz constant frequency operation
in a 14-lead SOIC package. The controllers are ideal for                  - Small external component count
graphic card applications where regulation of both the                  Excellent output voltage regulation
graphics processing unit (GPU) and memory supplies is                     - Both outputs: 1% over temperature - ISL6529AC
required.                                                                 - Both outputs: 2% over temperature - ISL6529C
                                                                        5V down conversion
The synchronous rectified buck converters incorporate                   PWM and linear output voltage range: down to 0.8V
simple, single feedback loop, voltage-mode control with fast            Simple single-loop voltage-mode PWM control design
transient response. Both the switching regulator and linear             Fast PWM converter transient response
regulator provide a maximum static regulation tolerance of                - High-bandwidth error amplifier
2% over line, load, and temperature ranges. Each output is               - Full 0-100% duty ratio
user-adjustable by means of external resistors.                         Linear controller drives N-Channel MOSFET pass transistor
                                                                        Fully-adjustable outputs
An integrated soft-start feature brings both supplies into             Undervoltage fault monitoring on both outputs
regulation in a controlled manner. Each output is monitored             QFN Package:
via the FB pins for undervoltage events. If either output                 - Compliant to JEDEC PUB95 MO-220
drops below 51.5% of the nominal output level, both
converters are shut down.                                                    QFN - Quad Flat No Leads - Package Outline
                                                                          - Near Chip Scale Package footprint, which improves
Ordering Information
                                                                             PCB efficiency and has a thinner profile
                               TEMP.    PACKAGE             PKG.
PART NUMBER* RANGE (C)                                    DWG. #       Pb-Free Available (RoHS Compliant)

ISL6529ACB         0 to 70 14 Ld SOIC                      M14.15      Applications

ISL6529ACBZ (Note) 0 to 70 14 Ld SOIC (Pb-free) M14.15                  GraphicsGPU and memory supplies
                                                                        ASIC power supplies
ISL6529ACR         0 to 70 16 Ld 5x5 QFN                   L16.5x5B    Embedded processor and I/O supplies
                                                                        DSP supplies
ISL6529ACRZ (Note) 0 to 70 16 Ld 5x5 QFN                   L16.5x5B
                                                (Pb-free)              Related Literature

ISL6529CB          0 to 70 14 Ld SOIC                      M14.15       Technical Brief TB363 Guidelines for Handling and
                                                                          Processing Moisture Sensitive Surface Mount Devices
ISL6529CBZ (Note) 0 to 70 14 Ld SOIC (Pb-free) M14.15                     (SMDs)

ISL6529CR          0 to 70 16 Ld 5x5 QFN                   L16.5x5B

ISL6529CRZ (Note)  0 to 70 16 Ld 5x5 QFN                   L16.5x5B

ISL6529EVAL1       Evaluation Board

*Add "-T" suffix for tape and reel.

NOTE: Intersil Pb-free products employ special Pb-free material sets;
molding compounds/die attach materials and 100% matte tin plate
termination finish, which are RoHS compliant and compatible with both
SnPb and Pb-free soldering operations. Intersil Pb-free products are
MSL classified at Pb-free peak reflow temperatures that meet or
exceed the Pb-free requirements of IPC/JEDEC J STD-020.

                                     1                     CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

                                                                       1-888-INTERSIL or 321-724-7143 | Intersil (and design) is a trademark of Intersil Americas Inc.

                                                                       Copyright Intersil Americas Inc. 2002-2005. All Rights Reserved

                                                                       All other trademarks mentioned are the property of their respective owners.
                                      ISL6529, ISL6529A


         ISL6529, ISL6529A (SOIC)                        ISL6529, ISL6529A (QFN)
                    TOP VIEW                                       TOP VIEW

         LGATE 1        14 UGATE                                    LGATE  NC  UGATE  NC
          PGND 2        13 12VCC
                        12 NC                                       16 15 14 13
            GND 3       11 NC
           5VCC 4       10 COMP                            PGND 1                         12 12VCC
         DRIVE2 5        9 FB                                GND 2                        11 NC
                         8 NC                              5VCC 3                         10 COMP
             FB2 6                                                                        9 FB
               NC 7                                      DRIVE2 4



                                                                    FB2    NC  NC     NC

                                                         NC = NO INTERNAL CONNECTION

                     2                                                                              FN9070.5

                                                                                                    April 12, 2005
                          Block Diagram



                                                       VOLTAGE                                                     POWER-ON
                                                     REFERENCE                                                    RESET (POR)


                                                                          SHUTDOWN                       RESTART                                                 ISL6529, ISL6529A

                          FB2                                                                     SOFT-                                                   12VCC
                                             12VCC                                                                                                        UGATE
                                                                                              AND FAULT                                        +5V        LGATE
                                                                                                 LOGIC                                             GATE
                          DRIVE2         EA2

                                         INHIBIT                                                          INHIBIT
                                         SOFT-START                                                       SOFT-START

                          GND                                             +5VCC                                                           PWM
                                                                               OSCILLATOR            EA1


                                                                                              FB COMP

April 12, 2005  FN9070.5
                                                   ISL6529, ISL6529A
Simplified Power System Diagram

        +VIN                                                                                                                  Q1
        +5V                            Q3          LINEAR                                                                                  VOUT1

                          VOUT2            CONTROLLER                 PWM
                                                             CONTROLLER                                                                 +



Typical Application

(+5V or +3.3V)


                                           CBP                  CBP


                       Q3                  DRIVE2
VOUT2                                                                                UGATE                                Q1      LOUT        VOUT1
2.5V                 COUT2                 FB2                                                                            PHASE                 1.5V

                                                    ISL6529        LGATE                                                  Q2               +
                                                   ISL6529A                                                                                     COUT1


                                                   GND       PGND

                     4                                                                                                                            FN9070.5

                                                                                                                                                  April 12, 2005
                                         ISL6529, ISL6529A

Absolute Maximum Ratings                                                                    Thermal Information

UGATE, LGATE, DRIVE2,. . . . . . . . . . . . . . . GND - 0.3V to 12VCC                      Thermal Resistance                             JA (C/W) JC (C/W)
5VCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . GND - 0.3V to +7V
12VCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . GND - 0.3V to +14V    SOIC Package (Note 1) . . . . . . . . . . . .         68        NA
FB, FB2, COMP, . . . . . . . . . . . . . . . . . GND - 0.3V to 5VCC + 0.3V
ESD Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Class 4kV    QFN Package (Notes 2, 3). . . . . . . . . .           36        5

Operating Conditions                                                                        Maximum Junction Temperature (Plastic Package) . . . . . . . 150C

Supply Voltage on 5VCC . . . . . . . . . . . . . . . . . . . . . . . . . +5V 10%           Maximum Storage Temperature Range . . . . . . . . . -65C to 150C
Supply Voltage on 12VCC . . . . . . . . . . . . . . . . . . . . . . . +12V 10%
Supply Voltage to drain of Upper MOSFETs . . . +3.3V to +5V 10%                            Maximum Lead Temperature (Soldering 10s) . . . . . . . . . . . . 300C
Ambient Temperature Range. . . . . . . . . . . . . . . . . . . . . 0C to 70C
Junction Temperature Range . . . . . . . . . . . . . . . . . . . 0C to 125C               (SOIC - Lead Tips Only)

CAUTION: Stresses above those listed in "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress only rating and operation of the
device at these or any other conditions above those indicated in the operational sections of this specification is not implied.


1. JA is measured with the component mounted on a high effective thermal conductivity test board in free air. See Tech Brief TB379 for details.
2. JA is measured in free air with the component mounted on a high effective thermal conductivity test board with "direct attach" features. See

     Tech Brief TB379.
3. For JC, the "case temp" location is the center of the exposed metal pad on the package underside.

Electrical Specifications Recommended Operating Conditions, Unless Otherwise Noted. Refer to Block and Simplified Power System

                                               Diagrams, and Typical Application Schematic

PARAMETER                         SYMBOL                                                    TEST CONDITIONS          MIN                   TYP MAX UNITS


Nominal Supply Current 12VCC      ICC        UGATE, LGATE and DRIVE2 Open                                            -                     2.7        3.0   mA
Nominal Supply Current 5VCC
POWER-ON RESET                    ICC        UGATE, LGATE and DRIVE2 Open                                            -                     3.5        4.5   mA

Rising 5VCC Threshold                        12VCC = 12V                                                             4.25                  4.4        4.5      V

Falling 5VCCThreshold                        12VCC = 12V                                                             3.75 3.82                        4.0      V

Rising 12VCC Threshold                       5VCC = 5V                                                               9.6                   10.3 10.8           V

Falling 12VCCThreshold                       5VCC = 5V                                                               9.3                   9.6        10.2     V


Free Running Frequency             FOSC                                                                              550                   600        650 kHz
Ramp Amplitude                    DVOSC
Soft-Start Interval                                                                                                  -                     1.5        -     VP-P
REFERENCE VOLTAGE                   TSS
                                                                                                                     3.1                   3.45 3.75 ms

Reference Voltage                 VREF                                                                               -                     0.800      -        V
System Accuracy
                                             ISL6529C                                                                -2.0                  -          +2.0  %

                                             ISL6529AC                                                               -1.0                  -          +1.0  %


DC Gain                                      RL = 10K, CL = 10pF                                                     -                     80         -     dB
Gain-Bandwidth Product                       RL = 10K, CL = 10pF
Slew Rate                           GBWP     RL = 10K, CL = 10pF                                                     -                     15         -     MHz
FB Input Current                       SR    VFB = 0.8V
COMP High Output Voltage               II                                                                            -                     6          -     V/s
COMP Low Output Voltage
COMP High Output, Source Current  VOUT High                                                                          -                     20         150   nA
                                  VOUT Low
                                  IOUT High                                                                          3.0                   4.5        -        V

                                                                                                                     -                     0.5        1.0      V

                                                                                                                     -2.5                  -6.8       -     mA

                              5                                                                                                                             FN9070.5

                                                                                                                                                            April 12, 2005
                                                    ISL6529, ISL6529A

Electrical Specifications Recommended Operating Conditions, Unless Otherwise Noted. Refer to Block and Simplified Power System

                                               Diagrams, and Typical Application Schematic (Continued)

          PARAMETER                        SYMBOL                     TEST CONDITIONS  MIN     TYP MAX UNITS

COMP Low Output, Sink Current              IOUT Low                                    2.5     3.5   -    mA
Undervoltage Level (VFB/VREF)                 VUV
PWM CONTROLLER GATE DRIVERS                                                            -       51.5  -    %

UGATE and LGATE Maximum Voltage            VHGATE     12VCC = 12V                      11      12    -    V
UGATE and LGATE Minimum Voltage            VLGATE     12VCC = 12V
UGATE and LGATE Source Current              IGATE     12VCC = 12V                      -       0     0.5  V
UGATE and LGATE Sink Current                IGATE     12VCC = 12V
UGATE and LGATE OUTPUT IMPEDANCE           RDS(on)    12VCC = 12V                      -       -1    -    A
                                                                                       -       1     -    A

                                                                                       -       3.1   4.3  

DC Gain                                               RL = 10K, CL = 10pF              -       80    -    dB
Gain-Bandwidth Product                                RL = 10K, CL = 10pF
Slew Rate                                    GBWP     RL = 10K, CL = 10pF              -       15    -    MHz
FB2 Input Current                               SR    VFB2 = 0.8V
Drive2 High Output Voltage                      II                                     -       6     -    V/s
Drive2 Low Output Voltage                             Percent of Nominal
Drive2 High Output Source Current          VOUT High  Percent of Nominal               -       20    150  nA
Drive2 Low Output Sink Current             VOUT Low
Over-Voltage Level (VFB2/VREF)             IOUT High                                   9.5     10.3  -    V
Under-Voltage Level (VFB2/VREF)            IOUT Low
REGULATOR ISOLATION                                                                    -       0.1   1.0  V
                                               VUV                                     -0.7    -1.4  -    mA

                                                                                       0.85    1.2   -    mA

                                                                                       -       160   -    %

                                                                                       -       51.5  -    %

Change in Linear Regulator Output Voltage  Vout Linear Output = 2.5V, 6A Load Change on PWM -  <0.5  -    %

(Note 4)

Change in PWM Regulator Output Voltage     Vout PWM Output = 1.5V, 1A Load Change on Linear -  <0.5  -    %
(Note 4)

4. Measured in the evaluation board.

Functional Pin Descriptions                                           GND (Pin 3), (Pin 2 QFN)
                                                                      Signal ground for the IC. All voltage levels are measured
          LGATE 1                      14 UGATE                       with respect to this pin. Place via close to pin to minimize
           PGND 2                      13 12VCC                       impedance path to ground plane.
                                       12 NC
             GND 3                     11 NC                          5VCC (Pin 4), (Pin 3 QFN)
            5VCC 4                     10 COMP                        Provide a well decoupled 5V bias supply for the IC to this
          DRIVE2 5                      9 FB                          pin. The voltage at this pin is monitored for Power-On Reset
                                        8 NC NC = NO INTERNAL         (POR) purposes.
              FB2 6
                NC 7                                      CONNECTION  DRIVE2 (Pin 5), (Pin 4 QFN)
                                                                      Connect this pin to the gate terminal of an external
LGATE (Pin 1), (Pin 16 QFN)                                           N-Channel MOSFET transistor. This pin provides the gate
Lower gate drive output. Connect to gate of the low-side              voltage for the linear regulator pass transistor. It also
MOSFET.                                                               provides a means of compensating the error amplifier for
                                                                      applications where the user needs to optimize the regulator
PGND (Pin 2), (Pin 1 QFN)                                             transient response.
This pin is the power ground return for the lower gate driver.

                      6                                                                                   FN9070.5

                                                                                                          April 12, 2005
   ISL6529, ISL6529A

FB2 (Pin 6), (Pin 5 QFN)                                             Soft-Start
Connect the output of the linear regulator to this pin               The POR function initiates the digital soft-start sequence.
through a properly sized resistor divider. The voltage at this       Both the linear regulator error amplifier and PWM error
pin is regulated to 0.8V. This pin is also monitored for             amplifier reference inputs are forced to track a voltage level
undervoltage events.                                                 proportional to the soft-start voltage. As the soft-start voltage
                                                                     slews up, the PWM comparator regulates the output relative
Pulling and holding FB2 above 1.28V shuts down both                  to the tracked soft-start voltage, slowly charging the output
regulators. Releasing FB2 initiates soft-start on both regulators.   capacitor(s). Simultaneously, the linear output follows the
                                                                     smooth ramp of the soft-start function into normal regulation.
NC (Pins 7, 8, 11, and 12), (Pins 6, 7, 8, 11, 13 and                Figure 1 shows the soft-start sequence of an ISL6529
15 QFN)                                                              evaluation board powered by an ATX supply. Note the
No internal connection.                                              uniform linear output voltage rise of the two ISL6529 output
                                                                     voltages. Once the voltage on 5VCC crosses the POR
FB (Pin 9), (Pin 9 QFN) and COMP (Pin 10), (Pin 10                   thresholds, both outputs begin their soft-start sequence. The
QFN)                                                                 triangle waveform from the PWM oscillator is compared to
FB and COMP are the available external pins of the error             the rising error amplifier output voltage. As the error amplifier
amplifier. The FB pin is the inverting input of the error amplifier  voltage increases, the pulse-width on the PWM increases to
and the COMP pin is the error amplifier output. These pins are       reach its steady-state duty cycle. The error amplifier
used to compensate the voltage-mode control feedback loop of         reference of the linear controller also rises relative to the
the standard synchronous rectified buck converter.                   soft-start reference.
                                                                     Figure 2 shows the controlled stepped output voltage rise
12VCC(Pin 13), (Pin 12 QFN)                                          and associated charging current of a 390F polymer
Provides bias voltage for the gate drivers.The voltage at this       capacitor. By providing many small steps of current that
pin is monitored for Power-On Reset (POR) purposes.                  effectively charge the output capacitor, the potentially large
                                                                     peak current resulting from a sudden, uncontrolled voltage
UGATE (Pin 14), (Pin 14 QFN)                                         rise is eliminated.
Connect UGATE to the upper MOSFET gate. This pin                     The clock for the DAC producing the 30mV steps is
provides the gate drive for the MOSFET.                              approximately 18.5kHz, so there is a 18.5kHz ripple current
                                                                     component that lasts for the approximate 2.8ms start-up
Description                                                          interval. A few clock cycles are used for initialization to
                                                                     insure that soft-start begins near zero volts.
Operation Overview
The ISL6529 monitors and precisely controls two output                                                                                                 5VCC INPUT
voltage levels. Refer to the Block Diagram, Simplified Power                                                                                             3.3V INPUT
System Diagram, and Typical Application Schematic on pp.
23. The controller is intended for use in graphics cards or                                                                     2.4V OUTPUT
embedded processor applications with 5V and 12V bias input
available. The IC integrates both a standard buck PWM                                                                                               1.5V OUTPUT
controller and a linear controller. The PWM controller is
designed to regulate the high current GPU voltage (VOUT1).                FIGURE 1. ATX SUPPLY POWERING AN ISL6529
The PWM controller regulates the output voltage to a level                                EVALUATION BOARD
programmed by a resistor divider. The linear controller is
designed to regulate the lower current local memory voltage
(VOUT2) through an external N-Channel MOS pass transistor.

The ISL6529 automatically initializes upon application of
input power. Special sequencing of the input supplies is not
necessary. The POR function continually monitors the input
bias supply voltage at the 5VCC and 12VCC pins. The POR
function initiates soft-start operation after these supply
voltages exceed their POR threshold voltages.

7                                                                    FN9070.5

                                                                     April 12, 2005
                   ISL6529, ISL6529A

CAPACITOR CURRENT                                                                       Had the cause of the UV still been present after the delay
                                                                                        interval, the UV protection circuitry becomes active
                   1.5V OUTPUT                                                          approximately 875ms into the soft-start interval. A fault
                                                                                        signal could then be generated and the outputs once again
                                                                                        shut down. The resulting hiccup mode style of protection
                                                                                        would continue to repeat indefinitely.

                                                                                        Output Voltage Selection

                                                                                        The output voltage of the PWM converter can be programmed
                                                                                        to any level between VIN (i.e. +3.3V) and the internal
                                                                                        reference, 0.8V . An external resistor divider is used to scale
                                                                                        the output voltage relative to the reference voltage and feed it
                                                                                        back to the inverting input of the error amplifier (see Figure 4).

                                                                                                         VOUT2 (2.5V)

                                     CAPACITOR CURRENT                                                   VOUT1 (1.5V)

                                                                           1.5V OUTPUT  0V               DELAY INTERVAL
                                                                                             (0.5V/DIV)                   VOUT2 (2.5V)
                    CAPACITOR CURRENT. LOWER TRACES ARE                                                  INTERNAL SOFT-START FUNCTION
                    SCOPE TRACES.                                                                        DELAY INTERVAL

Undervoltage Protection                                                                 0V
The FB and FB2 pins are monitored during converter
operation by two separate undervoltage (UV) comparators. If                                 t0           t1            t2               t3  t4
the FB voltage drops below 51.5% of the reference voltage
(0.41V), a fault signal is generated. The internal fault logic                                                         TIME
shuts down both regulators simultaneously when the fault
signal triggers a restart.                                                              FIGURE 3. UNDERVOLTAGE PROTECTION RESPONSE
Figure 3 illustrates the protection feature responding to a UV
event on VOUT1. At time t0, VOUT1 has dropped below
51.5% of the nominal output voltage. Both outputs are quickly
shut down and the internal soft-start function begins
producing soft-start ramps. The delay interval, t0 to t3, seen
by the output is equivalent to three soft-start cycles. After a
short delay interval of 10.5ms, the fourth internal soft-start
cycle initiates a normal soft-start ramp of the output, at time t3.
Both outputs are brought back into regulation by time t4, as
long as the UV event has cleared.

8                                                                                                                                               FN9070.5

                                                                                                                                            April 12, 2005
                                                                                      ISL6529, ISL6529A

                                                                                      +12V +5V    To ensure the parallel combination of the feedback resistors

                                                                                                  meets this criteria, choose a target value for RFB of less than
                                                                                                  5k and then apply the following equations:

                                                                                      12VCC 5VCC         V-----O----U----T----2-
                                                             +3.3V                                R5  =                             RFB                          (EQ. 3)

                                       LOUT                  Q1                UGATE              R6 = V-----O-R---U--5--T----2---V-----R-V---E-R---F-E----F--  (EQ. 4)

VOUT1                                                                                ISL6529
                                                             Q2                LGATE ISL6529A     where VOUT2 is the desired linear regulator output voltage
                                                                                                  and VREF is the internal reference voltage, 0.8V. For an
                                                                               FB                 output voltage of 0.8V, simply populate R5 with a value less
                                                                                                  than 5k and do not populate R6.
                            R1                               C2                COMP
              R3                                                                                  Converter Shutdown

                           C3                                                                     Pulling and holding the FB2 pin above a typical threshold of
                                                                                                  1.28V will shut down both regulators. Upon release of the
                                                                        R2 C1                     FB2 pin, the regulators enter into a soft-start cycle which
                                                             R4                                   brings both outputs back into regulation.

FIGURE 4. OUTPUT VOLTAGE SELECTION OF THE PWM                                                     PWM Controller Feedback Compensation

However, since the value of R1 affects the values of the rest                                     A simplified representation of the voltage-mode control loop
of the compensation components, it is advisable to keep its                                       used for output regulation by the converter is shown in
value less than 5k. Depending on the value chosen for R1,                                         Figure 6. The output voltage, VOUT, is fed back to the
R4 can be calculated based on the following equation:                                             negative input of the error amplifier which is regulated to the
                                                                                                  reference voltage level, VREF. The error amplifier output,
R4 = V-----O-R---U--1--T----1---0----.-8-0---V.--8----V--                           (EQ. 1)     VE/A, is compared with the triangle wave produced by the
                                                                                                  oscillator, VOSC, to provide a pulse-width modulated (PWM)
If the output voltage desired is 0.8V, simply route VOUT1                                         signal from the PWM comparator. This signal is then used to
back to the FB pin through R1, but do not populate R4.                                            switch the MOSFET and produce a PWM waveform with an
                                                                                                  amplitude of VIN at the PHASE node. The square-wave
The linear regulator output voltage is also set by means of                                       PHASE voltage is then smoothed by the output filter, LOUT
                                                                                                  and COUT, to produce a DC voltage level.
an external resistor divider as shown in Figure 5. The two
                                                                                                  The modulator transfer function is defined as VOUT/VE/A.
resistors used to set the output voltage should not exceed a                                      The internal PWM comparator and driver circuits equate to a
                                                                                                  DC gain block dominated by the supply voltage, VIN, divided
parallel equivalent value, referred to as RFB, of 5k. This                                        by the peak-to-peak magnitude of the triangle wave, VOSC.
restriction is due to the manner of implementation of the soft-                                   The output filter components, LOUT and COUT, shape the
                                                                                                  overall modulator small-signal transfer function by
start function. The following relationship must be met:                                           contributing a double pole break frequency at FLC and a
                                                                                                  zero at FESR .
RFB  =  R-----5----------R-----6-  <  5k                                             (EQ. 2)
        R5 + R6

+3.3VIN                                Q3                           DRIVE2

VOUT2                                                       R12 C4
                                                             R5                       ISL6529
                                                                          R6          ISL6529A

VOUT2 = 0.8 1 + RR-----56--

For frequency compensation considerations
  set R5 to 4.64k and adjust R6 for the required voltage.


                                                             9                                                                                                    FN9070.5

                                                                                                                                                                  April 12, 2005
                                                                                               ISL6529, ISL6529A

                                                                                VIN                          link between the modulator transfer function and a

           OSC                                        DRIVER                                                 controllable closed loop transfer function of VOUT/VREF. The
                                                                                                             goal of component selection for the compensation network is
VOSC           PWM                                                                  LOUT       VOUT
                COMP                                                                                         to provide a loop gain with high 0dB crossing frequency
                                                                                PHASE CO +
                   -                                                                                         (f0dB) and adequate phase margin. Phase margin is the
                                                                                                             difference between the closed loop phase at f0dB and 180
                    +                                                                                        degrees .

                                                                                          ESR                Compensation Break Frequency Equations

                ZFB                                                                                          Poles:

       VE/A                       ZIN                                                                                  FP1           =  ---------------------------1----------------------------         (EQ. 8)
                + VREF                                                                                                                                   C-C----11-----+-----CC-----22--                (EQ. 9)
                                                                                                                                        2      R2    
                  AMP                                                                                                  FP2 = 2--------------R---1--3---------C-----3--


                                                                  ZFB                                        Zeros:

                                                        C2                                VOUT                         FZ1           =  -----------------1------------------
                                                   C1 R2                                                                                2 R2 C1
                                                                                     ZIN                                                                                                                 (EQ. 10)

                                                                                C3 R3                                  FZ2 = 2--------------(--R-----1-----+-1----R-----3----)--------C-----3-

                                                                                                                                                                                                         (EQ. 11)


                                                   -              FB                                         Follow this procedure for selecting compensation
                                                                                                             components by locating the poles and zeros of the
                                                   +                                                         compensation network:

                ISL6529                                                                                       1. Set the loop gain (R2/R1) to provide a converter
                                                                                                                  bandwidth of one quarter of the switching frequency.
                                                                                                              2. Place the first compensation zero, FZ1, below the output
FIGURE 6. VOLTAGE-MODE BUCK CONVERTER                                                                             filter double pole (~75% FLC).
                                                                                                              3. Position the second compensation zero, FZ2, at the
Modulator Break Frequency Equations                                                                               output filter double pole, FLC.

FLC=  -------------------1--------------------                                                 (EQ. 5)        4. Locate the first compensation pole, FP1, at the output
      2 LO CO                                                                                                 filter ESR zero, FESR.

FESR=  --------------------1---------------------                                              (EQ. 6)        5. Position the second compensation pole at half the
       2 ESR CO                                                                                               converter switching frequency, FSW.

The compensation network consists of the error amplifier                                                      6. Check gain against error amplifier's open-loop gain.
and the impedance networks ZIN and ZFB. They provide the
                                                                                                              7. Estimate phase margin; repeat if necessary.

                                                                                                        INPUT VOLTAGE


                                                                    ERROR                                              SIMPLIFIED MODEL
                                                                  AMPLIFIER                                               OF THE MOSFET

                                                                                                        CGD  1/gfs

                                                INTERNAL 0.8V +                           DRIVE2                              SOURCE
                                                 REFERENCE                                        GATE  X1

                                                                      ISL6529                   R12                                                 REGULATED OUTPUT

                                                            FB                       C16                          CGS
                                                                                                C4                                                      COUTPUT
                                                                                                        CISS = CGS + CGD                               ESR
                                                                                                                                     RSAMPLE                                                      RLOAD

                                                   FIGURE 7. FIGURE A. SIMPLIFIED DIAGRAM OF THE LINEAR VOLTAGE REGULATOR

                                                      10                                                                                                                                                 FN9070.5

                                                                                                                                                                                                         April 12, 2005
                                                                    ISL6529, ISL6529A

                         FZ1               FZ2 FP1 FP2     OPEN LOOP                            Component Considerations

100                                                        ERROR AMP GAIN                       Many unsuspected poles and zeros develop with the
                                                                                                selection of external components and operating conditions
           80                                              20  log    V----V-O---I--S-N---C---  like output MOSFET transistors, output filter capacitors and
                                                                                                load current. These elements will be discussed beginning
                                                                                                with the influence of the MOSFET series output resistance,
                                                                                                the 1/gfs term shown in Figure 7. At low load currents and
           60                                                                                   low transconductance, the effective output resistance can be
                                                                                                as high as several kilohms. The low MOSFET gfs with
GAIN (dB)  40                                              COMPENSATION                         accompanying high series resistance and large values of
                                                                                                output capacitance form a low frequency pole that for many
                                                               GAIN                             cases becomes the dominate pole in the system and often
                                                                                                results in a stable no load system. As the load current is
           20                                                                                   increased, the MOSFET series output resistance is reduced
                                                                                                and moves the output pole into a higher frequency region,
             0  20log    -RR-----21--                                                           adding phase shift that can result in a marginally stable or
           -20                                                                                  unstable system.

                MODULATOR                                  LOOP GAIN                            Low output capacitor ESR can result in stability problems as
                                                                                                mentioned above. In contrast, high output capacitor ESR
           -40      GAIN               FLC FESR                                                 can improve the system stability. The capacitor and its series
                                                                                                resistance function as a zero, often canceling other poles in
           -60  10     100             1K  10K 100K 1M 10M                                      the loop. Figure 9 shows a system simulation with a 300F,
                                                                                                100m high ESR output capacitor. A single 10pF capacitor
                                           FREQUENCY (Hz)                                       from input to output of the error amplifier stabilizes the
                                                                                                system for load currents through the 1mA to 3A range.

Figure 8 shows an asymptotic plot of the DC-DC converter's                                                     80
gain vs. frequency. The actual modulator gain has a high
gain peak dependent on the quality factor (Q) of the output                                     GAIN dB        60                     3A    OUTPUT CAPACITOR
filter, which is not shown in Figure 8. Using the above                                                        40                               300F, 100m
procedure should yield a compensation gain similar to the
curve plotted. The open loop error amplifier gain bounds the                                                   20                1mA  55mA
compensation gain. Check the compensation gain at FP2
with the capabilities of the error amplifier.                                                                  0

The compensation gain uses external impedance networks                                          BODE PLOT OF COMPENSATED REGULATOR AT 3 OUTPUT CURRENTS
ZFB and ZIN to provide a stable, high bandwidth (BW)
overall loop. A stable control loop has a gain crossing with                                    PHASE DEGREES  0                 3A
-20dB/decade slope and a phase margin greater than 45                                                                 55mA
degrees. Include worst case component variations when                                                          -50
determining phase margin.
                                                                                                               -100     1mA                              1mA
Linear Regulator Compensation
                                                                                                               -150                                  3A
The linear regulator in the ISL6529 is not internally                                                          -200
compensated and therefore allows the user to optimize                                                                       100  1K   10K   100K     1M       10M
regulator performance with regard to transient load                                                                 10
response. Although the compensation network shown in the
application examples in this data sheet provide conservative                                                                         FREQUENCY (Hz)
compensation for a variety of loads, performance can be
enhanced with attention to load requirements.                                                                  FIGURE 9. LOOP RESPONSE WITH ONLY C16 = 10pF
Low ESR capacitors can cause stability concerns in discrete
IC regulators. Even regulators that are internally                                              Contrast this with Figure 10 that shows a Bode plot of
compensated can become unstable when these capacitors                                           simulations of this regulator operating with a 100F, 5m
are placed across their output. There have been suggestions                                     low ESR output capacitor. Note the phase approaching 180
to add series resistance to these capacitors to stabilize the                                   at high current. This is in contrast to the response previously
regulator. This approach seems self defeating and throws                                        shown with the 300F high ESR capacitor. The 300F
away a desirable quality.                                                                       output capacitor and its ESR provide phase lead to cancel or
                                                                                                offset the pole formed with the MOSFET output resistance
                                                                                                and 300F capacitance. Also notice that system stability
                                                                                                varies widely with load current. A system can oscillate at no
                                                                                                load and be stable at full load, The converse is also possible.
                                                                                                Oscillation can also occur at load currents between the
                                                                                                current extremes.

                                           11                                                                                                            FN9070.5

                                                                                                                                                         April 12, 2005
                                                                                                                                     ISL6529, ISL6529A

                 80                                                                                                                                              the values of R12 and C4 can be adjusted to the frequency
                                                                                                                                                                 where phase lead begins. The second equation shows the
GAIN dB          60                                                          3A                                                                                  upper frequency where phase advance is complete. After
                                                                                                                                                                 capacitor C4 becomes effectively an ac short, the mid band
                 40                                                          55mA                                                                                gain is set by the R12/R5 ratio as shown on Figure 11.

                 20                                                                                                                                              Several simulations illustrate the compensation with the
                                                                                                                                                                 more difficult 5m, 100F output capacitor. Figure 10
                                                                             1mA                                                                                 previously showed the Bode plots where the phase
                                                                                                                                                                 response comes dangerously near the oscillatory 180 state
                        0                                                                                                                                        at unity gain. A type II network applied across the error
                                                                                                                                                                 amplifier inverting input to the output can be configured to
                 BODE PLOT OF REGULATOR (N0 COMP) AT 3 OUTPUT CURRENTS                                                                                           perform this function.

PHASE DEGREES           0                                           3A

                  -50                                               55mA

                 -150                                           1mA                                                              1mA
                      10       100                              1K        10K            100K                                    1M               10M

                                                                    FREQUENCY (Hz)

                 FIGURE 10. LOOP RESPONSE WITH ONLY 100F, 5m                                                                                                                   80
                                  OUTPUT CAPACITOR                                                                                                                                                                                              COMPENSATION:

                                                                                                                                                                 GAIN dB        60                                         C16 = 10pF

                                                                                                                                                                                40                                         C4 = 470pF

The Compensation Network                                                                                                                                                                                                   R16 = 200K

To provide for system stability with a low ESR output                                                                                                                           20                                                   1mA
capacitor, where pole cancellation by the capacitor is outside
the frequencies of interest, a phase lead network must be                                                                                                                       0                                                3A
used to compensate for the phase lag resulting from
MOSFET output resistance and the output capacitor.                                                                                                               BODE PLOT OF REGULATOR (COMP ONLY) AT 3 OUTPUT CURRENTS

                                                                                                                                                                 PHASE DEGREES  0


                                                                                                                                                                                -100                                       54mA           1mA

                                                                                                                                                                                -150                                                 3A

                               INTERNAL 0.8V                                                                                                                                    -200         100       1K   10K            100K      1M                        10M
                                  REFERENCE                                                                                                                                          10

                                                                          +              DRIVE 2                                                                                                           FREQUENCY (Hz)
                                                                                                        TO MOSFET
                                   ISL6529                                                                                                                                FIGURE 12. LOOP RESPONSE WITH COMPENSATION
                                                                                                                                                                                           NETWORK ONLY

                 REGULATED                                          C4
                       OUTPUT                                                        R12

                                    R5                                         C16

                 8800                                                                                                                                                           80

                           ----------------1------------------      ----------------------------1------------------------------                                  GAIN dB        60                                               C16 = 10pF
                           2  R12  C4                                             C16  C4
                                                                                                                                                                                40                                               C4 = 470pF

                 6700                                               2     R12            C-----1---6-----+-----C-----4--                                                                                                         R16 = 200K
GAIN (dB)                                                                                                                                                                       20                                        3A
                                                                                                                                              R12                                                      1mA  54mA
                                                                                                                                 20  log ----------                             0
                                                                                                                                                                 BODE PLOT OF COMPENSATED REGULATOR AT 3 OUTPUT CURRENTS
                 2500                                                                                                                                            PHASE DEGREES
                                                                                                                                                                                 -50                   54mA                          1mA

PHASE (DEGREES)                                                                                                                                                                        135

                 300                                                                                                                                                            -200              1mA                                3A
                                                                                                                                                                                             100       1K   10K            100K      1M                        10M

                 -4250                                                                                                                                                                                     FREQUENCY (Hz)

                 -9100                                                                                                                                                    FIGURE 13. INVERTING INPUT TO OUTPUT GAIN AND
                                                                                                                                                                                           PHASE WITH COMPENSATION AND 100F, 5m
-1350                                                                                                                                                                                      OUTPUT CAPACITOR
                           110000   11,00K0                               110,000K0      11000,0000K                             1,0100,M000      110,0000,M000

                                                                FREQUENCY (Hz)

                 FIGURE 11. SCHEMATIC AND BODE PLOT OF                                                                                                           Figure 12 shows the Bode plot of only the compensation
                                  COMPENSATION NETWORK                                                                                                           network with the system to illustrate the phase boost in the
                                                                                                                                                                 system. Essentially the phase lead region must be moved to
Figure 11 shows the type II compensation network                                                                                                                 advance the phase where it is close to an oscillatory state.
configuration and a simplified straight line representation of                                                                                                   Increasing the value of C4 moves the response lower, aiding
the network response. By using the equations in Figure 11,                                                                                                       the lagging phase at low frequencies and low load current.
                                                                                                                                                                 This operation will reduce phase compensation at higher

                                                                       12                                                                                                                                                                 FN9070.5

                                                                                                                                                                                                                                     April 12, 2005
                              ISL6529, ISL6529A

frequencies and high load current. Figure 13 shows the            associated with the compensation elements are also shown
results of the complete system with output capacitor and          to aid in component selection.
compensation network for 45 of phase margin.
                                                                  Parallel capacitors of the same value and type can be
Because of the large variety of capacitors, varying ESRs and      treated as a combination. For example three 100F, 10m
PC board layouts, Table 1, based upon system simulations          capacitors may be treated as one 300F, 3.3m capacitor.
is provided as a starting point guide to aid in the selection of  Mixed capacitors require more attention. For example the
compensation networks for output capacitors values of 1F,        compensation for a 1000F, low ESR capacitor will suffice
10F, 100F and 1000F with ESR values of 5m, 30m                 for a shunting 10F, low ESR capacitor.
and 100m for each capacitor value. The frequencies


CAP                                                              OUTPUT CAPACITOR
5m   DETAIL                  1F                                 10F        100F         1000F
                                                                                          C16 = 10pF
30m    Comp                   C16 = 10pF                          C16 = 10pF  C16 = 10pF  R12 = 470K
      Network                 R12 = 47K                           R12 = 47K   R12 = 200K  C4 = 470pF
100m                          C4 = 200pF                          C4 = 470pF  C4 = 470pF
      Low Fq Zero (C4 & R12)  17kHz                               7.2kHz      1.7kHz         34kHz
               High Fq        338kHz                              338kHz      80kHz          32kHz
         Pole (C16 & R12)      20dB                                20dB       33dB        C16 = 10pF

      MidbandGain R12/R5                                                                         -
            OUTPUT CAP           32MHz                              3.2MHz      320kHz           -
          & ESR Zero Fq                                                                      5.3kHz
                              C16 = 10pF                          C16 = 10pF  C16 = 10pF  C16= 10pF
                 Comp         R12 = 47K                           R12 = 47K   R12 = 200K
               Network        C4 = 200pF                          C4 = 470pF  C4 = 470pF         -
                Low Fq           17kHz                               17kHz       1.7kHz          -
          Zero (C4 & R12)                                                                    1.6kHz
                                338kHz                              338kHz       80kHz
               High Fq
         Pole (C16 & R12)         20dB                                20dB        33dB

      Midband Gain R12/R5

            OUTPUT Cap          5.3MHz                              530kHz       53kHz
          & ESR Zero Fq                                                       C16 = 10pF
                              C16 = 10pF                          C16 = 10pF
                 Comp         R12 = 47K                           R12 = 47K          -
               Network        C4 = 200pF                          C4 = 470pF         -
                Low Fq           17kHz                               17kHz
          Zero (C4 & R12)
                                338kHz                              338kHz
               High Fq
         Pole (C16 & R12)         20dB                                20dB

      Midband Gain R12/R5

       OUTPUT Cap             1.6MHz                              160kHz      16kHz
      & ESR Zero Fq

      13                                                                                  FN9070.5

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    ISL6529, ISL6529A

The final test for a system is transient load current           As an example, consider the turn-off transition of the PWM
performance. Ringing or oscillation indicates that the          MOSFET. Prior to turn-off, the MOSFET is carrying the full
compensation network must be adjusted to assure stable          load current. During turn-off, current stops flowing in the
operation with component and environmental variations.          MOSFET and is picked up by the lower MOSFET and
Figures 14 and 15 are scope shots that show the regulator       parasitic diode. Any parasitic inductance in the switched
with only with a 1500F, 100m capacitor with high               current path generates a large voltage spike during the
frequency ringing with no compensation. A 27pF capacitor,       switching interval. Careful component selection, tight layout
C16 was added in Figure 15. The output step is about            of the critical components, and short, wide traces minimizes
260mV for the 3A load current for an ESR in the order of        the magnitude of voltage spikes.
90m. After the load current is removed, the output network
parasitics ring for about 5s.                                  There are two sets of critical components in a DC-DC converter
                                                                using the ISL6529, ISL6529A. The switching components are
                        OUTPUT VOLTAGE                          the most critical because they switch large amounts of energy,
                           200mV/DIV                            and therefore tend to generate large amounts of noise. Next
                                                                are the small signal components which connect to sensitive
                      LOAD CURRENT, 1A/DIV                      nodes or supply critical bypass current and signal coupling.

  FIGURE 14. 3A TRANSIENT LOAD APPLIED TO THE                   A multi-layer printed circuit board is recommended. Figure
                    REGULATOR NO COMPENSATION                   16 shows the connections of the critical components in the
                                                                converter. Note that capacitors CIN and COUT could each
                      OUTPUT VOLTAGE                            represent numerous physical capacitors. Dedicate one solid
                             200mV/DIV                          layer, usually a middle layer of the PC board, for a ground
                                                                plane and make all critical component ground connections
               LOAD CURRENT, 1A/DIV                             through vias to this layer. Dedicate another solid layer as a
                                                                power plane and break this plane into smaller islands of
  FIGURE 15. 3A TRANSIENT LOAD APPLIED TO THE                   common voltage levels. Keep the metal runs from the
                    REGULATOR 27pF COMPENSATION                 PHASE terminal to the output inductor short. The power
                                                                plane should support the input and output power nodes. Use
Application Guidelines                                          copper filled polygons on the top and bottom circuit layers for
                                                                the phase node. Use the remaining printed circuit layers for
Layout Considerations                                           small signal wiring. The wiring traces from the UGATE pin to
Layout is very important in high frequency switching            the MOSFET gate should be kept short and wide enough to
converter design. With power devices switching efficiently at   easily handle the 1A of drive current.
600kHz, the resulting current transitions from one device to
another cause voltage spikes across the interconnecting         The switching components should be placed close to the
impedances and parasitic circuit elements. These voltage        ISL6529, ISL6529A first. Minimize the length of the
spikes can degrade efficiency, radiate noise into the circuit,  connections between the input capacitors, CIN, and the
and lead to device over-voltage stress. Careful component       power switches by placing them nearby. Position both the
layout and printed circuit board design minimizes the voltage   ceramic and bulk input capacitors as close to the upper
spikes in the converters.                                       MOSFET drain as possible. Position the output inductor and
                                                                output capacitors between the upper MOSFET and lower
                                                                diode and the load.

14                                                              FN9070.5

                                                                April 12, 2005
                                                               ISL6529, ISL6529A

+3.3 VIN                                                              PWM Regulator Output Capacitors

                    +5 VCC                                            Modern digital ICs can produce high transient load slew
                                                                      rates. High frequency capacitors initially supply the transient
          5VCC                                                        current and slow the load rate-of-change seen by the bulk
                                                                      capacitors. The bulk filter capacitor selection is generally
               GND  CBP                  CIN                          determined by the effective series resistance (ESR) and
                                                                      voltage rating requirements rather than actual capacitance
                    +12 VCC                                           requirements.


                     CBP                                              High frequency decoupling capacitors should be placed as
          PGND                                                        close to the power pins of the load as physically possible. Be
                                                                      careful not to add inductance in the circuit board wiring that
        UGATE                           Q1               VOUT1        could cancel the usefulness of these low inductance
                                                LOUT                  components. Consult with the manufacturer of the load on
ISL6529                                                               specific decoupling requirements.

          LGATE                   Q2          COUT1             LOAD
                          C2                                          Specialized low-ESR capacitors intended for switching-
               FB                                                     regulator applications are recommended for the bulk
                          R2  C1                                      capacitors. The bulk capacitor's ESR determines the output
                                     R1                               ripple voltage and the initial voltage drop following a high
                                                                      slew-rate transient edge. Aluminum electrolytic, tantalum,
                              R4 C3 R3                                and special polymer capacitor ESR values are related to the
                                                                      case size with lower ESR available in larger case sizes.
                                  +3.3 VIN                            However, the equivalent series inductance (ESL) of these
                                                                      capacitors increases with case size and can reduce the
          DRIVE2                         Q3                           usefulness of the capacitor to high slew-rate transient
               FB2                                                    loading. Unfortunately, ESL is not a specified parameter.
                              R5              VOUT2                   Work with your capacitor supplier and measure the
                                                                      capacitor's impedance with frequency to select a suitable
                              R6                         LOAD         component. In most cases, multiple electrolytic capacitors of
                                                  COUT2               small case size perform better than a single large case



               VIA CONNECTION TO GROUND PLANE                         PWM Output Inductor Selection

FIGURE 16. PRINTED CIRCUIT BOARD POWER PLANES                         The PWM converter requires an output inductor. The output
                 AND ISLANDS                                          inductor is selected to meet the output voltage ripple
                                                                      requirements and sets the converter response time to a load
The critical small signal components include any bypass               transient. The inductor value determines the converter's
capacitors, feedback components, and compensation                     ripple current and the ripple voltage is also a function of the
components. Position the bypass capacitors, CBP, close to             ripple current. The ripple voltage and current are
the VCC pin with a via directly to the ground plane. Place the        approximated by the following equations:
PWM converter compensation components close to the FB
and COMP pins. The feedback resistors for both regulators             I  =  V-----I--N-F----S----V-----O-L---U----T--    -V----O----U----T--  (EQ. 11)
should also be located as close as possible to the relevant                                                                  VIN
FB pin with vias tied straight to the ground plane as required.
                                                                            VOUT = I ESR                                                       (EQ. 12)
Component Selection Guidelines
                                                                      Increasing the value of inductance reduces the output ripple
Output Capacitor Selection                                            current and voltage ripple. However, increasing the
                                                                      inductance value will slow the converter response time to a
Output capacitors are required to filter the output and supply        load transient.
the load transient current. The filtering requirements are a
function of switching frequency and output current ripple.            One of the parameters limiting the converter's response to a
The load transient requirements are a function of the                 load transient is the time required to slew the inductor
transient load current slew rate (di/dt) and magnitude. These         current. Given a sufficiently fast control loop design, the
requirements are generally met with a mix of capacitors and           ISL6529 will provide either 0% or 100% duty cycle in
careful layout.                                                       response to a load transient. The response time is the time

                              15                                                                                                                 FN9070.5

                                                                                                                                                 April 12, 2005
                                                             ISL6529, ISL6529A

interval required to slew the inductor current from an initial         TRANSISTOR SELECTION/CONSIDERATIONS
current value to the final current level. During this interval the
difference between the inductor current and the load current           The ISL6529, ISL6529A require three external transistors.
must be supplied by the output capacitor(s). Minimizing the            One N-Channel MOSFET is used as the upper switch in a
response time can minimize the output capacitance                      standard buck topology PWM converter. Another MOSFET
required.                                                              is used as the lower synchronous switch. The linear
                                                                       controller drives the gate of an N-Channel MOS transistor
The response time to a transient is different for the                  used as the series pass element. The chosen MOSFET
application of load and the removal of load. The following             rDS(ON) determines the maximum drop out voltage of the
equations give the approximate response time interval for              regulator. For all practical purposes, the MOSFET appears
application and removal of a transient load:                           as a variable resistor. All he MOSFET transistors should be
                                                                       selected based upon rDS(ON) , gate supply requirements,
tRISE = -VL---O-I--N--------I-V-T---R-O---A-U---N-T--      (EQ. 13)  and thermal management considerations.

tFALL  =  L----O----------I--T----R----A----N--             (EQ. 14)  Upper MOSFET SWITCH Selection
                                                                       In high-current applications, the MOSFET power dissipation,
where ITRAN is the transient load current step, tRISE is the           package selection and heatsink are the dominant design
response time to the application of load, and tFALL is the             factors. The power dissipation includes two loss
response time to the removal of load.                                  components; conduction loss and switching loss. The
                                                                       conduction losses account for a large portion of the power
With a +3.3V input source, the worst case response time can            dissipation of the upper MOSFET. Switching losses also
be either at the application or removal of load and dependent          contribute to the overall MOSFET power loss.
upon the output voltage setting. Be sure to check both of
these equations at the minimum and maximum output levels               PCo  n  du  c   t  i  o  nUp    p   er    I  2    rDS(on    )    D              (EQ. 15)
for the worst case response time.                                                                                   o

Input Capacitor Selection                                              PSw  itc  h  i  ng         1--  Io     VI  N     tS  W    FS  W                (EQ. 16)
The important parameters for the bulk input capacitors are
the voltage rating and the RMS current rating. For reliable            where Io is the maximum load current, D is the duty cycle of
operation, select bulk input capacitors with voltage and               the converter (defined as VO/VIN), tSW is the switching
current ratings above the maximum input voltage and largest            interval, and FSW is the PWM switching frequency.
RMS current required by the circuit. The capacitor voltage
rating should be at least 1.25 times greater than the                  The lower MOSFET has only conduction losses since it
maximum input voltage and a voltage rating of 1.5 times is a           switches with zero voltage across the device. Conduction
conservative guideline. The RMS current rating requirement             loss is:
for the input capacitor of a buck regulator is approximately
1/2 of the summation of the DC load current.                           PCo  n  du  c   t  i  o  nL  o  w   er    I  2    rDS(on    )    (  1    D  )  (EQ. 17)
Use a mix of input bypass capacitors to control the voltage
overshoot across the switching MOSFETs. Use ceramic                    These equations assume linear voltage-current transitions
capacitance for the high frequency decoupling and bulk                 and are approximations. The gate-charge losses are
capacitors to supply the RMS current. Small ceramic                    dissipated by the ISL6529 and do not heat the MOSFET.
capacitors can be placed very close to the upper MOSFET                However, large gate-charge increases the switching interval,
to suppress the voltage induced in the parasitic circuit               tSW, which increases the upper MOSFET switching losses.
impedances. Connect them directly to ground with a via                 Ensure that the MOSFET is within its maximum junction
placed very close to the ceramic capacitor footprint.                  temperature at high ambient temperature by calculating the
                                                                       temperature rise according to package thermal-resistance
For a through-hole design, several aluminum electrolytic               specifications. A separate heatsink may be necessary
capacitors may be needed. For surface mount designs,                   depending upon MOSFET power, package type, ambient
tantalum or special polymer capacitors can be used, but                temperature, air flow, and load current requirements.
caution must be exercised with regard to the capacitor surge
current rating. These capacitors must be capable of handling           The gate drive to the switching transistors ranges from
the surge-current at power-up.                                         slightly below 12V to ground. Because of the large voltage
                                                                       swing, logic-level transistors are not necessary in this

                                                         16                                                                                              FN9070.5

                                                                                                                                                         April 12, 2005
                                                   ISL6529, ISL6529A

However, if logic-level transistors or transistors with low          The power dissipated in the linear regulator is:  (EQ. 18)
VGS(on) are used, close attention to layout guidelines should
be exercised, as the low gate threshold could lead to some           PLINEAR  IO (VIN VOUT)
shoot-through despite counteracting circuitry present aboard
the ISL6529.                                                         where IO is the maximum output current and VOUT is the
                                                                     nominal output voltage of the linear regulator.
N-Channel MOSFET Transistor Selection
The main criteria for selection of the linear regulator pass
transistor is package selection for efficient removal of heat.       Intersil documents are available on the web at
Select a package and heatsink that maintains the junction  
temperature below the rating with a maximum expected
ambient temperature.                                                  [1] Technical Brief, Intersil Corporation, TB417,

ISL6529 Converter Application Circuit

      +3.3V                                                      L2
                          C7                  +5V                    +12V         C6     C8
                         1000F                                                   470F  4.7F

                                              C5                     C15

                                              1F                    1F

                          R13                            5VCC        12VCC UGATE         Q1 L1                               VOUT1
                         1.0k                                                                                                 (6A)
                     Q3              C4       DRIVE2                                     Q2 4.7H
                           R5        470pF                                                              C9                    1.6V
VOUT2                                                     ISL6529    LGATE                                             C10
(1A)                                R12                 ISL6529A     COMP                            470F            1F

2.5V                     4.64k                FB2                          FB      C1
                                                  GND                PGND          47nF

             C14         C12              R6                                      R2     C2
             1F         1500F      2.15k                                        10.7k  1.2nF


      Q1, Q2             IRF7313              IR                                  R4     R3            C3
                         MTD3055V             Fairchild                           1.0k
      Q3                 919AS-4R7M           TOKO                                       10 47nF
      L1                 919AS-1R0N           TOKO


                         17                                                                                            FN9070.5

                                                                                                                       April 12, 2005
    ISL6529, ISL6529A

Quad Flat No-Lead Plastic Package (QFN)  L16.5x5B
Micro Lead Frame Plastic Package (MLFP)
                                         16 LEAD QUAD FLAT NO-LEAD PLASTIC PACKAGE
                                         (COMPLIANT TO JEDEC MO-220VHHB ISSUE C)


                                          SYMBOL  MIN   NOMINAL      MAX            NOTES
                                         A                                              -
                                         A1       0.80  0.90         1.00               -
                                         A2                                             9
                                         A3       -     -            0.05               9

                                                  -     -            1.00

                                                        0.20 REF

                                         b        0.28  0.33         0.40           5, 8

                                         D              5.00 BSC                    -

                                         D1             4.75 BSC                    9

                                         D2       2.95  3.10         3.25           7, 8

                                         E              5.00 BSC                    -

                                         E1             4.75 BSC                    9

                                         E2       2.95  3.10         3.25           7, 8

                                         e              0.80 BSC                    -

                                         k        0.25  -            -              -

                                         L        0.35  0.60         0.75           8

                                         L1       -     -            0.15           10

                                         N              16                          2

                                         Nd             4                           3

                                         Ne             4                           3

                                         P        -     -            0.60           9

                                                  -     -            12             9

                                                                           Rev. 1 10/02


                                          1. Dimensioning and tolerancing conform to ASME Y14.5-1994.

                                          2. N is the number of terminals.

                                          3. Nd and Ne refer to the number of terminals on each D and E.

                                          4. All dimensions are in millimeters. Angles are in degrees.

                                          5. Dimension b applies to the metallized terminal and is measured
                                              between 0.15mm and 0.30mm from the terminal tip.

                                          6. The configuration of the pin #1 identifier is optional, but must be
                                              located within the zone indicated. The pin #1 identifier may be
                                              either a mold or mark feature.

                                          7. Dimensions D2 and E2 are for the exposed pads which provide
                                              improved electrical and thermal performance.

                                          8. Nominal dimensions are provided to assist with PCB Land Pattern
                                              Design efforts, see Intersil Technical Brief TB389.

                                          9. Features and dimensions A2, A3, D1, E1, P &  are present when
                                              Anvil singulation method is used and not present for saw

                                         10. Depending on the method of lead termination at the edge of the
                                              package, a maximum 0.15mm pull back (L1) maybe present. L
                                              minus L1 to be equal to or greater than 0.3mm.

18                                                                                  FN9070.5

                                                                                    April 12, 2005
                                                ISL6529, ISL6529A

Small Outline Plastic Packages (SOIC)

N                               H  0.25(0.010) M B M                           M14.15 (JEDEC MS-012-AB ISSUE C)
         INDEX                                                                 14 LEAD NARROW BODY SMALL OUTLINE PLASTIC
         AREA         -B-                                                      PACKAGE

                                                                                   INCHES           MILLIMETERS

                                                                               SYMBOL MIN      MAX  MIN       MAX NOTES

123                                                                            A   0.0532 0.0688 1.35         1.75        -
                 D                              L                              A1  0.0040 0.0098 0.10         0.25        -
                                                  h x 45o
                    SEATING PLANE                                              B   0.013 0.020      0.33      0.51        9
                                                                               C   0.0075 0.0098 0.19         0.25        -

                                                                               D   0.3367 0.3444 8.55         8.75        3

                    -C-                                                        E   0.1497 0.1574 3.80         4.00        4

                                                                              e   0.050 BSC        1.27 BSC              -

e                        A1                                                    H   0.2284 0.2440 5.80         6.20        -


B                                  0.10(0.004)                                 h   0.0099 0.0196 0.25         0.50        5

0.25(0.010) M C A M B S                                                        L   0.016 0.050      0.40      1.27        6

NOTES:                                                                         N           14             14              7
1. Symbols are defined in the "MO Series Symbol List" in Section 2.2 of
     Publication Number 95.                                                        0o          8o   0o        8o          -
2. Dimensioning and tolerancing per ANSI Y14.5M-1982.
3. Dimension "D" does not include mold flash, protrusions or gate burrs.                                           Rev. 0 12/93
     Mold flash, protrusion and gate burrs shall not exceed 0.15mm (0.006
     inch) per side.
4. Dimension "E" does not include interlead flash or protrusions. Interlead
     flash and protrusions shall not exceed 0.25mm (0.010 inch) per side.
5. The chamfer on the body is optional. If it is not present, a visual index
     feature must be located within the crosshatched area.
6. "L" is the length of terminal for soldering to a substrate.
7. "N" is the number of terminal positions.
8. Terminal numbers are shown for reference only.
9. The lead width "B", as measured 0.36mm (0.014 inch) or greater
     above the seating plane, shall not exceed a maximum value of
     0.61mm (0.024 inch).

10. Controlling dimension: MILLIMETER. Converted inch dimensions
     are not necessarily exact.

                   All Intersil U.S. products are manufactured, assembled and tested utilizing ISO9000 quality systems.
                          Intersil Corporation's quality certifications can be viewed at

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time without
notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and
reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result
from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.

                              For information regarding Intersil Corporation and its products, see

                         19                                                                                         FN9070.5

                                                                                                                    April 12, 2005
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