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ISL6506B

器件型号:ISL6506B
器件类别:半导体    模拟混合信号IC   
厂商名称:Intersil ( Renesas )
厂商官网:http://www.intersil.com/cda/home/
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器件描述

1-CHANNEL POWER SUPPLY SUPPORT CKT, PDSO8

参数
ISL6506B功能数量 1
ISL6506B端子数量 8
ISL6506B最大工作温度 70 Cel
ISL6506B最小工作温度 0.0 Cel
ISL6506B最大供电/工作电压 5.25 V
ISL6506B最小供电/工作电压 4.75 V
ISL6506B额定供电电压 5 V
ISL6506B加工封装描述 ROHS COMPLIANT, PLASTIC, EPSOIC-8
ISL6506B无铅 Yes
ISL6506B欧盟RoHS规范 Yes
ISL6506B状态 ACTIVE
ISL6506B包装形状 RECTANGULAR
ISL6506B包装尺寸 SMALL OUTLINE, HEAT SINK/SLUG, LOW PROFILE
ISL6506B表面贴装 Yes
ISL6506B端子形式 GULL WING
ISL6506B端子间距 1.27 mm
ISL6506B端子涂层 MATTE TIN
ISL6506B端子位置 DUAL
ISL6506B包装材料 PLASTIC/EPOXY
ISL6506B温度等级 COMMERCIAL
ISL6506B通道数 1
ISL6506B模拟IC其它类型 POWER SUPPLY SUPPORT CKT

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ISL6506B器件文档内容

                                                                     ISL6506, ISL6506A, ISL6506B

                        Data Sheet                                            May 2, 2005                  FN9141.2

Multiple Linear Power Controller with                                 Features
ACPI Control Interface
                                                                      Provides 2 ACPI-Controlled Voltages
The ISL6506 complements other power building blocks                      - 5VDUAL USB/Keyboard/Mouse
(voltage regulators) in ACPI-compliant designs for                       - 3.3VDUAL/3.3VSB PCI/Auxiliary/LAN
microprocessor and computer applications. The IC
integrates the control of the 5VDUAL and 3.3VDUAL rails into          Excellent 3.3VDUAL Regulation in S3/S4/S5
an 8 pin EPAD SOIC package. The ISL6506 operating mode                   - 2.0% over temperature
(active outputs or sleep outputs) is selectable through two              - 1A Capability on ISL6506 and ISL6506A
digital control pins, S3# and S5#.                                       - 2A Capability on ISL6506B

A completely integrated linear regulator generates the                Small Size; Very Low External Component Count
3.3VDUAL voltage plane from the ATX supply's 5VSB output
during sleep states (S3, S4/S5). In active states (during S0          Over-Temperature Shutdown
and S1/S2), the ISL6506 uses an external N-channel pass
MOSFET to connect the outputs directly to the 3.3V input               Pb-Free Available (RoHS Compliant)
supplied by an ATX power supply, for minimal losses.
                                                                      Applications
The ISL6506 powers up the 5VDUAL plane by switching in
the ATX 5V output through an NMOS transistor in active                ACPI-Compliant Power Regulation for Motherboards
states, or by switching in the ATX 5VSB through a PMOS (or               - ISL6506, ISL6506B: 5VDUAL is shut down in S4/S5
PNP) transistor in S3 sleep state. In S4/S5 sleep states, the               sleep states
ISL6506 and ISL6506B 5VDUAL output is shut down. In the
ISL6506A, the 5VDUAL output stays on during S4/S5 sleep                  - ISL6506A: 5VDUAL stays on in S4/S5 sleep states
states.
                                                                      Pinout
Functionally, the ISL6506 and ISL6506B are identical. The
ISL6506B, however, features a 2A current limit on the                                      ISL6506 (SOIC)
internal 3.3V LDO while the ISL6506 has a 1A current limit.                                   TOP VIEW
The ISL6506A has a 1A current limit on the internal 3.3V
LDO.                                                                               VCC 1   GND             8 N/C
                                                                              3V3AUX 2                     7 5VDLSB
                                                                                                           6 DLA
                                                                                    S3# 3                  5 GND
                                                                                    S5# 4

Ordering Information

                              TEMP.  PACKAGE                   PKG.
PART NUMBER RANGE (C)                                        DWG. #

ISL6506CB     0 to 70 8 Ld EPSOIC                             M8.15C

ISL6506CBZ (Note) 0 to 70 8 Ld EPSOIC (Pb-free) M8.15C

ISL6506ACB    0 to 70 8 Ld EPSOIC                             M8.15C

ISL6506ACBZ (Note) 0 to 70 8 Ld EPSOIC (Pb-free) M8.15C

ISL6506BCB    0 to 70 8 Ld EPSOIC                             M8.15C

ISL6506BCBZ (Note) 0 to 70 8 Ld EPSOIC (Pb-free) M8.15C

ISL6506BCBZA  0 to 70 8 Ld EPSOIC (Pb-free) M8.15C
(Note)

*Add "-T" suffix to part number for tape and reel packaging.

NOTE: Intersil Pb-free products employ special Pb-free material
sets; molding compounds/die attach materials and 100% matte tin
plate termination finish, which are RoHS compliant and compatible
with both SnPb and Pb-free soldering operations. Intersil Pb-free
products are MSL classified at Pb-free peak reflow temperatures that
meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020.

              1                                               CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

                                                              1-888-INTERSIL or 1-888-468-3774 | Intersil (and design) is a registered trademark of Intersil Americas Inc.

                                                                              Copyright Intersil Americas Inc. 2004-2005. All Rights Reserved.

                                                                      All other trademarks mentioned are the property of their respective owners.
                                                          ISL6506, ISL6506A, ISL6506B

Block Diagram                                                   VCC                S3#                       S5#

                                                  DLA

          3.5                                          12V POR                     10A                           10A
                                                        SENSE

5VDLSB                 SOFT START                                   MONITOR                                  TEMPERATURE
     GND             7.5A                                                &                                      MONITOR

                                                                   CONTROL         DIGITAL                              VCC

                                                                UV DETECTOR        (SOFT START)              EA1
                                                                                                          +

                                                                                                -

                                                                                                                             3V3AUX

Typical Application

          5VSBY                                                 12VATX 3V3ATX            5VSBY               5VATX

SLP_S3                    ISL6506                         EPAD             1k       Cg                                        5VDUAL
SLP_S5                                                                             (OPTIONAL)                                3V3DUAL
                     1 VCC                                             NC 8
                     2 3V3AUX                                   5VDLSB 7                   Q2
                     3 S3#                                                                                      Q3
                     4 S5#                                           DLA 6
                                                                     GND 5

                                                       9                       Q1

                     2
                                            ISL6506, ISL6506A, ISL6506B

Absolute Maximum Ratings                                                                          Thermal Information

Supply Voltage, V5VSB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +7.0V           Thermal Resistance (Typical)             JA (C/W) JC (C/W)
DLA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . GND - 0.3V to +14.5V
All Other Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .+ 7.0V  EPSOIC Package (Notes 1, 2) . . . . . .        40       3.5
ESD Classification (Human Body Model) . . . . . . . . . . . . . . . . . TBD
                                                                                                  Maximum Junction Temperature (Plastic Package) . . . . . . . . 150C
Recommended Operating Conditions
                                                                                                  Maximum Storage Temperature Range . . . . . . . . . . . -65C to 150C
Supply Voltage, V5VSB . . . . . . . . . . . . . . . . . . . . . . . . . . . +5V 5%
Lowest 5VSB Supply Voltage Guaranteeing Parameters . . . . +4.5V                                  Maximum Lead Temperature (Soldering 10s) . . . . . . . . . . . . . 300C
Digital Inputs, VSx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .0 to +5.5V
Ambient Temperature Range . . . . . . . . . . . . . . . . . . . . . 0C to 70C                   (SOIC - Lead Tips Only)
Junction Temperature Range. . . . . . . . . . . . . . . . . . . . 0C to 125C
                                                                                                  For Recommended soldering conditions see Tech Brief TB389.

CAUTION: Stresses above those listed in "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress only rating and operation of the
device at these or any other conditions above those indicated in the operational sections of this specification is not implied.

NOTE:
1. JA is measured in free air with the component mounted on a high effective thermal conductivity test board with "direct attach" features.
2. For JC, the "case temp" location is the center of the exposed metal pad on the package underside.

Electrical Specifications Recommended Operating Conditions, Unless Otherwise Noted

            PARAMETER                       SYMBOL                                                TEST CONDITIONS               MIN TYP MAX UNITS

VCC SUPPLY CURRENT

Nominal Supply Current                      I5VSB   VS3# = 5V, VS5# = 5V (S0 State)                                             - 3.60 -                  mA
POWER-ON RESET                                      VS3# = 0V, VS5# = 5V (S3 State)
                                                    VS5# = 0V (S5 State)                                                        - 4.60 -                  mA

                                                                                                                                - 4.60 -                  mA

Rising 5VSB POR Threshold                                                                                                       -          -         4.5  V

Falling 5VSB POR Threshold                                                                                                      3.60 - 3.95               V

Rising 12V POR Threshold                            1.00k resistor between DLA and 12V Rail                                     8.9 9.8 10.8              V

3.3VAUX LINEAR REGULATOR                                       V5VSBY = 5.0V, I3V3SB = 0A                                       -          -         2.0  %
Regulation                                     V3V3SB
3V3SB Nominal Voltage Level                 V3V3SB_UV                                                                           -          3.3       -    V
3V3SB Undervoltage Threshold                I3V3SB_TRIP ISL6506, ISL6506A, By Design
3V3SB Over Current Trip                                                                                                         - 2.475 -                 V
                                                               ISL6506B, By Design
                                                                                                                                -          -         1    A

                                                                                                                                -          -         2    A

5VDUAL SWITCH CONTROLLER                    I5VDLSB V5VDLSB = 4V, V5VSB = 5V                                                    20         -         35   mA
5VDLSB Output Drive Current
TIMING INTERVAL

S0 to S3 Transition Delay                                                                                                       -          58        -    s

SOFT START

Soft Start Interval                         tSS                                                                                 6.55 8.2 9.85             ms

5VDLSB Soft Start Current Source                                                                                                -          -7.5      -    A

CONTROL I/O (S3#, S5#)

High Level Input Threshold                                                                                                      -          -         2.2  V

Low Level Input Threshold                                                                                                       0.8        -         -    V

S3#, S5# Internal Pull Down Current to GND                                                                                      -          10        -    A

TEMPERATURE MONITOR

Shutdown-Level Threshold                            By Design                                                                   -          140       -    C

                              3
   ISL6506, ISL6506A, ISL6506B

Functional Pin Description                                         controller/regulator supplying the computer system's

VCC (Pin 1)                                                        3.3VDUAL power, a dual switch controller supplying the
Provide a very well decoupled 5V bias supply for the IC to         5VDUAL voltage, as well as all the control and monitoring
this pin by connecting it to the ATX 5VSB output. This pin         functions necessary for complete ACPI implementation.
provides all the bias for the IC as well as the input voltage for
the internal standby 3V3AUX LDO. The voltage at this pin is        Initialization
monitored for power-on reset (POR) purposes.
                                                                   The ISL6506 automatically initializes upon receipt of input
GND (Pin 5, Pad)                                                   power. The Power-On Reset (POR) function continually
Signal ground for the IC. These pins are also the ground           monitors the 5VSB input supply voltage. The ISL6506 also
return for the internal 3V3AUX LDO that is active in               monitors the 12V rail to insure that the ATX rails are up
S3/S4/S5 sleep states. All voltage levels are measured with        before entering into the S0 state even if both SLP_S3 and
respect to these pins.                                             SLP_S5 are both high.

S3# and S5# (Pins 3 and 4)                                         Dual Outputs Operational Truth Table
These pins switch the IC's operating state from active (S0,
S1/S2) to S3 and S4/S5 sleep states. These are digital             Table 1 describes the truth combinations pertaining to the
inputs featuring internal 10A pull down current sources on        3.3VDUAL and 5VDUAL outputs. The internal circuitry does
each pin. Additional circuitry blocks illegal state transitions,   not allow the transition from an S4/S5 state to an S3 state.
such as S4/S5 to S3. Connect S3# and S5# to the computer
system's SLP_S3 and SLP_S5 signals, respectively.                     TABLE 1. 5VDUAL OUTPUT TRUTH TABLE

3V3AUX (Pin 2)                                                     S5 S3 3.3AUX      5VDL                 COMMENTS
Connect this pin to the 3V3DUAL output. In sleep states, the
voltage at this pin is regulated to 3.3V through an internal       1  1  3.3V                      5V S0/S1/S2 States (Active)
pass device powered from 5VSBY through the VCC pin. In
active states, ATX 3.3V output is delivered to this node           1  0  3.3V                      5V S3
through a fully-on NMOS transistor. During S3 and S4/S5
states, this pin is monitored for undervoltage events.             0  1        Note                    Maintains Previous State

DLA (Pin 6)                                                        0  0  3.3V                      0V S4/S5 (ISL6506 & 06B)
This pin is an open-drain output. A 1k resistor must be
connected from this pin to the ATX 12V output. This resistor       0  0  3.3V                      5V  S4/S5 (ISL6506A)
is used to pull the gates of suitable N-MOSFETs to 12V,
which in active state, switch in the ATX 3.3V and 5V outputs       NOTE: Combination Not Allowed.
into the 3.3VAUX and 5VDUAL outputs, respectively. This pin
is also used to monitor the 12V rail during POR. If a resistor     Functional Timing Diagrams
other than 1k is used, the POR level will be affected.
                                                                   Figures 1 (ISL6506/B) and 2 (ISL6506A) are simplified timing
5VDLSB (Pin 7)                                                     diagrams, detailing the power up/down sequences of all the
Connect this pin to the gate of a suitable P-MOSFET.               outputs in response to the status of the sleep-state pins (S3#,
                                                                   S5#), as well as the status of the input ATX supply. Not shown
ISL6506 and ISL6506B: In S3 sleep state, this transistor is        in these diagrams is the deglitching feature used to protect
switched on, connecting the ATX 5VSB output to the 5VDUAL          against false sleep state tripping. Additionally, the ISL6506
regulator output.                                                  features a 60s delay in transitioning from S0 to S3 states. The
                                                                   transition from the S0 state to S4/S5 state is immediate.
ISL6506A: In S3 and S4/S5 sleep state, this transistor is
switched on, connecting the ATX 5VSB output to the 5VDUAL                 5VSB
regulator output.                                                             S3
                                                                              S5
Description
                                                                   3.3V, 5V, 12V
Operation                                                                   DLA
The ISL6506 controls 2 output voltages, 3.3VDUAL and
5VDUAL. It is designed for microprocessor computer                     3V3AUX
applications requiring 3.3V, 5V, 5VSB, and 12V bias input             5VDLSB
from an ATX power supply. The IC is composed of one linear
                                                                          5VDL

                                                                       FIGURE 1. 5VDUAL AND 3.3VAUX TIMING DIAGRAM;
                                                                                       ISL6506 and ISL6506B

4
   ISL6506, ISL6506A, ISL6506B

       5VSB                                                          5VSB     12VATX (2V/DIV)
                                                                    (1V/DIV)  5VATX (1V/DIV)
           S3                                                                 3.3VATX (1V/DIV)

           S5                                                                                                                                     3.3VDUAL
                                                                                                                                                   (2V/DIV)
3.3V, 5V, 12V
                                                                                                                                5VDUAL
         DLA                                                                                                                    (1V/DIV)
                                                                    0V
     3V3DL
                                                                                                                                             DLA
   5VDLSB                                                                                                                                 (10V/DIV)

       5VDL                                                         T0 T1 T2 T3                 T4 T5             T6

     FIGURE 2. 5VDUAL AND 3.3VAUX TIMING DIAGRAM;                                       TIME
                     ISL6506A
                                                                    FIGURE 3. ISL6506 and ISL6506B SOFT-START INTERVAL
Soft-Start                                                                          IN S4/S5 STATE AND S5 TO S0 TRANSITION
Figures 3 and 4 show the soft-start sequence for the typical
application start-up into a sleep state. At time T0, 5VSB            5VSB     5VDUAL
(bias) is applied to the circuit. At time T1, the 5VSB              (1V/DIV)  (1V/DIV)
surpasses POR level. Time T2, one soft start interval after
T1, denotes the initiation of soft start. The 3.3VDUAL rail is                                         3.3VDUAL
brought up through the internal standby LDO through an                                                  (2V/DIV)
internal digital soft start function. Figure 4 shows the 5VDUAL
rail initiating a soft start at time T2 as well. The ISL6506A will                                                                          12VATX (2V/DIV)
draw 7.5A into the 5VDLSB for a duration of one soft start                                                                                 5VATX (1V/DIV)
period. This current will enhance the P-MOSFET (Q2, refer                                                                                   3.3VATX (1V/DIV)
to Typical Application Schematic) in a controlled manner. At
time T3, the 3.3VDUAL is in regulation and the 5VDLSB pin           0V
is pulled down to ground. If the 5VDUAL rail has not reached
the level of the 5VSB rail by time T3, then the rail will           5VDLSB                                DLA
experience a sudden step as the P-MOSFET gate is fully              (5V/DIV)                           (10V/DIV)
enhanced. The soft start profile of the 5VDUAL may be
altered by placing a capacitor between the gate and drain of        T0 T1 T2 T3                 T4 T5             T6
the P-MOSFET. Adding this capacitor will increase the gate
capacitance and slow down the start of the 5VDUAL rail.                                 TIME

At time T4, the system has transitioned into S0 state and the       FIGURE 4. SOFT START INTERVAL FOR ISL6506A IN S4/S5
ATX supplies have begun to ramp up. With the ISL6506/B                              AND S5 TO S0 TRANSITION FOR ISL6506A AND
(Figure 3), the 5VDUAL rail will begin to ramp up from the                          S3 TO S0 TRANSITION FOR ISL6506/A/B
5VATX rail through the body diode of the N-MOSFET (Q3).
The ISL6506A will already have the 5VDUAL rail in                   Sleep to Wake State Transitions
regulation (Figure 4). At time T5, the 12VATX rail has
surpassed the 12V POR level. Time T6 is three soft start            Figures 3 and 4, starting at time T4, depict the transitions
cycles after the 12V POR level has been surpassed. At time          from sleep states to the S0 wake state. Figure 3 shows the
T6, three events occur simultaneously. The DLA pin is forced        transition of the ISL6506/B from the S4/S5 state to the S0
to a high impedance state which allows the 12V rail to              state. Figure 4 shows how the ISL6506/B will transition from
enhance the two N-MOSFETs (Q1 and Q3) that connect the              the S3 sleep state into S0 state. Figure 3 also shows how
ATX rails to the 3.3VDUAL and 5VDUAL rails. The 5VDLSB              the ISL6506A transitions from either S3 or S4/S5 in the S0
pin is forced to a high impedance state which will turn the         state. For all transitions, T4 depicts the system transition into
P-MOSFET (Q2) off. Finally, the internal LDO which regulates        the S0 state. Here, the ATX supplies are enabled and begin
the 3.3VAUX rail in sleep states in put in standby mode.            to ramp up. At time T5, the 12VATX rail has exceeded the
                                                                    POR threshold for the ISL6506/B and ISL6506A. Three soft
                                                                    start periods after time T5, at time T6, three events occur

5
   ISL6506, ISL6506A, ISL6506B

simultaneously. The DLA pin is forced to a high impedance            electrolytics or tantalum capacitors) placement is not as
state which allows the 12V rail to enhance the two N-                critical as the high-frequency capacitor placement, having
MOSFETs (Q1 and Q3) that connect the ATX rails to the                these capacitors close to the load they serve is preferable.
3.3VDUAL and 5VDUAL rails. The 5VDLSB pin is forced to a
high impedance state which will turn the P-MOSFET (Q2)               Locate all small signal components close to the respective
off. Finally, the internal LDO which regulates the 3.3VDUAL          pins of the control IC, and connect them to ground, if
rail in sleep states is put in standby mode.                         applicable, through a via placed close to the ground pad.

Internal Linear Regulator Undervoltage Protection                    12VATX             5VSB

The undervoltage protection on the internal linear regulator                                                   CIN
is only active during sleep states and after the initial soft start
ramp of the 3.3V linear regulator. The undervoltage trip point                   C5VSB  VCC                             Q3
is set at 25% below nominal, or 2.475V.                              +3.3VIN                       5VDLSB      5VDUAL

When an undervoltage is detected, the 3.3V linear regulator          LOAD
is disabled. One soft start interval later, the 3.3V linear                                                                                                        LOAD
regulator is retried with a soft start ramp. If the linear                                    ISL6506/A/B C5V                                                          CHF5V
regulator is retried 3 times and a fourth undervoltage is                                                                                                               Q4
detected, then the 3.3V linear regulator is disabled and can         Q2                                                                                                      5VATX
only be reset through a POR reset.
                                                                        3V3DUAL                          DLA
Internal Linear Regulator Over Current Protection                    CHF3V C3V          3V3AUX

When an overcurrent condition is detected, the gate voltage                             GND EPAD
to the internal NMOS pass element is reduced which causes
the output voltage of the linear regulator to be reduced.                             KEY
When the output voltage is reduced to the undervoltage trip                                   ISLAND ON POWER PLANE LAYER
point, the undervoltage protection is initiated and the output                                ISLAND ON CIRCUIT/POWER PLANE LAYER
will shutdown.                                                                               VIA CONNECTION TO GROUND PLANE

Layout Considerations                                                           FIGURE 5. PRINTED CIRCUIT BOARD ISLANDS

The typical application employing an ISL6506 is a fairly             A multi-layer printed circuit board is recommended.
straight forward implementation. Like with any other linear          Figure 5 shows the connections to most of the components
regulator, attention has to be paid to the few potentially           in the circuit. Note that the individual capacitors shown each
sensitive small signal components, such as those connected           could represent numerous physical capacitors. Dedicate one
to sensitive nodes or those supplying critical bypass current.       solid layer for a ground plane and make all critical
                                                                     component ground connections through vias placed as close
The power components (pass transistors) and the controller           to the component terminal as possible. The EPAD should be
IC should be placed first. The controller should be placed in        tied to the ground plane with three to five vias for good
a central position on the motherboard, not excessively far           thermal management. Dedicate another solid layer as a
from the 3.3VDUAL island or the I/O circuitry. Ensure the            power plane and break this plane into smaller islands of
3V3AUX connection is properly sized to carry 1A without              common voltage levels. Ideally, the power plane should
exhibiting significant resistive losses at the load end.             support both the input power and output power nodes. Use
Similarly, the input bias supply (5VSB) carries a similar level      copper filled polygons on the top and bottom circuit layers to
of current - for best results, ensure it is connected to its         create power islands connecting the filtering components
respective source through an adequately sized trace and is           (output capacitors) and the loads. Use the remaining printed
properly decoupled. The pass transistors should be placed            circuit layers for small signal wiring.
on pads capable of heatsinking matching the device's power
dissipation. Where applicable, multiple via connections to a
large internal plane can significantly lower localized device
temperature rise.

Placement of the decoupling and bulk capacitors should
reflect their purpose. As such, the high-frequency
decoupling capacitors should be placed as close as possible
to the load they are decoupling; the ones decoupling the
controller close to the controller pins, the ones decoupling
the load close to the load connector or the load itself (if
embedded). Even though bulk capacitance (aluminum

6
                                                                      ISL6506, ISL6506A, ISL6506B

Component Selection Guidelines                                        Transistor Selection/Considerations
                                                                      The ISL6506/A usually requires one P-Channel and two N-
Output Capacitors Selection                                           Channel MOSFETs. All three of these MOSFETs are utilized
                                                                      as ON/OFF switching elements.
The output capacitors should be selected to allow the output
voltage to meet the dynamic regulation requirements of                One important criteria for selection of transistors for all the
active state operation (S0/S1). The load transient for the            switching elements is package selection for efficient removal
various microprocessor system's components may require                of heat. The power dissipated in a switch element while on is
high quality capacitors to supply the high slew rate (di/dt)
current demands. Thus, it is recommended that the output               PLOSS = Io2 rDS(on)
capacitors be selected for transient load regulation, paying
attention to their parasitic components (ESR, ESL).

Also, during the transition between active and sleep states           Select a package and heatsink that maintains the junction
on the 5VDUAL output, there is a short interval of time during        temperature below the rating with the maximum expected
which none of the power pass elements are conducting.                 ambient temperature.
During this time the output capacitors have to supply all the
output current. The output voltage drop during this brief             Q1, Q3
period of time can be easily approximated with the following
formula:                                                              These N-Channel MOSFETs are used to switch the 3.3V

V O U T  =  IOUT                 +  C-----O--t--t-U----T-  ,  where  and 5V inputs provided by the ATX supply into the 3.3VAUX
                      E S RO U T                                      and 5VDUAL outputs while in active (S0, S1) state. The main
                                                                      criteria for the selection of these transistors is output voltage

VOUT = output voltage drop                                            budgeting. The maximum rDS(ON) allowed at highest
ESROUT = output capacitor bank ESR                                    junction temperature can be expressed with the following
IOUT = output current during transition
COUT = output capacitor bank capacitance                              equation:
tt = active-to-sleep/sleep-to-active transition time (10s typ.)
                                                                      rDS(ON)max  =  V-----I--N----m-----i-n---------V----O-----U----T----m----i--n- , where
The output voltage drop is heavily dependent on the ESR
(equivalent series resistance) of the output capacitor bank,                               IOUTmax
the choice of capacitors should be such as to maintain the
output voltage above the lowest allowable regulation level.           VINmin = minimum input voltage

Input Capacitors Selection                                            VOUTmin = minimum output voltage allowed

The input capacitors for an ISL6506/A application must have           IOUTmax = maximum output current
a sufficiently low ESR so as not to allow the input voltage to
dip excessively when energy is transferred to the output              Q2
capacitors. If the ATX supply does not meet the
specifications, certain imbalances between the ATX's                  This is a P-Channel MOSFET used to switch the 5VSB
outputs and the ISL6506/A's regulation levels could have as           output of the ATX supply into the 5VDUAL output during
a result a brisk transfer of energy from the input capacitors to      sleep states. The selection criteria of this device, as with the
the supplied outputs. At the transition between active and            N-Channel MOSFETs, is proper voltage budgeting. The
sleep states, such phenomena could be responsible for the             maximum rDS(ON), however, has to be achieved with only
5VSB voltage drooping excessively and affecting the output            4.5V of gate-to-source voltage, so a true logic level
regulation. The solution to such a potential problem is using         MOSFET needs to be selected.
larger input capacitors with a lower total combined ESR.

                                     7
                                                 ISL6506, ISL6506A, ISL6506B

Small Outline Exposed Pad Plastic Packages (EPSOIC)

N                             H               0.25(0.010) M B M          M8.15C
         INDEX    E
         AREA                                                            8 LEAD NARROW BODY SMALL OUTLINE EXPOSED PAD
                    -B-                                                  PLASTIC PACKAGE
123
        TOP VIEW                                                                 INCHES        MILLIMETERS

                                                                         SYMBOL MIN     MAX    MIN     MAX NOTES

                                                                         A   0.056 0.066 1.43          1.68   -

                                                                         A1  0.001 0.005 0.03          0.13   -

                                                                         B   0.0138 0.0192 0.35        0.49   9

                                                                         C   0.0075 0.0098 0.19        0.25   -

                                                           L             D   0.189 0.196 4.80          4.98   3
                                                             h x 45o
                  SEATING PLANE                                          E   0.150 0.157 3.811 3.99           4
                           A
-A-                                                                      e   0.050 BSC            1.27 BSC    -
          D

                                                                         H   0.230 0.244 5.84          6.20   -

                  -C-                                                    h   0.010 0.016 0.25          0.41   5

                                                                        L   0.016 0.035 0.41          0.89   6

e                                         A1

                                                                      C  N           8              8         7

B                                             0.10(0.004)                    0o          8o    0o      8o     -

0.25(0.010) M C A M B S                                                  P   -          0.126  -       3.200  11

SIDE VIEW                                                                P1  -          0.099  -       2.514  11

                                                                                                              Rev. 0 11/03

123                                                                      NOTES:

                                      P1                                  1. Symbols are defined in the "MO Series Symbol List" in Section
                                                                              2.2 of Publication Number 95.
N
                 P                                                        2. Dimensioning and tolerancing per ANSI Y14.5M-1982.

       BOTTOM VIEW                                                        3. Dimension "D" does not include mold flash, protrusions or gate
                                                                              burrs. Mold flash, protrusion and gate burrs shall not exceed
                                                                              0.15mm (0.006 inch) per side.

                                                                          4. Dimension "E" does not include interlead flash or protrusions.
                                                                              Interlead flash and protrusions shall not exceed 0.25mm (0.010
                                                                              inch) per side.

                                                                          5. The chamfer on the body is optional. If it is not present, a visual
                                                                              index feature must be located within the crosshatched area.

                                                                          6. "L" is the length of terminal for soldering to a substrate.

                                                                          7. "N" is the number of terminal positions.

                                                                          8. Terminal numbers are shown for reference only.

                                                                          9. The lead width "B", as measured 0.36mm (0.014 inch) or greater
                                                                              above the seating plane, shall not exceed a maximum value of
                                                                              0.61mm (0.024 inch).

                                                                         10. Controlling dimension: MILLIMETER. Converted inch
                                                                              dimensions are not necessarily exact.

                                                                         11. Dimensions "P" and "P1" are thermal and/or electrical enhanced
                                                                              variations. Values shown are maximum size of exposed pad
                                                                              within lead count and body size.

                   All Intersil U.S. products are manufactured, assembled and tested utilizing ISO9000 quality systems.
                          Intersil Corporation's quality certifications can be viewed at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time without
notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and
reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result
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                                        8
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