电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索
 

ISL267817IBZ

器件型号:ISL267817IBZ
文件大小:0KB,共0页
厂商名称:INTERSIL [Intersil Corporation]
厂商官网:http://www.intersil.com/cda/home/
下载文档

ISL267817IBZ在线购买

供应商 器件名称 价格 最低购买 库存  
ISL267817IBZ ¥14 1 点击查看 点击购买

器件描述

文档预览

ISL267817IBZ器件文档内容

12-Bit Differential Input 200kSPS SAR ADC

ISL267817                                                         Features

The ISL267817 is a 12-bit, 200kSPS sampling SAR-type ADC          Drop-In Compatible with ADS7817 (All Performance Grades)
which features excellent linearity over supply and temperature    Differential Input
variations, and provides a drop-in compatible alternative to all   Simple SPI-compatible Serial Digital Interface
ADS7817 performance grades. The robust, fully-differential         Guaranteed No Missing Codes
input offers high impedance to minimize errors due to leakage      200kHz Sampling Rate
currents, and the specified measurement accuracy is                +4.75V to +5.25V Supply
maintained with input signals up to the supply rails.             Low 2.15mW Operating Power (200kSPS)
                                                                   Power-down Current between Conversions: 3A
The reference accepts inputs between 0.1V to 2.5V, providing       Excellent Differential Non-Linearity (1.0LSB max)
design flexibility in a wide variety of applications. The          Low THD: -85dB (typ)
ISL267817 also features up to 8kV Human Body Model ESD             Pb-Free (RoHS Compliant)
survivability.                                                    Available in SOIC and MSOP Packages

The serial digital interface is SPI compatible and is easily      Applications
interfaced to popular FPGAs and microcontrollers. Operating
from a 5V supply, power dissipation is 2.15mW at a sampling       Remote Data Acquisition
rate of 200kSPS, and just 25W between conversions utilizing       Battery Operated Systems
the Auto Power-Down mode, making the ISL267817 an                  Industrial Process Control
excellent solution for remote industrial sensors and               Energy Measurement
battery-powered instruments. It is available in the compact,       Data Acquisition Systems
industry-standard 8 Lead SOIC and MSOP packages and is             Pressure Sensors
specified for operation over the industrial temperature range      Flow Controllers
(-40C to +85C).

                VREF       +VCC                                    1.00
                                                                   0.75
                      DAC                                          0.50
                                                                   0.25
+IN                               SAR      SERIAL  DCLOCK          0.00
                                 LOGIC  INTERFACE                 -0.25
                                                   DOUT           -0.50
                                                                  -0.75
IN                                                CS/SHDN        -1.00

          VREF        DAC                                               0 512 1024 1536 2048 2560 3072 3584 4096

                                             GND                  FIGURE 2. DIFFERENTIAL LINEARITY ERROR vs CODE

                     FIGURE 1. BLOCK DIAGRAM

April 19, 2012             1                       CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

FN7877.2                                           1-888-INTERSIL or 1-888-468-3774 |Copyright Intersil Americas Inc. 2011, 2012. All Rights Reserved

                                                                  Intersil (and design) is a trademark owned by Intersil Corporation or one of its subsidiaries.
                                                                                     All other trademarks mentioned are the property of their respective owners.
                                         ISL267817
Typical Connection Diagram

                         VREF                                                                             +5V SUPPLY
                                                                       + 0.1F + 10F

                 REFP-P                            VREF       +VCC               P/C
                 REFP-P                            +IN   DCLOCK
                                                   IN
                                                   GND        DOUT
                                                         CS/SHDN

                                                               SERIAL
                                                            INTERFACE

Pin Configuration                                        Pin Descriptions

                                     ISL267817                         PIN NAME  PIN NUMBER                           DESCRIPTION
                                (8 LD SOIC, MSOP)                         VREF
                                                                           +IN          1    Reference Input
                                      TOP VIEW                             IN
                                                                          GND
              VREF 1           8 +VCC                                                   2    Non Inverting Input
                 +IN 2         7 DCLOCK                                CS/SHDN
                 IN 3         6 DOUT                                     DOUT          3    Inverting Input
                               5 CS/SHDN
               GND 4                                                    DCLOCK          4    Ground
                                                                          +VCC
                                                                                        5    Low = Chip Select, High = Shutdown

                                                                                        6    Serial Output Data

                                                                                        7    Data Clock

                                                                                        8    Power Supply

Ordering Information

PART NUMBER                          PART                +VCC RANGE    TEMP RANGE            PACKAGE                                PKG.
(Notes 1, 2, 3)                    MARKING                     (V)           (C)                                                  DWG. #

ISL267817IBZ                267817 IBZ                   4.75 to 5.25  -40C to +85C        8 Ld SOIC                M8.15

ISL267817IUZ                67817                        4.75 to 5.25  -40C to +85C        8 Ld MSOP                M8.118

NOTES:

1. Add "-T*" suffix for tape and reel. Please refer to TB347 for details on reel specifications.

2. These Intersil Pb-free plastic packaged products employ special Pb-free material sets, molding compounds/die attach materials, and 100% matte
     tin plate plus anneal (e3 termination finish, which is RoHS compliant and compatible with both SnPb and Pb-free soldering operations). Intersil
     Pb-free products are MSL classified at Pb-free peak reflow temperatures that meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020.

3. For Moisture Sensitivity Level (MSL), please see device information page for the ISL267817. For more information on MSL please see tech brief
     TB363.

                         2                                                                                                         FN7877.2

                                                                                                                      April 19, 2012
                                         ISL267817

Table of Contents

Typical Connection Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

Pin Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

Thermal Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

Timing Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

Typical Performance Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
    ADC Transfer Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
    Analog Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
    Voltage Reference Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
        Power-Down/Standby Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
        Dynamic Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
        Static Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
        Short Cycling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
        Power-on Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
        Power vs Throughput Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Serial Digital Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
    Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
        Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Application Hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
    Grounding and Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Revision History. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Products . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Package Outline Drawing (M8.15) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

Package Outline Drawing (M8.118). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3  FN7877.2

   April 19, 2012
                                                   ISL267817

Absolute Maximum Ratings                                                                                 Thermal Information

Any Pin to GND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V to +6.0V  Thermal Resistance (Typical)              JA (C/W) JC (C/W)
Analog Input to GND. . . . . . . . . . . . . . . . . . . . . . . . . . . . .-0.3V to +VCC+0.3V
Digital I/O to GND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .-0.3V to +VCC+0.3V        8 Ld SOIC Package (Notes 4, 5). . . . . . . . . . 120  64
Digital Input Voltage to GND . . . . . . . . . . . . . . . . . . . . . .-0.3V to +VCC+0.3V
Maximum Current In to Any Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10mA           8 Ld MSOP Package (Notes 4, 5). . . . . . . . . 165    64
ESD Rating
                                                                                                         Operating Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -40C to +85C
   Human Body Model (Tested per JESD22-A114F) . . . . . . . . . . . . . . . . 8kV
   Machine Model (Tested per JESD22-A115B) . . . . . . . . . . . . . . . . . 400V                        Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .-65C to +150C
   Charged Device Model (Tested per JESD22-C101E). . . . . . . . . . . . 1.5kV
Latch Up (Tested per JESD78C; Class 2, Level A) . . . . . . . . . . . . . . . 100mA                      Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .+150C

                                                                                                         Pb-Free Reflow Profile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . see link below

                                                                                                         http://www.intersil.com/pbfree/Pb-FreeReflow.asp

CAUTION: Do not operate at or near the maximum ratings listed for extended periods of time. Exposure to such conditions may adversely impact product
reliability and result in failures not covered by warranty.

NOTES:
4. JA is measured with the component mounted on a high effective thermal conductivity test board in free air. See Tech Brief TB379 for details.
5. For JC, the "case temp" location is taken at the package top center.

Electrical Specifications +VCC = +5V, fDCLOCK = 3.2MHz, fS = 200kSPS, VREF = 2.5V; VCM = VREF, Typical values are at TA = +25C.

Boldface limits apply over the operating temperature range, -40C to +85C.

                                                                                                                                       MIN          MAX

SYMBOL                 PARAMETER                           TEST CONDITIONS                                                             (Note 6) TYP (Note 6)    UNITS

ANALOG INPUT (Note 7)

|AIN| Full-Scale Input Span                   +IN (IN)                                                                              -VREF        +VREF       V

        Absolute Input Voltage                +IN                                                                                      -0.3         +VCC +0.3   V

                                              IN                                                                                      -0.3         +VCC +0.3   V

     CVIN Input Capacitance                   Sample/Hold Mode                                                                                13/6              pF
    ILEAK Input DC Leakage Current
SYSTEM PERFORMANCE                                                                                                                     -1 0.01      1           A

N       Resolution                                                                                                                     12                       Bits

        No Missing Codes                                                                                                               12                       Bits

INL Integral Nonlinearity                                                                                                              -1 0.5      1           LSB

DNL Differential Nonlinearity                                                                                                          -1 0.4      1           LSB

OFFSET Zero-Code Error                                                                                                                 -6 0.25     6           LSB

GAIN Gain Error                                                                                                                        -4 0.12     4           LSB

CMRR Common-Mode Rejection                                                                                                                    80                dB

PSRR Power Supply Rejection                                                                                                                   82                dB

SAMPLING DYNAMICS

    tCONV Conversion Time                     fDCLOCK = 3.2MHz                                                                                      12          Clk Cycles
     tACQ Acquisition Time
     fmax Throughput Rate                                                                                                              1.5                      Clk Cycles
DYNAMIC CHARACTERISTICS
                                                                                                                                                    200         kSPS

THD Total Harmonic Distortion                 VIN = 5.0VP-P at fIN = 1kHz                                                                     -85               dB
                                              VIN = 5.0VP-P at fIN = 5kHz
                                              VIN = 5.0VP-P at fIN = 1kHz                                                                     -84               dB
                                              VIN = 5.0VP-P at fIN = 1kHz
SINAD   Signal-to (Noise + Distortion) Ratio  At 3dB                                                                                         71                dB
SFDR    Spurious Free Dynamic Range
BW     Full Power Bandwidth                                                                                                                  85                dB

                                                                                                                                              15                MHz

                            4                                                                                                                                   FN7877.2

                                                                                                                                                                April 19, 2012
                                                       ISL267817

Electrical Specifications +VCC = +5V, fDCLOCK = 3.2MHz, fS = 200kSPS, VREF = 2.5V; VCM = VREF, Typical values are at TA = +25C.

Boldface limits apply over the operating temperature range, -40C to +85C. (Continued)

                                                                            MIN                                         MAX

SYMBOL                PARAMETER                        TEST CONDITIONS      (Note 6) TYP (Note 6)                                   UNITS

REFERENCE INPUT

VREF VREF Input Range                                                       0.1                                         2.5         V

VREFLEAK Current Drain                                                      -100 4                                      100         A

                                        fSAMPLE = 12.5kHz                   -20 0.23                                    20          A
                                        CS/SHDN = +VCC
                                                                            -3 0.01                                     3           A

DIGITAL INPUT/OUTPUT

        Logic Family                                                                                                    CMOS

VIH     Input High Voltage                                                  3                                           +VCC + 0.3  V

VIL     Input Low Voltage                                                   -0.3                                        0.8         V

VOH Output High Voltage                 IOH = 250A                        3.5                                                     V
                                        IOL = 250A
VOL     Output Low Voltage                                                                                              0.4         V

        Output Coding                                                             Two's Complement

ILEAK Input Leakage Current                                                 -1                                          1           A

CIN     Input Capacitance                                                         10                                                pF

IOZ     Floating-State Output Current                                       -1                                          1           A

COUT Floating-State Output Capacitance                                            5                                                 pF

POWER REQUIREMENTS

VCC     Supply Voltage Range                                                4.75                                        5.25        V

ICC     Supply Current                                                            430 800                                           A

                                        fSAMPLE = 12.5kHz (Notes 8, 9)            38                                                A
                                        fSAMPLE = 12.5kHz (Note 9)
                                        CS/SHDN = +VCC, fSAMPLE = 0Hz             223                                               A

                  Power Down Current                                              0.5                                   3           A
TEMPERATURE RANGE

        Specified Performance                                               -40                                         +85         C

NOTES:
6. Compliance to datasheet limits is assured by one or more methods: production test, characterization and/or design.
7. The absolute voltage applied to each analog input must be between GND and +VCC to guarantee datasheet performance.
8. fDCLOCK = 3.2MHz, CS/SHDN = +VCC for 241 clock cycles out of every 256.
9. See "Power vs Throughput Rate" on page 13 for more information regarding lower sample rates.

Timing Specifications Limits established by characterization and are not production tested. +VCC = 5V, fDCLOCK = 3.2MHz, fS = 200kSPS,

VREF = 2.5V; VCM = VREF. Boldface limits apply over the operating temperature range, -40C to +85C.

                                                                            MIN                                         MAX

SYMBOL                  PARAMETER                          TEST CONDITIONS  (Note 6) TYP (Note 6) UNITS

tSMPL   Analog Input Sample Time                                            1.5                                            2.0 Clk Cycles
tCONV   Conversion Time
fCYC   Throughput Rate                                                               12                                            Clk Cycles
tCSD    CS/SHDN Falling Edge to DCLOCK Low
tSUCS   CS/SHDN Falling Edge to DCLOCK Rising Edge                                                                      200         kHz
thDO    DCLOCK Falling Edge to Current DOUT Not Valid
                                                                                                                              0     ns

                                                                            30                                                      ns

                                                                            15                                                      ns

                            5                                                                                                       FN7877.2

                                                                                                                                    April 19, 2012
                                                            ISL267817

Timing Specifications Limits established by characterization and are not production tested. +VCC = 5V, fDCLOCK = 3.2MHz, fS = 200kSPS,

VREF = 2.5V; VCM = VREF. Boldface limits apply over the operating temperature range, -40C to +85C. (Continued)

                                                                                                           MIN               MAX

SYMBOL           PARAMETER                                          TEST CONDITIONS                        (Note 6) TYP (Note 6) UNITS

tdDO DCLOCK Falling Edge to Next DOUT Valid                                                                              35  150  ns

tDIS CS/SHDN Rising Edge to DOUT Disable Time See Note 10                                                                40  50   ns

tEN DCLOCK Falling Edge to DOUT Enabled                                                                                  22  100  ns

tf      DCLOCK Fall Time                                                                                                 1   100  ns

tr      DCLOCK Rise Time                                                                                                 1   100  ns

NOTE:

10. During characterization, tDIS is measured from the release point with a 10pF load (see Figure 4) and the equivalent timing using the ADS7817 loading
     (3k, 100pF) is calculated.

                                              tCYC

CS/SHDN   tSUCS                                                                             POWER
DCLOCK                                                                                      DOWN

    DOUT  tCSD

          Hi-Z   NULL                                                                       Hi-Z   NULL
          tSMPL                                                                                     BIT B11 B10 B9 B8
                 BIT B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0
                                                                            Note 11
                          (MSB)               tCONV                                  tDATA

                                              tCYC

CS/SHDN   tSUCS                                                                                            POWER
DCLOCK                                                                                                     DOWN

    DOUT  tCSD

          Hi-Z   NULL     B11    B10  B9  B8  B7 B6     B5  B4  B3  B2  B1  B0  B1          B2     B3  B4  B5 B6     B7  B8                             Hi-Z
          tSMPL   BIT                            tCONV                                                        tDATA          B9 B10 B11

                          (MSB)                                                                                                            Note 12

NOTES:
11. After completing the data transfer, additional clocks applied while CS/SHDN is low will result in the previous data being retransmitted LSB-first,

     followed by indefinite transmission of zeros.
12. After completing the data transfer, additional clocks applied while CS/SHDN is low will result in indefinite transmission of zeros.

                                                              FIGURE 3. SERIAL INTERFACE TIMING DIAGRAM

                                                                               +VCC

                                                                          RL

                                                                    2.85k

                                                              OUTPUT
                                                                 PIN

                                                                           CL
                                                                           10pF

                                              FIGURE 4. EQUIVALENT LOAD CIRCUIT

                          6                                                                                                       FN7877.2

                                                                                                                                  April 19, 2012
                           ISL267817

DCLOCK     50%             DCLOCK    VIL = 0.8V                                        CS/SHDN  50%
    DOUT           tEN         DOUT      thDO                                          DCLOCK        tSUCS
                                                                                                    50%
               VOL = 0.4V            VOH = VDD - 0.2V

CS/SHDN    VIH = 2.4V      DCLOCK    VIL = 0.8V                                        CS/SHDN      50%
     DOUT         tDIS         DOUT         thDO                                       DCLOCK         tCSD

               10%                                                         VOL = 0.4V           50%

                           FIGURE 5. TIMING PARAMETER DEFINITIONS

           7                                                                                                FN7877.2

                                                                                                            April 19, 2012
                                                  ISL267817

Typical Performance CharacteristicsOFFSET ERROR (LSB)          TA = +25C, VCC = 5V, VREF = 2.5V, fSAMPLE = 200kHz,OFFSET ERROR CHANGE
                                                                  FROM 20C (LSB)
fCLK = 16 * fSAMPLE, unless otherwise specified.                              1.2
                                                                              0.8
                   2.5                                                        0.4
                   2.0                                                        0.0
                   1.5                                                       -0.4
                   1.0                                                       -0.8
                   0.5                                                       -1.2
                   0.0
                  -0.5                                                            -50 -30 -10 10 30 50 70 90
                  -1.0                                                                                  TEMPERATURE (C)
                  -1.5
                  -2.0                                                  FIGURE 7. CHANGE IN OFFSET vs TEMPERATURE
                  -2.5

                      1.00 1.20 1.40 1.60 1.80 2.00 2.20 2.40
                                        REFERENCE VOLTAGE (V)

          FIGURE 6. CHANGE IN OFFSET vs REFERENCE VOLTAGE

      2.0GAIN ERROR (LSB)                                      GAIN ERROR CHANGE             0.20
      1.5                                                         FROM 20C (LSB)            0.15
      1.0                                                                                    0.10
      0.5                                                                                    0.05
      0.0                                                                                    0.00
     -0.5                                                                                   -0.05
     -1.0                                                                                   -0.10
     -1.5                                                                                   -0.15
     -2.0                                                                                   -0.20

         1.00 1.20 1.40 1.60 1.80 2.00 2.20 2.40                                                 -50 -30 -10 10 30 50 70 90
                          REFERENCE VOLTAGE (V)                                                                         TEMPERATURE (C)

FIGURE 8. CHANGE IN GAIN vs REFERENCE VOLTAGE                                               FIGURE 9. CHANGE IN GAIN vs TEMPERATURE

                    12.0                                       POWER SUPPLY REJECTION (dB)  0

                                                                                            -10

                    11.5                                                                    -20

ENOB (BITS)         11.0                                                                    -30

                    10.5                                                                    -40

                                                                                            -50

                    10.0                                                                    -60

                    9.5                                                                     -70

                                                                                            -80

                    9.0                                                                     -90
                                                                                            1    10  100                                  1k
                    0.1      1.0                 10.0

                          REFERENCE VOLTAGE (V)                                                  RIPPLE FREQUENCY (Hz)

FIGURE 10. EFFECTIVE NUMBER OF BITS vs REFERENCE VOLTAGE       FIGURE 11. POWER SUPPLY REJECTION vs RIPPLE FREQUENCY

                          8                                                                                                               FN7877.2

                                                                                                                        April 19, 2012
                                                                            ISL267817

Typical Performance Characteristics TA = +25C, VCC = 5V, VREF = 2.5V, fSAMPLE = 200kHz,

fCLK = 16 * fSAMPLE, unless otherwise specified. (Continued)

                                   0                                                                                                        73

                                                                                                                                                    SNR

                                   -20                                                                                                      72

AMPLITUDE (dBFS)                   -40                                                                                    SNR & SINAD (dB)  71

                                   -60                                                                                                      70

                                                                                                                                                SINAD

                                   -80                                                                                                      69

                  -100                                                                                                                      68

                  -120                    25               50       75      100                                                             67
                       0
                                                                                                                                            1   10                     100

                                        FREQUENCY (kHz)                                                                                         INPUT FREQUENCY (kHz)

FIGURE 12. FREQUENCY SPECTRUM (8192 POINT FFT;                                   FIGURE 13. SIGNAL-TO-NOISE RATIO AND SIGNAL-TO-
                fIN = 9.9kHz, 0.5dB                                                             (NOISE+DISTORTION) vs INPUT FREQUENCY

                                   95                                       -95                                                      80
                                                                                                                                     70
                                                           SFDR                                                                      60
                                                                                                                                     50
                                   90                                       -90                                                      40
                                                                                                                                     30
SFDR (dB)                          85                                       -85                                                      20
                                                                                                                                     10
                                   80                                       -80  THD (dB)
                                                                                                                SINAD (dB)             0
                                                               THD                                                                    -60 -50 -40 -30 -20 -10 0

                                   75                                       -75                                                                               INPUT LEVEL (dB)

                                   70                                       -70                                           FIGURE 15. SIGNAL-TO-(NOISE+DISTORTION) vs INPUT LEVEL

                                   65                                       -65

                                   1                       10               100

                                   INPUT FREQUENCY (kHz)

FIGURE 14. SPURIOUS FREE DYNAMIC RANGE AND TOTAL
                HARMONIC DISTORTION vs INPUT FREQUENCY

DELTA FROM fSAMPLE = 200kHz (LSB)  1.5                                                                                     1.00
                                                                                                                           0.75
                                   1.0                                                                                     0.50
                                                                                                                           0.25
                                          CHANGE IN INTEGRAL                                                               0.00
                                                                                                                          -0.25
                                   0.5    LINEARITY (LSB)                                                                 -0.50
                                                                                                                          -0.75
                                              CHANGE IN DIFFERENTIAL                                                      -1.00

                                                           LINEARITY (LSB)                                                      0

                                   0.0

                                   -0.5   80  160              240  320     400                                                                 512 1024 1536 2048 2560 3072 3584 4096
                                       0

                                       SAMPLE RATE (kHz)                                                                                    FIGURE 17. INTEGRAL LINEARITY ERROR vs CODE

FIGURE 16. CHANGE IN INTEGRAL LINEARITY and DIFFERENTIAL
                LINEARITY vs SAMPLE RATE

                                              9                                                                                                                                          FN7877.2

                                                                                                                                                                       April 19, 2012
                                                                       ISL267817

Typical Performance Characteristics TA = +25C, VCC = 5V, VREF = 2.5V, fSAMPLE = 200kHz,

fCLK = 16 * fSAMPLE, unless otherwise specified. (Continued)

                       1.00    512 1024 1536 2048 2560 3072 3584 4096  DELTA FROM 2.5V REFERENCE (LSB)   0.20                           1.25   CHANGE IN INTEGRAL
                       0.75                                                                              0.15                                       LINEARITY (LSB)
                       0.50                                                                              0.10
                       0.25                                                                              0.05                                     CHANGE IN DIFFERENTIAL
                       0.00                                                                              0.00                                            LINEARITY (LSB)
                      -0.25                                                                             -0.05
                      -0.50                                                                             -0.10                                 1.50 1.75 2.00 2.25 2.50
                      -0.75                                                                             -0.15
                      -1.00                                                                             -0.20

                            0                                                                                1.00

FIGURE 18. DIFFERENTIAL LINEARITY ERROR vs CODE                                                           REFERENCE VOLTAGE (V)

                                                                       FIGURE 19. CHANGE IN INTEGRAL LINEARITY AND DIFFERENTIAL
                                                                                       LINEARITY vs REFERENCE VOLTAGE

                      10                                                                                                        600

LEAKAGE CURRENT (nA)                                                              SUPPLY CURRENT (A)                           550

                      1                                                                                                         500

                                                                                                                                450

                      0.1                                                                                                       400

                                                                                                                                350

                      0.01               25  50  75  100                                                                        300               25  50         75   100
                          -50 -25 0                                                                                                -50 -25 0

                               TEMPERATURE (C)                                                                                    TEMPERATURE (C)

FIGURE 20. INPUT LEAKAGE CURRENT vs TEMPERATURE                                                         FIGURE 21. SUPPLY CURRENT vs TEMPERATURE

                      3.0                                                                                                       20

SUPPLY CURRENT (A)   2.5                                                                               REFERENCE CURRENT (A)

                                                                                                                                15

                      2.0

                      1.5                                                                                                       10

                      1.0

                                                                                                                                5

                      0.5

                      0.0            25      50  75  100                                                                        0
                        -50 -25 0
                                                                                                                                     0        80                 160

                                    TEMPERATURE (C)                                                                                          SAMPLE RATE (kHz)

FIGURE 22. POWER DOWN SUPPLY CURRENT vs TEMPERATURE                    FIGURE 23. REFERENCE CURRENT vs SAMPLE RATE
                                                                                       (CODE = FF8h)

                                     10                                                                                                                               FN7877.2

                                                                                                                                                                      April 19, 2012
                                                             ISL267817

Typical Performance Characteristics TA = +25C, VCC = 5V, VREF = 2.5V, fSAMPLE = 200kHz,

fCLK = 16 * fSAMPLE, unless otherwise specified. (Continued)

                                                                            30

                                 REFERENCE CURRENT (A)  25

                                                         20

                                                         15

                                                         10

                                                         5

                                                         0            25  50        75         100
                                                          -50 -25 0

                                                                    TEMPERATURE (C)

                           FIGURE 24. REFERENCE CURRENT vs TEMPERATURE (CODE = FF8h)

Functional Description                                                A stable, low-noise reference voltage must be applied to the VREF
                                                                      pin to set the full-scale input range and common-mode voltage. See
The ISL267817 is based on a successive approximation register         "Voltage Reference Input" on page 12 for more details.
(SAR) architecture utilizing capacitive charge redistribution
digital to analog converters (DACs). Figure 25 shows a simplified     ADC Transfer Function
representation of the converter. During the acquisition phase
(ACQ), the differential input is stored on the sampling capacitors    The output coding for the ISL267817 is twos complement. The
(CS). The comparator is in a balanced state since the switch          first code transition occurs at successive LSB values (i.e., 1 LSB,
across its inputs is closed. The signal is fully acquired after tACQ  2 LSB, and so on). The LSB size is 2*VREF/4096. The ideal
has elapsed, and the switches then transition to the conversion       transfer characteristic of the ISL267817 is shown in Figure 26.
phase (CONV) so the stored voltage may be converted to digital
format. The comparator will become unbalanced when the                              011...111           1LSB = 2VREF/4096
differential switch opens and the input switches transition                         011...110
(assuming that the stored voltage is not exactly at mid-scale).
The comparator output reflects whether the stored voltage is              ADC CODE  000...001
above or below mid-scale, which sets the value of the MSB. The                      000...000
SAR logic then forces the capacitive DACs to adjust up or down by                   111...111
one quarter of full-scale by switching in binarily weighted
capacitors. Again, the comparator output reflects whether the                       100...010
stored voltage is above or below the new value, setting the value                   100...001
of the next lowest bit. This process repeats until all 12 bits have                 100...000
been resolved.
                                                                                                 VREF
                           DAC                                                                  + LSB           0V     +VREF    +VREF
                                                                                                                      1LSB    1LSB

                                                                                                        ANALOG INPUT

                                                                                                        +IN (IN)

                 CONV                                                               FIGURE 26. IDEAL TRANSFER CHARACTERISTICS

+IN                    ACQ CONV                               SAR     Analog Input
            ACQ                                              LOGIC
            ACQ                                                       The ISL267817 features a fully differential input with a nominal
                                                                      full-scale range equal to twice the applied VREF voltage. Each
IN                                                                   input swings VREF VP-P, 180 out-of-phase from one another for
                                                                      a total differential input of 2*VREF (refer to Figure 27).
                 CONV

VREF                       DAC

         FIGURE 25. SAR ADC ARCHITECTURAL BLOCK DIAGRAM                                                 VREF PP             +IN
                                                                                                                                    ISL267817
An external clock must be applied to the DCLOCK pin to generate
a conversion result. The allowable frequency range for DCLOCK is          VCM                           VREF PP             IN
10kHz to 3.2MHz (625SPS to 200kSPS). Serial output data is
transmitted on the falling edge of DCLOCK. The receiving device
(FPGA, DSP or Microcontroller) may latch the data on the rising
edge of DCLOCK to maximize set-up and hold times.

                                                                                    FIGURE 27. DIFFERENTIAL INPUT SIGNALING

                       11                                                                                                                FN7877.2

                                                                                                                                 April 19, 2012
                                                                             ISL267817

Differential signaling offers several benefits over a single-ended                                VCM
input, such as:
                                                                                             5.0
Doubling of the full-scale input range (and therefore the
   dynamic range)                                                                            4.0       4.0

Improved even order harmonic distortion                                                    3.0                              2.8

Better noise immunity due to common mode rejection                                         2.0                                                2.2
                                                                                                       SINGLE-ENDED
Figure 28 shows the relationship between the reference voltage
and the full-scale input range for two different values of VREF.                             1.0
Note that there is a trade-off between VREF and the allowable
common mode input voltage (VCM). The full-scale input range is                                                 0.0
proportional to VREF; therefore the VCM range must be limited                                                                -0.3
for larger values of VREF in order to keep the absolute maximum
and minimum voltages on the +IN and IN pins within                                                           -1.0
specification. Figures 29 and 30 illustrate this relationship for                                                                   0.5 1.0 1.5 2.0 2.5
single-ended and differential inputs, respectively.
                                                                                             FIGURE 29. RELATIONSHIP BETWEEN VREF AND VCM FOR
                                                                                                             SINGLE-ENDED INPUTS (+VCC = 5V)

                                                                                                  VCM

     V

                                                                                             5.0

5.0

                                                                                             4.0

4.0                      IN
                         VCM
                    +IN                                                                      3.0
                                                                                                                                                               2.75

3.0     2.0Vpp

                                                                                             2.0       D IF F E R E N T IA L

2.0                                                                                          1.0                              0.95

1.0                                                                                                            0.0
                                                                          t                                                   -0.3

                                   VREF = 2V                                                                  -1.0
                                                                                                                                    0.5 1.0 1.5 2.0 2.5
     V
                                                                                             FIGURE 30. RELATIONSHIP BETWEEN VREF AND VCM FOR
                                                                                                             DIFFERENTIAL INPUTS (+VCC = 5V)

5.0                      IN                                                                 Voltage Reference Input
                         VCM
4.0     2.5Vpp      +IN                                                                      An external low-noise reference voltage must be applied to the VREF
                                                                                             pin to set the full-scale input range of the converter. The reference
3.0                                                                                          input accepts voltages ranging from 0.1V to 2.5V; however the
                                                                                             device is specified with a reference voltage of 2.5V.
2.0
                                                                                             Figures 31 and 32 illustrate possible voltage reference options
               1.0                                                                           for the ISL267817. Figure 31 uses the precision ISL21090
                                                                                          t  voltage reference which exhibits exceptionally low drift and low
                                                                                             noise. The VREF input pin of the ISL267817 devices uses very low
                                                  VREF = 2.5V                                current, so the decoupling capacitor can be small (0.1F).

FIGURE 28. RELATIONSHIP BETWEEN VREF AND FULL-SCALE RANGE                                    Figure 32 illustrates the ISL21010 voltage reference being used
                                                                                             with these ADCs. The ISL21010 series voltage references have
                                                                                             higher noise and drift than the ISL26090 devices, but they
                                                                                             consume very low operating current and are excellent for
                                                                                             battery-powered applications.

                12                                                                                                                                                   FN7877.2

                                                                                                                                                                     April 19, 2012
                                                   ISL267817

            +5V            + BULK
               0.1F
                                                                                                         0.1F

                                1 DNC DNC 8                                              +VCC
                                                                          ISL267817
                                2 VIN       DNC 7
                                                                                          VREF
                                                                  2.5V
                                3 COMP VOUT 6                                                    0.1F

                                4 GND TRIM 5

                                   ISL21090

                                FIGURE 31. PRECISION VOLTAGE REFERENCE

                      +5V

                                                             +                                    0.1F
                                                                    BULK
                         VIN 1            GND                                       +VCC
                      VOUT 2              3          0.1F                ISL267817

                                                   1.25, 2.048 OR 2.5V              VREF

                                ISL21010                                                   0.1F

                                   FIGURE 32. LOWER COST VOLTAGE REFERENCE

POWER-DOWN/STANDBY MODES                                                STATIC MODE

The mode of operation of the ISL267817 is selected by                   The ISL267817 enters the power-saving static mode
controlling the logic state of the CS/SHDN signal during a              automatically any time CS/SHDN is deasserted. It is not required
conversion. There are two possible modes of operation: dynamic          that the user force a device into this mode following a conversion
mode or static mode. When CS/SHDN is high (deasserted), the             in order to optimize power consumption.
ADC will be in static mode. Conversely, when CS/SHDN is low
(asserted), the device will be in dynamic mode. There are no            SHORT CYCLING
minimum or maximum number of DCLOCK cycles required to
enter static mode, which simplifies power management and                In cases where a lower resolution conversion is acceptable,
allows the user to easily optimize power dissipation versus             CS/SHDN can be pulled high before 12 DCLOCK falling edges
throughput for different application requirements.                      have elapsed. This is referred to as short cycling, and it can be
                                                                        used to further optimize power dissipation. In this mode, a lower
DYNAMIC MODE                                                            resolution result will be acquired, but the ADC will enter static
                                                                        mode sooner and exhibit a lower average power dissipation than
This mode is entered when a conversion result is desired by             if the complete conversion cycle were carried out. The acquisition
asserting CS/SHDN. Figure 33 shows the general diagram of               time (tACQ) requirement must be met for the next conversion to
operation in this mode. The conversion is initiated on the falling      be valid.
edge of CS/SHDN, as described in the "Serial Digital Interface"
section on page 14. As soon as CS/SHDN is brought high, the             POWER-ON RESET
conversion will be terminated and DOUT will go back into
three-state. Sixteen serial clock cycles are required to complete       The ISL267817 performs a power-on reset when the supplies are
the conversion and access the complete conversion result.               first activated, which requires approximately 2.5ms to execute.
CS/SHDN may idle high until the next conversion or idle low until       After this is complete, a single dummy cycle must be executed in
sometime prior to the next conversion. Once a data transfer is          order to initialize the switched capacitor track and hold. A
complete, i.e., when DOUT has returned to three-state, another          dummy cycle will take 5s with an 3.2MHz DCLOCK. Once the
conversion can be initiated by again bringing CS/SHDN low.              dummy cycle is complete, the ADC mode will be determined by
                                                                        the state of CS/SHDN. At this point, switching between dynamic
CS/SHDN                                                                 and static modes is controlled by CS/SHDN with no delay
                                                                        required between states.
DCLOCK   1                 10                  16
                                                                        POWER vs THROUGHPUT RATE
DOUT        NULL BIT AND CONVERSION RESULT
                                                                        The ISL267817 provides reduced power consumption at lower
         FIGURE 33. NORMAL MODE OPERATION                               conversion rates by automatically switching into a low-power
                                                                        mode after completing a conversion. Maximum power savings
                                                                        are achieved by running SCLK at the maximum rate, as shown in
                                                                        Figure 34. If SCLK is operated at a fixed 16x multiple of the

                      13                                                                                        FN7877.2

                                                                                                                April 19, 2012
                                                                       ISL267817

sample rate then the average power consumption of the ADC is                Serial Digital Interface
roughly constant, decreasing somewhat at lower throughput
rates (Figure 35).                                                          Conversion data is accessed with an SPI-compatible serial
                                                                            interface. The interface consists of the data clock (DCLOCK),
The shutdown current is impacted by the state of the CS/SHDN                serial data output (DOUT), and chip select/shutdown (CS/SHDN).
pin, as shown in Figure 36.
                                                                            A falling edge on the CS/SHDN signal initiates a conversion by
SUPPLY CURRENT (A)  1000     TA= +25C                                     placing the part into the acquisition (ACQ) phase. After tACQ has
                      100     VCC = 5V                                      elapsed, the part enters the conversion (CONV) phase and begins
                              VREF = 2.5V                                   outputting the conversion result starting with a null bit followed
                              fCLK = 3.2MHz                                 by the most significant bit (MSB) and ending with the least
                                                                            significant bit (LSB). The CS/SHDN pin can be pulled high at this
                     10                                                     point to put the device into Standby mode and reduce the power
                                                                            consumption. If CS/SHDN is held low after the LSB bit has been
                                                                            output, the conversion result will be repeated in reverse order
                                                                            until the MSB is transmitted, after which the serial output enters
                                                                            a high impedance state. The ISL267817 will remain in this state,
                                                                            dissipating typical dynamic power levels, until CS/SHDN
                                                                            transitions high then low to initiate the next conversion.

                     1                                                      Data Format

                           1                 10       100              1k   Output data is encoded in two's complement format, as shown in
                                                                            Table 1. The voltage levels in the table are idealized and don't
                                             SAMPLE RATE (kHz)              account for any gain/offset errors or noise.

FIGURE 34. POWER CONSUMPTION vs SAMPLE RATE, fCLK = 3.2MHz

                                                                                  TABLE 1. TWO'S COMPLEMENT DATA FORMATTING

                     1000

                                                                            INPUT               VOLTAGE                                                                                 DIGITAL OUTPUT

SUPPLY CURRENT (A)                                                         Full Scale                VREF                                                                            1000 0000 0000

                     100                                                    Full Scale + 1LSB  VREF+ LSB                                                                            1000 0000 0001

                                                                            Midscale                   0                                                                                0000 0000 0000

                                                                            +Full Scale 1LSB  +VREF 1 LSB                                                                           0111 1111 1110

                     10                                                     +Full Scale         +VREF LSB                                                                           0111 1111 1111

                              TA= +25C
                              VCC = 5V

                              VREF = 2.5V                                   TERMINOLOGY

                         fCLK= 16 fSAMPLE                                 Signal-to-(Noise + Distortion) Ratio (SINAD)
                     1
                                                                            This is the measured ratio of signal-to-(noise + distortion) at the
                           1                 10       100              1k   output of the ADC. The signal is the RMS amplitude of the
                                                                            fundamental. Noise is the sum of all non-fundamental signals up
                                             SAMPLE RATE (kHz)              to half the sampling frequency (fs/2), excluding DC. The ratio
                                                                            is dependent on the number of quantization levels in the
FIGURE 35. SHUTDOWN CURRENT vs SAMPLE RATE,                                 digitization process; the more levels, the smaller the quantization
                fCLK = 16 fSAMPLE                                         noise. The theoretical signal-to-(noise + distortion) ratio for an
                                                                            ideal N-bit converter with a sine wave input is given by
                     60                                                     Equation 1:

                     50

SUPPLY CURRENT (A)  40

                     30                                         CSB = HIGH  Signal-to-(Noise + Distortion) = (6.02 N + 1.76)dB                                                          (EQ. 1)

                                                                (VCC)

                     20                    CSB = LOW                        Thus, for a 12-bit converter this is 74dB, and for a 10-bit this is
                                                                            62dB.
                                             (GND)

                     10

                                                                            Total Harmonic Distortion

                     0                                                      Total harmonic distortion (THD) is the ratio of the RMS sum of
                                                                            harmonics to the fundamental. For the ISL267817, it is defined
                     1                       10       100              1k   as Equation 2:

                                             SAMPLE RATE (kHz)

                     FIGURE 36. SHUTDOWN CURRENT vs SAMPLE RATE

                                                                            THD(dB) = 20log V-----2--2----+-----V----3---2----+-----V----4--2-----+-----V----5--2----+-----V-----6--2-  (EQ. 2)
                                                                                                                        V12

                                                 14                                                                                                                                     FN7877.2

                                                                                                                                                                                        April 19, 2012
                                 ISL267817

where V1 is the RMS amplitude of the fundamental and V2, V3,         Power Supply Rejection Ratio (PSRR)
V4, V5, and V6 are the RMS amplitudes of the second to the sixth
harmonics.                                                           The power supply rejection ratio is defined as the ratio of the
                                                                     power in the ADC output at full-scale frequency, f, to ADC +VCC
Peak Harmonic or Spurious Noise (SFDR)                               supply of frequency fS. The frequency of this input varies from
                                                                     1kHz to 1MHz.
Peak harmonic or spurious noise is defined as the ratio of the
RMS value of the next largest component in the ADC output            PSRR(dB) = 10log (Pf / Pfs)  (EQ. 4)
spectrum (up to fS/2 and excluding DC) to the RMS value of
the fundamental. Also referred to as Spurious Free Dynamic           Pf is the power at frequency f in the ADC output; Pfs is the power
Range (SFDR). Normally, the value of this specification is           at frequency fs in the ADC output.
determined by the largest harmonic in the spectrum, but for
ADCs where the harmonics are buried in the noise floor, it will be   Application Hints
a noise peak.
                                                                     Grounding and Layout
Full Power Bandwidth
                                                                     The printed circuit board that houses the ISL267817 should be
The full power bandwidth of an ADC is that input frequency at        designed so that the analog and digital sections are separated
which the amplitude of the reconstructed fundamental is              and confined to certain areas of the board. This facilitates the
reduced by 3dB for a full-scale input.                               use of ground planes that can be easily separated. A minimum
                                                                     etch technique is generally best for ground planes since it gives
Common-Mode Rejection Ratio (CMRR)                                   the best shielding. Digital and analog ground planes should be
                                                                     joined in only one place, and the connection should be a star
The common-mode rejection ratio is defined as the ratio of the       ground point established as close to the GND pin on the
power in the ADC output at full-scale frequency, f, to the power of  ISL267817 as possible. Avoid running digital lines under the
a 250mVP-P sine wave applied to the common-mode voltage of           device, as this will couple noise onto the die. The analog ground
+IN and IN of frequency fs:                                         plane should be allowed to run under the ISL267817 to avoid
                                                                     noise coupling.
CMRR(dB) = 10log(Pfl / Pfs)      (EQ. 3)
                                                                     The power supply lines to the device should use as large a trace
Pf is the power at the frequency f in the ADC output; Pfs is the     as possible to provide low impedance paths and reduce the
power at frequency fs in the ADC output.                             effects of glitches on the power supply line.

Integral Nonlinearity (INL)                                          Fast switching signals, such as clocks, should be shielded with
                                                                     digital ground to avoid radiating noise to other sections of the
This is the maximum deviation from a straight line passing           board, and clock signals should never run near the analog inputs.
through the endpoints of the ADC transfer function.                  Avoid crossover of digital and analog signals. Traces on opposite
                                                                     sides of the board should run at right angles to each other. This
Differential Nonlinearity (DNL)                                      reduces the effects of feedthrough through the board. A
                                                                     microstrip technique is by far the best but is not always possible
This is the difference between the measured and the ideal 1 LSB      with a double-sided board.
change between any two adjacent codes in the ADC.
                                                                     In this technique, the component side of the board is dedicated
Zero-Code Error                                                      to ground planes, while signals are placed on the solder side.

This is the deviation of the midscale code transition (111...111 to  Good decoupling is also important. All analog supplies should be
000...000) from the ideal +IN (IN) (i.e., 0 LSB).                 decoupled with 10F tantalum capacitors in parallel with 0.1F
                                                                     capacitors to GND. To achieve the best from these decoupling
Gain Error                                                           components, they must be placed as close as possible to the
                                                                     device.
This is the deviation of the first code transition (100...000 to
100...001) from the ideal +IN (IN) (i.e., VREF + LSB) or the
last code transition (011...110 to 011...111) from the ideal +IN
(IN) (i.e., +VREF 1 LSB), after the zero code error has been
adjusted out.

Track and Hold Acquisition Time

The track and hold acquisition time is the minimum time
required for the track and hold amplifier to remain in track mode
for its output to reach and settle to within 0.5 LSB of the applied
input signal.

                             15                                                                   FN7877.2

                                                                                                  April 19, 2012
                                           ISL267817

Revision History

The revision history provided is for informational purposes only and is believed to be accurate, but not warranted. Please go to web to make sure you
have the latest revision.

DATE               REVISION                           CHANGE

March 19, 2012     FN7877.2  Renamed in Figure 1 pin names to match package pinout names
                             Electrical Spec Table Reference Input on page 5 changed "REF" to "VREF"
                             Modified text in Figures 31 and 32 by renaming Figure titles from "Precision Voltage Reference for +5V Supply"
                             to "Precision Voltage Reference" and "Voltage Reference for +2.7V to +3.6V or for +5V" to "Lower Cost Voltage
                             Reference", Changed pin names VDD to +VCC, Removed +2.7V to +3.5V and leaving +5V in Figure 32
                             Removed "+" from VREF capacitor in "Typical Connection Diagram" on page 2.
                             Replaced last sentence of 1st paragraph, 2nd paragraph and graphic in "Voltage Reference Input" on page 12.
                             Removed "Applications Information" section
                             M8.15 - Updated to latest revision - Changed Note 1 "1982" to "1994"

December 14, 2011  FN7877.1  Pg 1, Added mention of MSOP package to last paragraph of description and last Features bullet.
                             Pg 2, Removed "Coming Soon" for ISL267817IUZ package in Ordering Information table.

                                Changed "(8 LD SOIC)" to "(8 LD SOIC, MSOP)" in the Pin Configuration
                             Pg 18, Inserted latest M8.118 POD at the end of the document

October 28, 2011 FN7877.0 Initial Release

Products

Intersil Corporation is a leader in the design and manufacture of high-performance analog semiconductors. The Company's products
address some of the industry's fastest growing markets, such as, flat panel displays, cell phones, handheld products, and notebooks.
Intersil's product families address power management and analog signal processing functions. Go to www.intersil.com/products for a
complete list of Intersil product families.

For a complete listing of Applications, Related Documentation and Related Parts, please see the respective device information page on
intersil.com: ISL267817

To report errors or suggestions for this datasheet, please go to: www.intersil.com/askourstaff

FITs are available from our website at: http://rel.intersil.com/reports/search.php

                                                           For additional products, see www.intersil.com/product_tree

                                 Intersil products are manufactured, assembled and tested utilizing ISO9000 quality systems as noted
                                                      in the quality certifications found at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time
without notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be
accurate and reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third
parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.

                                            For information regarding Intersil Corporation and its products, see www.intersil.com

                   16                                                                                                        FN7877.2

                                                                                                                             April 19, 2012
                                         ISL267817

Package Outline Drawing

M8.15

8 LEAD NARROW BODY SMALL OUTLINE PLASTIC PACKAGE
Rev 4, 1/12

                                                                  DETAIL "A"

                                                                              1.27 (0.050)
                                                                              0.40 (0.016)

   INDEX                                    6.20 (0.244)                                              0.50 (0.20)
   AREA                                     5.80 (0.228)                                              0.25 (0.01) x 45

                            4.00 (0.157)                          8
                            3.80 (0.150)                          0

1  2      3                                                                                                      0.25 (0.010)
                                                                                                                 0.19 (0.008)
      TOP VIEW                                                                             SIDE VIEW "B"

                                                                                            2.20 (0.087)

                                  SEATING PLANE                   1                                                            8
                            1.75 (0.069)
      5.00 (0.197)          1.35 (0.053)                          2                         7                                     0.60 (0.023)
      4.80 (0.189)
                               -C-                                                                                                1.27 (0.050)
              1.27 (0.050)
        0.51(0.020)                                  0.25(0.010)  3                         6
        0.33(0.013)                                  0.10(0.004)
      SIDE VIEW "A                                                4                         5

             17                                                                        5.20(0.205)
                                                                  TYPICAL RECOMMENDED LAND PATTERN

                                                          NOTES:
                                                            1. Dimensioning and tolerancing per ANSI Y14.5M-1994.
                                                            2. Package length does not include mold flash, protrusions or gate burrs.
                                                                Mold flash, protrusion and gate burrs shall not exceed 0.15mm (0.006
                                                                inch) per side.
                                                            3. Package width does not include interlead flash or protrusions. Interlead
                                                                flash and protrusions shall not exceed 0.25mm (0.010 inch) per side.
                                                            4. The chamfer on the body is optional. If it is not present, a visual index
                                                                feature must be located within the crosshatched area.
                                                            5. Terminal numbers are shown for reference only.
                                                            6. The lead width as measured 0.36mm (0.014 inch) or greater above the
                                                                seating plane, shall not exceed a maximum value of 0.61mm (0.024 inch).
                                                            7. Controlling dimension: MILLIMETER. Converted inch dimensions are not
                                                                necessarily exact.
                                                            8. This outline conforms to JEDEC publication MS-012-AA ISSUE C.

                                                                                                                                       FN7877.2
                                                                                                                                  April 19, 2012
                                                                                               ISL267817

Package Outline Drawing                                                                                                       DETAIL "X"

M8.118

8 LEAD MINI SMALL OUTLINE PLASTIC PACKAGE
Rev 4, 7/11

                                                                5
                                               3.00.05

                                           A
                                                                                            D

                                        8

                                                                                                       1.10 MAX

                                                                                                                 SIDE VIEW 2  0.09 - 0.20

                                                       4.90.15
                                         3.00.05

                                                 5

        PIN# 1 ID                                                                                                0.95 REF

                            12

                                    B
                                           0.65 BSC

                            TOP VIEW                                                                                          GAUGE
                                                                                                                              PLANE

                                                                                                                                                            0.25

                                                                                                                 0.55 0.15  33
                                                                                                                 DETAIL "X"
        H                                            0.85010

                                                                                               C

                                                     SEATING PLANE

               0.25 - 0.36                           0.10 0.05                               0.10 C
        0.08 M C A-B D

                            SIDE VIEW 1

                                (5.80)                                                                 NOTES:
                                                                                                           1. Dimensions are in millimeters.
                                (4.40)
                                (3.00)                                                                     2. Dimensioning and tolerancing conform to JEDEC MO-187-AA
                                                                                                                and AMSEY14.5m-1994.
(0.65)
                                                                                                           3. Plastic or metal protrusions of 0.15mm max per side are not
                                                     (0.40)                                                     included.

                                         (1.40)                                                            4. Plastic interlead protrusions of 0.15mm max per side are not
                                                                                                                included.
        TYPICAL RECOMMENDED LAND PATTERN
                                                                                                           5. Dimensions are measured at Datum Plane "H".

                                                                                                           6. Dimensions in ( ) are for reference only.

                                18                                                                                                   FN7877.2

                                                                                                                                     April 19, 2012

ISL267817IBZ器件购买:

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved