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ISL267450AIUZ

器件型号:ISL267450AIUZ
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厂商名称:INTERSIL [Intersil Corporation]
厂商官网:http://www.intersil.com/cda/home/
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ISL267450AIUZ器件文档内容

10-Bit and 12-Bit, 1MSPS SAR ADCs

ISL267440, ISL267450A                                                Features

The ISL267440 and ISL267450A are 10-bit and 12-bit, 1MSPS             Drop-in Compatible with AD7440, AD7450A
sampling SAR-type ADCs featuring excellent linearity over supply      Differential Input
and temperature variations. These devices are drop-in                Simple SPI-compatible Serial Digital Interface
compatible with the AD7440 and AD7450A. The robust,                   Guaranteed No Missing Codes
fully-differential input offers high impedance to minimize errors    1MHz Sampling Rate
due to leakage currents, and the specified measurement                3V or 5V Operation
accuracy is maintained with input signals up to the supply rails.    Low Operating Current

The reference accepts inputs from 0.1V to 2.2V for 3V operation         - 1.25mA at 1MSPS with 3V Supplies
and 0.1V to 3.5V for 5V operation. This provides design flexibility     - 1.70mA at 1MSPS with 5V Supplies
in a wide variety of applications. The ISL267440, ISL267450A
also feature up to 8kV Human Body Model ESD survivability.            Power-down Current between Conversions: 1A
                                                                      Excellent Differential Non-Linearity
The serial digital interface is SPI compatible and is easily          Low THD: -83dB (typ)
interfaced to popular FPGAs and microcontrollers. Power               Pb-Free (RoHS Compliant)
dissipation is 8.5mW at a sampling rate of 1MSPS, and just 5W       Available in MSOP Package
between conversions utilizing Auto Power-Down mode (with a 5V
supply). The ISL267440, ISL267450A are excellent solutions for       Applications
remote industrial sensors and battery-powered instruments.
                                                                      Remote Data Acquisition
The ISL267440, ISL267450A are available in an 8 lead MSOP             Battery Operated Systems
package, and are specified for operation over the Industrial          Industrial Process Control
temperature range (40C to +85C).                                  Energy Measurement
                                                                      Data Acquisition Systems
                                                                      Pressure Sensors
                                                                      Flow Controllers

                                                                                1.0

                                                                                0.8

                                                                                0.6

               VREF       VDD                                                   0.4

                     DAC                                             DNL (LSB)  0.2

                                                                                0.0

VIN+                                             SCLK                           -0.2
VIN                                             SDATA
                                SAR      SERIAL  CS                             -0.4
                               LOGIC  INTERFACE

                                                                                -0.6

               VREF  DAC                                                        -0.8

                          GND                                                   -1.0    1024  2048  3072                              4096
                                                                                     0        CODE

                     FIGURE 1. BLOCK DIAGRAM                                          FIGURE 2. DIFFERENTIAL LINEARITY ERROR vs CODE

April 6, 2012             1                        CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

FN7708.1                                         1-888-INTERSIL or 1-888-468-3774 | Copyright Intersil Americas Inc. 2011, 2012. All Rights Reserved

                                                                  Intersil (and design) is a trademark owned by Intersil Corporation or one of its subsidiaries.
                                                                                     All other trademarks mentioned are the property of their respective owners.
                                                                            ISL267440, ISL267450A

Typical Connection Diagram

                                           VREF                                                                               +3V/5V
                                                                                                   + 0.1F + 10F SUPPLY

                                                                    REFP-P  VREF         VDD       P/C
                                                                    REFP-P  VIN+       SCLK
                                                                            VIN     SDATA
Pin Configuration                                                           GND
                                                                                           CS

                                                                                        SERIAL
                                                                                     INTERFACE

                                                                            ISL267440, ISL267450A
                                                                                   (8 LD MSOP)
                                                                                     TOP VIEW

                                                                            VREF 1   8 VDD
                                                                             VIN+ 2  7 SCLK
                                                                             VIN 3  6 SDATA
                                                                             GND 4   5 CS

Pin Descriptions

ISL267440, ISL267450A

PIN NAME PIN NUMBER                                                                  DESCRIPTION

VDD    8               Supply voltage, +2.7V to 5.25V.

SCLK   7               Serial clock input. Controls digital I/O timing and clocks the conversion.

SDATA  6               Digital conversion output.

CS     5               Chip select input. Generally controls the start of a conversion though not always the sampling signal.

GND    4               Ground

VIN   3               Negative analog input.

VIN+   2               Positive analog input.

VREF   1               Reference voltage.

                       2                                                                                                              FN7708.1

                                                                                                                                      April 6, 2012
                                          ISL267440, ISL267450A

Ordering Information

PART NUMBER                           PART   VDD RANGE    TEMP RANGE  PACKAGE       PKG.
    (Note 4)                        MARKING       (V)           (C)               DWG. #

ISL267440IUZ (Note 3)               67440    2.7 to 5.25  -40 to +85  8 Ld MSOP    M8.118

ISL267440IUZ-T (Notes 1, 3)         67440    2.7 to 5.25  -40 to +85  8 Ld MSOP    M8.118

ISL267440IUZ-T7A (Notes 1, 3)       67440    2.7 to 5.25  -40 to +85  8 Ld MSOP    M8.118

ISL267450AIUZ (Note 3)              7450A    2.7 to 5.25  -40 to +85  8 Ld MSOP    M8.118

ISL267450AIUZ -T (Notes 1, 3)       7450A    2.7 to 5.25  -40 to +85  8 Ld MSOP    M8.118

ISL267450AIUZ -T7A (Notes 1, 3)     7450A    2.7 to 5.25  -40 to +85  8 Ld MSOP    M8.118

Coming Soon                         7440     2.7 to 5.25  -40 to +85  8 Ld SOT-23  P8.064
ISL267440IHZ-T (Notes 1, 2)

Coming Soon                         7440     2.7 to 5.25  -40 to +85  8 Ld SOT-23  P8.064
ISL267440IHZ-T7A (Notes 1, 2)

Coming Soon                         450A     2.7 to 5.25  -40 to +85  8 Ld SOT-23  P8.064
ISL267450AIHZ-T (Notes 1, 2)

Coming Soon                         450A     2.7 to 5.25  -40 to +85  8 Ld SOT-23  P8.064
ISL267450AIHZ-T7A (Notes 1, 2)

NOTES:

1. Please refer to TB347 for details on reel specifications.

2. These Intersil Pb-free plastic packaged products employ special Pb-free material sets; molding compounds/die attach materials and NiPdAu plate
     -e4 termination finish, which is RoHS compliant and compatible with both SnPb and Pb-free soldering operations. Intersil Pb-free products are MSL
     classified at Pb-free peak reflow temperatures that meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020.

3. These Intersil Pb-free plastic packaged products employ special Pb-free material sets, molding compounds/die attach materials, and 100% matte
     tin plate plus anneal (e3 termination finish, which is RoHS compliant and compatible with both SnPb and Pb-free soldering operations). Intersil
     Pb-free products are MSL classified at Pb-free peak reflow temperatures that meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020.

4. For Moisture Sensitivity Level (MSL), please see device information page for ISL267440 or ISL267450A. For more information on MSL please see
     techbrief TB363.

                                 3                                                 FN7708.1

                                                                                   April 6, 2012
                                ISL267440, ISL267450A

Table of Contents

Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
Thermal Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
Timing Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Typical Performance Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
    ADC Transfer Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
    Analog Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
    Voltage Reference Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
    Converter Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
    Power-On Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
    Acquisition Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
    Short Cycling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
    Power vs Throughput Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Serial Digital Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
    Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Application Hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
    Grounding and Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Revision History. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Products . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Package Outline Drawings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

4  FN7708.1

   April 6, 2012
                                     ISL267440, ISL267450A

Absolute Maximum Ratings                                                                                 Thermal Information

Any Pin to GND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V to +6.0V  Thermal Resistance (Typical)             JA (C/W) JC (C/W)
Analog Input to GND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V to VDD+0.3V
Digital I/O to GND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V to VDD+0.3V      8 Ld MSOP Package (Notes 5, 6). . . . . . . . . 165        64
Digital Input Voltage to GND . . . . . . . . . . . . . . . . . . . . . . . -0.3V to VDD+0.3V
Maximum Current In to Any Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10mA           8 Ld SOT-23 Package (Notes 5, 6). . . . . . . . 135        99
ESD Rating
                                                                                                         Operating Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -40C to +85C
   Human Body Model (Tested per JESD22-A114F) . . . . . . . . . . . . . . . . 8kV
   Machine Model (Tested per JESD22-A115B) . . . . . . . . . . . . . . . . . 400V                        Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .-65C to +150C
   Charged Device Model (Tested per JESD22-C101E). . . . . . . . . . . . 1.5kV
Latch Up (Tested per JESD78C; Class 2, Level A) . . . . . . . . . . . . . . . 100mA                      Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .+150C

                                                                                                         Pb-Free Reflow Profile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . see link below

                                                                                                         http://www.intersil.com/pbfree/Pb-FreeReflow.asp

CAUTION: Do not operate at or near the maximum ratings listed for extended periods of time. Exposure to such conditions may adversely impact product
reliability and result in failures not covered by warranty.

NOTES:
5. JA is measured with the component mounted on a high effective thermal conductivity test board in free air. See Tech Brief TB379 for details.
6. For JC, the "case temp" location is taken at the package top center.

Electrical Specifications VDD = +3.0V to +3.6V, fSCLK = 18MHz, fS = 1MSPS, VREF = 2.0V; VDD = +4.75V to +5.25V, fSCLK = 18MHz,

fS = 1MSPS, VREF = 2.5V; VCM = VREF, unless otherwise noted. Typical values are at TA = +25C. Boldface limits apply over the operating temperature
range, -40C to +85C.

                                                                                                               ISL267440                          ISL267450A

                                                                                                         MIN                MAX MIN                            MAX

SYMBOL        PARAMETER                        TEST CONDITIONS                                           (Note 7) TYP (Note 7) (Note 7) TYP (Note 7) UNITS

DYNAMIC PERFORMANCE

SINAD   Signal-to (Noise + Distortion) Ratio fIN = 100kHz                                                61.0  61.6                         70.0  71.4                  dB
THD                                                VDD = +4.75V to +5.25V
SFDR
IMD                                 fIN = 100kHz                                                        60.7  61.5                         68.5  70.5                  dB
                                     VDD = +3.0V to +3.6V

        Total Harmonic               fIN = 100kHz                                                              -82                     -74        -84          -76 dB
        Distortion                   VDD = +4.75V to +5.25V

                                     fIN = 100kHz                                                              -80                     -72        -84          -74 dB
                                     VDD = +3.0V to +3.6V

        Spurious Free Dynamic Range  fIN = 100kHz                                                              -82                     -76        -87          -76 dB
                                     VDD = +4.75V to +5.25V

                                     fIN = 100kHz                                                              -82                     -74        -85          -74 dB
                                     VDD = +3.0V to +3.6V

        Intermodulation Distortion   2nd and 3rd order, fIN = 90kHz,                                           -92                                -95                   dB
                                     110kHz

tpd    Aperture Delay                                                                                         1                                  1                     ns
tpd     Aperture Jitter
3dB     Full Power Bandwidth                                                                                   15                                 15                    ps

                                     @ 3dB                                                                    15                                 15                    MHz

DC ACCURACY

N Resolution                                                                                             10                                 12                          Bits

INL Integral Nonlinearity                                                                                -0.5  0.1                    0.5  -1    0.4         1 LSB

DNL Differential Nonlinearity        Guaranteed no missed codes to                                       -0.5  0.1                    0.5 -0.95  0.3         0.95 LSB
                                     12 bits (ISL267450A) or 10 bits
                                     (ISL267440)

OFFSET Zero-Code Error               Zero Volt Differential Input                                        -2.5  0.2                    2.5  -6    0.2         6 LSB

           Positive Gain Error       REF input range                                                   -1    0.1                    1    -2    0.1         2 LSB
GAIN
                                                                                                         -1    0.1                    1    -2    0.1         2 LSB
           Negative Gain Error

ANALOG INPUT (Note 8)

|AIN| Full-Scale Input Span          2 x VREF                                                                  VIN+ - VIN                        VIN+ - VIN           V

                                5                                                                                                                              FN7708.1

                                                                                                                                                               April 6, 2012
                                               ISL267440, ISL267450A

Electrical Specifications VDD = +3.0V to +3.6V, fSCLK = 18MHz, fS = 1MSPS, VREF = 2.0V; VDD = +4.75V to +5.25V, fSCLK = 18MHz,

fS = 1MSPS, VREF = 2.5V; VCM = VREF, unless otherwise noted. Typical values are at TA = +25C. Boldface limits apply over the operating temperature
range, -40C to +85C. (Continued)

                                                                                       ISL267440                            ISL267450A

                                                                                 MIN                   MAX MIN                          MAX

SYMBOL           PARAMETER                           TEST CONDITIONS             (Note 7) TYP (Note 7) (Note 7) TYP (Note 7) UNITS

        Absolute Input Voltage Range

VIN+, VIN VIN+                            VCM = VREF                                  VCMVREF/2                           VCMVREF/2       V
               VIN                        Track/Hold mode
                                                                                       VCMVREF/2                           VCMVREF/2       V
   ILEAK Input DC Leakage Current
    CVIN Input Capacitance                                                       -1                    1               -1               1 A
REFERENCE INPUT
                                                                                       13/5                                 13/5             pF

VREF VREF Input Voltage Range              VDD = 3V (1% tolerance for specified        2.0                                  2.0              V

                                           performance)

                                           VDD = 5V (1% tolerance for specified        2.5                                  2.5              V

                                           performance)

   ILEAK DC Leakage Current                                                      -1                    1               -1               1 A
   CREF REF Input Capacitance
LOGIC INPUTS                               Track/Hold mode                             21/18.5                              21/18.5          pF

     VIH Input High Voltage                                                      2.4                                   2.4                   V
     VIL Input Low Voltage
   ILEAK Input Leakage Current                                                                         0.8                              0.8 V
    CIN Input Capacitance
LOGIC OUTPUTS                                                                    -1                    1               -1               1 A

                                                                                       10                                   10               pF

VOH     Output High Voltage                ISOURCE = 200A                       VDD - 0.3                     VDD - 0.3                           V
VOL     Output Low Voltage                 ISINK = 200A                                               0.4                              0.4 V
IOZ    Floating-State Output Current                                                -1                                                  1 A
COUT                                                                                               10  1               -1
                                                                                                                                                  pF
        Floating-State Output Capacitance                                                                                   10

        Output Coding                                                                                  Two's Complement

CONVERSION RATE

   tCONV Conversion Time                   fSCLK = 18MHz                                               888                              888 ns
    tACQ Acquisition Time                                                                              200                              200 ns
    fmax Throughput Rate                                                                               1000                             1000 kSPS
POWER REQUIREMENTS

VDD Positive Supply Voltage Range                                                2.7                   3.6 2.7                          3.6 V

                                                                                 4.75                  5.25 4.75                        5.25 V

IDD Positive Supply Input Current                                                                      1                                1 A
          Static

        Dynamic                            3V                                                          1250                             1250 A

                                           5V                                                          1700                             1700 A

        Power Dissipation

        Static Mode                        VDD = 3V                                                    3                                  3 W
                                                                                                                                          5 W
                                           VDD = 5V                                                    5                                3.75 mW
                                                                                                                                        8.50 mW
        Dynamic                            VDD = 3V, fsmpl = 1MSPS                                     3.75

                                           VDD = 5V, fsmpl = 1MSPS                                     8.50

NOTES:

7. Compliance to datasheet limits is assured by one or more methods: production test, characterization and/or design.

8. The absolute voltage applied to each analog input must be between GND and VDD to guarantee datasheet performance.

                                6                                                                                                       FN7708.1

                                                                                                                                        April 6, 2012
                                            ISL267440, ISL267450A

Timing Specifications Limits established by characterization and are not production tested. VDD = 3.0V to 3.6V, fSCLK = 18MHz,

fS = 1MSPS, VREF = 2.0V; VDD = 4.75V to 5.25V, fSCLK = 18MHz, fS = 1MSPS, VREF = 2.5V; VCM = VREF unless otherwise noted. Boldface limits apply over
the operating temperature range, -40C to +85C.

                                                                                                        MIN          MAX

SYMBOL                     PARAMETER                       TEST CONDITIONS                              (Note 7) TYP (Note 7) UNITS

fSCLK    Clock Frequency                                                                                   0.01     18                       MHz
tSCLK                                                                                                       55
  tACQ    Clock Period                                                                                                                        ns
tCONV                                                                                                       10
  tCSW    Acquisition Time (Note 9)                                                                          10                               ns
  tCSS
  tCDV    Conversion Time                                                                                    10      888                      ns
tCLKDV                                                                                                 0.4 x tSCLK
  tSDH    CS Pulse Width                                                                                                                      ns
   tSW                                                                                                       10
tDISABLE  CS Falling Edge to SCLK Falling Edge Setup Time                                                                                     ns
          CS Falling Edge to SDATA Valid
                                                                                                                     20                       ns

          SCLK Falling Edge to SDATA Valid                                                                           40                       ns

          SCLK Falling Edge to SDATA Hold                                                                                                     ns

          SCLK Pulse Width                                                                                           0.6 x tSCLK ns

          SCLK Falling Edge to SDATA Disable Time          Extrapolated back to true bus relinquish                  35                       ns
          (Note 10)

tQUIET Quiet Time Before Sample                                                                         60                                    ns

NOTE:
9. Read the "Acquisition Time" section on page 13 for a discussion of this parameter.

10. During characterization, tDISABLE is measured from the release point with a 10pF load (see Figure 4) and the equivalent timing using the
     AD7440/450A loading (25pF) is calculated.

                                                FIGURE 3. SERIAL INTERFACE TIMING DIAGRAM                                    FN7708.1
                                                                                                                          April 6, 2012
                                                                                                   VDD
                                                                                              RL
                                                                                          2.85k
                                                                                OUTPUT
                                                                                   PIN
                                                                                              CL
                                                                                             10pF

                                                       FIGURE 4. EQUIVALENT LOAD CIRCUIT

                            7
                                                  ISL267440, ISL267450A

Typical Performance Characteristics

             75                                                                        0

                                                  5.25V                                                                                                    8192-POINT FFT

                                                                                       -20                                                                 fSAMPLE = 1MSPS
                                                                                                                                                           fIN = 95.2kHz
             70                   4.75V                                                -40                                                                 SINAD = 72.0dB

                      2.7V  3.6V                                     AMPLITUDE (dBFS)                                                                      THD = -91dB

SINAD (dBc)                                                                                                                                                SFDR = 93dB

                                                                                       -60

             65

                                                                                       -80

                                                                                                                              -100
             60

                                                                                                                              -120

             55   10                 100                        1k                     -140
                                                                                              0
                                                                                                                                    100   200         300  400              500

                            INPUT FREQUENCY (kHz)                                                                                         FREQUENCY (kHz)

           FIGURE 5. ISL267450A SINAD vs ANALOG INPUT FREQUENCY FOR  FIGURE 6. ISL267450A DYNAMIC PERFORMANCE WITH VDD = 5V
                          VARIOUS SUPPLY VOLTAGES

             0                                                                         1.0

             -10                                                                       0.8

             -20                                                                       0.6

             -30                                                                       0.4

CMRR (dB)    -40                                                     DNL (LSB)         0.2

             -50                                                                       0.0

             -60                                                                       -0.2

             -70                                                                       -0.4

             -80                                                                       -0.6

             -90                                                                       -0.8

             -100                                                                      -1.0
                                                                                            0
                  10k       100k                  1k            10k                                                                 1024       2048        3072  4096
                                                                                                                                               CODE
                                  FREQUENCY (Hz)

                      FIGURE 7. CMRR vs FREQUENCY FOR VDD = 5V                         FIGURE 8. TYPICAL DNL FOR THE ISL267450A FOR VDD = 5V

               0                                                                       1.0
                     250mVP-P SINE WAVE ON VDD
                     NO DECOUPLING ON VDD                                              0.8

             -20                                                                       0.6

             -40                                                                       0.4

PSRR (dB)                                                            INL (LSB)         0.2

             -60                                                                       0.0

                                                                                       -0.2

             -80                                                                       -0.4

           -100                                                                        -0.6

                                                                                       -0.8

           -120        100 200 300 400 500 600 700 800 900 1000                        -1.0                                         1024        2048       3072  4096
                0                              FREQUENCY (kHz)                             0                                                   CODE

           FIGURE 9. PSRR vs SUPPLY RIPPLE FREQUENCY WITHOUT SUPPLY                    FIGURE 10. TYPICAL INL FOR THE ISL267450A FOR VDD = 5V
                          DECOUPLING

                                  8                                                                                                                                 FN7708.1
                                                                                                                                                                 April 6, 2012
                                                                 ISL267440, ISL267450A

Typical Performance Characteristics (Continued)

           3.0                                                                                                      2.5

           2.5                                                                                                      2.0

           2.0                                                                                                      1.5

                                                                                                                    1.0                                     Pos INL

DNL (LSB)  1.5

                                                                                             INL (LSB)              0.5

           1.0                                                                                                      0.0                  Neg INL
                                                        Pos DNL
                                                                                                                    -0.5
           0.5

           0.0                  Neg DNL

                                                                                                                    -1.0

           -0.5                                                                                                     -1.5

           -1.0                                                                                                     -2.0

                 0.0  0.5       1.0  1.5  2.0                            2.5       3.0  3.5                               0.0       0.5                1.0           1.5       2.0       2.5

                                     VREF (V)                                                                                                          VREF (V)

FIGURE 11. CHANGE IN DNL vs VREF FOR THE ISL267450A FOR                                      FIGURE 12. CHANGE IN INL vs VREF FOR THE ISL267450A FOR
                VDD = 5V                                                                                     VDD = 3V

           2.5                                                                                                      6

           2.0                                                                                                      5

           1.5                                                                               ZERO CODE ERROR (LSB)  4

DNL (LSB)                                                                                                           3

           1.0                            Pos DNL

           0.5                                                                                                      2

                                                                                                                                               3V VDD
                                                                                                                    1

           0.0                       Neg DNL                                                                        0

           -0.5                                                                                                     -1                   5V VDD

           -1.0                                                                                                     -2

                 0.0       0.5       1.0       1.5                            2.0       2.5                             0.0    0.5       1.0           1.5  2.0           2.5  3.0       3.5

                                     VREF (V)                                                                                                          VREF (V)

FIGURE 13. CHANGE IN DNL vs VREF FOR THE ISL267450A FOR                                      FIGURE 14. CHANGE IN OFFSET ERROR vs REFERENCE VOLTAGE
                VDD = 3V                                                                                     FOR VDD = 5V AND 3V FOR THE ISL267450A

           5                                                                                                        12.0

           4                                                                                                        11.5

           3                                                                                                        11.0                                             5V VDD
                                                                                                                    10.5
           2                                                                                                                             3V VDD

                                          Pos INL

INL (LSB)  1                                                                                 ENOB (BITS)            10.0

           0                                                                                                        9.5

           -1                                                                                                       9.0
                                                                Neg INL
                                                                                                                    8.5
           -2

           -3                                                                                                       8.0

           -4                                                                                                       7.5

           -5                                                                                                       7.0

               0.0    0.5       1.0  1.5  2.0                            2.5  3.0       3.5                               0.0  0.5       1.0           1.5  2.0           2.5       3.0  3.5

                                     VREF (V)                                                                                                          VREF (V)

FIGURE 15. CHANGE IN INL vs VREF FOR THE ISL267450A FOR                                      FIGURE 16. CHANGE IN ENOB vs REFERENCE VOLTAGE FOR
                VDD = 5V                                                                                     VDD = 5V AND 3V FOR THE ISL267450A

                                     9                                                                                                                                                   FN7708.1

                                                                                                                                                                                    April 6, 2012
                                                                            ISL267440, ISL267450A

Typical Performance Characteristics (Continued)

                  70k                                                                                         0.5

                  60k                                                                                         0.4
                                                               65,516
                                                              CODES                                           0.3

                  50k                                                                                         0.2

                  40k                                                                              DNL (LSB)  0.1

HITS                                                                                                          0

                  30k                                                                                         -0.1

                  20k                                                                                         -0.2

                                                                                                              -0.3

                  10k                     10                              10                                  -0.4
                                       CODES                           CODES
                     0
                           2044  2045  2046 2047 2048                         2049       2050                 -0.5     256  512   768  1024
                                                  CODE                                                             0

                                                                                                                            CODE

FIGURE 17. HISTOGRAM OF 10,000 CONVERSIONS OF A DC INPUT                                                      FIGURE 18. TYPICAL DNL FOR THE ISL267440 FOR VDD = 5V
                FOR THE ISL267450A WITH VDD = 5V

                  0                                                                                           0.5
                                                                              8192-POINT FFT

                                                                            fSAMPLE = 1MSPS                   0.4
                                                                            fIN = 95.2kHz
                  -20

                                                                            SINAD = 61.6dB                    0.3

AMPLITUDE (dBFS)  -40                                                       THD = -75dB                       0.2

                                                                            SFDR = 81dB

                  -60                                                                              INL (LSB)  0.1

                                                                                                              0

                  -80                                                                                         -0.1

                  -100                                                                                        -0.2

                                                                                                              -0.3

                  -120

                                                                                                              -0.4

                  -140           100   200                             300    400             500             -0.5     256  512   768  1024
                         0                                                                                          0

                                       FREQUENCY (kHz)                                                                      CODE

FIGURE 19. ISL267440 DYNAMIC PERFORMANCE WITH VDD = 5V                                                        FIGURE 20. TYPICAL INL FOR THE ISL267440 FOR VDD = 5V

                                       10                                                                                              FN7708.1

                                                                                                                                       April 6, 2012
                             ISL267440, ISL267450A

Functional Description                                                                    1LSB = 2 x REF/4096

The ISL267440, ISL267450A are based on a successive                            011...111
approximation register (SAR) architecture utilizing capacitive                 011...110
charge redistribution digital to analog converters (DACs).
Figure 21 shows a simplified representation of the converter.        ADC CODE  000...001
During the acquisition phase (ACQ) the differential input is stored            000...000
on the sampling capacitors (CS). The comparator is in a balanced               111...111
state since the switch across its inputs is closed. The signal is
fully acquired after tACQ has elapsed, and the switches then                   100...010                     0LSB +REF - 1LSB
transition to the conversion phase (CONV) so the stored voltage                100...001
may be converted to digital format. The comparator will become                 100...000             ANALOG INPUT
unbalanced when the differential switch opens and the input                                           (VIN+ VIN-)
switches transition (assuming that the stored voltage is not                            -REF + 1LSB
exactly at mid-scale). The comparator output reflects whether the
stored voltage is above or below mid-scale, which sets the value                   FIGURE 22. IDEAL TRANSFER CHARACTERISTICS
of the MSB. The SAR logic then forces the capacitive DACs to
adjust up or down by one quarter of full-scale by switching in       Analog Input
binarily weighted capacitors. Again, the comparator output
reflects whether the stored voltage is above or below the new        The ISL267440, ISL267450A feature a fully differential input
value, setting the value of the next lowest bit. This process        with a nominal full-scale range equal to twice the applied VREF
repeats until all 12 bits have been resolved.                        voltage. Each input swings VREF VP-P, 180 out of phase from
                                                                     one another for a total differential input of 2*VREF (refer to
                        DAC                                          Figure 23). Differential signaling offers several benefits over a
                                                                     single-ended input, such as:
           CONV CS
                                                                      Doubling of the full-scale input range (and therefore the
VIN+  ACQ   ACQ CONV          SAR                                       dynamic range)
VIN  ACQ                    LOGIC
                                                                      Improved even order harmonic distortion
           CONV CS
                                                                      Better noise immunity due to common mode rejection

      VREF              DAC

         FIGURE 21. SAR ADC ARCHITECTURAL BLOCK DIAGRAM                        VCM                   VREF PP   VIN+
                                                                                                     VREF PP           ISL267440,
An external clock must be applied to the SCLOCK pin to generate                                                       ISL267450A
a conversion result. The allowable frequency range for SCLOCK is
10kHz to 18MHz (556SPS to 1MSPS). Serial output data is                                                        VIN
transmitted on the falling edge of SCLOCK. The receiving device
(FPGA, DSP or Microcontroller) may latch the data on the rising                      FIGURE 23. DIFFERENTIAL INPUT SIGNALING
edge of SCLOCK to maximize set-up and hold times.
                                                                     Figure 24 shows the relationship between the reference voltage
A stable, low-noise reference voltage must be applied to the         and the full-scale input range for two different values of VREF.
VREF pin to set the full-scale input range and common-mode
voltage. See "Voltage Reference Input" on page 12 for more
details.

ADC Transfer Function

The output coding for the ISL267440, ISL267450A is twos
complement. The first code transition occurs at successive LSB
values (i.e., 1 LSB, 2 LSB, and so on). The LSB size of the
ISL267450A is 2*VREF/4096, while the LSB size of the
ISL267440 is 2*VREF/1024. The ideal transfer characteristic
of the ISL267440, ISL267450A is shown in Figure 22.

                    11                                                                                                         FN7708.1

                                                                                                                               April 6, 2012
                                               ISL267440, ISL267450A

     V                                                                                                         VCM

5.0                                                                                                       2.5

4.0                                            VIN                                                       2.5

                                         VIN+

3.0                         2.0VP-P            VCM                                                        2.0                      2.0V

2.0                                                                                                       1.5

1.0                                                                                                       1.0                      1.0V
                                                                     t
                                                                                                          0.5
                                 VREF = 2V

     V                                                                                                                                                       VREF

                                                                                                                    0.25 0.50 0.75 1.00 1.25 1.50 1.75 2.00

5.0                                                                                                       FIGURE 26. RELATIONSHIP BETWEEN VREF AND VCM FOR VDD = 3V
                                                        VIN

4.0                         2.5VP-P      VIN+                                                             Voltage Reference Input

                                                        VCM                                               An external low-noise reference voltage must be applied to the
3.0                                                                                                       VREF pin to set the full-scale input range of the converter. The
                                                                                                          reference input accepts voltages ranging from 0.1V to 2.2V for 3V
2.0                                                                                                       operation and 0.1V to 3.5V for 5V operation. The device is
                                                                                                          specified with a reference voltage of 2.5V for 5V operation and
                                  1.0                                                                     2.0V for 3V operation.
                                                                                                       t
                                                                                                          Figures 27 and 28 illustrate possible voltage reference options
                                                                   VREF = 2.5V                            for the ISL267440/ISL26750A. Figure 27 uses the precision
                                                                                                          ISL21090 voltage reference which exhibits exceptionally low drift
FIGURE 24. RELATIONSHIP BETWEEN VREF AND FULL-SCALE RANGE                                                and low noise. The ISL21090 must use a power supply greater
                                                                                                          than 4.7V. The VREF input pin of the ISL267XX devices uses very
Note that there is a trade-off between VREF and the allowable                                             low current, so the decoupling capacitor can be small (0.1F).
common mode input voltage (VCM). The full-scale input range is
proportional to VREF; therefore the VCM range must be limited                                             Figure 28 illustrates the ISL21010 voltage reference being used
for larger values of VREF in order to keep the absolute maximum                                           with these ADCs. The ISL21010 series voltage references have
and minimum voltages on the VIN+ and VIN pins within                                                     higher noise and drift than the ISL26090 devices, but they
specification. Figures 25 and 26 illustrate this relationship for 5V                                      consume very low operating current and are excellent for
and 3V operation, respectively. The dashed lines show the                                                 battery-powered applications.
theoretical VCM range based solely on keeping the VIN+ and
VIN pins within the supply rails. Additional restrictions are
imposed due to the required headroom of the input circuitry,
resulting in practical limits shown by the shaded area.

VCM

5.0                                                           3.25V
                     4.25V

4.0
3.0

2.0
                                                                            1.75V

1.0

                                                                                   VREF

     0.5 1.0 1.5 2.0 2.5 3.0 3.5

FIGURE 25. RELATIONSHIP BETWEEN VREF AND VCM FOR VDD = 5V

                                     12                                                                                                                      FN7708.1

                                                                                                                                                             April 6, 2012
                          ISL267440, ISL267450A

5V           + BULK
  0.1F
                                                                                                                0.1F

             1 DNC DNC 8                                                          ISL267440 VDD
                                                                                 ISL267450A
             2 VIN        DNC 7
                                                                                                  VREF
                                               2.5V
             3 COMP VOUT 6                                                                               0.1F

             4 GND TRIM 5

                          ISL21090

             FIGURE 27. PRECISION VOLTAGE REFERENCE FOR +5V SUPPLY

+2.7V TO +3.6V                                                       +                                          0.1F
OR +5V                                                                     BULK

                   VIN 1            GND  0.1F                                    ISL267440 VDD
                                    3                                            ISL267450A
                VOUT 2
                                                                                                 VREF

                                         1.25, 2.048 OR 2.5V

                          ISL21010                                               0.1F

         FIGURE 28. VOLTAGE REFERENCE FOR +2.7V TO +3.6V, OR FOR +5V SUPPLY

Converter Operation                                                  Power-On Reset

The ISL267440 and ISL267450A are designed to minimize                When power is first applied, the ISL267440/ISL267450A
power consumption by only powering up the SAR comparator             performs a power-on reset that requires approximately 2.5ms to
during conversion time. When the converter is in track mode (its     execute. After this is complete, a single dummy conversion must
sample capacitors are tracking the input signal) the SAR             be executed (by taking CS low) in order to initialize the switched
comparator is powered down. The state of the converter is            capacitor track and hold. The dummy conversion cycle will take
dictated by the logic state of CS. When CS is high, the SAR          1s with an 18MHz SCLK. Once the dummy cycle is complete,
comparator is powered down while the sampling capacitor array        the ADC mode will be determined by the state of CS. Regular
is tracking the input. When CS transitions low, the capacitor array  conversions can be started immediately after this dummy cycle
immediately captures the analog signal that is being tracked.        is completed and time has been allowed for proper acquisition.
After CS is taken low, the SCLK pin is toggled 16 times. For the
first 3 clocks, the comparator is powered up and auto-zeroed,        Acquisition Time
then the SAR decision process is begun. This process uses 12
SCLK cycles for the 12-bit ISL267450A. Each SAR decision is          To achieve the maximum sample rate (1MSps) in the
presented to the SDATA output on the next clock cycle after the      ISL267450A device, the maximum acquisition time is 200ns. For
SAR decision is performed. The SAR process (12 bits) is              slower conversion rates, or for conversions performed using a
completed on SCLK cycle 15. At this point in time, the SAR           slower SCLK value than 18MHz, the minimum acquisition time is
comparator is powered down and the capacitor array is placed         200ns. This same minimum applies to the ISL267440. This
back into Track mode. The last SAR comparator decision is            minimum acquisition time also applies to all the devices if short
output from SDATA on the 16th SCLK cycle. When the last data         cycling is utilized.
bit is output from SDATA, the output switches to a logic 0 until CS
is taken high, at which time, the SDATA output enters a High-Z       Short Cycling
state.
                                                                     In cases where a lower resolution conversion is acceptable, CS
Figures 29 and 30 on page 14 illustrate the system timing for the    can be pulled high before all SCLK falling edges have elapsed.
12, and 10 bit converters respectively.                              This is referred to as short cycling, and it can be used to further
                                                                     optimize power dissipation. In this mode, a lower resolution
                                                                     result will be output, but the ADC will enter static mode sooner
                                                                     and exhibit a lower average power consumption than if the
                                                                     complete conversion cycle were carried out. The minimum
                                                                     acquisition time (tACQ) requirement of 200ns must be met for
                                                                     the next conversion to be valid.

         13                                                                                                            FN7708.1

                                                                                                                       April 6, 2012
                                  ISL267440, ISL267450A

                                       FIGURE 29. ISL267450A SYSTEM TIMING

                                           FIGURE 30. ISL267440 SYSTEM TIMING

Power vs Throughput RatePOWER (mW)                                     Serial Digital Interface

The ISL267440 and ISL267450A provide reduced power                     Conversion data is accessed with an SPI-compatible serial
consumption at lower conversion rates by automatically                 interface. The interface consists of the serial clock (SCLK), serial
switching into a low-power mode after completing a conversion.         data output (SDATA), and chip select (CS).
The average power consumption of the ADC decreases at lower
throughput rates. Figure 31 shows the typical power                    The serial interface is designed around using 16 SCLK cycles to
consumption over a wide range of throughput rates.                     perform an autozero on the SAR comparator and additional SCLK
                                                                       cycles for SAR comparator decisions (12 SLCKs in the 12 bit
          100                                                          device, 10 SCLKs in the 10 bit device, and 8 SCLKs in the 8 bit
                                                                       device). If short cycling is not used, all converter throughput
           10                                                          cycles take 16 SCLKs. The SDATA output goes low after the last
                                                             VDD = 5V  conversion decision has been presented to the SDATA output, as
                                                                       shown in Figures 29 and 30.
             1

            0.1         VDD = 3V

            0.01    50  100 150 200 250 300 350
                 0

                        THROUGHPUT (Ksps)

            FIGURE 31. POWER CONSUMPTION vs THROUGHPUT RATE

                        14                                                        FN7708.1
                                                                               April 6, 2012
                                  ISL267440, ISL267450A

Data Format                                                                                                                 The ISL267440, ISL267450A is tested using the CCIF standard,
                                                                                                                            where two input frequencies near the top end of the input
Output data is encoded in two's complement format as shown in                                                               bandwidth are used. In this case, the second order terms are
Table 1. The voltage levels in the table are idealized and don't                                                            usually distanced in frequency from the original sine waves,
account for any gain/offset errors or noise.                                                                                while the third order terms are usually at a frequency close to the
                                                                                                                            input frequencies. As a result, the second and third order terms
TABLE 1. TWO'S COMPLEMENT DATA FORMATTING                                                                                   are specified separately. The calculation of the intermodulation
                                                                                                                            distortion is as per the THD specification, where it is the ratio of
INPUT               VOLTAGE                                                                                 DIGITAL OUTPUT  the rms sum of the individual distortion products to the rms
                                                                                                                            amplitude of the sum of the fundamentals expressed in dBs.
Full Scale                VREF                                                                            1000 0000 0000

Full Scale + 1LSB  VREF+ 1LSB                                                                             1000 0000 0001

Midscale                   0                                                                                0000 0000 0000  Aperture Delay

+Full Scale 1LSB  +VREF 1LSB                                                                             0111 1111 1110  This is the amount of time from the leading edge of the sampling
                                                                                                                            clock until the ADC actually takes the sample.
+Full Scale                +VREF                                                                            0111 1111 1111

Terminology                                                                                                                 Aperture Jitter

Signal-to-(Noise + Distortion) Ratio (SINAD)                                                                                This is the sample-to-sample variation in the effective point in
                                                                                                                            time at which the actual sample is taken.
This is the measured ratio of signal-to-(noise + distortion) at the
output of the ADC. The signal is the rms amplitude of the                                                                   Full Power Bandwidth
fundamental. Noise is the sum of all nonfundamental signals up
to half the sampling frequency (fs/2), excluding DC. The ratio                                                              The full power bandwidth of an ADC is that input frequency at
is dependent on the number of quantization levels in the                                                                    which the amplitude of the reconstructed fundamental is
digitization process; the more levels, the smaller the quantization                                                         reduced by 3dB for a full-scale input.
noise. The theoretical signal-to-(noise + distortion) ratio for an
ideal N-bit converter with a sine wave input is given by:                                                                   Common-Mode Rejection Ratio (CMRR)

Signal-to-(Noise + Distortion) = (6.02 N + 1.76)dB                                                          (EQ. 1)         The common-mode rejection ratio is defined as the ratio of the

                                                                                                                            power in the ADC output at full-scale frequency, f, to the power of

                                                                                                                            a 250mVP-P sine wave applied to the common-mode voltage of
                                                                                                                            VIN+ and VIN of frequency fs:

Thus, for a 12-bit converter this is 74dB, and for a 10-bit this is 62dB.                                                   CMRR(dB) = 10log(Pfl / Pfs)         (EQ. 3)

Total Harmonic Distortion                                                                                                   Pf is the power at the frequency f in the ADC output; Pfs is the
                                                                                                                            power at frequency fs in the ADC output.
Total harmonic distortion (THD) is the ratio of the rms sum of
harmonics to the fundamental. For the ISL267440, ISL267450A,                                                                Integral Nonlinearity (INL)
it is defined as:
                                                                                                                            This is the maximum deviation from a straight line passing
THD(dB) = 20log -V----2--2----+-----V----3---2----+-----V----4--2-----+-----V----5--2----+-----V-----6--2-  (EQ. 2)         through the endpoints of the ADC transfer function.
                                            V12
                                                                                                                            Differential Nonlinearity (DNL)
where V1 is the rms amplitude of the fundamental and V2, V3,
V4, V5, and V6 are the rms amplitudes of the second to the                                                                  This is the difference between the measured and the ideal 1 LSB
sixth harmonics.                                                                                                            change between any two adjacent codes in the ADC.

Peak Harmonic or Spurious Noise (SFDR)                                                                                      Zero-Code Error

Peak harmonic or spurious noise is defined as the ratio of the                                                              This is the deviation of the midscale code transition (111...111 to
rms value of the next largest component in the ADC output                                                                   000...000) from the ideal VIN+ VIN (i.e., 0 LSB).
spectrum (up to fS/2 and excluding DC) to the rms value of
the fundamental (also referred to as Spurious Free Dynamic                                                                  Positive Gain Error
Range (SFDR)). Normally, the value of this specification is
determined by the largest harmonic in the spectrum, but for                                                                 This is the deviation of the last code transition (011...110 to
ADCs where the harmonics are buried in the noise floor, it will be                                                          011...111) from the ideal VIN+ VIN (i.e., +REF 1 LSB), after
a noise peak.                                                                                                               the zero code error has been adjusted out.

Intermodulation Distortion                                                                                                  Negative Gain Error

With inputs consisting of sine waves at two frequencies, fa and                                                             This is the deviation of the first code transition (100...000 to
fb, any active device with nonlinearities will create distortion                                                            100...001) from the ideal VIN+ VIN (i.e., REF + 1 LSB), after
products at sum and difference frequencies of mfa nfb where                                                               the zero code error has been adjusted out.
m and n = 0, 1, 2 or 3. Intermodulation distortion terms are those
for which neither m nor n are equal to zero. For example, the                                                               Track and Hold Acquisition Time
second order terms include (fa + fb) and (fa fb), while the third
order terms include (2fa + fb), (2fa fb), (fa + 2fb), and (fa 2fb).                                                      The track and hold acquisition time is the minimum time
                                                                                                                            required for the track and hold amplifier to remain in track mode
                                                                                                                            for its output to reach and settle to within 0.5 LSB of the applied
                                                                                                                            input signal.

                           15                                                                                                                                   FN7708.1

                                                                                                                                                                April 6, 2012
                                     ISL267440, ISL267450A

Power Supply Rejection Ratio (PSRR)                                  running digital lines under the device, as this will couple noise
                                                                     onto the die. The analog ground plane should be allowed to run
The power supply rejection ratio is defined as the ratio of the      under the ISL267440, ISL267450A to avoid noise coupling.

power in the ADC output at full-scale frequency, f, to ADC VDD       The power supply lines to the device should use as large a trace
                                                                     as possible to provide low impedance paths and reduce the
supply of frequency fS. The frequency of this input varies from      effects of glitches on the power supply line.
1kHz to 1MHz.
                                                                     Fast switching signals, such as clocks, should be shielded with
PSRR(dB) = 10log (Pf / Pfs)                 (EQ. 4)                  digital ground to avoid radiating noise to other sections of the
                                                                     board, and clock signals should never run near the analog inputs.
Pf is the power at frequency f in the ADC output; Pfs is the power   Avoid crossover of digital and analog signals. Traces on opposite
at frequency fs in the ADC output.                                   sides of the board should run at right angles to each other. This
                                                                     reduces the effects of feedthrough through the board. A
Application Hints                                                    microstrip technique is by far the best but is not always possible
                                                                     with a double-sided board.
Grounding and Layout
                                                                     In this technique, the component side of the board is dedicated
The printed circuit board that houses the ISL267440,                 to ground planes, while signals are placed on the solder side.
ISL267450A should be designed so that the analog and digital
sections are separated and confined to certain areas of the          Good decoupling is also important. All analog supplies should be
board. This facilitates the use of ground planes that can be easily  decoupled with F tantalum capacitors in parallel with 0.1F
separated. A minimum etch technique is generally best for            capacitors to GND. To achieve the best from these decoupling
ground planes since it gives the best shielding. Digital and analog  components, they must be placed as close as possible to the
ground planes should be joined in only one place, and the            device.
connection should be a star ground point established as close to
the GND pin on the ISL267440, ISL267450A as possible. Avoid

Revision History

The revision history provided is for informational purposes only and is believed to be accurate, but not warranted. Please go to web to make sure you
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DATE            REVISION                                             CHANGE

March 22, 2012  FN7708.1         Page 12 - Updated Voltage Reference Input section
                                 Page 13 - Removed Applications Information section
                                 Pages 13, 14 - Replaced/updated the following sections: Power-Down/Standby Modes, Dynamic Mode, Static
                                 Mode, Short Cycling, Power-on Reset, Power vs Throughput Rate, and Serial Digital Interface with:
                                 Converter Operation, Power-On Reset, Acquisition Time, Short Cycling, Power vs Throughput Rate, and Serial
                                 Digital Interface setions.
                                 Page 18 - Added package outline drawing P8.064

December 5, 2011 FN7708.0 Initial release.

Products

Intersil Corporation is a leader in the design and manufacture of high-performance analog semiconductors. The Company's products
address some of the industry's fastest growing markets, such as, flat panel displays, cell phones, handheld products, and notebooks.
Intersil's product families address power management and analog signal processing functions. Go to www.intersil.com/products for a
complete list of Intersil product families.

For a complete listing of Applications, Related Documentation and Related Parts, please see the respective device information page on
intersil.com: ISL267440, ISL267450A

To report errors or suggestions for this datasheet, please go to: www.intersil.com/askourstaff

FITs are available from our website at: http://rel.intersil.com/reports/search.php

                                                           For additional products, see www.intersil.com/product_tree

                                 Intersil products are manufactured, assembled and tested utilizing ISO9000 quality systems as noted
                                                      in the quality certifications found at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time
without notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be
accurate and reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third
parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.

                                            For information regarding Intersil Corporation and its products, see www.intersil.com

                             16                                              FN7708.1

                                                                             April 6, 2012
                                         ISL267440, ISL267450A

Package Outline Drawings                                                                                                      DETAIL "X"
                                                                                                                                 0.09 - 0.20
M8.118

8 LEAD MINI SMALL OUTLINE PLASTIC PACKAGE
Rev 4, 7/11

                                                                5
                                               3.00.05

                                           A
                                                                                            D

                                        8

                                                                                                       1.10 MAX

                                                                                                                 SIDE VIEW 2

                                                       4.90.15
                                         3.00.05

                                                 5

        PIN# 1 ID                                                                                                0.95 REF

                            12                                                                                                                    GAUGE
                                                                                                                                                  PLANE
                                    B
                                           0.65 BSC                                                                                                                             0.25

                            TOP VIEW

                                                                                                                 0.55 0.15  33
                                                                                                                 DETAIL "X"
        H                                            0.85010

                                                                                               C

                                                     SEATING PLANE

               0.25 - 0.36                           0.10 0.05                               0.10 C
        0.08 M C A-B D

                            SIDE VIEW 1

                                (5.80)                                                                 NOTES:
                                                                                                           1. Dimensions are in millimeters.
                                (4.40)
                                (3.00)                                                                     2. Dimensioning and tolerancing conform to JEDEC MO-187-AA
                                                                                                                and AMSEY14.5m-1994.
(0.65)
                                                                                                           3. Plastic or metal protrusions of 0.15mm max per side are not
                                                     (0.40)                                                     included.

                                         (1.40)                                                            4. Plastic interlead protrusions of 0.15mm max per side are not
                                                                                                                included.
        TYPICAL RECOMMENDED LAND PATTERN
                                                                                                           5. Dimensions are measured at Datum Plane "H".

                                                                                                           6. Dimensions in ( ) are for reference only.

                                17                                                                                                   FN7708.1

                                                                                                                                     April 6, 2012
                                                             ISL267440, ISL267450A

Small Outline Transistor Plastic Packages (SOT23-8)

              0.20 (0.008) M C                               VIEW C           P8.064
                     CL
                                                                              8 LEAD SMALL OUTLINE TRANSISTOR PLASTIC PACKAGE
                             e
                                                                                          INCHES       MILLIMETERS
    b

                                                                              SYMBOL MIN        MAX    MIN                    MAX NOTES

                                                                              A       0.036     0.057  0.90                   1.45   -

    8  7                              6  5                                    A1      0.000     0.0059 0.00                   0.15   -

CL                                                   E CL                 E1  A2      0.036     0.051  0.90                   1.30   -

                                                                              b       0.009     0.015  0.22                   0.38   -

    1  2                              3  4

                                                                              b1      0.009     0.013  0.22                   0.33

                                                                              c       0.003     0.009  0.08                   0.22   6

                             e1                                               c1      0.003     0.008  0.08                   0.20   6

                                  D                                       C   D       0.111     0.118  2.80                   3.00   3
                                  CL
                                                                              E       0.103     0.118  2.60                   3.00   -
A A2
                                                                              E1      0.060     0.067  1.50                   1.70   3

                                                 A1  SEATING                  e       0.0256 Ref           0.65 Ref                  -
                                                      PLANE
                                                                              e1      0.0768 Ref           1.95 Ref                  -

                                                             -C-              L       0.014     0.022  0.35                   0.55   4

                                                                              L1      0.024 Ref.       0.60 Ref.

                                         0.10 (0.004) C                       L2      0.010 Ref.       0.25 Ref.

                                                                              N              8                             8         5

               WITH                          b                                R       0.004       -    0.10                   -
          PLATING                            b1
                                                                              R1      0.004     0.010  0.10                   0.25
                        c                                    c1
                                                                                      0o          8o   0o                     8o     -

                                                                                                                                    Rev. 2 9/03

                                                                              NOTES:

                                         BASE METAL                           1. Dimensioning and tolerance per ASME Y14.5M-1994.

                                                                              2. Package conforms to EIAJ SC-74 and JEDEC MO178BA.

                            4X 1                                              3. Dimensions D and E1 are exclusive of mold flash, protrusions,
                                                                                  or gate burrs.
    SEATING
       PLANE                                     R1                           4. Footlength L measured at reference to gauge plane.
                     C                                    R
                          4X 1                                                5. "N" is the number of terminal positions.
                                               L
                                                             GAUGE PLANE      6. These Dimensions apply to the flat section of the lead between
                                                             L2                   0.08mm and 0.15mm from the lead tip.

                                             L1                               7. Controlling dimension: MILLIMETER. Converted inch dimen-
                                                                                  sions are for reference only

                                         VIEW C

                                         18                                                                                          FN7708.1

                                                                                                                                    April 6, 2012

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