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ISL2671286IBZ

器件型号:ISL2671286IBZ
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厂商名称:INTERSIL [Intersil Corporation]
厂商官网:http://www.intersil.com/cda/home/
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ISL2671286IBZ器件文档内容

12-Bit, 20kSPS SAR ADC                                           Features

ISL2671286                                                       Drop-In Compatible with ADS1286 (All Performance Grades)
                                                                  Simple SPI-compatible Serial Digital Interface
The ISL2671286 is a sampling SAR-type ADC which features          Guaranteed No Missing Codes
excellent linearity over supply and temperature variations, and   20kHz Sampling Rate
provides a drop-in compatible alternative to all ADS1286          +4.50V to +5.25V Supply
performance grades. The robust high impedance input               Low 280A Operating Current (20kSPS)
minimizes errors due to leakage currents, and specified          Power-down Current between Conversions: 3A
measurement accuracy is maintained with input signals up to       Excellent Differential Non-Linearity (0.75LSB Max)
the supply rails.                                                 Low THD: -83dB (Typ)
                                                                  Pb-Free (RoHS Compliant)
The reference accepts inputs between 1.25V to 5.0V, providing    Available in SOIC Package
design flexibility in a wide variety of applications. The
ISL2671286 also features up to 8kV Human Body Model ESD          Applications
survivability.
                                                                  Remote Data Acquisition
The serial digital interface is SPI compatible and is easily      Battery Operated Systems
interfaced to all popular FPGAs and microcontrollers.             Industrial Process Control
Operating from a 5V supply, power dissipation is 1.4mW at a       Energy Measurement
sampling rate of 20kSPS and just 15W between conversions         Data Acquisition Systems
utilizing the Auto Power-Down mode. These features make the       Pressure Sensors
ISL2671286 an excellent solution for remote industrial            Flow Controllers
sensors and battery-powered instruments.

The ISL2671286 is available in an 8 Ld SOIC package and is
specified for operation over the industrial temperature range
of 40C to +85C.

                                                                                                  3

                                                                 DIFFERENTIAL NONLINEARITY (LSB)  2

          VREF         +VCC

                                                                                                  1

                  DAC                                                                             0

+IN                           SAR      SERIAL  DCLOCK
                             LOGIC  INTERFACE
                                               DOUT                                               -1

IN                                            CS/SHDN

                                                                                                  -2

          VREF    DAC

                       GND                                                                        -3     512 1024 1536 2048 2560 3072 3584 4096
                                                                                                      0                                 CODE

                  FIGURE 1. BLOCK DIAGRAM                                                             FIGURE 2. DIFFERENTIAL LINEARITY ERROR vs CODE

November 1, 2011       1                       CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

FN7863.0                                             1-888-INTERSIL or 1-888-468-3774 |Copyright Intersil Americas Inc. 2011. All Rights Reserved

                                                             Intersil (and design) is a trademark owned by Intersil Corporation or one of its subsidiaries.

                                                                                 All other trademarks mentioned are the property of their respective owners.
                                        ISL2671286
Typical Connection Diagram

                                VREF              +                                                       +5V SUPPLY
                                                                              + 0.1 F + 10 F

                        REFP-P                    VREF               +VCC
                                                  +IN           DCLOCK
                                                  IN                                   P/ C
                                                  GND                DOUT
                                                                CS/SHDN

                                                                     SERIAL
                                                                  INTERFACE

Pin Configuration                                               Pin Descriptions

                                 ISL2671286                                   PIN NAME     PIN                        DESCRIPTION
                                     (8 LD SOIC)                                 VREF   NUMBER
                                      TOP VIEW                                    +IN
                                                                                  IN
                                                                                 GND          1     Reference input

VREF 1                                            8 +VCC                      CS/SHDN         2     Non-inverting input
  +IN 2                                           7 DCLOCK                       DOUT
   IN 3                                          6 DOUT                                      3     Inverting input. Connect to ground or remote
                                                  5 CS/SHDN                    DCLOCK
GND 4                                                                           +VCC               sense point.

                                                                                              4     Ground

                                                                                              5     Chip select when low; shut-down mode when

                                                                                                    high.

                                                                                              6     Serial output data word comprises 12 bits of

                                                                                                    data. In operation, data is valid on falling

                                                                                                    edge of DCLOCK. Second clock pulse after

                                                                                                    falling edge of CS/SHDN enables serial

                                                                                                    output. After one null bit, data is valid for

                                                                                                    next 12 edges.

                                                                                              7     Data clock synchronizes serial data transfer.

                                                                                              8     Power supply

Ordering Information

PART NUMBER                                       PART MARKING  +VCC RANGE              TEMP RANGE                    PACKAGE       PKG.
  (Notes 1, 2)                                                        (V)                     (C)                                 DWG. #

ISL2671286IBZ (Note 3)                            2671286 IBZ   4.50 to 5.25  -40C to +85C               8 Ld SOIC               M8.15

Coming Soon                                       2671286 IPZ   4.50 to 5.25  -40C to +85C               8 Ld PDIP               E8.3
ISL2671286IPZ

NOTES:
1. Add "-T*" suffix for tape and reel. Please refer to TB347 for details on reel specifications.
2. These Intersil Pb-free plastic packaged products employ special Pb-free material sets, molding compounds/die attach materials, and 100% matte
     tin plate plus anneal (e3 termination finish, which is RoHS compliant and compatible with both SnPb and Pb-free soldering operations). Intersil
     Pb-free products are MSL classified at Pb-free peak reflow temperatures that meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020.
3. For Moisture Sensitivity Level (MSL), please see device information page for ISL2671286. For more information on MSL please see Tech Brief TB363.

                        2                                                                                                                FN7863.0

                                                                                                                               November 1, 2011
                                                           ISL2671286

Absolute Maximum Ratings                                                                                 Thermal Information

Any Pin to GND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V to +6.0V  Thermal Resistance (Typical)          JA (C/W) JC (C/W)
Analog Input to GND. . . . . . . . . . . . . . . . . . . . . . . . . . . . .-0.3V to +VCC+0.3V
Digital I/O to GND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .-0.3V to +VCC+0.3V        8 Ld SOIC Package (Notes 4, 5). . . . . . . . . . 120  64
External Reference Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +6V
Maximum Current In to Any Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10mA           8 Ld PDIP Package (Notes 5, 6, 7) . . . . . . . 120    66
ESD Rating
                                                                                                         Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .-65C to +150C
   Human Body Model (Tested per JESD22-A114F) . . . . . . . . . . . . . . . . 8kV
   Machine Model (Tested per JESD22-A115B) . . . . . . . . . . . . . . . . . 400V                        Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .+150C
   Charged Device Model (Tested per JESD22-C101E). . . . . . . . . . . . .1.5kV
Latch Up (Tested per JESD78C; Class 2, Level A) . . . . . . . . . . . . . . . 100mA                      Case Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .+100C

                                                                                                         Pb-Free Reflow Profile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . see link below

                                                                                                         http://www.intersil.com/pbfree/Pb-FreeReflow.asp

                                                                                                         Recommended Operating Conditions

                                                                                                         Operating Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -40C to +85C

CAUTION: Do not operate at or near the maximum ratings listed for extended periods of time. Exposure to such conditions may adversely impact product
reliability and result in failures not covered by warranty.

NOTES:
4. JA is measured with the component mounted on a high effective thermal conductivity test board in free air. See Tech Brief TB379 for details.
5. For JC, the "case temp" location is taken at the package top center.
6. JA is measured with the component mounted on a low effective thermal conductivity test board in free air. See Tech Brief TB379 for details.
7. Pb-free PDIPs can be used for through hole wave solder processing only. They are not intended for use in Reflow solder processing applications.

Electrical Specifications +VCC = +5V, VREF = +5V, fSAMPLE = 12.5kHz, fCLK = 16 fSAMPLE , unless otherwise noted. Typical

values are at TA = +25C. Boldface limits apply over the operating temperature range, -40C to +85C.

                                                                                                           MIN                                 MAX
                                                                                                         (Note 8)
SYMBOL              PARAMETER                              TEST CONDITIONS                                                             TYP     (Note 8)         UNITS

ANALOG INPUT (Note 9)

|AIN| Full-Scale Input Range                  +IN (IN)                                                0                                     VREF             V

        Absolute Input Voltage                +IN                                                        -0.2                                  +VCC +0.2        V

                                              IN                                                        -0.2                                  +0.2             V

CIN Input Capacitance                         Track/Hold mode                                                                          19/1.8                   pF

ILEAK Input DC Leakage Current (Note 10)                                                                 -1                            0.01    1                A

SYSTEM PERFORMANCE

N       Resolution                                                                                                                     12                       Bits

        No Missing Codes                      Guaranteed no missed codes                                 12                                                     Bits

INL Integral Linearity                                                                                   -1                            0.5    1                LSB

DNL Differential Linearity                                                                               -0.75                         0.4    0.75             LSB

OFFSET Zero-Code Error                                                                                   -3                            0.1    3                LSB

GAIN Gain Error                                                                                          -8                            0.2    8                LSB

PSRR Power Supply Rejection                                                                                                            82                       dB

SAMPLING DYNAMICS

tCONV   Conversion Time                                                                                                                        12               Clk Cycles
tACQ   Acquisition Time
SSBW    Small Signal Bandwidth                                                                           1.5                                                    Clk Cycles

                                                                                                                                       320                      kHz

DYNAMIC CHARACTERISTICS

THD    Total Harmonic Distortion             AIN = 5.0VPP at fIN = 1kHz                                                               -82                      dB
                                              AIN = 5.0VPP at fIN = 5kHz
SINAD   Signal-to (Noise + Distortion) Ratio  AIN = 5.0VP-P at fIN = 1kHz                                                              -83                      dB
SFDR    Spurious Free Dynamic Range           AIN = 5.0VP-P at fIN = 1kHz
                                                                                                                                       72                       dB

                                                                                                                                       83                       dB

                                3                                                                                                                               FN7863.0

                                                                                                                                                                November 1, 2011
                                                        ISL2671286

Electrical Specifications +VCC = +5V, VREF = +5V, fSAMPLE = 12.5kHz, fCLK = 16 fSAMPLE , unless otherwise noted. Typical

values are at TA = +25C. Boldface limits apply over the operating temperature range, -40C to +85C. (Continued)

                                                                             MIN                                            MAX
                                                                           (Note 8)
SYMBOL           PARAMETER                              TEST CONDITIONS                            TYP                      (Note 8)    UNITS

REFERENCE INPUT

REF REF Input Range                                                                       1.25     2.5                      VCC + 0.05  V

REFLEAK Current Drain                      CS/SHDN = VCC                                  -2.5     0.01                     2.5         A

                                           tCYC  640s, fCLK  25kHz                                0.06                     20          A
                                           tCYC = 80s, fCLK= 200kHz
                                                                                                   0.5                      20          A

DIGITAL INPUT/OUTPUT

        Logic Family                                                                               CMOS

VIH Input High Voltage                                                                         3                            +VCC        V

VIL     Input Low Voltage                                                                 0.0                               0.8         V

VOH Output High Voltage                    IOH = 250A                                         3                            +VCC        V
                                           IOL = 250A
VOL Output Low Voltage                                                                    0.0                               0.4         V

        Data Format                                                                                Straight Binary

ILEAK   Input DC Leakage Current                                                               -1  0.01                     1           A
CIN
IOZ    Input Capacitance                                                                               9                               pF

        Floating-State Output Leakage                                                          -1  0.01                     1           A
        Current

   COUT Floating-State Output Capacitance                                                               6                               pF
POWER SUPPLY REQUIREMENTS

+VCC Power Supply Voltage                                                                 4.50          5                   5.25        V

VANA Quiescent Current                     tCYC  640s, fCLK  25kHz                                280                      500         A
            Power Down                     tCYC = 90s, fCLK= 200kHz
                                           CS/SHDN = VCC                                           360                      600         A

                                                                                                   0.5                      3           A

TEMPERATURE RANGE

        Specified Performance                                                             -40                               +85         C

NOTES:
8. Compliance to datasheet limits is assured by one or more methods: production test, characterization and/or design.
9. The absolute voltage applied to each analog input must be between GND and +VCC to guarantee datasheet performance.

10. Applies only to +IN.

Timing Specifications At fCLK = 200kHz , unless otherwise noted. Typical values are at TA = +25C. Boldface limits apply over the

operating temperature range, -40C to +85C.

                                                                                                   MIN                      MAX

SYMBOL                     PARAMETER                      TEST CONDITIONS                          (Note 8) TYP (Note 8) UNITS

tSMPL Analog Input Sample Time                          See operating sequence; Figure 3           1.5                         2.0      CLK

                                                                                                                                        Cycles

tSMPL (MAX) Maximum Sampling Frequency                                                                                         20       kHz
   tCONV Conversion Time
                                                        See operating sequence; Figure 3                                12              CLK

                                                                                                                                        Cycles

tdDO    Delay Time, DCLOCK to DOUT Data Valid           See test circuits; Figure 4                                     36  150         ns
tDIS    Delay Time, CS/SHDN to DOUT Hi-Z                See test circuits; Figure 4 (Note 11)
tEN     Delay Time, DCLOCK to DOUT Enable               See test circuits; Figure 4                                            50       ns

                                                                                                                        21  100         ns

                           4                                                                                                            FN7863.0

                                                                                                                                      November 1, 2011
                                                      ISL2671286

Timing Specifications At fCLK = 200kHz , unless otherwise noted. Typical values are at TA = +25C. Boldface limits apply over the

operating temperature range, -40C to +85C. (Continued)

                                                                                                                        MIN               MAX

SYMBOL                  PARAMETER                                 TEST CONDITIONS                                       (Note 8) TYP (Note 8) UNITS

thDO    Output Data Remains Valid After DCLOCK CLOAD = 100pF                                                            15         30                       ns

tf      DOUT Fall Time                                See test circuits; Figure 4                                                      1  100               ns

tR      DOUT Rise Time                                See test circuits; Figure 4                                                      1  100               ns

tCSD    Delay Time, CS/SHDN to DCLOCK                 See operating sequence; Figure 3                                                    0                 ns

tSUCS   Delay Time, CS/SHDN to DCLOCK                 See operating sequence; Figure 3                                  30                                  ns

NOTE:

11. During characterization, tDIS is measured from the release point with a 10pF load (see Figure 4) and the equivalent timing using the ADS1286
     loading (3k, 100pF) is calculated.

                                            tCYC

    CS/SHDN   tSUCS                                                                       POWER
    DCLOCK                                                                                DOWN

        DOUT  tCSD

    CS/SHDN   Hi-Z   Null                                                                 Hi-Z                  Null
    DCLOCK    tSMPL                                                                                             Bit B11 B10 B9 B8
                        Bit B11 B10 B9  B8  B7    B6  B5  B4  B3  B2  B1      (1)
        DOUT
                                                                          B0

                           (MSB)            tCONV                                  tDATA

              Note: (1) After completing the data transfer, additional clocks applied while CS/SHDN is low
              will result in the previous data being retransmitted LSB-first, followed by indefinite
              transmission of zeros

                                            tCYC

              tSUCS                                                                                                     POWER
                                                                                                                        DOWN

              tCSD

              Hi-Z   Null                                                                                                                             Hi-Z
              tSMPL  Bit B11 B10 B9
                                        B8  B7    B6  B5  B4  B3  B2  B1  B0       B1     B2                B3  B4  B5  B6     B7  B8     B9 B10 B11

                                                                                                                                             (2)

                           (MSB)            tCONV                                                                   tDATA

              Note: (2) After completing the data transfer, additional clocks applied while CS/SHDN is low
              will result in indefinite transmission of zeros

                                        FIGURE 3. SERIAL INTERFACE TIMING DIAGRAM

                                                                          +VCC

                                                                          RL
                                                                        2.85k

                                                       OUTPUT PIN

                                                                          CL
                                                                        10pF

                                            FIGURE 4. EQUIVALENT LOAD CIRCUIT

                           5                                                                                                                                FN7863.0

                                                                                                                                             November 1, 2011
                           ISL2671286

DCLOCK     50%             DCLOCK    VIL = 0.8V                                         CS/SHDN  50%
    DOUT           tEN         DOUT      thDO                                           DCLOCK        tSUCS
                                                                                                     50%
               VOL = 0.4V             VOH = VDD - 0.2V

CS/SHDN    VIH = 2.4V      DCLOCK    VIL = 0.8V                                         CS/SHDN      50%
     DOUT         tDIS         DOUT         thDO                                        DCLOCK         tCSD

               10%                                                          VOL = 0.4V           50%

                           FIGURE 5. TIMING PARAMETER DEFINITIONS

           6                                                                                                 FN7863.0

                                                                                                 November 1, 2011
                                                                                           ISL2671286

Typical Performance Characteristics At TA = +25C, +VCC = VREF = 5V, fSAMPLE = 12.5kHz, fCLK = 16 * fSAMPLE, unless

otherwise specified.

                                2.5                                                                                                                                            4.0

REFERENCE CURRENT (A)                                                                                                                              3.5REFERENCE CURRENT (A)
                                2.0

                                                                                                                                                    3.0

                                1.5                                                                                                                                            2.5

                                                                                                                                                    2.0
                                1.0

                                                                                                                                                    1.5

                                0.5                                                                                                                                            1.0

                                                                                                                                                                               0.5

                                0.0                                                                                                                                            0.0
                                                                                                                                                                                  -55 -35 -15 5
                                     0  2     4     6                  8               10  12                                                                                                    25 45 65              85 105

                                              SAMPLE RATE (kHz)                                                                                                                             TEMPERATURE (C)

                                     FIGURE 6. REFERENCE CURRENT vs SAMPLE RATE                                                                                                     FIGURE 7. REFERENCE CURRENT vs TEMPERATURE

                                5.0                                                                                                                                            1.0

                                4.5                                                                                                                                            0.8

CHANGE IN OFFSET (LSB)          4.0                                                                                                                    DELTA FROM 25C (LSB)   0.6

                                3.5                                                                                                                                            0.4

                                3.0                                                                                                                                            0.2

                                2.5                                                                                                                                            0.0

                                2.0                                                                                                                                            -0.2

                                1.5                                                                                                                                            -0.4

                                1.0                                                                                                                                            -0.6

                                0.5                                                                                                                                            -0.8

                                0.0                                                                                                                                            -1.0

                                     1     2        3                               4      5                                                                                   -55 -35 -15  5    25  45            65  85 105

                                              REFERENCE VOLTAGE (V)                                                                                                                         TEMPERATURE (C)

                                FIGURE 8. CHANGE IN OFFSET vs REFERENCE VOLTAGE                                                                                                         FIGURE 9. CHANGE IN OFFSET vs TEMPERATURE

                                0.5                                                                                                                                            0.0

DELTA FROM +5V REFERENCE (LSB)  0.4                                                                                                                                            -0.5

                                0.3                                                                                                                    CHANGE IN GAIN (LSB)    -1.0

                                                                                                                                                                               -1.5

                                0.2                                                                                                                                            -2.0
                                                               CHANGE IN DNL (LSB)

                                0.1

                                                                                                                                                                               -2.5

                                0.0                                                                                                                                            -3.0

                                -0.1                                                                                                                                           -3.5
                                                  CHANGE IN INL (LSB)

                                -0.2                                                                                                                                           -4.0

                                     1     2        3                               4      5                                                                                         1  2        3                 4               5

                                              REFERENCE VOLTAGE (V)                                                                                                                         REFERENCE VOLTAGE (V)

FIGURE 10. CHANGE IN INTEGRAL LINEARITY AND DIFFERENTIAL                                                                                                                       FIGURE 11. CHANGE IN GAIN vs REFERENCE VOLTAGE
                 LINEARITY vs REFERENCE VOLTAGE

                                                 7                                                                                                                                                                                 FN7863.0

                                                                                                                                                                                                                       November 1, 2011
                                                                   ISL2671286

Typical Performance Characteristics At TA = +25C, +VCC = VREF = 5V, fSAMPLE = 12.5kHz, fCLK = 16 * fSAMPLE, unless

otherwise specified. (Continued)

                                     12.0                                                                   3

EFFECTIVE NUMBER OF BITS (BITS)      11.5                                  DIFFERENTIAL NONLINEARITY (LSB)

                                                                                                            2

                                     11.0

                                     10.5                                                                   1

                                     10.0

                                                                                                            0

                                     9.5

                                     9.0                                                                    -1

                                     8.5

                                                                                                            -2

                                     8.0

                                     7.5       1.0                   10.0                                   -3       512 1024 1536 2048 2560 3072 3584 4096
                                       0.1                                                                      0                                   CODE

                                            REFERENCE VOLTAGE (V)

FIGURE 12. EFFECTIVE NUMBER OF BITS vs REFERENCE VOLTAGE                                                    FIGURE 13. DIFFERENTIAL LINEARITY ERROR vs CODE

                                     100                                                                    100

SIGNAL-TO-(NOISE + DISTORTION) (dB)  90                                                                     90

                                     80                                                                     80       SPURIOUS FREE DYNAMIC RANGE

                                     70                                    SFDR AND SNR (dB)                70
                                                                                                                            SIGNAL-TO-NOISE RATIO
                                     60
                                                                                                            60

                                     50                                                                     50

                                     40                                                                     40

                                     30                                                                     30

                                     20                                                                     20

                                     10                                                                     10

                                     0                                                                      0

                                     0.1       1.0                   10.0                                       0.1  1.0                                     10.0

                                            FREQUENCY (kHz)                                                          FREQUENCY (kHz)

FIGURE 14. SIGNAL-TO-(NOISE + DISTORTION) vs FREQUENCY                     FIGURE 15. SPURIOUS FREE DYNAMIC RANGE AND
                                                                                            SIGNAL-TO-NOISE RATIO vs FREQUENCY

                                     80                                                                     0

SIGNAL-TO-(NOISE + DISTORTION) (dB)  70                                    TOTAL HARMONIC DISTORTION (dB)   -10

                                                                                                            -20

                                     60

                                                                                                            -30

                                     50                                                                     -40

                                     40                                                                     -50

                                     30                                                                     -60

                                                                                                            -70

                                     20

                                                                                                            -80

                                     10                                                                     -90

                                     0                                                                      -100
                                                                                                                0.1
                                     -40 -35 -30 -25 -20 -15 -10 -5  0                                               1.0                                     10.0

                                            INPUT LEVEL (dB)                                                         FREQUENCY (kHz)

FIGURE 16. SIGNAL-TO-(NOISE + DISTORTION) vs INPUT LEVEL                                                    FIGURE 17. TOTAL HARMONIC DISTORTION vs FREQUENCY

                                            8                                                                                                      FN7863.0

                                                                                                                                                   November 1, 2011
                                                                          ISL2671286

Typical Performance Characteristics At TA = +25C, +VCC = VREF = 5V, fSAMPLE = 12.5kHz, fCLK = 16 * fSAMPLE, unless

otherwise specified. (Continued)

                           0                                                                              0
                        -25
                        -50                                                  POWER SUPPLY REJECTION (dB)  -10
                        -75
                       -100                                                                               -20
                       -125
MAGNITUDE (dB)                                                                                            -30
                             0
                                                                                                          -40

                                                                                                          -50

                                                                                                          -60

                                                                                                          -70

                                                                                                          -80

                                                                                                          -90

                                    2                   4                 6                                    1  10      100                  1k  10k

                                       FREQUENCY (kHz)                                                                 RIPPLE FREQUENCY (kHz)

                                FIGURE 18. 4096 POINT FFT                    FIGURE 19. POWER SUPPLY REJECTION vs RIPPLE FREQUENCY

                       0.50                                                                               3.0

                                                                                                          2.5

DELTA FROM 25C (LSB)  0.25                                                  SUPPLY CURRENT (A)

                                                                                                          2.0

                       0.00                                                                               1.5

                                                                                                          1.0

                       -0.25

                                                                                                          0.5

                       -0.50                                                                              0.0

                       -55 -35 -15     5     25 45 65              85 105                                 -55 -35 -15  5  25   45              65  85 105

                                    TEMPERATURE (C)                                                                   TEMPERATURE (C)

                                FIGURE 20. CHANGE IN GAIN vs TEMPERATURE     FIGURE 21. POWER-DOWN SUPPLY CURRENT vs TEMPERATURE

                       450                                                                                3

                       400             fSAMPLE = 12.5kHz                     INTEGRAL NONLINEARITY (LSB)  2

SUPPLY CURRENT (A)    350                                                                                1

                       300                                                                                0

                       250                                                                                -1

                       200                       fSAMPLE = 1.6kHz                                         -2

                       150                                                                                -3
                                                                                                             0 512 1024 1536 2048 2560 3072 3584 4096
                       100                                                                                                                            CODE

                       -55 -35 -15     5     25  45        65      85 105                                    FIGURE 23. INTEGRAL LINEARITY ERROR vs CODE

                                    TEMPERATURE (C)

                                FIGURE 22. SUPPLY CURRENT vs TEMPERATURE

                                          9                                                                                                        FN7863.0

                                                                                                                                                   November 1, 2011
         ISL2671286

Typical Performance Characteristics At TA = +25C, +VCC = VREF = 5V, fSAMPLE = 12.5kHz, fCLK = 16 * fSAMPLE, unless

otherwise specified. (Continued)

3.0                                                                                                                                       10.0
DIGITAL INPUT THRESHOLD VOLTAGE (V)
                                                                                                                    LEAKAGE CURRENT (nA)2.5

2.0                                                                                                                                       1.0

1.5

1.0                                                                                                                                       0.1

0.5

      0.0                                                                                                                                 0.01
         3.00 3.25 3.50 3.75 4.00 4.25 4.50 4.75 5.00 5.25 5.50
                                       SUPPLY VOLTAGE (V)                                                                                 -55 -35 -15  5  25  45         65  85 105

FIGURE 24. DIGITAL INPUT LINE THRESHOLD vs SUPPLY VOLTAGE                                                                                              TEMPERATURE (C)

                                                                                                                                          FIGURE 25. INPUT LEAKAGE CURRENT vs TEMPERATURE

     10                                                                                                                                                                      FN7863.0

                                                                                                                                                                             November 1, 2011
                                            ISL2671286

Functional Description                                                Analog Input

The ISL2671286 is based on a successive approximation register        The ISL2671286 features a pseudo-differential input with a
(SAR) architecture utilizing capacitive charge redistribution         nominal full-scale range equal to the applied VREF voltage. The
digital-to-analog converters (DACs). Figure 26 shows a simplified     negative input (VIN) must be biased within 200mV of ground.
representation of the converter. During the acquisition phase
(ACQ), the differential input is stored on the sampling capacitors    Modes of Operation
(CS). The comparator is in a balanced state since the switch
across its inputs is closed. The signal is fully acquired after tACQ  There are two possible modes of operation, which are controlled
has elapsed, and the switches then transition to the conversion       by the CS/SHDN signal. When CS/SHDN is high (deasserted), the
phase (CONV) so the stored voltage can be converted to digital        ADC is in static mode. Conversely, when CS/SHDN is low
format. The comparator becomes unbalanced when the                    (asserted), the device is in dynamic mode. There is no minimum
differential switch opens and the input switches transition           or maximum number of SCLK cycles required to enter static
(assuming that the stored voltage is not exactly at mid-scale).       mode. This simplifies power management and allows the user to
The comparator output reflects whether the stored voltage is          easily optimize power dissipation versus throughput for various
above or below mid-scale, which sets the value of the MSB. The        application requirements.
SAR logic then forces the capacitive DACs to adjust up or down by
one-quarter of full-scale by switching in binarily weighted           DYNAMIC MODE
capacitors. Again, the comparator output reflects whether the
stored voltage is above or below the new value and sets the value     This mode is entered when a conversion result is desired by
of the next lowest bit. This process repeats until all 12 bits have   asserting CS/SHDN. Figure 28 shows the general operation in
been resolved.                                                        this mode. The conversion is initiated on the falling edge of
                                                                      CS/SHDN (refer to "Serial Digital Interface" section). When
                               DAC                                    CS/SHDN is deasserted, the conversion is terminated, and DOUT
                                                                      returns to a high-impedance state. Sixteen serial clock cycles are
               CONV                                                   required to complete the conversion and access the complete
                                                                      conversion result. CS/SHDN may idle high until the next
VIN+      ACQ        ACQ CONV                SAR                      conversion or idle low until sometime prior to the next
VIN      ACQ                               LOGIC                     conversion. Once a data transfer is complete (DOUT has returned
                                                                      to a high-impedance state), another conversion can be initiated
               CONV                                                   by again asserting CS/SHDN.

                                                                        CSB

          VREF                 DAC

                                                                      SCLK  1  10                                             16

FIGURE 26. SAR ADC ARCHITECTURAL BLOCK DIAGRAM

ADC Transfer Function                                                 DOUT             4 LEADING ZEROS AND CONVERSION RESULT

The output coding for the ISL2671286 is straight binary. The first          FIGURE 28. NORMAL MODE OPERATION
code transition occurs at successive LSB values (i.e., 1 LSB, 2
LSB, and so on). The LSB size is VREF/4096. The ideal transfer        STANDBY MODE
characteristic of the ISL2671286 is shown in Figure 27.
                                                                      The ISL2671286 enters the power-saving static mode
          111...111  1LSB = VREF/4096                                 automatically any time CS/SHDN is deasserted. The user is not
          111...110                                                   required to force a device into this mode following a conversion
                                                                      in order to optimize power consumption.
ADC CODE  100...001
          100...000                                                   SHORT CYCLING
          011...111
                                                                      In cases where a lower resolution conversion is acceptable,
          000...010                                                   CS/SHDN can be pulled high before 12 SCLK falling edges have
          000...001                                                   elapsed. This is referred to as short cycling, and it can be used to
          000...000                                                   further optimize power dissipation. In this mode, a lower
                                                                      resolution result is acquired, but the ADC enters static mode
                     0V +LSB                 +VREF +VREF             sooner and exhibits a lower average power dissipation than if the
                                             1LSB 1LSB            complete conversion cycle is carried out. The acquisition time
                                                                      (tACQ) requirement must be met for the next conversion to be
                     ANALOG INPUT                                     valid.

                               +IN (IN)                            POWER-ON RESET

          FIGURE 27. IDEAL TRANSFER CHARACTERISTICS                   The ISL2671286 performs a power-on reset that requires
                                                                      approximately 2.5ms to execute when the supplies are first

                               11                                                                                                 FN7863.0

                                                                                   November 1, 2011
                                                                              ISL2671286

activated. After reset is complete, a single dummy cycle lastingSUPPLY CURRENT (A)conversion process and frames the data transfer. The falling
one conversion must be executed to initialize the switched                         edge of CS/SHDN puts the track-and-hold into hold mode and
capacitor track and hold. Once the dummy cycle is complete, the                    takes the bus out of three-state. The analog input is sampled and
ADC mode is determined by the state of CS/SHDN. At this point,                     the conversion initiated at this point.
switching between dynamic and static modes is controlled by
CS/SHDN, with no delay required between states.                                    The conversion result from the ISL2671286 is provided on DOUT
                                                                                   output as a serial data stream. The bits are clocked out on the
POWER vs THROUGHPUT RATE                                                           falling of the SCLK input. The output coding is two's complement.
The ISL2671286 power consumption is reduced slightly at lower
conversion rates. Figure 29 shows the typical power consumption                    Applications Information
over a wide range of throughput rates.
                                                                                   Analog Input Filtering
     1000
                                                                                   A low-pass, anti-alias filter is recommended to optimize
       100                                                                         performance, as shown in Figure 31. The capacitive input
                                                                                   switching currents are averaged into a net DC current by CFILT. It
                                                                                   is recommended that a high-quality capacitor with low voltage
                                                                                   and temperature coefficients, such as C0G/NP0, be used. A
                                                                                   small series resistance value minimizes voltage drops across the
                                                                                   resistor.

                     10                                                                   RFILT  IDC

                         TA = 25C                                                 VIN                  +IN
                         VCC = +5V                                                                         ISL2671286
                         VREF = +5V                                                              CFILT
                     1 fCLK = 16 x fSAMPLE                                                              IN

                        0.1         1.0                           10          100

                                    SAMPLE RATE (kHz)

                           FIGURE 29. SUPPLY CURRENT vs SAMPLE RATE

                     6 TA = 25C
                         VCC = +5V
                         VREF = +5V
                     5   fCLK = 16 x fSAMPLE                                                                 FIGURE 31. INPUT FILTERING

SUPPLY CURRENT (A)  4                                                             Reduced Reference Operation

                     3                                                             The ISL2671286 exhibits good linearity and gain over a wide
                                                       CSB = LOW                   range of reference voltages (see Figures 10 and 11). When
                                                           (GND)                   operating at low values of VREF, offset errors and noise must be
                                                                                   considered because of the reduced LSB size.
                     2
                                                                                   Input errors can have a larger impact on performance when
                     1                                            CSB = HIGH       operating the ADC with a reduced reference voltage, since LSB
                                                                      (VCC)        size is proportional to VREF. Figure 8 shows how the offset in
                     0                                                             LSBs is related to reference voltage for a typical value of VOS. For
                      0.1           1.0                           10          100  example, a VOS of 100V is 0.082 LSB with a 5V reference. If
                                                                                   VREF is reduced to 1V, the same 100V offset is 0.41 LSB, and it
                                    SAMPLE RATE (kHz)                              increases to 2.05 LSB with a 0.2V reference. The offset can be
                                                                                   corrected digitally after conversion, or an opposing bias can be
                         FIGURE 30. SHUTDOWN CURRENT vs SAMPLE RATE                applied to the IN pin (within the allowable range according to
                                                                                   the "Electrical Specifications").
Serial Digital Interface
                                                                                   Similarly, total input referred noise appears as a larger fraction of
The ISL2671286 communicates using a 3-wire serial interface.                       an LSB when operating at reduced VREF values. Attention should
DCLOCK synchronizes the data transfer, with each bit                               be paid to the output noise of the driving amplifier, and proper
transmitted on the falling DCLOCK edge and captured on the                         filtering should be applied to limit the noise that aliases in the
rising DCLOCK edge in the receiving system. A falling CS/SHDN                      Nyquist zone. Averaging multiple readings can improve
initiates data transfer, as shown in Figure 3. After CS/SHDN falls,                performance if the application conditions allow.
the second DCLOCK pulse enables DOUT. After one null bit, the
A/D conversion result is output on the DOUT line. Bringing                         Grounding and Layout
CS/SHDN high resets the ISL2671286 for the next data
exchange.                                                                          The printed circuit board that houses the ISL2671286 should be
                                                                                   designed so that the analog and digital sections are separated
Figure 3 shows a detailed timing diagram for the serial interface.
The serial clock provides the conversion clock and controls the
transfer of data during conversion. CS/SHDN initiates the

                                              12                                                        FN7863.0

                                                                                                        November 1, 2011
                                                                                                        ISL2671286

and confined to certain areas of the board. This facilitates the                                                 Peak Harmonic or Spurious Noise (SFDR)
use of ground planes that can be separated easily. A minimum
etch technique is generally best for ground planes because it                                                    Peak harmonic or spurious noise is defined as the ratio of the
gives the best shielding. Digital and analog ground planes should                                                RMS value of the next largest component in the ADC output
be joined in only one place, and the connection should be a star                                                 spectrum (up to fS/2 and excluding DC) to the RMS value of the
ground point established as close to the GND pin on the                                                          fundamental. Also referred to as Spurious Free Dynamic Range
ISL2671286 as possible. Avoid running digital lines under the                                                    (SFDR), the value of this specification normally is determined by
device, as this couples noise onto the die. The analog ground                                                    the largest harmonic in the spectrum. For ADCs in which the
plane should be allowed to run under the ISL2671286 to avoid                                                     harmonics are buried in the noise floor, however, SFDR is a noise
noise coupling.                                                                                                  peak.

Power supply lines to the device should use as large a trace as                                                  Small-Signal Bandwidth
possible, to provide low impedance paths and to reduce the
effects of glitches on the power supply line.                                                                    Small-signal bandwidth is the input frequency at which the
                                                                                                                 amplitude of the reconstructed fundamental is reduced by 3dB
Fast switching signals, such as clocks, should be shielded with                                                  for a signal whose peak-to-peak amplitude spans no more than
digital ground to avoid radiating noise to other sections of the                                                 10% of the full-scale input range.
board. Clock signals should never run near analog inputs. Avoid
crossover of digital and analog signals. Traces on opposite sides                                                Integral Nonlinearity (INL)
of the board should run at right angles to each other. This
reduces the effects of feedthrough through the board.                                                            Integral nonlinearity is the maximum deviation from a straight
                                                                                                                 line passing through the endpoints of the ADC transfer function.
A microstrip technique is by far the best but is not always
possible with a double-sided board. In this technique, the                                                       Differential Nonlinearity (DNL)
component side of the board is dedicated to ground planes, while
signals are placed on the solder side.                                                                           Differential nonlinearity (DNL) is the difference between the
                                                                                                                 measured and the ideal 1 LSB change between any two adjacent
Good decoupling is also important. All analog supplies should be                                                 codes in the ADC.
decoupled with 10F tantalum capacitors in parallel with 0.1F
capacitors to GND. To achieve the best performance from these                                                    Zero-Code Error
decoupling components, they must be placed as close as
possible to the device.                                                                                          Zero-code error is the deviation of the first code transition
                                                                                                                 (000...000 to 000...001) from an ideal LSB step.

Terminology                                                                                                      Gain Error

                                                                                                                 Gain error is the deviation of the full-scale input (111...111) from
                                                                                                                 the ideal span (i.e., +VREF 1LSB) after the zero code error has
                                                                                                                 been adjusted out.

Signal-to-(Noise + Distortion) Ratio (SINAD)                                                                     Track-and-Hold Acquisition Time

SINAD is the measured ratio of signal-to-(noise + distortion) at                                                 Track-and-hold acquisition time is the minimum time required for
the output of the ADC. The signal is the RMS amplitude of the                                                    the track-and-hold amplifier to remain in track mode for its
fundamental. Noise is the sum of all nonfundamental signals up                                                   output to reach and settle to within 0.5 LSB of the applied input
to half the sampling frequency (fs/2), excluding DC. The ratio is                                                signal.
dependent on the number of quantization levels in the
digitization process: the more levels, the smaller the quantization                                              Power Supply Rejection Ratio (PSRR)
noise. The theoretical signal-to-(noise + distortion) ratio for an
ideal N-bit converter with a sine wave input is given in Equation 1:                                             Power supply rejection ratio is the ratio of the power in the ADC

Signal-to-(Noise + Distortion) = (6.02 N + 1.76)dB                                                      (EQ. 1)  output at full-scale frequency, f, to ADC +VCC supply of frequency

                                                                                                                 fS (Equation 3). The frequency of this input varies from 1kHz to
                                                                                                                 1MHz.

Thus, for a 12-bit converter, the ratio is 74dB and for a 10-bit                                                 PSRR(dB) = 10log(Pf / Pfs)                                     (EQ. 3)
converter is 62dB.
                                                                                                                 Pf is the power at frequency f in the ADC output; Pfs is the power
Total Harmonic Distortion                                                                                        at frequency fs in the ADC output.

Total harmonic distortion (THD) is the ratio of the RMS sum of
harmonics to the fundamental. For the ISL2671286, it is defined
as shown in Equation 2:

THD(dB) = 20log -V---2--2-----+----V----3--2-----+----V----4--2-----+----V----5--2----+-----V----6--2-  (EQ. 2)
                                          V12

where V1 is the RMS amplitude of the fundamental, and V2, V3,
V4, V5, and V6 are the RMS amplitudes of the second through the
sixth harmonic.

             13                                                                                                                                          FN7863.0

                                                                                                                                                         November 1, 2011
                                     ISL2671286

Revision History

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DATE       REVISION                              CHANGE

11/1/2011  FN7863.0 Initial Release

Products

Intersil Corporation is a leader in the design and manufacture of high-performance analog semiconductors. The Company's products
address some of the industry's fastest growing markets, such as, flat panel displays, cell phones, handheld products, and notebooks.
Intersil's product families address power management and analog signal processing functions. Go to www.intersil.com/products for a
complete list of Intersil product families.

For a complete listing of Applications, Related Documentation and Related Parts, please see the respective device information page on
intersil.com: ISL2671286

To report errors or suggestions for this datasheet, please go to: www.intersil.com/askourstaff

FITs are available from our website at: http://rel.intersil.com/reports/search.php

                                                           For additional products, see www.intersil.com/product_tree

                                 Intersil products are manufactured, assembled and tested utilizing ISO9000 quality systems as noted
                                                      in the quality certifications found at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time
without notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be
accurate and reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third
parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.

                                            For information regarding Intersil Corporation and its products, see www.intersil.com

           14                                            FN7863.0

                                                         November 1, 2011
                                        ISL2671286

Package Outline Drawing

M8.15

8 LEAD NARROW BODY SMALL OUTLINE PLASTIC PACKAGE
Rev 3, 3/11

                                                                  DETAIL "A"

                                                                              1.27 (0.050)
                                                                              0.40 (0.016)

   INDEX                                    6.20 (0.244)                                              0.50 (0.20)
   AREA                                     5.80 (0.228)                                              0.25 (0.01) x 45

                            4.00 (0.157)                          8
                            3.80 (0.150)                          0

1  2      3                                                                                                      0.25 (0.010)
                                                                                                                 0.19 (0.008)
      TOP VIEW                                                                             SIDE VIEW "B"

                                                                                            2.20 (0.087)

                                  SEATING PLANE                   1                                                            8
                            1.75 (0.069)
      5.00 (0.197)          1.35 (0.053)                          2                         7                                     0.60 (0.023)
      4.80 (0.189)
                               -C-                                                                                                1.27 (0.050)
              1.27 (0.050)
        0.51(0.020)                                  0.25(0.010)  3                         6
        0.33(0.013)                                  0.10(0.004)
      SIDE VIEW "A                                                4                         5

            15                                                                         5.20(0.205)
                                                                  TYPICAL RECOMMENDED LAND PATTERN

                                                          NOTES:
                                                            1. Dimensioning and tolerancing per ANSI Y14.5M-1982.
                                                            2. Package length does not include mold flash, protrusions or gate burrs.
                                                                Mold flash, protrusion and gate burrs shall not exceed 0.15mm (0.006
                                                                inch) per side.
                                                            3. Package width does not include interlead flash or protrusions. Interlead
                                                                flash and protrusions shall not exceed 0.25mm (0.010 inch) per side.
                                                            4. The chamfer on the body is optional. If it is not present, a visual index
                                                                feature must be located within the crosshatched area.
                                                            5. Terminal numbers are shown for reference only.
                                                            6. The lead width as measured 0.36mm (0.014 inch) or greater above the
                                                                seating plane, shall not exceed a maximum value of 0.61mm (0.024 inch).
                                                            7. Controlling dimension: MILLIMETER. Converted inch dimensions are not
                                                                necessarily exact.
                                                            8. This outline conforms to JEDEC publication MS-012-AA ISSUE C.

                                                                                                                                         FN7863.0
                                                                                                                               November 1, 2011

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