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ISL26134AVZ-T7A

器件型号:ISL26134AVZ-T7A
器件类别:转换器
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厂商名称:INTERSIL [Intersil Corporation]
厂商官网:http://www.intersil.com/cda/home/
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ISL26134AVZ-T7A在线购买

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ISL26134AVZ-T7A ¥62 1 点击查看 点击购买

器件描述

2-CH 24-BIT DELTA-SIGMA ADC, SERIAL ACCESS,

2通道 24位 Σ-Δ模数转换器, 串行存取,

参数

ISL26134AVZ-T7A功能数量 1
ISL26134AVZ-T7A端子数量 24
ISL26134AVZ-T7A最大工作温度 105 Cel
ISL26134AVZ-T7A最小工作温度 -40 Cel
ISL26134AVZ-T7A额定供电电压 5 V
ISL26134AVZ-T7A最大线性误差 1.00E-3 %
ISL26134AVZ-T7A最大限制模拟输入电压 2.5 V
ISL26134AVZ-T7A最小限制模拟输入电压 -2.5 V
ISL26134AVZ-T7A加工封装描述 ROHS COMPLIANT, PLASTIC, MO-153, TSSOP-24
ISL26134AVZ-T7A状态 ACTIVE
ISL26134AVZ-T7A包装形状 RECTANGULAR
ISL26134AVZ-T7A包装尺寸 SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
ISL26134AVZ-T7A表面贴装 Yes
ISL26134AVZ-T7A端子形式 GULL WING
ISL26134AVZ-T7A端子间距 0.6500 mm
ISL26134AVZ-T7A端子涂层 MATTE TIN
ISL26134AVZ-T7A端子位置 DUAL
ISL26134AVZ-T7A包装材料 PLASTIC/EPOXY
ISL26134AVZ-T7A温度等级 INDUSTRIAL
ISL26134AVZ-T7A输出格式 SERIAL
ISL26134AVZ-T7A转换器的类型 DELTA-SIGMA
ISL26134AVZ-T7A位数 24
ISL26134AVZ-T7A输出位编码 2S COMPLEMENT BINARY
ISL26134AVZ-T7A模拟通道数 2

文档预览

ISL26134AVZ-T7A器件文档内容

Low-Noise 24-bit Delta Sigma ADC

ISL26132, ISL26134                                                         Features

The ISL26132 and ISL26134 are complete analog front ends                   Up to 21.6 Noise-free bits.
for high resolution measurement applications. These 24-bit                  Low Noise Amplifier with Gains of 1x/2x/64x/128x
Delta-Sigma Analog-to-Digital Converters include a very                     RMS noise: 10.2nV @ 10Sps (PGA = 128x)
low-noise amplifier and are available as either two or four                Linearity Error: 0.0002% FS
differential multiplexer inputs. The devices offer the same                Simultaneous rejection of 50Hz and 60Hz (@ 10Sps)
pinout as the ADS1232 and ADS1234 devices and are                           Two (ISL26132) or four (ISL26134) channel differential
functionally compatible with these devices. The ISL26132 and
ISL26134 offer improved noise performance at 10Sps and                        input multiplexer
80Sps conversion rates.                                                    On-chip temperature sensor (ISL26132)
                                                                            Automatic clock source detection
The on-chip low-noise programmable-gain amplifier provides                  Simple interface to read conversions
gains of 1x/2x/64x/128x. The 128x gain setting provides an                  +5V Analog, +5 to +2.7V Digital Supplies
input range of 9.766mVFS when using a 2.5V reference. The                  Pb-Free (RoHS Compliant)
high input impedance allows direct connection of sensors such               TSSOP packages: ISL26132, 24 pin; ISL26134, 28 pin
as load cell bridges to ensure the specified measurement
accuracy without additional circuitry. The inputs accept signals           Applications
100mV outside the supply rails when the device is set for unity
gain.                                                                      Weigh Scales
                                                                            Temperature Monitors and Controls
The Delta-Sigma ADC features a third order modulator                        Industrial Process Control
providing up to 21.6-bit noise-free performance.                            Pressure Sensors

The device can be operated from an external clock source,
crystal (4.9152MHz typical), or the on-chip oscillator.

The two channel ISL26132 is available in a 24 Ld TSSOP
package and the four channel ISL26134 is available in a 28 Ld
TSSOP package. Both are specified for operation over the
automotive temperature range (-40C to +105C).

                                                    AVDD              CAP                                             DVDD

                                                                                       INTERNAL                         EXTERNAL  XTALIN/CLOCK
                                                                                          CLOCK                       OSCILLATOR  XTALOUT

                            AIN1+            INPUT        PGA                      ADC                                            SDO/RDY
                             AIN1-     MULTIPLEXER        1x/2x/64x/                                                              SCLK
                                                          128x                                                                    PWDN
                            AIN2+
                             AIN2-

                            AIN3+
                             AIN3-
          ISL26134
              Only AIN4+
                             AIN4-

                                                                                                                                  SPEED

                                       A0 A1/TEMP AGND GAIN0 GAIN1    CAP DGND  VREF+   VREF-                         DGND DGND

                                    NOTE for A1/TEMP pin: Functions as A1 on ISL26134; Functions as TEMP on ISL26132

                                                          FIGURE 1. BLOCK DIAGRAM

September 9, 2011                   1                     CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

FN6954.1                                                        1-888-INTERSIL or 1-888-468-3774 |Copyright Intersil Americas Inc. 2011. All Rights Reserved

                                                                        Intersil (and design) is a trademark owned by Intersil Corporation or one of its subsidiaries.

                                                                                            All other trademarks mentioned are the property of their respective owners.
                                                  ISL26132, ISL26134

Ordering Information

PART NUMBER                                       PART MARKING  TEMPERATURE RANGE         PACKAGE            PKG. DWG
  (Notes 2, 3)                                                              (C)          (Pb-free)           NUMBER

ISL26132AVZ                     26132 AVZ                       -40 to +105        24 Ld TSSOP               M24.173

ISL26132AVZ-T (Note 1)          26132 AVZ                       -40 to +105        24 Ld TSSOP (Tape & Reel) M24.173

ISL26132AVZ-T7A (Note 1)        26132 AVZ                       -40 to +105        24 Ld TSSOP (Tape & Reel) M24.173

ISL26134AVZ                     26134 AVZ                       -40 to +105        28 Ld TSSOP               M28.173

ISL26134AVZ-T (Note 1)          26134 AVZ                       -40 to +105        28 Ld TSSOP (Tape & Reel) M28.173

ISL26134AVZ-T7A (Note 1)        26134 AVZ                       -40 to +105        28 Ld TSSOP (Tape & Reel) M28.173

ISL26134AV28EV1Z                Evaluation Board

NOTES:

1. Please refer to TB347 for details on reel specifications.

2. These Intersil Pb-free plastic packaged products employ special Pb-free material sets, molding compounds/die attach materials, and 100% matte
     tin plate plus anneal (e3 termination finish, which is RoHS compliant and compatible with both SnPb and Pb-free soldering operations). Intersil
     Pb-free products are MSL classified at Pb-free peak reflow temperatures that meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020.

3. For Moisture Sensitivity Level (MSL), please see device information page for ISL26132, ISL26134. For more information on MSL please see techbrief
     TB363.

                                                  TABLE 1. KEY DIFFERENCES OF PARTS

PART NUMBER               NUMBER OF CHANNELS                  ON-CHIP TEMPERATURE SENSOR             NUMBER OF PINS
   ISL26132                                                                                                   24
   ISL26134                  2                                  YES                                           28

                             4                                  NO

Pin Configurations                                                                                ISL26134
                                                                                              (28 LD TSSOP)
                                      ISL26132
                                   (24 LD TSSOP)                                                  TOP VIEW

                                      TOP VIEW                                    DVDD 1
                                                                                 DGND 2
             DVDD 1                               24 SDO/RDY         XTALIN/CLOCK 3                          28 SDO/RDY
            DGND 2                                23 SCLK                   XTALOUT 4                        27 SCLK
XTALIN/CLOCK 3                                    22 PDWN                        DGND 5                      26 PDWN
       XTALOUT 4                                  21 SPEED                       DGND 6                      25 SPEED
            DGND 5                                20 GAIN1                                                   24 GAIN1
            DGND 6                                19 GAIN0                            A1 7                   23 GAIN0
             TEMP 7                               18 AVDD                             A0 8                   22 AVDD
                                                  17 AGND                           CAP 9                    21 AGND
                 A0 8                             16 VREF+                          CAP 10                   20 VREF+
               CAP 9                              15 VREF-                        AIN1+ 11                   19 VREF-
               CAP 10                             14 AIN2+                        AIN1- 12                   18 AIN2+
             AIN1+ 11                             13 AIN2-                        AIN3+ 13                   17 AIN2-
             AIN1- 12                                                             AIN3- 14                   16 AIN4+
                                                                                                             15 AIN4-

                          2                                                                                              FN6954.1

                                                                                                                      September 9, 2011
                                      ISL26132, ISL26134

Pin Descriptions

                       PIN NUMBER            ANALOG/DIGITAL
                                               INPUT/OUTPUT
     NAME     ISL26132  ISL26134                                                                 DESCRIPTION
     DVDD                                           Digital        Digital Power Supply (2.7V to 5.25V)
     DGND     1                    1                Digital        Digital Ground
XTALIN/CLOCK                                Digital/Digital Input  External Clock Input: typically 4.9152MHz. Tie low to activate
              2, 5, 6              2, 5, 6                         internal oscillator. Can also use external crystal across
                                                    Digital        XTALIN/CLOCK and XTALOUT pins.
              3                    3            Digital Input      External Crystal connection
                                                Digital Input      On-chip Temperature Diode Enable
XTALOUT       4                    4

TEMP          7                    -

A1            -                    7

A0            8                    8                                  TABLE 2. INPUT MULTIPLEXER SELECT

                                                                   ISL26134      ISL26132

                                                                   A1        A0                        CHANNEL

                                                                   0         0                         AIN1

                                                                   0         1                         AIN2

                                                                   1         0                         AIN3

                                                                   1         1                         AIN4

CAP          9, 10                9, 10       Analog              PGA Filter Capacitor
AIN1+          11                   11      Analog Input           Positive Analog Input Channel 1
AIN1-          12                   12      Analog Input           Negative Analog Input Channel 1
AIN3+            -                  13      Analog Input           Positive Analog Input Channel 3
AIN3-            -                  14      Analog Input           Negative Analog Input Channel 3
AIN4-            -                  15      Analog Input           Negative Analog Input Channel 4
AIN4+            -                  16      Analog Input           Positive Analog Input Channel 4
AIN2-          13                   17      Analog Input           Negative Analog Input Channel 2
AIN2+          14                   18      Analog Input           Positive Analog Input Channel 2
VREF-          15                   19      Analog Input           Negative Reference Input
VREF+          16                   20      Analog Input           Positive Reference Input
AGND           17                   21                             Analog Ground
AVDD           18                   22         Analog              Analog Power Supply 4.75V to 5.25V
GAIN0          19                   23         Analog
GAIN1          20                   24      Digital Input                    TABLE 3. GAIN SELECT
                                                                                       GAIN0
                                                                   GAIN1                   0           GAIN
                                                                      0                    1             1
                                                                      0                    0             2
                                                                      1                    1            64
                                                                      1
                                                                                                       128

                 3                                                                                       FN6954.1

                                                                                                       September 9, 2011
                              ISL26132, ISL26134

Pin Descriptions (Continued)

             PIN NUMBER           ANALOG/DIGITAL
                                   INPUT/OUTPUT
NAME     ISL26132  ISL26134                                               DESCRIPTION
SPEED                                Digital Input
         21                   25                                      TABLE 4. DATA RATE SELECT

                                                                   SPEED               DATA RATE

                                                                   0                   10Sps

                                                                   1                   80Sps

PDWN     22                   26  Digital Input                    Power-Down: Holding this pin low powers down the entire
                                                                   converter and resets the ADC.
SCLK     23                   27  Digital Input
                                                                   Serial Clock: Clock out data on the rising edge. Also used to
SDO/RDY  24                   28  Digital Output                   initiate Offset Calibration and Sleep modes. See "Serial Clock
                                                                   Input (SCLK)" on page 14 for more details.

                                                                   Dual-Purpose Output:
                                                                   Data Ready: Indicate valid data by going low.
                                                                   Data Output: Outputs data, MSB first, on the first rising edge
                                                                   of SCLK.

Circuit Description

The ISL26132 (2-channel) and ISL26134 (4-channel) devices are
very low noise 24-bit delta-sigma ADCs that include a
programmable gain amplifier and an input multiplexer. The
ISL26132 offers an on-chip temperature measurement
capability.

The ISL26132, ISL26134 provide pin compatibility and output
data compatibility with the ADS1232/ADS1234, and offer the
same conversion rates of 10Sps and 80Sps.

All the features of the ISL26132, ISL26134 are pin-controllable,
while offset calibration, standby mode, and output conversion
data are accessible through a simple 2-wire interface.

The clock can be selected to come from an internal oscillator, an
external clock signal, or crystal (4.9152MHz typical).

             4                                                                                    FN6954.1

                                                                                       September 9, 2011
                                          ISL26132, ISL26134

Absolute Maximum Ratings                                                                                      Thermal Information

AGND to DGND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V to +0.3V       Thermal Resistance (Typical)                          JA (C/W) JC (C/W)
Analog In to AGND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3 to AVDD+0.3V
Digital In to DGND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3 to DVDD+0.3V          24 Ld TSSOP (Notes 4, 5) . . . . . . . . . . . . . .       65     18
Input Current
                                                                                                              28 Ld TSSOP (Notes 4, 5) . . . . . . . . . . . . . .       63     18
   Momentary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100mA
   Continuous . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10mA  Maximum Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80mW
ESD Rating
  Human Body Model (Per MIL-STD-883 Method 3015.7) . . . . . . . . . . . . .7.5kV                             Maximum Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . .+150C
   Machine Model (Per JESD22-A115). . . . . . . . . . . . . . . . . . . . . . . . . . 450V
  Charged Device Model (Per JESD22-C101) . . . . . . . . . . . . . . . . . . . . . . . . 2kV                  Maximum Storage Temperature Range . . . . . . . . . . . . . .-65C to +150C
Latch-up (Per JEDEC JESD-78B; Class 2, Level A)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100mA @ Room and Hot (+105C)                Pb-Free Reflow Profile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . see link below

                                                                                                              http://www.intersil.com/pbfree/Pb-FreeReflow.asp

                                                                                                              Operating Conditions

                                                                                                              Temperature Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .-40C to +105C
                                                                                                              AVDD to AGND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4.75V to 5.25V
                                                                                                              DVDD to DGND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.7V to 5.25V

CAUTION: Do not operate at or near the maximum ratings listed for extended periods of time. Exposure to such conditions may adversely impact product
reliability and result in failures not covered by warranty.

NOTES:
4. JA is measured with the component mounted on a high effective thermal conductivity test board in free air. See Tech Brief TB379 for details.
5. For JC, the "case temp" location is taken at the package top center.

Electrical Specifications VREF+ = 5V, VREF- = 0V, AVDD = 5V, DVDD = 5V, AGND = DGND = 0V, MCLK = 4.9152MHz, and

TA = -40C to +105C, unless otherwise specified. Boldface limits apply over the operating temperature range, -40C to +105C

                                                                                                              MIN                                                   MAX

SYMBOL              PARAMETER                       TEST LEVEL or NOTES                                       (Note 6)                      TYP    (Note 6)                  UNITS

ANALOG INPUTS

        Differential Input Voltage Range                                                                                  0.5VREF/                                          V

                                                                                                                                            Gain

        Common Mode Input Voltage         Gain = 1, 2                                                         AGND - 0.1                           AVDD + 0.1                V
        Range                             Gain = 64, 128
                                          Gain = 1                                                            AGND+1.5                             AVDD - 1.5                V

                                                                                                                                            20                              nA

        Differential Input Current        Gain = 2                                                                                          40                              nA

                                          Gain = 64, 128                                                                                    1                               nA

SYSTEM PERFORMANCE

        Resolution                        No Missing Codes                                                    24                                                             Bits

                                          Internal Osc. SPEED = High                                                                        80                               SPS

                                          Internal Osc. SPEED = Low                                                                         10                               SPS
                                          External Osc. SPEED = High
        Data Rate                                                                                                         fCLK/61440                                         SPS

                                          External Osc. SPEED = Low                                                       fCLK/49152                                         SPS

                                                                                                                                            0

        Digital Filter Settling Time      Full Setting                                                                                      4                                Conversions

INL Integral Nonlinearity                 Differential Input Gain = 1, 2                                                  0.0002                  0.001 % of FSR (Note 7)

                                          Differential Input Gain = 64, 128                                               0.0004                                            % of FSR
                                                                                                                                                                             (Note 7)

        Input Offset Error                Gain = 1                                                                                          0.4                             ppm of FS

                                          Gain = 128                                                                                        1.5                             ppm of FS

        Input Offset Drift                Gain = 1                                                                                          0.3                              V/C

                                          Gain = 128                                                                                        10                               nV/C

        Gain Error (Note 8)               Gain = 1                                                                        0.007                   0.02                     %

                                          Gain = 128                                                                                        0.02                            %

        Gain Drift                        Gain = 1                                                                                          0.5                              ppm/C

                                          Gain = 128                                                                                        7                                ppm/C

                             5                                                                                                                                                  FN6954.1

                                                                                                                                                                             September 9, 2011
                                        ISL26132, ISL26134

Electrical Specifications VREF+ = 5V, VREF- = 0V, AVDD = 5V, DVDD = 5V, AGND = DGND = 0V, MCLK = 4.9152MHz, and

TA = -40C to +105C, unless otherwise specified. Boldface limits apply over the operating temperature range, -40C to +105C (Continued)

                                                                                 MIN                                    MAX

SYMBOL          PARAMETER               TEST LEVEL or NOTES                      (Note 6)     TYP                       (Note 6)  UNITS

CMRR Common Mode Rejection              At DC, Gain = 1, V = 1V                  85           100                                 dB

                                        At DC, Gain = 128, V = 0.1V                           100                                 dB

        50Hz/60Hz Rejection (Note 9) External 4.9152MHz Clock                                 130                                 dB

PSRR Power Supply Rejection             At DC, Gain = 1, V = 1V                  82           100                                 dB

                                        At DC, Gain = 128, V = 0.1V              100          105                                 dB

        Input Referred Noise            See "Typical Characteristics" beginning
                                        on page 8

        Noise Free Bits                 See "Typical Characteristics" beginning
                                        on page 8

VOLTAGE REFERENCE INPUT

VREF Voltage Reference Input            VREF = VREF+ - VREF-                     1.5          AVDD AVDD + 0.1                     V

VREF- Negative Reference Input                                                   AGND - 0.1           VREF+ - 1.5                 V

VREF+ Positive Reference Input                                                   VREF- + 1.5          AVDD + 0.1                  V

IREF Voltage Reference Input Current                                                          350                                nA

POWER SUPPLY REQUIREMENTS

AVDD Analog Supply Voltage                                                       4.75         5.0                       5.25      V

DVDD Digital Supply Voltage                                                      2.7          3.3                       5.25      V

AIDD Analog Supply Current              Normal Mode, AVDD = 5, Gain = 1, 2                    7                         8.5       mA

                                        Normal Mode, AVDD = 5, Gain = 64, 128                 9                         12        mA

                                        Standby Mode                                          0.2                       3         A

                                        Power-Down                                            0.2                       2.5       A

DIDD Digital Supply Current             Normal Mode, AVDD = 5, Gain = 1, 2                    750                       950       A
                                        Normal Mode, AVDD = 5, Gain = 64, 128
                                                                                              750                       950       A

                                        Standby Mode                                          1.5                       26        A

                                        Power-Down                                            1                         26        A

PD Power Dissipation, Total             Normal Mode, AVDD = 5, Gain = 1, 2                                              49.6      mW
                                        Normal Mode, AVDD = 5, Gain = 64, 128
                                                                                                                        68        mW

                                        Standby Mode                                                                    0.14      mW

                                        Power-Down                                                                      0.14      mW

DIGITAL INPUTS

VIH                                                                              0.7 DVDD                                         V
VIL                                                                              DVDD - 0.4
VOH                                                                                                   0.2 DVDD                    V
VOL
                                        IOH = -1mA                                                                                V
           Input Leakage Current        IOL = 1mA
                                                                                                      0.2 DVDD                    V

                                                                                                                        10       A

        External Clock Input Frequency                                           0.3          4.9152                              MHz

        Serial Clock Input Frequency                                                          1                                   MHz

NOTE:
6. Compliance to datasheet limits is assured by one or more methods: production test, characterization and/or design.
7. FSR = Full Scale Range = VREF/Gain
8. Gain accuracy is calibrated at the factory (AVDD = +5V).
9. Specified for word rate equal to 10Sps.

                              6                                                                                                      FN6954.1

                                                                                                                                  September 9, 2011
                                         ISL26132, ISL26134

Noise Performance

The ISL26132 and ISL26134 provide excellent noise
performance. The noise performance on each of the gain
settings of the PGA at the selected word rates is shown in
Tables 5 and 6.

Resolution in bits decreases by 1-bit if the ADC is operated as a
single-ended input device. Noise measurements are
input-referred, taken with bipolar inputs under the specified
operating conditions, with fCLK = 4.9152MHz.

         TABLE 5. AVDD = 5V, VREF = 5V, DATA RATE = 10Sps

         RMS NOISE   PEAK-TO-PEAK NOISE  NOISE-FREE BITS
                         (nV) (Note 10)       (Note 11)
GAIN     (nV)

1        243         1604                21.6

2        148         977                 21.3

64       10.8        71                  20.1

128      10.2        67                  19.1

         TABLE 6. AVDD = 5V, VREF = 5V, DATA RATE = 80Sps

         RMS NOISE PEAK-TO-PEAK NOISE NOISE-FREE BITS

   GAIN        (nV)  (nV) (Note 10)      (Note 11)

      1        565       3730            20.4

      2        285       1880            20.3

     64        28.3       187            18.7

    128        27         178            17.7

NOTES:

10. The peak-to-peak noise number is 6.6 times the rms value. This
     encompasses 99.99% of the noise excursions that may occur. This
     value best represents the worst case noise that could occur in the
     output conversion words from the converter.

11. Noise-Free Bits is defined as: Noise-Free Bits = ln(FSR/peak-to-peak
     noise)/ln(2) where FSR is the full scale range of the converter,
     VREF/Gain.

                     7                                                    FN6954.1

                                                                          September 9, 2011
                                                        ISL26132, ISL26134

Typical Characteristics                                                       300
                                                                                       GAIN = 1, N = 1024
        10                                                                             RATE = 10Sps
                       GAIN = 1
                       RATE = 10Sps                                           250 STD DEV = 1.635 LSB
                                                                                       VREF = 2.5V
          5
                                                                              200
OUTPUT CODE (LSB)
                   0                                                  COUNTS  150

                                                                                                                                       100
                   -5

                                                                                                                                         50

                   -10     200          400  600        800     1000             0
                        0                                                          -7 -6 -5 -4 -3 -2 -1 0 1 2 3 4 5 6 7
                                                                                                                OUTPUT CODE (LSB)
                                        TIME (SAMPLES)
                                                                                 FIGURE 3. NOISE HISTOGRAM AT GAIN = 1, 10Sps
                           FIGURE 2. NOISE AT GAIN = 1, 10Sps
                                                                              250
                   10                                                                 GAIN = 2, N = 1024
                          GAIN = 2                                                    RATE = 10Sps
                          RATE = 10Sps
                                                                              200 STD DEV = 1.989 LSB
                    5                                                                 VREF = 2.5V

OUTPUT CODE (LSB)  0                                                  COUNTS  150

                   -5                                                         100

                                                                               50

                   -10     200          400  600        800     1000          0                                                              -8  -6  -4  -2  0  2           4  6  8
                        0                                       1000

                                        TIME (SAMPLES)                                                                                                   OUTPUT CODE (LSB)

                           FIGURE 4. NOISE AT GAIN = 2, 10Sps                     FIGURE 5. NOISE HISTOGRAM AT GAIN = 2, 10Sps

                   20                                                         120
                           GAIN = 64                                                  GAIN = 64, N = 1024
                                                                                      RATE = 10Sps
                   15 RATE = 10Sps
                                                                              100 STD DEV = 4.627 LSB
OUTPUT CODE (LSB)  10                                                                 VREF = 2.5V

                                                                               80

                   5                                                  COUNTS

                                                                              60

                   0

                                                                              40

                   -5

                   -10                                                        20

                   -15                                                        0
                        0
                           200          400  600        800                   -20 -15 -10 -5                                                                 0  5           10 15 20

                                        TIME (SAMPLES)                                                                                                   OUTPUT CODE (LSB)

                           FIGURE 6. NOISE AT GAIN = 64, 10Sps                FIGURE 7. NOISE HISTOGRAM AT GAIN = 64, 10Sps

                                        8                                                                                                                                         FN6954.1

                                                                                                                                                                               September 9, 2011
                                                        ISL26132, ISL26134

Typical Characteristics (Continued)OUTPUT CODE (LSB)                  COUNTS  60
                                                                                     GAIN = 128, N = 1024
         50                                                                          RATE = 10Sps
                GAIN = 128
                RATE = 10Sps                                                  50 STD DEV = 8.757 LSB
                                                                                     VREF = 2.5V
         30
                                                                              40
         10
                                                                              30
        -10
                                                                              20
        -30
                                                                              10

                   -50    200           400     600     800     1000          0
                       0                                                       -30 -25 -20 -15 -10 -5 0 5 10 15 20 25 30
                                                                                                             OUTPUT CODE (LSB)
                                        TIME (SAMPLES)
                                                                              FIGURE 9. NOISE HISTOGRAM AT GAIN = 128, 10Sps
                          FIGURE 8. NOISE AT GAIN = 128, 10Sps

                   25                                                         120
                          GAIN = 1                                                   GAIN = 1, N = 1024
                                                                                     RATE = 80Sps
                   20 RATE = 80Sps
                                                                              100 STD DEV = 3.791 LSB
                   15                                                                VREF = 2.5V

OUTPUT CODE (LSB)  10                                                          80

                   5                                                  COUNTS

                   0                                                          60

                   -5

                   -10                                                        40

                   -15                                                        20

                   -20

                   -25                                                        0
                       0  200           400     600     800     1000          -15  -10  -5                 0  5  10          15

                                        TIME (SAMPLES)                                  OUTPUT CODE (LSB)

                          FIGURE 10. NOISE AT GAIN = 1, 80Sps                 FIGURE 11. NOISE HISTOGRAM AT GAIN = 1, 80Sps

                   25                                                         120
                          GAIN = 2                                                     GAIN = 2, N = 1024
                          RATE = 80Sps                                                 RATE = 80Sps

                   15                                                         100 STD DEV = 3.831 LSB
                                                                                       VREF = 2.5V
OUTPUT CODE (LSB)
                                                                               80

                   5                                                  COUNTS

                                                                              60

                   -5

                                                                              40

                   -15                                                        20

                   -25 0  200           400     600     800     1000          0

                                                                              -15  -10  -5                 0  5  10          15

                                        TIME (SAMPLES)                                  OUTPUT CODE (LSB)

                          FIGURE 12. NOISE AT GAIN = 2, 80Sps                 FIGURE 13. NOISE HISTOGRAM AT GAIN = 2, 80Sps

                                             9                                                                               FN6954.1

                                                                                                                 September 9, 2011
                                                                      ISL26132, ISL26134

Typical Characteristics (Continued)                                                                                                             50
                                                                                                                                                       GAIN = 64, N = 1024
        100
                 GAIN = 64                                                                                                                             RATE = 80Sps
                 RATE = 80Sps
                                                                                                                                                40 STD DEV = 12.15 LSB
          50                                                                                                                                           VREF = 2.5V

OUTPUT CODE (LSB)                                                                                                                     30COUNTS
                   0

                                                                                                                                      20

                   -50
                                                                                                                                         10

                   -100     200         400  600                      800  1000                                                                 0
                         0                                                 1000                                                                  -40 -35 -30 -25 -20 -15 -10 -5 0 5 10 15 20 25 30 35 40

                                        TIME (SAMPLES)                                                                                                                        OUTPUT CODE (LSB)

                            FIGURE 14. NOISE AT GAIN = 64, 80Sps                                                                                FIGURE 15. NOISE HISTOGRAM AT GAIN = 64, 80Sps

                   160                                                                                                                          30
                            GAIN = 128                                                                                                                GAIN = 128, N = 1024
                                                                                                                                                      RATE = 80Sps
                   120 RATE = 80Sps
                                                                                                                                                25 STD DEV = 23.215 LSB
                   80                                                                                                                                 VREF = 2.5V

OUTPUT CODE (LSB)  40                                                                                                                           20

                   0                                                                                                                    COUNTS

                                                                                                                                                15

                   -40

                   -80                                                                                                                          10

                   -120

                                                                                                                                                5

                   -160

                   -200                                                                                                                         0
                         0
                            200         400  600                      800                                                                       -80 -60 -40 -20             0  20 40 60 80

                                        TIME (SAMPLES)                                                                                                        OUTPUT CODE (LSB)

                            FIGURE 16. NOISE AT GAIN = 128, 80Sps                                                                               FIGURE 17. NOISE HISTOGRAM AT GAIN = 128, 80Sps

                   10                                                                                                                   10000

                   8             NORMAL MODE, PGA = 64.128

CURRENT (mA)       6                                                             CURRENT (A)                                           1000             NORMAL MODE, ALL PGA GAINS
                                             NORMAL MODE, PGA = 1, 2                                                                     100                     POWERDOWN MODE
                                                                                                                                           10
                   4

                   2

                   0                                                                                                                            1

                   -40      -10         20   50                       80   110                                                                      -40  -10  20               50    80          110

                                        TEMPERATURE (C)                                                                                                      TEMPERATURE (C)

                         FIGURE 18. ANALOG CURRENT vs TEMPERATURE                                                                                   FIGURE 19. DIGITAL CURRENT vs TEMPERATURE

                                        10                                                                                                                                                     FN6954.1

                                                                                                                                                                                     September 9, 2011
                                        ISL26132, ISL26134

Typical Characteristics (Continued)                                                                                                 10000

         11.0                                                                                                                              GAIN = 1, 80Sps
                                                                   WORD RATE = 10Sps
                                                                                                                                           64k FFT
         10.8                                                                                                                              25 AVERAGES

         10.6                                                                                                                       1000

         10.4
DATA RATE (Sps)
                                                                                                                     NOISE (nV/Hz)
10.2

                                                                                                                      100
10.0

9.8

9.6                                                                                                                                 10           0.1        1               10
-40  -10  20                 50         80                                            110                                              0.01

          TEMPERATURE (C)                                                                                                                                  FREQUENCY (Hz)

FIGURE 20. TYPICAL WORD RATE vs TEMPERATURE USING                                          FIGURE 21. NOISE DENSITY vs FREQUENCY AT GAIN = 1, 80Sps
                 INTERNAL OSCILLATOR

                             100
                                       GAIN = 128, 80Sps
                                       64k FFT
                                       25 AVERAGES

              NOISE (nV/Hz)      10

                                 1                 0.1                                     1                                                 10
                                  0.01

                                                                                      FREQUENCY (Hz)

              FIGURE 22. NOISE DENSITY vs FREQUENCY AT GAIN = 128, 80Sps

          11                                                                                                                                                                    FN6954.1

                                                                                                                                                                            September 9, 2011
                                ISL26132, ISL26134

Functional Description                                                The input span of the ADC is 0.5 VREF/GAIN. For a 5V VREF and
                                                                      a gain of 1x, the input span will be 5VP-P fully differential as
Analog Inputs                                                         shown in Figure 23. Note that input voltages that exceed the
                                                                      supply rails by more than 100mV will turn on the ESD protection
The analog signal inputs to the ISL26132 connect to a 2-Channel       diodes and degrade measurement accuracy.
differential multiplexer and the ISL26134 connect to a 4-Channel
differential multiplexer (Mux). The multiplexer connects a pair of    If the differential input exceeds well above the +VE or the -VE FS
inputs to the positive and negative inputs (AINx+, AINx-), selected   (by ~1.5x times) the output code will clip to the corresponding FS
by the Channel Select Pins A0 and A1 (ISL26134 only). Input           value. Under such conditions, the output data rate will become
channel selection is shown in Table 7. On the ISL26132, the           1/4th of the original value as the Digital State Machine will
TEMP pin is used to select the Temperature Sensor function.           RESET the Delta-Sigma Modulator and the Decimation Filter.

          TABLE 7. INPUT CHANNEL SELECTION                            Temperature Sensor (ISL26132 only)

CHANNEL SELECT PINS      ANALOG INPUT PINS SELECTED                   When the TEMP pin of the ISL26132 is set High, the input

      A1  A0             AIN+                     AIN-                multiplexer is connected to a pair of diodes, which are scaled in

                                                                      both size and current. The voltage difference measured between

      0   0              AIN1+                    AIN1-               them corresponds to the temperature of the die according to

      0   1              AIN2+                    AIN2-               Equation 1:

      1   0              AIN3+                    AIN3-               V= 102.2mV + (379VT(C))Gain                              (EQ. 1)

      1   1              AIN4+                    AIN4-               Note: Valid only for GAIN = 1x or 2x

Whenever the MUX channel is changed (i.e. if any one of the           Where T is the temperature of the die, and Gain = the PGA Gain
following inputs - A0/A1, Gain1/0, SPEED is changed), the             Setting.
digital logic will automatically restart the digital filter and will
cause SDO/RDY to go low only when the output is fully settled.        At a temperature of +25C, the measured voltage will be
But if the input itself is suddenly changed, then the user needs to   approximately 111.7mV. Note that this measurement indicates
ignore first four RDY pulses (going low) to get an accurate           only the temperature of the die itself. Applying the result to
measurement of the input signal.                                      correct for the temperature drift of a device external to the
                                                                      package requires that thermal coupling between the sensor and
                           1.25V                                      the die be taken into account.

3.75                                                                  Low-Noise Programmable Gain Amplifier
                                                                      (PGA)
2.50                                                     AIN+
                                                                      The chopper-stabilized programmable gain amplifier features a
1.25      INPUT VOLTAGE RANGE = 0.5VREF/GAIN                         variety of gain settings to achieve maximum dynamic range and
3.75                        VREF = 5V, GAIN = 1X                      measurement accuracy from popular sensor types with excellent
                                                                      low noise performance, input offset error, and low drift, and with
2.50                                                     AIN-         minimal external parts count. The GAIN0 and GAIN1 pins allow the
                                                                      user to select gain settings of 1x, 2x, 64x, or 128x. A block diagram
                                                                      is shown in Figure 24. The differential input stage provides a gain of
                                                                      64, which is bypassed when the lower gain settings are selected.
                                                                      The lower gain settings (1 and 2) will accept inputs with common
                                                                      mode voltages up to 100mV outside the rails, allowing the device to
                                                                      accept ground-referred signals. At gain settings of 64 or 128 the
                                                                      common mode voltage at the inputs is limited to 1.5V inside the
                                                                      supply rails while maintaining specified measurement accuracy.

1.25
                       2.50V

    FIGURE 23. DIFFERENTIAL INPUT FOR VREF = 5V, GAIN = 1X

                     12                                                                                   FN6954.1

                                                                                                    September 9, 2011
           ISL26132, ISL26134

    AINx+  +                                                                 CAP
              A1                                                      RINT

           -                                                                      ADC
               RF1

           R1
               RF2

           -                                                          RINT
             A2
    AINx-
           +

                                                                               CAP

FIGURE 24. SIMPLIFIED PROGRAMMABLE GAIN AMPLIFIER BLOCK DIAGRAM

Filtering PGA Output Noise                                            If the ADC is to be operated from a crystal, it should be located
                                                                      close to the package pins of the ADC. Note that external loading
The programmable gain amplifier, as shown in Figure 24,               capacitors for the crystal are not required as there are loading
includes a passive RC filter on its output. The resistors are         capacitors built into the silicon, although the capacitor values are
located inside the chip on the outputs of the differential amplifier  optimized for operation with a 4.9152MHz crystal.
stages. The capacitor (nominally a 100nF C0G ceramic or a PPS
film (Polyphenylene sulfide)) for the filter is connected to the two  The XTALOUT pin is not intended to drive external circuits.
CAP pins of the chip. The outputs of the differential amplifier
stages of the PGA are filtered before their signals are presented     XTALIN/       CRYSTAL
to the delta-sigma modulator. This filter reduces the amount of       CLOCK       OSCILLATOR
noise by limiting the signal bandwidth and filters the chopping
artifacts of the chopped PGA stage.                                                           CLOCK DETECT

Voltage Reference Inputs (VREF+, VREF-)                                                       INTERNAL                   EN

The voltage reference for the ADC is derived from the difference                              OSCILLATOR
in the voltages presented to the VREF+ and VREF- pins;
VREF = (VREF+ - VREF-). The ADCs are specified with a voltage         XTALOUT
reference value of 5V, but a voltage reference as low as 1.5V can
be used. For proper operation, the voltage on the VREF+ pin                                                MUX
should not be greater than AVDD + 0.1V and the voltage on the                                                    TO ADC
VREF- pin should not be more negative than AGND - 0.1V.
                                                                                  FIGURE 25. CLOCK BLOCK DIAGRAM
Clock Sources
                                                                      Digital Filter Characteristics
The ISL26132, ISL26134 can operate from an internal oscillator,
an external clock source, or from a crystal connected between         The digital filter inside the ADC is a fourth-order Siinc filter.
the XTALIN/CLOCK and XTALOUT pins. See the block diagram of           Figures 26 and 27 illustrate the filter response for the ADC when
the clock system in Figure 25. When the ADC is powered up, the        it is operated from a 4.9152MHz crystal. The internal oscillator is
CLOCK DETECT block determines if an external clock source is          factory trimmed so the frequency response for the filter will be
present. If a clock greater than 300kHz is present on the             much the same when using the internal oscillator. The figures
XTALIN/CLOCK pin, the circuitry will disable the internal oscillator  illustrate that when the converter is operated at 10Sps the digital
on the chip and use the external clock as the clock to drive the      filter provides excellent rejection of 50Hz and 60Hz line
chip circuitry. If the ADC is to be operated from the internal        interference.
oscillator, the XTALIN/CLOCK pin should be grounded.

13                                                                                                                       FN6954.1

                                                                                              September 9, 2011
                                              ISL26132, ISL26134

             0                                                                            Serial Clock Input (SCLK)
                                                      DATA RATE = 10 SSpPsS
                                                                                          The serial clock input is provided with hysteresis to minimize
           -50                                                                            false triggering. Nevertheless, care should be taken to ensure
                                                                                          reliable clocking.
GAIN (dB)
                                                                                          Filter Settling Time and ADC Latency
           -100
                                                                                          Whenever the analog signal into the ISL26132, ISL26134
           -150                                                                           converters is changed, the effects of the digital filter must be
                  0 10 20 30 40 50 60 70 80 90 100                                        taken into account. The filter takes four data ready periods for
                                         FREQUENCY (Hz)                                   the output code to fully reflect a new value at the analog input. If
                                                                                          the multiplexer control input is changed, the modulator and the
FIGURE 26. 10Sps: FREQUENCY RESPONSE OUT TO 100Hz                                         digital filter are reset, and the device uses four data ready
                                                                                          periods to fully settle to yield a digital code that accurately
           -50                                                                            represents the analog input. Therefore, from the time the control
                                                                                          inputs for the multiplexer are changed until the SDO/RDY goes
           -60                                                                            low, four data ready periods will elapse. The settling time delay
                                                DATA RATE = 10Sps                         after a multiplexer channel change is listed in Table 8 for the
                                                                                          converter operating in continuous conversion mode.
           -70

           -80

GAIN (dB)  -90

           -100

           -110

           -120

           -130

           -140

           -150                                                              65

                 45   50      55          60

                          FREQUENCY (Hz)

FIGURE 27. 10Sps: 50/60Hz NOISE REJECTION, 45Hz TO 65Hz

                                                                             TABLE 8. SETTLING TIME

                                                                   DESCRIPTION

           PARAMETER                                               (fCLK = 4.9152MHz)                MIN  MAX  UNITS
                 tS                                                                                        50    s
                                          A0, A1, SPEED, Gain1, Gain0 change                         40
                 t1                                                                                        55   ms
                                                                             set-up time                  405   ms

                                  Settling time                                           SPEED = 1  54

                                                                                          SPEED = 0  404

A0, A1, SPEED, Gain1, Gain0                                                                          t1
        SDO/RDY
                                                        tS

                                  FIGURE 28. SDO/RDY DELAY AFTER MULTIPLEXER CHANGE

                          14                                                                                   FN6954.1

                                                                                                               September 9, 2011
                                       ISL26132, ISL26134

SDO/RDY

                               FIGURE 29. SDO/RDY DELAY AFTER MULTIPLEXER CHANGE

Conversion Data Rate                                                  Reading Conversion Data from the Serial
                                                                      Data Output/Ready SDO/RDY Pin
The SPEED pin is used to select between the 10Sps and 80Sps
conversion rates. The 10Sps rate (SPEED = Low) is preferred in        When the ADC is powered, it will automatically begin doing
applications requiring 50/60Hz noise rejection. Note that the         conversions. The SDO/RDY signal will go low to indicate the
sample rate is directly related to the oscillator frequency, as       completion of a conversion. After the SDO/RDY signal goes low,
491,520 clocks are required to perform a conversion at the            the MSB data bit of the conversion word will be output from the
10Sps rate, and 61,440 clocks at the 80Sps rate.                      SDO/RDY pin after SCLK is transitioned from a low to a high.
                                                                      Each subsequent new data bit is also output on the rising edge of
Output Data Format                                                    SCLK (see Figure 30). The receiving device should use the falling
                                                                      edge of SCLK to latch the data bits. After the 24th SCLK, the
The 24-bit converter output word is delivered in two's                SDO/RDY output will remain in the state of the LSB data bit until
complement format. Input exceeding full scale results in a            a new conversion is completed. At this time, the SDO/RDY will go
clipped output which will not return to in-range values until after   high if low and then go low to indicate that a new conversion
the input signal has returned to the specified allowable voltage      word is available. If not all data bits are read from the SDO/RDY
range and the digital filter has settled as discussed previously.     pin prior to the completion of a new conversion, they will be
                                                                      overwritten. SCLK should be low during time t6, as shown in
TABLE 9. OUTPUT CODES CORRESPONDING TO INPUT                          Figure 30, when SDO/RDY is high.

INPUT SIGNAL                       OUTPUT CODE (HEX)                  If the user wants the SDO/RDY signal to go high after reading the
                                                                      24 bits of the conversion data word, a 25th SCLK can be issued.
+ 0.5VREF/GAIN                        7FFFFF                         The 25th SCLK will force the SDO/RDY signal to go high and
(+0.5VREF/GAIN)/(223 - 1)              000001                         remain high until it falls to signal that a new conversion word is
0                                      000000                         available. Figure 31 illustrates the behavior of the SDO/RDY
(-0.5VREF/GAIN)/(223 - 1)              FFFFFF                         signal when a 25th SCLK is used.
- 0.5VREF/GAIN                        800000

                       DATA READY                               DATA                   NEW DATA READY
SDO/RDY
                                       MSB                                    LSB
                                         23 22 21                             0

                                               t4                                  t5

                                   t2                                 t3                                        t6

SCLK                                   1                                  24

                                                                                                      t3
                                                                                                            t7

                           FIGURE 30. OUTPUT DATA WAVEFORMS USING 24 SCLKS TO READ CONVERSION DATA

                           15                                                                                       FN6954.1

                                                                                                                September 9, 2011
                                    ISL26132, ISL26134

                                    TABLE 10. INTERFACE TIMING CHARACTERISTICS

PARAMETER            DESCRIPTION                                            MIN              TYP       MAX                                 UNITS
      t2
      t3             SDO/RDY Low to first SLK                                  0                                                           ns
      t4
      t5             SCLK pulsewidth, Low or High                           100                                                            ns
      t6
      t7             SCLK High to Data Valid                                                           50                                  ns

                     Data Hold after SCLK High                                 0                                                           ns

                     Register Update Time                                      39                                                          s

                 Conversion Period       SPEED = 1                                           12.5                                          ms

                                         SPEED = 0                                           100                                           ms

                                                                      DATA

                     DATA READY                                                                        NEW DATA READY

SDO/RDY                                     23      22                21                 0
     SCLK
                                                                                                       25TH SCLK FORCES
                                                                                                          SDO/RDY HIGH

                                         1                                           24      25

                     FIGURE 31. OUTPUT DATA WAVEFORMS FOR SDO/RDY POLLING

                                                                                         DATA READY AFTER CALIBRATION

SDO/RDY                             23 22 21                                0                                          23

                                                                            CALIBRATION BEGINS

           SCLK      1                                                    24 25 26

                                                                                                   t8

                                    FIGURE 32. OFFSET CALIBRATION WAVEFORMS

                                                                               STANDBY MODE            DATA READY

SDO/RDY              23 22 21                       0                                                                                  23
     SCLK                                                                                        START
                 1                              24                                           CONVERSION

                     t9                                                                                 t11
                                    t10

                                    FIGURE 33. STANDBY MODE WAVEFORMS

Offset Calibration Control                                            stored and used to digitally remove the offset error from future
                                                                      conversion words. The SDO/RDY output will fall to indicate the
The offset internal to the ADC can be removed by performing an        completion of the offset calibration operation.
offset calibration operation. Offset calibration can be initiated
immediately after reading a conversion word with 24 SCLKs by                       TABLE 11. SDO/RDY DELAY AFTER CALIBRATION
issuing two additional SCLKs. The offset calibration operation will
begin immediately after the 26th SCLK occurs. Figure 32                   PARAMETER                    MIN         MAX                     UNITS
illustrates the timing details for the offset calibration operation.                                                                        ms
                                                                               t8        SPEED = 1     108         109                      ms
During offset calibration, the analog inputs are shorted internally
and a regular conversion is performed. This conversion generates                         SPEED = 0     808         809
a conversion word that represents the offset error. This value is

                 16                                                                                                                        FN6954.1

                                                                                                                       September 9, 2011
                                          ISL26132, ISL26134

Standby Mode Operation                                             Performing Offset Calibration After Standby
                                                                   Mode
The ADC can be put into standby mode to save power. Standby
mode reduces the power to all circuits in the device except the    To perform an offset calibration automatically upon returning
crystal oscillator amplifier. To enter the standby mode, take the  from standby, deliver 2 or more additional SCLKs following a
SCLK signal high and hold it high after SDO/RDY falls. The         data read cycle, and then set and hold SCLK high. The device will
converter will remain in standby mode as long as SCLK is held      remain in Standby as long as SCLK remains high. A calibration
high. To return to normal operation, take SCLK back low and wait   cycle will begin once SCLK is brought low again to resume
for the SDO/RDY to fall to indicate that a new conversion has      normal operation. Additional time will be required to perform the
completed. Figure 33 and Table 12 illustrate the details of        calibration after returning from Standby. Figure 34 and Table 13
standby mode.                                                      illustrate the details of performing offset calibration after
                                                                   standby mode.
Supply currents are equal in Standby and Power-down modes
unless a Crystal is used. If the Crystal is used, the Crystal
amplifier is turned ON, even in the standby mode.

                                          TABLE 12. STANDBY MODE TIMING

PARAMETER                DESCRIPTION                               MIN                  MAX        UNITS
      t9                SCLK High after                                                 12.44       ms
                        SDO/RDY Low       SPEED = 1                0                    99.94
      t10
                    Standby Mode Delay    SPEED = 0                0                      60
      t11                                                                                410
                    SDO/RDY falling edge  SPEED = 1                12.5
                        after SCLK Low
                                          SPEED = 0                100

                                          SPEED = 1                50

                                          SPEED = 0                400

                           TABLE 13. OFFSET CALIBRATION TIMING AFTER STANDY

PARAMETER           DESCRIPTION                                    MIN                  MAX        UNITS
      t12                                                                               113         ms
                    SDO/RDY Low after          SPEED = 1           108                  813         ms
        SDO/RDY
              SCLK      SCLK Low               SPEED = 0           808

                                                                   STANDBY MODE  DATA READY AFTER CALIBRATION

                           23 22 21            0                                 BEGIN         23

                                                                                 CALIBRATION

                        1                      24 25

                                          t10                                    t12

                           FIGURE 34. OFFSET CALIBRATION WAVEFORMS AFTER STANDBY

                    17                                                                                         FN6954.1

                                                                                                   September 9, 2011
                     ISL26132, ISL26134

Operation of PDWN                                                            AVDD
                                                                             DVDD
PDWN must transition from low to high after both power supplies
have settled to specified levels in order to initiate a correct              PDWN
power-up reset (Figure 35). This can be implemented by an
external controller or a simple RC delay circuit, as shown in                                   10s
Figure 36.
                                                                     FIGURE 35. POWER-DOWN TIMING RELATIVE TO SUPPLIES
In order to reduce power consumption, the user can assert the
Power-down mode by bringing PDWN Low as shown in Figure 37.                  DVDD
All circuitry is shut down in this mode, including the Crystal
Oscillator. After PDWN is brought High to resume operation, the                     1k
reset delay varies depending on the clock source used. While an                      2.2nF
external clock source will resume operation immediately, a
circuit utilizing a crystal will incur about a 20 millisecond delay
due to the inherent start-up time of this type of oscillator.

                                                                                                CONNECT TO
                                                                                                PDWN PIN

                                                                             FIGURE 36. PDWNDELAY CIRCUIT

                                                                             START        DATA

                     POWER-DOWN                                         CLK  CONVERSION READY
                           MODE                                      SOURCE
                                                                     WAKEUP
                              tt1144
             PDWN
           SDO/RDY                                                   t13     t11

               SCLK

                     FIGURE 37. POWER-DOWN MODE WAVEFORMS

PARAMETER                              TABLE 14. POWER-DOWN RECOVERY TIMING         TYP                      UNITS
      t13                                                                           7.95                       s
                    DESCRIPTION                                                     0.16                       s
      t14                                                                           5.6                        ms
           Clock Recovery after PDWN Internal Oscillator
           High                                                                      26                     s (min)

                                                  External Clock Source

                                                  4.9152MHz Crystal
                                                  Oscillator

           PDWN Pulse Duration

           18                                                                                                         FN6954.1

                                                                                                            September 9, 2011
           ISL26132, ISL26134

Applications Information                                           scale output from the load cell will be 10mV. On a gain of 128x
                                                                   and sample rate of 10Sps, the converter noise is 67nVP-P. The
Power-up Sequence Initialization and                             converter will achieve 10mV/67nVP-P = 149,250 noise free
Configuration                                                      counts across its 10mV input signal. This equates to 14,925
                                                                   counts per mV of input signal. If five output words are averaged
The sequence to properly power-up and initialize the device are    together this can be improved by 5 to yield 5*14925
as follows. For details on individual functions, refer to their    counts = 33,370 counts per mV of input signal with an effective
descriptions.                                                      update rate of 2 readings per second.

1. AVDD, DVDD ramp to specified levels                            THERMOCOUPLE MEASUREMENT
2. Apply External Clock
3. Pull PDWN High to initiate Reset                               Figure 39 illustrates the ISL26132 in a thermocouple
4. Device begins conversion                                       application. As shown, the 4.096V reference combined with the
5. SDO/RDY goes low at end of first conversion                    PGA gain set to 128x sets the input span of the converter to
                                                                   16mV. This supports the K type thermocouple measurement for
OPTIONAL ACTIONS                                                   temperatures from -270C at -6.485mV to +380C at about
Perform Offset Calibration                                       16mV.
Place device in Standby
Return device from Standby                                       If a higher temperature is preferred, the PGA can be set to 64x to
Read on-chip Temperature (applicable to ISL26132 only)           provide a converter span of 32mV. The will allow the converter
                                                                   to support temperature measurement with the K type
Application Examples                                               thermocouple up to about +765C.

WEIGH SCALE SYSTEM                                                 In the circuit shown, the thermocouple is referenced to a voltage
Figure 38 illustrates the ISL26132 connected to a load cell. The   dictated by the resistor divider from the +5V supply to ground.
A/D converter is configured for a gain of 128x and a sample rate   These set the common mode voltage at about 2.5V. The 5M
of 10Sps. If a load cell with 2mV/V sensitivity is used, the full  resistors provide a means for detection of an open thermocouple.
                                                                   If the thermocouple fails open or is not connected, the bias
                                                                   through the 5M resistors will cause the input to the PGA to go to
                                                                   full scale.

5V                                                                                                        3V

           0.1F      18                                           1

                      AVDD                                         DVDD       20              VDD

                     16 VREF+                                      GAIN1
                       9
                           CAP                                         GAIN0  19  GAIN = 128
                                                                   SDO/RDY    24
                  0.1F
-       +            10 CAP                                        SCLK 23                         MICRO
                                                                                              CONTROLLER

                      ISL26132                                                22
                                                                   PDWN

                  11 AIN+1                                         XTALOUT 4

                  12  AIN-1     XTALIN/CLOCK                                  3
                  14  AIN+2                 SPEED                             21
                  13  AIN-2                       A0                          8

                  15 VREF-                                         TEMP 7

                      AGND                                         DGND                       GND

                      17                                           2, 5, 6

           FIGURE 38. WEIGH SCALE APPLICATION

    19                                                                                                        FN6954.1

                                                                                                              September 9, 2011
                                    ISL26132, ISL26134

          +5V                             0.1F                                                                                +3V
                5M                                                                                      0.1F
                    ISL21009                                 18           1
TYPE K               4.096V                            AVDD                                                  MICRO
                5M                               16 VREF+           DVDD                               CONTROLLER
                                    10nF                                        20
                                                 11 AIN+1                                  4.9152
                    10k                                              GAIN1                 MHz
                                                                     GAIN0 19
                    10k                                          SDO/RDY 24
                               1F                                    SCLK 23

                                                                                22
                                                                     PDWN
                                                                 XTALOUT 4

                                                 12  AIN-1
                                                     AIN+2
                                                 14  AIN-2       XTALIN/CLOCK          3
                                                 13                          SPEED     21
                                                                                   A0  8

                                                 15 VREF-        TEMP 7

                                                     AGND        DGND

                                                     17          2, 5, 6

                                                        FIGURE 39. THERMOCOUPLE MEASUREMENT APPLICATION

PCB Board Layout and System
Configuration

The ISL26132,ISL26134 ADC is a very low noise converter. To
achieve the full performance available from the device will
require attention to the printed circuit layout of the circuit board.
Care should be taken to have a full ground plane without
impairments (traces running through it) directly under the chip
on the back side of the circuit board. The analog input signals
should be laid down adjacent (AIN+ and AIN- for each channel) to
achieve good differential signal practice and routed away from
any traces carrying active digital signals. The connections from
the CAP pins to the off-chip filter capacitor should be short, and
without any digital signals nearby. The crystal, if used should be
connected with relatively short leads. No active digital signals
should be routed near or under the crystal case or near the
traces, which connect it to the ADC. The AGND and DGND pins of
the ADC should be connected to a common solid ground plane.
All digital signals to the chip should be powered from the same
supply, as that used for DVDD (do not allow digital signals to be
active high unless the DVDD supply to the chip is alive). Route all
active digital signals in a way to keep distance from any analog
pin on the device (AIN, VREF, CAP, AVDD). Power on the AVDD
supply should be active before the VREF voltage is present.

PCB layout patterns for the chips (ISL26132 and ISL26134) are
found on the respective package outline drawings on pages 22,
and 23.

                    20                                                                                                              FN6954.1

                                                                                                                                    September 9, 2011
                    ISL26132, ISL26134

Revision History

The revision history provided is for informational purposes only and is believed to be accurate, but not warranted. Please go to web to make
sure you have the latest Rev.

DATE      REVISION                   CHANGE

09/08/11  FN6954.1  Power Supply Requirements on page 6 - AIDD - Analog Supply Current - Normal Mode, AVDD = 5, Gain = 1,2
                    changed TYP and MAX from "6, 7.3" to "7, 8.5"
                    Power Dissipation, Total Normal Mode, AVDD = 5, Gain = 1, 2 changed from "43.3" to "49.6" mW (Max)

08/22/11  FN6954.0 Initial Release.

Products

Intersil Corporation is a leader in the design and manufacture of high-performance analog semiconductors. The Company's products
address some of the industry's fastest growing markets, such as, flat panel displays, cell phones, handheld products, and notebooks.
Intersil's product families address power management and analog signal processing functions. Go to www.intersil.com/products for a
complete list of Intersil product families.

For a complete listing of Applications, Related Documentation and Related Parts, please see the respective device information page on
intersil.com: ISL26132, ISL26134

To report errors or suggestions for this datasheet, please go to www.intersil.com/askourstaff

FITs are available from our website at http://rel.intersil.com/reports/search.php

                                                           For additional products, see www.intersil.com/product_tree

                                 Intersil products are manufactured, assembled and tested utilizing ISO9000 quality systems as noted
                                                      in the quality certifications found at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time
without notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be
accurate and reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third
parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.

                                            For information regarding Intersil Corporation and its products, see www.intersil.com

          21                                 FN6954.1

                                             September 9, 2011
                                                  ISL26132, ISL26134

Package Outline Drawing

M24.173

24 LEAD THIN SHRINK SMALL OUTLINE PACKAGE (TSSOP)
Rev 1, 5/10

                                                                              A
                                                          13
                                       7.80 0.10

                             24                         13                                 SEE DETAIL "X"

6.40

        4.40 0.10                                               PIN #1
                                                               I.D. MARK

        2           3

        0.20 C B A 1                                    12

                                                  0.65                           B         0.15 +0.05
                                                                                                  -0.06
                                       TOP VIEW                                                          END VIEW

                                                                                                           1.00 REF

                          H                       - 0.05
              C
                                                                                 1.20 MAX  0.90 +0.15                                    GAUGE
SEATING PLANE                                                                                     -0.10                                  PLANE 0.25
             0.10 C                              0.25 +0.05    5
                                                        -0.06                                          0.05 MIN                                 0-8
                                                                                                      0.15 MAX                             0.60 0.15
                                       0.10 M C B A
                                                                                                                             DETAIL "X"
                                       SIDE VIEW

                                                               (1.45)

(5.65)                                                                              NOTES:

                       (0.65 TYP)                       (0.35 TYP)                      1. Dimension does not include mold flash, protrusions or gate burrs.
                                                                                             Mold flash, protrusions or gate burrs shall not exceed 0.15 per side.
                       TYPICAL RECOMMENDED LAND PATTERN
                                                                                        2. Dimension does not include interlead flash or protrusion. Interlead
                                                                                             flash or protrusion shall not exceed 0.25 per side.

                                                                                        3. Dimensions are measured at datum plane H.
                                                                                        4. Dimensioning and tolerancing per ASME Y14.5M-1994.
                                                                                        5. Dimension does not include dambar protrusion. Allowable protrusion

                                                                                             shall be 0.08mm total in excess of dimension at maximum material
                                                                                             condition. Minimum space between protrusion and adjacent lead
                                                                                             is 0.07mm.
                                                                                        6. Dimension in ( ) are for reference only.
                                                                                        7. Conforms to JEDEC MO-153.

                                   22                                                                                                    FN6954.1

                                                                                                                                         September 9, 2011
                                               ISL26132, ISL26134

Package Outline Drawing

M28.173

28 LEAD THIN SHRINK SMALL OUTLINE PACKAGE (TSSOP)
Rev 1, 5/10

                                                                                                             A

                                                       13                                                                 SEE DETAIL "X"
                                     9.70 0.10

                     28                                          15

6.40

        4.40 0.10                                                    PIN #1
                                                                     I.D. MARK

        2  3

        0.20 C B A 1                                             14

                          H                    0.65                                                             B                       0.15 +0.05
              C                                                                                                                                -0.06
SEATING PLANE                        TOP VIEW                                                                                                     END VIEW
              0.10 C
                                                         - 0.05                                                           0.90 +0.15         1.00 REF
                                     SIDE VIEW                                                                                   -0.10
                                                                                                                                                                  GAUGE
                                                                                                                1.20 MAX                                          PLANE 0.25

                                                                 0.25+-00..0065                                 5          0.05 MIN                                      0-8
                                                                                                                          0.15 MAX                                  0.60 0.15
                                                                 0.10 M C B A
                                                                                                                                          DETAIL "X"

                                                                 (1.45)
                                                                           NOTES:

(5.65)                                                                                                          1. Dimension does not include mold flash, protrusions or gate burrs.
                                                                                                                    Mold flash, protrusions or gate burrs shall not exceed 0.15 per side.
                     (0.65 TYP)                                  (0.35 TYP)
                                                                                                                2. Dimension does not include interlead flash or protrusion. Interlead
                     TYPICAL RECOMMENDED LAND PATTERN                                                               flash or protrusion shall not exceed 0.25 per side.

                                                                                                                3. Dimensions are measured at datum plane H.
                                                                                                                4. Dimensioning and tolerancing per ASME Y14.5M-1994.
                                                                                                                5. Dimension does not include dambar protrusion. Allowable protrusion

                                                                                                                    shall be 0.08mm total in excess of dimension at maximum material
                                                                                                                    condition. Minimum space between protrusion and adjacent lead
                                                                                                                    is 0.07mm.
                                                                                                                6. Dimension in ( ) are for reference only.
                                                                                                                7. Conforms to JEDEC MO-153.

                                 23                                                                                                                         FN6954.1

                                                                                                                                                            September 9, 2011

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