电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索

IS49NLS96400A-33WBL

器件型号:IS49NLS96400A-33WBL
器件类别:存储   
厂商名称:ISSI
厂商官网:http://www.issi.com/
下载文档

器件描述

DRAM 576Mbit x9 Separate I/O 300MHz RLDRAM2

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
ISSI
产品种类:
Product Category:
DRAM
类型:
Type:
RLDRAM2
Data Bus Width:9 bit
Organization:64 M x 9
封装 / 箱体:
Package / Case:
WBGA-144
Memory Size:576 Mbit
Maximum Clock Frequency:300 MHz
Access Time:3.3 ns
电源电压-最大:
Supply Voltage - Max:
2.63 V
电源电压-最小:
Supply Voltage - Min:
1.7 V
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 95 C
系列:
Series:
IS49NLS96400A
封装:
Packaging:
Bulk
商标:
Brand:
ISSI
安装风格:
Mounting Style:
SMD/SMT
产品类型:
Product Type:
DRAM
工厂包装数量:
Factory Pack Quantity:
104
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
RLDRAM2

IS49NLS96400A-33WBL器件文档内容

IS49NLS96400A, IS49NLS18320A

576Mb (64Mbx9, 32Mbx18)

                                                                                                                        NOVEMBER 2017

Seperate I/O RLDRAM 2 Memory

FEATURES

  533MHz DDR operation (1.067 Gb/s/pin data rate)                  Differential input clocks (CK, CK#)

  38.4Gb/s peak bandwidth (x18 at 533 MHz clock                    Differential input data clocks (DKx, DKx#)

   frequency)                                                       On-die DLL generates CK edge-aligned data

  Reduced cycle time (15ns at 533MHz)                               and output data clock signals

  32ms refresh (16K refresh for each bank; 128K                    Data valid signal (QVLD)

   refresh command must be issued in total each                     HSTL I/O (1.5V or 1.8V nominal)

   32ms)                                                            25-60Ω matched impedance outputs

  8 internal banks                                                 2.5V VEXT, 1.8V VDD, 1.5V or 1.8V VDDQ I/O

  Non-multiplexed addresses (address                               On-die termination (ODT) RTT

   multiplexing option available)                                   IEEE 1149.1 compliant JTAG boundary scan

  SRAM-type interface                                              Operating temperature:

  Programmable READ latency (RL), row cycle                         Commercial

   time, and burst sequence length                                   (TC = 0° to +95°C)

  Balanced READ and WRITE latencies in order                        Industrial

   to optimize data bus utilization                                  (TC = -40°C to +95°C; TA = -40°C to +85°C)

  Data mask signals (DM) to mask signal of

   WRITE data; DM is sampled on both edges of

   DK.

OPTIONS

  Package:

       144-ball WBGA (lead-free)

  Configuration:

       64Mx9

       32Mx18

  Clock Cycle Timing:

   Speed Grade          -18                           -25E    -25                -33                              Unit

        tRC             15                            15         20                                          20   ns

        tCK             1.875                         2.5     2.5                                            3.3  ns

Copyright © 2017 Integrated Silicon Solution, Inc. All rights reserved. ISSI reserves the right to make changes to this specification and its products at any

time without notice. ISSI assumes no liability arising out of the application or use of any information, products or services described herein. Customers are

advised to obtain the latest version of this device specification before relying on any published information and before placing orders for products.

Integrated Silicon Solution, Inc. does not recommend the use of any of its products in life support applications where the failure or malfunction of the

product can reasonably be expected to cause failure of the life support system or to significantly affect its safety or effectiveness. Products are not

authorized for use in such applications unless Integrated Silicon Solution, Inc. receives written assurance to its satisfaction, that:

a.) the risk of injury or damage has been minimized;

b.) the user assume all such risks; and

c.) potential liability of Integrated Silicon Solution, Inc is adequately protected under the circumstances

RLDRAM is a registered trademark of Micron Technology, Inc.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                             1

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

1 Package Ballout and Description

1.1 576Mb (64Mx9) Separate I/O BGA Ball-out                    (Top  View)

                    1     2       3                 4     5    6     7      8  9                    10    11                          12

A                   VREF  VSS     VEXT              VSS                        VSS                  VEXT  TMS                         TCK

B                   VDD   DNU3    DNU3              VSSQ                       VSSQ                 Q0    D0                          VDD

C                   VTT   DNU3    DNU3              VDDQ                       VDDQ                 Q1    D1                          VTT

D                   A221  DNU3    DNU3              VSSQ                       VSSQ                 QK0#  QK0                         VSS

E                   A21   DNU3    DNU3              VDDQ                       VDDQ                 Q2    D2                          A20

F                   A5    DNU3    DNU3              VSSQ                       VSSQ                 Q3    D3                          QVLD

G                   A8    A6      A7                VDD                        VDD                  A2    A1                          A0

H                   BA2   A9      VSS               VSS                        VSS                  VSS   A4                          A3

J                   NF2   NF2     VDD               VDD                        VDD                  VDD   BA0                         CK

K                   DK    DK#     VDD               VDD                        VDD                  VDD   BA1                         CK#

L                   REF#  CS#     VSS               VSS                        VSS                  VSS   A14                         A13

M                   WE#   A16     A17               VDD                        VDD                  A12   A11                         A10

N                   A18   DNU3    DNU3              VSSQ                       VSSQ                 Q4    D4                          A19

P                   A15   DNU3    DNU3              VDDQ                       VDDQ                 Q5    D5                          DM

R                   VSS   DNU3    DNU3              VSSQ                       VSSQ                 Q6    D6                          VSS

T                   VTT   DNU3    DNU3              VDDQ                       VDDQ                 Q7    D7                          VTT

U                   VDD   DNU3    DNU3              VSSQ                       VSSQ                 Q8    D8                          VDD

V                   VREF  ZQ      VEXT              VSS                        VSS                  VEXT  TD0                         TDI

                          Notes:  1. Reserved for future use.  This may optionally be connected to GND.

                                  2. No Function.         This signal is internally connected and has parasitic characteristics of a

                                  clock input signal.     This may optionally be connected to GND.

                                  3. Do not use.       This signal is internally connected and has parasitic characteristics of a

                                  I/O.  This may optionally be connected to GND. Note that if ODT is enabled, these pins are                High-Z.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                   2

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

1.2  576Mb  (32Mx18)      Separate   I/O BGA Ball-out             (Top  View)

                    1     2          3              4     5       6     7      8  9                         10  11                    12

     A              VREF  VSS        VEXT           VSS                           VSS               VEXT        TMS                   TCK

     B              VDD   D4         Q4             VSSQ                          VSSQ              Q0          D0                    VDD

     C              VTT   D5         Q5             VDDQ                          VDDQ              Q1          D1                    VTT

     D              A221  D6         Q6             VSSQ                          VSSQ              QK0#        QK0                   VSS

     E              A212  D7         Q7             VDDQ                          VDDQ              Q2          D2                    A20

     F              A5    D8         Q8             VSSQ                          VSSQ              Q3          D3                    QVLD

     G              A8    A6         A7             VDD                           VDD               A2          A1                    A0

     H              BA2   A9         VSS            VSS                           VSS               VSS         A4                    A3

     J              NF3   NF3        VDD            VDD                           VDD               VDD         BA0                   CK

     K              DK    DK#        VDD            VDD                           VDD               VDD         BA1                   CK#

     L              REF#  CS#        VSS            VSS                           VSS               VSS         A14                   A13

     M              WE#   A16        A17            VDD                           VDD               A12         A11                   A10

     N              A18   D14        Q14            VSSQ                          VSSQ              Q9          D9                    A19

     P              A15   D15        Q15            VDDQ                          VDDQ              Q10         D10                   DM

     R              VSS   QK1        QK1#           VSSQ                          VSSQ              Q11         D11                   VSS

     T              VTT   D16        Q16            VDDQ                          VDDQ              Q12         D12                   VTT

     U              VDD   D17        Q17            VSSQ                          VSSQ              Q13         D13                   VDD

     V              VREF  ZQ         VEXT           VSS                           VSS               VEXT        TD0                   TDI

                             Notes:  1. Reserved for future use.  This may optionally be connected to GND.

                                     2. Reserved for future use.  This signal is internally connected and has parasitic characteristics     of  an

                                     address input signal.        This may optionally be connected to GND.

                                     3. No Function.      This signal is internally connected and has parasitic characteristics of a

                                     clock input signal.  This may optionally be connected to GND.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                  3

Rev. A, 11/27/2017
IS49NLS96400A,           IS49NLS18320A

Symbol     Type                                           Description

                         Address inputs: Defines the row and column addresses for READ and WRITE operations. During a

A0-A21     Input         MODE REGISTER SET, the address inputs define the register settings. They are sampled at the rising

                         edge of CK.

BA0-BA2    Input         Bank address inputs: Selects to which internal bank a command is being applied to.

CK, CK#    Input         Input clock: CK and CK# are differential input clocks. Addresses and commands are latched on the

                         rising edge of CK. CK# is ideally 180 degrees out of phase with CK.

CS#        Input         Chip select: CS# enables the command decoder when LOW and disables it when HIGH. When the

                         command decoder is disabled, new commands are ignored, but internal operations continue.

D0-D17     Input         Data input: The D signals form THE 18-bit input data bus. During WRITE commands, the data is

                         sampled at both edges of DK.

                         Input data clock: DK* and DK*# are the differential input data clocks. All input data is referenced to both

                         edges of DK*. DK*# is ideally 180 degrees out of phase with DK*. For the x36 device, DQ0–DQ17 are

DK, DK#    Input         referenced to DK0 and DK0# and DQ18–DQ35 are referenced to DK1 and DK1#. For the x9 and x18

                         devices, all DQ* are referenced to DK and DK#. All DK* and DK*# pins must always be supplied to the

                         device.

                         Input data mask: The DM signal is the input mask signal for WRITE data. Input data is masked when DM

DM         Input         is sampled HIGH. DM is sampled on both edges of DK (DK1 for the x36 configuration). Tie signal to

                         ground if not used.

TCK        Input         IEEE 1149.1 clock input: This ball must be tied to VSS if the JTAG function is not used.

TMS,TDI    Input         IEEE 1149.1 test inputs: These balls may be left as no connects if the JTAG function is not used.

WE#,       Input         Command inputs: Sampled at the positive edge of CK, WE# and REF# define (together with CS#)                  the

REF#                     command to be executed.

Q0-Q17     Input         Data output: The Q signals form THE 18-bit output data bus. During READ commands, the data is

                         referenced to both edges of QK.

VREF       Input         Input reference voltage: Nominally VDDQ/2. Provides a reference voltage for the input buffers.

                         External impedance (25–60Ω): This signal is used to tune the device outputs to the system data bus

ZQ                  I/O  impedance. DQ output impedance is set to 0.2 × RQ, where RQ is a resistor from this signal to ground.

                         Connecting ZQ to GND invokes the minimum impedance mode.

                         Output data clocks: QK* and QK*# are opposite polarity, output data clocks. They are free running, and

                         during READs, are edge-aligned with data output from the memory. QK*# is ideally 180 degrees out of

QKX, QKX#  Output        phase with QK*. For the x36 device, QK0 and QK0# are aligned with DQ0-DQ17, and QK1 and QK1# are

                         aligned with DQ18-DQ35. For the x18 device, QK0 and QK0# are aligned with DQ0-DQ8, while QK1 and

                         QK1# are aligned with Q9-Q17. For the x9 device, all DQs are aligned with QK0 and QK0#.

QVLD       Output        Data valid: The QVLD pin indicates valid output data. QVLD is edge-aligned with QK* and QK*#.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                         4

Rev. A, 11/27/2017
IS49NLS96400A,         IS49NLS18320A

Symbol  Type                                           Description

TDO     Output         IEEE 1149.1 test output: JTAG output. This ball may be left as no connect if the JTAG function is  not

                       used.

VDD     Supply         Power supply: Nominally, 1.8V.

VDDQ    Supply         DQ power supply: Nominally, 1.5V or 1.8V. Isolated on the device for improved noise immunity.

VEXT    Supply         Power supply: Nominally, 2.5V.

VSS     Supply         Ground.

VSSQ    Supply         DQ ground: Isolated on the device for improved noise immunity.

VTT     Supply         Power supply: Isolated termination supply. Nominally, VDDQ/2.

A22                 -  Reserved for future use: This signal is not connected and can be connected to ground.

DNU                 -  Do not use: These balls may be connected to ground. Note that if ODT is enabled, these pins are    High-Z.

NF                  -  No function: These balls can be connected to ground.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                             5

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

2 Electrical Specifications

2.1 Absolute Maximum Ratings

                                Item                                                 Min                                      Max                 Units

     I/O Voltage                                                                     0.3                      VDDQ + 0.3                          V

     Voltage on VEXT supply relative to VSS                                          0.3                                      2.8                 V

     Voltage on VDD supply relative to VSS                                           0.3                                      2.1                 V

     Voltage on VDDQ supply relative to VSS                                          0.3                                      2.1                 V

Note: Stress greater than those listed in this table may cause permanent damage to the device. This is a stress rating only and functional operation of the

device at these or any other conditions above those indicated in the operational sections of this specification is not implied. Exposure to absolute maximum

rating conditions for extended periods may affect reliability.

2.2 DC Electrical Characteristics and Operating Conditions

                  Description                Conditions                   Symbol                 Min          Max                        Units    Notes

     Supply voltage                                                       VEXT                   2.38         2.63                            V

     Supply voltage                                                       VDD                    1.7             1.9                          V               2

     Isolated output buffer supply                                        VDDQ                   1.4          VDD                             V               2,3

     Reference voltage                                                    VREF                   0.49 x VDDQ  0.51 x VDDQ                     V   4,5,6

     Termination voltage                                                  VTT                    0.95 x VREF  1.05 x VREF                     V               7,8

     Input high voltage                                                       VIH                VREF + 0.1   VDDQ + 0.3                      V               2

     Input low voltage                                                        VIL                VSSQ         VREF                            V               2

     Output high current                     VOH = VDDQ/2                     IOH                (VDDQ/2)/    (VDDQ/2)/                       A   9, 10,

                                                                                     (1.15 x RQ/5)            (0.85 x RQ/5)                                   11

     Output low current                      VOL = VDDQ/2                      IOL               (VDDQ/2)/    (VDDQ/2)/                       A   9, 10,

                                                                                     (1.15 x RQ/5)            (0.85 x RQ/5)                                   11

     Clock input leakage current             0V ≤ VIN ≤ VDD                    ILC               -5                           5               µA

     Input leakage current                   0V ≤ VIN ≤ VDD                    ILI               -5                           5               µA

     Output leakage current                  0V ≤ VIN ≤

                                                                VDDQ           ILO               -5                           5               µA

     Reference voltage current                                            IREF                   -5                           5               µA

Notes:

1.   All voltages referenced to VSS (GND).

2.   Overshoot: VIH (AC) ≤ VDD + 0.7V for t ≤ tCK/2. Undershoot: VIL (AC) ≥ –0.5V for t ≤ tCK/2. During normal operation, VDDQ must not exceed VDD. Control

     input signals may not have pulse widths less than tCK/2 or operate at frequencies exceeding tCK (MAX).

3.   VDDQ can be set to a nominal 1.5V ± 0.1V or 1.8V ± 0.1V supply.

4.   Typically the value of VREF is expected to be 0.5 x VDDQ of the transmitting device. VREF is expected to track variations in VDDQ.

5.   Peak-to-peak AC noise on VREF must not exceed ±2 percent VREF (DC).

6.   VREF is expected to equal VDDQ/2 of the transmitting device and to track variations in the DC level of the same. Peak-to-peak noise (non-common

     mode) on VREF may not exceed ±2 percent of the DC value. Thus, from VDDQ/2, VREF is allowed ±2 percent VDDQ/2 for DC error and an additional ±2

     percent VDDQ/2 for AC noise. This measurement is to be taken at the nearest VREF bypass capacitor.

7.   VTT is expected to be set equal to VREF and must track variations in the DC level of VREF.

8.   On-die termination may be selected using mode register A9 (for non-multiplexed address mode) or Ax9 (for multiplexed address mode). A resistance

     RTT from each data input signal to the nearest VTT can be enabled. RTT = 125–185Ω at 95°C TC.

9.   IOH and IOL are defined as absolute values and are measured at VDDQ /2. IOH flows from the device, IOL flows into the device.

10.  If MRS bit A8 or Ax8 is 0, use RQ = 250Ω in the equation in lieu of presence of an external impedance matched resistor.

2.3 Capacitance

(TA = 25 °C, f = 1MHz)

                          Parameter                                   Symbol         Test Conditions          Min                        Max      Units

     Address / Control Input capacitance                                  CIN                    VIN=0V       1.5                        2.5                  pF

     I/O, Output, Other capacitance (D, Q, DM, QK,                                               VIO=0V       3.5                                             pF

     QVLD)                                                                CIO                                                            5

     Clock Input capacitance                                          CCLK                       VCLK=0V      2                          3                    pF

     JTAG pins                                                            CJ                     VJ=0V        2                          5                    pF

Note. These parameters are not 100% tested and capacitance is not tested on ZQ pin.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                                 6

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

2.4 Operating Conditions and Maximum Limits

Description    Condition                                       Symbol             -18  -25E  -25  -33  units

Standby                                                        ISB1(VDD) x9/x18   109  109   109  109  mA

current        tCK = idle; All banks idle; No inputs toggling

                                                               ISB1(VEXT)         5    5     5    5

Active         CS# =1; No commands; Bank address               ISB2(VDD) x9/x18   282  236   236  209  mA

standby        incremented and half address/data change once

current        every 4 clock cycles                            ISB2(VEXT)         5    5     5    5

               BL=2; Sequential bank access; Bank transitions  IDD1(VDD) x9/x18   445  345   323  291

               once every tRC; Half address transitions once                                           mA

               every tRC; Read followed by write sequence;     IDD1(VEXT)         10   10    10   10

               continuous data during WRITE commands

               BL = 4; Sequential bank access; Bank            IDD2(VDD) x9/x18   486  364   336  309

Operational    transitions once every tRC; Half address                                                mA

current        transitions once every tRC; Read followed by    IDD2(VEXT)         10   10    10   10

               write sequence; Continuous data during WRITE

               cBoLm=m8a;nSdesquential bank access; Bank       IDD3 (VDD) x9/x18  545  445   395  368

               transitions once every tRC; half address                                                mA

               transitions once every tRC; Read followed by

               write sequence; continuous data during WRITE    IDD3(VEXT)         10   10    10   10

               commands

Burst refresh  Eight-bank cyclic refresh; Continuous           IREF1(VDD) x9/x18  382  314   314  264  mA

current        address/data; Command bus remains in refresh

               for all eight banks                             IREF1(VEXT)        10   10    10   10

Distributed    Single-bank refresh; Sequential bank access;    IREF2(VDD) x9/x18  355  295   282  250  mA

refresh        Half address transitions once every tRC,

current        continuous data                                 IREF2(VEXT)        10   10    10   10

               BL=2; Cyclic bank access; Half of address bits  IDD2W(VDD) x9/x18  950  768   768  614  mA

               change every clock cycle; Continuous data;

               measurement is taken during continuous WRITE    IDD2W(VEXT)        20   15    15   10

Operating      BL=4; Cyclic bank access; Half of address bits  IDD4W(VDD) x9/x18  705  564   564  464  mA

burst          change every 2 clock cycles; Continuous data;

write current  Measurement is taken during continuous WRITE    IDD4W(VEXT)        10   10    10   10

               BL=8; Cyclic bank access; Half of address bits  IDD8W(VDD) x9/x18  632  505   505  414  mA

               change every 4 clock cycles; continuous data;

               Measurement is taken during continuous WRITE    IDD8W(VEXT)        10   10    10   10

               BL=2; Cyclic bank access; Half of address bits  IDD2R(VDD) x9/x18  927  727   727  582  mA

               change every clock cycle; Measurement is taken

               during continuous READ                          IDD2R(VEXT)        20   15    15   10

Operating      BL=4; Cyclic bank access; Half of address bits  IDD4R(VDD) x9/x18  705  550   550  445  mA

burst          change every clock cycle; Measurement is taken

read current   during continuous READ                          IDD4R(VEXT)        10   10    10   10

               BL=8; Cyclic bank access; Half of address bits  IDD8R(VDD) x9/x18  655  509   509  414  mA

               change every clock cycle; Measurement is taken

               during continuous READ                          IDD8R(VEXT)        10   10    10   10

Integrated Silicon Solution, Inc. – www.issi.com –                                                            7

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

Notes:

1)  IDD specifications are tested after the device is properly initialized. +0°C ≤ TC ≤ +95°C; +1.7V ≤ VDD ≤ +1.9V, +2.38V ≤ VEXT ≤ +2.63V, +1.4V ≤ VDDQ

    ≤ VDD, VREF = VDDQ/2.

2)  tCK = tDK = MIN, tRC = MIN.

3)  Definitions for IDD conditions:

        a.  LOW is defined as VIN ≤ VIL(AC) MAX.

        b.  HIGH is defined as VIN ≥ VIH(AC) MIN.

        c.  Stable is defined as inputs remaining at a HIGH or LOW level.

        d.  Floating is defined as inputs at VREF = VDDQ/2.

        e.  Continuous data is defined as half the D or Q signals changing between HIGH and LOW every half clock cycle (twice per clock).

        f.  Continuous address is defined as half the address signals changing between HIGH and LOW every clock cycle (once per clock).

        g.  Sequential bank access is defined as the bank address incrementing by one every tRC.

        h.  Cyclic bank access is defined as the bank address incrementing by one for each command access. For BL = 2 this is every clock, for BL =

            4 this is every other clock, and for BL = 8 this is every fourth clock.

4)  CS# is HIGH unless a READ, WRITE, AREF, or MRS command is registered. CS# never transitions more than once per clock cycle.

5)  IDD parameters are specified with ODT disabled.

6)  Tests for AC timing, IDD, and electrical AC and DC characteristics may be conducted at nominal reference/supply voltage levels, but the related

    specifications and device operations are tested for the full voltage range specified.

7)  IDD tests may use a VIL-to-VIH swing of up to 1.5V in the test environment, but input timing is still referenced to VREF (or to the crossing point for

    CK/CK#). Parameter specifications are tested for the specified AC input levels under normal use conditions. The minimum slew rate for the input

    signals used to test the device is 2 V/ns in the range between VIL(AC) and VIH(AC).

2.5 Recommended AC Operating Conditions

(+0°C ≤ TC ≤ +95°C; +1.7V ≤ VDD ≤ +1.9V, unless otherwise noted.)

                 Parameter                                     Symbol                         Min                       Max                Units

            Input HIGH voltage                                     VIH(AC)                 VREF + 0.2                   -                        V

            Input LOW voltage                                      VIL(AC)                    -                         VREF – 0.2               V

Notes:

1.  Overshoot: VIH (AC) ≤ VDDQ + 0.7V for t ≤ tCK/2

2.  Undershoot: VIL (AC) ≥ – 0.5V for t ≤ tCK/2

3.  Control input signals may not have pulse widths less than tCKH(MIN) or operate at cycle rates less than tCK(MIN.).

2.6 Temperature and Thermal Impedance.

Temperature Limits

                 Parameter                                     Symbol                         Min                       Max                Units

        Reliability junction temperature 1                         TJ                         0                         110                      °C

        Operating junction temperature 2                           TJ                         0                         100                      °C

        Operating case temperature 3                               TC                         0                         95                       °C

Notes:

1.  Temperatures greater than 110°C may cause permanent damage to the device. This is a stress rating only and functional operation of the device at

    or above this is not implied. Exposure to absolute maximum rating conditions for extended periods may affect reliability of the part.

2.  Junction temperature depends upon cycle time, loading, ambient temperature, and airflow.

3.  MAX operating case temperature; TC is measured in the center of the package. Device functionality is not guaranteed if the device exceeds maximum

    TC during operation.

Thermal Resistance

                                                     Theta-ja               Theta-ja               Theta-ja

        Package            Substrate             (Airflow = 0m/s)      (Airflow =                  (Airflow =           Theta-jc           Unit

                                                                            1m/s)                  2m/s)

    144-ball FBGA                4-layer             28.4                   24.3                       22.1                2.4             C/W

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                          8

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

2.7 AC Electrical Characteristics (1, 2, 3, 4)

                                            -18 (1.875ns         -25E (2.5ns      -25 (2.5ns       -33 (3.3ns                 Units

           Description           Symbol     @tRC=15ns)           @tRC=15ns)       @tRC=20ns)       @tRC=20ns)

                                            Min        Max       Min        Max   Min        Max   Min        Max

    Input clock cycle time       tCK        1.875      5.7       2.5        5.7   2.5        5.7   3.3        5.7             ns

    Input data clock cycle time  tDK        tCK        –         tCK        –     tCK        –     tCK        –               ns

    Clock jitter: period (5, 6)  tJITPER    –100       100       –150       150   –150       150   –200       200             ps

    Clock jitter:                tJITCC     –          200       –          300   –          300   –          400             ps

    cycle-to-cycle

    Clock HIGH time              tCKH/tDKH  0.45       0.55      0.45       0.55  0.45       0.55  0.45       0.55            tCK

    Clock LOW time               tCKL/tDKL  0.45       0.55      0.45       0.55  0.45       0.55  0.45       0.55            tCK

    Clock to input data          tCKDK      –0.3       0.3       –0.45      0.5   –0.45      0.5   –0.45      1.2             ns

    clock

    Mode register set

    cycle time to any            tMRSC      6          –         6          –     6          –     6          –               tCK

    command

    Address/command              tAS/tCS    0.3        –         0.4        –     0.4        –     0.5        –               ns

    and input setup time

    Data-in and data             tDS        0.17       –         0.25       –     0.25       –     0.3        –               ns

    mask to DK setup time

    Address/command              tAH/tCH    0.3        –         0.4        –     0.4        –     0.5        –               ns

    and input hold time

    Data-in and data

    mask to DK                   tDH        0.17       –         0.25       –     0.25       –     0.3        –               ns

    hold time

    Output data clock            tQKH       0.9        1.1       0.9        1.1   0.9        1.1   0.9        1.1             tCKH

    HIGH time

    Output data clock            tQKL       0.9        1.1       0.9        1.1   0.9        1.1   0.9        1.1             tCKL

    LOW time

    Half-clock period            tQHP       MIN(tQKH,  –         MIN(tQKH,  –     MIN(tQKH,  –     MIN(tQKH,  –

                                            tQKL)                tQKL)            tQKL)            tQKL)

    QK edge to clock             tCKQK      –0.2       0.2       –0.25      0.25  –0.25      0.25  –0.3       0.3             ns

    edge skew

    QK edge to output            tQKQ0,     –0.12      0.12      –0.2       0.2   –0.2       0.2   –0.25      0.25            ns

    data edge (7)                tQKQ1

    QK edge to any               tQKQ       –0.22      0.22      –0.3       0.3   –0.3       0.3   –0.35      0.35            ns

    output data edge (8)

    QK edge to QVLD              tQKVLD     –0.22      0.22      –0.3       0.3   –0.3       0.3   –0.35      0.35            ns

                                            tQHP -               tQHP -           tQHP -

                                            (tQKQx               (tQKQx           (tQKQx           tQHP -

                                                                                                   (tQKQx

    Data valid window            tDVW       [MAX] +     –        [MAX] +    –     [MAX] +    –     [MAX] +    –

                                            |tQKQx               |tQKQx           |tQKQx           |tQKQx

                                                                                                   [MIN]|)

                                            [MIN]|)              [MIN]|)          [MIN]|)

    Average periodic refresh     tREFI      –          0.24      –          0.24  –          0.24  –          0.24            μs

    interval (9)

Notes:

1.  All timing parameters are measured relative to the crossing  point of CK/CK#, DK/DK# and to the crossing point with VREF  of the command,  address,

    and data signals.

2.  Outputs measured with equivalent load:

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                             9

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

                                                                       VTT

                                                                 50 Ω

                                                    Q                       Test Point

                                                                       10 pF

3.  Tests for AC timing, IDD, and electrical AC and DC characteristics may be conducted at nominal reference/supply voltage levels, but the related

    specifications and device operations are tested for the full voltage range specified.

4.  AC timing may use a VIL-to-VIH swing of up to 1.5V in the test environment, but input timing is still referenced to VREF (or to the crossing point for

    CK/CK#), and parameter specifications are tested for the specified AC input levels under normal use conditions. The minimum slew rate for the input

    signals used to test the device is 2 V/ns in the range between VIL(AC) and VIH(AC).

5.  Clock phase jitter is the variance from clock rising edge to the next expected clock rising edge.

6.  Frequency drift is not allowed.

7.  For a x18 device, Q0–Q8 is referenced to tQKQ0 and Q9–Q17 is referenced to tQKQ1. For a x9 device, Q0–Q8 is referenced to tQKQ0.

8.  tQKQ takes into account the skew between any QKx and any Q.

9.  To improve efficiency, eight AREF commands (one for each bank) can be posted to the memory on consecutive cycles at periodic intervals of 1.95μs.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                          10

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

2.8 Clock Input Conditions

Differential Input Clock Operating Conditions

                           Parameter                         Symbol                         Min        Max                           Units        Notes

     Clock Input Voltage Level                               VIN(DC)                        -0.3       VDDQ+0.3                      V

     Clock Input Differential Voltage Level                  VID(DC)                        0.2        VDDQ+0.6                      V            8

     Clock Input Differential Voltage Level                  VID(AC)                        0.4        VDDQ+0.6                      V            8

     Clock Input Crossing Point Voltage Level                VIX(AC)                        VDDQ/2-    VDDQ/2+0.15                   V            9

                                                                                            0.15

Clock Input Example

                           CK#

     VDDQ/2+0.15V, VIX(AC) MAX                                                                                      (10)

                    VDDQ/2                                                                                                           VID(DC)(11)  VID(AC)(12)

     VDDQ/2-0.15V, VIX(AC) MIN

                           CK

Notes:

1.   DKx and DKx# have the same requirements as CK and CK#.

2.   All voltages referenced to VSS.

3.   Tests for AC timing, IDD and electrical AC and DC characteristics may be conducted at normal reference/supply voltage levels; but the related

     specifications and device operations are tested for the full voltage range specified.

4.   AC timing and IDD tests may use a VIL to VIH swing of up to 1.5V in the test environment, but input timing is still referenced to VREF (or the crossing

     point for CK/CK#), and parameters specifications are tested for the specified AC input levels under normal use conditions. The minimum slew rate

     for the input signals used to test the device is 2V/ns in the range between VIL(AC) and VIH(AC).

5.   The AC and DC input level specifications are as defined in the HSTL Standard (i.e. the receiver will effectively switch as a result of the signal crossing

     the AC input level, and will remain in that state as long as the signal does not ring back above[below] the DC input LOW[HIGH] level).

6.   The CK/CK# input reference level (for timing referenced to CK/CK#) is the point at which CK and CK# cross. The input reference level for signal other

     than CK/CK# is VREF.

7.   CK and CK# input slew rate must be ≥ 2V/ns (≥ 4V/ns if measured differentially).

8.   VID is the magnitude of the difference between the input level on CK and input level on CK#.

9.   The value of VIX is expected to equal VDDQ/2 of the transmitting device and must track variations in the DC level of the same.

10.  CK and CK# must cross within the region.

11.  CK and CK# must meet at least VID(DC) (MIN.) when static and centered around VDDQ/2.

12.  Minimum peak-to-peak swing.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                               11

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

3 Functional Descriptions

3.1 Power-up and Initialization (1)

The RLDRAM 2 Memory must be powered-up and initialized using the specific steps listed below:

1.  Apply power by ramping up supply voltages VEXT, VDD, VDDQ, VREF, and VTT. Apply VDD and VEXT before or at the same

    time as VDDQ (2). Power-up sequence begins when both VDD and VEXT approach their nominal levels. Afterwards, apply

    VDDQ before or at the same time as VREF and VTT. Once the supply voltages are stable, clock inputs CK/CK# and DK/DK#

    can be applied. Register NOP commands to the control pins to avoid issuing unwanted commands to the device.

2.  Keep applying stable conditions for a minimum of 200 µs.

3.  Register at least three consecutive MRS commands consisting of two or more dummy MRS commands and one valid

    MRS command. Timing parameter tMRSC is not required to be met during these consecutive MRS commands but

    asserting a LOW logic to the address signals is recommended.

4.  tMRSC timing delay after the valid MRS command, Auto Refresh commands to all 8 banks and 1,024 NOP commands

    must be issued prior to normal operation. The Auto Refresh commands to the 8 banks can be issued in any order with

    respect to the 1,024 NOP commands. Please note that the tRC timing parameter must be met between an Auto Refresh

    command and a valid command in the same bank.

5.  The device is now ready for normal operation.

Notes:

1.  Operational procedure other than the one listed above may result in undefined operations and may permanently damage the device.

2.  VDDQ can be applied before VDD but will result in all D and Q data pins, DM, and other pins with an output driver to go logic HIGH (instead of tri-state)

    and will remain HIGH until the VDD is the same level as VDDQ. This method is not recommended to avoid bus conflicts during the power-up.

3.2 Power-up and Initialization Flowchart

                                     VDD and VEXT

                                     ramp up (1)

                                     VDDQ ramp up (1)             Issue dummy

                                                                  2nd MRS command (2)

                                     VREF and VTT                 Issue valid

                                     ramp up (1)                  3rd MRS command (2)

                                     Apply stable                 Assert NOP for tMRS

                           CK/CK# and DK/DK#

                                                                  Issue AREF

                           Wait 200µs minimum                     commands to all 8

                                                                  banks (3)

                                     Issue dummy                  Issue 1,024 NOP

                           1st MRS command (2)                    commands (3)

                                                                  RLDRAM is now ready

                                                                  for normal operation

Notes:

1.  The supply voltages can be ramped up simultaneously.

2.  The dummy and valid MRS commands must be issued in consecutive clock cycles. At least two dummy MRS commands are required. It is

    recommended to assert a LOW logic on the address signals during the dummy MRS commands.

3.  The Auto Refresh commands can be issued in any order with respect to the 1,024 NOP commands. However, timing parameter tRC must be met

    before issuing any valid command in a bank after an AREF command to the same bank has been issued.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                             12

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

3.3 Power-up and Initialization Timing                               Diagram

NON-Multiplexed Address Mode

        VEXT, VDD,

        VDDQ, VREF,

        VTT                                                tCKH      tCKL          tCK

        CK

                                             ~~                                                                             ~~             ~~                  ~~

        CK#

        Command                     NOP                   NOP              MRS1,2        MRS1,2        MRS2          NOP            AREF-         AREF-                      Any5

                                                                                                                                    BA0           BA7

                                         200us(Min)                                                                  tMRSC          Refresh all 8 banks        1024 NOPs

                                                                                                                                Don’t care

Notes:

1.  It is recommended that the address input signals be driven LOW during the dummy MRS commands.

2.  A10–A17 must be LOW.

3.  DLL must be reset if tCK or VDD are changed.

4.  CK and CK# must be separated at all times to prevent invalid commands from being issued.

5.  The Auto Refresh commands can be issued in any order with respect to the 1,024 NOP commands. However,                   timing parameter      tRC must be      met

    before issuing any valid command in a bank after an AREF command to the same bank has been issued.

Multiplexed          Address  Mode

    VEXT, VDD,

        VDDQ,

    VREF, VTT                                        tCKH      tCKL        tCK

        CK

        CK#                              ~~                                                            ~                        ~~         ~~                  ~~

                                                                                                       ~

    Command                         NOP              NOP         MRS               MRS           MRS          MRS    NOP            AREF                 AREF                Any

    ADDRESS                                                          A1,2          A1,2          A2,3         Ax2,4  Ay             Bank0         Bank7                      Any

                                         200us(Min)                                                    tMRSC                tMRSC          Refresh all 8       1024NOPs   6

                                                                                                                                           banks

                                                                                                                     Don’t care

Notes:

1.  It is recommended that the address input signals be driven             LOW  during the  dummy MRS     commands.

2.  A10–A18 must be LOW.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                                           13

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

3.  Set address A5 HIGH. This enables the part to enter multiplexed address mode when in non-multiplexed mode operation. Multiplexed address

    mode can also be entered at some later time by issuing an MRS command with A5 HIGH. Once address bit A5 is set HIGH, tMRSC must be

    satisfied before the two cycle multiplexed mode MRS command is issued.

4.  Address A5 must be set HIGH. This and the following step set the desired mode register once the memory is in multiplexed address mode.

5.  CK and CK# must be separated at all times to prevent invalid commands from being issued.

6.  The Auto Refresh commands can be issued in any order with respect to the 1,024 NOP commands. However, timing parameter tRC must be met

    before issuing any valid command (Any) in a bank after an AREF command to the same bank has been issued.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                            14

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

3.4 Mode  Register Setting and Features

                    MRS - Non-Multiplexed Mode                                                   MRS - Multiplexed Mode

CK

CK#

CS#

WE#                                                 Any                                                                         Any

                                                    Valid                                                                       Valid

REF#

ADD       Code                                      Valid  Ax                                    Ay                             Valid

                    tMRSC                                                                                                tMRSC

                                                                                                     Don’t care

Note: The MRS command can only be issued when all banks are idle and no bursts are in progress.

The Mode Register Set command stores the data for controlling the various operating modes of the memory using

address inputs A0-A17 as mode registers. During the MRS command, the cycle time and the read/write latency of the

memory can be selected from different configurations. The MRS command also programs the memory to operate in either

Multiplexed Address Mode or Non-multiplexed Address Mode. In addition, several features can be enabled using the MRS

command. These are the DLL, Drive Impedance Matching, and On-Die Termination (ODT). tMRSC must be met before any

command can be issued. tMRSC is measured like the picture above in both Multiplexed and Non-multiplexed mode.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                     15

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

Mode Register Diagram (Non-multiplexed               Address          Mode)

Address      Mode Register                                       A9                 On-Die Termination

    Field                                                        0                   Off (Default)

    A10-17   M10-17           01                                 1                   On

    A9       M9               ODT                                A8                  Drive Impedance

                                                                 0                 Internal 50Ω 5 (Default)

    A8       M8               IM                                 1                   External(ZQ)

    A7       M7               DLL                                A7                  DLL Reset

                                                                 0                  DLL reset4 (Default)

    A6       M6               NA2                                1                   DLL enable

    A5       M5               AM                                 A5                  Address MUX

                                                                 0             Non-multiplexed (Default)

    A4       M4                                                  1                   Multiplexed

                              BL                                 A4            A3    Burst Length(BL)

    A3       M3                                                  0             0                    2

    A2       M2                                                  0             1                    4

                                                                 1             0                    8

    A1       M1               Config                             1             1          Reserved

    A0       M0

                                      Read/Write Latency and Cycle Time Configuration6                 Valid Frequency Range

    A2       A1               A0      Configuration              tRC(tCK)  tRL(tCK)  tWL(tCK)                        (MHz)

    0        0                0       1 3 (Default)              4             4     5                               266-175

    0        0                1       13                         4             4     5                               266-175

    0        1                0       2                          6             6     7                               400-175

    0        1                1       3                          8             8     9                               533-1758

    1        0                0       4 3,7                      3             3     4                               200-175

    1        0                1       5                          5             5     6                               333-175

    1        1                0       Reserved                   n/a           n/a   n/a                             n/a

    1        1                1       Reserved                   n/a           n/a   n/a                             n/a

Notes:

1.  A10-A17 must be set to zero; A18-An are "Don't cares."

2.  A6 not used in MRS.

3.  BL = 8 is not available.

4.  DLL RESET turns the DLL off.

5.  ±30 % temperature variation.

6.  tRC < 20ns in any configuration is only available with -25E  speed grade.

7.  The minimum tRC is typically 3 cycles, except in the case of a WRITE followed by a READ to the same bank. In this instance the  minimum  tRC  is  4

    cycles.

8.  tCK must be met to use this configuration. For tCK values, please refer to AC Electrical Characteristics table.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                       16

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

Mode Register Diagram (Multiplexed         Address           Mode)

     Ax       Ay      Mode Register                                 A9             On-Die Termination

                                                                    0                   Off (Default)

A10-18        A10-18  M10-18       01                               1                   On

     A9               M9           ODT                              A8                  Drive Impedance

                                                                    0            Internal 50Ω 6 (Default)

     A8               M8           IM                               1                   External(ZQ)

              A9      M7           DLL                              A7                  DLL Reset

                                                                    0              DLL reset4 (Default)

              A8      M6           NA5                              1                   DLL enable

     A5               M5           AM                               A5                  Address MUX

                                                                    0         Non-multiplexed (Default)

     A4               M4                                            1                   Multiplexed

                                   BL                               A4        A3        Burst Length(BL)

     A3               M3                                            0         0              2 (Default)

              A4      M2                                            0         1                                       4

                                                                    1         0                                       8

              A3      M1           Config                           1         1              Reserved

     A0               M0

                                           Read/Write Latency and Cycle Time Configuration8                              Valid Frequency

              Ay4     Ay3          Ax0     Configuration     tRC(tCK)         tRL(tCK)  tWL(tCK)                         Range (MHz)

              0       0            0       1 2 (Default)            4         5         6                                266-175

              0       0            1       12                       4         5         6                                266-175

              0       1            0       2                        6         7         8                                400-175

              0       1            1       3                        8         9         10                               533-17510

              1       0            0       4 2,9                    3         4         5                                200-175

              1       0            1       5                        5         6         7                                333-175

              1       1            0       Reserved                 n/a       n/a       n/a                              n/a

              1       1            1       Reserved                 n/a       n/a       n/a                              n/a

Notes:

1.   A10-A18 must be set to zero; A18-An are "Don't cares."

2.   BL = 8 is not available.

3.   ±30 % temperature variation.

4.   DLL RESET turns the DLL off.

5.   Ay = 8 is not used in MRS.

6.   BA0-BA2 are "Don't care."

7.   Addresses A0, A3, A4, A5, A8, and A9 must be set as shown in order to activate the mode register in the multiplexed address mode.

8.   tRC< 20ns in any configuration is only available with -25E speed grade.

9.   The minimum tRC is typically 3 cycles, except in the case of a WRITE followed by a READ to the same bank. In this instance the minimum  tRC  is  4

     cycles.

10.  tCK must be met to use this configuration. For tCK values, please refer to AC Electrical Characteristics table.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                       17

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

3.5 Mode Register Bit Description

Configuration

The cycle time and read/write latency can be configured from the different options shown in the Mode Register Diagram. In

order to maximize data bus utilization, the WRITE latency is equal to READ latency plus one. The read and write latencies

are increased by one clock cycle during multiplexed address mode compared to non-multiplexed mode.

Burst Length

The burst length of the read and write accesses to memory can be selected from three different options: 2, 4, and 8. Changes

in the burst length affect the width of the address bus and is shown in the Burst Length and Address Width Table. The data

written during a prior burst length setting is not guaranteed to be accurate when the burst length of the device is changed.

                                     Burst Length and Address Width Table

                          Burst Length                                 576Mb Address Bus

                                                             x9                           x18

                                  2                          A0-A21                       A0-A20

                                  4                          A0-A20                       A0-A19

                                  8                          A0-A19                       A0-A18

DLL Reset

The default setting for this option is LOW, whereby the DLL is disabled. Once the mode register for this feature is set HIGH,

1024 cycles (5μs at 200 MHz) are needed before a READ command can be issued. This time allows the internal clock to

be synchronized with the external clock. Failing to wait for synchronization to occur may result in a violation of the tCKQK

parameter. A reset of the DLL is necessary if tCK or VDD is changed after the DLL has already been enabled. To reset the

DLL, an MRS command must be issued where the DLL Reset Mode Register is set LOW. After waiting tMRSC, a subsequent

MRS command should be issued whereby the DLL Reset Mode Register is set HIGH. 1024 clock cycles are then needed

before a READ command is issued.

Drive Impedance Matching

The RLDRAM 2 Memory is equipped with programmable impedance output buffers. The purpose of the programmable

impedance output buffers is to allow the user to match the driver impedance to the system. To adjust the impedance, an

external precision resistor (RQ) is connected between the ZQ ball and VSS. The value of the resistor must be five times the

desired impedance. For example, a 300Ω resistor is required for an output impedance of 60Ω. The range of RQ is 125–

300Ω, which guarantees output impedance in the range of 25–60Ω (within 15 percent). Output impedance updates may be

required because over time variations may occur in supply voltage and temperature. When the external drive impedance is

enabled in the MRS, the device will periodically sample the value of RQ. An impedance update is transparent to the system

and does not affect device operation. All data sheet timing and current specifications are met during an update. When the

Drive Impedance Mode Register is set LOW during the MRS command, the memory provides an internal impedance at the

output buffer of 50Ω (±30% with temperature variation). This impedance is also periodically sampled and adjusted to

compensate for variation in supply voltage and temperature.

Address Multiplexing

Although the RLDRAM 2 Memory is capable of accepting all the addresses in a single rising clock edge, this memory can be

programmed to operate in multiplexed address mode, which is very similar to a traditional DRAM. In multiplexed address mode,

the address can be sent to the memory in two parts within two consecutive rising clock edges. This minimizes the number of

address signal connections between the controller and the memory by reducing the address bus to a maximum of only 11 lines.

Since the memory requires two clock cycles to read and write the data, data bus efficiency is affected when operating in continuous

burst mode with a burst length of 2 setting. Bank addresses are provided to the memory at the same time as the WRITE and

READ commands together with the first address part, Ax. The second address part, Ay, is then issued to the memory on the next

rising clock edge. AREF commands only require the bank address. Since AREF commands do not need a second consecutive

clock for address latching, they may be issued on consecutive clocks.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                   18

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

Address Mapping        in  Multiplexed Address Mode

        Data Width         Burst Length                                                                 Address

                                                       Ball   A0          A3       A4      A5           A8  A9   A10     A13  A14    A17  A18

                             2                         Ax     A0              A3   A4      A5           A8  A9   A10     A13  A14    A17  A18

                                                       Ay     A20             A1   A2      A21          A6  A7   A19     A11  A12    A16  A15

        X9                   4                         Ax     A0              A3   A4      A5           A8  A9   A10     A13  A14    A17  A18

                                                       Ay     A20             A1   A2      X            A6  A7   A19     A11  A12    A16  A15

                             8                         Ax     A0              A3   A4      A5           A8  A9   A10     A13  A14    A17  A18

                                                       Ay     X               A1   A2      X            A6  A7   A19     A11  A12    A16  A15

                             2                         Ax     A0              A3   A4      A5           A8  A9   A10     A13  A14    A17  A18

                                                       Ay     A20             A1   A2      X            A6  A7   A19     A11  A12    A16  A15

        X18                  4                         Ax     A0              A3   A4      A5           A8  A9   A10     A13  A14    A17  A18

                                                       Ay     X               A1   A2      X            A6  A7   A19     A11  A12    A16  A15

                             8                         Ax     A0              A3   A4      A5           A8  A9   A10     A13  A14    A17  A18

                                                       Ay     X               A1   A2      X            A6  A7   X       A11  A12    A16  A15

Note: X = Don’t Care.

On-Die Termination (ODT)

If the ODT is enabled, the Ds, Qs and DM are terminated to VTT with a resistance RTT. The command, address, QVLD, and

clock signals are not terminated. Figure 3.1 shows the equivalent circuit of a D receiver with ODT. The ODT function is

dynamically switched off when a Q begins to drive after a READ command is issued. Similarly, ODT is designed to switch

on at the Qs after the memory has issued the last piece of data. The D and DM pins will always be terminated.

ODT DC Parameters Table

             Description                                      Symbol                       Min                  Max           Units       Notes

        Termination Voltage                                   VTT                       0.95 x VREF         1.05 x VREF       V           1, 2

        On-die termination                                    RTT                          125                  185           Ω           3

Notes:

1.  All voltages referenced to VSS (GND).

2.  VTT is expected to be set equal to VREF and  must  track  variations  in  the  DC   level of VREF.

3.  The RTT value is measured at 95°C TC.

                                                                                   VTT

                                                                                   Switch

                                                                              RTT       Receiver

                                                                   D

                                                       Figure 3.1 ODT Equivalent Circuit

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                              19

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

3.6 Deselect/No Operation (DESL/NOP)

The Deselect command is used to prevent unwanted operations from being performed in the memory device during wait or

idle states. Operations already registered to the memory prior to the assertion of the Deselect command will not be cancelled.

3.7 Read Operation (READ)

The Read command performs burst-oriented data read accesses in a bank of the memory device. The Read command is

initiated by registering the WE# and REF# signals logic HIGH while the CS# is in logic LOW state. In non-multiplexed

address mode, both an address and a bank address must be provided to the memory during the assertion of the Read

command. In multiplexed mode, the bank address and the first part of the address, Ax, must be supplied together with the

Read command. The second part of the address, Ay, must be latched to the memory on the subsequent rising edge of the

CK clock. Data being accessed will be available in the data bus a certain amount of clock cycles later depending on the

Read Latency Configuration setting.

Data driven in the Q signals are edge-aligned to the free-running output data clocks QKx and QKx#. A half clock cycle

before the read data is available on the data bus, the data valid signal, QVLD, will transition from logic LOW to HIGH. The

QVLD signal is also edge-aligned to the data clock QKx and QKx#.

If no other commands have been registered to the device when the burst read operation is finished, the Q signals will go to

High-Z state. The QVLD signal transition from logic HIGH to logic LOW on the last bit of the READ burst. Please note that

if CK/CK# violates the VID (DC) specification while a READ burst is occurring, QVLD will remain HIGH until a dummy READ

command is registered. The QK clocks are free-running and will continue to cycle after the read burst is complete. Back-to-

back READ commands are permitted which allows for a continuous flow of output data.

                                           Non-Multiplexed                 Multiplexed

                                     CK#            Mode          CK#           Mode

                                     CK                           CK

                                     CS#                          CS#

                                     WE#                          WE#

                                     REF#                         REF#

                    ADDRESS                A                      ADDRESS  Ax         Ay

                                     BANK  BA*                    BANK     BA*

                    ADDRESS                                       ADDRESS

                                                                                Don’t care

                                                    Read Command

Integrated Silicon Solution, Inc. – www.issi.com –                                                                              20

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

                           0         1                           2                 3                 4              5                      6

              tCKH   tCKL      tCK

        CK#

        CK

    Command                RD        RD                          NOP               NOP             NOP              NOP                 NOP

    Address          BA2, A2         BA3, A3

                                                                 Read Latency = 4

                                                                                             tQKVLD                                tQKVLD

        QVLD                                                                                            tQKQ           tQKQ

        Q                                                                                               Q2-1        Q2-2     Q3-1       Q3-2

              tCKQK            tQKH  tQKL

        QKx#

        QKx

                                                                                                        Don’t Care           Undefined

                                     Basic Read Burst with QVLD: BL=2                     &  RL=4

Notes:

1.  Minimum READ data valid window can be expressed as MIN(tQKH, tQKL) – 2 x MAX(tQKQx).

2.  tCKH and tCKL are recommended to have 50% / 50% duty.

3.  tQKQ0 is referenced to Q0–Q8 and tQKQ1 is referenced to Q9–Q17 in x18.

4.  tQKQ takes into account the skew between any QKx and any Q.

5.  tCKQK is specified as CK rising edge to QK rising edge.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                            21

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

         0          1        2                      3    4                   5           6             7           8

CK#

CK

Command  RD         WR       RD                     NOP  NOP                 NOP         NOP           NOP         NOP

Address  BA1, A1    BA2, A2  BA3, A3

                                                    Write Latency = 5

                             Read Latency = 4

DK#

DK

D                                                                                        D2-1  D2-2    D2-3  D2-4

Q                                                                      Q1-1  Q1-2  Q1-3  Q1-4  Q3-1    Q3-2  Q3-3  Q3-4

QVLD

QK#

QK

                                                                                               Don’t care    Undefined

                    Read Followed by Write: BL = 4, RL                 =4 &  WL =  5, Configuration 1

Integrated Silicon Solution, Inc. – www.issi.com –                                                                       22

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

3.8 Write Operation (WRITE)

The Write command performs burst-oriented data write accesses in a bank of the memory device.         The Write command is

initiated by registering the REF# signal logic HIGH while the CS# and WE# signals are in logic LOW state. In non-multiplexed

address mode, both an address and a bank address must be provided to the memory during the assertion of the Write

command. In multiplexed mode, the bank address and the first part of the address, Ax, must be supplied together with the

Write command. The second part of the address, Ay, must be latched to the memory on the subsequent rising edge of the

CK clock. Input data to be written to the device can be registered several clock cycles later depending on the Write Latency

Configuration setting. The write latency is always one cycle longer than the programmed read latency. The DM signal can

mask the input data by setting this signal logic HIGH.

At least one NOP command in between a Read and Write commands is required in order to avoid data bus contention. The

setup and hold times for DM and data signals are tDS and tDH, which are referenced to the DK clocks.

                                   Non-Multiplexed                           Multiplexed

                             CK#                    Mode       CK#                Mode

                             CK                                         CK

                             CS#                                        CS#

                             WE#                               WE#

                             REF#                              REF#

                    ADDRESS        A                           ADDRESS       Ax         Ay

                             BANK  BA*                         BANK          BA*

                    ADDRESS                                    ADDRESS

                                                                                  Don’t care

                                                        Write  Command

Integrated Silicon Solution, Inc. – www.issi.com –                                                                            23

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

                0              1             2                   3                  4                    5                   6                 7

CK#

CK              tCKDK

DKx#

DKx

Command     WR                 NOP           NOP                 NOP                NOP               NOP               NOP                    NOP

Address     BA1, A1

                                             Write Latency = 5

DM                                                                                                                tDS   tDH

         D                                                                                                  D1-0  D1-2          D1-3     D1-4

                                                                                                   Masked Data          Don’t Care       Undefined

                                    Basic    WRITE Burst with              DM    Timing:         BL=4 & WL=5

            0          1            2             3                 4               5              6              7                   8             9

CK#

CK

Command     WR         WR           RD            RD             NOP                NOP            NOP            NOP               NOP             NOP

Address     BA1,A1     BA2,A2       BA3, A3       BA4, A4

                                                                              Read  Latency  =4

                                                             Read Latency  =  4

                                                    Write    Latency = 5

                                    Write    Latency = 5

DKx

DKx#

D                                                                                   D1-1     D1-2  D2-1     D2-2

Q                                                                                                        Q3-1     Q3-2  Q4-1    Q4-2

QVLD

QKx

QKx#

                                                                                                                        Don’t   Care     Undefined

                               Write Followed by          Read:  BL=2,        RL=4  &     WL=5,    Configuration 1

Integrated Silicon Solution,   Inc. – www.issi.com        –                                                                                              24

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

3.9 Auto Refresh Command (AREF)

The Auto Refresh command performs a refresh cycle on one row of a specific bank of the memory. Only bank addresses

are required together with the control the pins. Therefore, Auto Refresh commands can be issued on subsequent CK clock

cycles on both multiplexed and non-multiplexed address mode. Any command following an Auto Refresh command must

meet a tRC timing delay or later.

                                                      CK#

                                                          CK

                                                      CS#

                                                      WE#

                                                      REF#

                                                    ADDRESS

                                                      BANK    BA*

                                                    ADDRESS

                                                                      Don’t care

                                                    Auto Refresh Command

                                   0         1                2                3                4               5       6

                    tCKH  tCKL         tCK

CK#

CK

QKx#

QKx                                                                   tRC

Command                         AREFx        AREFy            NOP              NOP       NOP              ANYCOMx    ANYCOMy

                                                                                    tRC

Bank Address                    BAx          BAy                                                                BAx     BAy

                                                                                                   Don’t  Care

                                       AREF  example  in  tRC(tCK)=5  option:  Configuration=5

Integrated Silicon Solution, Inc. – www.issi.com –                                                                           25

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

Command Truth Table

    Operation                                 Code                    CS#  WE#                    REF#  Ax      BAx

    Device DESELECT/No Operation              DESL/NOP                H    X                      X     X       X

    Mode Register Set                         MRS                     L    L                      L     OPCODE  X

    Read                                      READ                    L    H                      H     A       BA

    Write                                     WRITE                   L    L                      H     A       BA

    Auto Refresh                              AREF                    L    H                      L     X       BA

Notes:

1.  X = "Don't Care;" H = logic HIGH; L = logic LOW; A = Valid Address; BA = Valid Bank Address.

2.  During MRS, only address inputs A0-A17 are used.

3.  Address width changes with burst length.

4.  All input states or sequences not shown are illegal or reserved.

5.  All command and address inputs must meet setup and hold times around the rising edge of CK.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                   26

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

3.11 On-Die Termination (ODT) Timing examples.

Read Operation with ODT: RL=4, BL=4

                     0                1                  2            3                   4            5                   6                 7

      CK#

      CK

      Command        RD               NOP                NOP          NOP                 NOP          NOP             NOP                   NOP

      Address        BA2, A2

                                                    Read Latency = 4

                                                                         tQKVLD                                                 tQKVLD

      QVLD

      Q ODT                                    Q ODT on                                                Q ODT Off                Q       ODT  on

      Q                                                                                          Q2-0  Q2-1    Q2-2    Q2-3

      QKx#

      QKx

                                                                                                               Don’t Care       Undefined

Read  to Write with  ODT: RL=4, BL=2

                     0                1                  2            3                       4             5              6                 7

      CK#

      CK

      Command        RD               WR                 NOP          NOP                 NOP          NOP                 NOP               NOP

      Address        BA2, A2          BA1, A1

                                                    Read Latency = 4

      DKx#

      DKx

                                                                      Write      Latency  =5

      D                                                                                                                D1-0     D1-1

                                                                         tQKVLD                                tQKVLD

      QVLD

      Q ODT                                    Q ODT on                                          Q ODT Off                 Q ODT on

      Q                                                                                          Q2-0  Q2-1

      QKx#

      QKx

                                                                                                               Don’t Care       Undefined

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                27

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

4 IEEE 1149.1 TAP and Boundary Scan

RLDRAM 2 Memory devices have a serial boundary-scan test access port (TAP) that allow the use of a limited set of JTAG

instructions to test the interconnection between the memory I/Os and printed circuit board traces or other components. In

conformance with IEEE Standard 1149.1, the memory contains a TAP controller, instruction register, boundary scan

register, bypass register, and ID register. The TAP operates in accordance with IEEE Standard 1149.1-2001 (JTAG) with

the exception of the ZQ pin. To guarantee proper boundary-scan testing of the ZQ pin, MRS bit M8 needs to be set to 0

until the JTAG testing of the pin is complete. Note that on power up, the default state of MRS bit M8 is logic LOW.

If the memory boundary scan register is to be used upon power up and prior to the initialization of the memory device, the

CK and CK# pins meet VID(DC) or CS# be held HIGH from power up until testing. Not doing so could result in inadvertent

MRS commands to be loaded, and subsequently cause unexpected results from address pins that are dependent upon the

state of the mode register. If these measures cannot be taken, the part must be initialized prior to boundary scan testing. If

a full initialization is not practical or feasible prior to boundary scan testing, a single MRS command with desired settings

may be issued instead. After the single MRS command is issued, the tMRSC parameter must be satisfied prior to boundary

scan testing.

4.1 Disabling the JTAG feature

The RLDRAM 2 Memory can operate without using the JTAG feature. To disable the TAP controller, TCK must be tied

LOW (VSS) to prevent clocking of the device. TDI and TMS are internally pulled up and may be left disconnected. They may

alternately be connected to VDD through a pull-up resistor. TDO should be left disconnected. On power-up, the device will

come up in a reset state, which will not interfere with device operation.

4.2 Test Access Port Signal List:

Test Clock (TCK)

This signal uses VDD as a power supply. The test clock is used only with the TAP controller. All inputs are captured on the

rising edge of TCK. All outputs are driven from the falling edge of TCK.

Test Mode Select (TMS)

This signal uses VDD as a power supply. The TMS input is used to send commands to the TAP controller and is sampled

on the rising edge of TCK.

Test Data-In (TDI)

This signal uses VDD as a power supply. The TDI input is used to serially input test instructions and information into the

registers and can be connected to the input of any of the registers. The register between TDI and TDO is chosen by the

instruction that is loaded into the TAP instruction register. TDI is connected to the most significant bit (MSB) of any register.

For more information regarding instruction register loading, please see the TAP Controller State Diagram.

Test Data-Out (TDO)

This signal uses VDDQ as a power supply. The TDO output ball is used to serially clock test instructions and data out from

the registers. The TDO output driver is only active during the Shift-IR and Shift-DR TAP controller states. In all other states,

the TDO pin is in a High-Z state. The output changes on the falling edge of TCK. TDO is connected to the least significant

bit (LSB) of any register. For more information, please see the TAP Controller State Diagram.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                 28

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

4.3 TAP Controller State and Block Diagram

                            1

                         Test Logic Reset

                         0

                                           1                                              1                       1

                         Run Test Idle                                  Select DR                  Select IR

                    0                                                                 0               0

                                                       1                                        1

                                                                       Capture DR                  Capture IR

                                                                                      0               0

                                                                        Shift DR             0     Shift IR          0

                                                                                      1               1

                                                       1                                        1

                                                                        Exit1 DR                   Exit1 IR

                                                                                      0               0

                                                                        Pause DR             0     Pause IR          0

                                                                                      1               1

                                                                        Exit2 DR                   Exit2 IR

                                                                                          0                       0

                                                                                      1               1

                                                       1

                                                                        Update DR                  Update IR

                                                                                      0            1           0

                                                       Note1

                    TDI                                Bypass Register (1 bit)

                                                       Identification Register (32 bits)                             TDO

                                                       Instruction Register (8 bits)

                                                       Control Signals

                    TMS

                                                       TAP Controller

                    TCK

Note: 113 boundary scan registers in RLDRAM 2 Memory

Integrated Silicon Solution, Inc. – www.issi.com –                                                                        29

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

4.4 Performing a TAP Reset

A Reset is performed by forcing TMS HIGH (VDD) for five rising edges of TCK. RESET may be performed while the SRAM

is operating and does not affect its operation. At power-up, the TAP is internally reset to ensure that TDO comes up in a

high-Z state.

4.5 TAP Registers

Registers are connected between the TDI and TDO pins and allow data to be scanned into and out of the SRAM test

circuitry. Only one register can be selected at a time through the instruction registers. Data is serially loaded into the TDI

pin on the rising edge of TCK and output on the TDO pin on the falling edge of TCK.

Instruction Register

This register is loaded during the update-IR state of the TAP controller. At power-up, the instruction register is loaded with

the IDCODE instruction. It is also loaded with the IDCODE instruction if the controller is placed in a reset state as

described in the previous section. When the TAP controller is in the capture-IR state, the two LSBs are loaded with a

binary “01” pattern to allow for fault isolation of the board-level serial test data path.

Bypass Register

The bypass register is a single-bit register that can be placed between the TDI and TDO balls. This allows data to be

shifted through the memory device with minimal delay. The bypass register is set LOW (VSS) when the BYPASS

instruction is executed.

Boundary Scan Register

The boundary scan register is connected to all the input and bidirectional balls on the device. Several balls are also

included in the scan register to reserved balls. The boundary scan register is loaded with the contents of the memory

Input and Output ring when the TAP controller is in the capture-DR state and is then placed between the TDI and TDO

balls when the controller is moved to the shift-DR state. Each bit corresponds to one of the balls on the device package.

The MSB of the register is connected to TDI, and the LSB is connected to TDO.

Identification (ID) Register

The ID register is loaded with a vendor-specific, 32-bit code during the capture-DR state when the IDCODE command is

loaded in the instruction register. The IDCODE is hardwired into the device and can be shifted out when the TAP

controller is in the shift-DR state.

4.6 Scan Register Sizes

                          Register Name                                                     Bit Size

                          Instruction Register                                              8

                          Bypass Register                                                   1

                      Boundary Scan Register                                                113

                      Identification (ID) Register                                          32

Integrated Silicon Solution, Inc. – www.issi.com –                                                                              30

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

4.7 TAP Instruction Set

Many instructions are possible with an eight-bit instruction register and all valid combinations are listed in the TAP

Instruction Code Table. All other instruction codes that are not listed on this table are reserved and should not be used.

Instructions are loaded into the TAP controller during the Shift-IR state when the instruction register is placed between

TDI and TDO. During this state, instructions are shifted from the instruction register through the TDI and TDO pins. To

execute an instruction once it is shifted in, the TAP controller must be moved into the Update-IR state.

EXTEST

The EXTEST instruction allows circuitry external to the component package to be tested. Boundary-scan register cells at

output balls are used to apply a test vector, while those at input balls capture test results. Typically, the first test vector to

be applied using the EXTEST instruction will be shifted into the boundary scan register using the PRELOAD instruction.

Thus, during the update-IR state of EXTEST, the output driver is turned on, and the PRELOAD data is driven onto the

output balls.

IDCODE

The IDCODE instruction causes a vendor-specific, 32-bit code to be loaded into the identification register. It also places

the identification register between the TDI and TDO balls and allows the IDCODE to be shifted out of the device when the

TAP controller enters the shift-DR state. The IDCODE instruction is loaded into the instruction register upon power-up or

whenever the TAP controller is given a test logic reset state.

High-Z

The High-Z instruction causes the bypass register to be connected between the TDI and TDO. This places all RLDRAM

2 Memory outputs into a High-Z state.

CLAMP

When the CLAMP instruction is loaded into the instruction register, the data driven by the output balls are determined from

the values held in the boundary scan register.

SAMPLE/PRELOAD

When the SAMPLE/PRELOAD instruction is loaded into the instruction register and the TAP controller is in the capture-

DR state, a snapshot of data on the inputs and bidirectional balls is captured in the boundary scan register. The user must

be aware that the TAP controller clock can only operate at a frequency up to 50 MHz, while the memory clock operates

significantly faster. Because there is a large difference between the clock frequencies, it is possible that during the

capture-DR state, an input or output will undergo a transition. The TAP may then try to capture a signal while in transition

(metastable state). This will not harm the device, but there is no guarantee as to the value that will be captured.

Repeatable results may not be possible. To ensure that the boundary scan register will capture the correct value of a

signal, the memory signal must be stabilized long enough to meet the TAP controller’s capture setup plus hold time (tCS

plus tCH). The memory clock input might not be captured correctly if there is no way in a design to stop (or slow) the clock

during a SAMPLE/ PRELOAD instruction. If this is an issue, it is still possible to capture all other signals and simply ignore

the value of the CK and CK# captured in the boundary scan register. Once the data is captured, it is possible to shift out

the data by putting the TAP into the shift-DR state. This places the boundary scan register between the TDI and TDO

balls.

BYPASS

When the BYPASS instruction is loaded in the instruction register and the TAP is placed in a shift-DR state, the bypass

register is placed between TDI and TDO. The advantage of the BYPASS instruction is that it shortens the boundary scan

path when multiple devices are connected together on a board.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                  31

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

4.8 TAP DC Electrical Characteristics and Operating Conditions

(+0°C ≤ TC ≤ +95°C; +1.7V ≤ VDD ≤ +1.9V, unless otherwise noted)

                   Description                      Conditions    Symbol       Min                                 Max     Units                    Notes

    Input high (logic 1) voltage                                  VIH        VREF +                                VDDQ +  V                            1, 2

                                                                               0.15                                0.3

    Input low (logic 0) voltage                                   VIL        VSSQ                                  VREF    V                            1, 2

                                                                               0.3                                 0.15

    Input leakage current                  0V ≤ VIN ≤ VDD         ILI                                              5       µA

    Output leakage current                 Output Disabled,       ILO                                              5       µA

                                           0V ≤ VIN ≤ VDDQ

    Output low voltage                     IOLC =100 µA           VOL1         -                                   0.2     V                               1

    Output low voltage                              IOLT = 2mA    VOL2         -                                   0.4     V                               1

    Output high voltage                    |IOHC| =100 µA         VOH1    VDDQ - 0.2                               -       V                               1

    Output high voltage                    |IOHT | = 2mA          VOH2    VDDQ - 0.4                               -       V                               1

Notes:

1.  All voltages referenced to VSS (GND).

2.  Overshoot = VIH(AC) ≤ VDD + 0.7V for t ≤ tCK/2; undershoot = VIL(AC) ≥ –0.5V for t ≤ tCK/2; during normal operation, VDDQ must not exceed VDD.

4.9 TAP AC Electrical Characteristics and Operating Conditions

(+0°C ≤ TC ≤ +95°C; +1.7V ≤ VDD ≤ +1.9V)

    Description                                     Symbol                Min                                      Max                              Units

    Clock

    Clock Cycle Time                                tTHTH                 20                                                                        ns

    Clock Frequency                                 fTF                                                               50                            MHz

    Clock HIGH Time                                 tTHTL                 10                                                                        ns

    Clock LOW Time                                  tTLTH                 10                                                                        ns

    TDI/TDO times

    TCK LOW to TDO unknown                          tTLOX                 0                                                                         ns

    TCK LOW to TDO valid                            tTLOV                                                             10                            ns

    TDI valid to TCK High                           tDVTH                 5                                                                         ns

    TCK HIGH to TDI invalid                         tTHDX                 5                                                                         ns

    Setup times

    TMS Setup                                       tMVTH                 5                                                                         ns

    Capture Setup                                   tCS                   5                                                                         ns

    Hold Times

    TMS hold                                        tTMHX                 5                                                                         ns

    Capture hold                                    tCH                   5                                                                         ns

Note: tCS and tCH refer to the setup and hold time requirements of latching data from the boundary scan register.

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                            32

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

4.10 TAP Timing

                    0                         1                2                   3              4         5                         6             7

                       tTHTL           tTLTH            tTHTH

Test Mode

Clock (CK)

                                       tMVTH     tTHMX

Test Mode

Select (TMS)

                                                                            tDVTH     tTHDX

Test Data-In

             (TDI)

                                                                                                                          tTLOV

                                                                                                     tTLOX

Test Data-Out

(TDO)

                                                                                                                          Don’t Care     Undefined

4.11 TAP Instruction Codes

Instruction                                      Code                                                       Description

EXTEST                                        0000  0000                Captures Input and Output ring contents. Places the boundary scan register

                                                                        between TDI and TDO. This operation does not affect device operations

IDCODE                                        0010  0001                Loads the ID register with the vendor ID code and places the register

                                                                        between TDI and TDO; This operation does not affect device operations

SAMPLE/PRELOAD                                0000  0101                Captures I/O ring contents; Places the boundary scan register between TDI

                                                                        and TDO

                                                                        Selects the bypass register to be connected between TDI and TDO; Data

CLAMP                                         0000  0111                driven by output balls are determined from values held in the boundary scan

                                                                        register

High-Z                                        0000  0011                Selects the bypass register to be connected between TDI and TDO; All

                                                                        outputs are forced into High-Z

BYPASS                                        1111  1111                Places the bypass register between TDI and TDO; This operation does not

                                                                        affect device operations

Note: All other remaining instruction  codes not    mentioned  in  the  above table are reserved and should not be used.

4.12 Identification (ID) Register Definition

Instruction Field                                              All Devices                                  Description

Revision number (31:28)                                            abcd                                     ab = die revision

                                                                                                     cd = 00 for x9, 01 for x18, 10 for x36

                                                                                                     def = 000 for 288Mb, 001 for 576Mb

Device ID (27:12)                                              00jkidef10100111                   i = 0 for common I/O, 1 for separate I/O

                                                                                                        jk = 01 for RLDRAM 2 Memory

Vendor ID code (11:1)                                          000 0101 0101                         Allows unique identification of vendor

ID register presence indicator (0)                                 1                              Indicates the presence of an ID register

4.13 TAP Input AC Logic Levels

(+0°C ≤ TC ≤ +95°C; +1.7V ≤ VDD ≤ +1.9V, unless otherwise noted)

Description                                                             Symbol                    Min                     Max                       Units

Input high (logic 1) voltage                                             VIH                 VREF + 0.3                          -                  V

Input low (logic 0) voltage                                              VIL                         -                    VREF - 0.3                V

Note: All voltages referenced to VSS (GND).

Integrated Silicon Solution, Inc. – www.issi.com –                                                                                                         33

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

4.14 Boundary Scan Order

Bit#  Signal name   Bump  Bit#  Signal name               Bump  Bit#  Signal name  Bump

      x9    x18     ID          x9                  x18   ID          x9   x18     ID

1     DK    DK      K1    39    D6                  D11   R11   77    D1   D1      C11

2     DK#   DK#     K2    40    D6                  D11   R11   78    D1   D1      C11

3     CS#   CS#     L2    41    D5                  D10   P11   79    Q1   Q1      C10

4     REF#  REF#    L1    42    D5                  D10   P11   80    Q1   Q1      C10

5     WE#   WE#     M1    43    Q5                  Q10   P10   81    D0   D0      B11

6     A17   A17     M3    44    Q5                  Q10   P10   82    D0   D0      B11

7     A16   A16     M2    45    D4                  D9    N11   83    Q0   Q0      B10

8     A18   A18     N1    46    D4                  D9    N11   84    Q0   Q0      B10

9     A15   A15     P1    47    Q4                  Q9    N10   85    DNU  Q4      B3

10    DNU   Q14     N3    48    Q4                  Q9    N10   86    DNU  Q4      B3

11    DNU   Q14     N3    49    DM                  DM    P12   87    DNU  D4      B2

12    DNU   D14     N2    50    A19                 A19   N12   88    DNU  D4      B2

13    DNU   D14     N2    51    A11                 A11   M11   89    DNU  Q5      C3

14    DNU   Q15     P3    52    A12                 A12   M10   90    DNU  Q5      C3

15    DNU   Q15     P3    53    A10                 A10   M12   91    DNU  D5      C2

16    DNU   D15     P2    54    A13                 A13   L12   92    DNU  D5      C2

17    DNU   D15     P2    55    A14                 A14   L11   93    DNU  Q6      D3

18    DNU   QK1     R2    56    BA1                 BA1   K11   94    DNU  Q6      D3

19    DNU   QK1#    R3    57    CK#                 CK#   K12   95    DNU  D6      D2

20    DNU   D16     T2    58    CK                  CK    J12   96    DNU  D6      D2

21    DNU   D16     T2    59    BA0                 BA0   J11   97    DNU  D7      E2

22    DNU   Q16     T3    60    A4                  A4    H11   98    DNU  D7      E2

23    DNU   Q16     T3    61    A3                  A3    H12   99    DNU  Q7      E3

24    DNU   D17     U2    62    A0                  A0    G12   100   DNU  Q7      E3

25    DNU   D17     U2    63    A2                  A2    G10   101   DNU  D8      F2

26    DNU   Q17     U3    64    A1                  A1    G11   102   DNU  D8      F2

27    DNU   Q17     U3    65    A20                 A20   E12   103   DNU  Q8      F3

28    ZQ    ZQ      V2    66    QVLD                QVLD  F12   104   DNU  Q8      F3

29    Q8    Q13     U10   67    Q3                  Q3    F10   105   A21  (A21)   E1

30    Q8    Q13     U10   68    Q3                  Q3    F10   106   A5   A5      F1

31    D8    D13     U11   69    D3                  D3    F11   107   A6   A6      G2

32    D8    D13     U11   70    D3                  D3    F11   108   A7   A7      G3

33    Q7    Q12     T10   71    Q2                  Q2    E10   109   A8   A8      G1

34    Q7    Q12     T10   72    Q2                  Q2    E10   110   BA2  BA2     H1

35    D7    D12     T11   73    D2                  D2    E11   111   A9   A9      H2

36    D7    D12     T11   74    D2                  D2    E11   112   NF   NF      J2

37    Q6    Q11     R10   75    QK0                 QK0   D11   113   NF   NF      J1

38    Q6    Q11     R10   76    QK0#                QK0#  D10

Integrated Silicon Solution, Inc. – www.issi.com –                                       34

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

ORDERING INFORMATION

Commercial Range: TC = 0° to +95°C

Frequency           Speed               Order Part No.              Organization  Package

533 MHz             1.875ns (tRC=15ns)  IS49NLS96400A-18WBL         64M x 9       144 WBGA, Lead-free

                                        IS49NLS18320A-18WBL         32M x 18      144 WBGA, Lead-free

400 MHz             2.5ns (tRC=15ns)    IS49NLS96400A-25EWBL        64M x 9       144 WBGA, Lead-free

                                        IS49NLS18320A-25EWBL        32M x 18      144 WBGA, Lead-free

400 MHz             2.5ns (tRC=20ns)    IS49NLS96400A-25WBL         64M x 9       144 WBGA, Lead-free

                                        IS49NLS18320A-25WBL         32M x 18      144 WBGA, Lead-free

300 MHz             3.3ns (tRC=20ns)    IS49NLS96400A-33WBL         64M x 9       144 WBGA, Lead-free

                                        IS49NLS18320A-33WBL         32M x 18      144 WBGA, Lead-free

Industrial  Range: TC =  40°C to       95°C; TA =  40°C to +85°C

Frequency           Speed               Order Part No.              Organization  Package

533 MHz             1.875ns (tRC=15ns)  IS49NLS96400A-18WBLI        64M x 9       144 WBGA, Lead-free

                                        IS49NLS18320A-18WBLI        32M x 18      144 WBGA, Lead-free

400 MHz             2.5ns (tRC=15ns)    IS49NLS96400A-25EWBLI       64M x 9       144 WBGA, Lead-free

                                        IS49NLS18320A-25EWBLI       32M x 18      144 WBGA, Lead-free

400 MHz             2.5ns (tRC=20ns)    IS49NLS96400A-25WBLI        64M x 9       144 WBGA, Lead-free

                                        IS49NLS18320A-25WBLI        32M x 18      144 WBGA, Lead-free

300 MHz             3.3ns (tRC=20ns)    IS49NLS96400A-33WBLI        64M x 9       144 WBGA, Lead-free

                                        IS49NLS18320A-33WBLI        32M x 18      144 WBGA, Lead-free

Integrated Silicon Solution, Inc. – www.issi.com –                                                     35

Rev. A, 11/27/2017
IS49NLS96400A, IS49NLS18320A

Ball Grid Array

Package Code: WB (144-ball WBGA)

Integrated Silicon Solution, Inc. – www.issi.com –  36

Rev. A, 11/27/2017
Mouser Electronics

Authorized Distributor

Click to View Pricing, Inventory, Delivery & Lifecycle Information:

ISSI:

IS49NLS18320A-33WBL     IS49NLS96400A-33WBL  IS49NLS18320A-25WBL  IS49NLS96400A-25WBL

小广播

该厂商的其它器件

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved