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IS42S16400J-6TLI

器件型号:IS42S16400J-6TLI
器件类别:存储器
文件大小:12512.77KB,共0页
厂商名称:ETC2 [List of Unclassifed Manufacturers]
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IS42S16400J-6TLI在线购买

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器件描述

4M X 16 SYNCHRONOUS DRAM, 5.4 ns,

4M × 16 同步动态随机存取存储器, 5.4 ns,

参数

IS42S16400J-6TLI功能数量 1
IS42S16400J-6TLI端子数量 54
IS42S16400J-6TLI最大工作温度 85 Cel
IS42S16400J-6TLI最小工作温度 -40 Cel
IS42S16400J-6TLI最大供电/工作电压 3.6 V
IS42S16400J-6TLI最小供电/工作电压 3 V
IS42S16400J-6TLI额定供电电压 3.3 V
IS42S16400J-6TLI加工封装描述 0.400 INCH, LEAD FREE, TSOP2-54
IS42S16400J-6TLI状态 ACTIVE
IS42S16400J-6TLI工艺 CMOS
IS42S16400J-6TLI包装形状 RECTANGULAR
IS42S16400J-6TLI包装尺寸 SMALL OUTLINE, THIN PROFILE
IS42S16400J-6TLI表面贴装 Yes
IS42S16400J-6TLI端子形式 GULL WING
IS42S16400J-6TLI端子间距 0.8000 mm
IS42S16400J-6TLI端子位置 DUAL
IS42S16400J-6TLI包装材料 PLASTIC/EPOXY
IS42S16400J-6TLI温度等级 INDUSTRIAL
IS42S16400J-6TLI内存宽度 16
IS42S16400J-6TLI组织 4M X 16
IS42S16400J-6TLI存储密度 6.71E7 deg
IS42S16400J-6TLI操作模式 SYNCHRONOUS
IS42S16400J-6TLI位数 4.19E6 words
IS42S16400J-6TLI位数 4M
IS42S16400J-6TLI存取方式 FOUR BANK PAGE BURST
IS42S16400J-6TLI内存IC类型 SYNCHRONOUS DRAM
IS42S16400J-6TLI端口数 1
IS42S16400J-6TLI最小存取时间 5.4 ns

IS42S16400J-6TLI器件文档内容

IS42S16400J                                                                    JANUARY 2014
IS45S16400J

1 Meg Bits x 16 Bits x 4 Banks (64-MBIT)
SYNCHRONOUS DYNAMIC RAM

FEATURES                                           OVERVIEW

Clock frequency: 200, 166, 143, 133 MHz          ISSI's 64Mb Synchronous DRAM is organized as 1,048,576

Fully synchronous; all signals referenced to a   bits x 16-bit x 4-bank for improved performance. The
   positive clock edge                             synchronous DRAMs achieve high-speed data transfer
                                                   using pipeline architecture. All inputs and outputs signals
Internal bank for hiding row access/precharge    refer to the rising edge of the clock input.

Single 3.3V power supply                         KEY TIMING PARAMETERS

LVTTL interface                                  Parameter                   -5           -6  -7 Unit

Programmable burst length                        Clk Cycle Time              5            6    7 ns
    (1, 2, 4, 8, full page)                         CAS Latency = 3                            7.5 ns
                                                     CAS Latency = 2           7.5       7.5
Programmable burst sequence:                                                                  143 Mhz
   Sequential/Interleave                           Clk Frequency               200 166          133 Mhz
                                                     CAS Latency = 3           133 133
Self refresh modes                                 CAS Latency = 2                            5.4 ns
                                                                               4.8       5.4    5.4 ns
Auto refresh (CBR)                               Access Time  from Clock
                                                     CAS Latency = 3           5.4       5.4
4096 refresh cycles every 64 ms (Com, Ind, A1      CAS Latency = 2
   grade) or 16ms (A2 grade)
                                                   ADDRESS TABLE
Random column address every clock cycle
Programmable CAS latency (2, 3 clocks)           Parameter                   4M x 16

Burst read/write and burst read/single write     Configuration               1M x 16 x 4
   operations capability                                                       banks

Burst termination by burst stop and precharge    Refresh Count
   command
                                                                  Com./Ind.    4K/64ms
OPTIONS                                                                    A1  4K/64ms
                                                                           A2  4K/16ms
Package:
   54-pin TSOP II                                  Row Addresses               A0-A11
   54-ball TF-BGA (8mm x 8mm)
   60-ball TF-BGA (10.1mm x 6.4mm)                 Column Addresses            A0-A7

Operating Temperature Range                      Bank Address Pins           BA0, BA1
   Commercial (0oC to +70oC)
   Industrial (-40oC to +85oC)
   Automotive Grade A1 (-40oC to +85oC)
   Automotive Grade A2 (-40oC to +105oC)

                                                   Auto Precharge Pins         A10/AP

Copyright 2013 Integrated Silicon Solution, Inc. All rights reserved. ISSI reserves the right to make changes to this specification and its products at any time without notice. ISSI assumes no
liability arising out of the application or use of any information, products or services described herein. Customers are advised to obtain the latest version of this device specification before relying on
any published information and before placing orders for products.

Integrated Silicon Solution, Inc. does not recommend the use of any of its products in life support applications where the failure or malfunction of the product can reasonably be ex-
pected to cause failure of the life support system or to significantly affect its safety or effectiveness. Products are not authorized for use in such applications unless Integrated Silicon
Solution, Inc. receives written assurance to its satisfaction, that:
a.) the risk of injury or damage has been minimized;
b.) the user assume all such risks; and
c.) potential liability of Integrated Silicon Solution, Inc is adequately protected under the circumstances

Integrated Silicon Solution, Inc. -- www.issi.com                                                        1

Rev. F

12/17/2013
IS42S16400J
IS45S16400J

GENERAL DESCRIPTION                                                                          other three banks will hide the precharge cycles and provide
                                                                                             seamless, high-speed, random-access operation.
The 64Mb SDRAM is a high speed CMOS, dynamic
random-access memory designed to operate in 3.3V                                             SDRAM read and write accesses are burst oriented starting
memory systems containing 67,108,864 bits. Internally                                        at a selected location and continuing for a programmed
configured as a quad-bank DRAM with a synchronous                                            number of locations in a programmed sequence.   The
interface.  Each 16,777,216-bit bank is organized as 4,096                                   registration of an ACTIVE command begins accesses,
rows by 256 columns by 16 bits.                                                              followed by a READ or WRITE command. The ACTIVE
                                                                                             command in conjunction with address bits registered are
The 64Mb SDRAM includes an AUTO REFRESH MODE,                                                used to select the bank and row to be accessed (BA0,
and a power-saving, power-down mode. All signals are                                         BA1 select the bank; A0-A11 select the row).  The READ
registered on the positive edge of the clock signal, CLK.                                    or WRITE commands in conjunction with address bits
All inputs and outputs are LVTTL compatible.                                                 registered are used to select the starting column location
                                                                                             for the burst access.
The 64Mb SDRAM has the ability to synchronously burst
data at a high data rate with automatic column-address                                       Programmable READ or WRITE burst lengths consist of
generation, the ability to interleave between internal banks                                 1, 2, 4 and 8 locations, or full page, with a burst terminate
to hide precharge time and the capability to randomly                                        option.
change column addresses on each clock cycle during
burst access.

A self-timed row precharge initiated at the end of the burst
sequence is available with the AUTO PRECHARGE function
enabled. Precharge one bank while accessing one of the

FUNCTIONAL BLOCK DIAGRAM

CLK    COMMAND                                                                                                                                                           DATA IN            DQM
CKE    DECODER                                                                                                                                                                                 DQ 0-15
                                                                                                                                                                         BUFFER
  CS          &
RAS       CLOCK                                                                                                                                                    16                16
CAS   GENERATOR
WE                      MODE                                                  REFRESH
A10                   REGISTER                                              CONTROLLER                                                                                   DATA OUT                VDD/VDDQ
                                                                                                                                                                                                 GND/GNDQ
A11                               12                                                   SELF
                                                                                    REFRESH
  A9                                                                            CONTROLLER                                                                               BUFFER
  A8
  A7                                                                           REFRESH                                                                             16                16
  A6                                                                           COUNTER
  A5                                                                                                                                                                   4096
  A4                                                                                   ROW
  A3                                                                               ADDRESSMULTIPLEXER                                                              4096      MEMORY CELL
  A2                                                                                 BUFFER                                                           ROW DECODER
  A1                                                                        12                                                                                     4096              ARRAY
  A0
BA0                                                                                          12                                                                    4096
BA1
             ROW                                                                                                                                                                   BANK 0

             ADDRESS

      12     LATCH

                                                                                                                                                                             SENSE AMP I/O GATE

                                                                   COLUMN                                                                                                    256K
                                                             ADDRESS LATCH                                                                                                   (x 16)
                                                          8
                                                            BURST COUNTER                    BANK CONTROL LOGIC

                                                                   COLUMN                                                                                 COLUMN DECODER
                                                           ADDRESS BUFFER                                                                     8

2                                                                                            Integrated Silicon Solution, Inc. -- www.issi.com

                                                                                                                                                                                       Rev.F
                                                                                                                                                                                 12/17/2013
IS42S16400J
IS45S16400J

PIN CONFIGURATION
package code: B 54 bALL Tf-bga (Top View) (8 mm x 8 mm Body, 0.8 mm Ball Pitch)

                                   123456789

                          A                                   VDDQ DQ0 VDD
                                        GND DQ15 GNDQ         GNDQ DQ2 DQ1
                                                              VDDQ DQ4 DQ3
                          B                                   GNDQ DQ6 DQ5
                                        DQ14 DQ13 VDDQ         VDD DQML DQ7
                                                               CAS RAS WE
                          C                                    BA0 BA1 CS
                                        DQ12 DQ11 GNDQ
                                                                A0 A1 A10
                          D                                     A3 A2 VDD
                                        DQ10 DQ9 VDDQ

                          E
                                        DQ8 NC GND

                          F
                                       DQMH CLK CKE

                          G
                                         NC A11 A9

                          H
                                          A8 A7 A6

                          J
                                        GND A5 A4

PIN DESCRIPTIONS

A0-A11      Row Address Input                           WE    Write Enable

A0-A7       Column Address Input                        LDQM, UDQM x16 Input/Output Mask

BA0, BA1    Bank Select Addresses                       Vdd   Power

DQ0 to DQ15Data I/O                                     GNDGround

CLK         System Clock Input                          Vddq  Power Supply for I/O Pin

CKE         Clock Enable                                GNDQGround for I/O Pin

CS          Chip Select                                 NC    No Connection

RAS         Row Address Strobe Command

CAS Column Address Strobe Command

Integrated Silicon Solution, Inc. -- www.issi.com                                         3

Rev.F

12/17/2013
IS42S16400J
IS45S16400J

PIN CONFIGURATION
package code: B2  60 bALL Tf-bga (Top View) (10.1 mm x 6.4 mm Body, 0.65 mm Ball Pitch)

                                    1234567

                         A                                  DQ0 VDD
                                                 GND DQ15  VDDQ DQ1
                                                           GNDQ DQ2
                         B                                  DQ4 DQ3
                                                DQ14 GNDQ  VDDQ DQ5
                                                           GNDQ DQ6
                         C
                                                DQ13 VDDQ    NC DQ7
                                                            VDD NC
                         D                                 LDQM WE
                                                DQ12 DQ11   RAS CAS
                                                             NC CS
                         E                                  BA1 BA0
                                                DQ10 GNDQ    A0 A10
                                                             A2 A1
                         F                                   A3 VDD
                                                 DQ9 VDDQ

                         G
                                                 DQ8 NC

                         H
                                                  NC NC

                         J
                                                  NC UDQM

                         K
                                                  NC CLK

                         L
                                                 CKE NC

                         M
                                                 A11 A9

                         N
                                                  A8 A7

                         P
                                                  A6 A5

                         R
                                                 GND A4

PIN DESCRIPTIONS

   A0-A11    Row Address Input                             WE          Write Enable
                                                           LDQM, UDQM  x16 Input/Output Mask
   A0-A7     Column Address Input                          Vdd         Power
                                                           GND         Ground
   BA0, BA1  Bank Select Addresses                         Vddq        Power Supply for I/O Pin
                                                           GNDq        Ground for I/O Pin
   DQ0 to DQ15 Data I/O                                    NC          No Connection

   CLK       System Clock Input

   CKE       Clock Enable
   CS        Chip Select
   RAS       Row Address Strobe Command
   CAS       Column Address Strobe Command

4                                                          Integrated Silicon Solution, Inc. -- www.issi.com

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                                                                                                 12/17/2013
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PIN CONFIGURATIONS
54 pin TSOP - Type II

                                  VDD   1          54 GND
                                                   53 DQ15
                                  DQ0 2            52 GNDQ
                                                   51 DQ14
                                  VDDQ  3          50 DQ13
                                                   49 VDDQ
                                  DQ1 4            48 DQ12
                                                   47 DQ11
                                  DQ2 5            46 GNDQ
                                                   45 DQ10
                                  GNDQ 6           44 DQ9
                                                   43 VDDQ
                                  DQ3 7            42 DQ8
                                                   41 GND
                                  DQ4 8            40 NC
                                                   39 UDQM
                                  VDDQ  9          38 CLK
                                                   37 CKE
                                  DQ5 10           36 NC
                                                   35 A11
                                  DQ6 11           34 A9
                                                   33 A8
                                  GNDQ 12          32 A7
                                                   31 A6
                                  DQ7 13           30 A5
                                                   29 A4
                                  VDD   14         28 GND

                                  LDQM 15

                                  WE 16

                                  CAS 17

                                  RAS 18

                                  CS 19

                                  BA0 20

                                  BA1 21

                                  A10 22

                                  A0 23

                                  A1 24

                                  A2 25

                                  A3 26

                                  VDD   27

PIN DESCRIPTIONS

A0-A11      Row Address Input                      WE    Write Enable
                                                   LDQM  x16 Lower Byte, Input/Output Mask
A0-A7       Column Address Input                   UDQM  x16 Upper Byte, Input/Output Mask
                                                   Vdd   Power
BA0, BA1    Bank Select Address                    GND   Ground
                                                   Vddq  Power Supply for I/O Pin
DQ0 to DQ15 Data I/O                               GNDq  Ground for I/O Pin
                                                   NC    No Connection
CLK         System Clock Input

CKE         Clock Enable

CS          Chip Select

RAS         Row Address Strobe Command

CAS Column Address Strobe Command

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PIN FUNCTIONS

  Symbol    TSOP Pin No.         Type              Function
  A0-A11
            23 to 26             Input Pin         Address Inputs: A0-A11 are sampled during the ACTIVE

            29 to 34                               command (row-address A0-A11) and READ/WRITE command (A0-A7
  BA0, BA1
    CAS     22, 35                                 with A10 defining auto precharge) to select one location out of the memory array
    CKE                                            in the respective bank. A10 is sampled during a PRECHARGE command to deter-
            20, 21               Input Pin         mine if all banks are to be precharged (A10 HIGH) or bank selected by
    CLK       17                 Input Pin         BA0, BA1 (LOW). The address inputs also provide the op-code during a LOAD
     CS       37                 Input Pin         MODE REGISTER command.

   DQ0 to    38                  Input Pin         Bank Select Address: BA0 and BA1 defines which bank the ACTIVE, READ, WRITE
   DQ15                                            or PRECHARGE command is being applied.
             19                  Input Pin         CAS, in conjunction with the RAS and WE, forms the device command. See the
   LDQM,                                           "Command Truth Table" for details on device commands.
   UDQM      2, 4, 5, 7, 8, 10,  DQ Pin
            11,13, 42, 44, 45,   Input Pin         The CKE input determines whether the CLK input is enabled. The next rising edge
    RAS     47, 48, 50, 51, 53                     of the CLK signal will be valid when is CKE HIGH and invalid when LOW. When CKE
     WE                                            is LOW, the device will be in either power-down mode, clock suspend mode, or self
    Vddq          15, 39                           refresh mode. CKE is an asynchronous input.
     Vdd
   GNDq      18                  Input Pin         CLK is the master clock input for this device. Except for CKE, all inputs to this device
    GND                                            are acquired in synchronization with the rising edge of this pin.
             16                  Input Pin         The CS input determines whether command input is enabled within the device.
                                                   Command input is enabled when CS is LOW, and disabled with CS is HIGH. The
            3, 9, 43, 49         Power Supply Pin  device remains in the previous state when CS is HIGH.
              1, 14, 27          Power Supply Pin
            6, 12, 46, 52        Power Supply Pin  DQ0 to DQ15 are I/O pins. I/O through these pins can be controlled in byte units
             28, 41, 54          Power Supply Pin
                                                   using the LDQM and UDQM pins.

                                                   LDQM and UDQM control the lower and upper bytes of the I/O buffers. In read

                                                   mode, LDQM and UDQM control the output buffer. When LDQM or UDQM is LOW,
                                                   the corresponding buffer byte is enabled, and when HIGH, disabled. The outputs
                                                   go to the HIGH impedance state when LDQM/UDQM is HIGH. This function cor-
                                                   responds to OE in conventional DRAMs. In write mode, LDQM and UDQM control
                                                   the input buffer. When LDQM or UDQM is LOW, the corresponding buffer byte is en-
                                                   abled, and data can be written to the device. When LDQM or UDQM is HIGH, input
                                                   data is masked and cannot be written to the device.
                                                   RAS, in conjunction with CAS and WE, forms the device command. See the "Com-
                                                   mand Truth Table" item for details on device commands.
                                                   WE, in conjunction with RAS and CAS, forms the device command. See the "Com-
                                                   mand Truth Table" item for details on device commands.

                                                   Vddq is the output buffer power supply.

                                                   Vdd is the device internal power supply.

                                                   GNDq is the output buffer ground.

                                                   GND is the device internal ground.

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READ                                                          apply except in full-page burst mode. Upon completion of
                                                              the READ or WRITE burst, a precharge of the bank/row
The READ command selects the bank from BA0, BA1 inputs        that is addressed is automatically performed.
and starts a burst read access to an active row. Inputs
A0-A7 provides the starting column location.  When A10 is     AUTO REFRESH COMMAND
HIGH, this command functions as an AUTO PRECHARGE
command.  When the auto precharge is selected, the row        This command executes the AUTO REFRESH operation.  
being accessed will be precharged at the end of the READ      The row address and bank to be refreshed are automatically
burst. The row will remain open for subsequent accesses       generatedduringthisoperation. Thestipulatedperiod(trc) is
when AUTO PRECHARGE is not selected.   DQ's read              required for a single refresh operation, and no other com-
data is subject to the logic level on the DQM inputs two      mands can be executed during this period. This command
clocks earlier. When a given DQM signal was registered        is executed at least 4096 times every Tref. During an AUTO
HIGH, the corresponding DQ's will be High-Z two clocks        REFRESH command, address bits are "Don't Care".  This
later. DQ's will provide valid data when the DQM signal       command corresponds to CBR Auto-refresh.
was registered LOW.
                                                              SELF REFRESH
WRITE
                                                              During the SELF REFRESH operation, the row address to
A burst write access to an active row is initiated with the   be refreshed, the bank, and the refresh interval are gen-
WRITE command.   BA0, BA1 inputs selects the bank,            erated automatically internally.  SELF REFRESH can be
and the starting column location is provided by inputs        used to retain data in the SDRAM without external clocking,
A0-A7. Whether or not AUTO-PRECHARGE is used is               even if the rest of the system is powered down. The SELF
determined by A10.                                            REFRESH operation is started by dropping the CKE pin
                                                              from HIGH to LOW. During the SELF REFRESH operation
The row being accessed will be precharged at the end of       all other inputs to the SDRAM become "Don't Care". The
the WRITE burst, if AUTO PRECHARGE is selected. If            device must remain in self refresh mode for a minimum
AUTO PRECHARGE is not selected, the row will remain           period equal to tras or may remain in self refresh mode
open for subsequent accesses.                                 for an indefinite period beyond that. The SELF-REFRESH
                                                              operation continues as long as the CKE pin remains LOW
A memory array is written with corresponding input data       and there is no need for external control of any other pins.
on DQ's and DQM input logic level appearing at the same       The next command cannot be executed until the device
time. Data will be written to memory when DQM signal is       internal recovery period (trc) has elapsed. Once CKE
LOW.  When DQM is HIGH, the corresponding data inputs         goes HIGH, the NOP command must be issued (minimum
will be ignored, and a WRITE will not be executed to that     of two clocks) to provide time for the completion of any
byte/column location.                                         internal refresh in progress. After the self-refresh, since it
                                                              is impossible to determine the address of the last row to
PRECHARGE                                                     be refreshed, an AUTO-REFRESH should immediately be
                                                              performed for all addresses.
The PRECHARGE command is used to deactivate the open
row in a particular bank or the open row in all banks.  BA0,  BURST TERMINATE
BA1 can be used to select which bank is precharged or they
are treated as "Don't Care". A10 determines whether one       The BURST TERMINATE command forcibly terminates
or all banks are precharged. After executing this command,    the burst read and write operations by truncating either
the next command for the selected bank(s) is executed after   fixed-length or full-page bursts and the most recently
passage of the period tRP, which is the period required for   registered READ or WRITE command prior to the BURST
bank precharging.   Once a bank has been precharged, it       TERMINATE.
is in the idle state and must be activated prior to any READ
or WRITE commands being issued to that bank.                  COMMAND INHIBIT

AUTO PRECHARGE                                                COMMAND INHIBIT prevents new commands from being
                                                              executed. Operations in progress are not affected, apart
The AUTO PRECHARGE function ensures that the                  from whether the CLK signal is enabled
precharge is initiated at the earliest valid stage within a
burst.  This function allows for individual-bank precharge    NO OPERATION
without requiring an explicit command. A10 can be used
to enable the AUTO PRECHARGE function in conjunc-             When CS is low, the NOP command prevents unwanted
tion with a specific READ or WRITE command.  For each         commands from being registered during idle or wait
individual READ or WRITE command, auto precharge is           states.
either enabled or disabled. AUTO PRECHARGE does not

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LOAD MODE REGISTER

During the LOAD MODE REGISTER command the mode
register is loaded from A0-A11.  This command can only
be issued when all banks are idle.

ACTIVE COMMAND

When the ACTIVE COMMAND is activated, BA0, BA1
inputs selects a bank to be accessed, and the address
inputs on A0-A11 selects the row.   Until a PRECHARGE
command is issued to the bank, the row remains open
for accesses.

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TRUTH TABLE COMMANDS AND DQM OPERATION(1)

FUNCTION                                  CS RAS CAS WE DQM          ADDR      DQs

COMMAND INHIBIT (NOP)                     H         X  X  X  X       X         X

NO OPERATION (NOP)                        L         H  H  H  X       X         X

ACTIVE (Select bank and activate row)(3)  L         L  H  H  X       Bank/Row  X

READ (Select bank/column, start READ burst)(4) L    H  L  H L/H(8)   Bank/Col  X

WRITE (Select bank/column, start WRITE burst)(4) L  H  L  L  L/H(8)  Bank/Col  Valid

BURST TERMINATE                           L         H  H  L  X       X         Active

PRECHARGE (Deactivate row in bank or banks)(5) L    L  H  L  X       Code      X

AUTO REFRESH or SELF REFRESH(6,7)         L         L  L  H  X       X         X

(Enter self refresh mode)

LOAD MODE REGISTER(2)                     L         L  L  L  X       Op-Code   X

Write Enable/Output Enable(8)             -- -- -- --        L       --        Active

Write Inhibit/Output High-Z(8)            -- -- -- -- H              --        High-Z

NOTES:
1. CKE is HIGH for all commands except SELF REFRESH.
2. A0-A11 define the op-code written to the mode register.
3. A0-A11 provide row address, and BA0, BA1 determine which bank is made active.
4. A0-A7 (x16) provide column address; A10 HIGH enables the auto precharge feature (nonpersistent), while A10 LOW disables

    auto precharge; BA0, BA1 determine which bank is being read from or written to.
5. A10 LOW: BA0, BA1 determine the bank being precharged. A10 HIGH: All banks precharged and BA0, BA1 are "Don't Care."
6. AUTO REFRESH if CKE is HIGH, SELF REFRESH if CKE is LOW.
7. Internal refresh counter controls row addressing; all inputs and I/Os are "Don't Care" except for CKE.
8. Activates or deactivates the DQs during WRITEs (zero-clock delay) and READs (two-clock delay).

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TRUTH TABLE CKE (1-4)

    CURRENT STATE COMMANDn                              ACTIONn                  CKEn-1  CKEn
                                                        Maintain Power-Down          L      L
    Power-Down        X                                 Maintain Self Refresh        L      L
                                                        Maintain Clock Suspend       L      L
    Self Refresh      X                                 Exit Power-Down              L      H
                                                        Exit Self Refresh            L      H
    Clock Suspend     X                                 Exit Clock Suspend           L      H
                                                        Power-Down Entry             H      L
    Power-Down(5)     COMMAND INHIBIT or NOP            Self Refresh Entry           H      L
                                                        Clock Suspend Entry          H      L
    Self Refresh(6)   COMMAND INHIBIT or NOP

    Clock Suspend(7)  X

    All Banks Idle    COMMAND INHIBIT or NOP

    All Banks Idle    AUTO REFRESH

    Reading or Writing VALID

                      See TRUTH TABLE CURRENT STATE BANK n, COMMAND TO BANK n  H       H

NOTES:
1. CKEn is the logic state of CKE at clock edge n; CKEn-1 was the state of CKE at the previous clock edge.
2. Current state is the state of the SDRAM immediately prior to clock edge n.
3. COMMANDn is the command registered at clock edge n, and ACTONn is a result of COMMANDn.
4. All states and sequences not shown are illegal or reserved.
5. Exiting power-down at clock edge n will put the device in the all banks idle state in time for clock edge n+1 (provided that tcks is

    met).
6. Exiting self refresh at clock edge n will put the device in all banks idle state once txsr is met. COMMAND INHIBIT or NOP

    commands should be issued on clock edges occurring during the txsr period. A minimum of two NOP commands must be sent
    during txsr period.
7. After exiting clock suspend at clock edge n, the device will resume operation and recognize the next command at clock edge
    n+1.

TRUTH TABLE CURRENT STATE BANK n, COMMAND TO BANK n (1-6)

    CURRENT STATE COMMAND (ACTION)                                               CS RAS CAS WE

    Any               COMMAND INHIBIT (NOP/Continue previous operation)          HX XX

                      NO OPERATION (NOP/Continue previous operation)             LH HH

    Idle              ACTIVE (Select and activate row)                           L L HH

                      AUTO REFRESH(7)                                            LL LH

                      LOAD MODE REGISTER(7)                                      LL LL

                      PRECHARGE(11)                                              LL HL

    Row Active        READ (Select column and start READ burst)(10)              LH LH

                      WRITE (Select column and start WRITE burst)(10)            LH LL

                      PRECHARGE (Deactivate row in bank or banks)(8)             LL HL

    Read              READ (Select column and start new READ burst)(10)          LH LH

    (Auto             WRITE (Select column and start WRITE burst)(10)            LH LL

    Precharge         PRECHARGE (Truncate READ burst, start PRECHARGE)(8)        LL HL

    Disabled)         BURST TERMINATE(9)                                         LH HL

    Write             READ (Select column and start READ burst)(10)              LH LH

    (Auto             WRITE (Select column and start new WRITE burst)(10)        LH LL

    Precharge         PRECHARGE (Truncate WRITE burst, start PRECHARGE)(8)       LL HL

    Disabled)         BURST TERMINATE(9)                                         LH HL

NOTE:
  1. This table applies when CKE n-1 was HIGH and CKE n is HIGH (see Truth Table - CKE) and after txsr has been met (if the
     previous state was self refresh).
  2. This table is bank-specific, except where noted; i.e., the current state is for a specific bank and the commands shown are those
     allowed to be issued to that bank when in that state. Exceptions are covered in the notes below.

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  3. Current state definitions:
                           Idle: The bank has been precharged, and trp has been met.

                 Row Active: A row in the bank has been activated, and trcd has been met. No data bursts/accesses and no register
                                  accesses are in progress.

                         Read: A READ burst has been initiated, with auto precharge disabled, and has not yet terminated or been termi-
                                  nated.

                         Write: A WRITE burst has been initiated, with auto precharge disabled, and has not yet terminated or been termi-
                                  nated.

  4. The following states must not be interrupted by a command issued to the same bank. COMMAND INHIBIT or NOP commands,
      or allowable commands to the other bank should be issued on any clock edge occurring during these states. Allowable com-
      mands to the other bank are determined by its current state and CURRENT STATE BANK n truth tables.
               Precharging: Starts with registration of a PRECHARGE command and ends when trp is met. Once trp is met, the bank
                                  will be in the idle state.
            Row Activating: Starts with registration of an ACTIVE command and ends when trcd is met. Once trcd is met, the bank will
                                  be in the row active state.
               Read w/Auto
        Precharge Enabled: Starts with registration of a READ command with auto precharge enabled and ends when trp has been
                                  met. Once trp is met, the bank will be in the idle state.
               Write w/Auto
        Precharge Enabled: Starts with registration of a WRITE command with auto precharge enabled and ends when trp has been
                                  met. Once trp is met, the bank will be in the idle state.

  5. The following states must not be interrupted by any executable command; COMMAND INHIBIT or NOP commands must be
      applied on each positive clock edge during these states.
                 Refreshing: Starts with registration of an AUTO REFRESH command and ends when trc is met. Once trc is met, the
                                  SDRAM will be in the all banks idle state.
            Accessing Mode
                    Register: Starts with registration of a LOAD MODE REGISTER command and ends when tmrd has been met. Once
                                  tmrd is met, the SDRAM will be in the all banks idle state.
             Precharging All: Starts with registration of a PRECHARGE ALL command and ends when trp is met. Once trp is met, all
                                  banks will be in the idle state.

  6. All states and sequences not shown are illegal or reserved.
  7. Not bank-specific; requires that all banks are idle.
  8. May or may not be bank-specific; if all banks are to be precharged, all must be in a valid state for precharging.
  9. Not bank-specific; BURST TERMINATE affects the most recent READ or WRITE burst, regardless of bank.
10. READs or WRITEs listed in the Command (Action) column include READs or WRITEs with auto precharge enabled and

      READs or WRITEs with auto precharge disabled.
11. Does not affect the state of the bank and acts as a NOP to that bank.

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TRUTH TABLE CURRENT STATE BANK n, COMMAND TO BANK m (1-6)

    CURRENT STATE COMMAND (ACTION)                                        CS RAS CAS WE
                                                                           HX XX
    Any          COMMAND INHIBIT (NOP/Continue previous operation)         LH HH
                                                                           XX XX
                 NO OPERATION (NOP/Continue previous operation)            L L HH
                                                                           LH LH
    Idle         Any Command Otherwise Allowed to Bank m                   LH LL
                                                                           LL HL
    Row          ACTIVE (Select and activate row)                          L L HH
                                                                           LH LH
    Activating,  READ (Select column and start READ burst)(7)              LH LL
                                                                           LL HL
    Active, or   WRITE (Select column and start WRITE burst)(7)            L L HH
                                                                           LH LH
    Precharging  PRECHARGE                                                 LH LL
                                                                           LL HL
    Read         ACTIVE (Select and activate row)                          L L HH
                                                                           LH LH
    (Auto        READ (Select column and start new READ burst)(7,10)       LH LL
                                                                           LL HL
    Precharge    WRITE (Select column and start WRITE burst)(7,11)         L L HH
                                                                           LH LH
    Disabled)    PRECHARGE(9)                                              LH LL
                                                                           LL HL
    Write        ACTIVE (Select and activate row)

    (Auto        READ (Select column and start READ burst)(7,12)

    Precharge    WRITE (Select column and start new WRITE burst)(7,13)

    Disabled)    PRECHARGE(9)

    Read         ACTIVE (Select and activate row)

    (With Auto   READ (Select column and start new READ burst)(7,8,14)

    Precharge)   WRITE (Select column and start WRITE burst)(7,8,15)

                 PRECHARGE(9)

    Write        ACTIVE (Select and activate row)

    (With Auto   READ (Select column and start READ burst)(7,8,16)

    Precharge)   WRITE (Select column and start new WRITE burst)(7,8,17)

                 PRECHARGE(9)

NOTE:
  1. This table applies when CKE n-1 was HIGH and CKE n is HIGH (Truth Table - CKE) and after txsr has been met (if the previ-
     ous state was self refresh).
  2. This table describes alternate bank operation, except where noted; i.e., the current state is for bank n and the commands
     shown are those allowed to be issued to bank m (assuming that bank m is in such a state that the given command is allowable). Excep-
     tions are covered in the notes below.
3. Current state definitions:
                          Idle: The bank has been precharged, and trp has been met.
                Row Active: A row in the bank has been activated, and trcd has been met. No data bursts/accesses and no register
                                 accesses are in progress.
                        Read: A READ burst has been initiated, with auto precharge disabled, and has not yet terminated or been termi-
                                 nated.
                        Write: A WRITE burst has been initiated, with auto precharge disabled, and has not yet terminated or been termi-
                                 nated.
               Read w/Auto
        Precharge Enabled: Starts with registration of a READ command with auto precharge enabled, and ends when trp has been
                                 met. Once trp is met, the bank will be in the idle state.
               Write w/Auto
        Precharge Enabled: Starts with registration of a WRITE command with auto precharge enabled, and ends when trp has been
                                 met. Once trp is met, the bank will be in the idle state.
  4. AUTO REFRESH, SELF REFRESH and LOAD MODE REGISTER commands may only be issued when all banks are idle.
  5. A BURST TERMINATE command cannot be issued to another bank; it applies to the bank represented by the current state
     only.
  6. All states and sequences not shown are illegal or reserved.
  7. READs or WRITEs to bank m listed in the Command (Action) column include READs or WRITEs with auto precharge enabled
     and READs or WRITEs with auto precharge disabled.

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  8. CONCURRENT AUTO PRECHARGE: Bank n will initiate the AUTO PRECHARGE command when its burst has been inter-
     rupted by bank m's burst.

  9. Burst in bank n continues as initiated.
10. For a READ without auto precharge interrupted by a READ (with or without auto precharge), the READ to bank m will interrupt

     the READ on bank n, CAS latency later (Consecutive READ Bursts).
11. For a READ without auto precharge interrupted by a WRITE (with or without auto precharge), the WRITE to bank m will inter-

     rupt the READ on bank n when registered (READ to WRITE). DQM should be used one clock prior to the WRITE command to
     prevent bus contention.
12. For a WRITE without auto precharge interrupted by a READ (with or without auto precharge), the READ to bank m will interrupt
     the WRITE on bank n when registered (WRITE to READ), with the data-out appearing CAS latency later. The last valid WRITE
     to bank n will be data-in registered one clock prior to the READ to bank m.
13. For a WRITE without auto precharge interrupted by a WRITE (with or without auto precharge), the WRITE to bank m will inter-
     rupt the WRITE on bank n when registered (WRITE to WRITE). The last valid WRITE to bank n will be data-in registered one
     clock prior to the READ to bank m.
14. For a READ with auto precharge interrupted by a READ (with or without auto precharge), the READ to bank m will interrupt the
     READ on bank n, CAS latency later. The PRECHARGE to bank n will begin when the READ to bank m is registered (Fig CAP
     1).
15. For a READ with auto precharge interrupted by a WRITE (with or without auto precharge), the WRITE to bank m will interrupt
     the READ on bank n when registered. DQM should be used two clocks prior to the WRITE command to prevent bus contention.
     The PRECHARGE to bank n will begin when the WRITE to bank m is registered (Fig CAP 2).
16. For a WRITE with auto precharge interrupted by a READ (with or without auto precharge), the READ to bank m will interrupt
     the WRITE on bank n when registered, with the data-out appearing CAS latency later. The PRECHARGE to bank n will begin
     after tWR is met, where twr begins when the READ to bank m is registered. The last valid WRITE to bank n will be data-in regis-
     tered one clock prior to the READ to bank m (Fig CAP 3).
17. For a WRITE with auto precharge interrupted by a WRITE (with or without auto precharge), the WRITE to bank m will interrupt
     the WRITE on bank n when registered. The PRECHARGE to bank n will begin after twr is met, where t WR begins when the
     WRITE to bank m is registered. The last valid WRITE to bank n will be data registered one clock prior to the WRITE to bank m
     (Fig CAP 4).

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ABSOLUTE MAXIMUM RATINGS(1)

    Symbol        Parameters                                           Rating       Unit

    VDD max       Maximum Supply Voltage                            1.0 to +4.6     V
                                                                    1.0 to +4.6     V
    VDDq max      Maximum Supply Voltage for Output Buffer      1.0 to Vddq + 0.5   V
                                                                1.0 to Vddq + 0.5   V
    Vin           Input Voltage                                                      W
                                                                           1        mA
    Vout          Output Voltage                                          50         C
                                                                      0 to +70       C
    Pd max        Allowable Power Dissipation                        -40 to +85      C
                                                                     -40 to +85      C
    IcsOutput Shorted Current                                       -40 to +105      C
                                                                    65 to +150
    Topr          Operating Temperature             Com.
                                                      Ind.
                                                       A1
                                                       A2




    Tstg          Storage Temperature

DC RECOMMENDED OPERATING CONDITIONS(2)
(At Ta = 0 to +70C for commercial grade. Ta = -40 to +85C for industrial and A1 grade.  Ta = -40 to +105C for A2 grade)

     Symbol       Parameter                 Min.          Typ.     Max.     Unit
    VDD, VDDq     Supply Voltage            3.0           3.3       3.6      V
                  Input High Voltage(3)     2.0            --   Vdd + 0.3    V
        Vih       Input Low Voltage(4)      -0.3           --      +0.8      V
        Vil

CAPACITANCE CHARACTERISTICS(1,2) (At Ta = 0 to +25C, Vdd = Vddq = 3.3 0.3V, f = 1 MHz)

    Symbol Parameter                                                                Typ. Max. Unit

    Cin           Input Capacitance: Address and Control                            --        3.8       pF

    Cclk          Input Capacitance: (CLK)                                          --        3.5       pF

    CI/O          Data Input/Output Capacitance: I/O0-I/O15                         --        6.5       pF

Notes:
1. Stress greater than those listed under ABSOLUTE MAXIMUM RATINGS may cause permanent damage to the device. This is a

    stress rating only and functional operation of the device at these or any other conditions above those indicated in the operational
    sections of this specification is not implied. Exposure to absolute maximum rating conditions for extended periods may affect
    reliability.
2. All voltages are referenced to GND.
3.  Vih(max) = Vddq + 1.2V with a pulse width < 3ns.
4.  Vil(min) = GND - 1.2V with a pulse width < 3ns.

THERMAL RESISTANCE

         Package   Substrate           Theta-ja                Theta-ja          Theta-ja     Theta-jc  Units
                                  (Airflow = 0m/s)        (Airflow = 1m/s)  (Airflow = 2m/s)
Alloy42 TSOP2(54)  4-layer                                                                      16.1    C/W
Copper TSOP2(54)   4-layer                88.0                     81               77.4        11.9    C/W
                   4-layer                51.7                    49.0              47.7        11.3    C/W
       BGA(54)     4-layer                50.5                    44.6              41.7         7.5    C/W
       BGA(60)                            48.3                    42.3               41

14                                                              Integrated Silicon Solution, Inc. -- www.issi.com

                                                                                                            Rev.F

                                                                                                        12/17/2013
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DC ELECTRICAL CHARACTERISTICS 1 (Recommended Operation Conditions unless otherwise noted.)

Symbol Parameter                       Test Condition                             -5 -6    -7       Unit

Idd1 (1) Operating Current             One bank active, CL = 3, BL = 1,           90 80    70       mA

                                       tclk = tclk (min), trc = trc (min)

Idd2p       Precharge Standby Current CKE  Vil (max), tck = 15ns                  2  2     2        mA

            (In Power-Down Mode)       CS  Vdd - 0.2V

Idd2ps      Precharge Standby Current CKE  Vil (max), CLK  Vil (max)              2 2      2 mA
                                                                                 
            with clock stop            CS  Vdd - 0.2V

            (In Power-Down Mode)

Idd2n (2) Precharge Standby Current CS  Vdd - 0.2V, CKE  Vih (min)                20 20    20 mA
                                                                                           10 mA
Idd2ns      (In Non Power-Down Mode)   tck = 15ns                                 10  10
                                       CS  Vdd - 0.2V, CKE  Vih (min)
            Precharge Standby Current
            with clock stop

            (In Non Power-Down Mode) All inputs stable

Idd3p (2) Active Standby Current       CKE  Vil (max), CS  Vdd - 0.2V             6  6     6        mA

            (In Power-Down Mode)       tck = 15ns

Idd3ps      Active Standby Current     CKE  Vil (max), CLK  Vil (max),            6 6      6 mA
            with clock stop            CS  Vdd - 0.2V
            (In Power-Down Mode)

Idd3n (2) Active Standby Current       CS  Vdd - 0.2V, CKE  Vih (min)             25 25    25 mA
                                                                                           20 mA
Idd3ns      (In Non Power-Down Mode)   tck = 15ns                                 20 20
                                       CS  Vdd - 0.2V, CKE  Vih (min)
            Active Standby Current     All inputs stable
            with clock stop

            (In Non Power-Down Mode)     

Idd4        Operating Current          All  banks active, BL = 4, CL = 3,         110 100  90       mA

                                       tck = tck (min)

Idd5        Auto-Refresh Current       trc = trc (min), tclk = tclk (min)         110 100  90       mA

Idd6        Self-Refresh Current       CKE  0.2V                                  2 2      2 mA

Notes:

1.Idd (max) is specified at the output open condition.
2. Input signals are changed one time during 30ns.

DC ELECTRICAL CHARACTERISTICS 2 (Recommended Operation Conditions unless otherwise noted.)

Symbol Parameter                       Test Condition              Min Max Unit

Iil         Input Leakage Current      0V   Vin  Vdd, with pins other than                     -5   5     A

                                       the tested pin at 0V

Iol         Output Leakage Current     Output is disabled, 0V   Vout  Vdd,                     -5   5     A

Voh         Output High Voltage Level Ioh  =  -2mA                                             2.4  --    V

Vol         Output Low Voltage Level Iol  =  2mA                                               --   0.4   V

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AC ELECTRICAL CHARACTERISTICS (1,2,3)

                                                            -5           -6           -7

Symbol Parameter                                         Min. Max.    Min. Max.    Min. Max.    Units

tck3  Clock Cycle Time                  CAS Latency = 3  5      --    6      --    7      --     ns
                                        CAS Latency = 2                                          ns
tck2                                                     7.5 --       7.5 --       7.5 --
                                                                                                 ns
tac3  Access Time From CLK(4,6)         CAS Latency = 3  -- 4.8       -- 5.4       -- 5.4        ns
                                        CAS Latency = 2  -- 5.4       -- 5.4       -- 5.4
tac2

tch   CLK HIGH Level Width                               2      --    2      --    2.5 --       ns

tcl   CLK LOW Level Width                                2      --    2      --    2.5 --       ns

toh3  Output Data Hold Time(6)          CAS Latency = 3  2.5 --       2.5 --       2.7 --       ns
                                        CAS Latency = 2
toh2                                                     2.5 --       2.5 --       2.7 --       ns

tlz   Output LOW Impedance Time                          0      --    0      --    0      --    ns

thz3  Output HIGH Impedance Time(5)     CAS Latency = 3  -- 4.8       -- 5.4       -- 5.4       ns
                                        CAS Latency = 2
thz2                                                     -- 5.4       -- 5.4       -- 5.4       ns

tds   Input Data Setup Time                              1.5 --       1.5 --       1.5 --       ns

tdh   Input Data Hold Time                               0.8 --       0.8 --       0.8 --       ns

tas   Address Setup Time                                 1.5 --       1.5 --       1.5 --       ns

tah   Address Hold Time                                  0.8 --       0.8 --       0.8 --       ns

tcks  CKE Setup Time                                     1.5 --       1.5 --       1.5 --       ns

tckh  CKE Hold Time                                      0.8 --       0.8 --       0.8 --       ns

tcka  CKE to CLK Recovery Delay Time                     1CLK+3 --    1CLK+3 --    1CLK+3 --    ns

tcms  Command Setup Time (CS, RAS, CAS, WE, DQM) 1.5            --    1.5 --       1.5 --       ns

tcmh  Command Hold Time (CS, RAS, CAS, WE, DQM) 0.8             --    0.8 --       0.8 --       ns

trc   Command Period (REF to REF / ACT to ACT)           55 --        60 --        63 --        ns

tras  Command Period (ACT to PRE)                        40 100,000   42 100,000   42 100,000   ns

trp   Command Period (PRE to ACT)                        15 --        15 --        15 --        ns

trcd Active Command To Read / Write Command Delay Time   15 --        15 --        15 --        ns

trrd Command Period (ACT [0] to ACT[1])                  10 --        12 --        14 --        ns

tdpl or Input Data To Precharge         CAS Latency = 3  2CLK --      2CLK --      2CLK --      ns

twr   Command Delay time

                                        CAS Latency = 2  2CLK --      2CLK --      2CLK --      ns

tdal  Input Data To Active / Refresh CAS Latency = 3     2CLK+trp --  2CLK+trp --  2CLK+trp --  ns

      Command Delay time

      (During Auto-Precharge)           CAS Latency = 2  2CLK+trp --  2CLK+trp --  2CLK+trp --  ns

tt    Transition Time                                    0.3 1.2      0.3 1.2      0.3 1.2      ns

txsr  Exit Self-Refresh to Active Time                   60 --        66 --        70 --        ns

tref  Refresh Cycle Time (4096)

                            Ta  70oC Com., Ind., A1, A2  -- 64        -- 64        -- 64        ms

                                 Ta  85oC Ind., A1, A2   ----         -- 64        -- 64        ms

                                        Ta > 85oC A2     ----         ----         -- 16        ms

Notes:
1. When power is first applied, memory operation should be started 200 s after Vdd and Vddq reach their stipulated voltages. Also

    note that the power-on sequence must be executed before starting memory operation.
2. Measured with tt = 1 ns.
3. The reference level is 1.4 V when measuring input signal timing. Rise and fall times are measured between Vih (min.) and Vil

    (max.).
4. Access time is measured at 1.4V with the load shown in the figure below.
5. The time thz (max.) is defined as the time required for the output voltage to transition by 200 mV from Voh (min.) or Vol (max.)

    when the output is in the high impedance state.
6. If clock rising time is longer than 1ns, tt/2 - 0.5ns should be added to the parameter.

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IS45S16400J

OPERATING FREQUENCY / LATENCY RELATIONSHIPS

SymboPl a rameter -5                                                     -6      -7   Units

tck         Clock Cycle Time                         CL=3           5    6       7           ns

                                                     CL=2           7.5  7.5     7.5         ns

Freq.       Operating Frequency                      CL=3           200  166     143  MHz

                                                     CL=2           133  133     133  MHz

tccd        READ/WRITE command to READ/WRITE command                1    1       1    cycle

tcked       CKE to clock disable or power-down entry mode           1    1       1    cycle

tped        CKE to clock enable or power-down exit setup mode       1    1       1    cycle

tdqd        DQM to input data delay                                 0    0       0    cycle

tdqm        DQM to data mask during WRITEs                          0    0       0    cycle

tdqz        DQM to data high-impedance during READs                 2    2       2    cycle

tdwd        WRITE command to input data delay                       0    0       0    cycle

tdal        Data-in to ACTIVE command                CL=3           5    5       5    cycle

                                                     CL=2           4    4       4    cycle

tdpl        Data-in to PRECHARGE command                            2    2       2    cycle

tbdl        Last data-in to burst STOP command                      1    1       1    cycle

tcdl        Last data-in to new READ/WRITE command                  1    1       1    cycle

trdl        Last data-in to PRECHARGE command                       2    2       2    cycle

tmrd        LOAD MODE REGISTER command                              2    2       2    cycle

            to ACTIVE or REFRESH command

troh        Data-out to high-impedance from          CL=3           3    3       3    cycle

            PRECHARGE command                        CL=2           2    2       2    cycle

AC TEST CONDITIONS (Input/Output Reference Level: 1.4V)

Input Load                                           Output Load

                                        tCK

                    tCH                      tCL

             3.0V                                              I/O          50        +1.4V
                                                                         50 pF
    CLK 1.4V        tCMS tCMH

                0V                 tAC
                    tOH
             3.0V
                    1.4V                     1.4V
INPUT 1.4V

                0V

OUTPUT

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FUNCTIONAL DESCRIPTION                                         Initialization

The 64Mb SDRAMs (1 Meg x 16 x 4 banks) are quad-bank           SDRAMs must be powered up and initialized in a
DRAMs which operate at 3.3V and include a synchronous          predefined manner.
interface (all signals are registered on the positive edge of
the clock signal, CLK). Each of the 16,777,216-bit banks is    The 64Mb SDRAM is initialized after the power is applied
organized as 4,096 rows by 256 columns by 16 bits.             to Vdd and Vddq (simultaneously), and the clock is stable
                                                               with DQM High and CKE High.
Read and write accesses to the SDRAM are burst oriented;
accesses start at a selected location and continue for         A 100s delay is required prior to issuing any command
a programmed number of locations in a programmed               other than a COMMAND INHIBIT or a NOP. The COMMAND
sequence. Accesses begin with the registration of an AC-       INHIBIT or NOP may be applied during the 100s period and
TIVE command which is then followed by a READ or WRITE         continue should at least through the end of the period.
command. The address bits registered coincident with the
ACTIVE command are used to select the bank and row to          With at least one COMMAND INHIBIT or NOP command
be accessed (BA0 and BA1 select the bank, A0-A11 select the    having been applied, a PRECHARGE command should
row).The address bits (A0-A7) registered coincident with the   be applied once the 100s delay has been satisfied.  All
READ or WRITE command are used to select the starting          banks must be precharged.  This will leave all banks in
column location for the burst access.                          an idle state, after which at least two AUTO REFRESH cycles
                                                               must be performed. After the AUTO REFRESH cycles are
Prior to normal operation, the SDRAM must be initial-          complete, the SDRAM is then ready for mode register
ized. The following sections provide detailed information      programming.
covering device initialization, register definition, command
descriptions and device operation.                             The mode register should be loaded prior to applying
                                                               any operational command because it will power up in an
                                                               unknown state. After the Load Mode Register command,
                                                               at least one NOP command must be asserted prior to
                                                               any command.

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IS45S16400J

Register Definition                                        Mode register bits M0-M2 specify the burst length, M3
                                                           specifies the type of burst (sequential or interleaved), M4- M6
Mode Register                                              specify the CAS latency, M7 and M8 specify the operating
                                                           mode, M9 specifies the WRITE burst mode, and M10 and
The mode register is used to define the specific mode      M11 are reserved for future use.
of operation of the SDRAM. This definition includes the
selection of a burst length, a burst type, a CAS latency,  The mode register must be loaded when all banks are
an operating mode and a write burst mode, as shown in      idle, and the controller must wait the specified time before
MODE REGISTER DEFINITION.                                  initiating the subsequent operation.Violating either of these
                                                           requirements will result in unspecified operation.
The mode register is programmed via the LOAD MODE
REGISTER command and will retain the stored information
until it is programmed again or the device loses power.

MODE REGISTER DEFINITION

            A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Address Bus

                                                                                                                                                        Mode Register (Mx)

            Reserved(1)                                                     Burst Length

                                                                               M2 M1 M0    M3=0       M3=1

                                                                                000            1          1
                                                                                001            2          2
                                                                                010            4          4
                                                                                011            8          8
                                                                                100       Reserved   Reserved
                                                                                101       Reserved   Reserved
                                                                                110       Reserved   Reserved
                                                                                111       Full Page  Reserved

                                                           Burst Type

                                                           M3               Type

                                                           0                Sequential

                                                           1                Interleaved

                                Latency Mode               CAS Latency

                                   M6 M5 M4                   Reserved
                                                              Reserved
                                     000
                                     001                            2
                                     010                            3
                                     011                      Reserved
                                     100                      Reserved
                                     101                      Reserved
                                     110                      Reserved
                                     111

                         Operating Mode

                         M8 M7  M6-M0            Mode
                          00    Defined          Standard Operation
                         ----                    All Other States Reserved
                                    --

             Write Burst Mode

             M9          Mode

             0           Programmed Burst Length                            1. To ensure compatibility with future devices,
                                                                               should program M11, M10 = "0, 0"
             1           Single Location Access

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Burst Length                                                    ing that the burst will wrap within the block if a boundary
                                                                is reached. The block is uniquely selected by A1-A7 (x16)
Read and write accesses to the SDRAM are burst oriented,        when the burst length is set to two; by A2-A7 (x16) when
with the burst length being programmable, as shown in           the burst length is set to four; and by A3-A7 (x16) when the
MODE REGISTER DEFINITION. The burst length deter-               burst length is set to eight.The remaining (least significant)
mines the maximum number of column locations that can           address bit(s) is (are) used to select the starting location
be accessed for a given READ or WRITE command. Burst            within the block. Full-page bursts wrap within the page if
lengths of 1, 2, 4 or 8 locations are available for both the    the boundary is reached.
sequential and the interleaved burst types, and a full-page
burst is available for the sequential type. The full-page       Burst Type
burst is used in conjunction with the BURST TERMINATE
command to generate arbitrary burst lengths.                    Accesses within a given burst may be programmed to be
                                                                either sequential or interleaved; this is referred to as the
Reserved states should not be used, as unknown operation        burst type and is selected via bit M3.
or incompatibility with future versions may result.
                                                                The ordering of accesses within a burst is determined by
When a READ or WRITE command is issued, a block of              the burst length, the burst type and the starting column
columns equal to the burst length is effectively selected. All  address, as shown in BURST DEFINITION table.
accesses for that burst take place within this block, mean-

Burst Definition

BurstStarting Column Order of Accesses Within a Burst

Length Address            Type = Sequential Type = Interleaved

A0

    2 0 0-1 0-1

1                                                              1-0         1-0

A1 A0

0                     0                                        0-1-2-3     0-1-2-3

    4 0 1 1-2-3-0 1-0-3-2

1                     0                                        2-3-0-1     2-3-0-1

1                     1                                        3-0-1-2     3-2-1-0

A2 A1 A0

0                  0  0 0-1-2-3-4-5-6-7 0-1-2-3-4-5-6-7

0                  0  1 1-2-3-4-5-6-7-0 1-0-3-2-5-4-7-6

       0            1  0  2-3-4-5-6-7-0-1                                   2-3-0-1-6-7-4-5

    8  0            1  1  3-4-5-6-7-0-1-2                                   3-2-1-0-7-6-5-4

1                  0  0 4-5-6-7-0-1-2-3 4-5-6-7-0-1-2-3

1                  0  1 5-6-7-0-1-2-3-4 5-4-7-6-1-0-3-2

1                  1  0 6-7-0-1-2-3-4-5 6-7-4-5-2-3-0-1

1                  1  1 7-0-1-2-3-4-5-6 7-6-5-4-3-2-1-0

    Full n = A0-A7        Cn, Cn + 1, Cn + 2                                Not Supported

Page                      Cn + 3, Cn + 4...

    (y) (location 0-y)                                          ...Cn - 1,

                                                                Cn...

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CAS Latency                                                            Operating Mode

The CAS latency is the delay, in clock cycles, between                 The normal operating mode is selected by setting M7 and M8
the registration of a READ command and the availability of             to zero; the other combinations of values for M7 and M8 are
the first piece of output data. The latency can be set to two or       reserved for future use and/or test modes. The programmed
three clocks.                                                          burst length applies to both READ and WRITE bursts.

If a READ command is registered at clock edge n, and                   Test modes and reserved states should not be used be-
the latency is m clocks, the data will be available by clock           cause unknown operation or incompatibility with future
edge n + m. The DQs will start driving as a result of the              versions may result.
clock edge one cycle earlier (n + m - 1), and provided that
the relevant access times are met, the data will be valid by           Write Burst Mode
clock edge n + m. For example, assuming that the clock
cycle time is such that all relevant access times are met,             When M9 = 0, the burst length programmed via M0-M2
if a READ command is registered at T0 and the latency                  applies to both READ and WRITE bursts; when M9 = 1,
is programmed to two clocks, the DQs will start driving                the programmed burst length applies to READ bursts, but
after T1 and the data will be valid by T2, as shown in CAS             write accesses are single-location (nonburst) accesses.
Latency diagrams. The Allowable Operating Frequency
table indicates the operating frequencies at which each                CAS Latency
CAS latency setting can be used.
                                                                       Allowable Operating Frequency (MHz)
Reserved states should not be used as unknown operation
or incompatibility with future versions may result.                    Speed       CAS Latency = 2  CAS Latency = 3

                                                                       -5              133          200

                                                                       -6133                        166

                                                                       -7              133          143

CAS Latency

                          T0                       T1                  T2          T3

             CLK

             COMMAND      READ                     NOP                 NOP
                      DQ
                                                                  tAC

                                                                       DOUT

                                                       tLZ                 tOH

                                CAS Latency - 2

                          T0                       T1                  T2          T3       T4

             CLK

             COMMAND READ                          NOP                 NOP         NOP
                      DQ                                                      tAC
                                                                                      DOUT
                                                                         tLZ           tOH
                                                   CAS Latency - 3
                                                                                      DON'T CARE
                                                                                      UNDEFINED

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Operation                                                     Activating Specific Row Within Specific Bank

BANK/ROW ACTIVATION                                           CLK
                                                              CKE HIGH - Z
Before any READ or WRITE commands can be issued
to a bank within the SDRAM, a row in that bank must be            CS
"opened." This is accomplished via the ACTIVE command,
which selects both the bank and the row to be activated       RAS
(see Activating Specific Row Within Specific Bank).
                                                              CAS
After opening a row (issuing an ACTIVE command), a READ
or WRITE command may be issued to that row, subject to            WE
the trcd specification. Minimum trcd should be divided by
the clock period and rounded up to the next whole number      A0-A11             ROW ADDRESS
to determine the earliest clock edge after the ACTIVE
command on which a READ or WRITE command can be               BA0, BA1           BANK ADDRESS
entered. For example, a trcd specification of 20ns with a
125 MHz clock (8ns period) results in 2.5 clocks, rounded
to 3. This is reflected in the following example, which cov-
ers any case where 2 < [trcd (MIN)/tck]  3. (The same
procedure is used to convert other specification limits from
time units to clock cycles).

A subsequent ACTIVE command to a different row in the
same bank can only be issued after the previous active
row has been "closed" (precharged). The minimum time
interval between successive ACTIVE commands to the
same bank is defined by trc.

A subsequent ACTIVE command to another bank can be
issued while the first bank is being accessed, which results
in a reduction of total row-access overhead. The minimum
time interval between successive ACTIVE commands to
different banks is defined by trrd.

Example: Meeting trcd (MIN) when 2 < [trcd (min)/tck]  3

                  T0         T1                               T2        T3       T4

             CLK

             COMMAND ACTIVE  NOP                              NOP       READ or
                             tRCD                                        WRITE

                                                                        DON'T CARE

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                                                                                               12/17/2013
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READs                                                             READ COMMAND

READ bursts are initiated with a READ command, as                 CLK
shown in the READ COMMAND diagram.                                           HIGH-Z

The starting column and bank addresses are provided with          CKE
the READ command, and auto precharge is either enabled or
disabled for that burst access. If auto precharge is enabled,     CS
the row being accessed is precharged at the completion of
the burst. For the generic READ commands used in the fol-         RAS
lowing illustrations, auto precharge is disabled.
                                                                  CAS
During READ bursts, the valid data-out element from the
starting column address will be available following the           WE
CAS latency after the READ command. Each subsequent
data-out element will be valid by the next positive clock         A0-A7              COLUMN ADDRESS
edge. The CAS Latency diagram shows general timing
for each possible CAS latency setting.                            A8, A9, A11        AUTO PRECHARGE
                                                                         A10
Upon completion of a burst, assuming no other commands                                NO PRECHARGE
have been initiated, the DQs will go High-Z. A full-page burst    BA0, BA1             BANK ADDRESS
will continue until terminated. (At the end of the page, it will
wrap to column 0 and continue.)                                   The DQM input is used to avoid I/O contention, as shown
                                                                  in Figures RW1 and RW2. The DQM signal must be as-
Data from any READ burst may be truncated with a sub-             serted (HIGH) at least three clocks prior to the WRITE
sequent READ command, and data from a fixed-length                command (DQM latency is two clocks for output buffers)
READ burst may be immediately followed by data from a             to suppress data-out from the READ. Once the WRITE
READ command. In either case, a continuous flow of data           command is registered, the DQs will go High-Z (or remain
can be maintained. The first data element from the new            High-Z), regardless of the state of the DQM signal, provided
burst follows either the last element of a completed burst        the DQM was active on the clock just prior to the WRITE
or the last desired data element of a longer burst which          command that truncated the READ command. If not, the
is being truncated.                                               second WRITE will be an invalid WRITE. For example, if
                                                                  DQM was LOW during T4 in Figure RW2, then the WRITEs
The new READ command should be issued x cycles before             at T5 and T7 would be valid, while the WRITE at T6 would
the clock edge at which the last desired data element is          be invalid.
valid, where x equals the CAS latency minus one. This is
shown in Consecutive READ Bursts for CAS latencies of             The DQM signal must be de-asserted prior to the WRITE
two and three; data element n + 3 is either the last of a         command (DQM latency is zero clocks for input buffers)
burst of four or the last desired of a longer burst. The 64Mb     to ensure that the written data is not masked.
SDRAM uses a pipelined architecture and therefore does
not require the 2n rule associated with a prefetch architec-      A fixed-length READ burst may be followed by, or truncated
ture. A READ command can be initiated on any clock cycle          with, a PRECHARGE command to the same bank (provided
following a previous READ command. Full-speed random              that auto precharge was not activated), and a full-page burst
read accesses can be performed to the same bank, as               may be truncated with a PRECHARGE command to the
shown in Random READ Accesses, or each subsequent                 same bank.The PRECHARGE command should be issued
READ may be performed to a different bank.                        x cycles before the clock edge at which the last desired
                                                                  data element is valid, where x equals the CAS latency
Data from any READ burst may be truncated with a sub-             minus one. This is shown in the READ to PRECHARGE
sequent WRITE command, and data from a fixed-length
READ burst may be immediately followed by data from a                                                                                     23
WRITE command (subject to bus turnaround limitations).
The WRITE burst may be initiated on the clock edge im-
mediately following the last (or last desired) data element
from the READ burst, provided that I/O contention can be
avoided. In a given system design, there may be a pos-
sibility that the device driving the input data will go Low-Z
before the SDRAM DQs go High-Z. In this case, at least
a single-cycle delay should occur between the last read
data and the WRITE command.

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diagram for each possible CAS latency; data element n +              Full-page READ bursts can be truncated with the BURST
3 is either the last of a burst of four or the last desired of       TERMINATE command, and fixed-length READ bursts
a longer burst. Following the PRECHARGE command, a                   may be truncated with a BURST TERMINATE command,
subsequent command to the same bank cannot be issued                 provided that auto precharge was not activated.The BURST
until trp is met. Note that part of the row precharge time is        TERMINATE command should be issued x cycles before
hidden during the access of the last data element(s).                the clock edge at which the last desired data element is
                                                                     valid, where x equals the CAS latency minus one. This is
In the case of a fixed-length burst being executed to                shown in the READ Burst Termination diagram for each
completion, a PRECHARGE command issued at the                        possible CAS latency; data element n + 3 is the last desired
optimum time (as described above) provides the same                  data element of a longer burst.
operation that would result from the same fixed-length
burst with auto precharge. The disadvantage of the PRE-
CHARGE command is that it requires that the command
and address buses be available at the appropriate time to
issue the command; the advantage of the PRECHARGE
command is that it can be used to truncate fixed-length
or full-page bursts.

CAS Latency

                          T0    T1                                   T2          T3

             CLK

             COMMAND      READ  NOP                                  NOP
                      DQ
                                                                tAC

                                                                     DOUT

                                    tLZ                                  tOH

                                CAS Latency - 2

                          T0    T1                                   T2          T3  T4

             CLK

             COMMAND READ       NOP                                  NOP         NOP
                      DQ                                                    tAC
                                                                                    DOUT
                                                      tLZ                            tOH
                                CAS Latency - 3
                                                                                    DON'T CARE
                                                                                    UNDEFINED

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Consecutive READ Bursts

                             T0          T1            T2        T3           T4             T5        T6

                 CLK

            COMMAND          READ        NOP           NOP       NOP          READ           NOP       NOP

                                                                                  x=1 cycle

            ADDRESS          BANK,                                            BANK,
                             COL n                                            COL b

                 DQ                                    DOUT n    DOUT n+1     DOUT n+2       DOUT n+3  DOUT b

                                    CAS Latency - 2

                                                                                                       DON'T CARE

                      T0            T1            T2        T3         T4            T5           T6        T7

            CLK

       COMMAND   READ               NOP           NOP       NOP        READ          NOP          NOP       NOP

                                                                              x = 2 cycles

       ADDRESS        BANK,                                            BANK,
                      COL n                                            COL b

            DQ                                                 DOUT n  DOUT n+1      DOUT n+2     DOUT n+3     DOUT b
                                 CAS Latency - 3

                                                                                                            DON'T CARE

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Random READ Accesses

                    T0            T1             T2            T3          T4            T5

             CLK

    COMMAND         READ          READ           READ          READ        NOP           NOP

    ADDRESS         BANK,         BANK,          BANK,         BANK,
                    COL n         COL b          COL m         COL x

             DQ                                  DOUT n          DOUT b          DOUT m          DOUT x

                           CAS Latency - 2

                                                                                         DON'T CARE

             T0            T1             T2            T3            T4         T5              T6

    CLK

    COMMAND  READ          READ           READ          READ          NOP        NOP             NOP

    ADDRESS  BANK,         BANK,          BANK,         BANK,
             COL n         COL b          COL m         COL x

    DQ                                                   DOUT n          DOUT b          DOUT m          DOUT x
                         CAS Latency - 3

                                                                                                 DON'T CARE

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                                                                                                                 12/17/2013
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RW1 - READ to WRITE

                        T0            T1        T2                 T3        T4            T5          T6

            CLK

            DQM

            COMMAND READ              NOP       NOP                NOP       NOP           NOP         WRITE

            ADDRESS     BANK,                                                                          BANK,
                    DQ  COL n                                                                          COL b

                                                DOUT n                tHZ        DOUT n+2              DIN b
                                                                                                          tDS
                                                                   DOUT n+1

                               CAS Latency - 2

                                                                                           DON'T CARE

RW2 - READ to WRITE

                            T0             T1                  T2            T3            T4          T5

            CLK

            DQM

            COMMAND         READ           NOP                 NOP           NOP           NOP         WRITE

            ADDRESS            BANK,                                                                        BANK,
                               COL n                                                                        COL b

                        DQ                                                      tHZ                           DIN b
                                              CAS Latency - 3                DOUT n                             tDS

                                                                                                       DON'T CARE

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READ to PRECHARGE

             T0       T1                  T2      T3        T4               T5        T6         T7
                                          NOP                                                    ACTIVE
    CLK
                                                                                                 BANK a,
                                                                                  tRP              ROW

    COMMAND  READ     NOP                         NOP       PRECHARGE        NOP       NOP

                                                                x = 1 cycle

    ADDRESS  BANK a,                                        BANK
              COL n                                         (a or all)

    DQ                                    DOUT n  DOUT n+1  DOUT n+2         DOUT n+3

                    CAS Latency - 2

                                                                                                 DON'T CARE

             T0       T1                  T2      T3        T4               T5        T6         T7
                                                  NOP                                            ACTIVE
    CLK
                                                                                                  BANK a,
                                                                                  tRP               ROW

    COMMAND  READ     NOP                 NOP               PRECHARGE        NOP       NOP

                                                                        x = 2 cycles

    ADDRESS  BANK,                                          BANK,
             COL n                                          COL b

    DQ                                            DOUT n    DOUT n+1         DOUT n+2  DOUT n+3
                         CAS Latency - 3

                                                                                                 DON'T CARE

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                                                                                                             Rev.F

                                                                                                           12/17/2013
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READ Burst Termination

                             T0            T1          T2        T3        T4                  T5        T6

                 CLK

            COMMAND          READ          NOP         NOP       NOP         BURST             NOP       NOP
                                                                           TERMINATE

                                                                                  x = 1 cycle

            ADDRESS          BANK a,
                              COL n

                 DQ                                    DOUT n    DOUT n+1         DOUT n+2     DOUT n+3

                                   CAS Latency - 2

                                                                                                         DON'T CARE

                 T0                   T1          T2        T3         T4         T5                T6        T7

            CLK

       COMMAND   READ                 NOP         NOP       NOP          BURST        NOP           NOP       NOP
                                                                       TERMINATE

                                                                                  x = 2 cycles

       ADDRESS        BANK,
                      COL n

            DQ                                                 DOUT n  DOUT n+1       DOUT n+2      DOUT n+3
                                 CAS Latency - 3

                                                                                                              DON'T CARE

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WRITEs                                                         An example is shown in WRITE to WRITE diagram. Data
                                                               n + 1 is either the last of a burst of two or the last desired
WRITE bursts are initiated with a WRITE command, as            of a longer burst. The 64Mb SDRAM uses a pipelined
shown in WRITE Command diagram.                                architecture and therefore does not require the 2n rule as-
                                                               sociated with a prefetch architecture. A WRITE command
WRITE Command                                                  can be initiated on any clock cycle following a previous
                                                               WRITE command.Full-speed random write accesses within
CLK                                                            a page can be performed to the same bank, as shown in
CKE HIGH - Z                                                   Random WRITE Cycles, or each subsequent WRITE may
                                                               be performed to a different bank.
CS
                                                               Data for any WRITE burst may be truncated with a subse-
RAS                                                            quent READ command, and data for a fixed-length WRITE
                                                               burst may be immediately followed by a subsequent READ
CAS                                                            command. Once the READ command is registered, the
                                                               data inputs will be ignored, and WRITEs will not be ex-
WE                                                             ecuted. An example is shown in WRITE to READ. Data n
                                                               + 1 is either the last of a burst of two or the last desired
A0-A7          COLUMN ADDRESS                                  of a longer burst.

A8, A9, A11    AUTO PRECHARGE                                  Data for a fixed-length WRITE burst may be followed
       A10                                                     by, or truncated with, a PRECHARGE command to the
                 NO PRECHARGE                                  same bank (provided that auto precharge was not acti-
BA0, BA1         BANK ADDRESS                                  vated), and a full-page WRITE burst may be truncated
                                                               with a PRECHARGE command to the same bank. The
The starting column and bank addresses are provided with       PRECHARGE command should be issued twr after the
the WRITE command, and auto precharge is either enabled        clock edge at which the last desired input data element
or disabled for that access. If auto precharge is enabled,     is registered. The auto precharge mode requires a twr of
the row being accessed is precharged at the completion of      at least one clock plus time, regardless of frequency. In
the burst. For the generic WRITE commands used in the          addition, when truncating a WRITE burst, the DQM signal
following illustrations, auto precharge is disabled.           must be used to mask input data for the clock edge prior
                                                               to, and the clock edge coincident with, the PRECHARGE
During WRITE bursts, the first valid data-in element will be   command. An example is shown in the WRITE to PRE-
registered coincident with the WRITE command. Subsequent       CHARGE diagram. Data n+1 is either the last of a burst
data elements will be registered on each successive posi-      of two or the last desired of a longer burst. Following the
tive clock edge. Upon completion of a fixed-length burst,      PRECHARGE command, a subsequent command to the
assuming no other commands have been initiated, the            same bank cannot be issued until trp is met.
DQs will remain High-Z and any additional input data will
be ignored (see WRITE Burst). A full-page burst will con-      In the case of a fixed-length burst being executed to comple-
tinue until terminated. (At the end of the page, it will wrap  tion, a PRECHARGE command issued at the optimum
to column 0 and continue.)                                     time (as described above) provides the same operation that
                                                               would result from the same fixed-length burst with auto
Data for any WRITE burst may be truncated with a subse-        precharge.The disadvantage of the PRECHARGE command
quent WRITE command, and data for a fixed-length WRITE         is that it requires that the command and address buses be
burst may be immediately followed by data for a WRITE          available at the appropriate time to issue the command; the
command. The new WRITE command can be issued on                advantage of the PRECHARGE command is that it can be
any clock following the previous WRITE command, and the        used to truncate fixed-length or full-page bursts.
data provided coincident with the new command applies to
the new command.                                               Fixed-length or full-page WRITE bursts can be truncated
                                                               with the BURST TERMINATE command. When truncat-
30                                                             ing a WRITE burst, the input data applied coincident with
                                                               the BURST TERMINATE command will be ignored. The
                                                               last data written (provided that DQM is LOW at that time)
                                                               will be the input data applied one clock previous to the
                                                               BURST TERMINATE command. This is shown in WRITE
                                                               Burst Termination, where data n is the last desired data
                                                               element of a longer burst.

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WRITE Burst

                              T0                   T1                T2            T3

                     CLK

                COMMAND WRITE                      NOP               NOP           NOP

                     ADDRESS  BANK,
                              COL n

                     DQ DIN n                      DIN n+1

                                                                            DON'T CARE

WRITE to WRITE

                                       T0                   T1              T2

                              CLK

                     COMMAND WRITE                          NOP             WRITE

                     ADDRESS           BANK,                                BANK,
                                       COL n                                COL b

                              DQ DIN n                      DIN n+1         DIN b

                                                                     DON'T CARE

Random WRITE Cycles

                                   T0              T1                T2            T3

                     CLK

                     COMMAND WRITE                 WRITE             WRITE         WRITE

                     ADDRESS  BANK,                BANK,             BANK,         BANK,
                              COL n                COL b             COL m         COL x

                     DQ DIN n                      DIN b             DIN m         DIN x

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WRITE to READ

                          T0                T1              T2               T3           T4               T5

                 CLK

    COMMAND WRITE                     NOP                   READ       NOP                NOP              NOP

             ADDRESS      BANK,                             BANK,
                          COL n                             COL b

                 DQ DIN n             DIN n+1                                                 DOUT b        DOUT b+1
                                                                       CAS Latency - 2                    DON'T CARE

WP1 - WRITE to PRECHARGE

                 T0           T1                T2                 T3            T4                   T5        T6

    CLK

    DQM

    COMMAND      WRITE           NOP        PRECHARGE           tRP              ACTIVE               NOP       NOP
                                                                 NOP

    ADDRESS      BANK a,                        BANK                             BANK a,
             DQ   COL n                         (a or all)                        ROW

                  DIN n                tWR
                              DIN n+1

                                                            CAS Latency - 2                                    DON'T CARE

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WP2 - WRITE to PRECHARGE

                         T0       T1            T2          T3           T4         T5      T6

            CLK

            DQM

            COMMAND      WRITE    NOP           PRECHARGE           tRP  NOP        ACTIVE  NOP
                                                            NOP

            ADDRESS      BANK a,                BANK                                BANK a,
                     DQ   COL n                 (a or all)                           ROW

                          DIN n            tWR                                                      DON'T CARE
                                  DIN n+1

                                                            CAS Latency - 3

WRITE Burst Termination

                                                T0              T1           T2

                                      CLK

                                  COMMAND WRITE                BURST        NEXT
                                                            TERMINATE    COMMAND

                                  ADDRESS       BANK,                    (ADDRESS)
                                                COL n

                                      DQ DIN n                               (DATA)
                                                                         DON'T CARE

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PRECHARGE                                                     PRECHARGE Command

The PRECHARGE command (see figure) is used to deac-                            CLK
tivate the open row in a particular bank or the open row in
all banks.The bank(s) will be available for a subsequent row                                HIGH - Z
access some specified time (trp) after the PRECHARGE
command is issued. Input A10 determines whether one or                         CKE
all banks are to be precharged, and in the case where only
one bank is to be precharged, inputs BA0, BA1 select the                       CS
bank. When all banks are to be precharged, inputs BA0,
BA1 are treated as "Don't Care." Once a bank has been                          RAS
precharged, it is in the idle state and must be activated
prior to any READ or WRITE commands being issued to                            CAS
that bank.
                                                                               WE
POWER-DOWN
                                                              A0-A9, A11                                 ALL BANKS
Power-down occurs if CKE is registered LOW coincident                A10
with a NOP or COMMAND INHIBIT when no accesses                                                         BANK SELECT
are in progress. If power-down occurs when all banks are      BA0, BA1                                BANK ADDRESS
idle, this mode is referred to as precharge power-down;
if power-down occurs when there is a row active in either
bank, this mode is referred to as active power-down.
Entering power-down deactivates the input and output
buffers, excluding CKE, for maximum power savings while
in standby. The device may not remain in the power-down
state longer than the refresh period (64ms) since no refresh
operations are performed in this mode.

The power-down state is exited by registering a NOP or
COMMAND INHIBIT and CKE HIGH at the desired clock
edge (meeting tcks). See figure below.

POWER-DOWN                                                                           tCKS

                                  CLK
                                                tCKS

                                 CKE

    COMMAND  NOP                                                                    NOP               ACTIVE

             All banks idle                           Input buffers gated off                                 tRCD
                                                                                                              tRAS
             Enter power-down mode                            Exit power-down mode                            tRC

                                                                                                      DON'T CARE

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CLOCK SUSPEND                                                of a suspended internal clock edge is ignored; any data
                                                             present on the DQ pins remains driven; and burst counters
Clock suspend mode occurs when a column access/burst         are not incremented, as long as the clock is suspended.
is in progress and CKE is registered LOW. In the clock       (See following examples.)
suspend mode, the internal clock is deactivated, "freezing"
the synchronous logic.                                       Clock suspend mode is exited by registering CKE HIGH;
                                                             the internal clock and related operation will resume on the
For each positive clock edge on which CKE is sampled         subsequent positive clock edge.
LOW, the next internal positive clock edge is suspended.
Any command or data present on the input pins at the time

Clock Suspend During WRITE Burst

                              T0       T1           T2           T3        T4            T5

                     CLK

                     CKE               WRITE                               NOP           NOP
            INTERNAL
                                       BANK a,                             DIN n+1      DIN n+2
                 CLOCK                  COL n                                            DON'T CARE
            COMMAND NOP
                                        DIN n
             ADDRESS

                       DQ

Clock Suspend During READ Burst

                          T0      T1            T2           T3      T4             T5        T6

            CLK

            CKE

            INTERNAL              NOP           NOP                  NOP            NOP       NOP
                CLOCK                              DOUT n

            COMMAND READ

            ADDRESS  BANK a,
                      COL n

            DQ                                                   DOUT n+1           DOUT n+2  DOUT n+3

                                                                                              DON'T CARE

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BURST READ/SINGLE WRITE                                             SDRAMs support CONCURRENT AUTO PRECHARGE.
                                                                    Four cases where CONCURRENT AUTO PRECHARGE
The burst read/single write mode is entered by programming          occurs are defined below.
the write burst mode bit (M9) in the mode register to a logic
1. In this mode, all WRITE commands result in the access            READ with Auto Precharge
of a single column location (burst of one), regardless of
the programmed burst length. READ commands access                   1. Interrupted by a READ (with or without auto precharge):
columns according to the programmed burst length and                   A READ to bank m will interrupt a READ on bank n,
sequence, just as in the normal mode of operation (M9                  CAS latency later. The PRECHARGE to bank n will
= 0).                                                                  begin when the READ to bank m is registered.

CONCURRENT AUTO PRECHARGE                                           2. Interrupted by a WRITE (with or without auto precharge):
                                                                       A WRITE to bank m will interrupt a READ on bank n
An access command (READ or WRITE) to another bank                      when registered. DQM should be used two clocks prior
while an access command with auto precharge enabled is                 to the WRITE command to prevent bus contention. The
executing is not allowed by SDRAMs, unless the SDRAM                   PRECHARGE to bank n will begin when the WRITE to
supports CONCURRENT AUTO PRECHARGE. ISSI                               bank m is registered.

Fig CAP 1 - READ With Auto Precharge interrupted by a READ

              CLK  T0           T1        T2              T3           T4          T5                    T6       T7
    COMMAND        NOP                    NOP                          NOP         NOP                   NOP      NOP
                               READ - AP                 READ - AP
                                 BANK n                    BANK m

    BANK n         Page Active READ with Burst of 4                    Interrupt Burst, Precharge                 Idle
                                                                                  tRP - BANK n                          tRP - BANK m
    Internal States                                                                READ with Burst of 4
                                                                                                                     Precharge
    BANK m                       Page Active

    ADDRESS        BANK n,                                             BANK m,
              DQ    COL a                                               COL b

                                                                       DOUT a      DOUT a+1              DOUT b   DOUT b+1

                                          CAS Latency - 3 (BANK n)

                                                                    CAS Latency - 3 (BANK m)                      DON'T CARE

Fig CAP 2 - READ With Auto Precharge interrupted by a WRITE

                   T0          T1         T2             T3            T4          T5                    T6       T7
                                                                                                         NOP      NOP
    CLK

    COMMAND        WRITE - AP  NOP            NOP        NOP           WRITE - AP  NOP
                     BANK n                                             BANK m

    BANK n                         READ with Burst of 4                            Interrupt Burst, Precharge          Idle
                                                                                              tRP - BANK n          tRP - BANK m
    Internal States Page Active                                                                                   Write-Back
                                                                                    WRITE with Burst of 4
    BANK m                       Page Active

    ADDRESS        BANK n,                                             BANK m,
           DQM      COL a                                               COL b

    DQ                                                         DOUT a  DIN b       DIN b+1               DIN b+2  DIN b+3

                               CAS Latency - 3 (BANK n)

                                                                                                                  DON'T CARE

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                                                                                                                                      12/17/2013
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WRITE with Auto Precharge                                               4. Interrupted by a WRITE (with or without auto precharge):
                                                                           AWRITE to bank m will interrupt a WRITE on bank n when
3. Interrupted by a READ (with or without auto precharge):                 registered. The PRECHARGE to bank n will begin after
   A READ to bank m will interrupt a WRITE on bank n                       twr is met, where twr begins when the WRITE to bank
   when registered, with the data-out appearing CAS latency                m is registered. The last valid data WRITE to bank n
   later. The PRECHARGE to bank n will begin after twr                     will be data registered one clock prior to a WRITE to
   is met, where twr begins when the READ to bank m is                     bank m.
   registered. The last valid WRITE to bank n will be data-in
   registered one clock prior to the READ to bank m.

Fig CAP 3 - WRITE With Auto Precharge interrupted by a READ

                     T0              T1       T2           T3           T4          T5                 T6                T7

            CLK

       COMMAND          NOP  WRITE - AP           NOP      READ - AP    NOP         NOP                NOP               NOP
                               BANK n                       BANK m

            BANK n   Page Active WRITE with Burst of 4         Interrupt Burst, Write-Back                 Precharge
                                                                    tWR - BANK n
       Internal States                                                                                     tRP - BANK n      tRP - BANK m
                                                                                 READ with Burst of 4
            BANK m                   Page Active                                                                         Precharge

       ADDRESS               BANK n,                       BANK m,
                              COL a                         COL b

            DQ                       DIN a    DIN a+1                                                  DOUT b            DOUT b+1

                                                                        CAS Latency - 3 (BANK m)

                                                                                                                DON'T CARE

Fig CAP 4 - WRITE With Auto Precharge interrupted by a WRITE

                        T0           T1           T2       T3           T4          T5                 T6                T7

            CLK

       COMMAND          NOP  WRITE - AP           NOP      NOP          WRITE - AP  NOP                NOP               NOP
                               BANK n                                    BANK m

            BANK n      Page Active              WRITE with Burst of 4      Interrupt Burst, Write-Back         Precharge
                                            Page Active                           tWR - BANK n                  tRP - BANK n
       Internal States
                                                                                     WRITE with Burst of 4                 tRP - BANK m
            BANK m                                                                                                      Write-Back

            ADDRESS                  BANK n,                            BANK m,
                                      COL a                              COL b

            DQ                       DIN a        DIN a+1  DIN a+2          DIN b   DIN b+1            DIN b+2           DIN b+3

                                                                                                                DON'T CARE

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Initialize and Load Mode Register(1)

                   T0             T1             Tn+1              To+1                      Tp+1       Tp+2  Tp+3
                       tCK                            tCH       tCL
    CLK                       tCMS tCMH
                              PRECHARGE       tCMS tCMH
                   tCKS tCKH
                                                   AUTO
    CKE                                         REFRESH

                   tCMS tCMH

    COMMAND NOP                                            NOP    AUTO   NOP                 Load MODE  NOP   ACTIVE
                                                                REFRESH                      REGISTER

           DQM/
DQML, DQMH

    A0-A9, A11                 ALL BANKS                                                     tAS tAH          ROW
              A10                                                                             CODE            ROW
                              SINGLE BANK                                                    tAS tAH          BANK
      BA0, BA1                   ALL BANKS                                                    CODE

    DQ                                   tRP               tRC           tRC                               tMRD
                                                                                             Program MODE REGISTER(2, 3, 4)
                T             Precharge AUTO REFRESH            AUTO REFRESH
          Power-up: VCC                                                                                         DON'T CARE
          and CLK stable      all banks
          T = 100s Min.
                                                           At least 2 Auto-Refresh Commands

    Notes:
    1. If CS is High at clock High time, all commands applied are NOP.
    2.  The Mode register may be loaded prior to the Auto-Refresh cycles if desired.
    3. JEDEC and PC100 specify three clocks.
    4.  Outputs are guaranteed High-Z after the command is issued.

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Power-Down Mode Cycle

                                    T0         T1      T2               Tn+1      Tn+2
                      CLK                  tCK     tCL tCH
                                                   tCKS                 tCKS
                               tCKS tCKH      NOP
                     CKE                               NOP              NOP       ACTIVE

                               tCMS tCMH
            COMMAND PRECHARGE

                      DQM/
            DQML, DQMH

            A0-A9, A11                                                            ROW
                                                                                  ROW
                               ALL BANKS
                      A10                                                         BANK

                              SINGLE BANK
                                tAS tAH

              BA0, BA1 BANK

                     DQ High-Z

                                Two clock cycles   Input buffers gated        All banks idle
                                                     off while in
            Precharge all   All banks idle, enter
            active banks    power-down mode        power-down mode

                                                            Exit power-down mode  DON'T CARE

CAS  latency = 2, 3

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12/17/2013
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IS45S16400J

Clock Suspend Mode

                 T0                T1    T2         T3          T4          T5        T6   T7           T8   T9
                                                                                                              NOP
    CLK                       tCK        tCL tCH
                                                                                                            DOUT e+1
                 tCKS tCKH               tCKS tCKH                                                          DON'T CARE
                                                                                                            UNDEFINED
    CKE

                 tCMS tCMH

   COMMAND         READ            NOP   NOP                    NOP         NOP       NOP  WRITE
           DQM/               tCMS tCMH
                 tAS tAH
DQML, DQMH       COLUMN m(2)                                                               COLUMN n(2)
    A0-A9, A11   tAS tAH

           A10   tAS tAH                                                                    BANK
    BA0, BA1      BANK                                                                     tDS tDH

    DQ                                         tAC      DOUT m         tAC     tHZ             DOUT e
                                             tLZ                    tOH     DOUT m+1

Notes:
1. CAS  latency = 3, burst length = 2

2. A8, A9, and A11 = "Don't Care"

40                                                                          Integrated Silicon Solution, Inc. -- www.issi.com

                                                                                                            Rev.F

                                                                                                            12/17/2013
IS42S16400J
IS45S16400J

Auto-Refresh Cycle

                               T0        T1      T2            Tn+1          To+1
                 CLK                 tCK     tCL tCH
                                                          NOP    Auto   NOP  ACTIVE
                          tCKS tCKH    NOP         Auto   tRC  Refresh
                CKE                              Refresh

                          tCMS tCMH
       COMMAND PRECHARGE

          DQM/
DQML, DQMH

       A0-A9, A11                                                                      ROW
                                                                                       ROW
                     ALL BANKS                                                         BANK
            A10
                                                                        tRC
                   SINGLE BANK                                                            DON'T CARE

       BA0, BA1       BANK(s)
                     tAS tAH

            DQ High-Z

                                     tRP

CAS  latency = 2, 3

Integrated Silicon Solution, Inc. -- www.issi.com                                                     41

Rev.F

12/17/2013
IS42S16400J
IS45S16400J

Self-Refresh Cycle

                    T0             T1          T2                   Tn+1  To+1                       To+2
                       tCK           tCH  tCL
    CLK
                                          tCKS
                    tCKS tCKH                              tRAS

    CKE

                    tCMS tCMH                                             tCKS
                                                                          NOP
    COMMAND PRECHARGE              NOP            Auto              NOP                               Auto
                                                 Refresh                                             Refresh

              DQM/
    DQML, DQMH

    A0-A9, A11                      tRP                                                        tXSR  DON'T CARE
                       ALL BANKS
                                     Enter self  CLK stable prior to exiting Exit self refresh mode
              A10                  refresh mode      self refresh mode (Restart refresh time base)
                      SINGLE BANK
                        tAS tAH

      BA0, BA1 BANK

              DQ High-Z

       Precharge all
       active banks

Note:
1. Self-Refresh Mode is not supported for A2 grade with Ta > 85oC.

42                                                               Integrated Silicon Solution, Inc. -- www.issi.com

                                                                                                              Rev.F

                                                                                                              12/17/2013
IS42S16400J
IS45S16400J

READ WITH AUTO PRECHARGE

                        T0         T1  T2                     T3       T4         T5          T6          T7        T8
          CLK
                              tCK      tCL tCH                        NOP         NOP         NOP
                   tCKS tCKH
         CKE                  NOP        READ     NOP                        tAC         tAC         tAC  NOP       ACTIVE
                                       tCMS tCMH                        DOUT m     DOUT m+1    DOUT m+2
                   tCMS tCMH
COMMAND ACTIVE                                                            tOH         tOH         tOH

           DQM/    tAS tAH                       COLUMN m(2)                                                        ROW
DQML, DQMH           ROW               ENABLE AUTO PRECHARGE

    A0-A9, A11     tAS tAH                                                                                          ROW
              A10    ROW
                                       BANK                                                                         BANK
      BA0, BA1     tAS tAH                                       tAC
                    BANK                                                                                                       DON'T CARE
                                                              tLZ                                                              UNDEFINED
            DQ                                     CAS Latency                                                 tHZ
                                                                                                          DOUT m+3
                              tRCD
                              tRAS                                                                            tOH
                              tRC
                                                                                                          tRP

Notes:
1. CAS  latency = 2, burst length = 4

2. A8, A9, and A11 = "Don't Care"

Integrated Silicon Solution, Inc. -- www.issi.com                                                                           43

Rev.F

12/17/2013
IS42S16400J
IS45S16400J

READ WITHOUT AUTO PRECHARGE

                            T0         T1  T2           T3                             T4         T5         T6           T7        T8
              CLK
                                  tCK      tCL tCH                                    NOP
                       tCKS tCKH
             CKE                  NOP        READ       NOP                                  tAC  NOP        PRECHARGE    NOP       ACTIVE
                                           tCMS tCMH                                    DOUT m
                       tCMS tCMH
    COMMAND ACTIVE                                                                        tOH

           DQM/    tAS tAH                 COLUMN m(2)                                                                              ROW
DQML, DQMH           ROW
                                                                                                             ALL BANKS
    A0-A9, A11     tAS tAH
              A10    ROW                                                                                                            ROW

      BA0, BA1     tAS tAH                 DISABLE AUTO PRECHARGE                                            SINGLE BANK
                    BANK                              BANK
                                                                                 tAC                         BANK                   BANK

    DQ                                                                                                  tAC        tAC         tHZ             DON'T CARE
                                                                                                  DOUT m+1   DOUT m+2     DOUT m+3             UNDEFINED
                                                                  tLZ
                                                        CAS Latency                                  tOH        tOH           tOH

                                  tRCD                                                                                    tRP
                                  tRAS
                                  tRC

Notes:
1. CAS  latency = 2, burst length = 4

2. A8, A9, and A11 = "Don't Care"

44                                                                                                Integrated Silicon Solution, Inc. -- www.issi.com

                                                                                                                                            Rev.F

                                                                                                                                            12/17/2013
IS42S16400J
IS45S16400J

SINGLE READ WITH AUTO PRECHARGE

                               T0        T1        T2    T3   T4                    T5       T6        T7      T8
                 CLK                 tCK       tCL tCH
                                                         NOP      READ   NOP                 NOP       ACTIVE  NOP
                          tCKS tCKH       NOP       NOP
                CKE                                           tCMS tCMH                                        DON'T CARE
                                                                                                               UNDEFINED
                          tCMS tCMH
       COMMAND ACTIVE

           DQM/    tAS tAH                                             COLUMN m(2)                     ROW
DQML, DQMH           ROW                                     ENABLE AUTO PRECHARGE                     ROW

    A0-A9, A11     tAS tAH                                    BANK                                     BANK
              A10    ROW                                                                tAC

      BA0, BA1     tAS tAH                                                CAS Latency
                    BANK

            DQ                                                                                   tOH
                                                                                              DOUT m
                                        tRCD
                                        tRAS                                                      tHZ
                                        tRC
                                                                                             tRP

Notes:
1. CAS  latency = 2, burst length = 1

2. A8, A9, and A11 = "Don't Care"

Integrated Silicon Solution, Inc. -- www.issi.com                                                                          45

Rev.F

12/17/2013
IS42S16400J
IS45S16400J

SINGLE READ WITHOUT AUTO PRECHARGE

                            T0         T1  T2           T3                            T4   T5               T6      T7    T8
              CLK                                                                                           NOP          NOP
                                  tCK      tCL tCH                                                               ACTIVE
                       tCKS tCKH                                                                            tRP           DON'T CARE
             CKE                  NOP        READ       NOP                           NOP  PRECHARGE              ROW     UNDEFINED
                                           tCMS tCMH                                                              ROW
                       tCMS tCMH                                                                                  BANK
    COMMAND ACTIVE

               DQM/    tAS tAH             COLUMN m(2)
    DQML, DQMH           ROW
                                           DISABLE AUTO PRECHARGE                                ALL BANKS
        A0-A9, A11     tAS tAH                        BANK
                  A10    ROW                                                     tAC           SINGLE BANK
                                                                                                    BANK
          BA0, BA1     tAS tAH
                        BANK                                                            tOH
                                                                                      DOUT m
    DQ
                                                                                          tHZ
                                                                  tLZ
                                  tRCD                  CAS Latency
                                  tRAS
                                  tRC

Notes:
1. CAS  latency = 2, burst length = 1

2. A8, A9, and A11 = "Don't Care"

46                                                                                         Integrated Silicon Solution, Inc. -- www.issi.com

                                                                                                                         Rev.F

                                                                                                                         12/17/2013
IS42S16400J
IS45S16400J

WRITE - WITH AUTO PRECHARGE

                          T0           T1   T2         T3              T4        T5         T6   T7   T8   T9
            CLK                                                        NOP        NOP       NOP
                                 tCK        tCL tCH
                                                                    tDS tDH   tDS tDH    tWR
                      tCKS tCKH                                      DIN m+2    DIN m+3
            CKE

                      tCMS tCMH

COMMAND ACTIVE                         NOP     WRITE   NOP                                       NOP  NOP  ACTIVE
                                            tCMS tCMH

           DQM/    tAS tAH                             COLUMN m(2)                                                       ROW
DQML, DQMH           ROW               ENABLE AUTO PRECHARGE                                                             ROW
                                                                                                                          BANK
    A0-A9, A11     tAS tAH                     BANK
              A10    ROW                    tDS tDH                                                   tRP

      BA0, BA1     tAS tAH                                                                                              DON'T CARE
                    BANK

                                                       tDS tDH

            DQ                              DIN m      DIN m+1
                                 tRCD
                                 tRAS
                                 tRC

Notes:
1. burst length = 4
2. A8, A9, and A11 = "Don't Care"

Integrated Silicon Solution, Inc. -- www.issi.com                                                                  47

Rev.F

12/17/2013
IS42S16400J
IS45S16400J

WRITE - WITHOUT AUTO PRECHARGE

                  T0                T1  T2           T3       T4       T5           T6         T7     T8
    CLK                         tCK
                                        tCL tCH                                                      ACTIVE
                                                                                                      ROW
              tCKS tCKH                                                                               ROW
    CKE                                                                                               BANK

              tCMS tCMH                                                                             DON'T CARE

    COMMAND ACTIVE              NOP        WRITE     NOP      NOP      NOP          PRECHARGE  NOP
                                        tCMS tCMH

               DQM/    tAS tAH          COLUMN m(2)
    DQML, DQMH           ROW
                                                                                ALL BANKS
        A0-A9, A11     tAS tAH
                  A10    ROW    DISABLE AUTO PRECHARGE                          SINGLE BANK

          BA0, BA1     tAS tAH             BANK                                     BANK
                        BANK            tDS tDH

                                                     tDS tDH  tDS tDH  tDS tDH

    DQ                                  DIN m        DIN m+1  DIN m+2 DIN m+3
                         tRCD
                         tRAS                                               tWR(3)             tRP
                         tRC

Notes:
1. burst length = 4
2. A8, A9, and A11 = "Don't Care"
3. tras must not be violated

48                                                                 Integrated Silicon Solution, Inc. -- www.issi.com

                                                                                                                Rev.F

                                                                                                    12/17/2013
IS42S16400J
IS45S16400J

SINGLE WRITE - WITH AUTO PRECHARGE

                          T0      T1               T2   T3      T4         T5              T6   T7   T8      T9
            CLK               tCK              tCL tCH

                   tCKS tCKH

            CKE

                   tCMS tCMH

COMMAND ACTIVE                         NOP(3)  NOP(3)   NOP(3)     WRITE   NOP             NOP  NOP  ACTIVE  NOP
                                                                tCMS tCMH

           DQM/    tAS tAH                                            COLUMN m(2)                                    ROW
DQML, DQMH           ROW                                ENABLE AUTO PRECHARGE                                        ROW
                                                                                                                     BANK
    A0-A9, A11     tAS tAH                                              BANK
              A10    ROW                                              tDS tDH                   tRP
                                                                                                                                     DON'T CARE
      BA0, BA1     tAS tAH                                               DIN m
                    BANK                                                              tWR

            DQ
                                 tRCD
                                 tRAS
                                 tRC

Notes:
1. burst length = 1
2. A8, A9, and A11 = "Don't Care"

Integrated Silicon Solution, Inc. -- www.issi.com                                                                 49

Rev.F

12/17/2013
IS42S16400J
IS45S16400J

SINGLE WRITE - WITHOUT AUTO PRECHARGE

                       T0              T1   T2         T3                  T4      T5         T6            T7      T8

    CLK                           tCK       tCL tCH

                       tCKS tCKH

    CKE

                       tCMS tCMH

    COMMAND ACTIVE                     NOP     WRITE   NOP(4)              NOP(4)  PRECHARGE  NOP           ACTIVE  NOP
                                            tCMS tCMH

               DQM/    tAS tAH                        COLUMN m(2)                  ALL BANKS                ROW
    DQML, DQMH           ROW                                                       SINGLE BANK              ROW
                                       DISABLE AUTO PRECHARGE                                               BANK
        A0-A9, A11     tAS tAH                          BANK                          BANK
                  A10    ROW
                                                     tDS tDH                                           tRP
          BA0, BA1     tAS tAH

                        BANK

    DQ                                      DIN m

                         tRCD                                      tWR(3)
                         tRAS
                         tRC                                                                                        DON'T CARE

Notes:
1. burst length = 1
2. A8, A9, and A11 = "Don't Care"
3. tras must not be violated

50                                                                             Integrated Silicon Solution, Inc. -- www.issi.com

                                                                                                                                Rev.F

                                                                                                                         12/17/2013
IS42S16400J
IS45S16400J

ALTERNATING BANK READ ACCESSES

                   T0               T1       T2         T3                    T4            T5            T6            T7                T8

            CLK               tCK            tCL tCH

                   tCKS tCKH

            CKE

                   tCMS tCMH

       COMMAND ACTIVE               NOP          READ   NOP                    ACTIVE       NOP           READ          NOP               ACTIVE
                                             tCMS tCMH
                                                                               ROW                                                         ROW
           DQM/    tAS tAH                         COLUMN m(2)                 ROW                         COLUMN b(2)                     ROW
DQML, DQMH           ROW            ENABLE AUTO PRECHARGE                     BANK 3        ENABLE AUTO PRECHARGE                         BANK 0

    A0-A9, A11     tAS tAH                         BANK 0                                                  BANK 3
              A10    ROW

      BA0, BA1     tAS tAH
                   BANK 0

                                                            tLZ                   tOH           tOH           tOH           tOH               tOH

            DQ                                                                DOUT m        DOUT m+1      DOUT m+2      DOUT m+3          DOUT b

                                                                 tAC                   tAC           tAC           tAC           tAC               tAC

                              tRCD - BANK 0             CAS Latency - BANK 0                                  tRP - BANK 0                    tRCD - BANK 0

                              tRRD                                                     tRCD - BANK 3                CAS Latency - BANK 3

                              tRAS - BANK 0

                              tRC - BANK 0

                                                                                                                                          DON'T CARE

Notes:
1. CAS  latency = 2, burst length = 4

2. A8, A9, and A11 = "Don't Care"

Integrated Silicon Solution, Inc. -- www.issi.com                                                                                                            51

Rev.F

12/17/2013
IS42S16400J
IS45S16400J

READ - FULL-PAGE BURST

                            T0        T1    T2           T3                T4            T5            T6        Tn+1       Tn+2                Tn+3  Tn+4
              CLK                 tCK
                                            tCL tCH
                       tCKS tCKH       NOP
             CKE                            READ         NOP               NOP           NOP           NOP       NOP        BURST TERM          NOP   NOP

                       tCMS tCMH
    COMMAND ACTIVE

                                            tCMS tCMH

           DQM/    tAS tAH                  COLUMN m(2)
DQML, DQMH           ROW
                                            BANK
    A0-A9, A11     tAS tAH                                            tAC
              A10    ROW
                                                                 tLZ
      BA0, BA1     tAS tAH                              CAS Latency
                    BANK

                                                                                    tAC           tAC      tAC         tAC        tAC                 tHZ
                                                                                                                                                DOUT m+1
    DQ                                                                     DOUT m        DOUT m+1      DOUT m+2  DOUT m-1   DOUT m
                                tRCD                                                                                                               tOH
                                                                               tOH           tOH           tOH   tOH        tOH                    DON'T CARE

                                                                               each row (x4) has                                                   UNDEFINED

                                                                               1,024 locations Full page Full-page burst not self-terminating.

                                                                                                   completion Use BURST TERMINATE command.

Notes:
1. CAS  latency = 2, burst length = full page

2. A8, A9, and A11 = "Don't Care"

52                                                                                       Integrated Silicon Solution, Inc. -- www.issi.com

                                                                                                                                                      Rev.F

                                                                                                                                                      12/17/2013
IS42S16400J
IS45S16400J

READ - DQM OPERATION

                               T0         T1  T2         T3                            T4        T5       T6          T7          T8
                 CLK
                                     tCK      tCL tCH
                          tCKS tCKH
                CKE                  NOP         READ    NOP                           NOP       NOP      NOP         NOP         NOP
                                              tCMS tCMH
                          tCMS tCMH
       COMMAND ACTIVE

                  DQM/    tAS tAH                     COLUMN m(2)
       DQML, DQMH           ROW
                                              ENABLE AUTO PRECHARGE
           A0-A9, A11     tAS tAH
                     A10    ROW               DISABLE AUTO PRECHARGE

             BA0, BA1     tAS tAH                       BANK
                           BANK                                                   tAC

            DQ                                                               tLZ          tOH        tAC       tOH         tOH
                                                                                       DOUT m    tLZ      DOUT m+2    DOUT m+3

                                                                                            tHZ                  tAC         tHZ

                                     tRCD                CAS Latency                                                  DON'T CARE

                                                                                                                      UNDEFINED

Notes:
1. CAS  latency = 2, burst length = 4

2. A8, A9, and A11 = "Don't Care"

Integrated Silicon Solution, Inc. -- www.issi.com                                                                                      53

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IS42S16400J
IS45S16400J

ALTERNATING BANK WRITE ACCESS

                  T0            T1         T2         T3       T4       T5             T6       T7            T8      T9
    CLK                     tCK
                                           tCL tCH                                                                   ACTIVE

              tCKS tCKH                                                                                               ROW
    CKE                                                                                                               ROW
                                                                                                                     BANK 0
              tCMS tCMH                                                                                            tDS tDH
                                                                                                                     DIN b+3
    COMMAND ACTIVE                NOP         WRITE   NOP      ACTIVE   NOP            WRITE    NOP           NOP
                                           tCMS tCMH                                                                      tRCD - BANK 0
                                                                                                                          tWR - BANK 1
           DQM/    tAS tAH                       COLUMN m(2)   ROW                     COLUMN b(2)
DQML, DQMH           ROW          ENABLE AUTO PRECHARGE        ROW      ENABLE AUTO PRECHARGE                       DON'T CARE

    A0-A9, A11     tAS tAH                 BANK 0              BANK 1                   BANK 1
              A10    ROW                   tDS tDH             tDS tDH                 tDS tDH

      BA0, BA1     tAS tAH
                   BANK 0

                                                      tDS tDH           tDS tDH                 tDS tDH  tDS tDH

    DQ                                     DIN m      DIN m+1  DIN m+2 DIN m+3         DIN b    DIN b+1  DIN b+2

                            tRCD - BANK 0                                   tWR - BANK 0        tRP - BANK 0

                            tRRD                                        tRCD - BANK 1

                            tRAS - BANK 0

                            tRC - BANK 0

Notes:
1. burst length = 4
2. A8, A9, and A11 = "Don't Care"

54                                                                      Integrated Silicon Solution, Inc. -- www.issi.com

                                                                                                                   Rev.F

                                                                                                                   12/17/2013
IS42S16400J
IS45S16400J

write - full page burst

                               T0        T1   T2           T3       T4       T5               Tn+1  Tn+2
                 CLK                 tCK
                                              tCL tCH
                          tCKS tCKH      NOP
                CKE                               WRITE    NOP      NOP      NOP              NOP   BURST TERM NOP

                          tCMS tCMH           tCMS tCMH
       COMMAND ACTIVE

          DQM/   tAS tAH                      COLUMN m(2)
DQML, DQMH         ROW
                                               BANK
  A0-A9, A11     tAS tAH                      tDS tDH
            A10    ROW
                                               DIN m
     BA0, BA1    tAS tAH
                  BANK

            DQ                                             tDS tDH  tDS tDH  tDS tDH  tDS tDH       tDS tDH
                                        tRCD               DIN m+1  DIN m+2  DIN m+3  DIN m-1         DON'T CARE

                                                                         Full page completed

Notes:
1. burst length = full page
2. A8, A9, and A11 = "Don't Care"

Integrated Silicon Solution, Inc. -- www.issi.com                                                                   55

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IS42S16400J
IS45S16400J

WRITE - DQM OPERATION

                            T0         T1  T2                       T3  T4       T5       T6   T7
              CLK
                                  tCK      tCL tCH
                       tCKS tCKH
             CKE                   NOP       WRITE    NOP               NOP      NOP      NOP  NOP
                                           tCMS tCMH
                       tCMS tCMH
    COMMAND ACTIVE

              DQM/   tAS tAH                      COLUMN m(2)
    DQML, DQMH         ROW
                                            ENABLE AUTO PRECHARGE
      A0-A9, A11     tAS tAH
                A10    ROW                  DISABLE AUTO PRECHARGE

         BA0, BA1    tAS tAH                       BANK
                      BANK                        tDS tDH

    DQ                                             DIN m                tDS tDH  tDS tDH
                                   tRCD                                 DIN m+2  DIN m+3

                                                                                               DON'T CARE

Notes:
1. burst length = 4
2. A8, A9, and A11 = "Don't Care"

56                                                                      Integrated Silicon Solution, Inc. -- www.issi.com

                                                                                                           Rev.F

                                                                                                    12/17/2013
IS42S16400J
IS45S16400J

ORDERING INFORMATION

Commercial Range: 0C to 70C

Frequency   Speed (ns)  Order Part No.             Package

200 MHz      5          IS42S16400J-5TL            54-Pin TSOPII, Alloy42 leadframe plated with matte Sn
                                                   54-ball BGA, SnAgCu balls
                        IS42S16400J-5BL
                                                   54-Pin TSOPII, Alloy42 leadframe plated with matte Sn
166 MHz      6          IS42S16400J-6TL            54-ball BGA, SnAgCu balls

                        IS42S16400J-6BL            54-Pin TSOPII, Alloy42 leadframe plated with matte Sn
                                                   54-ball BGA, SnAgCu balls
143 MHz      7          IS42S16400J-7TL

                        IS42S16400J-7BL

Industrial Range: -40C to 85C

Frequency   Speed (ns)  Order Part No.             Package

200 MHz      5          IS42S16400J-5BLI           54-ball BGA, SnAgCu balls

166 MHz      6          IS42S16400J-6TLI           54-Pin TSOPII, Alloy42 leadframe plated with matte Sn
                                                   54-ball BGA, SnAgCu balls
                        IS42S16400J-6BLI
                                                   54-Pin TSOPII, Alloy42 leadframe plated with matte Sn
143 MHz      7          IS42S16400J-7TLI           54-ball BGA, SnAgCu balls
                                                   60-ball BGA, SnAgCu balls
                        IS42S16400J-7BLI

                        IS42S16400J-7B2LI

Automotive Range (A1): -40C to 85C

Frequency   Speed (ns)  Order Part No.             Package

200 MHz      5          IS45S16400J-5TLA1          54-Pin TSOPII, Alloy42 leadframe plated with matte Sn
                                                   54-Pin TSOPII, Cu leadframe plated with matte Sn
                        IS45S16400J-5CTLA1         54-ball BGA, SnAgCu balls

                        IS45S16400J-5BLA1          54-Pin TSOPII, Alloy42 leadframe plated with matte Sn
                                                   54-Pin TSOPII, Cu leadframe plated with matte Sn
166 MHz      6          IS45S16400J-6TLA1          54-ball BGA, SnAgCu balls

                        IS45S16400J-6CTLA1         54-Pin TSOPII, Alloy42 leadframe plated with matte Sn
                                                   54-Pin TSOPII, Cu leadframe plated with matte Sn
                        IS45S16400J-6BLA1          54-ball BGA, SnAgCu balls

143 MHz      7          IS45S16400J-7TLA1

                        IS45S16400J-7CTLA1

                        IS45S16400J-7BLA1

Automotive Range (A2): -40C to 105C

Frequency   Speed (ns) Order Part No.              Package
166 MHz                                            54-Pin TSOPII, Cu leadframe plated with matte Sn
                6       IS45S16400J-6CTLA2         54-ball BGA, SnAgCu balls
143 MHz                                            54-Pin TSOPII, Alloy42 leadframe plated with matte Sn
                        IS45S16400J-6BLA2          54-Pin TSOPII, Cu leadframe plated with matte Sn
                                                   54-ball BGA, SnAgCu balls
                7       IS45S16400J-7TLA2

                        IS45S16400J-7CTLA2

                        IS45S16400J-7BLA2

Notes:
1. Contact ISSI for leaded and copper leadframe parts support.
2. Part numbers with "L" or "N" are leadfree, and RoHS compliant.

Integrated Silicon Solution, Inc. -- www.issi.com                  57

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12/17/2013
IS42S16400J
IS45S16400J

58           Integrated Silicon Solution, Inc. -- www.issi.com

             Rev.F

             12/17/2013
IS42S16400J
IS45S16400J

                                                   10/17/2007

                                                   Package Outline

Integrated Silicon Solution, Inc. -- www.issi.com                   59

Rev.F

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IS42S16400J
IS45S16400J

60           Integrated Silicon Solution, Inc. -- www.issi.com

             Rev.F

             12/17/2013
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