厂商名称:International Rectifier ( Infineon )



                                                                             Data Sheet No.PD60231 revA

                                                                               IR3621 & (PbF)


FEATURES                                                DESCRIPTION

   Dual Synchronous Controller with 180!                The IR3621 IC combines a dual synchronous buck control-
   Out of Phase Operation                               ler and drivers, providing a cost-effective, high performance
   Configurable to 2-Independent Outputs or             and flexible solution. The IR3621 operates in 2-Phase mode
   Current Share Single Output                          to produce either 2-independent output voltages or current
   Voltage Mode Control                                 share single output for high current application. The 180!
   Current Sharing Using Inductor's DCR                 out-of-phase operation allows the reduction of input and
   Selectable Hiccup or Latched Current                 output capacitance.
   Limit using MOSFET's RDS(on) sensing                 Other key features include two independently programmable
   Latched Over-Voltage Protection                      soft-start functions to allow system level sequencing of out-
   Pre-Bias Start Up                                    put voltages in various configurations. The pre-bias protec-
   Programmable Switching Frequency up to 500KHz        tion feature prevents the discharge of the output voltage and
   Two Independent Soft-Starts/Shutdowns                possible damage to the load during start-up when a pre-
   Precision Reference Voltage 0.8V                     existing voltage is present at the output. Programmable
   Power Good Output                                    switching frequency up to 500KHz per phase allows flexibil-
   External Frequency Synchronization                   ity to tune the operation of the IC to meet system level re-
   Thermal Protection                                   quirements, and synchronization allows the simplification
                                                        of system level filter design. Protection features such as
APPLICATIONS                                            selectable hiccup or latched current limit, and under voltage
                                                        lock-out are provided to give required system level security
  Embedded Networking & Telecom Systems                 in the event of a fault condition.
  Distributed Point-of-Load Power Architectures
  2-Phase Power Supply
  Graphics Card
  DDR Memory Applications

                          Vin                                                       Vin

       Rt          HDrv1                                       Rt           HDrv1                          Vout1
       Comp1     OCSet1                                        Comp1       OCSet1                          Vout2

                   LDrv1                                                     LDrv1

       Comp2 IR3621       Vin                     Vout         Comp2 IR3621         Vin

       SS1 / SD   HDrv2                                        SS1 / SD     HDrv2
       SS2 / SD  OCSet2                                        SS2 / SD    OCSet2
        Gnd        LDrv2                                                     LDrv2
                 PGnd2                                                     PGnd2

Current share, single output configuration                     2-independent output voltage configuration

Figure 1 - Typical application of IR3621 in current share single output and 2-independent output voltage configuration

                          ORDERING INFORMATION

PKG   PART               LEADFREE                  PIN          PARTS         PARTS         T&R
DESIG  NUMBER             PART NUMBER             COUNT        PER TUBE      PER REEL    Orientation
       IR3621M            IR3621MPbF
   M   IR3621MTR          IR3621MTRPbF               32             73           ------      Fig A
   M   IR3621F                                       32            ------       6000
   F   IR3621FTR                N/A                  28             50           ------
   F                            N/A                  28            ------       2500

IR3621 & (PbF)


Vcc, VCL Supply Voltage ........................................... -0.5V To 16V
VcH1 and VcH2 Supply Voltage ................................ -0.5V To 25V
PGOOD.................................................................... -0.5V To 16V
Storage Temperature Range ...................................... -55C To 150C
Junction Temperature Range ..................................... -40C To 150C
ESD Classification ................................................... JEDEC, JESD22-A114

Caution: Stresses above those listed in "Absolute Maximum Rating" may cause permanent damage to the device. These are stress

ratings only and function of the device at these or any other conditions beyond those indicated in the operational sections of the specifica-
tions is not implied. Exposure to "Absolute Maximum Rating" conditions for extended periods may affect device reliability


Parameter Definition   Min          Max   Units
                                    14.5    V
Vcc  Supply Voltage    5.5           20     V
                                    500    kHz
VcH1,2 Supply Voltage  10           125   C

Fs   Operating Frequency 200

Tj   Junction Temperature -40


          IR3621F                                           IR3621M & IR3621MPbF
     28-PIN TSSOP (F)                                  32-Lead MLPQ 5mmx5mm (M)

       PGood 1         28 Gnd                                 NC
           VCC 2       27 VREF                                      VOUT3
                       26 VP2                                             Vcc
         VOUT3 3       25 Hiccup                                                 PGood
             Rt 4      24 Sync                                                         Gnd
                       23 VSEN1                                                             VREF
         VSEN2 5       22 Fb1                                                                     VP2
           Fb2 6       21 Comp1                                                                         NC
                       20 SS1 / SD
       Comp2 7         19 OCSet1                              32 31 30 29 28 27 26 25
     SS2 / SD 8        18 VcH1
      OCSet2 9         17 HDrv1                        Rt 1                                                     24 Hiccup
                       16 PGnd1
         VcH2 10       15 LDrv1                  VSEN2 2                                                        23 Sync
        HDrv2 11
        PGnd2 12                                       Fb2 3       Pad                                          22 VSEN1
         LDrv2 13                                  Comp2 4                                                      21 Fb1
                                                                                                                20 Comp1
            VCL 14                               SS2/SD2 5

                                                 OCSet2 6                                                       19 SS1/SD1

                                                 VCH2 7                                                      18 OCSet1
                                                                                                             17 VcH1
                                                 HDrv2 8           10 11 12 13 14 15 16

     JA = 75.5 C/W                                           NC
     JC =13.3 C/W                                                PGnd2



                                                                   JA = 36.0 C/W
                                                                   JC = 1.0 C/W

                                                 Exposed pad on underside is connected to a copper
                                                 pad through vias for 4-layer PCB board design.

                                                                                    IR3621 & (PbF)


Unless otherwise specified, these specifications apply over Vcc=12V, VcH1=VcH2=VCL=12V and 0C
PARAMETER                        SYMBOL             TEST CONDITION             MIN TYP MAX UNITS

Output Voltage Accuracy

Feedback Voltage                 VFb1 , VFb2                                          0.80       V

                                                             Tj=25C           -1           +1 %

                                              MLPQ           0C                                                              -40C Accuracy                                                     Tj=25C           -2.5         +1.35 %

                                                                               -1.35        +1.35 %

                                              TSSOP 0C
UVLO Section

UVLO Threshold - Vcc              UVLOVCC Supply Ramping Up                    4.7          5.3  V
UVLO Hysteresis - Vcc                             Supply Ramp Up and Down
UVLO Threshold - VcH1,2                                                               1          V
UVLO Hysteresis - VcH1,2         UVLOVCH1,2 Supply Ramping Up
                                                  Supply Ramp Up and Down      3.5          4.0  V

                                                                                      0.75       V

Supply Current Section           Dyn ICC      Freq=300kHz, CL=1500pF                  10 15 mA
Vcc Dynamic Supply Current       Dyn ICH      Freq=300kHz, CL=1500pF
VcH1 & VcH2 Dynamic Current      Dyn ICL      Freq=300kHz, CL=1500pF                  15 25 mA
VCL Dynamic Supply Current                    SS=0V
Vcc Static Supply Current          ICCQ       SS=0V                                   15 25 mA
VcH1/VcH2 Static Current           ICHQ       SS=0V
VCL Static Supply Current          ICLQ                                               10 15 mA

                                                                                      6     10 mA

                                                                                      6     10 mA

Soft-Start / SD Section

Charge Current                   SSIB SS=0V                                    22 28        35 A

Shutdown Threshold               SD                                                         0.25 V

Power Good Section

VSENS1,2 Lower Trip Point        PGFB1,2L VSENS1,2 Ramping Down                0.8VREF 0.9VREF 0.95VREF V
PGood Output Low Voltage         PG(Voltage) ISINK=2mA
                                                                                      0.1 0.5    V

Error Amp Section

Fb Voltage Input Bias Current    IFB1,2       SS=3V                                   -0.1 -0.5 A

Transconductance 1                gm1                                          1400         2500 mho
Transconductance 2                gm2
Error Amp Source/Sink Current    I(E/A)1,2                                     1400         2500 mho

                                                                               60 100 140 A

Input Offset Voltage for E/A1,2  VOS(ERR)     Fb1,2 to VREF                    -4     0     +4 mV
VP2 Voltage Range                  VP2        Note2
                                                                               0.4          Vcc-2 V

Oscillator Section

Frequency                        Freq         Rt(SET) to 30.9K                 255          345 kHz
Ramp Amplitude                   VRAMP        Note2
Min Duty Cycle                   Dmin         Fb=1V                                   1.25       V

                                                                                            0    %

Min Pulse Width                  Puls(ctrl) FSW=300kHz, Note2                  150               ns
Max Duty Cycle                     Dmax Fb=0.6V, FSW=200kHz
Synch Frequency Range                                                          86.5              %
                                 Sync(Fs) 20% above free running freq
                                                                                            1200 kHz

Synch Pulse Duration             Sync(puls)                                    200 300           ns

Synch High Level Threshold       Sync(H)                                       2                 V

Synch Low Level Threshold        Sync(L)                                                    0.6  V

Note1: Cold temperature performance is guaranteed via correlation using statistical quality control. Not 100% tested in production.

IR3621 & (PbF)

PARAMETER                        SYMBOL             TEST CONDITION          MIN TYP MAX UNITS
VOUT3 Internal Regulator
Output Voltage                                                              5.8 6.25 6.7 V
Output Current
Protection Section                                                          44          mA
OVP Trip Threshold
OVP Fault Prop Delay                OVP      Output forced to 1.25VREF      1.1VREF 1.15VREF 1.2VREF V
OCSET Current                    OVP(delay)  Note2
Hiccup Duty Cycle                                                                    5  s
Hiccup High Level Threshold          IOCSet  Hiccup pin pulled high, Note2
Hiccup Low Level Threshold                   Note2                          16  20   24 A
Thermal Shutdown Trip Point                  Note2
Thermal Shutdown Hysteresis                  Note2                              5       %
Output Drivers Section                       Note2
LO Drive Rise Time                                                          2           V
HI Drive Rise Time
LO Drive Fall Time                                                                   0.8 V
Hi Drive Fall Time
Dead Band Time                                                                  140     !C

                                                                                20      !C

                                 Tr(LO)      CL=1500pF,Figure 2                 18   50 ns
                                 Tr(HI)      CL=1500pF, Figure 2
                                 Tf(LO)      CL=1500pF,Figure 2                 18   50 ns
                                 Tf(HI)      CL=1500pF,Figure 2
                                 TDB         See Figure 2                       25   50 ns

                                                                                25   50 ns

                                                                                50 100 ns

Note 2: Guaranteed by design but not tested for production.

                             Tr          Tf         Tf
                      9V                        Tr
   High Side Driver                                               Deadband
        (HDrv)                                                    L_to_H

    Low Side Driver



   Figure 2 - Rise Time, Fall Time and Deadband for Driver Section

                                                                           IR3621 & (PbF)


   2   29          PGood Power Good pin. Low when any of the outputs fall 10% below the set voltages.
   4   30          Vcc    Supply voltage for the internal blocks of the IC. The Vcc slew rate should be

5,23                     <0.1V/us.
       31          VOUT3  Output of the internal LDO. Connect a 1.0uF capacitor from this pin to ground.
   8   1           Rt     Connecting a resistor from this pin to ground sets the oscillator frequency.
       2,22 VSEN2, VSEN1 Sense pins for OVP and PGood. For current share tie these pins together.
10,18  3,21        Fb2,Fb1 Inverting inputs to the error amplifiers. In current sharing mode, Fb1 is con-

11,17                     nected to a resistor divider to set the output voltage and Fb2 is connected to
13,15                     programming resistor to achieve current sharing. In independent 2-channel mode,

  14                      these pins work as feedback inputs for each channel.
  25   4,20 Comp2, Comp1 Compensation pins for the error amplifiers.
       5           SS2 / SD These pins provide user programmable soft-start function for each outputs.
  28   19          SS1 / SD Connect external capacitors from these pins to ground to set the start up time

                          for each output. These outputs can be shutdown independently by pulling the

                          respective pins below 0.3V. During shutdown both MOSFETs will be turned off.

                          For current share mode SS2 must be floating.

       6,18 OCSet2,OCSet1 A resistor from these pins to switching point will set current limit threshold.

       7,17 VcH2, VcH1 Supply voltage for the high side output drivers. These are connected to voltages
                                       that must be typically 6V higher than their bus voltages. A 0.1F high fre-

                          quency capacitor must be connected from these pins to PGND to provide peak

                          drive current capability.

       8,16 HDrv2, HDrv1 Output drivers for the high side power MOSFETs. Note3

       10,14 PGnd2, PGnd1 These pins serve as the separate grounds for MOSFET drivers and should be

                          connected to the system's ground plane.

       11,13 LDrv2, LDrv1 Output drivers for the synchronous power MOSFETs.

       12          VCL    Supply voltage for the low side output drivers.

       23          Sync   The internal oscillator can be synchronized to an external clock via this pin.

       24          Hiccup When pulled High, it puts the device current limit into a hiccup mode. When

                          pulled Low, the output latches off, after an overcurrent event.

       26          VP2    Non-inverting input to the second error amplifier. In the current sharing mode, it

                          is connected to the programming resistor to achieve current sharing. In inde-

                          pendent 2-channel mode it is connected to VREF pin when Fb2 is connected to

                          the resistor divider to set the output voltage.

       27          VREF   Reference Voltage. The drive capability of this pin is about 2A.

       28          Gnd    Analog ground for internal reference and control circuitry.

       9,15,25.32  N/C    No Connect

Note3: The negative voltage at these pins may cause instability for the gate drive circuits. To prevent this, a low
forward voltage drop diode (Schottky) is required between these pins and power ground.

IR3621 & (PbF)


                                                                     SS2         Mode         POR

     Vcc                                                             0.8V        Control        Mode 0.3V

SS2 / SD  28uA 28uA                                          Mode                                    3V SS1                 POR     S
SS1 / SD                                                                                             0.8V
                                64uA                           VcH1                Bias                                               Q PBias1  VcH1
                                Max                            VcH2             Generator                                                       HDrv1
                          64uA                                                                                                      R
                                                                                 UVLO POR                                                       LDrv1
POR                                                                                                                                             OCSet1

                                                 Error Amp1                               Thermal          SS1                                  VcH2
          0.8V                                                       PWM Comp1 Shutdown                                                         HDrv2
                                                                                                                3uA                             Hiccup
                                                                                                                            PBias1              LDrv2
   Fb1                                                                                          Q                                               OCSet2
                                                             Ramp1               Set1                                                           PGood
     Rt                                                                                                                                         VOUT3
  Sync                                                                                 S                                         20uA
                                                                     Two Phase            Reset Dom

                                                             Ramp2               Set2

                                                                                           Reset Dom


          0.8V                                                       PWM Comp2                  Q     SS1  Hiccup
                              Error Amp2                                                              SS2  Control

                                                                                           R         Mode


   Fb2                                                                                                         S
VSEN1                                                                          SS2                POR            Q         PBias2
VSEN2                                                       PGood / OVP                                                            20uA

                                                                                           OVP                         3uA

                                                                                           HDrv OFF / LDrv ON


                                                             Figure 3 - IR3621Block Diagram

                                                                                                             IR3621 & (PbF)

FUNCTIONAL DESCRIPTION                                         In this mode, one control loop acts as a master and sets
                                                               the output voltage as a regular Voltage Mode Buck con-
Introduction                                                   troller and the other control loop acts as a slave and
The IR3621 is a versatile device for high performance          monitors the current information for current sharing. The
buck converters. It consists of two synchronous buck           voltage drops across the current sense resistors (or DCR
controllers which can be operated either in two indepen-       of inductors) are measured and their difference is ampli-
dent mode or in current share mode.                            fied by the slave error amplifier and compared with the
The timing of the IC is provided by an internal oscillator     ramp signal to generate the PWM pulses to match the
circuit which generates two out-of-phase clock that can        output current. In this mode the SS2 pin should be float-
be programmed up to 500kHz per phase.                          ing.

Supply Voltage                                                 PWM Comp1   IR3621                            Comp
Vcc is the supply voltage for internal controller. The op-     PWM Comp2  Master E/A                         0.8V
erating range is from 5.5V to 14.5V. It also is fed to the
internal LDO. When Vcc is below under-voltage thresh-                                                                      L1  RL1  VOUT
old, all MOSFET drivers will be turned off.
                                                                                                             Fb1           R1 C1
Internal Regulator                                                                                           VP2
The regulator powers directly from Vcc and generates a
regulated voltage (Typ. 6.2V@40mA). The output is pro-
tected for short circuit. This voltage can be used for charge
pump circuitry as shown in Figure12.

Input Supplies UnderVoltage LockOut                                                       FB2                              L2  RL2
The IR3621 UVLO block monitors three input voltages                       Slave E/A
(Vcc, VcH1 and VcH2) to ensure reliable start up. The
MOSFET driver output turn off when any of the supply                                                                       R2 C2
voltages drops below set thresholds. Normal operation
resumes once the supply voltages rise above the set            Figure 4 - Loss-less inductive current sensing
values.                                                                        and current sharing.

Mode Selection                                                 In the diagram, L1 and L2 are the output inductors. RL1
The SS2 pin is used for mode selection. In current share
mode this pin should be floating and in dual output mode       and RL2 are inherent inductor resistances. The resistor
a soft start capacitor must be connected from this pin to
ground to program the start time for the second output.        R1 and capacitor C1 are used to sense the average in-

Independent Mode                                               ductor current. The voltage across the capacitors C1
In this mode the IR3621 provides control to two indepen-
dent output power supplies with either common or differ-       and C2 represent the average current flowing into resis-
ent input voltages. The output voltage of each individual
channel is set and controlled by the output of the error       tance RL1 and RL2. The time constant of the RC network
amplifier, which is the amplified error signal from the
sensed output voltage and the reference voltage. The           should be equal or at most three times larger than the
error amplifier output voltage is compared to the ramp
signal thus generating fixed frequency pulses of variable      time constant L /R .
duty-cycle, which are applied to the FET drivers, Fig-                                            1 L1
ure19 shows a typical schematic for such application.
                                                               R1C1=(1~3)                             L1         ---(1)

Currnt Share Mode                                              Figure 5 - 30A Current Sharing using Inductor sensing
This feature allows to connect both outputs together to
increase current handling capability of the converter to                                              (5A/Div)
support a common load. The current sharing can be done
either using external resistors or sensing the DCR of
inductors (see Figure 4).                                                                                                                         7
IR3621 & (PbF)

Dual Soft-Start                                                SS2 / SD 8   28uA 28uA
The IR3621 has programmable soft-start to control the          SS1 / SD 20
output voltage rise and limit the inrush current during                                               64uA
start-up. It provides a separate Soft-Start function for each                                         Max
outputs. This will enable to sequence the outputs by                                           64uA
controlling the rise time of each output through selection
of different value soft-start capacitors. The soft-start pins  POR
will be connected together for applications where, both
outputs are required to ramp-up at the same time.                                                           Error Amp1

To ensure correct start-up, the soft-start sequence ini-            0.8V
tiates when the Vcc, VcH1 and VcH2 rise above their
threshold and generate the Power On Reset (POR) sig-               Fb1 22                                   Error Amp2
nal. Soft-start function operates by sourcing an internal      Comp1 21
current to charge an external capacitor to about 3V. Ini-
tially, the soft-start function clamps the E/A's output of         VP2 26
the PWM converter. During power up, the converter out-
put starts at zero and thus the voltage at Fb is about 0V.         Fb2 6
A current (64A) injects into the Fb pin and generates a       Comp2 7
voltage about 1.6V (64A25K) across the negative
input of E/A and (see Figure6).                                       Figure 6 -Soft-start circuit for IR3621
The magnitude of this current is inversely proportional to
the voltage at soft-start pin. The 28A current source                      Output of POR                         3V
starts to charge up the external capacitor. In the mean                                                        1.8V
time, the soft-start voltage ramps up, the current flowing                        Soft-Start 0V
into Fb pin starts to decrease linearly and so does the                              Voltage                     1V
voltage at negative input of E/A.                                                               64uA
When the soft-start capacitor is around 1V, the current                    Current flowing                  0.8V
flowing into the Fb pin is approximately 32A. The volt-                         into Fb pin
age at the positive input of the E/A is approximately:
                                                               Voltage at negative input 1.6V
                   32A25K = 0.8V                                            of Error Amp

The E/A will start to operate and the output voltage starts                                                                    0.8V
to increase. As the soft-start capacitor voltage contin-
ues to go up, the current flowing into the Fb pin will keep                                        0V
decreasing. Because the voltage at pin of E/A is regu-                    Voltage at Fb pin
lated to reference voltage 0.8V, the voltage at the Fb is:
                                                                     Figure 7 - Theoretical operational waveforms
            VFB = 0.8-(25KInjected Current)                                           during soft-start.

The feedback voltage increases linearly as the injecting       The output start-up time is the time period when soft-
current goes down. The injecting current drops to zero         start capacitor voltage increases from 1V to 1.8V. The
when soft-start voltage is around 1.8V and the output          start-up time will be dependent on the size of the exter-
voltage goes into steady state. Figure 7 shows the theo-       nal soft-start capacitor. The start-up time can be esti-
retical operational waveforms during soft-start.               mated by:

Low Temperature Start-Up                                                         28ATSTART/CSS = 1.8V-1V
The controller is capable of starting at -40!C ambient

                                                                                                IR3621 & (PbF)

For a given start up time, the soft-start capacitor can be     The internal current source develops a voltage across
calculated by: CSS  28ATSTART/0.8V                           RSET. When the low side switch is turned on, the induc-
                                                               tor current flows through the Q2 and results a voltage
The soft-start is part of the Over Current Protection          which is given by:

scheme, during the overload or short circuit condition         VOCSET = IOCSETRSET-RDS(ON)iL               ---(2)

the external soft start capacitors will be charged and

discharged in certain slope rate to achieve the hiccup

mode function.  28uA                                                                    IOCSET

                                   Hiccup                             IR3621

                                                               Hiccup                           OCSet RSET   Q1        VOUT
                                                               Control                                             L1
SS1 / SD 20

                                                               Figure 9 - Diagram of the over current sensing.

Figure 8 - 3uA current source for discharging soft

start-capacitor during Hiccup mode                             The critical inductor current can be calculated by set-

Out-of-Phase Operation                                         ting:
The IR3621 drives its two output stages 180! out-of-phase.           VOCSET = IOCSETRSET - RDS(ON)IL = 0

In 2-phase configuration, the two inductor ripple currents            = ISET = IL(CRITICAL)     RSETIOCSET
cancel each other and result in a reduction of the output

current ripple and yield a smaller output capacitor for the                                     RDS(ON)

same ripple voltage requirement.

In single input voltage applications, the input ripple current The value of RSET should be checked in an actual
reduces. This results in much smaller input capacitor's circuit to ensure that the Over Current Protection
RMS current and reduces the input capacitor quantity. circuit activates as expected. The IR3621 current limit

Over-Current Protection                                        is designed primarily as disaster preventing, "no blow
The IR3621 can provide two different schemes for Over-         up" circuit, and is not useful as a precision current
Current Protection (OCP). When the Hiccup pin is pulled        regulator.

high, the OCP will operate in hiccup mode. In this mode,       In two independent mode, the output of each channel
during overload or short circuit, the outputs enter hiccup     is protected independently which means if one output
mode and stay in that mode until the overload or short         is under overload or short circuit condition, the other
circuit is removed. The converter will automatically re-       output will remain functional. The OCP set limit can be
cover.                                                         programmed to different levels by using the external
When the Hiccup pin is pulled low, the OCP scheme              resistors. This is valid for both hiccup mode and latch
will be changed to the latch up type, in this mode the         up mode.
converter will be turned off during Overcurrent or short       In 2-phase configuration, the OCP's output depends on
circuit. The power needs to be recycled for normal             any one channel, which means as soon as one
operation.                                                     channel goes to overload or short circuit condition the
Each phase has its own independent OCP circuitry.              output will enter either hiccup or latch-up, dependes on
The OCP is performed by sensing current through the            status of Hiccup pin.
RDS(ON) of low side MOSFET. As shown in Figure 9, an

external resistor (RSET) is connected between OCSet pin        Pre-bias Startup
and the drain of low side MOSFET (Q2) which sets the           The IR3621 allows pre-bias startup without discharging
current limit set point.                                       the output capacitors. The output starts in asynchro-
                                                               nous fashion and keeps the synchronous MOSFET off
If using one soft start capacitor in dual configuration for a  until the first gate signal for control MOSFET is gener-
precise power up the OCP needs to be set to latch mode.


IR3621 & (PbF)

Frequency Synchronization                                     Operation Frequency Selection
The IR3621 is capable of accepting an external digital
synchronization signal. Synchronization will be enabled       The optimum operating frequency range for the IR3621
by the rising edge at an external clock. Per-channel switch-
ing frequency is set by external resistor (Rt). The free      is 300kHz per phase, theoretically the IR3621 can be
running oscillator frequency is twice the per-channel fre-
quency. During synchronization, Rt is selected such that      operated at higher switching frequency (e.g. 500kHz).
the free running frequency is 20% below the sync fre-
quency. Synchronization capability is provided for both 2-    However the power dissipation for IC, which is function
output and 2-phase configurations. When unused, the
Sync pin will remain floating and is noise immune.            of applied voltage, gate drivers load and switching fre-

Thermal Shutdown                                              quency, will result in higher junction temperature of de-
Temperature sensing is provided inside IR3621. The trip
threshold is typically set to 140!C. When trip threshold is   vice. It may exceed absolute maximum rating of junc-
exceeded, thermal shutdown turns off both MOSFETs.
Thermal shutdown is not latched and automatic restart is      tion temperature, figure 18 (page 17) shows case tem-
initiated when the sensed temperature drops to normal
range. There is a 20!C hysteresis in the shutdown thresh-     perature versus switching frequency with different ca-
                                                              pacitive loads for TSSOP package.
Power Good
The IR3621 provides a power good signal. The power good       This should be considered when using IR3621 for such
signal should be available after both outputs have reached
regulation. This pin needs to be externally pulled high.      application. The below equation shows the relationship
High state indicates that outputs are in regulation.
Power good will be low if either one of the output voltages   between the IC's maximum power dissipation and Junc-
is 10% below the set value. There is only one power good
for both outputs.                                             tion temperature:                          J-A
                                                              Where:                              Pd  =

                                                              Tj: Maximum Operating Junction Temperature

                                                              TA: Ambient Temperature

                                                              JA = Thermal Impedance of package

                                                              The switching frequency is determined by an external
                                                              resistor (Rt). The switching frequency is approximately
                                                              inversely proportioned to resistance (see Fig 10).

                                                                                                Per Channel Switching Frequency vs. RT


Over-Voltage Protection OVP                                   Switching Frequency (kHz)  600
Over-voltage is sensed through separate VOUT sense pins                                  500
VSEN1 and VSEN2. A separate OVP circuit is provided for                                  400      10 20 30 40 50 60 70
each output. Upon over-voltage condition of either one of                                300                           RT (kohm)
the outputs, the OVP forces a latched shutdown on both                                   200
outputs. In this mode, the upper FET drivers turn off and                                100
the lower FET drivers turn on, thus crowbaring the out-
puts. Reset is performed by recycling Vcc.                                                  0
Error Amplifier
The IR3621 is a voltage mode controller. The error ampli-       Figure 10- Switching Frequency versus External Resistor.
fiers are of transconductance type. In independent mode,
each amplifier closes the loop around its own output volt-    Shutdown
age. In current sharing mode, amplifier 1 becomes the         The outputs can be shutdown independently by pulling
master which regulates the common output voltage. Am-         the respective soft-start pins below 0.3V. This can be
plifier 2 performs the current sharing function. Both am-     easily done by using an external small signal transis-
plifiers are capable of operating with Type III compensa-     tor. During shutdown both MOSFETs will be turned off.
tion control scheme.                                          During this mode the LDO will stay on. Normal opera-
                                                              tion will resume by cycling soft start pins.

                                                                                IR3621 & (PbF)

APPLICATION INFORMATION                                        Soft-Start Programming
                                                               The soft-start timing can be programmed by selecting
Design Example:                                                the soft-start capacitance value. The start-up time of
The following example is a typical application for the         the converter can be calculated by using:
IR3621, the schematic is Figure19 on page18.
                                                                Css  28tSTART (F) ---(5)
      VIN = 12V                                                 Where tSTART is the desired start-up time (ms)
      VOUT(2.5V) = 2.5V @ 10A
      VOUT(1.8V) = 1.8V @ 10A                                  For a start-up time of 4ms for both output, the soft-start
      VOUT = Output voltage ripple  3% of VOUT                 capacitor will be 0.1F. Connect two 0.1Fceramic
      FS = 400kHz                                              capacitors from SS1 pin and SS2 pin to GND.

Output Voltage Programming

Output voltage is programmed by the reference voltage

and an external voltage divider. The Fb1 pin is the invert-    Supply VcH1 and VcH2
                                                               To drive the high side MOSFET, it is necessary to sup-
ing input of the error amplifier, which is referenced to the   ply a gate voltage at least 4V greater than the bus volt-
                                                               age. This is achieved by using a charge pump configu-
voltage on the non-inverting pin of error amplifier. For this  ration as shown in Figure 12. This method is simple
                                                               and inexpensive. The operation of the circuit is as fol-
application, this pin (VP2) is connected to the reference      lows: when the lower MOSFET is turned on, the ca-
                                                               pacitor (C1) charges up to VOUT3, through the diode
voltage (VREF). The output voltage is defined by using the     (D1). The bus voltage will be added to this voltage when
                                                               upper MOSFET turns on in next cycle, and providing
following equation:                                            supply voltage (VcH1) through diode (D2). VcH1 is ap-
( ) VOUT = VP2      1  +  R6      ---(4)

      VP2 = VREF = 0.8V

When an external resistor divider is connected to the
output as shown in Figure 11.

                                           VOUT                VCH1  VOUT3 + VBUS - (VD1 + VD2)

IR3621                                                         Capacitor in the range of 0.1F is generally adequate
                                                               for most applications. The diode must be a fast recov-
                                    R6                         ery device to minimize the amount of charge fed back
                                                               from the charge pump capacitor into VOUT3. The diodes
VREF                           Fb                              need to be able to block the full power rail voltage, which
                                                               is seen when the high side MOSFET is switched on.
VP2                                        R5                  For low voltage application, Schottky diodes can be
                                                               used to minimize forward drop across the diodes at
Figure 11 - Typical application of the IR3621 for pro-         start up.
              gramming the output voltage.

Equation (4) can be rewritten as:                                                     D1

( ) R6 = R5            VOUT   -1                              VOUT3            C3
                         VP                                                                D2

Will result to:                                                           VcH1                   VBUS
VOUT(2.5V) = 2.5V
VREF = 0.8V                        VOUT(1.8V) = 1.8V           Regulator        C2 C1            Q1
R9= 2.15K, R5= 1K                  VREF = 0.8
                                   R7= 1.24K, R8 = 1K                                                  L2

                                                               IR3621           HDrv             Q2

If the high value feedback resistors are used, the input       Figure 12 - Charge pump circuit.
bias current of the Fb pin could cause a slight increase
in output voltage. The output voltage can be set more
accurately by using low value, precision resistors.

IR3621 & (PbF)

Input Capacitor Selection                                    For i(1.8V) = 35%(IO(1.8V) ), then the output inductor will
The 1800 out of phase will reduce the RMS value of the       be:
ripple current seen by input capacitors. This reduces
numbers of input capacitors. The input capacitors must                  L3 = 1.1H
be selected that can handle both the maximum ripple
RMS at highest ambient temperature as well as the            Panasonic provides a range of inductors in different val-
maximum input voltage. The RMS value of current ripple       ues and low profile for large currents.
for duty cycles under 50% is expressed by:
                                                             Choose ETQP6F1R1BFA (1.1H, 16A, 2.2m) both for
I = (I 2D (1-D )+I 2D (1-D )-2I I D D ) --- (6)              L3 and L4.
RMS  11  1 22               2 12 1 2
                                                             For 2-phase application, equation (7) can be used for
Where:                                                       calculating the inductors value. In such case the induc-
                                                             tor ripple current is usually chosen to be between 10-
IRMS is the RMS value of the input capacitor current         40% of maximum phase current.
D1 and D2 are the duty cycle for each output
I1 and I2 are the current for each output                    Output Capacitor Selection
For this application the IRMS =4.8A
                                                             The criteria to select the output capacitor is normally

                                                             based on the value of the Effective Series Resistance

                                                             (ESR). In general, the output capacitor must have low

For higher efficiency, low ESR capacitors are recom-         enough ESR to meet output ripple and load transient

mended.                                                      requirements, yet have high enough ESR to satisfy sta-
Choose two Poscap from Sanyo 16TPB47M (16V, 47F,
70m ) with a maximum allowable ripple current of 1.4A        bility requirements. The ESR of the output capacitor is
for inputs of each channel.
                                                             calculated by the following relationship:

                                                             (ESL, Equivalent Series Inductance is neglected)

Inductor Selection                                           ESR    VO  ---(8)
The inductor is selected based on operating frequency,              IO
transient performance and allowable output voltage ripple.
Low inductor values result in faster response to step        Where:
load (high i/t) and smaller size but will cause larger
output ripple due to increased inductor ripple current. As   VO = Output Voltage Ripple
a rule of thumb, select an inductor that produces a ripple   i = Inductor Ripple Current
current of 10-40% of full load DC.                           VO = 3% of VO will result to ESR(2.5V) =16.6m and
                                                             ESR(1.8V) =16m

For the buck converter, the inductor value for desired       The Sanyo TPC series, Poscap capacitor is a good choice.
operating ripple current can be determined using the fol-    The 6TPC330M, 330F, 6.3V has an ESR 40m. Se-
lowing relation:                                             lecting three of these capacitors in parallel for 2.5V out-
                                                             put, results to an ESR of  13.3m which achieves our
VIN - VOUT = Lti  ;  t  =  D  1          VOUT              low ESR goal. And selecting three of these capacitors in
                                fS  ; D = VIN                parallel for 1.8V output, results in an ESR of  13.3m
                                     ---(7)                  which achieves our low ESR goal.
                                                             The capacitors value must be high enough to absorb the

                                                             inductor's ripple current.

Where:                                                       Power MOSFET Selection
VIN = Maximum Input Voltage                                  The IR3621 uses four N-Channel MOSFETs. The selec-
VOUT = Output Voltage                                        tion criteria to meet power transfer requirements is based
i = Inductor Ripple Current                                  on maximum drain-source voltage (VDSS), gate-source
fS = Switching Frequency                                     drive voltage (VGS), maximum output current, On-resis-
t = Turn On Time                                             tance RDS(ON) and thermal management.
D = Duty Cycle
                                                             The both control and synchronous MOSFETs must have
For i(2.5V) = 45%(IO(2.5V) ), then the output inductor will  a maximum operating voltage (VDSS) that exceeds the
be:                                                          maximum input voltage (VIN).

     L4 = 1.1H

                                                                                    IR3621 & (PbF)

The gate drive requirement is almost the same for both      t t PSW =
MOSFETs. Logic-level transistors can be used and cau-       VDS(OFF)          r+   f ILOAD   ---(9)
tion should be taken with devices at very low VGS to pre-      2
vent undesired turn-on of the complementary MOSFET,                              T
which results in a shoot-through.
The total power dissipation for MOSFETs includes con-
duction and switching losses. For the Buck converter,       VDS(OFF) = Drain to Source Voltage at off time
the average inductor current is equal to the DC
load current. The conduction loss is defined as:            tr = Rise Time

  PCOND(Upper Switch) = IL2OADRDS(on)D                   tf = Fall Time
  PCOND(Lower Switch) = IL2OADRDS(on)(1 - D)
                                                            T = Switching Period
   = RDS(on) Temperature Dependency
                                                            ILOAD = Load Current



The RDS(ON) temperature dependency should be consid-        VGS
ered for the worst case operation. This is typically given
in the MOSFET data sheet. Ensure that the conduction                td(ON)          tr td(OFF)  tf
losses and switching losses do not exceed the package
ratings or violate the overall thermal budget.              Figure 13 - Switching time waveforms.

Choose IRF7821 for control MOSFETs and IRF8113 for           From IRF7821 data sheet we obtain:
synchronous MOSFETs. These devices provide low on-            IRF7821
resistance in a compact SOIC 8-Pin package.
                                                             tr = 2.7ns
The MOSFETs have the following data:                         tf = 7.3ns

IRF7821                   IRF8113                           These values are taken under a certain condition test.
VDSS = 30V                VDSS = 30V                        For more details please refer to the IRF7821 data sheet.
RDS(on) = 9m              RDS(on) = 6m
                                                            By using equation (9), we can calculate the total switch-
The total conduction losses for each output will be:        ing losses.
                                                            PSW(TOTAL,2.5V) = 0.18W
P = P + P CON(TOTAL, 2.5V)                                  PSW(TOTAL,1.8V) = 0.18W
              CON(UPPER)    CON(LOWER)
                                                            Programming the Over-Current Limit
PCON(TOTAL, 2.5V) = 1.0W                                    The over-current threshold can be set by connecting a
                                                            resistor (RSET) from drain of low side MOSFET to the
P = P + P CON(TOTAL, 1.8V)                                  OCSet pin. The resistor can be calculated by using equa-
              CON(UPPER)  CON(LOWER)                        tion (3).

PCON(TOTAL, 1.8V) = 1.0W

The switching loss is more difficult to calculate, even     The RDS(on) has a positive temperature coefficient and it
though the switching transition is well understood. The     should be considered for the worse case operation.
reason is the effect of the parasitic components and
switching times during the switching procedures such        RDS(on) = 6m1.5 = 9m
as turn-on / turnoff delays and rise and fall times. The    ISET  IO(LIM) = 10A1.5 = 15A
control MOSFET contributes to the majority of the switch-   (50% over nominal output current)
ing losses in a synchronous Buck converter. The syn-
chronous MOSFET turns on under zero voltage condi-          This results to:
tions, therefore, the switching losses for synchronous      RSET = R1=R6=6.75K
MOSFET can be neglected. With a linear approxima-
tion, the total switching loss can be expressed as:         This resistor must be placed close to the IC, place a
                                                            small ceramic capacitor from this pin to ground for noise
                                                            rejection purposes.

IR3621 & (PbF)

Feedback Compensation                                           The ESR zero of the output capacitor is expressed as
The IR3621 is a voltage mode controller; the control loop       follows:
is a single voltage feedback path including error ampli-
fier and error comparator. To achieve fast transient re-        FESR   =          1                      ---(10A)
sponse and accurate output regulation, a compensation                     2ESRCo
circuit is necessary. The goal of the compensation net-
work is to provide a closed loop transfer function with                VOUT
the highest 0dB crossing frequency and adequate phase
margin (greater than 45!).                                                R9 Fb

The output LC filter introduces a double pole, 40dB/                                        Comp
decade gain slope above its corner resonant frequency,                                  E/A Ve
and a total phase lag of 180! (see Figure 14). The Reso-                  R5
nant frequency of the LC filter is expressed as follows:                                        C9

                     1             ---(10)                                    Gain(dB)
     FLC = 2 LOCO

Where: Lo is the output inductor                                          H(s) dB
          For 2-phase application, the effective output
          inductance should be used

      Co is the total output capacitor                                                         FZ Frequency
                                                                    Figure 15 - Compensation network without local
Figure 14 shows gain and phase of the LC filter. Since
we already have 180! phase shift just from the output                     feedback and its asymptotic gain plot.
filter, the system risks being unstable.
                                                                The transfer function (Ve / VOUT) is given by:

Gain                    Phase

                                                                                 R5          1  + sR4C9
                                                                              R9 + R5            sC9
0dB                     0!                                      ( ) H(s) =
                                                                       gm                                     ---(11)

                            -180!           FLC Frequency       The (s) indicates that the transfer function varies as a
      FLC Frequency                                             function of frequency. This configuration introduces a gain
                                                                and zero, expressed by:

      Figure14 - Gain and phase of LC filter

The IR3621's error amplifier is a differential-input transcon-  |H(s=j2FO)|      =    gm    R5   R4         ---(12)
ductance amplifier. The output is available for DC gain                                      R9+R5
control or AC phase compensation.
The E/A can be compensated with or without the use of           FZ  =        1                  ---(13)
local feedback. When operated without local feedback,                  2R4C9
the transconductance properties of the E/A become evi-
dent and can be used to cancel one of the output filter         |H(s)| is the gain at zero cross frequency.
poles. This will be accomplished with a series RC circuit       First select the desired zero-crossover frequency (F ):
from Comp pin to ground as shown in Figure 15.

Note that this method requires the output capacitor to          FO1 > FESR and FO1  (1/5 ~ 1/10)fS
have enough ESR to satisfy stability requirements. In
general, the output capacitor's ESR generates a zero
typically at 5kHz to 50kHz which is essential for an ac-
ceptable phase margin.

                                                                                  IR3621 & (PbF)

R4  =  VOSC    FO1FESR    R5 + R9    1     ---(14)    For a general solution for unconditional stability for ce-
        VIN        FLC2         R5       gm               ramic output capacitor with very low ESR or any type of
                                                          output capacitors, in a wide range of ESR values we
Where:                                                    should implement local feedback with a compensation
VIN = Maximum Input Voltage                               network. The typically used compensation network for a
VOSC = Oscillator Ramp Voltage                            voltage-mode controller is shown in Figure 16.
FO1 = Crossover Frequency
FESR = Zero Frequency of the Output Capacitor               ZIN          VOUT              C12
FLC = Resonant Frequency of the Output Filter
R5 and R9 = Resistor Dividers for Output Voltage                   C10            R7                 C11

               Programming                                         R8         R6                              Zf
gm = Error Amplifier Transconductance

For V2.5V:                FLC = 5.06kHz                                            Fb E/A                     Ve
                          R5 = 1K                                                                    Comp
VIN = 12V                 R9 = 2.14K                                          R5
                          gm = 1400mho                                            VP2=VREF
VOSC = 1.25V
FO1 = 40KHz
FESR = 13.3kHz

                                                          H(s) dB

This results to R4=4.8K
Choose R4=5K

To cancel one of the LC filter poles, place the zero be-                 FZ1      FZ2 FP2            FP3 Frequency

fore the LC filter resonant frequency pole:                 Figure 16- Compensation network with local
                                                               feedback and its asymptotic gain plot.
FZ  75%FLC

FZ  0.75              1              ---(15)
               2      LO CO
                                                          In such configuration, the transfer function is given by:
Lo = 1.1H                   FZ = 3.61kHz                  Ve      =    1 - gmZf
Co = 990F                   R4 = 5K                      VOUT         1 + gmZIN

Using equations (13) and (15) to calculate C9, we get:    The error amplifier gain is independent of the transcon-
  C9  8.3nF; Choose C9 =8.2nF                             ductance under the following condition:

Same calcuation For V1.8V will result to: R3 = 4.2K and   gmZf >> 1 and gmZIN >>1                    ---(16)
C8 = 10nF
                                                          By replacing ZIN and Zf according to Figure 16, the trans-
                                                          former function can be expressed as:

                                                                      1          (1+sR7C11)[1+sC10(R6+R8)]
One more capacitor is sometimes added in parallel with    [ ( )] H(s)=
C9 and R4. This introduces one more pole which is mainly                          1+sR7 C12+C11      (1+sR8C10)

used to suppress the switching noise. The additional

pole is given by:         1                               As known, transconductance amplifier has high imped-
                                                          ance (current source) output, therefore, consider should
           FP   =            C9CPOLE                     be taken when loading the E/A output. It may exceed its
                             C9 + CPOLE                   source/sink output current capability, so that the ampli-
                      2R4                               fier will not be able to swing its output voltage over the
                                                          necessary range.
The pole sets to one half of switching frequency which

results in the capacitor CPOLE:

                   1              1
CPOLE =                      R4fS
          R4fS -    1                                   The compensation network has three poles and two ze-
                                                          ros and they are expressed as follows:

for FP <<  fS

IR3621 & (PbF)

    FP1 = 0                                                   Compensation for Slave Error Amplfier for 2-Phase
    FP2 =              1                                      The slave error amplifier is a differential-input transcon-
                2R8C10                                      ductance amplifier, in 2-phase configuration the main goal
                                                              for the slave feed back loop is to control the inductor
                       1                       1              current to match the master's inductor current as well
    ( ) FP3 =                           2R7C12              provides highest bandwidth and adequate phase margin
                2R7  C12C11                                for overall stability. The following analysis is valid for both
                       C12+C11                                using external current sense resistor and using DCR of
    FZ1 =              1
                2R7C11                                      The transfer function of power stage is expressed by:

    FZ2 =                  1              1
                2C10(R6 + R8)    2C10R6

Cross Over Frequency:                                         G(s) =  IL2(s)  =       VIN          ---(18)
                                                                      Ve(s)      sL2 VOSC
FO  =  R7C10   VIN            1      ---(17)
                VOSC      2LoCo                             Where:

Where:                                                        VIN = Input Voltage

VIN = Maximum Input Voltage                                   L2 = Output Inductor

VOSC = Oscillator Ramp Voltage                                VOSC = Oscillator Peak Voltage

Lo = Output Inductor

Co = Total Output Capacitors

The stability requirement will be satisfied by placing the    As shown the transfer function is a function of inductor
poles and zeros of the compensation network according         current.
to following design rules. The consideration has been
taken to satisfy condition (16) regarding transconduc-        The transfer function for the compensation network is
tance error amplifier.                                        given by equation (19), when using a series RC circuit
                                                              as shown in Figure 17:

                                                              ( ) ( ) D(s)                 RS1
These design rules will give a crossover frequency ap-        =     Ve(s)        =    gm  RS2    1 + sC2R2  ---(19)
proximately one-tenth of the switching frequency. The            RS2 IL2(s)                          sC2
higher the band width, the potentially faster the load tran-
sient response. The DC gain will be large enough to pro-                         IL2
vide high DC-regulation accuracy (typically -5dB to -12dB).
The phase margin should be greater than 45! for overall                               L2

Based on the frequency of the zero generated by ESR                   RS2                 E/A2  Comp2
versus crossover frequency, the compensation type can                        Vp2                          Ve
be different. The table below shows the compensation
type and location of crossover frequency.                             RS1                            R2

                                                                                      L1              C2

Compensator Location of Zero              Typical                                IL1
    Type Crossover Frequency            Capacitor
                          (FO)           Tantalum                Figure 17 - The PI compensation network
                                         Tantalum,                              for slave channel.
Type II (PI)    FLC < FESR < FO < fS/2    Ceramic
Type III (PID)  FLC < FO < FESR < fS/2                        The loop gain function is:
Method A        FLC < FO < fS/2 < FZO
Type III (PID)                                                H(s)=[G(s) D(s) RS2]
Method B

  Table - The compensation type and location of zero          ( ) ( ) ( ) H(s)=RS2RS1
                      crossover frequency.                            gm     RS2        1+sR2C2        VIN
                                                                                             sC2      sL2VOSC
Details are dicussed in application Note AN-1043 which
can be downloaded from the IR Web-Site.

                                                                                 IR3621 & (PbF)

Select a zero crossover frequency for control loop (FO2)       Layout Consideration
1.25 times larger than zero crossover frequency for volt-      The layout is very important when designing high fre-
age loop (FO1):                                                quency switching converters. Layout will affect noise
                                                               pickup and can cause a good design to perform with
                    Fo2  1.25%xF01                             less than expected results.

H(Fo) = gmRS1R22FoVINL2VOSC=1 ---(20)                    Start by placing the power components. Make all the
                                                               connections in the top layer with wide, copper filled ar-
From (20), R2 can be express as:                               eas. The inductor, output capacitor and the MOSFET
                                                               should be as close to each other as possible. This helps
R2  =       1         2 FO2 L2 VOSC            ---(21)  to reduce the EMI radiated by the power traces due to
                                   VIN                        the high switching. Place input capacitor near to the
       gm      RS1                                             drain of the high-side MOSFET.
                                                               The layout of driver section should be designed for a low
The power stage of current loop has a dominant pole (Fp)       resistance (a wide, short trace) and low inductance (a
at frequency expressed by:                                     wide trace with ground return path directly beneath it),
                                                               this directly affects the driver's performance.
          Req                                                  To reduce the ESR, replace the one input capacitor with
Fp = 2L2                                                      two parallel ones. The feedback part of the system should
                                                               be kept away from the inductor and other noise sources
Where Req is the total resistance of the power stage           and must be placed close to the IC. In multilayer PCBs,
which includes the Rds(on) of the FET switches, the DCR        use one layer as power ground plane and have a sepa-
of inductor and shunt resistance (if it used).                 rate control circuit ground (analog ground), to which all
                                                               signals are referenced. The goal is to localize the high
                       Req=RDS(on)+RL+Rs                       current paths to a separate loops that does not interfere
                                                               with the more sensitive analog control function. These
Set the zero of compensator at 10 times the dominant           two grounds must be connected together on the PC board
pole frequency Fp, the compensator capacitor, C2 can           layout at a single point.
be calculated as:

Fz = 10 x Fp                           C2 =       1

All design should be tested for stability to verify the cal-

culated values.

                                             Switching Frequency vs. Case Temp

                       Case temp (oC)  90                                        100pF
                                       80                                        1000pF
                                       70                                        1800pF
                                       60                                        3300pF

                                          200 300 400 500 600 700
                                                                     Freq (kHz)

                 Figure18- Case Temperature (TSSOP package) versus Switching Frequency at    17
                 Room Temperature
                 Test Condition: Vin=VcL=VcH1=VcH2=12V, Capacitors used as loads for output

IR3621 & (PbF)



    12V                                                                                                                  C11
         C1                                 VcH2

      PGood       C3       C4                               C13                    C14

                               VCL VcH2 VOUT3 VcH1

                                       Vcc          HDrv1                      Q2                                  L3
                           C5                                                                                                             1.8V @ 10A

                               Hiccup                LDrv1                     Q3                                                     C16
                                                    PGnd1                            D2                            R20
                                                     VSEN1 VSEN1
                   R2          Rt           U1       VSEN2 VSEN2         VcH2              VSEN1 R21                               R7
                  C8 R3                                                                  C20                                         R8
                                            IR3621     Fb1

                                                                                   C17                                        R5

                  C9 R4        Comp2

                                                     HDrv2                     Q4                              L4              R9
                                                                     R6                                                       C18
                                                                                                                                         2.5V @ 10A

                               PGood                LDrv2                      Q5
             C10               SS1 / SD             PGnd2                                   R22
                               SS2 / SD                Gnd                                  R23

                              Figure 19 - Typical application of IR3621.
             12V input and two independent outputs using type 2 compensation.

                                                                                IR3621 & (PbF)




12V                                                                        C11
            C3 C4          VCL VcH1 VOUT3 VcH2    C13           C14
                       C5                        R1
                           Vcc           HDrv1              Q2             L3
               C8 R3                     OCSet1
               C9 R4
                           Hiccup         LDrv1             Q3             R5
          C10                            PGnd1
                           Sync                                                 C15                           1.8V @ 30A
                                            VP2                                             R7
                                          VSEN1                                                             C16
                           Rt        U1   VSEN2  VSEN1
                                 IR3621     Fb1                                                      R7
                           Comp1                                                                       R8

                           Comp2          HDrv2                   C17      R9
                                                        R6  Q4
                           PGood                            Q5                         C18
                           SS1 / SD      OCSet2                            L4
                           SS2 / SD


          Figure 20 - 2-phase operation with inductor current sensing using type 2 compensation.
                                                 12V to 1.8V @ 30A output

IR3621 & (PbF)


                                    Vfb1 vs. Temperature                                                                       Vfb2 vs. Temperature

           Vfb1 [V]     0.8060                                                                           Vfb2 [V]  0.8060
                        0.8040                                                                                     0.8040
                        0.8020      0  50                  100         150                                         0.8020         0      50               100    150
                        0.8000                                                                                     0.8000
                        0.7980                                                                                     0.7980
                        0.7960                                                                                     0.7960
                        0.7940                                                                                     0.7940

                               -50                                                                                        -50

                                       Temperature [C]                                                                               Temperature [C]

                                    VOUT3 vs. Temperature                                                                      Frequency vs. Temperature

VOUT3 (V)  6.24                                                                 Frequency (kHz)          350
           6.22                                                                                          300
                                                                                                         250       -25         0     25  50               75     100 125
            6.2                                                                                          200
           6.18                                                                                          150
           6.16                                                                                          100
           6.12                                                                                           50
            6.1                                                                                              -50
                -50 -25
                                    0 25 50 75 100 125                                                                               Temperature (C)
                                        Temperature (C)

                                    SS Charge Current vs. Temperature                                                          Transconductance vs. Temperature

                        31                                                                       2500
SS Charge Current (uA)  27                                                      Transconductance (umho)2000
                        23                                             SS1                             1500
                        21                                             SS2
                        17          0 25 50 75                         100 125                         1000                                    Transconductance 1
                        15               Temperature (C)                                                                                       Transconductance 2
                           -50 -25                                                                           -50 -25           0 25 50 75 100 125
                                                                                                                                   Temperature (C)

                                                                                                                                           IR3621 & (PbF)


                                Static Supply Current vs. Temperature                                                           Dynamic Supply Current vs. Temperature
                                                                                                                                                (300kHz, 1500pF)
                            25                                                                                       30
                            15             ICC      ICH1+ICH2                  ICL      Dynamic Supply Current (uA)  25
Static Supply Current (uA)   5                                                                                       20
                              -50 -25

                                                                                                                     5         ICC     ICH1+ICH2              ICL

                                        0       25  50          75     100 125                                       0              0  25  50           75               100 125
                                                                                                                      -50 -25

                                           Temperature (C)                                                                             Temperature (C)

                                        IOCSet vs. Temperature                                                                 Deadband Time vs. Temperature

IOCSet (uA)                 25                                         IOCSet1          Deadband time (ns)           100
                            24                                         IOCSet2                                        90
                            23                                                                                        80               H_to_L_1             H_to_L_2
                            22                                                                                        70               L_to_H_1             L_to_H_2
                            21                                                                                        60
                            20             0 25 50 75                          100 125                                50      -25 0 25 50 75 100 125
                            19                  Temperature (C)                                                       40                     Temperature (C)
                            18                                                                                        30
                            17                                                                                        20
                            16                                                                                        10
                            15                                                                                          0

                               -50 -25                                                                                   -50

                                      HI Drive Rise/Fall Time vs. Temperature                                                   LO Drive Rise/Fall Time vs. Temperature

                            30                                                                                       30

Rise/Fall time (ns)         25                                                          Rise/Fall time (ns)          25

                            20                                                                                       20

                            15             HI Dr1 Rise HI Dr2 Rise                                                   15                LO Dr1 Rise LO Dr2 Rise

                            10             HI Dr1 Fall          HI Dr2 Fall                                          10                LO Dr1 Fall      LO Dr2 Fall

                            5           0 25 50 75                     100 125                                       5              0  25  50           75               100 125
                             -50 -25         Temperature (C)                                                          -50 -25

                                                                                                                                       Temperature (C)

IR3621 & (PbF)


Test Conditions:
VIN=12V, VOUT1=2.5V, IOUT1=0-10A, VOUT2=1.8V, IOUT2=0-10A, Fs=400kHz, TA=Room Temp, No Air Flow
Unless otherwise specified.

  Figure 21 - Start up waveforms for 2.5V output    Figure 22 - Start up waveforms for 1.8V output
Ch1: Vin, Ch2: Vout3, Ch3: SS1, Ch4:Vo1 (2.5V)    Ch1: Vin, Ch2: Vout3, Ch3: SS2, Ch4:Vo2 (1.8V)

     Figure 23 - Start up waveforms                      Figure 24 - Vo1, Vo2 and PGood
    Ch1: Vin, Ch2: Vout3, Ch3: Vref               Ch1: Vin, Ch2: Vo1, Ch3: Vo2, Ch4: PGood

                                                             IR3621 & (PbF)


Test Conditions:
VIN=12V, VOUT1=2.5V, IOUT1=0-10A, VOUT2=1.8V, IOUT2=0-10A, Fs=400kHz, Ta=Room Temp, No Air Flow
Unless otherwise specified.

             Figure 25 - 2.5V output                   Figure 26 - 1.8V output
Ch1: Vin, Ch2: SS1, Ch3: Vo1, Ch4: PGood  Ch1: Vin, Ch2: SS2, Ch3: Vo2, Ch4: PGood

Figure 27 - Gate waveforms with 180o                        Figure 28 - 2.5V Waveforms
                out of phase              Ch1: Hdrv1, Ch2: Ldrv1, Ch3: Lx1, Ch4: Inductor Current

         Ch1: Hdrv1, Ch2: Hdrv2

IR3621 & (PbF)


Test Conditions:
VIN=12V, VOUT1=2.5V, IOUT1=0-10A, VOUT2=1.8V, IOUT2=0-10A, Fs=400kHz, Ta=Room Temp, No Air Flow
Unless otherwise specified.

                  Figure 29 - 2.5V Waveforms                    Figure 30 - 1.8V output shorted
Ch1: Hdrv2, Ch2: Ldrv2, Ch3: Lx2, Ch4: Inductor Current  Ch1: Vo1, Ch2: SS2, Ch3: Inductor Current

       Figure 31 - 2.5V output shorted                           Figure 32 - Prebias Start up
Ch1: Vo2, Ch2: SS1, Ch3: Inductor Current                Ch1: SS1, Ch2: Vo1, Ch3: SS2, Ch4:Vo2

                                                             IR3621 & (PbF)


Test Conditions:
VIN=12V, VOUT1=2.5V, IOUT1=0-10A, VOUT2=1.8V, IOUT2=0-10A, Fs=400kHz, Ta=Room Temp, No Air Flow
Unless otherwise specified.

     Figure 33 - SS1 pin shorted to Gnd         Figure 34 - SS2 pin shorted to Gnd
Ch1: SS1, Ch2: Hdrv1, Ch3: Ldrv1, Ch4:Vo2  Ch1: SS2, Ch2: Hdrv2, Ch3: Ldrv2, Ch4:Vo1

     Figure 35 - External Synchronization                                             25
Ch1: External Clock, Ch2: Hdrv1, Ch3: Hdrv2

IR3621 & (PbF)


Test Conditions:
VIN=12V, VOUT1=2.5V, IOUT1=0-10A, VOUT2=1.8V, IOUT2=0-10A, Fs=400kHz, Ta=Room Temp, No Air Flow
Unless otherwise specified.

    Figure 36 - Load Transient Respons for Vo1  Figure 37 - Load Transient Respons for Vo1
                        (Io=0 to 10A)                               (Io=10 to 0A)

                    Ch1: Vo1, Ch4:Io1                           Ch1: Vo1, Ch4: Io1

    Figure 38 - Load Transient Respons for Vo2  Figure 39 - Load Transient Respons for Vo2
                        (Io=0 to 10A)                               (Io=10 to 0A)

                    Ch1: Vo2, Ch4: Io2                          Ch1: Vo2, Ch4: Io2

                                                             IR3621 & (PbF)


Test Conditions:
VIN=12V, VOUT1=2.5V, IOUT1=0-10A, VOUT2=1.8V, IOUT2=0-10A, Fs=400kHz, Ta=Room Temp, No Air Flow
Unless otherwise specified.

                             12V to 2.5V and 1.8V




Efficiency (%)  75

                70                                             2.5V

                65                                             1.8V





                    0  2  4  6  8      10          12  14  16


                Figure 40 - Efficiency for 2.5V and 1.8V outputs at room temperature and no air flow.
                       Efficiency was measured when the other output was operating at no load.

IR3621 & (PbF)

                 (IR3621M & IR3621MPbF) MLPQ 5x5 Package



                            D/2                                      D2           EXPOSED PAD
                                                                                      PIN NUMBER 1


    (See Note1)                  E/2

                                         E                                                   E2



                 TOP VIEW                                         e            B
                 SIDE VIEW
                                                                  BOTTOM VIEW

                                             A  Note 1: Details of pin #1 are optional, but
                                        A3      must be located within the zone indicated.
                                                The identifier may be molded, or marked
                                 A1             features.

                                 SYMBOL         32-PIN 5x5
                                      A  MIN NOM MAX
                                     A3  0.80 0.90 1.00
                                      D  0.00 0.02 0.05
                                      E         0.20 REF
                                      e  0.18 0.23 0.30
                                      L          5.00 BSC
                                         3.30 3.45 3.55

                                                5.00 BSC

                                         3.30 3.45 3.55
                                                 0.50 BSC

                                         0.30 0.40 0.50

                                         0.09 ---            ---

                                 NOTE: ALL MEASUREMENTS
                                     ARE IN MILLIMETERS.

                                                                     IR3621 & (PbF)

                                        (IR3621F) TSSOP Package


                     1.0 DIA                        BC                                         R1
E                                                 D
                     PIN NUMBER 1                                                                                   N

                                                                               DETAIL A

                                   G                                                                                                            DETAIL A


SYMBOL                             28-PIN
     B          0.65 BSC
     D  4.30 4.40 4.50
     F                             6.40 BSC       TAPE & REEL ORIENTATION
     H  0.19 --- 0.30
     K                             1.00
     M                             1.00
     O  9.60 9.70 9.80                                         1  1                                                                          1
     Q  ---                        --- 1.10
    R1  0.85 0.90 0.95

        0.05 --- 0.15

                                   12! REF

                                   12! REF                        Figure A : Feed Direction

        0!                         ---       8!

                                   1.00 REF

        0.50 0.60 0.75


        0.09 ---                             ---

        0.09 ---                             ---


IR WORLD HEADQUARTERS: 233 Kansas St., El Segundo, California 90245, USA Tel: (310) 252-7105
                                                                                                        TAC Fax: (310) 252-7903

                      This product has been designed and qualified for the Industrial market.
                                                                    Visit us at for sales contact information

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