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IPL-003WR

器件型号:IPL-003WR
器件类别:开发板/开发套件/开发工具   
厂商名称:Design Gateway
标准:
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器件描述

Security / Authentication Development Tools Blank Encryption Key

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Design Gateway
产品种类:
Product Category:
Security / Authentication Development Tools
RoHS:YES
产品:
Product:
Evaluation Systems
Description/Function:IP Lock writer
商标:
Brand:
Design Gateway
用于:
For Use With:
IPL-CHP
产品类型:
Product Type:
Security / Authentication Development Tools
子类别:
Subcategory:
Development Tools

IPL-003WR器件文档内容

AES Encryption

IP Security System

IP Lock is FPGA logic security system which used very reliable AES encryption technology. IP

propaties in FPGA are protected from illegal copy by only including IP Lock in FPGA and connectiing

with encryption controller chip.

Features

Strong security by AES encryption                                                                           Encryption controller chip

Change & encrypt authentication data at

about 200msec cycle                                                                                                  Encryption

                                                                                           Send to                                           Send

Generate true random authentication data by                                                controller chip                                   encrypted data

                                                              FPGA

natural random number generator                               Power On Reset

Stop user logic when removing the chip                                                     128bit data                                       Decryption

                                                                                           generation                Repeat changing

Connecting I/O with FPGA are only 2 pins                                                                         128bit authentication data

                                                                                                                     every 200msec

No need to input clock to IP Lock logic

Provide easy laboratories pack and IP Lock                    User logic works

writer + blank chip                                                                                         IP core         Comparison

                                                                                                            enable

AES Cryptosystem                                                                Enable signal                        Match

AES(Advanced Encryption Standard) is common key                                                                                              Miss match

cryptosystem chosen by NIST, US. Both encryption and                                                                                  Stop

decryption are high speed. And it is also stronger than

triple DES. So it is noticed as encryption standard for next                    IP Lock encryption/decryption process flowchart

generation replaced with DES. Currently AES is adopted

with security for financial system, LAN system and so on.

                     Altera/Xilinx FPGA

                                  1. 128bit data generation

                                                                                                    ñ real size

                                  Enable                                        Encryption

User Logic                        Signal  Core                                  controller chip     2. Encryption

                                  3.Decryption/Comparison     FPGA and encryption controller chip

                                                              are connected by 2 I/O only

                                                         IP Lock block diagram
     Usage

     Laboratories pack         Laboratories pack containes encryption

                               chips which are already written unique

                               ID at shipment. It is for small usage.

                                                                                      IP Lock implementation example

                                                Unique ID for each pack written

                                                           by DesignGateway

                                                                                                                                Step1:

     IP Lock writer + blank chip                                                                                                SOP8 pin package

                                                                                                                                mount encryption chip

                            IPL-CHP real size

                                                User can write any ID to blank chip

                                                           by using IP Lock writer    Step2:

                                                                                      Implement IP Lock

                                                                                      to FPGA

                               Possible to write optional ID to blank chips

                               by IP Lock writer. Because every IP Lock

                               writer have different ID, even if a user write

                               same key but using different IP Lock writer,

                               written ID are also different. It is for mass

                               production or using it for several products.

     Specifications

     Production name                            IP Lock

     Cryptosystem                 AES-128 Cryptosystem

     Consumption resources of                   about 1,200LE / about 24,500 memory bit (for Altera FPGA)

     IP Lock core                               about 400 slices/ 2 blockRAM         (for Xilinx FPGA)

     Encryption controller                      SOP8 pin package

                                                2 I/O for connecting with FPGA

                                                No need clock input

     Contents                                   ٨ IP Lock encryption contrpller chip

                                                ٨ IP Lock core netlist

                                                ٨ User's manual

                                                ٨ ID writing software (for Windows, included in IP Lock writer IPL-003WR only)

     Part number                                ٨IP Lock Laboratories pack

                                                ‫ޓ‬IPL-010L         IP core netlist + encryption controller chip 10pcs pack

                                                ‫ޓ‬IPL-030L         IP core netlist + encryption controller chip 30pcs pack

                                                ٨IP Lock writer

                                                ‫ޓ‬IPL-003WR        IP Lock writer (with IPL-CHP 3pcs)

                                                ‫ޓ‬IPL-CHP          Blank chip for IP Lock writer (MOQ 100pcs)

54 BB Building 13th Floor, Room1302, Sukhumvit 21(Asoke),

Klongtoey-Nua, Wattana, Bangkok 10110 THAILAND

TEL  : +66-(0)2-261-2277  www.design-gateway.com

FAX  : +66-(0)2-261-2290  sales@design-gateway.com

                                                                                                                                IPL-LF-V1.2E
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