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IDT79RC64V474180DZI

器件型号:IDT79RC64V474180DZI
厂商名称:IDT
厂商官网:http://www.idt.com/
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IDT79RC64V474180DZI器件文档内容

                                          RISControllerTM Embedded                                                                     RC64474TM
                                          64-bit Microprocessor, based on                                                              RC64475TM
                                          RISCore4000TM

Features                                                                                       x Software compatible with entire RISController Series of
                                                                                                 Embedded Microprocessors
     x High performance 64-bit microprocessor, based on the
        RISCore4000                                                                            x Industrial temperature range support
       Minimized branch and load delays, through streamlined
           5-stage scalar pipeline.                                                            x Active power management
       Single and double precision floating-point unit                                        Powers down inactive units, through sleep-mode feature
       125 peak MFLOP/s at 250 MHz
       330 Dhrystone MIPS at 250 MHz                                                         x 100% pin compatibility between RC64574, RC64474 and
       Flexible RC4700-compatible MMU                                                          RC4640
       Joint TLB on-chip, for virtual-to-physical address mapping
                                                                                               x 100% pin compatibility between RC64575, RC64475 and
     x On-chip two-way set associative caches                                                    RC4650
       16KB instruction cache (I-cache)
       16KB data cache (D-cache)                                                             x RC64474 available in 128-pin QFP package, for 32-bit only
                                                                                                 systems
     x Optional I-cache and D-cache locking (per set), provides
        improved real-time support                                                             x RC64475 available in 208-pin QFP package, for full 64/32 bit
                                                                                                 systems
     x Enhanced, flexible bus interface allows simple, low-cost
        design                                                                                 x Simplified board-level testing, through full Joint Test Action
       64-bit Bus Interface option, 1000MB/s bandwidth support                                 Group (JTAG) boundary scan
       32-bit Bus Interface option, 500MB/s bandwidth support
       SDRAM timing protocol, through delayed data in write cycles                           x Windows CE compliant
       RC4000/RC5000 family bus-protocol compatibility
       Bus runs at fraction of pipeline clock (1/2 to 1/8)

     x Implements MIPS-III Instruction Set Architecture (ISA)
     x 3.3V core with 3.3V I/O

Block diagram

                                           330 MIPS                                   System Control                    125 MFLOPS
                                              64-bit                                    Coprocessor                     Single/Double
                                                                                            (CPO)
                                          RISCore4000                                                                      Precision
                                           CPU Core                                                                            FPA

                                                                         Control Bus                          Data Bus        16KB
                                                                                                                         Data Cache
                                                                 Instruction Bus        32-/64-bit
                                                  16KB                                Synchronized                         (Lockable)
                                          Instruction Cache
                                               (Lockable)                                 System
                                                                                         Interface

The IDT logo is a registered trademark and RC32134, RC32364, RC64145, RC64474, RC64475, RC4650, RC4640, RC4600,RC4700 RC3081, RC3052, RC3051, RC3041, RISController, and RISCore are trade-
marks of Integrated Device Technology, Inc.

                                                                                      1 of 25                                          April 10, 2001

2001 Integrated Device Technology, Inc.                                                                                                               DSC 4952
   RC64474TM RC64475TM                                                             operating system kernels, and faster execution of floating-point intensive
                                                                                   applications.
Device Overview1
                                                                                      The RISCore4000 integer unit implements a load/store architecture
   Extending Integrated Device Technology's (IDT) RISCore4000 based                with single cycle ALU operations (logical, shift, add, subtract) and an
choices (see Table 1), the RC64474 and RC64475 are high perfor-                    autonomous multiply/divide unit. The ALU consists of the integer adder
mance 64-bit microprocessors targeted towards applications that require            and logic unit. The adder performs address calculations in addition to
high bandwidth, real-time response and rapid data processing and are               arithmetic operations, and the logic unit performs all of the processor's
ideal for products ranging from internetworking equipment (switches,               logical and shift operations. Each unit is highly optimized and can
routers) to multimedia systems such as web browsers, set-top boxes,                perform an operation in a single pipeline cycle. Both 32- and 64-bit data
video games, and WindowsCE based products. These processors are                   operations are performed by the RISCore4000, utilizing 32 general
rated at 330 Dhrystone MIPS and 125 Million floating point operations              purpose 64-bit registers (GPR) that are used for integer operations and
per second, at 250 MHz. The internal cache bandwidth for these devices             address calculation. A complete on-chip floating-point co-processor
is over 3GB/second. The 64-bit external bus bandwidth is at more than              (CP1), which includes a floating-point register file and execution units,
1000MB/s, and the 32-bit external bus bandwidth is at 500MB/s.                     forms a "seamless" interface, decoding and executing instructions in
                                                                                   parallel with the integer unit.
   The RC64474 is packaged in a 128-pin QFP footprint package and
uses a 32-bit external bus, offering the ideal combination of 64-bit                    CP1's floating-point execution units support both single and
processing power and 32-bit low-cost memory systems. The RC64475                   double precision arithmetic--as specified in the IEEE Standard 754--
is packaged in a 208-pin QFP footprint package and uses the full 64-bit            and are separated into a multiply unit and a combined add/convert/
external bus. The RC64475 is ideal for applications requiring 64-bit               divide/square root unit. Overlap of multiplies and add/subtract is
performance and 64-bit external bandwidth.                                         supported, and the multiplier is partially pipelined, allowing the initiation
                                                                                   of a new multiply instruction every fourth pipeline cycle.
    IDT's RISCore4000 is a 250MHz 64-bit execution core that uses a
5-stage pipeline, eliminating the "issue restrictions" associated with                The floating-point register file is made up of thirty-two 64-bit regis-
other more complex pipelines. The RISCore4000 implements the                       ters. The floating-point unit can take advantage of the 64-bit wide data
MIPS-III Instruction Set Architecture (ISA) and is upwardly compatible             cache and issue a co-processor load or store doubleword instruction in
with applications that run on earlier generation parts.                            every cycle. The RISCore4000's system control coprocessor (CP0)
                                                                                   registers are also incorporated on-chip and provide the path through
   Implementation of the MIPS-III architecture results in 64-bit opera-            which the virtual memory system's page mapping is examined and
tions, improved performance for commonly used code sequences in                    changed, exceptions are handled, and any operating mode selections
                                                                                   are controlled.
      1. Detailed system operation information is provided in the RC64474/RC64475
      user's manual.

RISCore4000/RISCore5000 Family of Socket Compatible Processors                                                      64-bit Processors
                                                        32-bit Processors

              RC4640                  RC64474                                      RC64574  RC4650                    RC64475                RC64575

CPU           64-bit RISCore4000      64-bit RISCore4000      64-bit RISCore5000 w/         64-bit RISCore4000      64-bit RISCore4000     64-bit RISCore5000
              w/ DSP extensions                               DSP extensions                w/ DSP extensions                              w/ DSP extensions
Performance   >350MIPS                >330MIPS                >440MIPS                      >350MIPS                >330MIPS               >440MIPS
FPA           89 mflops, single pre-  125 mflops, single and  666 mflops, single and        89 mflops, single pre-  125 mflops, single     666 mflops, single
              cision only             double precision        double precision              cision only             and double precision   and double precision
Caches        8kB/8kB, 2-way, lock-   16kB/16kB, 2-way,       32kB/32kB, 2-way,             8kB/8kB, 2-way, lock-   16kB/16kB, 2-way,      32kB/32kB, 2-way,
              able by set             lockable by set         lockable by line              able by set             lockable by set        lockable by line
External Bus  32-bit                  32-bit, Superset pin    32-bit, Superset pin          32- or 64-bit           32-or 64-bit, Super-   32-or 64-bit, Super-
                                      compatible w/RC4640     compatible w/RC4640,                                  set pin compatible w/  set pin compatible w/
Voltage       3.3V                                            RC64474                       3.3V                    RC4650                 RC4650, RC64475
Frequencies   100-267 MHz             3.3V                    2.5V                          100-267 MHz             3.3V                   2.5V
Packages      128 PQFP                180-250 MHz             200-333 MHz                   208 QFP                 180-250 MHz            200-333 MHz
MMU           Base-Bounds             128 QFP                 128 QFP                       Base-Bounds             208 QFP                208 QFP
Key Features  Cache locking, on-      96 page TLB             96 page TLB                   Cache locking, on-      96 page TLB            96 page TLB
              chip MAC, 32-bit        Cache locking, JTAG,    Cache locking, JTAG,          chip MAC, 32-bit & 64   Cache locking, JTAG,   Cache locking, JTAG,
              external bus            syncDRAM mode, 32-      syncDRAM mode, 32-            bit bus option          syncDRAM mode, 32-     syncDRAM mode, 32-
                                      bit external bus        bit external bus                                      64- bit bus option     64- bit bus option

                                      Table 1 RISCore4000/RISCore5000 Processor Family

                                                              2 of 25                                                                      April 10, 2001
   RC64474TM RC64475TM                                                      can be locked into the TLB and avoid being randomly replaced, which
                                                                            facilitates the design of real-time systems, by allowing deterministic
   A secure user processing environment is provided through the user,       access to critical software.
supervisor, and kernel operating modes of virtual addressing to
system software. Bits in a status register determine which of these            The TLB also contains information to control the cache coherency
modes is used.                                                              protocol, and cache management algorithm for each page. However,
                                                                            hardware-based cache coherency is not supported.
   If configured for 64-bit virtual addressing, the virtual address space
layout becomes an upwardly compatible extension of the 32-bit virtual          The RC64474 and RC64475 enhance IDT's entire RISCore4000
address space layout. Figure 1 is an illustration of the address space      series through the implementation of features such as boundary scan, to
layout for the 32-bit virtual address operation.                            facilitate board level testing; enhanced support for SyncDRAM, to
                                                                            simplify system implementation and improve performance.
0xFFFFFFFF  Kernel virtual address space
0xE0000000  (kseg3)                                                             The RC64474/475 processors offer a direct migration path for
0xDFFFFFFF  Mapped, 0.5GB                                                   designs based on IDT's RC4640/RC4650 processors2, through full pin
                                                                            and socket compatibility. Also, full 64-bit-family software and bus-
0xC0000000  Supervisor virtual address space                                protocol compatibility ensures the RC64474/475 access to a robust
0xBFFFFFFF  (sseg)                                                          development tools infrastructure, allowing quicker time to market.
0xA0000000  Mapped, 0.5GB
0x9FFFFFFF                                                                  Development Tools
            Uncached kernel physical address space
0x80000000  (kseg1)                                                            An array of hardware and software tools is available to assist system
0x7FFFFFFF  Unmapped, 0.5GB                                                 designers in the rapid development of RC64474/475 based systems.
                                                                            This accessibility allows a wide variety of customers to take full advan-
            Cached kernel physical address space                            tage of the device's high-performance features while addressing today's
            (kseg0)                                                         aggressive time-to-market demands.
            Unmapped, 0.5GB
                                                                            Cache Memory
            User virtual address space
            (useg)                                                             To keep the RC64474 and RC64475's high-performance pipeline full
            Mapped, 2.0GB                                                   and operating efficiently, on-chip instruction and data caches have been
                                                                            incorporated. Each cache has its own data path and can be accessed in
0x00000000                                                                 the same single pipeline clock cycle.

      Figure 1 Kernel Mode Virtual Addressing (32-bit Mode)                    The 16KB two-way set associative instruction cache (I-cache) is
                                                                            virtually indexed, physically tagged, and word parity protected. Because
   The RC64474/RC64475's Memory Management Unit (MMU)                       this cache is virtually indexed, the virtual-to-physical address translation
controls the virtual memory system's page mapping and consists of a         occurs in parallel with the cache access, further increasing performance
translation lookaside buffer (TLB) used for the virtual memory-mapping      by allowing both operations to occur simultaneously. The instruction
subsystem.                                                                  cache provides a peak instruction bandwidth of 1000MB/sec at 250MHz.

   This large, fully associative TLB maps 96 virtual pages to their            The 16KB two-way set associative data cache (D-cache) is byte
corresponding physical addresses. The TLB is organized as 48 pairs of       parity protected and has a fixed 32-byte (eight words) line size. Its tag is
even-odd entries and maps a virtual address and address space identi-       protected with a single parity bit. To allow simultaneous address transla-
fier into the large, 64GB physical address space. To assist in controlling  tion and data cache access, the D-cache is virtually indexed and physi-
the amount of mapped space and the replacement characteristics of           cally tagged. The data cache can provide 8 bytes each clock cycle, for a
various memory regions, two mechanisms are provided. First, the page        peak bandwidth of 2GB/sec.
size can be configured on a per-entry basis, to map a page size of 4KB
to 16MB (in increments of 4x).                                                 To lock critical sections of code and/or data into the caches for quick
                                                                            access, a "cache locking" feature has been implemented. Once
   The second mechanism controls the replacement algorithm, when a          enabled, a cache is said to be locked when a particular piece of code or
TLB miss occurs. A random replacement algorithm is provided to select       data is loaded into the cache and that cache location will not be selected
a TLB entry to be written with a new mapping; however, the processor        later for refill by other data. This feature locks a set (8KB) of Instructions
provides a mechanism whereby a system specific number of mappings           and/or Data.

                                                                               Table 2 lists the RC64474/475 Instruction and data cache attributes.

                                                                                  2. To ensure socket compatibility, refer to Table 8 and Table 9 at back of data
                                                                                  sheet.

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RC64474TM RC64475TM

Characteristics Instruction                  Data                            A boot-time mode control interface initializes fundamental
                                                                          processor modes. The boot-time mode control interface is a serial inter-
Size                 16KB         16KB                                    face that operates at a very low frequency (MasterClock divided by
                                                                          256). This low-frequency operation allows the initialization information to
Organization         2-way set    2-way set                               be kept in a low-cost EPROM; alternatively, the twenty-or-so bits could
                     associative  associative                             be generated by the system interface ASIC or a simple PAL. The boot-
                                                                          time serial stream and configuration options are listed in Table 3.
Line size            32B          32B
                                                                             The clocking interface allows the CPU to be easily mated with
read unit            32-bits      64-bits                                 external reference clocks. The CPU input clock is the bus reference
                                                                          clock and can be between 25 and 125MHz. An on-chip phase-locked-
write policy         na           write-back, write-through               loop (PLL) generates the pipeline clock (PClock) through multiplication
                                  with or without write-allocate          of the system interface clock by values of 2,3,4,5,6,7 or 8, as defined at
                                                                          system reset. This allows the pipeline clock to be implemented at a
Line transfer order  sub-block order, sub-block order, for load           significantly higher frequency than the system interface clock. The
                                                                          RC64474/475 support single data (one to eight bytes) and 8-word block
                     for refill   sequential order, for store             transfers on the SysAD bus.

Miss restart         entire line  miss word                                  The RC64474/475 implement additional write protocols that
after transfer of:                                                        double the effective write bandwidth. The write re-issue has a repeat
                                                                          rate of 2 cycles per write. Pipelined writes have the same 2-cycle per
Parity               per-word     per-byte                                write repeat rate, but can issue an additional write after WrRdy* de-
                                                                          asserts.
Cache locking        per set      per set
                                                                             Choosing a 32- or 64-bit wide system interface dictates whether a
      Table 2 RC64474/RC64475 Instruction/Data Cache Attributes           cache line block transaction requires 4 double word data cycles or 8
                                                                          single word cycles as well as whether a single data transfer--larger than
System Interfaces                                                         4 bytes--must be divided into two smaller transfers.

   The RC64475 supports a 64-bit system interface that is bus compat-        Board-level testing during Run-Time mode is facilitated through the
ible with the RC4650 and RC64575 system interface. The system inter-      full JTAG boundary scan facility. Six pins--TDI, TDO, TMS, TCK, TRST*
face consists of a 64-bit Address/Data bus with 8 check bits and a 9-bit  and JTAG32*--have been incorporated to support the standard JTAG
command bus that is parity protected.                                     interface.

   During 64-bit operation, RC64475 system address/data (SysAD)           System Enhancement
transfers are protected with an 8-bit parity check bus, SysADC. When
initialized for 32-bit operation, the RC64475's SysAD can be viewed as a     To facilitate discrete interface to SDRAM, the RC64474/475 bus
32-bit multiplexed bus that is protected by 4 parity check bits.          interface is enhanced during write cycles with a programmable delay
                                                                          that is inserted between the write address and the write data (for both
    The RC64474 supports a 32-bit system interface that is bus compat-    block and non-block writes).
ible with the RC4640. During 32-bit operation, SysAD transfers are
performed on a 32-bit multiplexed bus (SysAD 31:0) that is protected by      The bus delay can be defined as 0 to 7 MasterClock cycles and is
4 parity check bits (SysADC 6:0).                                         activated and controlled through mode bit (17:15) settings selected
                                                                          during the reset initialization sequence. The `000' setting provides the
   Writes to external memory--whether they are cache miss write-          same write operations timing protocol as the RC4640, RC4650, and
backs, stores to uncached or write-through addresses--use the on-chip     RC5000 processors.
write buffer. The write buffer holds a maximum of four 64-bit addresses
and 64-bit data pairs. The entire buffer is used for a data cache write-
back and allows the processor to proceed in parallel with memory
updates.

   Included in the system interface are six handshake signals:
RdRdy*, WrRdy*, ExtRqst*, Release*, ValidOut*, and ValidIn*; six inter-
rupt inputs, and a simple timing specification that is capable of trans-
ferring data between the processor and memory at a peak rate of
1000MB/sec. A boot-time selectable option to run the system interface
as 32-bits wide--using basically the same protocols as the 64-bit
system--is also supported.

                                                                 4 of 25  April 10, 2001
RC64474TM RC64475TM

Serial               Description                                                      Value & Mode Setting
  Bit

255:18  Reserved                                         Must be 0
17:15
        WAdrWData_Del                                    000  0 cycles
14:13   Write address to write data delay in Master-     001  1 cycle
12      Clock cycles.                                   010  2 cycles
11                                                       011  3 cycles
10:9                                                     100  4 cycles
7:5                                                      101  5 cycles
                                                         110  6 cycles
8                                                        111  7 cycles
4:1
        Drv_Out                                          Output driver strength:
0       output driver slew rate control. Bit 14 is MSB.  10  100% strength (fastest)
        Affects only non-clock outputs.                  11  83% strength
                                                         00  67% strength
                                                         01  50% strength (slowest)

        System interface bus width                       0  64-bit system interface
                                                         1  32-bit system interface

        TmrIntEn                                         0  Enabled Timer Interrupt
        Disables the timer interrupt on Int*[5]          1  Disabled Timer Interrupt

        Non-block write                                  00  RC4x00 compatible
        Selects non-block write type. Bit 10 is MSB.     01  Reserved
                                                         10  Pipelined writes
                                                         11  Write re-issue

        Clock                                            Clock multiplier:
        Multiplier                                       0 Multiply by 2
        MasterClock is multiplied internally to gener-   1 Multiply by 3
        ate PClock                                       2 Multiply by 4
                                                         3 Multiply by 5
                                                         4 Multiply by 6
                                                         5 Multiply by 7
                                                         6 Multiply by 8
                                                         7 Reserved

        EndBit                                           0  Little endian
        Specifies byte ordering                          1  Big endian

        Writeback data rate                              64-bit:                        32-bit:
        System interface data rate for block writes      9:15 Reserved                  9:15 Reserved
        only: bit 4 is MSB                               8  dxxxdxxxdxxxdxxx            8  wxxxwxxxwxxxwxxxwxxxwxxxwxxxwxxx
                                                         7  ddxxxxxxddxxxxxx            7  wwxxxxxxwwxxxxxxwwxxxxxxwwxxxxxx
                                                         6  dxxdxxdxxdxx                6  wxxwxxwxxwxxwxxwxxwxxwxx
                                                         5  ddxxxxddxxxx                5  wwxxxxwwxxxxwwxxxxwwxxxx
                                                         4  ddxxxddxxx                  4  wwxxxwwxxxwwxxxwwxxx
                                                         3  dxdxdxdx                    3  wxwxwxwxwxwxwxwx
                                                         2  ddxxddxx                    2  wwxxwwxxwwxxwwxx
                                                         1  ddxddx                      1  wwxwwxwwxwwx
                                                         0  dddd                        0 wwwwwwww

        Reserved                                         Must be zero

                                                         Table 3 Boot-time Mode Stream

                                                                    5 of 25                                 April 10, 2001
   RC64474TM RC64475TM                                                        January 17, 2000: Added "with DSP extensions" in the CPU row
                                                                           under RC64574 and RC64575 columns in Table 1. Added "lockable by
Power Management                                                           line" in the Caches row under RC64574 and RC64575 columns in Table
                                                                           1. Revised Data Output and Data Output Hold rows in System Interface
   Executing the WAIT instruction enables the processor to enter           Parameters table.
Standby mode. The internal clocks will shut down, thus freezing the
pipeline. The PLL, internal timer, and some of the input pins (Int[5:0]*,     February 10, 2000: Revised values in Table 4, Thermal Resistance.
NMI*, ExtReq*, Reset*, and ColdReset*) will continue to run. Once the
CPU is in Standby Mode, any interrupt, including the internally gener-        Old values were:
ated timer interrupt, will cause the CPU to exit Standby Mode.
                                                                                                     CA
Thermal Considerations
                                                                           Airflow (ft/min) 0  200 400 600 800 1000
   The RC64474/475 come in a QFP with a drop-in heat spreader and
are guaranteed in a case temperature range of 0 to +85 C, for            128 QFP  20         12 9  8   7  6
commercial temperature devices; - 40 to +85 for industrial tempera-
ture devices. The type of package, speed (power) of the device, and        208 QFP  20         12 9  8   7  6
airflow conditions affect the equivalent ambient temperature conditions
that will meet this specification.                                            March 13, 2000: Replaced existing figure in Mode Configuration
                                                                           Interface Reset Sequence section with 3 reset figures.
   The equivalent allowable ambient temperature, TA, can be calculated
using the thermal resistance from case to ambient (CA) of the given           March 28, 2000: Removed the symbol tDZ from Figure 3.
package. The following equation relates ambient and case tempera-
tures:                                                                        April 17, 2000: Changed VIH value in 200MHz column from 2.0V to
                                                                           0.7VCC.
   TA = TC - P * CA
                                                                              April 10, 2001: In the Data Output and Data Output Hold categories
   where P is the maximum power consumption at hot temperature,            of the System Interface Parameters table, changed values in the Min
calculated by using the maximum ICC specification for the device.          column for all speeds from 1.0 to 0. Deleted Output for Loading AC
                                                                           Testing diagram and added Output Loading for AC Timing diagram
   Typical values for CA at various airflows are shown in Table 4. Note    (Figure 8).
that the RC64474/475 processors implement advanced power manage-
ment, which substantially reduces the typical power dissipation of the
device.

                  CA

Airflow (ft/min) 0 200 400 600 800 1000

128 QFP  16 10 9  7   6  5
208 QFP
         20 13 10 9   8  7

Table 4 Thermal Resistance (CA) at Various Airflows

Data Sheet Revision History

   December 1998: Changed ordering code on 128-pin package from
DQ / DQI (Industrial) to DZ / DZI (Industrial).

   January 1999: Removed 5V tolerance capability and deleted 5V
tolerant pin.

   February 1999: Changed the package drawings to reflect the new
208-pin DP (DPI) and 128-pin DZ (DZI) packages.

   May 1999: Removed "Preliminary" status from data sheet.

   Changes in DC Electrical Characteristics table. Changes in Pin
Description table. Changes in Clock Parameters table. Changes in
System Interface Parameters table.

   September 1999: Updated Revision History section.

                                                     6 of 25                                             April 10, 2001
   RC64474TM RC64475TM

Pin Description Table

   The following is a list of system interface pins available on the RC64474/475. Pin names ending with an asterisk (*) are active when low.

     Pin Name               Type                                                           Description
System Interface         I
ExtRqst*                          External request
                                  An external agent asserts ExtRqst* to request use of the System interface. The processor grants the request by asserting
Release*                 O        Release*.

RdRdy*                   I        Release interface
                                  In response to the assertion of ExtRqst* or a CPU read request, the processor asserts Release* and signals to the request-
WrRdy*                   I        ing device that the system interface is available.

ValidIn*                 I        Read Ready
                                  The external agent asserts RdRdy* to indicate that it can accept a processor read request.
ValidOut*                O
                                  Write Ready
SysAD(63:0)              I/O      An external agent asserts WrRdy* when it can now accept a processor write request.

SysADC(7:0)              I/O      Valid Input
                                  Signals that an external agent is now driving a valid address or data on the SysAD bus and a valid command or data iden-
SysCmd(8:0)              I/O      tifier on the SysCmd bus.

SysCmdP                  I/O      Valid output
                                  Signals that the processor is now driving a valid address or data on the SysAD bus and a valid command or data identifier
Clock/Control Interface           on the SysCmd bus.

MasterClock              I        System address/data bus
                                  A 64-bit address and data bus for communication between the processor and an external agent. During address phases
VCCP                     I        only, SysAd(35:0) contains valid address information. The remaining SysAD(63:36) pins are not used. The whole 64-bit
                                  SysAD(63:0) may be used during the data transfer phase.
VSSP                     I        In 32-bit mode and in the RC64474, SysAD(63:32) is not used, regardless of Endianness. A 32-bit address and data com-
                                  munication between processor and external agent is performed via SysAD(31:0).
Interrupt Interface
                                  System address/data check bus
Int*(5:0)                I        An 8-bit bus containing parity check bits for the SysAD bus during data bus cycles.
                                  In 32-bit mode and in the RC64474, SysADC(7:4) is not used. The SysADC(3:0) contains check bits for SysAD(31:0).

                                  System command/data identifier bus
                                  A 9-bit bus for command and data identifier transmission between the processor and an external agent.

                                  System Command Parity
                                  A single, even-parity bit for the Syscmd bus. This signal is always driven low.

                                  Master Clock
                                  Master clock input establishes the processor and bus operating frequency. It is multiplied internally by 2,3,4,5,6,7,8 to gen-
                                  erate the pipeline clock (PClock). This clock must be driven by 3.3V (Vcc) clock signals, regardless of the 5V tolerant pin
                                  setting.

                                  Quiet VCC for PLL
                                  Quiet VCC for the internal phase locked loop.

                                  Quiet VSS for PLL
                                  Quiet VSS for the internal phase locked loop.

                                  Interrupt
                                  Six general processor interrupts, bit-wise ORed with bits 5:0 of the interrupt register.

                                                       Table 5 Pin Descriptions (Page 1 of 2)

                                  7 of 25  April 10, 2001
RC64474TM RC64475TM

     Pin Name                Type                                                           Description
NMI*                      I
                                   Non-maskable interrupt
Initialization Interface           Non-maskable interrupt, ORed with bit 6 of the interrupt register.

VCCOk                     I        VCC is OK
                                   When asserted, this signal indicates to the processor that the power supply has been above the Vcc minimum for more
ColdReset*                I        than 100 milliseconds and will remain stable. The assertion of VCCOk initiates the initialization sequence.

Reset*                    I        Cold reset
                                   This signal must be asserted for a power on reset or a cold reset. ColdReset must be de-asserted synchronously with Mas-
ModeClock                 O        terClock.

ModeIn                    I        Reset
                                   This signal must be asserted for any reset sequence. It can be asserted synchronously or asynchronously for a cold reset,
JTAG Interface                     or synchronously to initiate a warm reset. Reset must be de-asserted synchronously with MasterClock.

TDI                       I        Boot-mode clock
                                   Serial boot-mode data clock output at the system clock frequency divided by two hundred fifty-six.
TDO                       O
                                   Boot-mode data in
TCK                       I        Serial boot-mode data input.

TMS                       I        JTAG Data In
                                   On the rising edge of TCK, serial input data are shifted into either the Instruction register or Data register, depending on the
TRST*                     I        TAP controller state.

JTAG32*                   I        JTAG Data Out
                                   On the falling edge of TCK, the TDO is serial data shifted out from either the instruction or data register. When no data is
JR_Vcc                    I        shifted out, the TDO is tri-stated (high impedance).

                                   JTAG Clock Input
                                   An input test clock used to shift into or out of the boundary-scan register cells. TCK is independent of the system and pro-
                                   cessor clock with nominal 40-60% duty cycle.

                                   JTAG Command Select
                                   The logic signal received at the TMS input is decoded by the TAP controller to control test operation. TMS is sampled on
                                   the rising edge of TCK.

                                   JTAG Reset
                                   The TRST* pin is an active-low signal used for asynchronous reset of the debug unit, independent of the processor logic.
                                   During normal CPU operation, the JTAG controller will be held in the reset mode, asserting this active low pin.
                                   When asserted low, this pin will also tristate the TDO pin.

                                   JTAG 32-bit scan
                                   This pin is used to control length of the scan chain for SYsAD (32-bit or 64-bit) for the JTAG mode. When set to Vss, 32-bit
                                   bus mode is selected. In this mode, only SysAD(31:0) are part of the scan chain. When set to Vcc, 64-bit bus mode is
                                   selected. In this mode, SysAD(63:0) are part of the scan chain. This pin has a built-in pull-down device to guarantee 32-bit
                                   scan, if it is left uncovered.

                                   JTAG VCC
                                   This pin has an internal pull-down to continuously reset the JTAG controller (if left unconnected) bypassing the TRst* pin.
                                   When supplied with Vcc, the TRst* pin will be the primary control for the JTAG reset.

                                                        Table 5 Pin Descriptions (Page 2 of 2)

                                   8 of 25  April 10, 2001
   RC64474TM RC64475TM

Logic Diagram -- RC64474/RC64475

   Figure 2 illustrates the direction and functional groupings for the processor signals.

Clock/Control Interface  MasterClock                                                       64  SysAD(63:0)  System Interface
                         VCCP
                         VSSP                                                              8   SysADC(7:0)

                         TDI                                                               9   SysCmd(8:0)
                         TDO
                         TMS                                                                   SysCmdP
                         TRST*
JTAG Interface            TCK         RC64474/                                                 VCCOK        Initialization
                         JTag32*      RC64475                                                  ColdReset*       Interface
                         JR_Vcc        Logic                                                   Reset*
                                                                                               ModeClock
                          RdRdy*      Symbol                                                   ModeIn
                          WrRdy*
                          ExtRqst*                                                             NMI*         Interrupt
                          Release*                                                                             Interface
                          ValidIn*                                                         6   Int*(5:0)
                          ValidOut*
Handshake
   Signals

                                      Figure 2 Logic Diagram for RC64474/RC64475

                                      9 of 25                                                               April 10, 2001
RC64474TM RC64475TM

RC64475 208-pin QFP Package Pin-out

   Pin names followed by an asterisk (*) are active when low. For maximum flexibility and compatibility with future designs, N.C. pins should be left
floating.

   Pin  Function     Pin  Function  Pin      Function                           Pin  Function

1       N.C.         53   JTAG32*   105      N.C.                               157  N.C.
                                                                                     N.C.
2       N.C.         54   N.C.      106      N.C.                               158  SysAD59
                                                                                     ColdReset*
3       N.C.         55   N.C.      107      N.C.                               159  SysAD28
                                                                                     VCC
4       N.C.         56   N.C.      108      N.C.                               160  VSS
                                                                                     SysAD60
5       N.C.         57   SysCmd2   109      N.C.                               161  Reset*
                                                                                     SysAD29
6       N.C.         58   SysAD36   110      N.C.                               162  SysAD61
                                                                                     SysAD30
7       N.C.         59   SysAD4    111      N.C.                               163  Vcc
                                                                                     VSS
8       N.C.         60   SysCmd1   112      N.C.                               164  SysAD62
                                                                                     SysAD31
9       N.C.         61   VSS       113      N.C.                               165  SysAD63
                                                                                     Vcc
10      SysAD11      62   Vcc       114      SysAD52                            166  VSS
                                                                                     VccOK
11      VSS          63   SysAD35   115      ExtRqst*                           167  SysADC3
                                                                                     SysADC7
12      Vcc          64   SysAD3    116      Vcc                                168  N.C.
                                                                                     TDI
13      SysCmd8      65   SysCmd0   117      VSS                                169  TRst*
                                                                                     TCK
14      SysAD42      66   SysAD34   118      SysAD21                            170  TMS
                                                                                     TDO
15      SysAD10      67   VSS       119      SysAD53                            171  VccP
                                                                                     VSSP
16      SysCmd7      68   Vcc       120      RdRdy*                             172  MasterClock
                                                                                     Vcc
17      VSS          69   SysAD2    121      Modein                             173  VSS

18      Vcc          70   Int5*     122      SysAD22                            174

19      SysAD41      71   SysAD33   123      SysAD54                            175

20      SysAD9       72   SysAD1    124      Vcc                                176

21      SysCmd6      73   VSS       125      VSS                                177

22      SysAD40      74   Vcc       126      Release*                           178

23      VSS          75   Int4*     127      SysAD23                            179

24      Vcc          76   SysAD32   128      SysAD55                            180

25      SysAD8       77   SysAD0    129      NMI*                               181

26      SysCmd5      78   Int3*     130      Vcc                                182

27      SysADC4      79   VSS       131      VSS                                183

28      SysADC0      80   Vcc       132      SysADC2                            184

29      VSS          81   Int2*     133      SysADC6                            185

30      Vcc          82   SysAD16   134      SysAD24                            186

31      SysCmd4      83   SysAD48   135      Vcc                                187

32      SysAD39      84   Int1*     136      VSS                                188

33      SysAD7       85   VSS       137      SysAD56                            189

                     Table 6 RC64475 208-pin QFP Package Pin-Out (Page 1 of 2)

                                   10 of 25                                                       April 10, 2001
RC64474TM RC64475TM

  Pin     Function   Pin  Function     Pin       Function                       Pin     Function
34     SysCmd3
35     VSS           86   Vcc          138       SysAD25                        190  SysADC5
36     Vcc                                                                           SysADC1
37     SysAD38       87   SysAD17      139       SysAD57                        191  Vcc
38     SysAD6                                                                        VSS
39     ModeClock     88   SysAD49      140       N.C.                           192  SysAD47
40     WrRdy*                                                                        SysAD15
41     SysAD37       89   Int0*        141       VSS                            193  SysAD46
42     SysAD5                                                                        Vcc
43     VSS           90   SysAD18      142       N.C                            194  VSS
44     Vcc                                                                           SysAD14
45     N.C.          91   VSS          143       SysAD26                        195  SysAD45
46     N.C.                                                                          SysAD13
47     N.C.          92   Vcc          144       SysAD58                        196  SysAD44
48     N.C.                                                                          VSS
49     N.C.          93   SysAD50      145       N.C.                           197  Vcc
50     N.C.                                                                          SysAD12
51     N.C.          94   ValidIn*     146       Vcc                            198  SysCmdP
52     N.C.                                                                          SysAD43
                     95   SysAD19      147       VSS                            199  N.C.

                     96   SysAD51      148       SysAD27                        200

                     97   VSS          149       N.C.                           201

                     98   Vcc          150       JR_Vcc                         202

                     99   ValidOut*    151       N.C.                           203

                     100  SysAD20      152       N.C.                           204

                     101  N.C.         153       N.C.                           205

                     102  N.C.         154       N.C.                           206

                     103  N.C.         155       N.C.                           207

                     104  N.C.         156       N.C.                           208

                     Table 6 RC64475 208-pin QFP Package Pin-Out (Page 2 of 2)

RC64474 128-pin QFP Package Pin-out

  Pin     Function   Pin  Function     Pin       Function                       Pin     Function
1      JTAG32*                                                                       Vcc
2      SysCmd2       33   Vcc          65        Vcc                            97   Vss
3      Vcc                                                                           SysAD19
4      Vss           34   Vss          66        SysAD28                        98   ValidIn*
5      SysAD5                                                                        Vcc
6      WrRdy*        35   SysAD13      67        ColdReset*                     99   Vss
7      ModeClock                                                                     SysAD18
8      SysAD6        36   SysAD14      68        SysAD27                        100  Int0*
9      Vcc                                                                           SysAD17
10     Vss           37   Vss          69        Vss                            101  Vcc
11     SysCmd3                                                                       Vss
12     SysAd7        38   Vcc          70        Vcc                            102  Int1*
13     SysCmd4                                                                       SysAD16
                     39   SysAD15      71        JR_Vcc                         103

                     40   Vss          72        SysAD26                        104

                     41   Vcc          73        N.C.                           105

                     42   SysADC1      74        Vss                            106

                     43   Vss          75        N.C.                           107

                     44   Vcc          76        SysAD25                        108

                     45   MasterClock  77        Vss                            109

                     Table 7 RC64474 128-pin QFP Package Pin-out (Page 1 of 2)

                                       11 of 25                                                   April 10, 2001
RC64474TM RC64475TM

        Pin     Function       Pin   Function     Pin       Function                      Pin     Function
      14     Vcc                                                                               Int2*
      15     Vss               46    VssP         78        Vcc                           110  Vcc
      16     SysAdC0                                                                           Vss
      17     SysCmd5           47    VccP         79        SysAD24                       111  Int3*
      18     SysAD8                                                                            SysAD0
      19     Vcc               48    TDO          80        SysADC2                       112  Int4*
      20     Vss                                                                               Vcc
      21     SysCmd6           49    TMS          81        Vss                           113  Vss
      22     SysAD9                                                                            SysAD1
      23     Vcc               50    TCK          82        Vcc                           114  Int5*
      24     Vss                                                                               SysAD2
      25     SysCCmd7          51    TRst*        83        NMI*                          115  Vcc
      26     SysAD10                                                                           Vss
      27     SysCmd8           52    TDI          84        SysAD23                       116  SysCmd0
      28     Vcc                                                                               SysAd3
      29     Vss               53    Vss          85        Release*                      117  Vcc
      30     SysAD11                                                                           Vss
      31     SysCmdP           54    SysADC3      86        Vss                           118  SysCmd1
      32     SysAD12                                                                           SysAD4
                               55    VccOK        87        Vcc                           119

                               56    Vss          88        SysAD22                       120

                               57    Vcc          89        Modein                        121

                               58    SysAD31      90        RdRdy*                        122

                               59    Vss          91        SysAD21                       123

                               60    Vcc          92        Vss                           124

                               61    SysAD30      93        Vcc                           125

                               62    SysAD29      94        ExtRqst*                      126

                               63    Reset*       95        SysAD20                       127

                               64    Vss          96        ValidOut*                     128

                               Table 7 RC64474 128-pin QFP Package Pin-out (Page 2 of 2)

Socket Compatibility--RC64474 & RC4640

   To ensure socket compatibility between the RC4640 and the RC64474 devices, several pin changes are required, as shown below.

Pin   RC4640        RC64574/      Compatible to                       Comments
                     RC64474           RV4640?
1     N.C
                     JTAG32*   Yes.               Pin has an internal pull-down, to enable 32-bit scan.
48    Vss                                         Can also be left a N.C.
49    Vss
50    Vss            TDO       Yes.               Can be driven with Vss, if JTAG is not needed. Is tristated when TRst* is low.
51    Vss                                         Can be driven with Vss if JTAG is not needed.
52    Vss            TMS       Yes.               Can be driven with Vss if JTAG is not needed.
71    N.C.                                        Can be driven with Vss if JTAG is not needed.
                     TCK       Yes.               Can be driven with Vss if JTAG is not needed.
                                                  Can be left N.C. in RC64474, if JTAG is not need. If JTAG is needed, it must
                     TRst*     Yes.               be driven to Vcc.

                     TDI       Yes.

                     JR_Vcc    Yes.

                               Table 8 RC64574 Socket Compatibility to RC64474 and R4640

                                                  12 of 25                                                  April 10, 2001
   RC64474TM RC64475TM

Socket Compatibility--RC64475 & RC4650

Pin    RV4650   RC64575        RV4650           RC64575          Compatible                                   Comments
        32-bit    32-bit        64-bit            64-bit         to RV4650?

                RC64475                         RC64475
                  32-bit                          64-bit

53 N.C.         JTAG32*        No Connect JTAG32*                Yes                                          In 32-bit, this pin can be left unconnected
                                                                                                              because of internal pull-down.
150 N.C.        JR_Vcc         No Connect JR_Vcc                 Yes                                          In 64-bit, this assumes that JTAG will not be
                                                                                                              used. If using JTAG, this pin must be at Vcc.
180 N.C.        TDI            No Connect TDO                    Yes
181 N.C.                                                                                                      In RC64475, can be left a N.C, if JTAG is not
182 N.C.        TRsT*          No Connect TRsT*                  Yes                                          need. If JTAG is needed, it must be driven to
183 N.C.                                                                                                      Vcc.
184 N.C.        TCK            No Connect TCK                    Yes
                                                                                                              If JTAG is not needed, can be left a N.C.
                TMS            No Connect TMS                    Yes
                                                                                                              If JTAG is not needed, can be left a N.C.
                TDO            No Connect TDIO                   Yes
                                                                                                              If JTAG is not needed, can be left a N.C.

                                                                                                              If JTAG is not needed, can be left a N.C.

                                                                                                              If JTAG is not needed, can be left a N.C.

                               Table 9 RC64575 Socket Compatibility to RC64475 & RC4650

Absolute Maximum Ratings

          Note: Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS may cause permanent damage to the device. This is a stress rating only and functional

             operation of the device at these or any other conditions above those indicated in the operational sections of this specification is not implied. Exposure to absolute maximum
             rating conditions for extended periods may affect reliability.

Symbol                         Rating                            RC64474/475                                    RC64474/475       Unit
                                                                    3.3V5%                                         3.3V5%
                                                                                                                               V
                                                                 Commercial                                        Industrial  C
                                                                                                              0.51 to +4.6    C
VTERM     Terminal Voltage with respect to GND              0.51 to +4.6                                     -40 to +85       C
                                                                                                              55 to +125      mA
TC        Operating Temperature(case)                       0 to +85                                          55 to +125      mA
                                                                                                              202
TBIAS     Case Temperature Under Bias                       55 to +125                                       503

TSTG      Storage Temperature                               55 to +125

IIN       DC Input Current                                  202

IOUT      DC Output Current                                 503

1. VIN minimum = 2.0V for pulse width less than 15ns. VIN should not exceed VCC +0.5 Volts.
2. When VIN < 0V or VIN > VCC
3. Not more than one output should be shorted at a time. Duration of the short should not exceed 30 seconds.

Recommended Operation Temperature and Supply Voltage

                       Grade           Temperature                Gnd          RC64474/475

                Commercial             0C to +85C (Case)       0V                    VCC
                Industrial             -40 + 85C (Case)         0V        3.3V5%
                                                                           3.3V5%

                                                13 of 25                                                                       April 10, 2001
   RC64474TM RC64475TM

DC Electrical Characteristics

   Commercial Temperature Range--RC64474/64475
   (VCC = 3.35%, TCASE = 0C to +85C)

Parameter          RC64474/RC64475              RC64474/RC64475                                            RC64474/RC64475             Conditions
                           180MHz                       200MHz                                                     250MHz

                   Minimum Maximum Minimum Maximum Minimum Maximum

VOL                --          0.1V        --             0.1V                                             --          0.1V        |IOUT|= 20uA
VOH                VCC - 0.1V  --          VCC - 0.1V     --                                               VCC - 0.1V  --
VOL                --          0.4V        --             0.4V                                             --          0.4V        |IOUT|= 4mA
VOH                2.4V        --          2.4V           --                                               2.4V        --
VIL                0.5V       0.2VCC      0.5V          0.2VCC                                           0.5V       0.2VCC      --
VIH                2.0V        VCC + 0.5V  0.7VCC         VCC + 0.5V                                       2.0V        VCC + 0.5V  --
IIN                --          10uA       --             10uA                                            --          10uA       0  VIN  VCC
CIN                --          10pF        --             10pF                                             --          10pF        --
COUT               --          10pF        --             10pF                                             --          10pF        --
I/OLEAK            --          20uA        --             20uA                                             --          20uA        Input/Output Leakage

Power Consumption--RC64474

.

                   RC64474 180MHz               RC64474 200MHz                                             RC64474 250MHz

  Parameter        Typical1                     Typical1                                                   Typical1                    Conditions
System Condition:
ICC standby                    Max                               Max                                                   Max

         active    180/90MHz               200/100MHz                                                      250/125MHz              --
                   --                      --                                                              --
                   --          60 mA2      --             60 mA2                                           --          100 mA2     CL = 0pF3
                   530 mA2     110 mA2     600mA2         110 mA2                                          700 mA2     110 mA2
                               630 mA2                    700 mA2                                                      850mA2      CL = 50pF

                                                                                                                                   CL  = 0pF  activity3
                                                                                                                                   No  SysAd

                   630mA2      750 mA2     700 mA2        850 mA2                                          850mA2      1000mA2     CL = 50pF
                                                                                                                                   R4x00 compatible writes,
                   750 mA2     1050 mA4    850 mA2        1200 mA4                                         1000mA2     1400mA2     TC = 25oC

                                                                                                                                   CL = 50pF
                                                                                                                                   Pipelined writes or write
                                                                                                                                   re-issue,
                                                                                                                                   TC = 25oC3

1. Typical integer instruction mix and cache miss rates
2. These are not tested. They are the results of engineering analysis and are provided for reference only
3. Guaranteed by design.
4. These are the specifications IDT tests to insure compliance.

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RC64474TM RC64475TM

Power Consumption--RC64475

                     RC64475 180MHz               RC64475 200MHz                                            RC64475 250MHz

  Parameter          Typical1                     Typical1                                                  Typical1                          Conditions

System Condition:                           Max                             Max                                              Max
ICC standby
                     180/90MHz                    200/100MHz                            250/125MHz                                     --
         active,     --                           --                                    --
         64-bit bus  --           60 mA2          --             60 mA2                 --                                100 mA2      CL = 0pF3
         option4     720 mA2      110 m2A         850 mA2        110 mA2                935 mA2                           110 mA2
                                  850 mA2                        1000 mA2                                                 1100 mA2     CL = 50pF

                                                                                                                                       CL  = 0pF  activity3
                                                                                                                                       No  SysAd

                     850 mA2      1000 mA2        1000 mA2       1200 mA2               1100mA2                           1360mA2      CL = 50pF
                                                                                                                                       R4x00 compatible writes,
                     1000 mA2 1200 mA5            1200 mA2       1400 mA5               1360 mA2                          1600 mA2     TC = 25oC
                                                                                                                                       CL = 50pF
1. Typical integer instruction mix and cache miss rates                                                                                Pipelined writes or write re-issue,
2. These are not tested. They are the results of engineering analysis and are provided for reference only.                             TC = 25oC3
3. Guaranteed by design.
4. In 32-bit bus option, use RC64474 power consumption values.
5. These are the specifications IDT tests to insure compliance.

Timing Characteristics--RC64474/RC64475

                     Cycle                        1                         2                               3                       4

                     MasterClock

                                                                 tMCkHigh

                                                                               tMCkLow

                                                                                                            tMCkP

                     SysAD,SysCmd Driven             D                           D                                     D
                     SysADC                                                                                 tDOH
                                                                      tDM

                                                                 tDO

                     SysAD,SysCmd Received                    D                         D                                 D                D
                     SysADC
                                                                 tDS

                                                                      tDH

                     Control Signal CPU driven                         tDO                                     tDOH
                     ValidOut*                              tDS                                             tDH
                     Release*

                     Control Signal CPU received
                     RdRdy*
                     WrRdy*
                     ExtRqst*
                     ValidIn*
                     NMI*
                     Int*(5:0)

                     * = active low signal

                                            Figure 3 System Clocks Data Setup, Output, and Hold Timing

                                                                 15 of 25                                                                         April 10, 2001
RC64474TM RC64475TM

                                                                                         tTCK

                                                   TCK                                              t5
                                                                      t3

                                                                                   t1                        t2

                                                   TDI/                                tDS              tDH
                                                   TMS
                                                                       TDO                        TDO
                                                   TDO                  tDO

                    Notes to diagram:              TRST*

                    t1 = tTCKlow                                             t4
                    t2 = tTCKHIGH
                    t3 = tTCKFALL                                          > = 25 ns
                    t4 = TRST (reset pulse width)
                    t5 = tTCKRise                                      Figure 4 Standard JTAG timing

AC Electrical Characteristics

   Commercial Temperature Range RC64474/RC64475

   (VCC=3.3V 5%; TCASE = 0C to +85C)

Clock Parameters

                                                          RC64474/ RC64475 RC64474/ RC64475 RC64474/ RC64475

Parameter1             Symbol          Test                                  180MHz                     200MHz                 250MHz        Units
                                  Conditions

                                                                          Min       Max             Min              Max       Min      Max

Pipeline clock         PClk                               80                   180             80                200      80        250      MHz

Frequency

MasterClock HIGH       tMCHIGH    Transition  3ns 3                            --              3                 --       2.5       --       ns

MasterClock LOW        tMCLOW     Transition  3ns 3                            --              3                 --       2.5       --       ns

MasterClock            --         --                      10                   90              10                100      10        125      MHz
Frequency

MasterClock Period     tMCP       --                      11.1                 100             10                100      8         100      ns

Clock Jitter for       tJitterIn  --                      --                   250            --                250     --        250     ps
MasterClock

MasterClock Rise Time tMCRise     --                      --                   2.5             --                2        --        2        ns

MasterClock Fall Time  tMCFall    --                      --                   2.5             --                2        --        2        ns
ModeClock Period
                       tModeCKP --                        --                   256*            --                256*     --        256*     ns
                                                                               tMCP                              tMCP               tMCP

JTAG Clock Input       tTCK       --                      100                  --              100               --       100       --       ns

JTAG Clock HIGH        tTCKHIGH   --                      40                   --              40                --       40        --       ns

JTAG Clock Low         tTCKLOW    --                      40                   --              40                --       40        --       ns

JTAG Clock Rise Time tTCKRise     --                      --                   5               --                5        --        5        ns

JTAG Clock Fall Time tTCKFall     --                      --                   5               --                5        --        5        ns

1. Timings are measured from 1.5V of the clock to 1.5V of the signal.

                                                                               16 of 25                                                   April 10, 2001
   RC64474TM RC64475TM
Capacitive Load Deration--RC64474/RC64475

Parameter Symbol                                             Test       180MHz 200MHz 250MHz                              Units
                                                        Conditions     Min Max Min Max Min Max

Load Derate                    CLD                  --                 --2              --2                     --2       ns/25pF

System Interface Parameters
          Note: Operation of the RC64474/RC64475 is only guaranteed with the Phase Lock Loop enabled.

Parameter1                Symbol                        Test Conditions             RC64474/     RC64474/               RC64474/    Units
                                                                                    RC64475      RC64475                RC64475

                                                                                     180MHz       200MHz                 250MHz

                                                                                    Min Max Min                 Max Min     Max

Data Output2              tDM= Min        mode14..13 = 10                        03     6     03                5    03     4.7 ns
                          tDO = Max       mode14..13 = 11
                                                                                 03     6     03                5    03     4.7 ns

                                          mode14..13 = 00                        --     9     --                9    --     7       ns

                                          mode14..13 = 01                        --     9     --                9    --     7       ns
                                          mode14..13 = 10
Data Output Hold          tDOH4           mode14..13 = 11                        03     --    03                --   03     --      ns
                                          mode14..13 = 00
                                          mode14..13 = 01                        03     --    03                --   03     --      ns

                                                                                 03     --    03                --   03     --      ns

                                                                                 03     --    03                --   03     --      ns

Input Data Setup          tDS             trise = 5ns                            2      --    2                 --   2      --      ns
                                          tfall = 5ns
Input Data Hold           tDH                                                    1.0    --    1.0               --   1.0    --      ns

1. Timings are measured from 1.5V of the clock to 1.5V of the signal.

2. Capacitive load for all output timings is 50pF.

3. Guaranteed by design.

4. 50pf loading on external output signals, fastest settings. Also applies to JTAG signals (TRST*,TDO,TDI,TMS)

Boot-Time Interface Parameters

   Parameter                         Symbol                RC64474/       RC64474/          RC64474/                 Units
                                                           RC64475        RC64475           RC64475
Mode Data Setup
Mode Data Hold                                             180 MHz        200 MHz            250MHz

                                                        Min Max Min Max Min Max

                                     tDS                3  --          3            --  3        --             Master Clock Cycle

                                     tDH                0  --          0            --  0        --             Master Clock Cycle

                                                                       17 of 25                                                     April 10, 2001
   RC64474TM RC64475TM
Mode Configuration Interface Reset Sequence

Vcc                                                                                                     2.3V
MasterClock                                                                                             2.3V
(MClk)
VCCOK                     > 100ms          TDS               256
                                           256 MClk cycles  MClk
ModeClock                    TDS                            cycles
ModeIn                       TDS
                                           TMDS             TMDH
ColdReset*
                                                 Bit 0 Bit 1                Bit
Reset*                                                                      255

                                           > 64K MClk cycles                        TDS
                                                                                 > 64 MClk cycles

                                                                                                   TDS

                                           Figure 5 Power-on Reset

Vcc          TDS                           TDS
                          > 100ms
Master                                                                256
Clock                                      256 MClk cycles MClk
(MClk)
                                                                    cycles
VCCOK

ModeClock

                                           TMDS

                                                            TMDH

                                                            Bit Bit         Bit

ModeIn                                                      01              255
                     TDS
                                           > 64K MClk cycles                           TDS
ColdReset*
                     TDS                                                         > 64 MClk cycles
                                                                                                                TDS
Reset*

                                           Figure 6 Cold Reset

Vcc                       256 MClk cycles
Master
Clock
(MClk)
VCCOK

ModeClock

ModeIn

ColdReset*                                 TDS                                                TDS
Reset*                                                      > 64 MClk cycles

                                           Figure 7 Warm Reset

                                                 18 of 25                                                            April 10, 2001
RC64474TM RC64475TM                                                                   1.5V
                                RC64474/RC64475                               50
                                      Output
                                                                 .  50

                                                         Signal     Equivalent Limp
                                                 All Signals          Capacitance

                                                                              25 pF

                                                 Figure 8 Output Loading for AC Timing

                                                                    19 of 25                April 10, 2001
   RC64474TM RC64475TM

RC64475 Physical Specifications

   The RC64475 is available in a 208-pin power quad (PQUAD) package.

20 of 25                                                              April 10, 2001
   RC64474TM RC64475TM
RC64475 208-pin Package (page 2)

                                  21 of 25  April 10, 2001
   RC64474TM RC64475TM

RC64474 128-Pin Package (Page 1 of 3)

22 of 25                               April 10, 2001
   RC64474TM RC64475TM
RC64474 128-pin Package (page 2 of 3)

                                       23 of 25  April 10, 2001
   RC64474TM RC64475TM
RC64474 128-pin Package (Page 3 of 3)

                                       24 of 25  April 10, 2001
RC64474TM RC64475TM

Ordering Information

IDT79RCXX YY         XXXX                  999     A             A
                                          Speed  Package  Temp range/
Product  Operating   Device
Type     Voltage    Type                                    Process

                                                                                       Blank   Commercial Temperature
                                                                                       I       (0C to +85C Case)

                                                                                               Industrial Temperature
                                                                                               (-40C to +85C Case)

                                                                                       DZ      128-pin QFP
                                                                                       DP
                                                                                               208-pin QFP

                                                                                       180     180 MHz PClk

                                                                                       200     200 MHz PClk

                                                                                       250     250 MHz PClk

                                                                                       474     Embedded Processor
                                                                                       475

                                                                                       V           3.3V +/-5%

                                                                                       79RC64      64-bit Embedded
                                                                                                   Microprocessor

Valid combinations                        128-pin QFP package, Commercial Temperature
       IDT79RC64V474 - 180, 200, 250 DZ   208-pin QFP package, Commercial Temperature
       IDT79RC64V475 - 180, 200, 250 DP   128-pin QFP package, Industrial Temperature
       IDT79RC64V474 - 180, 200, 250 DZI  208-pin QFP package, Industrial Temperature
       IDT79RC64V475 - 180, 200, 250 DPI

                     CORPORATE HEADQUARTERS      for SALES:                                        for Tech Support:
                     2975 Stender Way            800-345-7015 or 408-727-6116                      email: rischelp@idt.com
                     Santa Clara, CA 95054       fax: 408-330-1748                                 phone: 408-492-8208
                                                 www.idt.com
                                                                                                                    April 10, 2001
                     The IDT logo is a registered trademark of Integrated Device Technology, Inc.

                                                           25 of 25
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