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IDT72V3611L15PQF

器件型号:IDT72V3611L15PQF
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

3.3 VOLT CMOS SyncFIFO 64 x 36

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IDT72V3611L15PQF器件文档内容

                                           3.3 VOLT CMOS SyncFIFOTM                                                                                          IDT72V3611
                                           64 x 36

FEATURES:                                                          Available in 132-pin Plastic Quad Flatpack (PQF) or space-saving
                                                                    120-pin Thin Quad Flatpack (PF)
64 x 36 storage capacity
Supports clock frequencies up to 67MHz                           Industrial temperature range (40C to +85C) is available
Fast access times of 10ns                                        Pin and functionally compatible version of the 5V operating
Free-running CLKA and CLKB may be asynchronous or
                                                                    IDT723611
  coincident (permits simultaneous reading and writing of
                                                                  DESCRIPTION:
  data on a single clock edge)
                                                                     The IDT72V3611 is a pin and functionally compatible version of the
Synchronous data buffering from Port A to Port B                IDT723611, designed to run off a 3.3V supply for exceptionally low power
Mailbox bypass register in each direction                       consumption. This device is a monolithic, high-speed, low-power, CMOS
Programmable Almost-Full (AF) and Almost-Empty (AE) flags       Synchronous (clocked) FIFO memory which supports clock frequencies up to
Microprocessor Interface Control Logic                          67MHz and has read access times as fast as 10ns. The 64 x 36 dual-port FIFO
Full Flag (FF) and Almost-Full (AF) flags synchronized by CLKA  buffers data from Port A to Port B. The FIFO operates in IDT Standard mode
Empty Flag (EF) and Almost-Empty (AE) flags synchronized by     and has flags to indicate empty and full conditions, and two programmable flags,
                                                                  Almost-Full (AF) and Almost-Empty (AE), to indicate when a selected number
  CLKB                                                            of words is stored in memory. Communication between each port can take place

Passive parity checking on each Port
Parity Generation can be selected for each Port

FUNCTIONAL BLOCK DIAGRAM

       CLKA                       Port-A
        CSA                       Control
                                   Logic
       W/RA
        ENA                                                                                                                                                          MBF1
        MBA                                                                                                                                                          PEFB
                                                                                                                                                                     PGB
                                                                  Mail 1        Parity
                                                                 Register    Gen/Check                                                                       36

  RST  Reset                                                           RAMInput                                                                                      B0 - B35
ODD/   Logic                                                         ARRAYRegister                                                                                   EF
EVEN                                                                                 Parity                                                                          AE
                                                                  64 x 36               Generation
                                                                                                    Output
                                                           Write Read                                  Register
                                                          Pointer Pointer
                              36
                                                               Status Flag
A0 - A35                                                           Logic

      FF                                   FIFO
      AF
                                                             Programmable
    FS0                                                         Flag Offset
    FS1                                                          Registers

PGA                                          Parity               Mail 2                                                                                       CLKB
PEFA                                       Gen/Check              Register                                                                                      CSB
MBF2                                                                                                                                                            W/RB
                                                                                                                                                    Port-B      ENB
                                                                                                                                                    Control     MBB
                                                                                                                                                     Logic
                                                                                                                                                             4657 drw01
IDT and the IDT logo are registered trademarks of Integrated Device Technology, Inc. SyncFIFO is a trademark of Integrated Device Technology, Inc.
                                                                                                                                                             MAY 2003
COMMERCIAL TEMPERATURE RANGE
                                                                                                                                                                        DSC-4657/1
                                                                                         1

2003 Integrated Device Technology, Inc. All rights reserved. Product specifications subject to change without notice.
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                  COMMERCIAL TEMPERATURE RANGE
64 x 36

DESCRIPTION (CONTINUED)                                                           coincident. The enables for each port are arranged to provide a simple

through two 36-bit mailbox registers. Each mailbox register has a flag to signal  bidirectional interface between microprocessors and/or buses with synchro-
when new mail has been stored. Parity is checked passively on each port and
may be ignored if not desired. Parity generation can be selected for data read    nous control.
from each port. Two or more devices may be used in parallel to create wider          The Full Flag (FF) and Almost-Full (AF) flag of the FIFO are two-stage
data paths.
                                                                                  synchronized to the port clock that writes data into its array (CLKA). The Empty
   The IDT72V3611 is a synchronous (clocked) FIFO, meaning each port              Flag (EF) and Almost-Empty (AE) flag of the FIFO are two-stage synchronized
employs a synchronous interface. All data transfers through a port are gated
to the LOW-to-HIGH transition of a port clock by enable signals. The clocks for   to the port clock that reads data from its array.
each port are independent of one another and can be asynchronous or                  The IDT72V3611 is characterized for operation from 0C to 70C. Industrial

                                                                                  temperature range (40C to +85C) is available by special order. This device
                                                                                  is fabricated using IDT's high speed, submicron CMOS technology.

PIN CONFIGURATION

                                120 A24
                                   119 A25
                                      118 A26
                                         117 VCC
                                            116 A27
                                               115 A28
                                                  114 A29
                                                     113 GND
                                                        112 A30
                                                           111 A31
                                                              110 A32
                                                                 109 A33
                                                                    108 A34
                                                                       107 A35
                                                                          106 GND
                                                                             105 B35
                                                                                104 B34
                                                                                   103 B33
                                                                                      102 B32
                                                                                         101 B31
                                                                                            100 B30
                                                                                               99 GND
                                                                                                  98 B29
                                                                                                     97 B28
                                                                                                        96 B27

                                                                                                           95 VCC
                                                                                                              94 B26
                                                                                                                 93 B25
                                                                                                                    92 B24
                                                                                                                       91 B23

A23 1                                                                                                                         90 B22
A22 2                                                                                                                         89 B21
A21 3                                                                                                                         88 GND
GND 4                                                                                                                          87 B20
A20 5                                                                                                                         86 B19
A19 6                                                                                                                         85 B18
A18 7                                                                                                                         84 B17
A17 8                                                                                                                         83 B16
A16 9                                                                                                                         82 B15
A15 10                                                                                                                        81 B14
A14 11                                                                                                                        80 B13
A13 12                                                                                                                        79 B12
A12 13                                                                                                                        78 B11
A11 14                                                                                                                        77 B10
A10 15
GND 16                                                                                                                         76 GND
   A9 17
   A8 18                                                                                                                       75 B9
   A7 19
VCC 20                                                                                                                        74 B8
   A6 21
   A5 22                                                                                                                       73 B7
   A4 23
   A3 24                                                                                                                       72 VCC
GND 25
   A2 26                                                                                                                       71 B6
   A1 27
   A0 28                                                                                                                       70 B5
  NC 29                                                                                                                        69 B4
  NC 30                                                                                                                        68 B3
                                                                                                                               67 GND
                                                                                                                               66 B2
                                                                                                                               65 B1
                                                                                                                               64 B0
                                                                                                                               63 EF
                                                                                                                               62 AE
                                                                                                                               61 NC

NOTE:                           AF 31                                                                                          4657 drw 02
1. NC = No internal connection     FF 32
                                      CSA 33
                                         ENA 34
                                            CLKA 35
                                               W/RA 36
                                                  VCC 37
                                                     PGA 38
                                                        PEFA 39
                                                           MBF2 40
                                                              MBA 41
                                                                 FS1 42
                                                                    FS0 43
                                                                       ODD/EVEN 44
                                                                          RST 45
                                                                              GND 46
                                                                                NC 47
                                                                                    NC 48
                                                                                      NC 49
                                                                                          NC 50
                                                                                             MBB 51
                                                                                               MBF1 52
                                                                                                  PEFB 53
                                                                                                      PGB 54
                                                                                                         VCC 55
                                                                                                           W/RB 56
                                                                                                               CLKB 57
                                                                                                                  ENB 58
                                                                                                                     CSB 59
                                                                                                                        NC 60

                                  TQFP (PN120-1, order code: PF)
                                               TOP VIEW

                                                    2
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                                                                                  COMMERCIAL TEMPERATURE RANGE
64 x 36

PIN CONFIGURATION (CONTINUED)

        17 AF       14 ENA13 CLKA    11 VCC10 PGA  GND     6 MBA  5 FS1  4 FS0       1 GND132 NC131 NC130 NC129 NC128 MBB     126 GND     124 PGB  123 VCC     121 CLKB  120 ENB119 CSB  118 NC  117 NC
           16 FF            12 W/RA          9 PEFA  MBF2                  3 ODD/EVEN                               127 MBF1    125 PEFB             122 W/RB
              15 CSA                                                          2 RST
                                                     8
                                                        7

GND 18                                                                                 *                                                                                                         116     GND
                                                                                                                                                                                                 115     AE
NC 19                                                                                                                                                                                            114     EF
NC 20

A0 21                                                                                                                                                                                            113 B0

A1 22                                                                                                                                                                                            112 B1

A2 23                                                                                                                                                                                            111 B2

GND 24                                                                                                                                                                                           110 GND

A3 25                                                                                                                                                                                            109 B3

A4 26                                                                                                                                                                                            108 B4

A5 27                                                                                                                                                                                            107 B5

A6 28                                                                                                                                                                                            106 B6

VCC 29                                                                                                                                                                                           105 VCC

A7 30                                                                                                                                                                                            104 B7

A8 31                                                                                                                                                                                            103 B8

A9 32                                                                                                                                                                                            102 B9

GND 33                                                                                                                                                                                           101 GND

A10 34                                                                                                                                                                                           100 B10

A11 35                                                                                                                                                                                           99 B11

VCC 36                                                                                                                                                                                           98 VCC

A12 37                                                                                                                                                                                           97 B12

A13 38                                                                                                                                                                                           96 B13

A14 39                                                                                                                                                                                           95 B14

GND 40                                                                                                                                                                                           94 GND

A15 41                                                                                                                                                                                           93 B15

A16 42                                                                                                                                                                                           92 B16

A17 43                                                                                                                                                                                           91 B17

A18 44                                                                                                                                                                                           90 B18

A19 45                                                                                                                                                                                           89 B19

A20 46                                                                                                                                                                                           88 B20

GND 47                                                                                                                                                                                           87 GND

A21 48                                                                                                                                                                                           86 B21

A22 49                                                                                                                                                                                           85 B22

A23 50                                                                                                                                                                                           84 B23
VCC 51
   A24 52
      A25 53
         A26 54
            GND 55
               A27 56
                  A28 57
                     A29 58
                        VCC 59
                           A30 60
                              A31 61
                                 A32 62
                                    GND 63
                                       A33 64
                                          A34 65
                                             A35 66
                                                GND 67
                                                   B35 68
                                                      B34 69
                                                         B33 70
                                                             GND 71
                                                                B32 72
                                                                   B31 73
                                                                      B30 74
                                                                         VCC 75
                                                                            B29 76
                                                                               B28 77
                                                                                  B27 78
                                                                                     GND 79
                                                                                        B26 80
                                                                                           B25 81
                                                                                              B24 82
                                                                                                 VCC 83

                                                                                                                                                                                                         4657 drw 03

NOTE:
1. NC = No internal connection

                                                                      PQFP (PQ132-1, order code: PQF)
                                                                                    TOP VIEW

*Electrical pin 1 in center of beveled edge. Pin 1 identifier in corner.

                                                                                       3
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                  COMMERCIAL TEMPERATURE RANGE
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PIN DESCRIPTION

Symbol        Name                I/O          Description
A0-A35   Port-A Data
AE       Almost-Empty Flag         I/O 36-bit bidirectional data port for side A.

AF       Almost-Full Flag          O Programmable Almost-Empty flag synchronized to CLKB. It is LOW when the number of words
                                           in the FIFO is less than or equal to the value in the offset register, X.

                                   O Programmable Almost-Full flag synchronized to CLKA. It is LOW when the number of empty
                                          locations in the FIFO is less than or equal to the value in the Offset register, X.

B0-B35   Port-B Data.              I/O 36-bit bidirectional data port for side B.
CLKA     Port-A Clock
                                   I CLKA is a continuous clock that synchronizes all data transfers through port-A and can be
                                          asynchronous or coincident to CLKB. FF and AF are synchronized to the LOW-to-HIGH

                                          transition of CLKA.

CLKB     Port-B Clock              I CLKB is a continuous clock that synchronizes all data transfers through port-B and can be
                                           asynchronous or coincident to CLKA. EF and AE are synchronized totheLOW-to-HIGH
CSA      Port-A Chip Select                transition of CLKB.

CSB      Port-B Chip Select        I CSAmust be LOW to enable a LOW-to-HIGH transition of CLKA to read or write data on port-A.
                                          The A0-A35 outputs are in the high-impedance state when CSA is HIGH.
EF       Empty Flag
                                   I CSBmust be LOW to enable a LOW-to-HIGH transition of CLKB to read or write data on port-B.
                                          The B0-B35 outputs are in the high-impedance state when CSB is HIGH.

                                   O EFis synchronized to the LOW-to-HIGH transition of CLKB. When EFis LOW, the FIFO is empty,
                                          and reads from its memory are disabled. Data can be read from the FIFO to its output register
                                          when EF is HIGH. EF is forced LOW when the device is reset and is set HIGH by the second
                                          LOW-to-HIGH transition of CLKB after data is loaded into empty FIFO memory.

ENA      Port-A Enable             I ENA must be HIGH to enable a LOW-to-HIGH transition of CLKA to read or write data on port-A.

ENB      Port-B Enable             I ENB must be HIGH to enable a LOW-to-HIGH transition of CLKB to read or write data on port-B.

FF       Full Flag                 O FF is synchronized to the LOW-to-HIGH transition of CLKA. When FF is LOW, the FIFO is full, and
                                          writes to its memory are disabled. FF is forced LOW when the device is reset and is set HIGH by
FS1, FS0 Flag-OffsetSelects               the second LOW-to-HIGH transition of CLKA after reset.

                                   I The LOW-to-HIGH transition of RST latches the values of FS0 and FS1, which loads one of four
                                          preset values into the Almost-Full and Almost-Empty Offset register (X).

MBA      Port-A Mailbox Select     I A HIGH level on MBA chooses a mailbox register for a port-A read or write operation.

MBB      Port-B Mailbox Select        I      A HIGH level on MBB chooses a mailbox register for a port-B read or write operation. When the
                                      O      B0-B35 outputs are active, a HIGH level on MBB selects data from the mail1 register for output,
MBF1     Mail1 Register Flag                 and a LOW level selects the FIFO output register data for output.
                                      O
MBF2     Mail2 Register Flag                 MBF1 is set LOW by a LOW-to-HIGH transition of CLKA that writes data to the mail1 register. Writes
                                      I      to the mail1 register are inhibited while MBF1 is set LOW. MBF1 is set HIGH by a LOW-to-HIGH
ODD/     Odd/Even Parity              O      transition of CLKB when a port-B read is selected and MBB is HIGH. MBF1 is set HIGH when the
EVEN     Select                    [Port A)  device is reset.

PEFA     Port-A Parity Error                 MBF2 is set LOW by a LOW-to-HIGH transition of CLKB that writes data to the mail2 register. Writes
         Flag                                to the mail2 register are inhibited while MBF2 is LOW. MBF2 is set HIGH by a LOW-to-HIGH
                                             transition of CLKA when a port-A read is selected and MBA is HIGH. MBF2 is set HIGH when the
                                             device is reset.

                                             Odd parity is checked on each port when ODD/EVEN is HIGH, and even parity is checked when
                                             ODD/EVEN is LOW. ODD/EVEN also selects the type of parity generated for each port if parity
                                             generation is enabled for a read operation.

                                             When any byte applied to terminals A0-A35 fails parity, PEFA is LOW. Bytes are organized as
                                             A0-A8, A9-A17, A18-A26, and A27-A35, with the most significant bit of each byte serving as the
                                             parity bit. The type of parity checked is determined by the state of the ODD/EVEN input. The
                                             parity trees used to check the A0-A35 inputs are shared by the mail2 register to generate parity if
                                             parity generation is selected by PGA. Therefore, if a mail2 read with parity generation is setup by
                                             having CSA LOW, ENA HIGH, W/RA LOW, MBA HIGH, and PGA HIGH, the PEFA flag is forced
                                             HIGH regardless of the state of A0-A35 inputs.

                                             4
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PIN DESCRIPTION (CONTINUED)

Symbol           Name          I/O                                                    Description
PEFB                           O
        Port-B Parity Error  (Port B)  When any byte applied to terminals B0-B35 fails parity, PEFB is LOW. Bytes are organized as
        Flag                           B0-B8, B9-B17, B18-B26, B27-B35, with the most significant bit of each byte serving as the parity
                                I      bit. The type of parity checked is determined by the state of the ODD/EVEN input. The parity
PGA Port-A Parity                      trees used to check the B0-B35 inputs are shared by the mail1 register to generate parity if parity
            Generation          I      generation is selected by PGB. Therefore, if a mail1 read with parity generation is setup by
                                       having CSB LOW, ENB HIGH, W/RB LOW, MBB HIGH, and PGB HIGH, the PEFB flag is forced
PGB Port-B Parity               I      HIGH regardless of the state of the B0-B35 inputs
            Generation
                                I      Parity is generated for mail2 register reads from port A when PGA is HIGH. The type of parity
RST     Reset                   I      generated is selected by the state of the ODD/EVEN input. Bytes are organized as A0-A8,
                                       A9-A17, A18-A26, and A27-A35. The generated parity bits are output in the most significant bit
W/RA    Port-A Write/Read              of each byte.
W/RB    Select
                                       Parity is generated for data reads from port B when PGB is HIGH. The type of parity generated
        Port-B Write/Read              is selected by the state of the ODD/EVEN input. Bytes are organized as B0-B8, B9-B17,
        Select                         B18-B26, and B27-B35. The generated parity bits areoutputinthemostsignificantbitof
                                       each byte.

                                       To reset the device, four LOW-to-HIGH transitions of CLKA and four LOW-to-HIGH transitions of
                                       CLKB must occur while RST is LOW. This sets the AF, MBF1, and MBF2 flags HIGH and the
                                       EF, AE, and FF flags LOW. The LOW-to-HIGH transition of RST latches the status of the FS1
                                       and FS0 inputs to select Almost-Full and Almost-Empty flag offset.

                                       A HIGH selects a write operation and a LOW selects a read operation on port A for a
                                       LOW-to-HIGH transition of CLKA. The A0-A35 outputs are in the high-impedance state
                                       when W/RA is HIGH.

                                       A HIGH selects a write operation and a LOW selects a read operation on port B for a
                                       LOW-to-HIGH transition of CLKB. The B0-B35 outputs are in the high-impedance state
                                       when W/RB is HIGH.

                                       5
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ABSOLUTE MAXIMUM RATINGS OVER OPERATING FREE-AIR
TEMPERATURE RANGE (Unless otherwise noted)(1)

Symbol                                   Rating                                                                           Commercial        Unit

VCC     Supply Voltage Range                                                                                              0.5 to +4.6      V

VI(2)   Input Voltage Range                                                                                               0.5 to VCC+0.5   V

VO(2)   Output Voltage Range                                                                                              0.5 to VCC+0.5   V

IIK     Input Clamp Current, (VI < 0 or VI > VCC)                                                                              20          mA

IOK     Output Clamp Current, (VO = < 0 or VO > VCC)                                                                           50          mA

IOUT    Continuous Output Current, (VO = 0 to VCC)                                                                             50          mA

ICC     Continuous Current Through VCC or GND                                                                                  500         mA

TSTG Storage Temperature Range                                                                                            65 to 150        C

NOTES:
1. Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. These are stress ratings only and functional operation of the device at

   these or any other conditions beyond those indicated under "Recommended Operating Conditions" is not implied. Exposure to absolute-maximum-rated conditions for extended
   periods may affect device reliability.
2. The input and output voltage ratings may be exceeded provided the input and output current ratings are observed.

RECOMMENDED OPERATING

CONDITIONS

Symbol  Parameter                 Min. Typ. Max. Unit

VCC Supply Voltage                       3.0 3.3 3.6     V

VIH High-Level Input Voltage             2 -- VCC+0.5 V

VIL Low-Level Input Voltage              ----       0.8  V

IOH High-Level Output Current            ----       4 mA

IOL Low-Level Output Current             ----       8    mA

TA OperatingFree-Air                     0--        70   C
       Temperature

ELECTRICAL CHARACTERISTICS OVER RECOMMENDED OPERATING

FREE-AIR TEMPERATURE RANGE (Unless otherwise noted)

                                                                                                                               IDT72V3611

                                                                                                                               Commercial

                                                                                                                          tCLK = 15, 20 ns

Symbol                        Parameter                               Test Conditions                                     Min. Typ.(1) Max. Unit

VOH Output Logic "1" Voltage                             VCC = 3.0V,  IOH = 4 mA                                         2.4        --     --V

VOL     Output Logic "0" Voltage                         VCC = 3.0V,  IOL = 8 mA                                          --         -- 0.5 V

ILI     Input Leakage Current (Any Input)                VCC = 3.6V,  VI = VCC or 0                                       --         -- 5 A

ILO     Output Leakage Current                           VCC = 3.6V,  VO = VCC or 0                                       --         -- 5 A

ICC(2) Standby Current                                   VCC = 3.6V,  VI = VCC - 0.2V or 0                                --         -- 500 A

CIN     Input Capacitance                                VI = 0,      f = 1 MHz                                           --         4      -- pF

COUT OutputCapacitance                                   VO = 0,      f = 1 MHZ                                           --         8      -- pF

NOTES:
1. All typical values are at VCC = 3.3V, TA = 25C.
2. For additional ICC information, see Figure 1, Typical Characteristics: Supply Current (ICC) vs. Clock Frequency (fS).

                                                                  6
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DETERMINING ACTIVE CURRENT CONSUMPTION AND POWER DISSIPATION

     The ICC(f) data for the graph was taken while simultaneously reading and writing the FIFO on the IDT72V3611 with CLKA and CLKB operating at frequency
fS. All data inputs and data outputs change state during each clock cycle to consume the highest supply current. Data outputs were disconnected to normalize
the graph to a zero-capacitance load. Once the capacitance load per data-output channel is known, the power dissipation can be calculated with the equation
below.

CALCULATING POWER DISSIPATION

                          With ICC(f) taken from Figure 1, the maximum power dissipation (PT) of the IDT72V3611 may be calculated by:

                          PT = VCC x ICC(f) + (CL x (VOH - VOL)2 x fO)

                                                          N

                          where:

                          N       =  number of outputs = 36

                          CL      =  output capacitance load

                          fO      =  switching frequency of an output

                          VOH =      output high-level voltage

                          VOL =      output low-level voltage

     When no read or writes are occurring on this device, the power dissipated by a single clock (CLKA or CLKB) input running at frequency fS is
calculated by:

          PT = VCC x fS x 0.025 mA/MHz

                          150

                                     fdata = 1/2 fS

                          125        TA = 25 C

ICC(f) Supply Current mA             CL = 0 pF                                                    VCC = 3.6V
                                                                                                                      VCC = 3.0V
                                                                        VCC = 3.3V

                          100

                          75

                          50

                          25

                          0

                               0     10         20                      30          40            50                                   60         70

                                                                        fS  Clock Frequency  MHz                                           4657 drw 04

                                     Figure 1. Typical Characteristics: Supply Current (ICC) vs. Clock Frequency (fS)
                                                                                         7
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                 COMMERCIAL TEMPERATURE RANGE
64 x 36

TIMING REQUIREMENTS OVER RECOMMENDED RANGES OF SUPPLY
VOLTAGE AND OPERATING FREE-AIR TEMPERATURES

                                                                  IDT72V3611L15  IDT72V3611L20

Symbol                  Parameter                                 Min.  Max.     Min.  Max.                                                                        Unit

fS         Clock Frequency, CLKA or CLKB                               66.7          50                                                                          Mhz

tCLK       Clock Cycle Time, CLKA or CLKB                         15            20                                                                               Mhz

tCLKH      Pulse Duration, CLKA or CLKB HIGH                      6             8                                                                                ns

tCLKL      Pulse Duration, CLKA or CLKB LOW                       6             8                                                                                ns

tDS        Setup Time, A0-A35 before CLKA and B0-B35              4             5                                                                                ns

           before CLKB

tENS1      CSA, W/RA, before CLKA; CSB, W/RB before CLKB          6             6                                                                                ns

tENS2      ENA before CLKA; ENB before CLKB                       4             5                                                                                ns
tENS3      MBA before CLKA; ENB before CLKB
tPGS       Setup Time, ODD/EVEN and PGB before CLKB(1)            4             5                                                                                ns
tRSTS      Setup Time, RST LOW before CLKA or CLKB(2)
tFSS       Setup Time, FS0 and FS1 before RST HIGH                4             5                                                                                ns

                                                                  5             6                                                                                ns

                                                                  5             6                                                                                ns

tDH        Hold Time, A0-A35 after CLKA and B0-B35 after CLKB     1             1                                                                                ns

tENH1      CSA, W/RA after CLKA; CSB, W/RB after CLKB             1             1                                                                                ns

tENH2      ENA after CLKA; ENB after CLKB                         1              1                                                                                 ns

tENH3      MBA after CLKA; MBB after CLKB                         1              1                                                                                 ns
tPGH       Hold Time, ODD/EVEN and PGB after CLKB(1)
tRSTH      Hold Time, RST LOW after CLKA or CLKB(2)               0             0                                                                                ns
tFSH       Hold Time, FS0 and FS1 after RST HIGH
                                                                  6             6                                                                                ns

                                                                  4             4                                                                                ns

tSKEW1(3)  Skew Time, between CLKA and CLKB                       8             8                                                                                ns
           for EF, FF

tSKEW2(3,4) Skew Time, between CLKA and CLKB                      14            16                                                                               ns
              for AE, AF

NOTES:
1. Only applies for a rising edge of CLKB that does a FIFO read.
2. Requirement to count the clock edge as one of at least four needed to reset a FIFO.
3. Skew time is not a timing constraint for proper device operation and is only included to illustrate the timing relationship between CLKA cycle and CLKB cycle.
4. Design simulated, not tested.

                                                               8
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                                             COMMERCIAL TEMPERATURE RANGE
64 x 36

SWITCHING CHARACTERISTICS OVER RECOMMENDED RANGES OF SUPPLY
VOLTAGE AND OPERATING FREE-AIR TEMPERATURE, CL = 30 pF

                                                                                              IDT72V3611L15  IDT72V3611L20

Symbol    Parameter                                                                           Min.  Max.     Min.  Max.     Unit

fS        Clock Frequency, CLKA or CLKB                                                            66.7          50       MHz

tA        Access Time, CLKB to B0-B35                                                         2     10       2     12       ns

tWFF      Propagation Delay Time, CLKA to FF                                                  2     10       2     12       ns

tREF      Propagation Delay Time, CLKB to EF                                                  2     10       2     12       ns

tPAE      Propagation Delay Time, CLKB to AE                                                  2     10       2     12       ns

tPAF      Propagation Delay Time, CLKA to AF                                                  2     10       2     12       ns

tPMF      Propagation Delay Time, CLKA to MBF1 LOW or                                         1     9        1     12       ns

          MBF2 HIGH and CLKB to MBF2 LOW or MBF1 HIGH

tPMR      Propagation Delay Time, CLKA to B0-B35(1)                                           2     10       3     12       ns

          and CLKB to A0-A35(2)

tMDV      Propagation Delay Time, MBB to B0-B35 Valid                                         1     10       1     11.5     ns
tPDPE
          Propagation Delay Time, A0-A35 Valid to PEFA                                        2     10       2     11       ns
          Valid; B0-B35 Valid to PEFB Valid

tPOPE     Propagation Delay Time, ODD/EVEN to PEFA                                            2     10       2     12       ns
          and PEFB

tPOPB(3)  Propagation Delay Time, ODD/EVEN to Parity                                          2     10       2     12       ns
          Bits (A8, A17, A26, A35) and (B8, B17, B26, B35)

tPEPE     Propagation Delay Time, CSA, ENA, W/RA,                                             1     10       1     12       ns

          MBA, or PGA to PEFA; CSB, ENB, W/RB,

          MBB, or PGB to PEFB

tPEPB(3)  Propagation Delay Time, CSA, ENA W/RA,                                              2     10       2     12       ns

          MBA, or PGA to Parity Bits (A8, A17, A26,
          A35); CSB, ENB, W/RB, MBB, or PGB to Parity

          Bits (B8, B17, B26, B35)

tRSF      Propagation Delay Time, RST to AE LOW and                                           1     15       1     20       ns

          (AF, MBF1, MBF2) HIGH

tEN       Enable Time, CSA and W/RA LOW to A0-A35 Active                                      2     10       2     12       ns

          and CSB LOW and W/RB HIGH to B0-B35 Active

tDIS      Disable Time, CSA or W/RA HIGH to A0-A35                                            1     9        1     10       ns

          at high impedance and CSB HIGH or W/RB

          LOW to B0-B35 at high impedance

NOTES:
1. Writing data to the mail1 register when the B0-B35 outputs are active and MBB is HIGH.
2. Writing data to the mail2 register when the A0-A35 outputs are active and MBA is HIGH.
3. Only applies when reading data from a mail register.

                                                                                           9
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                                        COMMERCIAL TEMPERATURE RANGE
64 x 36

SIGNAL DESCRIPTION                                                                 (FS0, FS1) inputs. The values that can be loaded into the register are shown
                                                                                   in Table 1. For the relevant Reset timing and preset value loading timing
RESET ( RST )                                                                      diagram, see Figure 2. The relevant Write timing diagram for Port A can be found
    The IDT72V3611 is reset by taking the Reset (RST) input LOW for at             in Figure 3.

least four port-A clock (CLKA) and four port B clock (CLKB) LOW-to-HIGH            FIFO WRITE/READ OPERATION
transitions. The reset input can switch asynchronously to the clocks. A device         The state of the port-A data (A0-A35) outputs is controlled by the port-
reset initializes the internal read and write pointers of the FIFO and forces the
Full Flag (FF) LOW, the Empty Flag (EF) LOW, the Almost-Empty flag (AE) LOW,       A Chip Select (CSA) and the port-A Write/Read select (W/RA). The A0-A35
and the Almost-Full flag (AF) HIGH. A reset also forces the Mailbox Flags          outputs are in the high-impedance state when either CSA or W/RA is HIGH.
(MBF1, MBF2) HIGH. After a reset, FF is set HIGH after two LOW-to-HIGH             The A0-A35 outputs are active when both CSA and W/RA are LOW. Data
transitions of CLKA. The device must be reset after power up before data is        is loaded into the FIFO from the A0-A35 inputs on a LOW-to-HIGH transition
written to its memory.                                                             of CLKA when CSA is LOW, W/RA is HIGH, ENA is HIGH, MBA is LOW, and
                                                                                   FF is HIGH (see Table 2).
    A LOW-to-HIGH transition on the RST input loads the Almost-Full and
Almost-Empty Offset register (X) with the value selected by the Flag Select            The port-B control signals are identical to those of port A. The state of
                                                                                   the port-B data (B0-B35) outputs is controlled by the port-B Chip Select
TABLE 1 FLAG PROGRAMMING                                                         (CSB) and the port-B Write/Read select (W/RB). The B0-B35 outputs are in
                                                                                   the high-impedance state when either CSB or W/RB is HIGH. The B0-B35
Almost-Full and          FS1          FS0     RST                                 outputs are active when both CSB and W/RB are LOW. Data is read from the
Almost-Empty Flag                                                                  FIFO to the B0-B35 outputs by a LOW-to-HIGH transition of CLKB when CSB
Offset Register (X)                                                                is LOW, W/RB is LOW, ENB is HIGH, MBB is LOW, and EF is HIGH (see Table
                                                                                   3). The relevant Read timing diagram for Port B can be found in Figure 4.
     16                   H            H         
                                                                                       The setup and hold-time constraints to the port clocks for the port Chip
     12                   H            L                                           Selects (CSA, CSB) and Write/Read selects (W/RA, W/RB) are only for enabling
                                                                                   write and read operations and are not related to HIGH-impedance control of
     8                    L            H                                           the data outputs. If a port enable is LOW during a clock cycle, the port's Chip
                                                                                   Select and Write/Read select can change states during the setup and hold-time
     4                    L            L                                           window of the cycle.

TABLE 2 PORT-A ENABLE FUNCTION TABLE

CSA     W/RA         ENA          MBA       CLKA                                   Data A (A0-A35) I/O        Port Functions
                                                                                                                    None
H        X           X            X         X                                          Input                        None

L        H           L            X         X                                          Input                      FIFO Write
                                                                                                                  Mail1 Write
L        H           H            L                                                    Input
                                                                                                                    None
L        H           H            H                                                    Input                        None
                                                                                                                    None
L        L           L            L         X                                          Output           Mail2 Read (set MBF2 HIGH)

L        L           H            L                                                    Output

L        L           L            H         X                                          Output

L        L           H            H                                                    Output

TABLE 3 PORT-B ENABLE FUNCTION TABLE

CSB     W/RB         ENB          MBB       CLKB                                   Data B (B0-B35) I/O        Port Functions
                                                                                                                    None
H        X           X            X         X                                          Input                        None
                                                                                                                    None
L        H           L            X         X                                          Input
                                                                                                                  Mail2 Write
L        H           H            L                                                    Input                        None

L        H           H            H                                                    Input                     FIFO Read
                                                                                                                    None
L        L           L            L         X                                          Output
                                                                                                        Mail1 Read (set MBF1 HIGH)
L        L           H            L                                                    Output

L        L           L            H         X                                          Output

L        L           H            H                                                    Output

                                                                                   10
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                        COMMERCIAL TEMPERATURE RANGE
64 x 36

SYNCHRONIZED FIFO FLAGS                                                                     A LOW-to-HIGH transition on CLKA begins the first synchronization cycle
    Each FIFO flag is synchronized to its port clock through two flip-flop stages.      of a read if the clock transition occurs at time tSKEW1 or greater after the read.
                                                                                        Otherwise, the subsequent clock cycle can be the first synchronization cycle (see
This is done to improve the flags' reliability by reducing the probability of           Figure 6).
metastable events on their outputs when CLKA and CLKB operate asynchro-
nously to one another. FF and AF are synchronized to CLKA. EF and AE are                ALMOST-EMPTY FLAG ( AE )
synchronized to CLKB. Table 4 shows the relationship to the flags to the FIFO.              The FIFO Almost-Empty flag is synchronized to the port clock that reads

EMPTY FLAG ( EF )                                                                       data from its array (CLKB). The state machine that controls the AE flag monitors
    The FIFO Empty Flag is synchronized to the port clock that reads data from          a write pointer and read pointer comparator that indicates when the FIFO
                                                                                        memory status is almost-empty, almost-empty+1, or almost-empty+2. The
its array (CLKB). When the EF is HIGH, new data can be read to the FIFO output          almost-empty state is defined by the value of the Almost-Full and Almost-Empty
register. When the EF is LOW, the FIFO is empty and attempted FIFO reads                Offset register (X). This register is loaded with one of four preset values during
are ignored.                                                                            a device reset (see the Reset section). The AE flag is LOW when the FIFO
                                                                                        contains X or less words in memory and is HIGH when the FIFO contains (X+1)
    The FIFO read pointer is incremented each time a new word is clocked                or more words.
to its output register. The state machine that controls an EF monitors a write
pointer and read pointer comparator that indicates when the FIFO memory                     Two LOW-to-HIGH transitions on the port-B clock (CLKB) are required
status is empty, empty+1, or empty+2. A word written to the FIFO can be read            after a FIFO write for the AE flag to reflect the new level of fill. Therefore, the
to the FIFO output register in a minimum of three port-B clock (CLKB) cycles.           AE flag of a FIFO containing (X+1) or more words remains LOW if two CLKB
Therefore, an EF is LOW if a word in memory is the next data to be sent to the          cycles have not elapsed since the write that filled the memory to the (X+1) level.
FIFO output register and two CLKB cycles have not elapsed since the time the            The AE flag is set HIGH by the second CLKB LOW-to-HIGH transition after the
word was written. The EF of the FIFO is set HIGH by the second LOW-to-HIGH              FIFO write that fills memory to the (X+1) level. A LOW-to-HIGH transition on
transition of CLKB, and the new data word can be read to the FIFO output                CLKB begins the first synchronization cycle if it occurs at time tSKEW2 or greater
register in the following cycle.                                                        after the write that fills the FIFO to (X+1) words. Otherwise, the subsequent CLKB
                                                                                        cycle can be the first synchronization cycle (see Figure 7).
    A LOW-to-HIGH transition on CLKB begins the first synchronized cycle of
a write if the clock transition occurs at time tSKEW1 or greater after the write.       ALMOST-FULL FLAG ( AF )
Otherwise, the subsequent CLKB cycle can be the first synchronization cycle                 The FIFO Almost-Full flag is synchronized to the port clock that writes
(see Figure 5).
                                                                                        data to its array (CLKA). The state machine that controls an AF flag monitors
FULL FLAG ( FF )                                                                        a write pointer and read pointer comparator that indicates when the FIFO
    The FIFO Full Flag is synchronized to the port clock that writes data to its        memory status is almost-full, almost- full-1, or almost-full-2. The almost-full state
                                                                                        is defined by the value of the Almost-Full and Almost-Empty Offset register (X).
array (CLKA). When the FF is HIGH, a FIFO memory location is free to receive            This register is loaded with one of four preset values during a device reset (see
new data. No memory locations are free when the FF is LOW and attempted                 the Reset section). The AF flag is LOW when the FIFO contains (64-X) or more
writes to the FIFO are ignored.                                                         words in memory and is HIGH when the FIFO contains [64-(X+1)] or less words.

    Each time a word is written to the FIFO, its write pointer is incremented. The          Two LOW-to-HIGH transitions on the port-A clock (CLKA) are required
state machine that controls the FF monitors a write pointer and read pointer            after a FIFO read for the AF flag to reflect the new level of fill. Therefore, the
comparator that indicates when the FIFO memory status is full, full-1, or full-2.       AF flag of a FIFO containing [64-(X+1)] or less words remains LOW if two CLKA
From the time a word is read from the FIFO, its previous memory location is             cycles have not elapsed since the read that reduced the number of words in
ready to be written in a minimum of three port-A clock cycles. Therefore, a FF          memory to [64-(X+1)]. The AF flag is set HIGH by the second CLKA LOW-to-
is LOW if less than two CLKA cycles have elapsed since the next memory write            HIGH transition after the FIFO read that reduces the number of words in memory
location has been read. The second LOW-to-HIGH transition on CLKA after                 to [64-(X+1)]. A LOW-to-HIGH transition on CLKA begins the first synchroni-
the read sets the FF HIGH and data can be written in the following clock cycle.         zation cycle if it occurs at time tSKEW2 or greater after the read that reduces the
                                                                                        number of words in memory to [64-(X+1)]. Otherwise, the subsequent CLKA
TABLE 4 FIFO FLAG OPERATION                                                           cycle can be the first synchronization cycle (see Figure 8).

                     Synchronized     Synchronized                                      MAILBOX REGISTERS
                                                                                            Two 36-bit bypass registers are on the IDT72V3611 to pass command and
Number of Words         to CLKB       to CLKA
   in the FIFO                                                                          control information between port A and port B. The Mailbox select (MBA, MBB)
         0           EF           AE  AF                                   FF           inputs choose between a mail register and a FIFO for a port data transfer
       1 to X                                                                           operation. A LOW-to-HIGH transition on CLKA writes A0-A35 data to the mail1
                     L            L   H                                    H            register when port-A write is selected by CSA, W/RA, and ENA with MBA HIGH.
(X+1) to [64-(X+1)]                                                                     A LOW-to-HIGH transition on CLKB writes B0-B35 data to the mail2 register
    (64-X) to 63     H            L   H                                    H            when port-B write is selected by CSB, W/RB, and ENB with MBB HIGH. Writing
         64                                                                             data to a mail register sets its corresponding flag (MBF1 or MBF2) LOW.
                     H            H   H                                    H            Attempted writes to a mail register are ignored while its mail flag is LOW.

                     H            H   L                                    H                When the port-B data (B0-B35) outputs are active, the data on the bus
                                                                                        comes from the FIFO output register when the port-B Mailbox select (MBB) input
                     H            H   L                                    L            is LOW and from the mail1 register when MBB is HIGH. Mail2 data is always

NOTE:
1. X is the value in the Almost-Empty flag and Almost-Full flag register.

                                                                                    11
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                          COMMERCIAL TEMPERATURE RANGE
64 x 36

present on the port-A data (A0-A35) outputs when they are active. The Mail1           HIGH, and PGB HIGH, the port-B Parity Error Flag (PEFB) is held HIGH
Register Flag (MBF1) is set HIGH by a LOW-to-HIGH transition on CLKB when             regardless of the levels applied to the B0-B35 inputs.
a port-B read is selected by CSB, W/RB, and ENB with MBB HIGH. The Mail2
Register Flag (MBF2) is set HIGH by a LOW-to-HIGH transition on CLKA when             PARITY GENERATION
a port-A read is selected by CSA, W/RA, and ENA with MBA HIGH. The data                   A HIGH level on the port-A Parity Generate select (PGA) or port-B Parity
in a mail register remains intact after it is read and changes only when new data
is written to the register. For relevant mail register and mail register flag timing  Generate select (PGB) enables the IDT72V3611 to generate parity bits for
diagrams, see Figure 9 and Figure 10.                                                 port reads from a FIFO or mailbox register. Port-A bytes are arranged as A0-
                                                                                      A8, A9-A17, A18-A26, and A27-A35, with the most significant bit of each byte
PARITY CHECKING                                                                       used as the parity bit. Port-B bytes are arranged as B0-B8, B9-B17, B18-B26,
    The port-A (A0-A35) inputs and port-B (B0-B35) inputs each have four              and B27-B35, with the most significant bit of each byte used as the parity bit. A
                                                                                      write to a FIFO or mail register stores the levels applied to all thirty-six inputs
parity trees to check the parity of incoming (or outgoing) data. A parity failure     regardless of the state of the Parity Generate select (PGA, PGB) inputs. When
on one or more bytes of the input bus is reported by a LOW level on the port          data is read from a port with parity generation selected, the lower eight bits of
Parity Error Flag (PEFA, PEFB). Odd or even parity checking can be selected,          each byte are used to generate a parity bit according to the level on the ODD/
and the Parity Error Flags can be ignored if this feature is not desired.             EVEN select. The generated parity bits are substituted for the levels originally
                                                                                      written to the most significant bits of each byte as the word is read to the data
    Parity status is checked on each input bus according to the level of the Odd/     outputs.
Even parity (ODD/EVEN) select input. A parity error on one or more bytes
of a port is reported by a LOW level on the corresponding port Parity Error Flag          Parity bits for FIFO data are generated after the data is read from the FIFO
(PEFA, PEFB) output. Port-A bytes are arranged as A0-A8, A9-A17, A18-                 RAM and before the data is written to the output register. Therefore, the port-
A26, and A27-A35, and port-B bytes are arranged as B0-B8, B9-B17, B18-                B Parity Generate select (PGB) and ODD/EVEN have setup and hold time
B26, and B27-B35. When Odd/Even parity is selected, a port Parity Error Flag          constraints to the port-B clock (CLKB) for a rising edge of CLKB used to read
(PEFA, PEFB) is LOW if any byte on the port has an odd/even number of LOW             a new word to the FIFO output register.
levels applied to its bits.
                                                                                          The circuit used to generate parity for the mail1 data is shared by the port-
    The four parity trees used to check the A0-A35 inputs are shared by the           B bus (B0-B35) to check parity and the circuit used to generate parity for the
mail2 register when parity generation is selected for port-A reads                    mail2 data is shared by the port-A bus (A0-A35) to check parity. The shared
(PGA=HIGH). When port-A read from the mail2 register with parity generation           parity trees of a port are used to generate parity bits for the data in a mail register
is selected with CSA LOW, ENA HIGH, W/RA LOW, MBA HIGH, and PGA                       when the port Write/Read select (W/RA, W/RB) input is LOW, the port Mail select
HIGH, the port-A Parity Error Flag (PEFA) is held HIGH regardless of the levels       (MBA, MBB) input is HIGH, Chip Select (CSA, CSB) is LOW, Enable (ENA,
applied to the A0-A35 inputs. Likewise, the parity trees used to check the B0-        ENB) is HIGH, and the port Parity Generate select (PGA, PGB) is HIGH.
B35 inputs are shared by the mail1 register when parity generation is selected        Generating parity for mail register data does not change the contents of the
for port-B reads (PGB=HIGH). When a port-B read from the mail1 register with          register (see Figure 13 and Figure 14).
parity generation is selected with CSB LOW, ENB HIGH, W/RB LOW, MBB

                                                                                      12
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                                                                              tRSTH
   CLKA                                                                             tFSH

CLKB            tRSTS                                          tFSS
  RST

FS1,FS0                                                                            0,1                       tWFF
        FF                                 tWFF
        EF                                                                                                       4657 drw 05
       AE                                         tREF
        AF
                                               tPAE
   MBF1,                                   tPAF
   MBF2
                       tRSF

                       Figure 2. Device Reset and Loading the X Register with the Value of Eight

                tCLKH  tCLK
                                tCLKL

CLKA

       FF HIGH             tENS1           tENH1
     CSA               tENS1               tENH1
   W/RA
    MBA                tENS3               tENH3
     ENA
A0 - A35               tENS2               tENH2        tENS2        tENH2              tENS2         tENH2
   ODD/
   EVEN                tDS                 tDH
   PEFA
                                       W1                      W2                       No Operation

                       tPDPE                            tPDPE

                                           Valid                   Valid

                                                                                                             4657 drw 06

                                           Figure 3. FIFO Write Cycle Timing

                                                        13
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                    COMMERCIAL TEMPERATURE RANGE
64 x 36

           tCLKH  tCLK     tCLKL

CLKB

  EF HIGH
CSB

   W/RB                    tENS2

    MBB                                    tENH2        tENS2         tENH2         tENS2         tENH2
    ENB
                         tMDV                                                       No Operation              tDIS
B0 - B35          tEN
   PGB,                                        tA                     tA
   ODD/                           Previous Data         Word 1         tPGH         Word 2
   EVEN                                                     tPGS
                                  tPGS        tPGH

                                                                                                              4657 drw 07

                                           Figure 4. FIFO Read Cycle Timing

                                                                     tCLK
                                                               tCLKH tCLKL

CLKA
CSA LOW

WRA        HIGH tENS3             tENH3
MBA                 tENS2         tENH2
ENA

FFA HIGH tDS                      tDH

A0 - A35                   W1                    tCLK
                                tSKEW1(1)  tCLKH tCLKL
    CLKB
       EF                                    1          2
                                                        tREF
                                                                             tREF

                                  Empty FIFO

CSB LOW

W/RB LOW

MBB LOW

                                                               tENS2         tENH2

ENB

B0 - B35                                                                     tA
                                                                                                          W1

                                                                                                                                                                                                                                       4657 drw 08

NOTE:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for EF to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and rising

   CLKB edge is less than tSKEW1, then the transition of EF HIGH may occur one CLKB cycle later than shown.

                                       Figure 5. EF Flag Timing and First Data Read when the FIFO is Empty

                                                        14
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                         COMMERCIAL TEMPERATURE RANGE
64 x 36

          tCLKH  tCLK  tCLKL

CLKB      LOW
CSB

W/RB LOW

MBB LOW          tENS2               tENH2
ENB

    EFB   HIGH                       tA
B0 -B35
          Previous Word in FIFO Output Register                             Next Word From FIFO

                                     tSKEW1(1)      tCLKH   tCLK  tCLKL

CLKA                                                1                       2
                                                                               tWFF
                                                                                                     tWFF

  FF                                             FIFO Full
CSA LOW

WRA HIGH                                                                             tENS3           tENH3

MBA                                                                                  tENS2           tENH2
ENA                                                                                    tDS           tDH

A0 - A35

                                                                                            To FIFO              4657 drw 09

NOTE:
1. tSKEW1 is the minimum time between a rising CLKB edge and a rising CLKA edge for FF to transition HIGH in the next CLKA cycle. If the time between the rising CLKB edge and rising

   CLKA edge is less than tSKEW1, then the transition of FF HIGH may occur one CLKA cycle later than shown.

                        Figure 6. FF Flag Timing and First Available Write when the FIFO is Full

CLKA            tENS2         tENH2
ENA

CLKB                          tSKEW2(1)                           2                                               tPAE
    AE                                         1                      tPAE                                       tENH2

                                    X Word in FIFO                                          (X+1) Words in FIFO

                                                                                              tENS2

ENB

                                                                                                                 4657 drw 10

NOTES:
1. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for AE to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and

   rising CLKB edge is less than tSKEW2, then AE may transition HIGH one CLKB cycle later than shown.
2. FIFO write (CSA = L, W/RA = H, MBA = L), FIFO read (CSB = L, W/RB = L, MBB = L).

                                  Figure 7. Timing for AE when the FIFO is Almost-Empty

                                                            15
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                                     COMMERCIAL TEMPERATURE RANGE
64 x 36                                                                                                          2

CLKA                                                                     tSKEW2(1)
ENA                                                                                      1

   AF     tENS2                            tENH2

                                     tPAF                                                            tPAF

          [64-(X+1)] Words in FIFO                                       (64-X) Words in FIFO

CLKB

                                                                  tENS2  tENH2

ENB

                                                                                                                                          4657 drw 11

NOTES:
1. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for AF to transition HIGH in the next CLKA cycle. If the time between the rising CLKA edge and

   rising CLKB edge is less than tSKEW2, then AF may transition HIGH one CLKA cycle later than shown.
2. FIFO write (CSA = L, W/RA = H, MBA = L), FIFO read (CSB = L, W/RB = L, MBB = L).

                                           Figure 8. Timing for AF when the FIFO is Almost-Full

   CLKA                                      tENS1          tENH1
     CSA                                   tENS1            tENH1
                                           tENS1            tENH1
   W/RA                                    tENS1            tENH1
     MBA                                                    tDH
     ENA                                              tDS
A0 - A35                                                W1

CLKB

                                                                  tPMF                               tPMF

MBF1

CSB

W/RB

    MBB                                                                                      tENS2   tENH2
     ENB
B0 - B35  tEN                                               tMDV   tPMR                                                             tDIS
                                                                         W1 (Remains valid in Mail1 Register after read)
                                           FIFO Output Register

                                                                                                                                          4657 drw 12

NOTE:
1. Port-B parity generation off (PGB = L)

                                                  Figure 9. Timing for Mail1 Register and MBF1 Flag

                                                                                  16
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                                     COMMERCIAL TEMPERATURE RANGE
64 x 36

   CLKB                           tENS1                 tENH1
     CSB                        tENS1                   tENH1
                                tENS1                   tENH1
   W/RB                         tENS1                   tENH1
     MBB                                                tDH
     ENB                                   tDS
B0 - B35                                     W1

    CLKA                                                       tPMF                                      tPMF

    MBF2                                                                           tENS2                 tENH2

      CSA                                                      tPMR                                                                     tDIS
    W/RA                                                                    W1 (Remains valid in Mail2 Register after read)

      MBA                                                                                                                                     4657 drw 13

      ENA                                        Figure 10. Timing for Mail2 Register and MBF2 Flag
                                            tEN

A0 - A35

NOTE:
1. Port-A parity generation off (PGA = L)

ODD/
EVEN
W/RA

MBA
PGA

                                                 tPOPE               tPOPE         tPEPE                        tPEPE
                                                                                                                       Valid
PEFA                     Valid                          Valid               Valid
                                                                                                                           4657 drw 14

NOTE:                                            Figure 11. ODD/EVEN, W/RA, MBA, and PGA to PEFA Timing
1. CSA = L and ENA = H.

ODD/
EVEN
W/RB

MBB

PGB

                                tPOPE                                tPOPE         tPEPE                        tPEPE

PEFB                     Valid                          Valid               Valid                                      Valid

                                                                                                                           4657 drw 15

NOTE:                                            Figure 12. ODD/EVEN, W/RB, MBB, and PGB to PEFB Timing
1. CSB = L and ENB = H.
                                                                                      17
IDT72V3611 3.3V, CMOS SyncFIFOTM                                       COMMERCIAL TEMPERATURE RANGE
64 x 36

ODD/         LOW
EVEN
CSA

W/RA
MBA

     PGA          tEN             tPEPB                  tPOPB         tPEPB

  A8, A17,                        Mail2 Data         Generated Parity  Generated Parity          Mail2 Data
A26, A35
                                                                                                          4657 drw 16
NOTE:
1. ENA = H.

                       Figure 13. Parity Generation Timing when reading from the Mail2 Register

ODD/         LOW
EVEN
CSB

W/RB
MBB

     PGB                          tPEPB

  B8, B17,        tEN             tMDV                   tPOPB         tPEPB
B26, B35
                                                     Generated Parity  Generated Parity          Mail1 Data
NOTE:
1. ENB = H.                                   Mail1                                                       4657 drw 17
                                              Data

                       Figure 14. Parity Generation Timing when reading from the Mail1 Register

                                                     18
IDT72V3611 3.3V, CMOS SyncFIFOTM                                                                                 COMMERCIAL TEMPERATURE RANGE
64 x 36

                                        PARAMETER MEASUREMENT INFORMATION

                                                                                               3.3V

                                        From Output                                      330
                                         Under Test
                                                                                                     (1)
                                                                510
                                                                                         30 pF

                                                                PROPAGATION DELAY
                                                                     LOAD CIRCUIT

Timing                                  1.5 V                   3V         High-Level                     1.5 V               1.5 V  3V
  Input                                    th                   GND               Input                              tW              GND
                     tS                                         3V                                                                   3V
  Data,           1.5 V                        1.5 V            GND        Low-Level                      1.5 V                      GND
Enable                                                                            Input
                                                                                                                              1.5 V
  Input

            VOLTAGE WAVEFORMS                                                                             VOLTAGE WAVEFORMS
            SETUP AND HOLD TIMES                                                                             PULSE DURATIONS

Output            1.5 V                           1.5 V              3V
Enable                                   tPZL
                                                                     GND                                                                 3V
            tPLZ                                         1.5 V       3V
                                        tPZH                                                                                             GND
Low-Level                                                             VOL      Input                      1.5 V          1.5 V
    Output                                                            VOH                                 tPD            tPD             VOH
                                                                      OV  In-Phase                                             1.5 V
High-Level                                           1.5 V                   Output                              1.5 V
     Output tPHZ                                                                                                                         VOL

                      VOLTAGE WAVEFORMS                                                                   VOLTAGE WAVEFORMS          4657 drw 18
                 ENABLE AND DISABLE TIMES
                                                                                                          PROPAGATION DELAY TIMES

NOTE:
1. Includes probe and jig capacitance.

                                               Figure 15. Load Circuit and Voltage Waveforms

                                                                     19
ORDERING INFORMATION

IDT  XXXXXX         X   XX                                      X         X

     Device Type Power  Speed Package                                Process/
                                                                   Temperature

                                                                       Range

                                                                                BLANK    Commercial (0C to +70C)

                                                                                PF       Thin Quad Flat Pack (TQFP, PN120-1)
                                                                                PQF      Plastic Quad Flat Pack (PQFP, PQ132-1)

                                                                                15       Commercial Only  Clock Cycle Time (tCLK)
                                                                                20                        Speed in Nanoseconds

                                                                                L        Low Power

                                                                                72V3611  64 x 36  3.3V SyncFIFO

                                                                                                                    4657 drw 19

NOTE:
1. Industrial temperature range is available by special order.

DATASHEET DOCUMENT HISTORY

07/10/2000  pg. 1

05/27/2003  pg. 6.

                    CORPORATE HEADQUARTERS                         for SALES:                                   for Tech Support:
                    2975 Stender Way                               800-345-7015 or 408-727-6116                      408-330-1753
                    Santa Clara, CA 95054                          fax: 408-492-8674
                                                                   www.idt.com                            email: FIFOhelp@idt.com

                                                                   20
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