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IDT72V241L15JI

器件型号:IDT72V241L15JI
器件类别:存储   
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

512 X 9 OTHER FIFO, 12 ns, PQCC32

参数
IDT72V241L15JI功能数量 1
IDT72V241L15JI端子数量 32
IDT72V241L15JI最大工作温度 70 Cel
IDT72V241L15JI最小工作温度 0.0 Cel
IDT72V241L15JI最大供电/工作电压 3.6 V
IDT72V241L15JI最小供电/工作电压 3 V
IDT72V241L15JI额定供电电压 3.3 V
IDT72V241L15JI最大存取时间 12 ns
IDT72V241L15JI加工封装描述 PLASTIC, LCC-32
IDT72V241L15JI状态 ACTIVE
IDT72V241L15JI工艺 CMOS
IDT72V241L15JI包装形状 RECTANGULAR
IDT72V241L15JI包装尺寸 CHIP CARRIER
IDT72V241L15JI表面贴装 Yes
IDT72V241L15JI端子形式 J BEND
IDT72V241L15JI端子间距 1.27 mm
IDT72V241L15JI端子涂层 TIN LEAD
IDT72V241L15JI端子位置 QUAD
IDT72V241L15JI包装材料 PLASTIC/EPOXY
IDT72V241L15JI温度等级 COMMERCIAL
IDT72V241L15JI内存宽度 9
IDT72V241L15JI组织 512 X 9
IDT72V241L15JI存储密度 4608 deg
IDT72V241L15JI操作模式 SYNCHRONOUS
IDT72V241L15JI位数 512 words
IDT72V241L15JI位数 512
IDT72V241L15JI周期 20 ns
IDT72V241L15JI输出使能 Yes
IDT72V241L15JI内存IC类型 OTHER FIFO

文档预览

IDT72V241L15JI器件文档内容

                   3.3 VOLT CMOS SyncFIFOTM                                                                                                         IDT72V201, IDT72V211
                   256 x 9, 512 x 9,                                                                                                                IDT72V221, IDT72V231
                   1,024 x 9, 2,048 x 9,                                                                                                            IDT72V241, IDT72V251
                   4,096 x 9 and 8,192 x 9

FEATURES:                                                                clocked read and write controls. The architecture, functional operation and pin

256 x 9-bit organization IDT72V201                                     assignments are identical to those of the IDT72201/72211/72221/72231/
512 x 9-bit organization IDT72V211
1,024 x 9-bit organization IDT72V221                                   72241/72251, but operate at a power supply voltage (Vcc) between 3.0V and
2,048 x 9-bit organization IDT72V231
4,096 x 9-bit organization IDT72V241                                   3.6V. These devices have a 256, 512, 1,024, 2,048, 4,096 and 8,192 x 9-bit
8,192 x 9-bit organization IDT72V251
10 ns read/write cycle time                                            memory array, respectively. These FIFOs are applicable for a wide variety of
5V input tolerant
Read and Write clocks can be independent                               data buffering needs such as graphics, local area networks and interprocessor
Dual-Ported zero fall-through time architecture
Empty and Full Flags signal FIFO status                                communication.
Programmable Almost-Empty and Almost-Full flags can be set to
                                                                            These FIFOs have 9-bit input and output ports. The input port is
  any depth
Programmable Almost-Empty and Almost-Full flags default to             controlled by a free-running clock (WCLK), and two Write Enable pins
                                                                         (WEN1, WEN2). Data is written into the Synchronous FIFO on every rising
  Empty+7, and Full-7, respectively
Output Enable puts output data bus in high-impedance state             clock edge when the Write Enable pins are asserted. The output port is
Advanced submicron CMOS technology                                     controlled by another clock pin (RCLK) and two Read Enable pins (REN1,
Available in 32-pin plastic leaded chip carrier (PLCC) and 32-pin      REN2). The Read Clock can be tied to the Write Clock for single clock

  plastic Thin Quad FlatPack (TQFP)                                      operation or the two clocks can run asynchronous of one another for dual-
Industrial temperature range (40C to +85C) is available             clock operation. An Output Enable pin (OE) is provided on the read port

DESCRIPTION:                                                             for three-state control of the output.
                                                                            The Synchronous FIFOs have two fixed flags, Empty (EF) and Full (FF).
   The IDT72V201/72V211/72V221/72V231/72V241/72V251 SyncFIFOsTM
are very high-speed, low-power First-In, First-Out (FIFO) memories with  Two programmable flags, Almost-Empty (PAE) and Almost-Full (PAF), are

                                                                         provided for improved system control. The programmable flags default to
                                                                         Empty+7 and Full-7 for PAE and PAF, respectively. The programmable flag

                                                                         offset loading is controlled by a simple state machine and is initiated by asserting
                                                                         the Load pin (LD).

                                                                            These FIFOs are fabricated using IDT's high-speed submicron CMOS

                                                                         technology.

FUNCTIONAL BLOCK DIAGRAM

WCLK                        D0 - D8                                                                                                                LD
       WEN1
             WEN2  INPUT REGISTER                                        OFFSET REGISTER

WRITE CONTROL          RAM ARRAY                                                                                                                        EF
        LOGIC        256 x 9, 512 x 9,
                   1,024 x 9, 2,048 x 9,                                 FLAG                                                                           PAE
WRITE POINTER     4,096 x 9, 8,192 x 9
                                                                         LOGIC                                                                          PAF

                                                                                                                                                        FF

                                                                         READ POINTER

                                                                         READ CONTROL
                                                                                LOGIC

                   OUTPUT REGISTER

RESET LOGIC                                                              RCLK
      RS                                                                       REN1
                                                                                     REN2

                   OE                                                                                                                                   4092 drw 01
                                      Q0 - Q8
                                                                                                                                                          FEBRUARY 2002
IDT and the IDT logo are registered trademarks of Integrated Device Technology, Inc. SyncFIFO is a trademark of Integrated Device Technology, Inc.
                                                                                                                                                                                          DSC-4092/2
COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES

                                                                                         1

2002 Integrated Device Technology, Inc. All rights reserved. Product specifications subject to change without notice.
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFOTM                                                   COMMERCIAL AND INDUSTRIAL
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9                                                               TEMPERATURE RANGES

PIN CONFIGURATION

       INDEX         D2  D3  D4  D5  D6   D7  D8  RS                                        INDEX        D2  D3  D4  D5  D6  D7  D8

                     32 31 30 29 28 27 26 25                                                             4 3 2 32 31 30

                                                                                  D1                5                1               29  RS
                                                                                  D0                                                     WEN1
         D1   1                                       24  WEN1                  PAF                 6                                28  WCLK
         D0                                               WCLK                  PAE                                                      WEN2/LD
       PAF    2                                       23  WEN2/LD              GND                  7                                27  VCC
       PAE                                                VCC                 REN1                                                       Q8
       GND    3                                       22  Q8                  RCLK                  8                                26  Q7
      REN1                                                Q7                  REN2                                                       Q6
      RCLK    4                                       21  Q6                     OE                                                      Q5
      REN2                                                Q5
              5                                       20                                            9                                25

              6                                       19                                            10                               24

              7                                       18                                            11                               23

              8                                       17                                            12                               22

                                                                                                    13                               21

                     9 10 11 12 13 14 15 16                                                              14 15 16 17 18 19 20

                     OE  EF          Q1                   4092 drw02                                     EF  FF  Q0  Q1  Q2  Q3  Q4

                             FF  Q0       Q2  Q3  Q4                                                                                     4092 drw02a

                     TQFP (PR32-1, order code: PF)                                                       PLCC (J32-1, order code: J)
                                  TOP VIEW                                                                          TOP VIEW

PIN DESCRIPTIONS

Symbol           Name                I/O                                                    Description

D0-D8         Data Inputs            I Data inputs for a 9-bit bus.

RS            Reset                  I When RS is set LOW, internal read and write pointers are set to the first location of the RAM array, FF
                                         and PAF go HIGH, and PAE and EF go LOW. A Reset is required before an initial Write after power-up.

WCLK          Write Clock            I Data is written into the FIFO on a LOW-to-HIGH transition of WCLK when the Write Enable(s) are asserted.

WEN1          Write Enable 1         I If the FIFO is configured to have programmable flags, WEN1 is the only Write Enable pin. When WEN1 is

                                         LOW, data is written into the FIFO on every LOW-to-HIGH transition WCLK. If the FIFO is configured to
                                         have two write enables, WEN1 must be LOW and WEN2 must be HIGH to write data into the FIFO. Data
                                         will not be written into the FIFO if the FF is LOW.

WEN2/LD Write Enable 2/              I The FIFO is configured at Reset to have either two write enables or programmable flags. If WEN2/LD
               Load                      is HIGH at Reset, this pin operates as a second write enable. If WEN2/LD is LOW at Reset, this pin operates
                                         as a control to load and read the programmable flag offsets. If the FIFO is configured to have two write
                                         enables, WEN1 must be LOW and WEN2 must be HIGH to write data into the FIFO. Data will not be written
                                         into the FIFO if the FF is LOW. If the FIFO is configured to have programmable flags, WEN2/LD is held LOW to
                                         write or read the programmable flag offsets.

Q0-Q8         Data Outputs           O Data outputs for a 9-bit bus.

RCLK          Read Clock             I Data is read from the FIFO on a LOW-to-HIGH transition of RCLK when REN1 and REN2 are asserted.

REN1          Read Enable 1 I When REN1 and REN2 are LOW, data is read from the FIFO on every LOW-to-HIGH transition of RCLK. Data

                                          will not be read from the FIFO if the EF is LOW.

REN2          Read Enable 2 I When REN1 and REN2 are LOW, data is read from the FIFO on every LOW-to-HIGH transition of RCLK.

                                          Data will not be read from the FIFO if the EF is LOW.

OE            Output Enable          I When OE is LOW, the data output bus is active. If OE is HIGH, the output data bus will be in a high-impedance

                                          state.

EF            Empty Flag             O When EF is LOW, the FIFO is empty and further data reads from the output are inhibited. When EF is

                                          HIGH, the FIFO is not empty. EF is synchronized to RCLK.

PAE           Programmable O When PAE is LOW, the FIFO is almost-empty based on the offset programmed into the FIFO. The default

              Almost-Empty Flag           offset at reset is Empty+7. PAE is synchronized to RCLK.

PAF           Programmable O When PAF is LOW, the FIFO is almost-full based on the offset programmed into the FIFO. The default

              Almost-Full Flag            offset at reset is Full-7. PAF is synchronized to WCLK.

FF            Full Flag              O When FF is LOW, the FIFO is full and further data writes into the input are inhibited. When FF is HIGH, the FIFO
                                          is not full. FF is synchronized to WCLK.

VCC           Power                       One 3.3V volt power supply pin.

GND           Ground                      One 0 volt ground pin.

                                                                           2
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFOTM                                                                 COMMERCIAL AND INDUSTRIAL
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9                                                                             TEMPERATURE RANGES

ABSOLUTE MAXIMUM RATINGS(1)                                                                     RECOMMENDED OPERATING

Symbol       Rating                             Com'l & Ind'l Unit CONDITIONS

VTERM(2) Terminal Voltage with                  0.5 to +5      V                               Symbol     Parameter                     Min. Typ. Max. Unit

             Respect to GND                                                                     VCC        Supply Voltage                3.0 3.3 3.6 V

TSTG Storage Temperature                        55 to +125     C                                         Commercial/Industrial

IOUT         DC Output Current                  50 to +50      mA                              GND        Supply Voltage                0        00V
                                                                                                VIH        Input High Voltage
NOTE:                                                                                                      Commercial/Industrial         2.0 -- 5.5 V
1. Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS may cause                  VIL        Input Low Voltage
                                                                                                           Commercial/Industrial         -0.5 -- 0.8 V
    permanent damage to the device. This is a stress rating only and functional operation       TA
    of the device at these or any other conditions above those indicated in the operational                Operating Temperature         0        -- 70 C
    sections of the specification is not implied. Exposure to absolute maximum rating                      Commercial
    conditions for extended periods may affect reliability.
2. VCC terminal only.

                                                                                                TA         Operating Temperature         -40 -- 85 C

                                                                                                           Industrial

DC ELECTRICAL CHARACTERISTICS

(Commercial: VCC = 3.3V 0.3V, TA = 0C to +70C;Industrial: VCC = 3.3V 0.3V, TA = -40C to +85C)

                                                                                                                       IDT72V201

                                                                                                                       IDT72V211

                                                                                                                       IDT72V221

                                                                                                                       IDT72V231

                                                                                                                       IDT72V241

                                                                                                                     IDT72V251
                                                                                                           Commercial and Industrial(1)

                                                                                                           tCLK = 10, 15, 20 ns

Symbol                                          Parameter                                            Min.              Typ.                 Max.  Unit

ILI(2)       Input Leakage Current (Any Input)                                                       1                    --               1     A

ILO(3)       Output Leakage Current                                                                  10                   --               10    A

VOH          Output Logic "1" Voltage, IOH = 2mA                                                    2.4                   --               --    V

VOL          Output Logic "0" Voltage, IOL = 8mA                                                     --                    --               0.4   V
ICC1(4,5,6)  Active Power Supply Current
ICC2(4,7)    Standby Current                                                                         --                    --               20    mA

                                                                                                     --                    --               5     mA

NOTES:

1. Industrial temperature range product for the 15ns speed grade is available as a standard device. All other speed grades are available by special order.

2. Measurements with 0.4  VIN  VCC.
3. OE  VIH, 0.4  VOUT  VCC.
4. Tested with outputs disabled (IOUT = 0).
5. RCLK and WCLK toggle at 20 MHz and data inputs switch at 10 MHz.
6. Typical ICC1 = 0.17 + 0.48*fS + 0.02*CL*fS (in mA) with VCC = 3.3V, TA = 25C, fS = WCLK frequency = RCLK frequency (in MHz, using TTL levels), data switching at fS/2,

   CL = capacitive load (in pF).

7. All Inputs = VCC - 0.2V or GND + 0.2V, except RCLK and WCLK, which toggle at 20 MHz.

CAPACITANCE (TA = +25C, f = 1.0MHz)

Symbol       Parameter                          Conditions Max. Unit

CIN(2)       Input Capacitance                  VIN = 0V    10 pF

COUT(1,2) OutputCapacitance                     VOUT = 0V   10  pF

NOTES:
1. With output deselected (OE  VIH).
2. Characterized values, not currently tested.

                                                                                             3
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFOTM                                                   COMMERCIAL AND INDUSTRIAL
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9                                                               TEMPERATURE RANGES

AC ELECTRICAL CHARACTERISTICS(1)

(Commercial: VCC = 3.3 0.3V, TA = 0C to + 70C;Industrial: VCC = 3.3 0.3V, TA = -40C to + 85C)

                                                 Commercial                                       Com'l & Ind'l(2)     Commercial

                                              IDT72V201L10                                        IDT72V201L15      IDT72V201L20

                                              IDT72V211L10                                        IDT72V211L15      IDT72V211L20
                                                                                                                    IDT72V221L20
                                              IDT72V221L10                                        IDT72V221L15      IDT72V231L20
                                              IDT72V231L10                                        IDT72V231L15

                                              IDT72V241L10                                        IDT72V241L15      IDT72V241L20

                                              IDT72V251L10                                        IDT72V251L15      IDT72V251L20

Symbol  Parameter                             Min.           Max.                                 Min.  Max.        Min.  Max.                                                    Unit

fS      Clock Cycle Frequency                 --             100                                  --    66.7        --    50                                                      MHz

tA      Data Access Time                      2              6.5                                  2     10          2     12                                                      ns
tCLK    Clock Cycle Time
tCLKH   Clock High Time                       10             --                                   15    --          20    --                                                      ns
tCLKL   Clock Low Time
tDS     Data Setup Time                       4.5            --                                   6     --          8     --                                                      ns
tDH     Data Hold Time
tENS    Enable Setup Time                     4.5            --                                   6     --          8     --                                                      ns
tENH    Enable Hold Time
tRS     Reset Pulse Width(1)                  3              --                                   4     --          5     --                                                      ns
tRSS    Reset Setup Time
tRSR    Reset Recovery Time                   0.5            --                                   1     --          1     --                                                      ns
tRSF    Reset to Flag and Output Time
tOLZ    Output Enable to Output in Low-Z(3)   3              --                                   4     --          5     --                                                      ns
tOE     Output Enable to Output Valid
tOHZ    Output Enable to Output in High-Z(3)  0.5            --                                   1     --          1     --                                                      ns
tWFF    Write Clock to Full Flag
tREF    Read Clock to Empty Flag              10             --                                   15    --          20    --                                                      ns
tAF     Write Clock to Almost-Full Flag
tAE     Read Clock to Almost-Empty Flag       8              --                                   10    --          12    --                                                      ns
tSKEW1  Skew time between Read Clock & Write
        Clock for Empty Flag &Full Flag       8              --                                   10    --          12    --                                                      ns

                                              --             10                                   --    15          --    20                                                      ns

                                              0              --                                   0     --          0     --                                                      ns

                                              3              --                                   3     8           3     10                                                      ns

                                              3              --                                   3     8           3     10                                                      ns

                                              --             6.5                                  --    10          --    12                                                      ns

                                              --             6.5                                  --    10          --    12                                                      ns

                                              --             6.5                                  --    10          --    12                                                      ns

                                              --             6.5                                  --    10          --    12                                                      ns

                                              5              --                                   6     --          8     --                                                      ns

tSKEW2  Skew time between Read Clock & Write  14             --                                   18    --          20    --                                                      ns
        Clock for Almost-Empty Flag &
        Almost-Full Flag

NOTES:
1. Pulse widths less than minimum values are not allowed.
2. Industrial temperature range is available by special order for speed grades faster than 15ns.
3. Values guaranteed by design, not currently tested.

                                                                                                                          3.3V

AC TEST CONDITIONS                                                                                D.U.T.                  330
                                                                                                             510          30pF*
   In Pulse Levels
   Input Rise/Fall Times          GND to 3.0V                                                                                                                         4092 drw03
   Input Timing Reference Levels       3ns
   Output Reference Levels            1.5V                                                                       or equivalent circuit
   Output Load                        1.5V                                                                  Figure 1. Output Load
                                                                                                        *Includes jig and scope capacitances.
                                  See Figure 1

                                                          4
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFOTM                                       COMMERCIAL AND INDUSTRIAL
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9                                                   TEMPERATURE RANGES

SIGNAL DESCRIPTIONS                                                                      OUTPUT ENABLE (OE)
                                                                                            When Output Enable (OE) is enabled (LOW), the parallel output buffers
INPUTS:
                                                                                         receive data from the output register. When Output Enable (OE) is disabled
DATA IN (D0 - D8)
   Data inputs for 9-bit wide data.                                                      (HIGH), the Q output data bus is in a high-impedance state.

CONTROLS:                                                                                WRITE ENABLE 2/LOAD (WEN2/LD)

RESET (RS)                                                                                  This is a dual-purpose pin. The FIFO is configured at Reset to have
   Reset is accomplished whenever the Reset (RS) input is taken to a LOW state.
                                                                                         programmable flags or to have two write enables, which allows depth expansion.
During reset, both internal read and write pointers are set to the first location.       If Write Enable 2/Load (WEN2/LD) is set high at Reset (RS = LOW), this pin
A reset is required after power-up before a write operation can take place. The
Full Flag (FF) and Programmable Almost-Full Flag (PAF) will be reset to HIGH             operates as a second Write Enable pin.
after tRSF. The Empty Flag (EF) and Programmable Almost-Empty Flag (PAE)
will be reset to LOW after tRSF. During reset, the output register is initialized to        If the FIFO is configured to have two write enables, when Write Enable
all zeros and the offset registers are initialized to their default values.              (WEN1) is LOW and Write Enable 2/Load (WEN2/LD) is HIGH, data can be

WRITE CLOCK (WCLK)                                                                       loaded into the input register and RAM array on the LOW-to-HIGH transition
   A write cycle is initiated on the LOW-to-HIGH transition of the Write Clock
                                                                                         of every Write Clock (WCLK). Data is stored in the RAM array sequentially and
(WCLK). Data setup and hold times must be met in respect to the LOW-to-HIGH
transition of the Write Clock (WCLK). The Full Flag (FF) and Programmable                independently of any on-going read operation.
Almost-Full Flag (PAF) are synchronized with respect to the LOW-to-HIGH                     In this configuration, when Write Enable (WEN1) is HIGH and/or Write
transition of the Write Clock (WCLK).
                                                                                         Enable 2/Load (WEN2/LD) is LOW, the input register holds the previous data
   The Write and Read clocks can be asynchronous or coincident.
                                                                                         and no new data is allowed to be loaded into the register.
WRITE ENABLE 1 (WEN1)                                                                       To prevent data overflow, the Full Flag (FF) will go LOW, inhibiting further
   If the FIFO is configured for programmable flags, Write Enable 1 (WEN1)
                                                                                         write operations. Upon the completion of a valid read cycle, the Full Flag (FF)
istheonlyenablecontrolpin. Inthisconfiguration,whenWriteEnable1(WEN1)                    will go HIGH after tWFF, allowing a valid write to begin. Write Enable 1 (WEN1)
is low, data can be loaded into the input register and RAM array on the LOW-             and Write Enable 2/Load (WEN2/LD) are ignored when the FIFO is full.
to-HIGH transition of every Write Clock (WCLK). Data is stored in the RAM array
sequentially and independently of any on-going read operation.                              The FIFO is configured to have programmable flags when the Write Enable
                                                                                         2/Load (WEN2/LD) is set LOW at Reset (RS = LOW). The IDT72V201/72V211/
   In this configuration, when Write Enable 1 (WEN1) is HIGH, the input register
holds the previous data and no new data is allowed to be loaded into the register.       72V221/72V231/72V241/72V251 devices contain four 8-bit offset registers

   If the FIFO is configured to have two write enables, which allows for depth           which can be loaded with data on the inputs, or read on the outputs. See Figure
expansion, there are two enable control pins. See Write Enable 2 paragraph
below for operation in this configuration.                                               3 for details of the size of the registers and the default values.

   To prevent data overflow, the Full Flag (FF) will go LOW, inhibiting further             If the FIFO is configured to have programmable flags when the Write Enable
write operations. Upon the completion of a valid read cycle, the Full Flag (FF)          1 (WEN1) and Write Enable 2/Load (WEN2/LD) are set low, data on the inputs
will go HIGH after tWFF, allowing a valid write to begin. Write Enable 1 (WEN1)
is ignored when the FIFO is full.                                                        D is written into the Empty (Least Significant Bit) Offset register on the first LOW-

READ CLOCK (RCLK)                                                                        to-HIGH transition of the Write Clock (WCLK). Data is written into the Empty (Most
   Data can be read on the outputs on the LOW-to-HIGH transition of the Read
                                                                                         Significant Bit) Offset register on the second LOW-to-HIGH transition of the Write
Clock (RCLK). The Empty Flag (EF) and Programmable Almost-Empty Flag
(PAE) are synchronized with respect to the LOW-to-HIGH transition of the Read            Clock (WCLK), into the Full (Least Significant Bit) Offset register on the third
Clock (RCLK).
                                                                                         transition, and into the Full (Most Significant Bit) Offset register on the fourth
   The Write and Read clocks can be asynchronous or coincident.
                                                                                         transition. The fifth transition of the Write Clock (WCLK) again writes to the Empty
READ ENABLES (REN1, REN2)
   When both Read Enables (REN1, REN2) are LOW, data is read from the                    (Least Significant Bit) Offset register.

RAM array to the output register on the LOW-to-HIGH transition of the Read                  However, writing all offset registers does not have to occur at one time. One
Clock (RCLK).
                                                                                         or two offset registers can be written and then by bringing the Write Enable 2/
   When either Read Enable (REN1, REN2) is HIGH, the output register holds               Load (WEN2/LD) pin HIGH, the FIFO is returned to normal read/write
the previous data and no new data is allowed to be loaded into the register.             operation. When the Write Enable 2/Load (WEN2/LD) pin is set LOW, and Write
                                                                                         Enable 1 (WEN1) is LOW, the next offset register in sequence is written.
   When all the data has been read from the FIFO, the Empty Flag (EF) will go
LOW, inhibiting further read operations. Once a valid write operation has been              The contents of the offset registers can be read on the output lines when the
accomplished, the Empty Flag (EF) will go HIGH after tREF and a valid read can           Write Enable 2/Load (WEN2/LD) pin is set low and both Read Enables (REN1,
begin. The Read Enables (REN1, REN2) are ignored when the FIFO is empty.                 REN2) are set LOW. Data can be read on the LOW-to-HIGH transition of the

                                                                                         Read Clock (RCLK).

                                                                                            A read and write should not be performed simultaneously to the offset

                                                                                         registers.

                                                                                         LD WEN1  WCLK                Selection

                                                                                         0  0           Empty Offset (LSB)
                                                                                                        Empty Offset (MSB)
                                                                                                        Full Offset (LSB)

                                                                                                        Full Offset (MSB)

                                                                                         0  1           No Operation

                                                                                         1  0           Write Into FIFO

                                                                                         1  1           No Operation

                                                                                         NOTES:

                                                                                         1. For the purposes of this table, WEN2 = VIH.
                                                                                         2. The same selection sequence applies to reading from the registers. REN1 and REN2

                                                                                             are enabled and read is performed on the LOW-to-HIGH transition of RCLK.

                                                                                                  Figure 2. Write Offset Register

                                                                                      5
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFOTM                                 COMMERCIAL AND INDUSTRIAL
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9                                             TEMPERATURE RANGES

      IDT72V201 - 256 x 9-BIT                    IDT72V211 - 512 x 9-BIT                          IDT72V221 - 1,024 x 9-BIT

87                                      08 7                                     08            7                                0

      Empty Offset (LSB) Reg.                    Empty Offset (LSB)                               Empty Offset (LSB) Reg.

      Default Value 007H                         Default Value 007H                               Default Value 007H

8                                       08                          1            08                                   1         0

                                                                          (MSB)                                          (MSB)

                                                                            0                                             00

87                                      08 7                                     08            7                                0
                Full Offset (LSB) Reg.
                Default Value 007H                Full Offset (LSB)                               Full Offset (LSB) Reg.
                                                 Default Value 007H
                                                                                                  Default Value 007H

8                                       08                          1            08                                   1         0

                                                                          (MSB)                                          (MSB)

                                                                            0                                             00

      IDT72V231 - 2,049 x 9-BIT                  IDT72V241 - 4,096 x 9-BIT                        IDT72V251 - 8,192 x 9-BIT

8  7                                    08    7                                  08            7                                0

      Empty Offset (LSB) Reg.                    Empty Offset (LSB)                               Empty Offset (LSB)

      Default Value 007H                         Default Value 007H                               Default Value 007H

8     2                                 08          3                            08               4                             0

                          (MSB)                        (MSB)                                         (MSB)

                          000                          0000                                          00000

8  7                                    08    7                                  08            7                                0

      Full Offset (LSB) Reg.                     Full Offset (LSB)                                Full Offset (LSB)

      Default Value 007H                         Default Value 007H                               Default Value 007H

8     2                                 08          3                            08               4                             0

                          (MSB)                        (MSB)                                         (MSB)

                          000                          0000                                          00000

                                                                                                                          4092 drw 05

                                        Figure 3. Offset Register Location and Default Values

                                                 6
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFOTM                              COMMERCIAL AND INDUSTRIAL
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9                                          TEMPERATURE RANGES

OUTPUTS:                                                                         IDT72V221, (2,048-m) writes for the IDT72V231, (4,096-m) writes for the
                                                                                 IDT72V241 and (8,192-m) writes for the IDT72V251. The offset "m" is defined
FULL FLAG (FF)                                                                   in the Full Offset registers.
   The Full Flag (FF) will go LOW, inhibiting further write operation, when the
                                                                                    If there is no full offset specified, the Programmable Almost-Full flag (PAF)
device is full. If no reads are performed after Reset (RS), the Full Flag (FF)   will go LOW at Full-7 words.
will go LOW after 256 writes for the IDT72V201, 512 writes for the IDT72V211,
1,024 writes for the IDT72V221, 2,048 writes for the IDT72V231, 4,096 writes        The Programmable Almost-Full flag (PAF) is synchronized with respect to
for the IDT72V241 and 8,192 writes for the IDT72V251.                            the LOW-to-HIGH transition of the Write Clock (WCLK).

   The Full Flag (FF) is synchronized with respect to the LOW-to-HIGH            PROGRAMMABLE ALMOST-EMPTY FLAG (PAE)
transition of the Write Clock (WCLK).                                               The Programmable Almost-Empty flag (PAE) will go LOW when the read

EMPTY FLAG (EF)                                                                  pointer is "n+1" locations less than the write pointer. The offset "n" is defined
   The Empty Flag (EF) will go LOW, inhibiting further read operations, when     in the Empty Offset registers. If no reads are performed after Reset the
                                                                                 Programmable Almost-Empty flag (PAE) will go HIGH after "n+1" for the
the read pointer is equal to the write pointer, indicating the device is empty.  IDT72V201/72V211/72V221/72V231/72V241/72V251.
   The Empty Flag (EF) is synchronized with respect to the LOW-to-HIGH
                                                                                    If there is no empty offset specified, the Programmable Almost-Empty flag
transition of the Read Clock (RCLK).                                             (PAE) will go LOW at Empty+7 words.

PROGRAMMABLE ALMOST-FULL FLAG (PAF)                                                 The Programmable Almost-Empty flag (PAE) is synchronized with respect
   The Programmable Almost-Full flag (PAF) will go LOW when the FIFO             to the LOW-to-HIGH transition of the Read Clock (RCLK).

reaches the almost-full condition. If no reads are performed after Reset (RS),   DATA OUTPUTS (Q0 - Q8)
the Programmable Almost-Full flag (PAF) will go LOW after (256-m) writes for        Data outputs for a 9-bit wide data.
the IDT72V201, (512-m) writes for the IDT72V211, (1,024-m) writes for the

TABLE 1  STATUS FLAGS

    IDT72V201           NUMBER OF WORDS IN FIFO                         IDT72V221          FF  PAF  PAE  EF
                                   IDT72V211
         0                                                                   0             H   H    L    L
      1 to n(1)                         0                                 1 to n(1)
(n+1) to (256-(m+1))                 1 to n(1)                     (n+1) to (1,024-(m+1))  H   H    L    H
  (256-m)(2) to 255           (n+1) to (512-(m+1))                  (1,024-m)(2) to 1,023
                                 (512-m)(2) to 511                         1,024           H   H    H    H
        256
                                       512                                                 H   L    H    H

                                                                                           L   L    H    H

                        NUMBER OF WORDS IN FIFO

IDT72V231                                  IDT72V241                    IDT72V251          FF  PAF  PAE  EF
                                                                              0
0                                          0                                               H   H    L    L
                                                                          1 to n(1)
1 to n(1)                                  1 to n(1)               (n+1) to (8,192-(m+1))  H   H    L    H
                                                                   (8,192-m)(2) to 8,191
(n+1) to (2,048-(m+1))                     (n+1) to (4,096-(m+1))                          H   H    H    H
                                                                           8,192
(2,048-m)(2) to 2,047                      (4,096-m)(2) to 4,095                           H   L    H    H
                                                                     7
               2,048                       4,096                                           L   L    H    H

NOTES:
1. n = Empty Offset (n = 7 default value)
2. m = Full Offset (m = 7 default value)
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFOTM                                               COMMERCIAL AND INDUSTRIAL
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9                                                           TEMPERATURE RANGES

     RS                         tRS                                                              tRSR
                                      tRSS                                                       tRSR
REN1,                                 tRSS
REN2

WEN1

                                           tRSS                                                  tRSR
                                tRSF
WEN2/LD (1)
  EF, PAE

                                                     tRSF
FF, PAF

                                tRSF                                                                            OE  =    (2)

                                                                                                                       1

Q0 - Q8

                                                                                                                OE = 0                                4092 drw06

NOTES:

1. Holding WEN2/LD HIGH during reset will make the pin act as a second write enable pin. Holding WEN2/LD LOW during reset will make the pin act as a load enable for the programmable

    flag offset registers.
2. After reset, the outputs will be LOW if OE = 0 and high-impedance if OE = 1.

3. The clocks (RCLK, WCLK) can be free-running during reset.

                                                              Figure 4. Reset Timing

                                                              tCLK

                                tCLKH                                            tCLKL

         WCLK                                                                               tDS  tDH

        D0 - D8                                               DATA IN VALID                      tENH
                                                                                     tENS        tENH
         WEN1
                                                                                 tENS                     tWFF  NO OPERATION
        WEN2/                                                                                                   NO OPERATION
(If Applicable)
                                tWFF
              FF
                     tSKEW1(1)

          RCLK

          REN1,                                                                                                                                       4092 drw07
          REN2
NOTE:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge for FF to change during the current clock cycle. If the time between
    the rising edge of RCLK and the rising edge of WCLK is less than tSKEW1, then FF may not change state until the next WCLK edge.

                                                                Figure 5. Write Cycle Timing

                                                                                          8
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFOTM                                                     COMMERCIAL AND INDUSTRIAL
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9                                                                 TEMPERATURE RANGES

                                                             tCLK

                                   tCLKH                           tCLKL

  RCLK           tENS        tENH
REN1,
REN2                                                        NO OPERATION

      EF                                              tREF                                                  tREF

Q0 - Q8                tOLZ                           tA           VALID DATA
                                                        tOE               tOHZ
     OE
                                                                                    tSKEW1 (1)

WCLK

WEN1

WEN2                                                                                                                                                     4092 drw08

NOTE:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge for EF to change during the current clock cycle. If the time between

    the rising edge of RCLK and the rising edge of WCLK is less than tSKEW1, then EF may not change state until the next RCLK edge.

                                                                Figure 6. Read Cycle Timing

          WCLK
                                                 tDS

D0 - D8                                                                                D1                         D2                                  D3

                             tENS                            D0 (First Valid Write)

          WEN1

                             tENS

         WEN2                                                      tFRL(1)
(If Applicable)

                                   tSKEW1

          RCLK

                                                                              tREF
          EF

          REN1,                                                                        tENS
          REN2                                                                                          tA

         Q0 - Q8                                                                                                            tA                            D1
                                                                                                                      D0
                                                                                  tOLZ                                                                    4092 drw09
                                                                                                      tOE

               OE
NOTE:
1. When tSKEW1  minimum specification, tFRL = tCLK + tSKEW1

    When tSKEW1 < minimum specification, tFRL = 2tCLK + tSKEW1 or tCLK + tSKEW1
    The Latency Timings apply only at the Empty Boundary (EF = LOW).

                                                         Figure 7. First Data Word Latency Timing

                                                                                    9
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFOTM                                                            COMMERCIAL AND INDUSTRIAL
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9                                                                         TEMPERATURE RANGES

                            NO WRITE                                                         NO WRITE                                                         NO WRITE
                         tSKEW1                                                                                          tSKEW1
         WCLK                                      tDS
        D0 - D8                         tWFF            tWFF                                                                 tWFF
                                                             tENH                                                                       tENS(1)
              FF                                  tENS       tENH
                                                  tENS                                                                                   tENS(1)
         WEN1
         WEN2
(If Applicable)

RCLK

                               tENH                                                  tENS                      tENH
                                           tA
REN1,                    tENS

REN2

OE LOW

Q0 - Q8                  DATA IN OUTPUT REGISTER                                                                     tA          NEXT DATA READ
                                                                                     DATA READ
                                                                                                                                                                         4092 drw10

NOTE:
1. Only one of the two Write Enable inputs, WEN1 or WEN2, needs to go inactive to inhibit writes to the FIFO.

                                                        Figure 8. Full Flag Timing

         WCLK            DATA WRITE 1                                                     tDS                  DATA WRITE 2
                    tDS           tENH                                               tENS                              tENH

        D0 - D8                tENH                                                  tENS                                tENH
                   tENS
                               tSKEW1   tFRL(1)                                                                          tSKEW1  tFFL(1)
         WEN1                                                                                                                      tREF
                   tENS                        tREF     tREF

         WEN2
(If Applicable)

         RCLK

              EF

  REN1,                                                                          tA                                            DATA READ
REN2                          DATA IN OUTPUT REGISTER

     OE LOW

Q0 - Q8

                                                                                                                                          4092 drw11

NOTE:
1. When tSKEW1  minimum specification, tFRL maximum = tCLK + tSKEW1

    When tSKEW1 < minimum specification, tFRL maximum = 2tCLK + tSKEW1 or tCLK + tSKEW1
    The Latency Timings apply only at the Empty Boundary (EF = LOW).

                                                                Figure 9. Empty Flag Timing

                                                        10
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFOTM           COMMERCIAL AND INDUSTRIAL
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9                       TEMPERATURE RANGES

                 tCLKH  tCLKL

WCLK                                                       (4)

                        tENS          tENH

WEN1

                        tENS          tENH

         WEN2                                                   tPAF
(If Applicable)
                        Full - (m + 1) words in FIFO(1)               Full - m words in FIFO (2)
            PAF

                                                                            tSKEW2(3)             tPAF

RCLK

                                                                      tENS  tENH

REN1,                                                                                                   4092 drw12
REN2

NOTES:
1. m = PAF offset.

2. 256 - m words in FIFO for IDT72V201, 512 - m words for IDT72V211, 1,024 - m words for IDT72V221, 2,048 - m words for IDT72V231, 4,096 - m words for IDT72V241, 8,192 - m

    words for IDT72V251.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge for PAF to change during that clock cycle. If the time between the rising edge of RCLK and

    the rising edge of WCLK is less than tSKEW2, then PAF may not change state until the next WCLK rising edge.
4. If a write is performed on this rising edge of the write clock, there will be Full - (m-1) words in the FIFO when PAF goes LOW.

                               Figure 10. Programmable Full Flag Timing

                 tCLKH  tCLKL

         WCLK           tENS          tENH
                                      tENH
         WEN1           tENS

         WEN2
(If Applicable)

  PAE            n words in FIFO (1)                                  n + 1 words in FIFO
RCLK                    tSKEW2 (2)
                                            tPAE                                                          tPAE

                                                                                                  (3)

                                                                      tENS  tENH

REN1,                                                                                                           4092 drw13
REN2

NOTES:
1. n = PAE offset.

2. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge for PAE to change during that clock cycle. If the time between the rising edge of WCLK and
    the rising edge of RCLK is less than tSKEW2, then PAE may not change state until the next RCLK rising edge.

3. If a read is performed on this rising edge of the read clock, there will be Empty + (n-1) words in the FIFO when PAE goes LOW.

                               Figure 11. Programmable Empty Flag Timing

                                                         11
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFOTM                  COMMERCIAL AND INDUSTRIAL
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9                              TEMPERATURE RANGES

                 tCLK

          tCLKH        tCLKL

WCLK

                 tENS                   tENH

LD
                                  tENS

WEN1                  tDS              tDH
D0 - D7
          PAE OFFSET
               (LSB)                    PAE OFFSET     PAF OFFSET                 PAF OFFSET  4092 drw14
                                             (MSB)          (LSB)                      (MSB)

                                        Figure 12. Write Offset Registers Timing

                 tCLK

          tCLKH        tCLKL

RCLK            tENS                   tENH

      LD         tENS

  REN1,                                            tA  EMPTY OFFSET  EMPTY OFFSET  FULL OFFSET
REN2     DATA IN OUTPUT REGISTER                             (LSB)         (MSB)        (LSB)

Q0 - Q7                                                                                 FULL OFFSET
                                                                                               (MSB)

                                                                                                                    4092 drw15

                                        Figure 13. Read Offset Registers Timing
                                                                 12
IDT72V201/72V211/72V221/72V231/72V241/72V251 3.3V CMOS SyncFIFOTM                                         COMMERCIAL AND INDUSTRIAL
256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9                                                     TEMPERATURE RANGES

OPERATING CONFIGURATIONS                                                            the Read Enable 2 (REN2) control input can be grounded (see Figure 14). In
                                                                                    this configuration, the Write Enable 2/Load (WEN2/LD) pin is set LOW at Reset
SINGLE DEVICE CONFIGURATION
   A single IDT72V201/72V211/72V221/72V231/72V241/72V251 may be                     so that the pin operates as a control to load and read the programmable flag

used when the application requirements are for 256/512/1,024/2,048/4,096/           offsets.
8,192 words or less. When these FIFOs are in a Single Device Configuration,

                                                                                    RESET (RS)

                      WRITE CLOCK (WCLK)               IDT                          READ CLOCK (RCLK)
                  WRITE ENABLE 1 (WEN1)              72V201                         READ ENABLE 1 (REN1)
    WRITE ENABLE 2/LOAD (WEN2/LD)                    72V211                         OUTPUT ENABLE (OE)
                                                     72V221                         DATA OUT (Q0 - Q8)
                              DATA IN (D0 - D8)      72V231                         EMPTY FLAG (EF)
                                FULL FLAG (FF)       72V241                         PROGRAMMABLE ALMOST-EMPTY ( PAE)
                                                     72V251
PROGRAMMABLE ALMOST-FULL (PAF)

                                                                                    READ ENABLE 2 (REN2)                      4092 drw16

Figure 14. Block Diagram of Single 256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9 Synchronous FIFO

WIDTH EXPANSION CONFIGURATION                                                       1,024/2,048/4,096/8,192 words. The existence of two enable pins on the read
   Word width may be increased simply by connecting the corresponding input         and write port allow depth expansion. The Write Enable 2/Load pin is used as
                                                                                    a second write enable in a depth expansion configuration thus the program-
controls signals of multiple devices. A composite flag should be created for each   mable flags are set to the default values. Depth expansion is possible by using
of the end-point status flags (EF and FF). The partial status flags (AE and AF)     one enable input for system control while the other enable input is controlled by
can be detected from any one device. Figure 15 demonstrates a 18-bit word           expansion logic to direct the flow of data. A typical application would have the
width by using two IDT72V201/72V211/72V221/72V231/72V241/72V251s.                   expansion logic alternate data access from one device to the next in a sequential
Any word width can be attained by adding additional IDT72V201/72V211/               manner. These FIFOs operate in the Depth Expansion configuration when the
72V221/72V231/72V241/72V251s.                                                       following conditions are met:
                                                                                    1. The WEN2/ LD pin is held HIGH during Reset so that this pin
   When these devices are in a Width Expansion Configuration, the Read
Enable 2 (REN2) control input can be grounded (see Figure 15). In this                 operates a second Write Enable.
configuration, the Write Enable 2/Load (WEN2/LD) pin is set LOW at Reset so         2. External logic is used to control the flow of data.
that the pin operates as a control to load and read the programmable flag offsets.
                                                                                      Please see the Application Note" DEPTH EXPANSION OF IDT'S SYN-
DEPTH EXPANSION                                                                     CHRONOUS FIFOs USING THE RING COUNTER APPROACH" for details
   The IDT72V201/72V211/72V221/72V231/72V241/72V251 can be                          of this configuration.

adapted to applications when the requirements are for greater than 256/512/

                                         RESET (RS)                                 RESET (RS)

DATA IN (D)  18  9                                            9
                                                     9
                WRITE CLOCK (WCLK)         IDT                                        IDT       READ CLOCK (RCLK)
             WRITE ENABLE1 (WEN1)        72V201                                     72V201
WRITE ENABLE2/LOAD (WEN2/LD)             72V211                                     72V211      READ ENABLE (REN)
                                         72V221                                     72V221      OUTPUT ENABLE (OE)
                      FULL FLAG (FF) #1  72V231                                     72V231      PROGRAMMABLE (PAE)
                     FULL FLAG (FF) #2   72V241                                     72V241
              PROGRAMMABLE (PAF)         72V251                                     72V251      EMPTY FLAG (EF) #1
                                                                                                EMPTY FLAG (EF) #2

                                                                                                          9 DATA OUT (Q)  18

                 READ ENABLE 2 (REN2)                                               READ ENABLE 2 (REN2)                      4092 drw17

Figure 15. Block Diagram of 256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18, 4,096 x 18 and 8,192 x 18
                   Synchronous FIFO Used in a Width Expansion Configuration

                                                            13
ORDERING INFORMATION

IDT XXXXX           X  XX  X                   X

Device Type Power      Speed Package    Process/
                                      Temperature

                                          Range

                                                   BLANK   Commercial (0C to +70C)
                                                   I(1)    Industrial (-40C to +85C)

                                                   J       Plastic Leaded Chip Carrier (PLCC, J32-1)
                                                   PF      Plastic Thin Quad Flatpack (TQFP, PR32-1)

                                                   10      Commercial Only
                                                   15      Commercial & Industrial Clock Cycle Time (tCLK)
                                                   20                                                                                           Speed in Nanoseconds
                                                           Commercial Only

                                                   L       Low Power

                                                   72V201  256 x 9           3.3V SyncFIFOTM                                                    4092 drw 18
                                                   72V211  512 x 9           3.3V SyncFIFOTM
                                                   72V221  1,024 x 9         3.3V SyncFIFOTM
                                                   72V231  2,048 x 9         3.3V SyncFIFOTM
                                                   72V241  4,096 x 9         3.3V SyncFIFOTM
                                                   72V251  8,192 x 9         3.3V SyncFIFOTM

NOTE:
1. Industrial temperature range product for the 15ns is available as a standard device. All other speed grades are available by special order.

DATASHEET DOCUMENT HISTORY

01/11/2002  pg. 3.

02/01/2002  pg. 3.

                       CORPORATE HEADQUARTERS  for SALES:                                                                                            for Tech Support:
                       2975 Stender Way        800-345-7015 or 408-727-6116                                                                                408-330-1753
                       Santa Clara, CA 95054   fax: 408-492-8674
                                               www.idt.com                                                                                      email: FIFOhelp@idt.com

                                               14
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