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IDT72T18115L5BBI

器件型号:IDT72T18115L5BBI
器件类别:存储   
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

2K X 18 OTHER FIFO, 3.6 ns, PBGA144

参数
IDT72T18115L5BBI功能数量 1
IDT72T18115L5BBI端子数量 144
IDT72T18115L5BBI最大工作温度 70 Cel
IDT72T18115L5BBI最小工作温度 0.0 Cel
IDT72T18115L5BBI最大供电/工作电压 2.62 V
IDT72T18115L5BBI最小供电/工作电压 2.38 V
IDT72T18115L5BBI额定供电电压 2.5 V
IDT72T18115L5BBI最大存取时间 3.6 ns
IDT72T18115L5BBI加工封装描述 13 X 13 MM, 1 MM PITCH, PLASTIC, BGA-144
IDT72T18115L5BBI状态 ACTIVE
IDT72T18115L5BBI工艺 CMOS
IDT72T18115L5BBI包装形状 SQUARE
IDT72T18115L5BBI包装尺寸 GRID ARRAY
IDT72T18115L5BBI表面贴装 Yes
IDT72T18115L5BBI端子形式 BALL
IDT72T18115L5BBI端子间距 1 mm
IDT72T18115L5BBI端子涂层 TIN LEAD
IDT72T18115L5BBI端子位置 BOTTOM
IDT72T18115L5BBI包装材料 PLASTIC/EPOXY
IDT72T18115L5BBI温度等级 COMMERCIAL
IDT72T18115L5BBI内存宽度 18
IDT72T18115L5BBI组织 2K X 18
IDT72T18115L5BBI存储密度 36864 deg
IDT72T18115L5BBI操作模式 SYNCHRONOUS
IDT72T18115L5BBI位数 2048 words
IDT72T18115L5BBI位数 2K
IDT72T18115L5BBI周期 5 ns
IDT72T18115L5BBI输出使能 Yes
IDT72T18115L5BBI内存IC类型 OTHER FIFO

文档预览

IDT72T18115L5BBI器件文档内容

         2.5 VOLT HIGH-SPEED TeraSyncTM FIFO

         18-BIT/9-BIT CONFIGURATIONS                                                                                                                        IDT72T1845, IDT72T1855
         2,048 x 18/4,096 x 9, 4,096 x 18/8,192 x 9, 8,192 x 18/16,384 x 9,                                                                                 IDT72T1865, IDT72T1875
         16,384 x 18/32,768 x 9, 32,768 x 18/65,536 x 9, 65,536 x 18/131,072 x 9,                                                                           IDT72T1885, IDT72T1895
                                                                                                                                                         IDT72T18105, IDT72T18115

         131,072 x 18/262,144 x 9, 262,144 x 18/524,288 x 9, 524,288 x 18/1,048,576 x 9                                                                               IDT72T18125

FEATURES:                                                              Empty and Almost-Full flags
                                                                      Separate SCLK input for Serial programming of flag offsets
Choose among the following memory organizations:                   User selectable input and output port bus-sizing
      IDT72T1845  2,048 x 18/4,096 x 9
      IDT72T1855  4,096 x 18/8,192 x 9                                 - x9 in to x9 out
      IDT72T1865  8,192 x 18/16,384 x 9                                - x9 in to x18 out
      IDT72T1875  16,384 x 18/32,768 x 9                               - x18 in to x9 out
      IDT72T1885  32,768 x 18/65,536 x 9                               - x18 in to x18 out
      IDT72T1895  65,536 x 18/131,072 x 9                            Big-Endian/Little-Endian user selectable byte representation
      IDT72T18105  131,072 x 18/262,144 x 9                           Auto power down minimizes standby power consumption
      IDT72T18115  262,144 x 18/524,288 x 9                           Master Reset clears entire FIFO
      IDT72T18125  524,288 x 18/1,048,576 x 9                         Partial Reset clears data, but retains programmable settings
                                                                      Empty, Full and Half-Full flags signal FIFO status
Up to 225 MHz Operation of Clocks                                  Select IDT Standard timing (using EF and FF flags) or First Word
User selectable HSTL/LVTTL Input and/or Output                       Fall Through timing (using OR and IR flags)
Read Enable & Read Clock Echo outputs aid high speed operation      Output enable puts data outputs into high impedance state
User selectable Asynchronous read and/or write port timing          JTAG port, provided for Boundary Scan function
2.5V LVTTL or 1.8V, 1.5V HSTL Port Selectable Input/Ouput voltage   Available in 144-pin (13mm x 13mm) or 240-pin (19mm x 19mm)
3.3V Input tolerant                                                  PlasticBall Grid Array (PBGA)
Mark & Retransmit, resets read pointer to user marked position      Easily expandable in depth and width
Write Chip Select (WCS) input enables/disables Write operations    Independent Read and Write Clocks (permit reading and writing
Read Chip Select (RCS) synchronous to RCLK                           simultaneously)
Programmable Almost-Empty and Almost-Full flags, each flag can      High-performance submicron CMOS technology
                                                                      Industrial temperature range (40C to +85C) is available
  default to one of eight preselected offsets
Program programmable flags by either serial or parallel means
Selectable synchronous/asynchronous timing modes for Almost-

FUNCTIONAL BLOCK DIAGRAM

                               D0 -Dn (x18 or x9)                                                                                                        LD SEN SCLK

                  WEN WCLK/WR
         WCS

                               INPUT REGISTER                        OFFSET REGISTER

ASYW     WRITE CONTROL                   RAM ARRAY                          FLAG                                                                                  FF/IR
                LOGIC              2,048 x 18 or 4,096 x 9                 LOGIC                                                                                 PAF
    BE                             4,096 x 18 or 8,192 x 9                                                                                                        EF/OR
     IP   WRITE POINTER           8,192 x 18 or 16,384 x 9           READ POINTER                                                                                PAE
                                 16,384 x 18 or 32,768 x 9                                                                                                        HF
             CONTROL             32,768 x 18 or 65,536 x 9                                                                                                       FWFT/SI
                LOGIC            65,536 x 18 or 131,072 x 9                                                                                                      PFM
                                131,072 x 18 or 262,144 x 9                                                                                                      FSEL0
                                262,144 x 18 or 524,288 x 9                                                                                                      FSEL1
                               524,288 x 18 or 1,048,576 x 9
                                                                                                                                                                RT
   IW             BUS          OUTPUT REGISTER                          READ                                                                                   MARK
OW      CONFIGURATION                                               CONTROL                                                                                   ASYR

MRS             RESET                                                  LOGIC                                                                             RCLK/RD
PRS             LOGIC                                                                                                                                    REN
                                                                                                                                                         RCS
TCK       JTAG CONTROL
TRST     (BOUNDARY SCAN)                                                                                                                                    5909 drw01
TMS
TDO                                                                                                                                                       SEPTEMBER 2003

  TDI                                                                                                                                                                                         DSC-5909/16

   Vref   HSTL I/0             OE                                    EREN
WHSTL    CONTROL                       Q0 -Qn (x18 or x9)                  ERCLK
RHSTL
SHSTL

IDT and the IDT logo are registered trademarks of Integrated Device Technology, Inc. TeraSync FIFO is a trademark of Integrated Device Technology, Inc.

COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES
                                                                                          1

2003 Integrated Device Technology, Inc. All rights reserved. Product specifications subject to change without notice.
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

PIN CONFIGURATIONS

                              A1 BALL PAD CORNER

A

   WCS PRS                     LD   FF/IR  OW     HF       BE   IP  ASYR PFM                                      EREN MARK

B                                          FSEL0 SHSTL     FSEL1 DNC RHSTL PAE                                    EF/OR RCLK

      WCLK MRS FWFT/SI PAF

C                                   VDDQ   VDDQ   VCC      VCC  VDDQ VDDQ VDDQ                                    REN  RT

       WEN WHSTL VDDQ

D                         SEN VDDQ  VCC    VCC    GND      GND VCC  VCC VDDQ                                      RCS  OE

        ASYW

E                              VDDQ VCC    GND GND         GND GND GND VCC                                        VDDQ Q17

       SCLK IW

F                                   GND    GND GND         GND GND GND VCC                                        VDDQ Q16

       VREF D17 VCC

G

   D15                    D16  VCC  GND    GND GND         GND GND GND VCC                                        VDDQ Q15
                                           GND GND
H                                                          GND GND VCC VDDQ                                       Q14  Q13

        D13 D14 VDDQ VCC                   VCC GND         GND VCC  VCC                                     VDDQ  Q12  Q11

J

        D11 D12 VDDQ VCC

K                         D10 VDDQ VDDQ    VDDQ   VCC      VCC  VDDQ VDDQ VDDQ                                    Q10  Q9

        D9

L

   D7                     D5   D3   D1     TRST TCK        TDI ERCLK Q1                                     Q3    Q5   Q8

M

   D8                     D6   D4   D2     D0     TMS      TD0  Q0  Q2                                      Q4    Q6   Q7

   1                      2    3    4      5      6        7    8   9                                       10 11 12

                                                                                                                       5909 drw02

NOTE:
1. DNC - Do Not Connect.

                               IDT72T1845/72T1855/72T1865/72T1875/72T1885/72T1895 Only
                                     PBGA: 1mm pitch, 13mm x 13mm (BB144-1, order code: BB)
                                                                  TOP VIEW

                                                        2
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                      COMMERCIAL AND INDUSTRIAL
                                                                                                                          TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

PIN CONFIGURATIONS (CONTINUED)

                          A1 BALL PAD CORNER

A

   VCC  VCC               VCC  VCC  VCC       VCC WCLK PRS GND  FF EREN RCLK OE VDDQ VDDQ VDDQ VDDQ VDDQ

B

   VCC VCC                VCC VCC VCC         VCC WEN MRS GND PAF   EF  REN RCS VDDQ VDDQ VDDQ VDDQ VDDQ

C

   VCC  VCC               VCC  VCC  VCC       VCC WCS  LD  GND  HF  PAE MARK RT VDDQ VDDQ VDDQ VDDQ VDDQ

D

   VCC VCC VCC FWFT/SI OW FS0 SHSTL FS1 GND BE                      IP  DNC RHSTL ASYR PFM VDDQ VDDQ VDDQ

E                                                                                                               GND VDDQ VDDQ VDDQ
            VCC VCC VCC GND

F                                                                                                               GND VDDQ VDDQ VDDQ
            VCC VCC VCC GND

G                                                                                                               GND VDDQ VDDQ VDDQ
            VCC SEN SCLK WHSTL

H                                                      GND GND GND GND                                          GND VDDQ VDDQ VDDQ
             VCC VCC VCC ASYW                          GND GND GND GND                                          GND VDDQ VDDQ VDDQ
                                                       GND GND GND GND                                          GND VDDQ VDDQ VDDQ
J                                                      GND GND GND GND                                          GND VDDQ DNC DNC
            VCC VCC VCC VREF                                                                                    GND DNC DNC DNC

K

   VCC VCC VCC                 IW

L
           DNC DNC DNC GND

M
           DNC DNC DNC GND

N                                                                                                               GND DNC DNC DNC
           DNC DNC DNC GND

P                                                                                                               GND DNC DNC DNC
            DNC DNC DNC GND

R
           DNC DNC DNC GND GND GND GND GND GND GND GND GND GND GND GND DNC DNC DNC

T

   DNC DNC D13 D10                  D5        D4  D1 TMS TDO GND Q0     Q2   Q3                             Q8  Q11 Q14 DNC DNC

U

   DNC D17 D14 D11 D7                         D8  D2 TRST TDI GND Q1    Q6   Q5                             Q9  Q12 Q15 DNC DNC

V

   VCC D16 D15 D12                  D9        D6  D3   D0  TCK GND ERCLK Q4  Q7 Q10 Q13 Q16                     Q17 VDDQ

                  12      34        56            78       9 10 11 12 13 14 15 16 17 18

NOTE:                                                                                                                                                                                   5909 drw02a
1. DNC - Do Not Connect.

                                            IDT72T18105/72T18115/72T18125 Only
                                    PBGA: 1mm pitch, 19mm x 19mm (BB240-1, order code: BB)

                                                                 TOP VIEW

                                                           3
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

DESCRIPTION:                                                                           operation, which consists of activating REN and enabling a rising RCLK edge,

    The IDT72T1845/72T1855/72T1865/72T1875/72T1885/72T1895/                            will shift the word from internal memory to the data output lines.
72T18105/72T18115/72T18125 are exceptionally deep, extremely high
speed, CMOS First-In-First-Out (FIFO) memories with clocked read and write                In FWFT mode, the first word written to an empty FIFO is clocked directly
controls and a flexible Bus-Matching x18/x9 data flow. These FIFOs offer               to the data output lines after three transitions of the RCLK signal. A REN does
several key user benefits:
Flexible x18/x9 Bus-Matching on both read and write ports                            not have to be asserted for accessing the first word. However, subsequent
A user selectable MARK location for retransmit                                       words written to the FIFO do require a LOW on REN for access. The state of
User selectable I/O structure for HSTL or LVTTL
Asynchronous/Synchronous translation on the read or write ports                      the FWFT/SI input during Master Reset determines the timing mode in use.
Thefirstworddatalatencyperiod,fromthetimethefirstwordiswrittentoan
                                                                                          For applications requiring more data storage capacity than a single FIFO
  empty FIFO to the time it can be read, is fixed and short.
High density offerings up to 9 Mbit                                                  can provide, the FWFT timing mode permits depth expansion by chaining FIFOs

   Bus-Matching TeraSync FIFOs are particularly appropriate for network,               in series (i.e. the data outputs of one FIFO are connected to the corresponding
video, telecommunications, data communications and other applications that
need to buffer large amounts of data and match busses of unequal sizes.                data inputs of the next). No external logic is required.
                                                                                           These FIFOs have five flag pins, EF/OR (Empty Flag or Output Ready),
   Each FIFO has a data input port (Dn) and a data output port (Qn), both of
which can assume either a 18-bit or a 9-bit width as determined by the state of        FF/IR (Full Flag or Input Ready), HF (Half-full Flag), PAE (Programmable
external control pins Input Width (IW) and Output Width (OW) pin during the            Almost-Empty flag) and PAF (Programmable Almost-Full flag). The EF and FF
Master Reset cycle.                                                                    functions are selected in IDT Standard mode. The IR and OR functions are
                                                                                       selected in FWFT mode. HF, PAE and PAF are always available for use,
   The input port can be selected as either a Synchronous (clocked) interface,
or Asynchronous interface. During Synchronous operation the input port is              irrespective of timing mode.
controlled by a Write Clock (WCLK) input and a Write Enable (WEN) input. Data             PAE and PAF can be programmed independently to switch at any point in
present on the Dn data inputs is written into the FIFO on every rising edge of
WCLK when WEN is asserted. During Asynchronous operation only the WR                   memory. Programmable offsets determine the flag switching threshold and can
input is used to write data into the FIFO. Data is written on a rising edge of WR,
the WEN input should be tied to its active state, (LOW).                               be loaded by two methods: parallel or serial. Eight default offset settings are also
                                                                                       provided, so that PAE can be set to switch at a predefined number of locations
   The output port can be selected as either a Synchronous (clocked) interface,        from the empty boundary and the PAF threshold can also be set at similar
or Asynchronous interface. During Synchronous operation the output port is
controlled by a Read Clock (RCLK) input and Read Enable (REN) input. Data              predefined values from the full boundary. The default offset values are set during
is read from the FIFO on every rising edge of RCLK when REN is asserted.               Master Reset by the state of the FSEL0, FSEL1, and LD pins.
During Asynchronous operation only the RD input is used to read data from the
FIFO. Data is read on a rising edge of RD, the REN input should be tied to its            For serial programming, SEN together with LD on each rising edge of
active state, LOW. When Asynchronous operation is selected on the output port
the FIFO must be configured for Standard IDT mode, also the RCS should be              SCLK, are used to load the offset registers via the Serial Input (SI). For parallel
tied LOW and the OE input used to provide three-state control of the outputs, Qn.      programming, WEN together with LD on each rising edge of WCLK, are used
                                                                                       to load the offset registers via Dn. REN together with LD on each rising edge
   The output port can be selected for either 2.5V LVTTL or HSTL operation,
this operation is selected by the state of the RHSTL input during a master reset.      of RCLK can be used to read the offsets in parallel from Qn regardless of whether

   An Output Enable (OE) input is provided for three-state control of the outputs.     serial or parallel offset loading has been selected.
A Read Chip Select (RCS) input is also provided, the RCS input is synchronized            During Master Reset (MRS) the following events occur: the read and write
to the read clock, and also provides three-state control of the Qn data outputs.
When RCS is disabled, the data outputs will be high impedance. During                  pointers are set to the first location of the FIFO. The FWFT pin selects IDT
Asynchronous operation of the output port, RCS should be enabled, held LOW.
                                                                                       Standard mode or FWFT mode.
   Echo Read Enable, EREN and Echo Read Clock, ERCLK outputs are                          The Partial Reset (PRS) also sets the read and write pointers to the first
provided. These are outputs from the read port of the FIFO that are required
for high speed data communication, to provide tighter synchronization between          location of the memory. However, the timing mode, programmable flag
the data being transmitted from the Qn outputs and the data being received by
the input device. Data read from the read port is available on the output bus with     programming method, and default or programmed offset settings existing before
respect to EREN and ERCLK, this is very useful when data is being read at
high speed. The ERCLK and EREN outputs are non-functional when the Read                Partial Reset remain unchanged. The flags are updated according to the timing
port is setup for Asynchronous mode.                                                   mode and offsets in effect. PRS is useful for resetting a device in mid-operation,

   The frequencies of both the RCLK and the WCLK signals may vary from 0               when reprogramming programmable flags would be undesirable.
to fMAX with complete independence. There are no restrictions on the frequency            It is also possible to select the timing mode of the PAE (Programmable Almost-
of the one clock input with respect to the other.
                                                                                       Empty flag) and PAF (Programmable Almost-Full flag) outputs. The timing
   There are two possible timing modes of operation with these devices: IDT            modes can be set to be either asynchronous or synchronous for the PAE and
Standard mode and First Word Fall Through (FWFT) mode.                                 PAF flags.

   In IDT Standard mode, the first word written to an empty FIFO will not appear          If asynchronous PAE/PAF configuration is selected, the PAE is asserted
on the data output lines unless a specific read operation is performed. A read         LOW on the LOW-to-HIGH transition of RCLK. PAE is reset to HIGH on the LOW-
                                                                                       to-HIGH transition of WCLK. Similarly, the PAF is asserted LOW on the LOW-
                                                                                       to-HIGH transition of WCLK and PAF is reset to HIGH on the LOW-to-HIGH

                                                                                       transition of RCLK.
                                                                                          If synchronous PAE/PAF configuration is selected , the PAE is asserted and

                                                                                       updated on the rising edge of RCLK only and not WCLK. Similarly, PAF is

                                                                                       asserted and updated on the rising edge of WCLK only and not RCLK. The mode

                                                                                       desired is configured during Master Reset by the state of the Programmable Flag

                                                                                       Mode (PFM) pin.

                                                                                          This device includes a Retransmit from Mark feature that utilizes two control
                                                                                       inputs, MARK and , RT (Retransmit). If the MARK input is enabled with respect

                                                                                       to the RCLK, the memory location being read at that point will be marked. Any
                                                                                       subsequent retransmit operation, RT goes LOW, will reset the read pointer to

                                                                                       this `marked' location.

                                                                                    4
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

   The device can be configured with different input and output bus widths as               current consumption is minimized. Initiating any operation (by activating control
shown in Table 1.                                                                           inputs) will immediately take the device out of the power down state.

   A Big-Endian/Little-Endian data word format is provided. This function is                   Both an Asynchronous Output Enable pin (OE) and Synchronous Read
useful when data is written into the FIFO in long word format (x18) and read                Chip Select pin (RCS) are provided on the FIFO. The Synchronous Read Chip
out of the FIFO in small word (x9) format. If Big-Endian mode is selected, then             Select is synchronized to the RCLK. Both the output enable and read chip select
the most significant byte (word) of the long word written into the FIFO will be read        control the output buffer of the FIFO, causing the buffer to be either HIGH
out of the FIFO first, followed by the least significant byte. If Little-Endian format      impedance or LOW impedance.
is selected, then the least significant byte of the long word written into the FIFO
will be read out first, followed by the most significant byte. The mode desired is             A JTAG test port is provided, here the FIFO has fully functional Boundary
configured during master reset by the state of the Big-Endian (BE) pin.                     Scan feature, compliant with IEEE 1449.1 Standard Test Access Port and
                                                                                            Boundary Scan Architecture.
   The Interspersed/Non-Interspersed Parity (IP) bit function allows the user
to select the parity bit in the word loaded into the parallel port (D0-Dn) when                The TeraSync FIFO has the capability of operating its ports (write and/or
programming the flag offsets. If Interspersed Parity mode is selected, then the             read) in either LVTTL or HSTL mode, each ports selection independent of the
FIFO will assume that the parity bit is located in bit positions D8 during the parallel     other. The write port selection is made via WHSTL and the read port selection
programming of the flag offsets. If Non-Interspersed Parity mode is selected,               via RHSTL. An additional input SHSTL is also provided, this allows the user
then D8 is assumed to be a valid bit and D16 and D17 are ignored. IP mode                   to select HSTL operation for other pins on the device (not associated with the
is selected during Master Reset by the state of the IP input pin. This mode is              write or read ports).
relevant only when the input width is set to x18 mode.
                                                                                               The IDT72T1845/72T1855/72T1865/72T1875/72T1885/72T1895/
   If, at any time, the FIFO is not actively performing an operation, the chip will         72T18105/72T18115/72T18125 are fabricated using IDT's high speed sub-
automatically power down. Once in the power down state, the standby supply                  micron CMOS technology.

                                                                                         5
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

                                                  PARTIAL RESET (PRS) MASTER RESET (MRS)

                 WRITE CLOCK (WCLK/WR)                IDT   READ CLOCK (RCLK/RD)
                       WRITE ENABLE (WEN)         72T1845   READ ENABLE (REN)
                                                  72T1855   OUTPUT ENABLE (OE)
               WRITE CHIP SELECT (WCS)            72T1865
                                       LOAD (LD)  72T1875   READ CHIP SELECT (RCS)
                                                  72T1885
                  (x18, x9) DATA IN (D0 - Dn)     72T1895   (x18, x9) DATA OUT (Q0 - Qn)
                                                  72T18105
                      SERIAL CLOCK (SCLK)         72T18115  RCLK ECHO, ERCLK
                       SERIAL ENABLE(SEN)         72T18125  REN ECHO, EREN
           FIRST WORD FALL THROUGH/                         MARK
                   SERIAL INPUT (FWFT/SI)                   RETRANSMIT (RT)
                                                            EMPTY FLAG/OUTPUT READY (EF/OR)
        FULL FLAG/INPUT READY (FF/IR)                       PROGRAMMABLE ALMOST-EMPTY (PAE)
PROGRAMMABLE ALMOST-FULL (PAF)                              HALF-FULL FLAG (HF)
                                                            BIG-ENDIAN/LITTLE-ENDIAN (BE)
                                                            INTERSPERSED/
                                                            NON-INTERSPERSED PARITY (IP)

                                                                                                            5909 drw03

    INPUT WIDTH (IW) OUTPUT WIDTH (OW)

    Figure 1. Single Device Configuration Signal Flow Diagram

TABLE 1 -- BUS-MATCHING CONFIGURATION MODES

IW  OW                                                      Write Port Width                                Read Port Width
                                                                                                                   x18
L   L                                                       x18                                                     x9
                                                                                                                   x18
L   H                                                       x18                                                     x9

H   L                                                       x9

H   H                                                       x9

                                                  6
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                   COMMERCIAL AND INDUSTRIAL
                                                                                                                       TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

PIN DESCRIPTION

Symbol Name                 I/O TYPE            Description

ASYR(1) Asynchronous        LVTTL A HIGH on this input during Master Reset will select Synchronous read operation for the output port. A LOW
          Read Port         INPUT willselectAsynchronousoperation.IfAsynchronousisselectedtheFIFOmustoperateinIDTStandardmode.

ASYW(1) Asynchronous        LVTTL A HIGH on this input during Master Reset will select Synchronous write operation for the input port. A LOW
          Write Port        INPUT will select Asynchronous operation.

BE(1) Big-Endian/           LVTTL During Master Reset, a LOW on BE will select Big-Endian operation. A HIGH on BE during Master Reset
          Little-Endian     INPUT will select Little-Endian format.

D0D17 DataInputs           HSTL-LVTTL Data inputs for an 18- or 9-bit bus. When in 18- or 9-bit mode, the unused input pins should be tied to GND.
                               INPUT

EF/OR Empty Flag/           HSTL-LVTTL IntheIDTStandardmode,theEF functionisselected. EFindicateswhetherornottheFIFOmemoryisempty.
          Output Ready        OUTPUT In FWFT mode, the OR function is selected. OR indicates whether or not there is valid data available at the
                                            outputs.

ERCLK RCLK Echo             HSTL-LVTTL Read clock Echo output, only available when the Read is setup for Synchronous mode.
                              OUTPUT

EREN Read Enable Echo HSTL-LVTTL Read Enable Echo output, only available when the Read is setup for Synchronous mode.
                                   OUTPUT

FF/IR Full Flag/            HSTL-LVTTL In the IDT Standard mode, the FF function is selected. FF indicates whether or not the FIFO memory is
          Input Ready         OUTPUT full. In the FWFT mode, the IR function is selected. IR indicates whether or not there is space available for
                                            writing to the FIFO memory.

FSEL0(1) Flag Select Bit 0  LVTTL During Master Reset, this input along with FSEL1 and the LD pin, will select the default offset values for the
                            INPUT programmable flags PAE and PAF. There are up to eight possible settings available.

FSEL1(1) Flag Select Bit 1  LVTTL During Master Reset, this input along with FSEL0 and the LD pin will select the default offset values for the
                            INPUT programmable flags PAE and PAF. There are up to eight possible settings available.

FWFT/ First Word Fall HSTL-LVTTL During Master Reset, selects First Word Fall Through or IDT Standard mode. After Master Reset, this pin

SI  Through/Serial In INPUT functions as a serial input for loading offset registers. If Asynchronous operation of the read port has been

                                      selected then the FIFO must be setup in IDT Standard mode.

HF  Half-Full Flag          HSTL-LVTTL HF indicates whether the FIFO memory is more or less than half-full.
                              OUTPUT

IP(1) Interspersed Parity LVTTL During Master Reset, a LOW on IP will select Non-Interspersed Parity mode. A HIGH will select Interspersed
                                     INPUT Parity mode.

IW(1) InputWidth            LVTTL This pin, along with OW, selects the bus width of the write port. See Table 1 for bus size configuration.
                            INPUT

LD  Load                    HSTL-LVTTL This is a dual purpose pin. During Master Reset, the state of the LD input along with FSEL0 and FSEL1,
                               INPUT determinesoneofeightdefaultoffsetvaluesforthePAE and PAFflags,alongwiththemethodbywhichthese
                                            offset registers can be programmed, parallel or serial (see Table 2). After Master Reset, this pin enables writing
                                            to and reading from the offset registers. THIS PIN MUST BE HIGH AFTER MASTER RESET TO WRITE
                                            OR READ DATA TO/FROM THE FIFO MEMORY.

MARK MarkforRetransmit HSTL-LVTTL When this pin is asserted the current location of the read pointer will be marked. Any subsequent Retransmit
                                     INPUT operation will reset the read pointer to this position.

MRS MasterReset             HSTL-LVTTL MRS initializes the read and write pointers to zero and sets the output register to all zeroes. During Master
                               INPUT Reset, the FIFO is configured for either FWFT or IDT Standard mode, Bus-Matching configurations,
                                            Synchronous/Asynchronous operation of the read or write port, one of eight programmable flag default settings,
                                            serial or parallel programming of the offset settings, Big-Endian/Little-Endian format, zero latency timing mode,
                                            interspersed parity, and synchronous versus asynchronous programmable flag timing modes.

OE  Output Enable           HSTL-LVTTL OE provides Asynchronous three-state control of the data outputs, Qn.During a Master or Partial Reset the
                            INPUT OE input is the only input that provide High-Impedance control of the data outputs.

OW(1) OutputWidth           LVTTL This pin, along with IW, selects the bus width of the read port. See Table 1 for bus size configuration.
                            INPUT

PAE Programmable HSTL-LVTTL PAE goes LOW if the number of words in the FIFO memory is less than offset n, which is stored in the Empty
          Almost-EmptyFlag OUTPUT Offset register.PAE goes HIGH if the number of words in the FIFO memory is greater than or equal to offset n.

PAF Programmable HSTL-LVTTL PAF goes HIGH if the number of free locations in the FIFO memory is more than offset m, which is stored in
                            OUTPUT the FullOffsetregister.PAF goesLOWifthenumberoffreelocationsintheFIFOmemoryislessthanorequal
    Almost-Full Flag

                                      to m.

PFM(1) Programmable         LVTTL During Master Reset, a LOW on PFM will select Asynchronous Programmable flag timing mode. A HIGH on
          Flag Mode         INPUT PFM will select Synchronous Programmable flag timing mode.

                                             7
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

PIN DESCRIPTION (CONTINUED)

Symbol          Name    I/O TYPE          Description

PRS PartialReset        HSTL-LVTTL PRSinitializesthereadandwritepointerstozeroandsetstheoutputregistertoallzeroes.DuringPartialReset,
                           INPUT the existing mode (IDT or FWFT), programming method (serial or parallel), and programmable flag settings
                                        are all retained.

Q0Q17  Data Outputs    HSTL-LVTTL     Data outputs for an 18- or 9-bit bus. When in 9-bit mode, any unused output pins should not be connected.
RCLK/                     OUTPUT       Outputs are not 5V tolerant regardless of the state of OE and RCS.
RD      Read Clock/
        Read Strobe     HSTL-LVTTL     If Synchronous operation of the read port has been selected, when enabled by REN, the rising edge of RCLK
RCS                        INPUT       reads data from the FIFO memory and offsets from the programmable registers. If LD is LOW, the values loaded
                                       into the offset registers is output on a rising edge of RCLK. If Asynchronous operation of the read port has been
REN     Read Chip Select HSTL-LVTTL    selected, a rising edge on RD reads data from the FIFO in an Asynchronous manner. REN should be tied LOW.
                                INPUT
                                       RCS provides synchronous control of the read port and output impedance of Qn, synchronous to RCLK. During
        Read Enable     HSTL-LVTTL     a Master or Partial Reset the RCS input is don't care, if OE is LOW the data outputs will be Low-Impedance
                           INPUT       regardless of RCS.

                                       If Synchronous operation of the read port has been selected, REN enables RCLK for reading data from the
                                       FIFO memory and offset registers. If Asynchronous operation of the read port has been selected, the REN
                                       input should be tied LOW.

RHSTL(1) Read Port HSTL LVTTL This pin is used to select HSTL or 2.5V LVTTL outputs for the FIFO. If HSTL or eHSTL outputs are

        Select          INPUT required, this input must be tied HIGH. Otherwise it should be tied LOW.

RT      Retransmit      HSTL-LVTTL RTassertedontherisingedgeofRCLKinitializestheREADpointertozero,setstheEFflagtoLOW(ORtoHIGH

                        INPUT inFWFTmode)anddoesn'tdisturbthewritepointer,programmingmethod,existingtimingmodeorprogrammable

                                       flag settings. If a mark has been set via the MARK input pin, then the read pointer will jump to the `mark' location.

SCLK Serial Clock       HSTL-LVTTL A rising edge on SCLK will clock the serial data present on the SI input into the offset registers providing that
SEN Serial Enable          INPUT SEN is enabled.

                        HSTL-LVTTL SENenables serial loading of programmable flag offsets.
                           INPUT

SHSTL SystemHSTL        LVTTL All inputs not associated with the write or read port can be selected for HSTL operation via the SHSTL input.
          Select        INPUT

TCK(2) JTAG Clock       HSTL-LVTTL Clock input for JTAG function. One of four terminals required by IEEE Standard 1149.1-1990. Test operations
                           INPUT of the device are synchronous to TCK. Data from TMS and TDI are sampled on the rising edge of TCK and
                                        outputs change on the falling edge of TCK. If the JTAG function is not used this signal needs to be tied to GND.

TDI(2) JTAG Test Data HSTL-LVTTL OneoffourterminalsrequiredbyIEEEStandard1149.1-1990.DuringtheJTAGboundaryscanoperation,test

        Input           INPUT dataseriallyloadedviatheTDIontherisingedgeofTCKtoeithertheInstructionRegister,IDRegisterandBypass

                                       Register. An internal pull-up resistor forces TDI HIGH if left unconnected.

TDO(2)  JTAG Test Data  HSTL-LVTTL OneoffourterminalsrequiredbyIEEEStandard1149.1-1990.DuringtheJTAGboundaryscanoperation,test
        Output            OUTPUT dataseriallyloadedoutputviatheTDOonthefallingedgeofTCKfromeithertheInstructionRegister,IDRegister
                                        and Bypass Register. This output is high impedance except when shifting, while in SHIFT-DR and SHIFT-IR
                                        controller states.

TMS(2) JTAG Mode        HSTL-LVTTL TMS is a serial input pin. One of four terminals required by IEEE Standard 1149.1-1990. TMS directs the
          Select           INPUT the device through its TAP controller states. An internal pull-up resistor forces TMS HIGH if left unconnected.

TRST(2) JTAG Reset      HSTL-LVTTL TRST is an asynchronous reset pin for the JTAG controller. The JTAG TAP controller does not automatically

                        INPUT reset upon power-up, thus it must be reset by either this signal or by setting TMS= HIGH for five TCK cycles.

                                       If the TAP controller is not properly reset then the FIFO outputs will always be in high-impedance. If the JTAG
                                       function is used but the user does not want to use TRST, then TRST can be tied with MRS to ensure proper

                                       FIFO operation. If the JTAG function is not used then this signal needs to be tied to GND.

WEN WriteEnable         HSTL-LVTTL When Synchronous operation of the write port has been selected, WEN enables WCLK for writing data into
                           INPUT the FIFO memory and offset registers. If Asynchronous operation of the write port has been selected, the
                                        WEN input should be tied LOW.

WCS WriteChipSelect HSTL-LVTTL The WCS pin can be regarded as a second WEN input, enabling/disabling write operations.
                                   INPUT

WCLK/ WriteClock/       HSTL-LVTTL If Synchronous operation of the write port has been selected, when enabled by WEN, the rising edge of WCLK
WR WriteStrobe             INPUT writes data into the FIFO. If Asynchronous operation of the write port has been selected, WR writes data into
                                        the FIFO on a rising edge in an Asynchronous manner, (WEN should be tied to its active state).

                                       8
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

PIN DESCRIPTION (CONTINUED)

Symbol  Name              I/O TYPE                                                    Description

WHSTL(1) Write Port HSTL  LVTTL     This pin is used to select HSTL or 2.5V LVTTL inputs for the FIFO. If HSTL inputs are required, this input must
           Select         INPUT     be tied HIGH. Otherwise it should be tied LOW.
                                    These are VCC supply inputs and must be connected to the 2.5V supply rail.
VCC +2.5V Supply             I      These are Ground pins and must be connected to the GND rail.
GND Ground Pin               I      This is a Voltage Reference input and must be connected to a voltage level determined from the table,
Vref Reference               I      "Recommended DC Operating Conditions". This provides the reference voltage when using HSTL class
                                    inputs. If HSTL class inputs are not being used, this pin should be tied LOW.
           Voltage           I
                                    This pin should be tied to the desired voltage rail for providing power to the output drivers.
VDDQ O/P Rail Voltage

NOTES:
1. Inputs should not change state after Master Reset.
2. These pins are for the JTAG port. Please refer to pages 29-32 and Figures 6-8.

                                                                                   9
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                                          COMMERCIAL AND INDUSTRIAL
                                                                                                                                              TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

ABSOLUTE MAXIMUM RATINGS                                                                    CAPACITANCE (TA = +25C, f = 1.0MHz)

Symbol         Rating                     Commercial       Unit                                Symbol           Parameter(1)       Conditions        Max.   Unit
VTERM    Terminal Voltage                                                                       CIN(2,3)                             VIN = 0V
         with respect to GND               0.5 to +3.6(2)  V                                                        Input                            10(3)  pF
TSTG                                                                                            COUT(1,2)        Capacitance        VOUT = 0V
IOUT     Storage Temperature               55 to +125      C                                                                                        10     pF
                                                                                                                    Output
         DC Output Current                 50 to +50       mA                                                   Capacitance

NOTES:                                                                                      NOTES:
                                                                                            1. With output deselected, (OE  VIH).
1. Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS may cause              2. Characterized values, not currently tested.
   permanent damage to the device. This is a stress rating only and functional operation    3. CIN for Vref is 20pF.
   of the device at these or any other conditions above those indicated in the operational
   sections of this specification is not implied. Exposure to absolute maximum rating
   conditions for extended periods may affect reliability.

2. Compliant with JEDEC JESD8-5. VCC terminal only.

RECOMMENDED DC OPERATING CONDITIONS

Symbol                       Parameter                                                                     Min.      Typ.                   Max.      Unit
VCC
GND      Supply Voltage                                                                                    2.375               2.5          2.625     V
VIH     Supply Voltage
                                                                                                           0                   0            0         V
  VIL
         Input High Voltage    LVTTL                                                                       1.7                 --           3.45      V
VREF(1)                        eHSTL
                               HSTL                                                                        VREF+0.2            --           VDDQ+0.3  V
  TA
  TA                                                                                                       VREF+0.2            --           VDDQ+0.3  V

         Input Low Voltage     LVTTL                                                                       -0.3                --           0.7       V
                               eHSTL
                               HSTL                                                                        -0.3                --           VREF-0.2  V

                                                                                                           -0.3                --           VREF-0.2  V

         VoltageReferenceInput  eHSTL                                                                      0.8                 0.9          1.0       V
                                       HSTL
                                                                                                           0.68      0.75                   0.9       V

         Operating Temperature Commercial                                                                  0                   --           70        C

         Operating Temperature Industrial                                                                  -40                 --           85        C

NOTE:
1. VREF is only required for HSTL or eHSTL inputs. VREF should be tied LOW for LVTTL operation.
2. Outputs are not 3.3V tolerant.

                                                                                            10
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

DC ELECTRICAL CHARACTERISTICS

(Commercial: VCC = 2.5V 0.125V, TA = 0C to +70C;Industrial: VCC = 2.5V 0.125V, TA = -40C to +85C)

Symbol                                Parameter                                        Min.                 Max.  Unit

ILI        Input Leakage Current                                                       10                  10    A

ILO        Output Leakage Current                                                      10                  10    A

VOH(5)     Output Logic "1" Voltage,        IOH = 8 mA @VDDQ = 2.5V 0.125V (LVTTL)  VDDQ -0.4            --    V

                                            IOH = 8 mA @VDDQ = 1.8V 0.1V (eHSTL)    VDDQ -0.4            --    V

                                            IOH = 8 mA @VDDQ = 1.5V 0.1V (HSTL)     VDDQ -0.4            --    V

VOL        Output Logic "0" Voltage,        IOL = 8 mA @VDDQ = 2.5V 0.125V (LVTTL)   --                   0.4V  V

                                            IOL = 8 mA @VDDQ = 1.8V 0.1V (eHSTL)     --                   0.4V  V

                                            IOL = 8 mA @VDDQ = 1.5V 0.1V (HSTL)      --                   0.4V  V

           IDT72T1845/72T1855/72T1865/72T1875/72T1885/72T1895

ICC1(1,2)  Active VCC Current (VCC = 2.5V)  I/O = LVTTL                                --                   40    mA
ICC2(1)                                     I/O = HSTL
                                            I/O = eHSTL                                --                   60    mA

                                                                                       --                   60    mA

           Standby VCC Current (VCC = 2.5V) I/O = LVTTL                                --                   10    mA
                                                   I/O = HSTL
                                                   I/O = eHSTL                         --                   50    mA

                                                                                       --                   50    mA

                                      IDT72T18105/72T18115/72T18125

ICC1(1,2)  Active VCC Current (VCC = 2.5V)  I/O = LVTTL                                --                   50    mA
                                            I/O = HSTL
                                            I/O = eHSTL                                --                   70    mA

                                                                                       --                   70    mA

ICC2(1)    Standby VCC Current (VCC = 2.5V) I/O = LVTTL                                --                   20    mA
                                                   I/O = HSTL
                                                   I/O = eHSTL                         --                   60    mA

                                                                                       --                   60    mA

NOTES:
1. Both WCLK and RCLK toggling at 20MHz. Data inputs toggling at 10MHz. WCS = HIGH, REN or RCS = HIGH.
2. For the IDT72T18105/72T18115/72T18125, typical ICC1 calculation (with data outputs in Low-Impedance):

                                                     for LVTTL I/O ICC1 (mA) = 1.0 x fs, fs = WCLK = RCLK frequency (in MHz)
                                                     for HSTL or eHSTL I/O ICC1 (mA) = 30 + (1.0 x fs), fs = WCLK = RCLK frequency (in MHz)

   For the IDT72T1845/72T1855/72T1865/72T1875/72T1885/72T1895, typical ICC1 calculation (with data outputs in Low-Impedance):
                                                     for LVTTL I/O ICC1 (mA) = 0.7mA x fs, fs = WCLK = RCLK frequency (in MHz)
                                                     for HSTL or eHSTL I/O ICC1 (mA) = 30 + (0.7 x fs), fs = WCLK = RCLK frequency (in MHz).

3. For all devices, typical IDDQ calculation: with data outputs in High-Impedance: IDDQ (mA) = 0.15 x fs, fs = WCLK = RCLK frequency (in MHz)
                                                     with data outputs in Low-Impedance: IDDQ (mA) = (CL x VDDQ x fs x N)/2000
                                                     fs = WCLK = RCLK frequency (in MHz), VDDQ = 2.5V for LVTTL; 1.5V for HSTL; 1.8V for eHSTL, CL = capacitive load (pf), tA = 25C,
                                                     N= Number of outputs switching.

4. Total Power consumed: PT = (VCC x ICC) + VDDQ x IDDQ).
5. Outputs are not 3.3V tolerant.

                                                                11
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                     COMMERCIAL AND INDUSTRIAL
                                                                                                                         TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

AC ELECTRICAL CHARACTERISTICS(1)  SYNCHRONOUS TIMING

(Commercial: VCC = 2.5V 5%, TA = 0C to +70C;Industrial: VCC = 2.5V 5%, TA = -40C to +85C)

                                                                Commercial Com'l & Ind'l(2) Commercial               Commercial

                                                                IDT72T1845L4-4   IDT72T1845L5   IDT72T1845L6-7       IDT72T1845L10
                                                                IDT72T1855L4-4   IDT72T1855L5   IDT72T1855L6-7       IDT72T1855L10
                                                                IDT72T1865L4-4   IDT72T1865L5   IDT72T1865L6-7       IDT72T1865L10
                                                                IDT72T1875L4-4   IDT72T1875L5   IDT72T1875L6-7       IDT72T1875L10
                                                                IDT72T1885L4-4   IDT72T1885L5   IDT72T1885L6-7       IDT72T1885L10
                                                                IDT72T1895L4-4   IDT72T1895L5   IDT72T1895L6-7       IDT72T1895L10
                                                                IDT72T18105L4-4  IDT72T18105L5  IDT72T18105L6-7      IDT72T18105L10
                                                                IDT72T18115L4-4  IDT72T18115L5  IDT72T18115L6-7      IDT72T18115L10
                                                                IDT72T18125L4-4  IDT72T18125L5  IDT72T18125L6-7      IDT72T18125L10

Symbol                        Parameter                         Min. Max. Min. Max. Min. Max. Min. Max. Unit

fC      Clock Cycle Frequency (Synchronous)                     --   225         --   200                   -- 150   --                                    100 MHz

tA      Data Access Time                                        0.6  3.4         0.6  3.6                   0.6 3.8  0.6                                   4.5  ns

tCLK Clock Cycle Time                                           4.44 --          5    --                    6.7 --   10                                    --   ns

tCLKH Clock High Time                                           2.0  --          2.3  --                    2.8 --   4.5                                   --   ns

tCLKL Clock Low Time                                            2.0  --          2.3  --                    2.8 --   4.5                                   --   ns

tDS     Data Setup Time                                         1.2  --          1.5  --                    2.0 --   3.0                                   --   ns

tDH     Data Hold Time                                          0.5  --          0.5  --                    0.5 --   0.5                                   --   ns

tENS EnableSetupTime                                            1.2  --          1.5  --                    2.0 --   3.0                                   --   ns

tENH Enable Hold Time                                           0.5  --          0.5  --                    0.5 --   0.5                                   --   ns

tLDS LoadSetupTime                                              1.2  --          1.5  --                    2.0 --   3.0                                   --   ns

tLDH Load Hold Time                                             0.5  --          0.5  --                    0.5 --   0.5                                   --   ns

tWCSS   WCS setup time                                          1.2  --          1.5  --                    2.0 --   3.0                                   --   ns
tWCSH   WCS hold time
                                                                0.5  --          0.5  --                    0.5 --   0.5                                   --   ns

fS      Clock Cycle Frequency (SCLK)                            --   10          --   10                    -- 10    --                                    10 MHz

tSCLK Serial Clock Cycle                                        100  --          100  --        100 --               100                                   --   ns

tSCKH Serial Clock High                                         45   --          45   --                    45 --    45                                    --   ns

tSCKL Serial Clock Low                                          45   --          45   --                    45 --    45                                    --   ns

tSDS Serial Data In Setup                                       15   --          15   --                    15 --    15                                    --   ns

tSDH Serial Data In Hold                                        5    --          5    --                    5  --    5                                     --   ns

tSENS Serial Enable Setup                                       5    --          5    --                    5  --    5                                     --   ns

tSENH Serial Enable Hold                                        5    --          5    --                    5  --    5                                     --   ns

tRS     Reset Pulse Width(3)                                    30   --          30   --                    30 --    30                                    --   ns

tRSS ResetSetupTime                                             15   --          15   --                    15 --    15                                    --   ns

tHRSS HSTL Reset Setup Time                                     4    --          4    --                    4  --    4                                     --   s

tRSR Reset Recovery Time                                        10   --          10   --                    10 --    10                                    --   ns

tRSF Reset to Flag and Output Time                              --   10          --   12                    -- 15    --                                    15   ns

tWFF Write Clock to FF or IR                                    --   3.4         --   3.6                   -- 3.8   --                                    4.5  ns

tREF Read Clock to EF or OR                                     --   3.4         --   3.6                   -- 3.8   --                                    4.5  ns

tPAFS Write Clock to Synchronous Programmable Almost-Full Flag  --   3.4         --   3.6                   -- 3.8   --                                    4.5  ns

tPAES Read Clock to Synchronous Programmable Almost-Empty Flag --    3.4         --   3.6                   -- 3.8   --                                    4.5  ns

tERCLK RCLK to Echo RCLK output                                 --   3.8         --   4                     -- 4.3   --                                    5    ns

tCLKEN RCLK to Echo REN output                                  --   3.4         --   3.6                   -- 3.8   --                                    4.5  ns

tRCSLZ RCLK to Active from High-Z(4)                            --   3.4         --   3.6                   -- 3.8   --                                    4.5  ns

tRCSHZ RCLK to High-Z(4)                                        --   3.4         --   3.6                   -- 3.8   --                                    4.5  ns

tSKEW1 Skew time between RCLK and WCLK for EF/OR and FF/IR      3.5  --          4    --                    5  --    7                                     --   ns

tSKEW2 Skew time between RCLK and WCLK for PAE and PAF          4    --          5    --                    6  --    8                                     --   ns

NOTES:
1. All AC timings apply to both Standard IDT mode and First Word Fall Through mode.
2. Industrial temperature range product for the 5ns speed grade is available as a standard device. All other speed grades are available by special order.
3. Pulse widths less than minimum values are not allowed.
4. Values guaranteed by design, not currently tested.

                                                                12
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                     COMMERCIAL AND INDUSTRIAL
                                                                                                                         TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

AC ELECTRICAL CHARACTERISTICS  ASYNCHRONOUS TIMING

(Commercial: VCC = 2.5V 5%, TA = 0C to +70C;Industrial: VCC = 2.5V 5%, TA = -40C to +85C)

                                                             Commercial Com'l & Ind'l(2) Commercial                 Commercial

                                                             IDT72T1845L4-4   IDT72T1845L5   IDT72T1845L6-7         IDT72T1845L10
                                                             IDT72T1855L4-4   IDT72T1855L5   IDT72T1855L6-7         IDT72T1855L10
                                                             IDT72T1865L4-4   IDT72T1865L5   IDT72T1865L6-7         IDT72T1865L10
                                                             IDT72T1875L4-4   IDT72T1875L5   IDT72T1875L6-7         IDT72T1875L10
                                                             IDT72T1885L4-4   IDT72T1885L5   IDT72T1885L6-7         IDT72T1885L10
                                                             IDT72T1895L4-4   IDT72T1895L5   IDT72T1895L6-7         IDT72T1895L10
                                                             IDT72T18105L4-4  IDT72T18105L5  IDT72T18105L6-7        IDT72T18105L10
                                                             IDT72T18115L4-4  IDT72T18115L5  IDT72T18115L6-7        IDT72T18115L10
                                                             IDT72T18125L4-4  IDT72T18125L5  IDT72T18125L6-7        IDT72T18125L10

Symbol                  Parameter                            Min. Max. Min. Max. Min. Max. Min.                                                            Max. Unit

fA      Cycle Frequency (Asynchronous)                       --     100 --        83                        -- 66   --                                     50 MHz

tAA     Data Access Time                                     0.6    8 0.6         10                        0.6 12  0.6                                    14   ns

tCYC    Cycle Time                                           10     -- 12         --                        15 --   20                                     --   ns

tCYH    Cycle HIGH Time                                      4.5    --        5   --                        7  --   8                                      --   ns

tCYL    Cycle LOW Time                                       4.5    --        5   --                        7  --   8                                      --   ns

tRPE    Read Pulse after EF HIGH                             8      -- 10         --                        12 --   14                                     --   ns

tFFA    Clock to Asynchronous FF                             --     8         --  10                        -- 12   --                                     14   ns

tEFA    Clock to Asynchronous EF                             --     8         --  10                        -- 12   --                                     14   ns

tPAFA   Clock to Asynchronous Programmable Almost-Full Flag  --     8         --  10                        -- 12   --                                     14   ns

tPAEA   Clock to Asynchronous Programmable Almost-Empty Flag --     8         --  10                        -- 12   --                                     14   ns

tOLZ    Output Enable to Output in Low Z(3)                  0      --        0   --                        0  --   0                                      --   ns

tOE     Output Enable to Output Valid                        --     3.4 --        3.6                       -- 3.8  --                                     4.5  ns

tOHZ    Output Enable to Output in High Z(3)                 --     3.4 --        3.6                       -- 3.8  --                                     4.5  ns

tHF     Clock to HF                                          --     8         --  10                        -- 12   --                                     14   ns

NOTES:
1. All AC timings apply to both Standard IDT mode and First Word Fall Through mode.
2. Industrial temperature range product for the 5ns speed grade is available as a standard device. All other speed grades are available by special order.
3. Values guaranteed by design, not currently tested.

                                                                13
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

HSTL                                                                     AC TEST LOADS
1.5V AC TEST CONDITIONS
                                                                                                            VDDQ/2

Input Pulse Levels             0.25 to 1.25V                                                                50
Input Rise/Fall Times              0.4ns
Input Timing Reference Levels      0.75                             I/O  Z0 = 50
Output Reference Levels           VDDQ/2

                                                                                                                5909 drw04

NOTE:
1. VDDQ = 1.5V.

                                                                         Figure 2a. AC Test Load

EXTENDED HSTL                                                       6
1.8V AC TEST CONDITIONS                                             5
                                                                    4
Input Pulse Levels             0.4 to 1.4V        tCD               3
Input Rise/Fall Times            0.4ns               (Typical, ns)  2
Input Timing Reference Levels      0.9                              1
Output Reference Levels          VDDQ/2

NOTE:
1. VDDQ = 1.8V.

                                                                         20 30 50 80 100                              200
                                                                                      Capacitance (pF)
                                                                                                                    5909 drw04a

                                                  Figure 2b. Lumped Capacitive Load, Typical Derating

2.5V LVTTL
2.5V AC TEST CONDITIONS

Input Pulse Levels             GND to 2.5V
Input Rise/Fall Times               1ns
Input Timing Reference Levels     VCC/2
Output Reference Levels
                                  VDDQ/2

NOTE:
1. For LVTTL VCC = VDDQ.

                                              14
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

OUTPUT ENABLE & DISABLE TIMING

                     Output              Output
                     Enable             Disable

                                                                                                                                             VIH
                OE

                                                                                                            VIL

  Output        VCC         tOE & tOLZ       tOHZ                                                           VCC
Normally         2                                                                                           2
                           100mV        100mV
     LOW                                                                                                    VOL

  Output                   100mV                                                                                  VOH
Normally VCC
                                                     100mV                                                        VCC
    HIGH 2                                                                                                         2

NOTES:                                                                                                      5909 drw04b
1. REN is HIGH.
2. RCS is LOW.

READ CHIP SELECT ENABLE & DISABLE TIMING

          RCS                tENH                                                                                   VIH
                                                                                                                    VIL
                     tENS
                                                                                                                    VCC
          RCLK                                                                                                        2
                                                                                                                    VOL
  Output  VCC                   tRCSLZ                  tRCSHZ
Normally   2                                                                                                        VOH
                             100mV                   100mV                                                          VCC
     LOW
                                                                                                                      2
  Output                     100mV
Normally VCC                                                                                                5909 drw04c
                                                     100mV
    HIGH 2

NOTES:
1. REN is HIGH.
2. OE is LOW.

                                                 15
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

FUNCTIONAL DESCRIPTION                                                              IDT72T1845, (8,192-m) writes for the IDT72T1855, (16,384-m) writes for the
                                                                                    IDT72T1865, (32,768-m) writes for the IDT72T1875, (65,536-m) writes for the
TIMING MODES: IDT STANDARD vs FIRST WORD FALL THROUGH                               IDT72T1885, (131,072-m) writes for the IDT72T1895, (262,144-m) writes for
(FWFT) MODE                                                                         the IDT72T18105, (524,288-m) writes for the IDT72T18115 and (1,048,576-m)
                                                                                    writes for the IDT72T18125. The offset "m" is the full offset value. The default
   The IDT72T1845/72T1855/72T1865/72T1875/72T1885/72T1895/                          setting for these values are stated in the footnote of Table 2. This parameter is
72T18105/72T18115/72T18125 support two different timing modes of opera-             also user programmable. See section on Programmable Flag Offset Loading.
tion: IDT Standard mode or First Word Fall Through (FWFT) mode. The
selection of which mode will operate is determined during Master Reset, by the         When the FIFO is full, the Full Flag (FF) will go LOW, inhibiting further write
state of the FWFT/SI input.                                                         operations. If no reads are performed after a reset, FF will go LOW after D writes
                                                                                    to the FIFO. If the x18 Input or x18 Output bus Width is selected, D = 2,048 writes
   If, at the time of Master Reset, FWFT/SI is LOW, then IDT Standard mode          for the IDT72T1845, 4,096 writes for the IDT72T1855, 8,192 writes for the
will be selected. This mode uses the Empty Flag (EF) to indicate whether or not     IDT72T1865, 16,384 writes for the IDT72T1875, 32,768 writes for the
there are any words present in the FIFO. It also uses the Full Flag function (FF)   IDT72T1885, 65,536 writes for the IDT72T1895, 131,072 writes for the
to indicate whether or not the FIFO has any free space for writing. In IDT          IDT72T18105, 262,144 writes for the IDT72T18115 and 524,288 writes for the
Standard mode, every word read from the FIFO, including the first, must be          IDT72T18125. If both x9 Input and x9 Output bus Widths are selected, D = 4,096
requested using the Read Enable (REN) and RCLK.                                     writes for the IDT72T1845, 8,192 writes for the IDT72T1855, 16,384 writes for
                                                                                    the IDT72T1865, 32,768 writes for the IDT72T1875, 65,536 writes for the
   If, at the time of Master Reset, FWFT/SI is HIGH, then FWFT mode will be         IDT72T1885, 131,072 writes for the IDT72T1895, 262,144 writes for the
selected. This mode uses Output Ready (OR) to indicate whether or not there         IDT72T18105, 524,288 writes for the IDT72T18115 and 1,048,576 writes for
is valid data at the data outputs (Qn). It also uses Input Ready (IR) to indicate   the IDT72T18125, respectively.
whether or not the FIFO has any free space for writing. In the FWFT mode, the
first word written to an empty FIFO goes directly to Qn after three RCLK rising        If the FIFO is full, the first read operation will cause FF to go HIGH.
edges, REN = LOW is not necessary. Subsequent words must be accessed                Subsequent read operations will cause PAF and HF to go HIGH at the conditions
using the Read Enable (REN) and RCLK.                                               described in Table 3. If further read operations occur, without write operations,
                                                                                    PAE will go LOW when there are n words in the FIFO, where n is the empty
   Various signals, both input and output signals operate differently depending     offset value. Continuing read operations will cause the FIFO to become empty.
on which timing mode is in effect.                                                  When the last word has been read from the FIFO, the EF will go LOW inhibiting
                                                                                    further read operations. REN is ignored when the FIFO is empty.
IDT STANDARD MODE
   In this mode, the status flags, FF, PAF, HF, PAE, and EF operate in the             When configured in IDT Standard mode, the EF and FF outputs are double
                                                                                    register-buffered outputs.
manner outlined in Table 3. To write data into to the FIFO, Write Enable (WEN)
must be LOW. Data presented to the DATA IN lines will be clocked into the FIFO         Relevant timing diagrams for IDT Standard mode can be found in Figure
on subsequent transitions of the Write Clock (WCLK). After the first write is       11, 12, 13 and 18.
performed, the Empty Flag (EF) will go HIGH. Subsequent writes will continue
to fill up the FIFO. The Programmable Almost-Empty flag (PAE) will go HIGH          FIRST WORD FALL THROUGH MODE (FWFT)
after n + 1 words have been loaded into the FIFO, where n is the empty offset          In this mode, the status flags, IR, PAF, HF, PAE, and OR operate in the
value. The default setting for these values are stated in the footnote of Table 2.
This parameter is also user programmable. See section on Programmable Flag          manner outlined in Table 4. To write data into to the FIFO, WEN must be LOW.
Offset Loading.                                                                     Data presented to the DATA IN lines will be clocked into the FIFO on subsequent
                                                                                    transitions of WCLK. After the first write is performed, the Output Ready (OR)
   If one continued to write data into the FIFO, and we assumed no read             flag will go LOW. Subsequent writes will continue to fill up the FIFO. PAE will go
operations were taking place, the Half-Full flag (HF) would toggle to LOW once      HIGH after n + 2 words have been loaded into the FIFO, where n is the empty
(D/2 + 1) words were written into the FIFO. If x18 Input or x18 Output bus Width    offset value. The default setting for these values are stated in the footnote of
is selected, (D/2 + 1) = the 1,025th word for the IDT72T1845, 2,049th word for      Table 2. This parameter is also user programmable. See section on Program-
IDT72T1855, 4,097th word for the IDT72T1865, 8,193rd word for the                   mable Flag Offset Loading.
IDT72T1875, 16,385th word for the IDT72T1885, 32,769th word for the
IDT72T1895, 65,537th word for the IDT72T18105, 131,073rd word for the                  If one continued to write data into the FIFO, and we assumed no read
IDT72T18115 and 262,145th word for the IDT72T18125. If both x9 Input and            operations were taking place, the HF would toggle to LOW once the (D/2 + 2)
x9 Output bus Widths are selected, (D/2 + 1) = the 2,049th word for the             words were written into the FIFO. If x18 Input or x18 Output bus Width is selected,
IDT72T1845, 4,097th word for IDT72T1855, 8,193rd word for the IDT72T1865,           (D/2 + 2) = the 1,026th word for the IDT72T1845, 2,050th word for IDT72T1855,
16,385th word for the IDT72T1875, 32,769th word for the IDT72T1885,                 4,098th word for the IDT72T1865, 8,194th word for the IDT72T1875, 16,386th
65,537th word for the IDT72T1895, 131,073rd word for the IDT72T18105,               word for the IDT72T1885, 32,770th word for the IDT72T1895, 65,538th word
262,145th word for the IDT72T18115 and 524,289th word for the IDT72T18125.          for the IDT72T18105, 131,074th word for the IDT72T18115 and 262,146th
Continuing to write data into the FIFO will cause the Programmable Almost-Full      word for the IDT72T18125. If both x9 Input and x9 Output bus Widths are
flag (PAF) to go LOW. Again, if no reads are performed, the PAF will go LOW         selected, (D/2 + 2) = the 2,050th word for the IDT72T1845, 4,098th word for
after (D-m) writes to the FIFO. If x18 Input or x18 Output bus Width is selected,   IDT72T1855, 8,194th word for the IDT72T1865, 16,386th word for the
(D-m) = (2,048-m) writes for the IDT72T1845, (4,096-m) writes for the               IDT72T1875, 32,770th word for the IDT72T1885, 65,538th word for the
IDT72T1855, (8,192-m) writes for the IDT72T1865, (16,384-m) writes for the          IDT72T1895, 131,074th word for the IDT72T18105, 262,146th word for the
IDT72T1875, (32,768-m) writes for the IDT72T1885, (65,536-m) writes for the         IDT72T18115 and 524,290th word for the IDT72T18125. Continuing to write
IDT72T1895, (131,072-m) writes for the IDT72T18105, (262,144-m) writes              data into the FIFO will cause the PAF to go LOW. Again, if no reads are
for the IDT72T18115 and (524,288-m) writes for the IDT72T18125. If both x9          performed, the PAF will go LOW after (D-m) writes to the FIFO. If x18 Input or
Input and x9 Output bus Widths are selected, (D-m) = (4,096-m) writes for the       x18 Output bus Width is selected, (D-m) = (2,049-m) writes for the IDT72T1845,

                                                                                    16
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

(4,097-m) writes for the IDT72T1855, (8,193-m) writes for the IDT72T1865,                      IDT72T18125. If both x9 Input and x9 Output bus Widths are selected, D = 4,097
(16,385-m) writes for the IDT72T1875, (32,769-m) writes for the IDT72T1885,
(65,536-m) writes for the IDT72T1895, (131,073-m) writes for the IDT72T18105,                  writes for the IDT72T1845, 8,193 writes for the IDT72T1855, 16,385 writes
(262,145-m) writes for the IDT72T18115 and (524,289-m) writes for the
IDT72T18125. If both x9 Input and x9 Output bus Widths are selected, (D-m)                     for the IDT72T1865, 32,769 writes for the IDT72T1875, 65,537 writes for the
= (4,097-m) writes for the IDT72T1845, (8,193-m) writes for the IDT72T1855,
(16,385-m) writes for the IDT72T1865, (32,769-m) writes for the IDT72T1875,                    IDT72T1885, 131,073 writes for the IDT72T1895, 262,145 writes for the
(65,537-m) writes for the IDT72T1885, (131,073-m) writes for the IDT72T1895,
(262,145-m) writes for the IDT72T18105, (524,289-m) writes for the                             IDT72T18105, 524,289 writes for the IDT72T18115 and 1,048,577 writes for
IDT72T18115 and (1,048,577-m) writes for the IDT72T18125. The offset m
is the full offset value. The default setting for these values are stated in the footnote      the IDT72T18125, respectively. Note that the additional word in FWFT mode
of Table 2.
                                                                                               is due to the capacity of the memory plus output register.
   When the FIFO is full, the Input Ready (IR) flag will go HIGH, inhibiting further              If the FIFO is full, the first read operation will cause the IR flag to go LOW.
write operations. If no reads are performed after a reset, IR will go HIGH after
D writes to the FIFO. If x18 Input or x18 Output bus Width is selected, D = 2,049              Subsequent read operations will cause the PAF and HF to go HIGH at the
writes for the IDT72T1845, 4,097 writes for the IDT72T1855, 8,193 writes for
the IDT72T1865, 16,385 writes for the IDT72T1875, 32,769 writes for the                        conditions described in Table 4. If further read operations occur, without write
IDT72T1885, 65,536 writes for the IDT72T1895, 131,073 writes for the                           operations, the PAE will go LOW when there are n + 1 words in the FIFO, where
IDT72T18105, 262,145 writes for the IDT72T18115 and 524,289 writes for the
                                                                                               n is the empty offset value. Continuing read operations will cause the FIFO to
                                                                                               become empty. When the last word has been read from the FIFO, OR will go
                                                                                               HIGH inhibiting further read operations. REN is ignored when the FIFO is

                                                                                               empty.
                                                                                                  When configured in FWFT mode, the OR flag output is triple register-

                                                                                               buffered, and the IR flag output is double register-buffered.

                                                                                                  Relevant timing diagrams for FWFT mode can be found in Figure 14, 15,

                                                                                               16 and 19.

TABLE 2 -- DEFAULT PROGRAMMABLE                                                                PROGRAMMING FLAG OFFSETS
FLAG OFFSETS                                                                                      Full and Empty Flag offset values are user programmable. The IDT72T1845/

        IDT72T1845                                                                             72T1855/72T1865/72T1875/72T1885/72T1895/72T18105/72T18115/
                                                                                               72T18125 have internal registers for these offsets. There are eight default offset
                         Offsets n,m                                                           values selectable during Master Reset. These offset values are shown in Table
                                                                                               2. Offset values can also be programmed into the FIFO in one of two ways; serial
                  All Other           x9 to x9                                                 or parallel loading method. The selection of the loading method is done using
                                                                                               the LD (Load) pin. During Master Reset, the state of the LD input determines
*LD  FSEL1 FSEL0    Modes                    Mode                                              whether serial or parallel flag offset programming is enabled. A HIGH on LD
                                                                                               during Master Reset selects serial loading of offset values. A LOW on LD during
L    H  L           511                      511                                               Master Reset selects parallel loading of offset values.

L    L  H           255                      255                                                  In addition to loading offset values into the FIFO, it is also possible to read
                                                                                               the current offset values. Offset values can be read via the parallel output port
L    L  L           127                      127                                               Q0-Qn, regardless of the programming mode selected (serial or parallel). It is
                                                                                               not possible to read the offset values in serial fashion.
L    H  H           63                       63
                                                                                                  Figure 3, Programmable Flag Offset Programming Sequence, summaries
H    L  L           31                       1,023                                             the control pins and sequence for both serial and parallel programming modes.
                                                                                               For a more detailed description, see discussion that follows.
H    H  L           15                       31
                                                                                                  The offset registers may be programmed (and reprogrammed) any time
H    L  H           7                        15                                                after Master Reset, regardless of whether serial or parallel programming has
                                                                                               been selected. Valid programming ranges are from 0 to D-1.
H    H  H           3                        7
                                                                                               SYNCHRONOUS vs ASYNCHRONOUS PROGRAMMABLE FLAG
     IDT72T1855, 72T1865, 72T1875, 72T1885,                                                    TIMING SELECTION

     72T1895, 72T18105, 72T18115, 72T18125                                                        The IDT72T1845/72T1855/72T1865/72T1875/72T1885/72T1895/
                                                                                               72T18105/72T18115/72T18125 can be configured during the Master Reset
*LD  FSEL1 FSEL0       Offsets n,m                                                             cycle with either synchronous or asynchronous timing for PAF and PAE flags
                                                                                               by use of the PFM pin.
H    L  L                  1,023
                                                                                                  If synchronous PAF/PAE configuration is selected (PFM, HIGH during
L    H  L                    511                                                               MRS), the PAF is asserted and updated on the rising edge of WCLK only and
                                                                                               not RCLK. Similarly, PAE is asserted and updated on the rising edge of RCLK
L    L  H                    255                                                               only and not WCLK. For detail timing diagrams, see Figure 23 for synchronous
                                                                                               PAF timing and Figure 24 for synchronous PAE timing.
L    L  L                    127
                                                                                                  If asynchronous PAF/PAE configuration is selected (PFM, LOW during
L    H  H                    63                                                                MRS), the PAF is asserted LOW on the LOW-to-HIGH transition of WCLK and
                                                                                               PAF is reset to HIGH on the LOW-to-HIGH transition of RCLK. Similarly, PAE
H    H  L                    31                                                                isassertedLOWontheLOW-to-HIGHtransitionofRCLK. PAEisresettoHIGH
                                                                                               on the LOW-to-HIGH transition of WCLK. For detail timing diagrams, see Figure 25
H    L  H                    15                                                                for asynchronous PAF timing and Figure 26 for asynchronous PAE timing.

H    H  H                    7

*LD  FSEL1 FSEL0    Program Mode

H    X  X                  Serial(3)

L    X  X                Parallel(4)

*THIS PIN MUST BE HIGH AFTER MASTER RESET TO WRITE
OR READ DATA TO/FROM THE FIFO MEMORY.

NOTES:
1. n = empty offset for PAE.
2. m = full offset for PAF.

3. As well as selecting serial programming mode, one of the default values will also

   be loaded depending on the state of FSEL0 & FSEL1.

4. As well as selecting parallel programming mode, one of the default values will

   also be loaded depending on the state of FSEL0 & FSEL1.

                                                                                           17
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                       COMMERCIAL AND INDUSTRIAL
                                                                                                                           TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

TABLE 3  STATUS FLAGS FOR IDT STANDARD MODE

IW = OW = x9     IDT72T1845               IDT72T1845              IDT72T1855                IDT72T1865             IDT72T1875           FF PAF HF PAE EF
IW = x18 or
OW = x18                  0               IDT72T1855              IDT72T1865               IDT72T1875               IDT72T1885           H HHL L
                      1 to n (1)                                                                                                         H HHL H
Number of       (n+1) to 1,024                   0                       0                         0                        0           HHHHH
Words in     1,025 to (2048-(m+1))           1 to n (1)              1 to n (1)               1 to n (1)                1 to n (1)      H HL H H
FIFO          (2048-m) to 2,047           (n+1) to 2,048        (n+1) to 4,096            (n+1) to 8,192           (n+1) to 16,384      HL L HH
                                     2,049 to (4,096-(m+1))  4,097 to (8,192-(m+1))  8,193 to (16,384-(m+1))  16,385 to (32,768-(m+1))   LL L HH
                       2,048          (4,096-m) to 4,095      (8,192-m) to 8,191      (16,384-m) to 16,383     (32,768-m) to 32,767
                                               4,096                                            16,384                   32,768
                                                                       8,192

IW = OW = x9  IDT72T1885             IDT72T1895              IDT72T18105             IDT72T18115              IDT72T18125
              IDT72T1895             IDT72T18105             IDT72T18115             IDT72T18125
IW = x18 or                                                                                                                             FF PAF HF PAE EF
OW = x18

              0                         0                       0                    0                        0                         HHHL L

Number of     1 to n (1)             1 to n (1)              1 to n (1)              1 to n (1)               1 to n (1)                HHHL H

Words in      (n+1) to 32,768        (n+1) to 65,536         (n+1) to 131,072        (n+1) to 262,144         (n+1) to 524,288          HHHHH
FIFO
              32,769 to (65,536-(m+1)) 65,537 to (131,072-(m+1)) 131,073 to (262,144-(m+1)) 262,145 to (524,288-(m+1)) 524,289 to (1,048,576-(m+1)) H H L H H

              (65,536-m) to 65,535 (131,072-m) to 131,071 (262,144-m) to 262,143 (524,288-m) to 524,287 (1,048,576-m) to 1,048,575 H L L H H

              65,536                 131,072                 262,144                 524,288                  1,048,576                 L L LHH

NOTE:
1. See table 2 for values for n, m.

TABLE 4  STATUS FLAGS FOR FWFT MODE

IW = OW = x9     IDT72T1845               IDT72T1845              IDT72T1855                IDT72T1865            IDT72T1875            IR PAF HF PAE OR
IW = x18 or
OW = x18                  0               IDT72T1855              IDT72T1865               IDT72T1875              IDT72T1885            L HHL H
                    1 to n+1 (1)                                                                                                         L HHL L
Number of       (n+2) to 1,025                   0                       0                         0                        0           L HHHL
Words in     1,026 to (2049-(m+1))         1 to n+1 (1)            1 to n+1 (1)              1 to n+1 (1)            1 to n+1 (1)       LHLHL
FIFO          (2049-m) to 2,048          (n+2) to 2,049         (n+2) to 4,097            (n+2) to 8,193          (n+2) to 16,385       L L LHL
                                     2,050 to (4,097-(m+1))  4,098 to (8,193-(m+1))  8,194 to (16,385-(m+1))  16,386 to (32,769-(m+1))   HL LHL
                       2,049          (4,097-m) to 4,096      (8,193-m) to 8,192      (16,385-m) to 16,384     (32,769-m) to 32,768

                                               4,097                   8,193                    16,385                   32,769

IW = OW = x9  IDT72T1885             IDT72T1895              IDT72T18105             IDT72T18115              IDT72T18125

IW = x18 or   IDT72T1895             IDT72T18105             IDT72T18115             IDT72T18125                                        IR PAF HF PAE OR
OW = x18

              0                      0                       0                       0                        0                         L              HHL H
                                                                                                                                                       HHL L
Number of     1 to n+1 (1)           1 to n+1 (1)            1 to n+1 (1)            1 to n+1 (1)             1 to n+1 (1)              L              HHHL
Words in                                                                                                                                               HLHL
FIFO          (n+2) to 32,769        (n+2) to 65,537         (n+2) to 131,073        (n+2) to 262,145         (n+2) to 524,289          L

              32,770 to (65,537-(m+1)) 65,538 to (131,073-(m+1)) 131,074 to (262,145-(m+1)) 262,146 to (524,289-(m+1)) 524,290 to (1,048,577-(m+1)) L

              (65,537-m) to 65,536 (131,073-m) to 131,072 (262,145-m) to 262,144 (524,289-m) to 524,288 (1,048,577-m) to 1,048,576 L L L H L

              65,537                 131,073                 262,145                 524,289                  1,048,577                 H L LHL

NOTE:                                                                                                                                                  5909 drw05
1. See table 2 for values for n, m.
2. Number of Words in FIFO = Depth + Output Register.

                                                                               18
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                                 COMMERCIAL AND INDUSTRIAL
                                                                                                                                     TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

                                      IDT72T1845,            IDT72T1855
                                      IDT72T1865,            IDT72T1875
                                      IDT72T1885,            IDT72T1895
                                      IDT72T18105,           IDT72T18115
                                      IDT72T18125
LD WEN REN SEN WCLK  RCLK
001 1
                     X                    Parallel write to registers:

                           x18 input  x18 input              x9 input                                                      x9 input

                                      (72T18105/115/125)                                                                   (72T1895/105/115/125)

                           Empty Offset Empty Offset (LSB) Empty Offset (LSB) Empty Offset (LSB)
                           Full Offset Empty Offset (MSB) Empty Offset (MSB) Empty Offset

                                             Full Offset (LSB) Full Offset (LSB) Empty Offset (MSB)
                                             Full Offset (MSB) Full Offset (MSB) Full Offset (LSB)

                                                                                                    Full Offset
                                                                                                    Full Offset (MSB)

010 1   X                                 Parallel read from registers:

                           x18 input  x18 input              x9 input                                                      x9 input

                                      (72T18105/115/125)                                                                   (72T1895/105/115/125)

                           Empty Offset Empty Offset (LSB) Empty Offset (LSB) Empty Offset (LSB)
                           Full Offset Empty Offset (MSB) Empty Offset (MSB) Empty Offset

                                             Full Offset (LSB) Full Offset (LSB) Empty Offset (MSB)
                                             Full Offset (MSB) Full Offset (MSB) Full Offset (LSB)

                                                                                                    Full Offset
                                                                                                    Full Offset (MSB)

                                      x9 to x9 Mode                                                                        All Other Modes

011 0                X     Serial shift into registers:      Serial shift into registers:
                                                             22 bits for the IDT72T1845
                           24 bits for the IDT72T1845        24 bits for the IDT72T1855
                                                             26 bits for the IDT72T1865
                           26 bits for the IDT72T1855        28 bits for the IDT72T1875
                                                             30 bits for the IDT72T1885
                           28 bits for the IDT72T1865        32 bits for the IDT72T1895
                                                             34 bits for the IDT72T18105
                           30 bits for the IDT72T1875        36 bits for the IDT72T18115
                                                             38 bits for the IDT72T18125
                           32 bits for the IDT72T1885

                           34 bits for the IDT72T1895

                           36 bits for the IDT72T18105

                           38 bits for the IDT72T18115

                           40 bits for the IDT72T18125

                           1 bit for each rising SCLK edge   1 bit for each rising SCLK edge
                           Starting with Empty Offset (LSB)  Starting with Empty Offset (LSB)
                           Ending with Full Offset (MSB)     Ending with Full Offset (MSB)

X1 1 1  X            X                                    No Operation

10XX                 X                                    Write Memory

1X0 X   X                                                 Read Memory

111 X   X            X                                    No Operation

                                                                                                                                                  5909 drw06

NOTES:
1. The programming method can only be selected at Master Reset.
2. Parallel reading of the offset registers is always permitted regardless of which programming method has been selected.
3. The programming sequence applies to both IDT Standard and FWFT modes.

                     Figure 3. Programmable Flag Offset Programming Sequence

                                      19
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                                          COMMERCIAL AND INDUSTRIAL
                                                                                                                                              TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

1st Parallel Offset Write/Read Cycle                           D/Q0                           1st Parallel Offset Write/Read Cycle                       D/Q0

D/Q8                                               21                                         D/Q8                                           21
                          EMPTY OFFSET REGISTER
                                                                                                                     EMPTY OFFSET REGISTER
            8 76543
                                                                                                          8 7 65 4 3

                                                                                              2nd Parallel Offset Write/Read Cycle

                                                                                              D/Q8                                                  D/Q0

                                                                                                             EMPTY OFFSET REGISTER

2nd Parallel Offset Write/Read Cycle                                                                         16 15 14 13 12 11 10 9

D/Q8                                                         D/Q0

               EMPTY OFFSET REGISTER                                                          3rd Parallel Offset Write/Read Cycle

               16 15 14 13 12 11 10 9                                                         D/Q8                                                  D/Q0

                                                                                                             EMPTY OFFSET REGISTER

                                                                                                                                    20 19 18 17

3rd Parallel Offset Write/Read Cycle                           D/Q0                           4th Parallel Offset Write/Read Cycle                       D/Q0

D/Q8                                               21                                         D/Q8                                           21
                             FULL OFFSET REGISTER
                                                                                                                       FULL OFFSET REGISTER
             8 7 6 54 3
                                                                                                           8 7 65 4 3

                                                                                              5th Parallel Offset Write/Read Cycle

                                                                                              D/Q8                                                  D/Q0

                                                                                                             FULL OFFSET REGISTER

4th Parallel Offset Write/Read Cycle                                                                         16 15 14 13 12 11 10 9

D/Q8                                                         D/Q0

               FULL OFFSET REGISTER

                                                                                              6th Parallel Offset Write/Read Cycle

               16 15 14 13 12 11 10 9                                                         D/Q8                                                  D/Q0

                                                                                                             FULL OFFSET REGISTER

IDT72T1845/72T1855/72T1865/72T1875/                                                                                                 20 19 18 17
72T1885/72T1895(1) x9 Bus Width
                                                                                              IDT72T1895/72T18105/72T18115/72T18125(1) x9 Bus Width

1st Parallel Offset Write/Read Cycle                                                          1st Parallel Offset Write/Read Cycle

D/Q17          Data Inputs/Outputs                           D/Q0                             D/Q17          Data Inputs/Outputs                    D/Q0
        D/Q16                                                                                         D/Q16

               EMPTY OFFSET REGISTER                                        Non-Interspersed                 EMPTY OFFSET (LSB) REGISTER                       Non-Interspersed
                                                                            Parity                                                                             Parity
      16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1                                                        16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1
                                                                            Interspersed                                                                       Interspersed
16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1                                      Parity            16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1                           Parity

               D/Q8                          # of Bits Used                                                  D/Q8                   # of Bits Used

                                                                                              2nd Parallel Offset Write/Read Cycle

2nd Parallel Offset Write/Read Cycle                                                          D/Q17          Data Inputs/Outputs                    D/Q0
                                                                                                      D/Q16

D/Q17          Data Inputs/Outputs                           D/Q0                                            EMPTY OFFSET (MSB) REGISTER
        D/Q16

               FULL OFFSET REGISTER                                                                                                          19 18 17

      16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1                                                                                                 19 18 17

16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

               D/Q8                                                                           3rd Parallel Offset Write/Read Cycle

                                                                                              D/Q17          Data Inputs/Outputs                       D/Q0
                                                                                                      D/Q16
                                                                                                                                                    21
IDT72T1845/72T1855/72T1865/72T1875/                                                                          FULL OFFSET (LSB) REGISTER             21
72T1885/72T1895 x18 Bus Width
                                                                                                    16 15 14 13 12 11 10 9 8 7 6 5 4 3

                                                                                              16 15 14 13 12 11 10 9 8 7 6 5 4 3

                      x9 to x9 Mode               All Other Modes                                            D/Q8

               # of Bits Used:                # of Bits Used:                                 4th Parallel Offset Write/Read Cycle
               12 bits for the IDT72T1845    11 bits for the IDT72T1845
               13 bits for the IDT72T1855    12 bits for the IDT72T1855                       D/Q17          Data Inputs/Outputs                    D/Q0
               14 bits for the IDT72T1865    13 bits for the IDT72T1865                               D/Q16
               15 bits for the IDT72T1875    14 bits for the IDT72T1875
               16 bits for the IDT72T1885    15 bits for the IDT72T1885                                      FULL OFFSET (MSB) REGISTER
               17 bits for the IDT72T1895    16 bits for the IDT72T1895
               18 bits for the IDT72T18105   17 bits for the IDT72T18105                                     4666 drw 06                     19 18 17
               19 bits for the IDT72T18115   18 bits for the IDT72T18115
               20 bits for the IDT72T18125   19 bits for the IDT72T18125                                                                     19 18 17
               Note: All unused bits of the
                                              Note: All unused bits of the                    IDT72T18105/72T18115/72T18125 x18 Bus Width
               LSB & MSB are don't care       LSB & MSB are don't care
                                                                                                                                                               5909 drw07

NOTES:
1. When programming the IDT72T1895 with an input bus width of x9 and output bus width of x18, 4 write cycles will be required. When Reading the IDT72T1895 with an output

   bus width of x9 and input bus width of x18, 4 read cycles will be required. A total of 6 program/read cycles will be required if both the input and output bus widths are set to x9.
2. Consecutive reads of the offset registers is not permitted. The read operation must be disabled for a minimum of one RCLK cycle in between offset register accesses. (Please

   refer to Figure 22, Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes) for more details).

                                      Figure 3. Programmable Flag Offset Programming Sequence (Continued)

                                                                                         20
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

SERIAL PROGRAMMING MODE                                                                             For example, programming PAE and PAF on the IDT72T1895 configured
   If Serial Programming mode has been selected, as described above, then                        for x18 bus width proceeds as follows: when LD and WEN are set LOW, data
                                                                                                 on the inputs Dn are written into the LSB of the Empty Offset Register on the first
programming of PAE and PAF values can be achieved by using a combination                         LOW-to-HIGH transition of WCLK. Upon the second LOW-to-HIGH transition
of the LD, SEN, SCLK and SI input pins. Programming PAE and PAF proceeds                         of WCLK, data are written into the MSB of the Empty Offset Register. On the third
as follows: when LD and SEN are set LOW, data on the SI input are written, one                   LOW-to-HIGH transition of WCLK, data are written into the LSB of the Full Offset
bit for each SCLK rising edge, starting with the Empty Offset LSB and ending                     Register. On the fourth LOW-to-HIGH transition of WCLK, data are written into
with the Full Offset MSB. If x9 to x9 mode is selected, a total of 24 bits for the               the MSB of the Full Offset Register. The fifth LOW-to-HIGH transition of WCLK,
IDT72T1845, 26 bits for the IDT72T1855, 28 bits for the IDT72T1865, 30 bits                      data are written, once again to the Empty Offset Register. Note that for x9 bus
for the IDT72T1875, 32 bits for the IDT72T1885, 34 bits for the IDT72T1895,                      width, one extra Write cycle is required for both the Empty Offset Register and
36 bits for the IDT72T18105, 38 bits for the IDT72T18115 and 40 bits for the                     Full Offset Register. See Figure 21, Parallel Loading of Programmable Flag
IDT72T18125. For any other mode of operation (that includes x18 bus width
on either the Input or Output), minus 2 bits from the values above. So, a total                  Registers, for the timing diagram for this mode.
of 22 bits for the IDT72T1845, 24 bits for the IDT72T1855, 26 bits for the
IDT72T1865, 28 bits for the IDT72T1875, 30 bits for the IDT72T1885, 32 bits                         The act of writing offsets in parallel employs a dedicated write offset register
for the IDT72T1895, 34 bits for the IDT72T18105, 36 bits for the IDT72T18115                     pointer. The act of reading offsets employs a dedicated read offset register
and 38 bits for the IDT72T18125. See Figure 20, Serial Loading of Program-                       pointer. The two pointers operate independently; however, a read and a write
                                                                                                 should not be performed simultaneously to the offset registers. A Master Reset
mable Flag Registers, for the timing diagram for this mode.                                      initializes both pointers to the Empty Offset (LSB) register. A Partial Reset has
                                                                                                 no effect on the position of these pointers.
   Using the serial method, individual registers cannot be programmed
selectively. PAE and PAF can show a valid status only after the complete set                        Write operations to the FIFO are allowed before and during the parallel
of bits (for all offset registers) has been entered. The registers can be                        programming sequence. In this case, the programming of all offset registers does
reprogrammed as long as the complete set of new offset bits is entered. When                     not have to occur at one time. One, two or more offset registers can be written
LD is LOW and SEN is HIGH, no serial write to the registers can occur.                           and then by bringing LD HIGH, write operations can be redirected to the FIFO
                                                                                                 memory. When LD is set LOW again, and WEN is LOW, the next offset register
   Write operations to the FIFO are allowed before and during the serial                         in sequence is written to. As an alternative to holding WEN LOW and toggling
programming sequence. In this case, the programming of all offset bits does not                  LD, parallel programming can also be interrupted by setting LD LOW and
have to occur at once. A select number of bits can be written to the SI input and                toggling WEN.
then, by bringing LD and SEN HIGH, data can be written to FIFO memory via
Dn by toggling WEN. When WEN is brought HIGH with LD and SEN restored                               Note that the status of a programmable flag (PAE or PAF) output is invalid
to a LOW, the next offset bit in sequence is written to the registers via SI. If an              during the programming process. From the time parallel programming has
interruption of serial programming is desired, it is sufficient either to set LD LOW             begun, a programmable flag output will not be valid until the appropriate offset
and deactivate SEN or to set SEN LOW and deactivate LD. Once LD and SEN                          word has been written to the register(s) pertaining to that flag. Measuring from
are both restored to a LOW level, serial offset programming continues.                           the rising WCLK edge that achieves the above criteria; PAF will be valid after
                                                                                                 two more rising WCLK edges plus tPAF, PAE will be valid after the next two rising
   From the time serial programming has begun, neither programmable flag                         RCLK edges plus tPAE plus tSKEW2.
will be valid until the full set of bits required to fill all the offset registers has been
written. Measuring from the rising SCLK edge that achieves the above criteria;                      The act of reading the offset registers employs a dedicated read offset
PAF will be valid after three more rising WCLK edges plus tPAF, PAE will be valid                register pointer. The contents of the offset registers can be read on the Q0-Qn
after the next three rising RCLK edges plus tPAE.                                                pins when LD is set LOW and REN is set LOW. It is important to note that
                                                                                                 consecutive reads of the offset registers is not permitted. The read operation must
   It is only possible to read the flag offset values via the parallel output port Qn.           be disabled for a minimum of one RCLK cycle in between offset register
                                                                                                 accesses. If the FIFO is configured for an input bus width and output bus width
PARALLEL MODE                                                                                    both set to x9, then the total number of read operations required to read the offset
   If Parallel Programming mode has been selected, as described above, then                      registers is 4 for the IDT72T1845/72T1855/72T1865/72T1875/72T1885 or 6
                                                                                                 for the IDT72T1895/72T18105/72T18115/72T18125. Refer to Figure 3,
programming of PAE and PAF values can be achieved by using a combination                         Programmable Flag Offset Programming Sequence, for a detailed diagram
of the LD, WCLK , WEN and Dn input pins. If the FIFO is configured for an input                  of the data input lines D0-Dn used during parallel programming. If the FIFO is
bus width and output bus width both set to x9, then the total number of write                    configured for an input to output bus width of x9 to x18, x18 to x9 or x18 to x18,
operations required to program the offset registers is 4 for the IDT72T1845/                     then the following number of read operations are required: for an output bus
72T1855/72T1865/72T1875/72T1885 or 6 for the IDT72T1895/72T18105/                                width of x18 a total of 2 read operations will be required to read the offset registers
72T18115/72T18125. Refer to Figure 3, Programmable Flag Offset Pro-                              for the IDT72T1845/72T1855/72T1865/72T1875/72T1885/72T1895 or 4 for
gramming Sequence, for a detailed diagram of the data input lines D0-Dn used                     the IDT72T18105/72T18115/72T18125. For an output bus width of x9 a total
during parallel programming. If the FIFO is configured for an input to output bus                of 4 read operations will be required to read the offset registers for the
width of x9 to x18, x18 to x9 or x18 to x18, then the following number of write                  IDT72T1845/72T1855/72T1865/72T1875/72T1885. A total of 6 will be re-
operations are required. For an input bus width of x18 a total of 2 write operations             quired for the IDT72T1895/72T18105/72T18115/72T18125. Refer to Figure
will be required to program the offset registers for the IDT72T1845/72T1855/                     3, Programmable Flag Offset Programming Sequence, for a detailed diagram.
72T1865/72T1875/72T1885/72T1895 or 4 for the IDT72T18105/72T18115/                               See Figure 22, Parallel Read of Programmable Flag Registers, for the timing
72T18125. For an input bus width of x9 a total of 4 write operations will be                     diagram for this mode.
required to program the offset registers for the IDT72T1845/72T1855/72T1865/
72T1875/72T1885. A total of 6 will be required for the IDT72T1895/72T18105/                         It is permissible to interrupt the offset register read sequence with reads or
72T18115/72T18125. Refer to Figure 3, Programmable Flag Offset Pro-                              writes to the FIFO. The interruption is accomplished by deasserting REN, LD,
gramming Sequence, for a detailed diagram.

                                                                                             21
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                        COMMERCIAL AND INDUSTRIAL
                                                                                                                            TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

or both together. When REN and LD are restored to a LOW level, reading of                     During FWFT mode the FIFO is put into retransmit mode by a rising RCLK
the offset registers continues where it left off. It should be noted, and care should      edge when the `MARK' input is HIGH and OR is LOW. The rising RCLK edge
be taken from the fact that when a parallel read of the flag offsets is performed,         `marks' the data present in the FIFO output register as the first retransmit data.
the data word that was present on the output lines Qn will be overwritten.                 The FIFO remains in retransmit mode until a rising RCLK edge occurs while
                                                                                           MARK is LOW.
    Parallel reading of the offset registers is always permitted regardless of
which timing mode (IDT Standard or FWFT modes) has been selected.                             Once a marked location has been set (and the device is still in retransmit
                                                                                           can be initiated by a rising RCLK edge while the retransmit input (RT) is LOW.
RETRANSMIT FROM MARK OPERATION                                                             REN must be HIGH (reads disabled) before bringing RT LOW. The device
   The Retransmit from Mark feature allows FIFO data to be read repeatedly                 indicates the start of retransmit setup by setting OR HIGH.

starting at a user-selected position. The FIFO is first put into retransmit mode that         When OR goes LOW, retransmit setup is complete and on the next rising
will `mark' a beginning word and also set a pointer that will prevent ongoing FIFO         RCLK edge after retransmit setup is complete, (RT goes HIGH), the contents
write operations from over-writing retransmit data. The retransmit data can be             of the first retransmit location are loaded onto the output register. Since FWFT
read repeatedly any number of times from the `marked' position. The FIFO can               mode is selected, the first word appears on the outputs regardless of REN, a
be taken out of retransmit mode at any time to allow normal device operation.              LOW on REN is not required for the first word. Reading all subsequent words
The `mark' position can be selected any number of times, each selection over-              requires a LOW on REN to enable the rising RCLK edge. See Figure 19,
writing the previous mark location. Retransmit operation is available in both IDT          Retransmit from Mark timing (FWFT mode), for the relevant timing diagram.
standard and FWFT modes.
                                                                                              Note, for the IDT72T1845/72T1855/72T1865/72T1875/72T1885/
   During IDT standard mode the FIFO is put into retransmit mode by a Low-                 72T1895 there must be a minimum of 32 bytes of data between the write pointer
to-High transition on RCLK when the `MARK' input is HIGH and EF is HIGH.                   and read pointer when the MARK is asserted, for the IDT72T18105/72T18115
The rising RCLK edge `marks' the data present in the FIFO output register as               there must be a minimum of 128 bytes and for the IDT72T18125 there must be
the first retransmit data. The FIFO remains in retransmit mode until a rising edge         a minimum of 256 bytes. Remember, 2(x9) bytes = 1(x18) word. (32 bytes =
on RCLK occurs while MARK is LOW.                                                          16 word = 8 long words). Also, once the MARK is set, the write pointer will not
                                                                                           increment past the "marked" location until the MARK is deasserted. This
   Once a `marked' location has been set (and the device is still in retransmit            prevents "overwriting" of retransmit data.
mode, MARK is HIGH), a retransmit can be initiated by a rising edge on RCLK
while the retransmit input (RT) is LOW. REN must be HIGH (reads disabled)                  HSTL/LVTTL I/O
before bringing RT LOW. The device indicates the start of retransmit setup by                 Both the write port and read port are user selectable between HSTL or
setting EF LOW, also preventing reads. When EF goes HIGH, retransmit setup
is complete and read operations may begin starting with the first data at the MARK         LVTTL I/O, via two select pins, WHSTL and RHSTL respectively. All other
location. Since IDT standard mode is selected, every word read including the               control pins are selectable via SHSTL, see Table 5 for details of groupings.
first `marked' word following a retransmit setup requires a LOW on REN (read
enabled).                                                                                     Note, that when the write port is selected for HSTL mode, the user can reduce
                                                                                           the power consumption (in stand-by mode by utilizing the WCS input).
   Note, write operations may continue as normal during all retransmit
functions, however write operations to the `marked' location will be prevented.               All "Static Pins" must be tied to VCC or GND. These pins are LVTTL only,
See Figure 18, Retransmit from Mark (IDT standard mode), for the relevant                  and are purely device configuration pins.
timing diagram.

TABLE 5 -- I/O CONFIGURATION

  WHSTL SELECT         RHSTL SELECT                                                        SHSTL SELECT           STATIC PINS
                                                                                                                  LVTTL ONLY
WHSTL: HIGH = HSTL     RHSTL: HIGH = HSTL                                                  SHSTL: HIGH = HSTL
          LOW = LVTTL           LOW = LVTTL                                                          LOW = LVTTL

Dn (I/P)               RCLK/RD (I/P)  EF/OR (O/P)                                      SCLK (I/P)     PRS (I/P)   IW (I/P)     OW (I/P)
WCLK/WR (I/P)          RCS (I/P)      PAF (O/P)                                        LD (I/P)       TRST (I/P)  BM (I/P)     ASYW (I/P)
WEN (I/P)                             EREN (O/P)                                       MRS (I/P)                  ASYR (I/P)   BE (I/P)
WCS (I/P)              MARK (I/P)     PAE (O/P)                                                       TDI (I/P)   IP (I/P)
                       REN (I/P)      FF/IR (O/P)                                      TCK (I/P)                  FSEL1 (I/P)  FSEL0 (I/P)
                       OE (I/P)       HF (O/P)                                                                    SHSTL (I/P)
                       RT (I/P)                                                        TMS (I/P)                  RHSTL (I/P)  PFM (I/P)
                                      ERCLK (O/P)                                      SEN (I/P)
                       Qn (O/P)                                                                                                WHSTL (I/P)
                                      TDO (O/P)                                        FWFT/SI (I/P)

                                                                                       22
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

SIGNAL DESCRIPTION                                                                         ASYNCHRONOUS READ (ASYR)
                                                                                              The read port can be configured for either Synchronous or Asynchronous
INPUTS:
                                                                                           mode of operation. If during a Master Reset the ASYR input is LOW, then
DATA IN (D0 - Dn)                                                                          Asynchronous operation of the read port will be selected. During Asynchro-
   Data inputs for 18-bit wide data (D0 - D17) or data inputs for 9-bit wide data          nous operation of the read port the RCLK input becomes RD input, this is the
                                                                                           Asynchronous read strobe input. A rising edge on RD will read data from the
(D0 - D8).                                                                                 FIFO via the output register and Qn port. (REN must be tied LOW during
                                                                                           Asynchronous operation of the read port).
CONTROLS:
                                                                                              The OE input provides three-state control of the Qn output bus, in an
MASTER RESET ( MRS )                                                                       asynchronous manner. (RCS, provides three-state control of the read port in
   A Master Reset is accomplished whenever the MRS input is taken to a LOW                 Synchronous mode).

state. This operation sets the internal read and write pointers to the first location         When the read port is configured for Asynchronous operation the device
of the RAM array. PAE will go LOW, PAF will go HIGH, and HF will go HIGH.                  must be operating on IDT standard mode, FWFT mode is not permissible if the
                                                                                           read port is Asynchronous. The Empty Flag (EF) operates in an Asynchronous
    If FWFT/SI is LOW during Master Reset then the IDT Standard mode,                      manner, that is, the empty flag will be updated based on both a read operation
along with EF and FF are selected. EF will go LOW and FF will go HIGH. If                  and a write operation. Refer to Figures 32, 33, 34 and 35 for relevant timing
FWFT/SI is HIGH, then the First Word Fall Through mode (FWFT), along with                  and operational waveforms.
IR and OR, are selected. OR will go HIGH and IR will go LOW.
                                                                                           RETRANSMIT (RT)
   All control settings such as OW, IW, BE, RM, PFM and IP are defined during                 The Retransmit (RT) input is used in conjunction with the MARK input,
the Master Reset cycle.
                                                                                           together they provide a means by which data previously read out of the FIFO
   During a Master Reset, the output register is initialized to all zeroes. A Master       can be reread any number of times. If retransmit operation has been selected
Reset is required after power up, before a write operation can take place. MRS             (i.e. the MARK input is HIGH), a rising edge on RCLK while RT is LOW will reset
is asynchronous.                                                                           the read pointer back to the memory location set by the user via the MARK input.

   See Figure 9, Master Reset Timing, for the relevant timing diagram.                        If IDT standard mode has been selected the EF flag will go LOW and remain
                                                                                           LOW for the time that RT is held LOW. RT can be held LOW for any number
PARTIAL RESET (PRS)                                                                        of RCLK cycles, the read pointer being reset to the marked location. The next
   A Partial Reset is accomplished whenever the PRS input is taken to a LOW                rising edge of RCLK after RT has returned HIGH, will cause EF to go HIGH,
                                                                                           allowing read operations to be performed on the FIFO. The next read operation
state. As in the case of the Master Reset, the internal read and write pointers            will access data from the `marked' memory location.
are set to the first location of the RAM array, PAE goes LOW, PAF goes HIGH,
and HF goes HIGH.                                                                             Subsequent retransmit operations may be performed, each time the read
                                                                                           pointer returning to the `marked' location. See Figure 18, Retransmit from Mark
   Whichever mode is active at the time of Partial Reset, IDT Standard mode                (IDT Standard mode) for the relevant timing diagram.
or First Word Fall Through, that mode will remain selected. If the IDT Standard
mode is active, then FF will go HIGH and EF will go LOW. If the First Word                    If FWFT mode has been selected the OR flag will go HIGH and remain HIGH
Fall Through mode is active, then OR will go HIGH, and IR will go LOW.                     for the time that RT is held LOW. RT can be held LOW for any number of RCLK
                                                                                           cycles, the read pointer being reset to the `marked' location. The next RCLK
   Following Partial Reset, all values held in the offset registers remain                 rising edge after RT has returned HIGH, will cause OR to go LOW and due to
unchanged. The programming method (parallel or serial) currently active at                 FWFT operation, the contents of the marked memory location will be loaded onto
the time of Partial Reset is also retained. The output register is initialized to all      the output register, a read operation being required for all subsequent data
zeroes. PRS is asynchronous.                                                               reads.

   A Partial Reset is useful for resetting the device during the course of                    Subsequent retransmit operations may be performed each time the read
operation, when reprogramming programmable flag offset settings may not be                 pointer returning to the `marked' location. See Figure 19, Retransmit from Mark
convenient.                                                                                (FWFT mode) for the relevant timing diagram.

   See Figure 10, Partial Reset Timing, for the relevant timing diagram.                   MARK
                                                                                              The MARK input is used to select Retransmit mode of operation. An RCLK
ASYNCHRONOUS WRITE (ASYW)
   The write port can be configured for either Synchronous or Asynchronous                 rising edge while MARK is HIGH will mark the memory location of the data
                                                                                           currently present on the output register, the device will also be placed into
mode of operation. If during Master Reset the ASYW input is LOW, then                      retransmit mode. Note, for the IDT72T1845/72T1855/72T1865/72T1875/
Asynchronous operation of the write port will be selected. During Asynchro-                72T1885/72T1895 there must be a minimum of 32 bytes of data between the
nous operation of the write port the WCLK input becomes WR input, this is the              write pointer and read pointer when the MARK is asserted, for the IDT72T18105/
Asynchronous write strobe input. A rising edge on WR will write data present               72T18115 there must be a minimum of 128 bytes and for the IDT72T18125
on the Dn inputs into the FIFO. (WEN must be tied LOW when using the write                 there must be a minimum of 256 bytes. Remember, 2(x9) bytes = 1(x18) word.
port in Asynchronous mode).                                                                (32 bytes = 16 word = 8 long words). Also, once the MARK is set, the write
                                                                                           pointer will not increment past the "marked" location until the MARK is
   When the write port is configured for Asynchronous operation the full flag              deasserted. This prevents "overwriting" of retransmit data.
(FF) operates in an asynchronous manner, that is, the full flag will be updated
based in both a write operation and read operation. Note, if Asynchronous
mode is selected, FWFT is not permissable. Refer to Figures 30, 31, 34 and
35 for relevant timing and operational waveforms.

                                                                                       23
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

   The MARK input must remain HIGH during the whole period of retransmit                   WEN is ignored when the FIFO is full in either FWFT or IDT Standard mode.
mode, a falling edge of RCLK while MARK is LOW will take the device out of                 If Asynchronous operation of the write port has been selected, then WEN
retransmit mode and into normal mode. Any number of MARK locations can be               must be held active, (tied LOW).
set during FIFO operation, only the last marked location taking effect. Once a
mark location has been set the write pointer cannot be incremented past this            READ STROBE & READ CLOCK (RD/RCLK)
marked location. During retransmit mode write operations to the device may                 If Synchronous operation of the read port has been selected via ASYR, this
continue without hindrance.
                                                                                        input behaves as RCLK. A read cycle is initiated on the rising edge of the RCLK
FIRST WORD FALL THROUGH/SERIAL IN (FWFT/SI)                                             input. Data can be read on the outputs, on the rising edge of the RCLK input.
   This is a dual purpose pin. During Master Reset, the state of the FWFT/              It is permissible to stop the RCLK. Note that while RCLK is idle, the EF/OR, PAE
                                                                                        and HF flags will not be updated. (Note that RCLK is only capable of updating
SI input determines whether the device will operate in IDT Standard mode or             the HF flag to HIGH). The Write and Read Clocks can be independent or
First Word Fall Through (FWFT) mode.                                                    coincident.

   If, at the time of Master Reset, FWFT/SI is LOW, then IDT Standard mode                 If Asynchronous operation has been selected this input is RD (Read
will be selected. This mode uses the Empty Flag (EF) to indicate whether or             Strobe) . Data is Asynchronously read from the FIFO via the output register
not there are any words present in the FIFO memory. It also uses the Full Flag          whenever there is a rising edge on RD. In this mode the REN and RCS inputs
function (FF) to indicate whether or not the FIFO memory has any free space             must be tied LOW. The OE input is used to provide Asynchronous control of the
for writing. In IDT Standard mode, every word read from the FIFO, including             three-state Qn outputs.
the first, must be requested using the Read Enable (REN) and RCLK.
                                                                                        WRITE CHIP SELECT (WCS)
   If, at the time of Master Reset, FWFT/SI is HIGH, then FWFT mode will be                The WCS disables all Write Port inputs (data only) if it is held HIGH. To
selected. This mode uses Output Ready (OR) to indicate whether or not there
is valid data at the data outputs (Qn). It also uses Input Ready (IR) to indicate       perform normal operations on the write port, the WCS must be enabled, held
whether or not the FIFO memory has any free space for writing. In the FWFT              LOW.
mode, the first word written to an empty FIFO goes directly to Qn after three RCLK
rising edges, REN = LOW is not necessary. Subsequent words must be                      READ ENABLE (REN)
accessed using the Read Enable (REN) and RCLK.                                             When Read Enable is LOW, data is loaded from the RAM array into the

   After Master Reset, FWFT/SI acts as a serial input for loading PAE and PAF           output register on the rising edge of every RCLK cycle if the device is not empty.
offsets into the programmable registers. The serial input function can only be             When the REN input is HIGH, the output register holds the previous data
used when the serial loading method has been selected during Master Reset.
Serial programming using the FWFT/SI pin functions the same way in both IDT             and no new data is loaded into the output register. The data outputs Q0-Qn
Standard and FWFT modes.                                                                maintain the previous data value.

WRITE STROBE & WRITE CLOCK (WR/WCLK)                                                       In the IDT Standard mode, every word accessed at Qn, including the first
   If Synchronous operation of the write port has been selected via ASYW, this          word written to an empty FIFO, must be requested using REN provided that
                                                                                        RCS is LOW. When the last word has been read from the FIFO, the Empty Flag
input behaves as WCLK.                                                                  (EF) will go LOW, inhibiting further read operations. REN is ignored when the
   A write cycle is initiated on the rising edge of the WCLK input. Data setup          FIFO is empty. Once a write is performed, EF will go HIGH allowing a read to
                                                                                        occur. The EF flag is updated by two RCLK cycles + tSKEW after the valid WCLK
and hold times must be met with respect to the LOW-to-HIGH transition of the            cycle. Both RCS and REN must be active, LOW for data to be read out on the
WCLK. It is permissible to stop the WCLK. Note that while WCLK is idle, the FF/         rising edge of RCLK.
IR, PAF and HF flags will not be updated. (Note that WCLK is only capable of
updating HF flag to LOW). The Write and Read Clocks can either be                          In the FWFT mode, the first word written to an empty FIFO automatically goes
independent or coincident.                                                              to the outputs Qn, on the third valid LOW-to-HIGH transition of RCLK + tSKEW
                                                                                        after the first write. REN and RCS do not need to be asserted LOW for the First
   If Asynchronous operation has been selected this input is WR (write strobe).         Word to fall through to the output register. In order to access all other words,
Data is Asynchronously written into the FIFO via the Dn inputs whenever there           a read must be executed using REN and RCS. The RCLK LOW-to-HIGH
is a rising edge on WR. In this mode the WEN input must be tied LOW.                    transition after the last word has been read from the FIFO, Output Ready (OR)
                                                                                        will go HIGH with a true read (RCLK with REN = LOW;RCS = LOW), inhibiting
WRITE ENABLE (WEN)                                                                      further read operations. REN is ignored when the FIFO is empty.
   When the WEN input is LOW, data may be loaded into the FIFO RAM array
                                                                                           If Asynchronous operation of the Read port has been selected, then REN
on the rising edge of every WCLK cycle if the device is not full. Data is stored        must be held active, (tied LOW).
in the RAM array sequentially and independently of any ongoing read
operation.                                                                              SERIAL ENABLE ( SEN )
                                                                                           The SEN input is an enable used only for serial programming of the offset
   When WEN is HIGH, no new data is written in the RAM array on each WCLK
cycle.                                                                                  registers. The serial programming method must be selected during Master
                                                                                        Reset. SEN is always used in conjunction with LD. When these lines are both
   To prevent data overflow in the IDT Standard mode, FF will go LOW,                   LOW, data at the SI input can be loaded into the program register one bit for each
inhibiting further write operations. Upon the completion of a valid read cycle,         LOW-to-HIGH transition of SCLK.
FF will go HIGH allowing a write to occur. The FF is updated by two WCLK
cycles + tSKEW after the RCLK cycle.                                                       When SEN is HIGH, the programmable registers retains the previous
                                                                                        settings and no offsets are loaded. SEN functions the same way in both IDT
   To prevent data overflow in the FWFT mode, IR will go HIGH, inhibiting               Standard and FWFT modes.
further write operations. Upon the completion of a valid read cycle, IR will go
LOW allowing a write to occur. The IR flag is updated by two WCLK cycles +
tSKEW after the valid RCLK cycle.

                                                                                    24
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

OUTPUT ENABLE ( OE )                                                                         LOAD (LD)
   When Output Enable is enabled (LOW), the parallel output buffers receive                     This is a dual purpose pin. During Master Reset, the state of the LD input,

data from the output register. When OE is HIGH, the output data bus (Qn) goes                along with FSEL0 and FSEL1, determines one of eight default offset values for
into a high impedance state. During Master or a Partial Reset the OE is the only             the PAE and PAF flags, along with the method by which these offset registers
input that can place the output bus Qn, into High-Impedance. During Reset the                can be programmed, parallel or serial (see Table 2). After Master Reset, LD
RCS input can be HIGH or LOW, it has no effect on the Qn outputs.                            enables write operations to and read operations from the offset registers. Only
                                                                                             the offset loading method currently selected can be used to write to the registers.
READ CHIP SELECT ( RCS )                                                                     Offset registers can be read only in parallel.
   The Read Chip Select input provides synchronous control of the Read
                                                                                                After Master Reset, the LD pin is used to activate the programming process
output port. When RCS goes LOW, the next rising edge of RCLK causes the                      of the flag offset values PAE and PAF. Pulling LD LOW will begin a serial loading
Qn outputs to go to the Low-Impedance state. When RCS goes HIGH, the next                    or parallel load or read of these offset values. THIS PIN MUST BE HIGH
RCLK rising edge causes the Qn outputs to return to HIGH Z. During a Master                  AFTER MASTER RESET TO WRITE OR READ DATA TO/FROM THE FIFO
or Partial Reset the RCS input has no effect on the Qn output bus, OE is the only            MEMORY.
input that provides High-Impedance control of the Qn outputs. If OE is LOW the
Qn data outputs will be Low-Impedance regardless of RCS until the first rising               BUS-MATCHING (IW, OW)
edge of RCLK after a Reset is complete. Then if RCS is HIGH the data outputs                    The pins IW and OW are used to define the input and output bus widths.
will go to High-Impedance.
                                                                                             During Master Reset, the state of these pins is used to configure the device bus
   The RCS input does not effect the operation of the flags. For example, when               sizes. See Table 1 for control settings. All flags will operate on the word/byte
the first word is written to an empty FIFO, the EF will still go from LOW to HIGH            size boundary as defined by the selection of bus width. See Figure 5 for Bus-
based on a rising edge of RCLK, regardless of the state of the RCS input.                    Matching Byte Arrangement.

   Also, when operating the FIFO in FWFT mode the first word written to an                   BIG-ENDIAN/LITTLE-ENDIAN (BE)
empty FIFO will still be clocked through to the output register based on RCLK,                  During Master Reset, a LOW on BE will select Big-Endian operation. A
regardless of the state of RCS. For this reason the user must take care when
a data word is written to an empty FIFO in FWFT mode. If RCS is disabled when                HIGH on BE during Master Reset will select Little-Endian format. This function
an empty FIFO is written into, the first word will fall through to the output register,      is useful when data is written into the FIFO in word format (x18) and read out
but will not be available on the Qn outputs which are in HIGH-Z. The user must               of the FIFO in word format (x18) or byte format (x9). If Big-Endian mode is
take RCS active LOW to access this first word, place the output bus in LOW-Z.                selected, then the most significant byte of the word written into the FIFO will be
REN must remain disabled HIGH for at least one cycle after RCS has gone LOW.                 read out of the FIFO first, followed by the least significant byte. If Little-Endian
A rising edge of RCLK with RCS and REN active LOW, will read out the next                    format is selected, then the least significant byte of the word written into the FIFO
word. Care must be taken so as not to lose the first word written to an empty                will be read out first, followed by the most significant byte. The mode desired
FIFO when RCS is HIGH. Refer to Figure 17, RCS and REN Read Operation                        is configured during master reset by the state of the Big-Endian (BE) pin. See
(FWFT Mode). The RCS pin must also be active (LOW) in order to perform                       Figure 5 for Bus-Matching Byte Arrangement.
a Retransmit. See Figure 13 for Read Cycle and Read Chip Select Timing (IDT
Standard Mode). See Figure 16 for Read Cycle and Read Chip Select Timing                     PROGRAMMABLE FLAG MODE (PFM)
(First Word Fall Through Mode).                                                                 During Master Reset, a LOW on PFM will select Asynchronous Program-

   If Asynchronous operation of the Read port has been selected, then RCS                    mable flag timing mode. A HIGH on PFM will select Synchronous Program-
must be held active, (tied LOW). OE provides three-state control of Qn.                      mable flag timing mode. If asynchronous PAF/PAE configuration is selected
                                                                                             (PFM, LOW during MRS), the PAE is asserted LOW on the LOW-to-HIGH
WRITE PORT HSTL SELECT (WHSTL)                                                               transition of RCLK. PAE is reset to HIGH on the LOW-to-HIGH transition of
   The control inputs, data inputs and flag outputs associated with the write port           WCLK. Similarly, the PAF is asserted LOW on the LOW-to-HIGH transition of
                                                                                             WCLK and PAF is reset to HIGH on the LOW-to-HIGH transition of RCLK.
can be setup to be either HSTL or LVTTL. If WHSTL is HIGH during the Master
Reset, then HSTL operation of the write port will be selected. If WHSTL is LOW                  If synchronous PAE/PAF configuration is selected (PFM, HIGH during
at Master Reset, then LVTTL will be selected.                                                MRS) , the PAE is asserted and updated on the rising edge of RCLK only and
                                                                                             not WCLK. Similarly, PAF is asserted and updated on the rising edge of WCLK
   The inputs and outputs associated with the write port are listed in Table 5.              only and not RCLK. The mode desired is configured during master reset by
                                                                                             the state of the Programmable Flag Mode (PFM) pin.
READ PORT HSTL SELECT (RHSTL)
   The control inputs, data inputs and flag outputs associated with the read port            INTERSPERSED PARITY (IP)
                                                                                                During Master Reset, a LOW on IP will select Non-Interspersed Parity
can be setup to be either HSTL or LVTTL. If RHSTL is HIGH during the Master
Reset, then HSTL operation of the read port will be selected. If RHSTL is LOW                mode. A HIGH will select Interspersed Parity mode. The IP bit function allows
at Master Reset, then LVTTL will be selected for the read port, then echo clock              the user to select the parity bit in the word loaded into the parallel port (D0-Dn)
and echo read enable will not be provided.                                                   when programming the flag offsets. If Interspersed Parity mode is selected, then
                                                                                             the FIFO will assume that the parity bit is located in bit position D8 and D17 during
   The inputs and outputs associated with the read port are listed in Table 5.               the parallel programming of the flag offsets, and will therefore ignore D8 when
                                                                                             loading the offset register in parallel mode. This is also applied to the output
SYSTEM HSTL SELECT (SHSTL)                                                                   register when reading the value of the offset register. If Interspersed Parity is
   All inputs not associated with the write and read port can be setup to be either          selected then output Q8 will be invalid. If Non-Interspersed Parity mode is
                                                                                             selected, then D16 and D17 are the parity bits and are ignored during parallel
HSTL or LVTTL. If SHSTL is HIGH during Master Reset, then HSTL operation
of all the inputs not associated with the write and read port will be selected. If
SHSTL is LOW at Master Reset, then LVTTL will be selected. The inputs
associated with SHSTL are listed in Table 5.

                                                                                         25
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

programming of the offsets. (D8 becomes a valid bit). Additionally, output Q8 will       again. See Figure 15, Read Timing (FWFT Mode), for the relevant timing
become a valid bit when performing a read of the offset register. IP mode is             information.
selected during Master Reset by the state of the IP input pin.
                                                                                             EF/OR is synchronous and updated on the rising edge of RCLK.
OUTPUTS:                                                                                    In IDT Standard mode, EF is a double register-buffered output. In FWFT
                                                                                         mode, OR is a triple register-buffered output.
FULL FLAG (FF/IR)
   This is a dual purpose pin. In IDT Standard mode, the Full Flag (FF) function         PROGRAMMABLE ALMOST-FULL FLAG (PAF)
                                                                                            The Programmable Almost-Full flag (PAF) will go LOW when the FIFO
is selected. When the FIFO is full, FF will go LOW, inhibiting further write
operations. When FF is HIGH, the FIFO is not full. If no reads are performed             reaches the almost-full condition. In IDT Standard mode, if no reads are
after a reset (either MRS or PRS), FF will go LOW after D writes to the FIFO.            performed after reset (MRS), PAF will go LOW after (D-m) words are written
If x18 Input or x18 Output bus Width is selected, D = 2,048 for the IDT72T1845,          to the FIFO. If x18 Input or x18 Output bus Width is selected, (D-m) = (2,048-m)
4,096 for the IDT72T1855, 8,192 for the IDT72T1865, 16,384 for the                       writes for the IDT72T1845, (4,096-m) writes for the IDT72T1855, (8,192-m)
IDT72T1875, 32,768 for the IDT72T1885, 65,536 for the IDT72T1895,                        writes for the IDT72T1865, (16,384-m) writes for the IDT72T1875, (32,768-m)
131,072 writes for the IDT72T18105, 262,144 writes for the IDT72T18115 and               writes for the IDT72T1885, (65,536-m) writes for the IDT72T1895, (131,072-m)
524,288 writes for the IDT72T18125. If both x9 Input and x9 Output bus Widths            writes for the IDT72T18105, (262,144-m) writes for the IDT72T18115 and
are selected, D = 4,096 for the IDT72T1845, 8,192 for the IDT72T1855,                    (524,288-m) writes for the IDT72T18125. If both x9 Input and x9 Output bus
16,384 for the IDT72T1865, 32,768 for the IDT72T1875, 65,536 for the                     Widths are selected, (D-m) = (4,096-m) writes for the IDT72T1845, (8,192-m)
IDT72T1885, 131,072 for the IDT72T1895, 262,144 writes for the                           writes for the IDT72T1855, (16,384-m) writes for the IDT72T1865, (32,768-m)
IDT72T18105, 524,288 writes for the IDT72T18115 and 1,048,576 writes for                 writes for the IDT72T1875, (65,536-m) writes for the IDT72T1885, (131,072-m)
the IDT72T18125. See Figure 11, Write Cycle and Full Flag Timing (IDT                    writes for the IDT72T1895, (262,144-m) writes for the IDT72T18105,
Standard Mode), for the relevant timing information.                                     (524,288-m) writes for the IDT72T18115 and (1,048,576-m) writes for the
                                                                                         IDT72T18125. The offset "m" is the full offset value. The default setting for this
   In FWFT mode, the Input Ready (IR) function is selected. IR goes LOW                  value is stated in Table 2.
when memory space is available for writing in data. When there is no longer
any free space left, IR goes HIGH, inhibiting further write operations. If no reads         In FWFT mode, if x18 Input or x18 Output bus Width is selected, the PAF
are performed after a reset (either MRS or PRS), IR will go HIGH after D writes          will go LOW after (2,049-m) writes for the IDT72T1845, (4,097-m) writes for the
to the FIFO. If x18 Input or x18 Output bus Width is selected, D = 2,049 for the         IDT72T1855, (8,193-m) writes for the IDT72T1865, (16,385-m) writes for the
IDT72T1845, 4,097 for the IDT72T1855, 8,193 for the IDT72T1865, 16,385                   IDT72T1875, (32,769-m) writes for the IDT72T1885, (65,537-m) writes for the
for the IDT72T1875, 32,769 for the IDT72T1885, 65,537 for the IDT72T1895,                IDT72T1895, (131,073-m) writes for the IDT72T18105, (262,145-m) writes
131,073 writes for the IDT72T18105, 262,145 writes for the IDT72T18115 and               for the IDT72T18115 and (524,289-m) writes for the IDT72T18125. If both x9
524,289 writes for the IDT72T18125. If both x9 Input and x9 Output bus Widths            Input and x9 Output bus Widths are selected, the PAF will go LOW after (4,097-
are selected, D = 4,097 for the IDT72T1845, 8,193 for the IDT72T1855, 16,385             m) writes for the IDT72T1845, (8,193-m) writes for the IDT72T1855, (16,385-m)
for the IDT72T1865, 32,769 for the IDT72T1875, 65,537 for the IDT72T1885,                writes for the IDT72T1865, (32,769-m) writes for the IDT72T1875, (65,537-m)
131,073 for the IDT72T1895, 262,145 writes for the IDT72T18105, 524,289                  writes for the IDT72T1885, (131,073-m) writes for the IDT72T1895, (262,145-
writes for the IDT72T18115 and 1,048,577 writes for the IDT72T18125. See                 m) writes for the IDT72T18105, (524,289-m) writes for the IDT72T18115
Figure 14, Write Timing (FWFT Mode), for the relevant timing information.                and (1,048,577-m) writes for the IDT72T18125. The offset m is the full offset
                                                                                         value. The default setting for this value is stated in Table 2.
   The IR status not only measures the contents of the FIFO memory, but also
counts the presence of a word in the output register. Thus, in FWFT mode, the               See Figure 23, Synchronous Programmable Almost-Full Flag Timing (IDT
total number of writes necessary to deassert IR is one greater than needed to            Standard and FWFT Mode), for the relevant timing information.
assert FF in IDT Standard mode.
                                                                                            If asynchronous PAF configuration is selected, the PAF is asserted LOW
   FF/IR is synchronous and updated on the rising edge of WCLK. FF/IR are                on the LOW-to-HIGH transition of the Write Clock (WCLK). PAF is reset to HIGH
double register-buffered outputs.                                                        on the LOW-to-HIGH transition of the Read Clock (RCLK). If synchronous PAF
                                                                                         configuration is selected, the PAF is updated on the rising edge of WCLK. See
   Note, when the device is in Retransmit mode, this flag is a comparison of the         Figure 25 for Asynchronous Programmable Almost-Full Flag Timing (IDT
write pointer to the `marked' location. This differs from normal mode where this         Standard and FWFT Mode).
flag is a comparison of the write pointer to the read pointer.
                                                                                            Note, when the device is in Retransmit mode, this flag is a comparison of the
EMPTY FLAG (EF/OR)                                                                       write pointer to the `marked' location. This differs from normal mode where this
   This is a dual purpose pin. In the IDT Standard mode, the Empty Flag (EF)             flag is a comparison of the write pointer to the read pointer.

function is selected. When the FIFO is empty, EF will go LOW, inhibiting further         PROGRAMMABLE ALMOST-EMPTY FLAG (PAE)
read operations. When EF is HIGH, the FIFO is not empty. See Figure 12, Read                The Programmable Almost-Empty flag (PAE) will go LOW when the FIFO
Cycle, Empty Flag and First Word Latency Timing (IDT Standard Mode), for
the relevant timing information.                                                         reaches the almost-empty condition. In IDT Standard mode, PAE will go LOW
                                                                                         when there are n words or less in the FIFO. The offset "n" is the empty offset
   In FWFT mode, the Output Ready (OR) function is selected. OR goes LOW                 value. The default setting for this value is stated in Table 2.
at the same time that the first word written to an empty FIFO appears valid on
the outputs. OR stays LOW after the RCLK LOW to HIGH transition that shifts the             In FWFT mode, the PAE will go LOW when there are n+1 words or less
last word from the FIFO memory to the outputs. OR goes HIGH only with a true             in the FIFO. The default setting for this value is stated in Table 2.
read (RCLK with REN = LOW). The previous data stays at the outputs, indicating
the last word was read. Further data reads are inhibited until OR goes LOW                  See Figure 24, Synchronous Programmable Almost-Empty Flag Timing
                                                                                         (IDT Standard and FWFT Mode), for the relevant timing information.

                                                                                     26
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

   If asynchronous PAE configuration is selected, the PAE is asserted LOW                ECHO READ CLOCK (ERCLK)
on the LOW-to-HIGH transition of the Read Clock (RCLK). PAE is reset to HIGH                The Echo Read Clock output is provided in both HSTL and LVTTL mode,
on the LOW-to-HIGH transition of the Write Clock (WCLK). If synchronous PAE
configuration is selected, the PAE is updated on the rising edge of RCLK. See            selectable via RHSTL. The ERCLK is a free-running clock output, it will always
Figure 26, Asynchronous Programmable Almost-Empty Flag Timing (IDT                       follow the RCLK input regardless of REN, RCS.
Standard and FWFT Mode), for the relevant timing information.
                                                                                            The ERCLK output follows the RCLK input with an associated delay. This
HALF-FULL FLAG (HF)                                                                      delay provides the user with a more effective read clock source when reading
   This output indicates a half-full FIFO. The rising WCLK edge that fills the FIFO      data from the Qn outputs. This is especially helpful at high speeds when
                                                                                         variables within the device may cause changes in the data access times. These
beyond half-full sets HF LOW. The flag remains LOW until the difference                  variations in access time maybe caused by ambient temperature, supply
between the write and read pointers becomes less than or equal to half of the            voltage, device characteristics. The ERCLK output also compensates for any
total depth of the device; the rising RCLK edge that accomplishes this condition         trace length delays between the Qn data outputs and receiving devices inputs.
sets HF HIGH.
                                                                                            Any variations effecting the data access time will also have a corresponding
   In IDT Standard mode, if no reads are performed after reset (MRS or PRS),             effect on the ERCLK output produced by the FIFO device, therefore the ERCLK
HF will go LOW after (D/2 + 1) writes to the FIFO. If x18 Input or x18 Output            output level transitions should always be at the same position in time relative to
bus Width is selected, D = 2,048 for the IDT72T1845, 4,096 for the IDT72T1855,           the data outputs. Note, that ERCLK is guaranteed by design to be slower than
8,192 for the IDT72T1865, 16,384 for the IDT72T1875, 32,768 for the                      the slowest Qn, data output. Refer to Figure 4, Echo Read Clock and Data
IDT72T1885, 65,536 for the IDT72T1895, 131,072 for the IDT72T18105,                      Output Relationship, Figure 28, Echo Read Clock & Read Enable Operation
262,144 for the IDT72T18115 and 524,288 for the IDT72T18125. If both x9                  and Figure 29, Echo RCLK & Echo REN Operation for timing information.
Input and x9 Output bus Widths are selected, D = 4,096 for the IDT72T1845,
8,192 for the IDT72T1855, 16,384 for the IDT72T1865, 32,768 for the                      ECHO READ ENABLE (EREN)
IDT72T1875, 65,536 for the IDT72T1885, 131,072 for the IDT72T1895,                          The Echo Read Enable output is provided in both HSTL and LVTTL mode,
262,144 for the IDT72T18105, 524,288 for the IDT72T18115 and 1,048,576
for the IDT72T18125.                                                                     selectable via RHSTL.
                                                                                            The EREN output is provided to be used in conjunction with the ERCLK
   In FWFT mode, if no reads are performed after reset (MRS or PRS), HF
will go LOW after (D-1/2 + 2) writes to the FIFO. If x18 Input or x18 Output bus         output and provides the reading device with a more effective scheme for reading
Width is selected, D = 2,049 for the IDT72T1845, 4,097 for the IDT72T1855,               data from the Qn output port at high speeds. The EREN output is controlled by
8,193 for the IDT72T1865, 16,385 for the IDT72T1875, 32,769 for the                      internal logic that behaves as follows: The EREN output is active LOW for the
IDT72T1885, 65,537 for the IDT72T1895, 131,073 for the IDT72T18105,                      RCLK cycle that a new word is read out of the FIFO. That is, a rising edge of
262,145 for the IDT72T18115 and 524,289 for the IDT72T18125. If both x9                  RCLK will cause EREN to go active, LOW if both REN and RCS are active, LOW
Input and x9 Output bus Widths are selected, D = 4,097 for the IDT72T1845,               and the FIFO is NOT empty.
8,193 for the IDT72T1855, 16,385 for the IDT72T1865, 32,769 for the
IDT72T1875, 65,537 for the IDT72T1885, 131,073 for the IDT72T1895,                       SERIAL CLOCK (SCLK)
262,145 for the IDT72T18105, 524,289 for the IDT72T18115 and 1,048,577                      During serial loading of the programming flag offset registers, a rising edge
for the IDT72T18125.
                                                                                         on the SCLK input is used to load serial data present on the SI input provided
   See Figure 27, Half-Full Flag Timing (IDT Standard and FWFT Mode),                    that the SEN input is LOW.
for the relevant timing information. Because HF is updated by both RCLK and
WCLK, it is considered asynchronous.                                                     DATA OUTPUTS (Q0-Qn)
                                                                                            (Q0 - Q17) data outputs for 18-bit wide data or (Q0 - Q8) data outputs for

                                                                                         9-bit wide data.

  RCLK              tERCLK
ERCLK
        tERCLK

        tA      tD

QSLOWEST(3)                                                       5909 drw08

NOTES:
1. REN is LOW;RCS is LOW.
2. tERCLK > tA, guaranteed by design.
3. Qslowest is the data output with the slowest access time, tA.
4. Time, tD is greater than zero, guaranteed by design.

Figure 4. Echo Read Clock and Data Output Relationship

                                                                                     27
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

BYTE ORDER ON INPUT PORT:   D17-D9  D8-D0

                               A      B    Write to FIFO

BYTE ORDER ON OUTPUT PORT:  Q17-Q9 Q8-Q0
BE IW OW
  LLL                       A       B      Read from FIFO

BE IW OW                   (a) x18 INPUT to x18 OUTPUT - BIG ENDIAN
  HLL
                            Q17-Q9  Q8-Q0  Read from FIFO

                               B      A

                            (b) x18 INPUT to x18 OUTPUT - LITTLE ENDIAN

                            Q17-Q9  Q8-Q0

BE IW OW                             A    1st: Read from FIFO
  LLH
                            Q17-Q9  Q8-Q0
BE IW OW
  HLH                                 B    2nd: Read from FIFO

BYTE ORDER ON INPUT PORT:   (c) x18 INPUT to x9 OUTPUT - BIG ENDIAN

                            Q17-Q9  Q8-Q0

                                      B    1st: Read from FIFO

                            Q17-Q9  Q8-Q0

                                    A      2nd: Read from FIFO

                            (d) x18 INPUT to x9 OUTPUT - LITTLE ENDIAN

                            D17-D9  D8-D0

                                      A    1st: Write to FIFO

                            D17-Q9  D8-Q0

                                      B    2nd: Write to FIFO

BYTE ORDER ON OUTPUT PORT:  Q17-Q9  Q8-Q0
BE IW OW
  LHL                          A    B      Read from FIFO

BE IW OW                   (a) x9 INPUT to x18 OUTPUT - BIG ENDIAN
  HHL
                            Q17-Q9  Q8-Q0

                              B     A      Read from FIFO

                            (a) x9 INPUT to x18 OUTPUT - LITTLE ENDIAN

                                                                                                            5909 drw09

Figure 5. Bus-Matching Byte Arrangement
                          28
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                      COMMERCIAL AND INDUSTRIAL
                                                                                                                          TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

JTAG TIMING SPECIFICATION

                                                 tTCK

                                                 t4

                                             t1             t2

TCK

                 t3

TDI/
TMS

                                                 tDS   tDH

TDO                                                                                                                     TDO

                                t6                                                                              tDO
                  t5
TRST                                                        Notes to diagram:                                           5909 drw10
                                                            t1 = tTCKLOW
                                                            t2 = tTCKHIGH
                                                            t3 = tTCKFALL
                                                            t4 = tTCKRISE
                                                            t5 = tRST (reset pulse width)
                                                            t6 = tRSR (reset recovery)

                                                           Figure 6. Standard JTAG Timing

SYSTEM INTERFACE PARAMETERS                                                 JTAG
                                                                            AC ELECTRICAL CHARACTERISTICS
                                                            IDT72T1845      (vcc = 2.5V 5%; Tcase = 0C to +85C)
                                                            IDT72T1855
                                                            IDT72T1865      Parameter                 Symbol Test
                                                            IDT72T1875                                            Conditions
                                                            IDT72T1885                                                            Min. Max. Units
                                                            IDT72T1895
                                                           IDT72T18105      JTAG Clock Input Period tTCK             -  100 - ns
                                                           IDT72T18115
                                                           IDT72T18125      JTAG Clock HIGH           tTCKHIGH       -  40 - ns

  Parameter Symbol Test Conditions Min. Max. Units                          JTAG Clock Low            tTCKLOW        -  40 - ns

                                                                            JTAG Clock Rise Time tTCKRISE            -  - 5(1) ns

Data Output      tDO(1)                               - 20 ns              JTAG Clock Fall Time tTCKFALL            -  - 5(1) ns
Data Output Hold
                  tDOH(1)                              0        - ns        JTAG Reset                tRST           -  50 - ns
   Data Input
                   tDS     trise=3ns                   10       - ns        JTAG Reset Recovery tRSR                 -  50 - ns
                   tDH     tfall=3ns
                                                       10       -

NOTE:                                                                       NOTE:
1. 50pf loading on external output signals.                                 1. Guaranteed by design.

                                                                        29
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

JTAG INTERFACE                                                                            The Standard JTAG interface consists of four basic elements:
                                                                                           Test Access Port (TAP)
    Five additional pins (TDI, TDO, TMS, TCK and TRST) are provided to                      TAP controller
support the JTAG boundary scan interface. The IDT72T1845/72T1855/                           Instruction Register (IR)
72T1865/72T1875/72T1885/72T1895/72T18105/72T18115/72T18125 in-                              Data Register Port (DR)
corporates the necessary tap controller and modified pad cells to implement the
JTAG facility.                                                                             The following sections provide a brief description of each element. For a
                                                                                       complete description refer to the IEEE Standard Test Access Port Specification
    Note that IDT provides appropriate Boundary Scan Description Language              (IEEE Std. 1149.1-1990).
program files for these devices.
                                                                                           The Figure below shows the standard Boundary-Scan Architecture.

                                                                                       DeviceID Reg.        Mux
                                                                                       Boundary Scan Reg.
                                                                                       Bypass Reg.

TDO  T

TDI

     A

TMS P            clkDR, ShiftDR
TCLK               UpdateDR
TRST
        TAP

        Cont-                                                                          Instruction Decode
        roller

                   clklR, ShiftlR
                   UpdatelR

                                                                                   Instruction Register

                                                                                   Control Signals

                                                                                                            5909 drw11

        Figure 7. Boundary Scan Architecture

TEST ACCESS PORT (TAP)                                                                 THE TAP CONTROLLER
                                                                                           The Tap controller is a synchronous finite state machine that responds to
    The Tap interface is a general-purpose port that provides access to the
internal of the processor. It consists of four input ports (TCLK, TMS, TDI, TRST)      TMS and TCLK signals to generate clock and control signals to the Instruction
                                                                                       and Data Registers for capture and update of data.
and one output port (TDO).

                                                                                   30
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                             COMMERCIAL AND INDUSTRIAL
                                                                                                                                 TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

        1 Test-Logic
                   Reset

                     0                                                                                            1
                                                                                                             Select-
        0  Run-Test/ 1                                                        Select- 1                     IR-Scan
                                                                             DR-Scan
                     Idle

                                                                                0                  1        0
                                                                 1 Capture-DR
                                                                                                         Capture-IR

                                                                                    00                             00
                                                                             Shift-DR                       Shift-IR

                                                                                     1                   1
                                                                                             1
        Input = TMS                                                                                         Exit1-IR   1
                                                                             EXit1-DR

                                                                                     00                            00
                                                                             Pause-DR                       Pause-IR

                                                                                       1                 1
                                                                          0 Exit2-DR
                                                                                                0           Exit2-IR

                                                                                   1                     1
                                                                          Update-DR                      Update-IR

                                                                          1              0            1     0

                                                                                                                      5909 drw12

NOTES:

1. Five consecutive TCK cycles with TMS = 1 will reset the TAP.

2. TAP controller does not automatically reset upon power-up. The user must provide a reset to the TAP controller (either by TRST or TMS).

3. TAP controller must be reset before normal FIFO operations can begin.

                           Figure 8. TAP Controller State Diagram

    Refer to the IEEE Standard Test Access Port Specification (IEEE Std.                       Capture-IR In this controller state, the shift register bank in the Instruction
1149.1) for the full state diagram                                                           Register parallel loads a pattern of fixed values on the rising edge of TCK. The
                                                                                             last two significant bits are always required to be "01".
    All state transitions within the TAP controller occur at the rising edge of the
TCLK pulse. The TMS signal level (0 or 1) determines the state progression                     Shift-IR In this controller state, the instruction register gets connected
that occurs on each TCLK rising edge. The TAP controller takes precedence                    between TDI and TDO, and the captured pattern gets shifted on each rising edge
over the FIFO memory and must be reset after power up of the device. See                     of TCK. The instruction available on the TDI pin is also shifted in to the instruction
TRST description for more details on TAP controller reset.                                   register.

  Test-Logic-Reset All test logic is disabled in this controller state enabling the            Exit1-IR This is a controller state where a decision to enter either the Pause-
normal operation of the IC. The TAP controller state machine is designed in such             IR state or Update-IR state is made.
a way that, no matter what the initial state of the controller is, the Test-Logic-Reset
state can be entered by holding TMS at high and pulsing TCK five times. This                   Pause-IR This state is provided in order to allow the shifting of instruction
is the reason why the Test Reset (TRST) pin is optional.                                     register to be temporarily halted.

  Run-Test-Idle In this controller state, the test logic in the IC is active only if           Exit2-DR This is a controller state where a decision to enter either the Shift-
certain instructions are present. For example, if an instruction activates the self          IR state or Update-IR state is made.
test, then it will be executed when the controller enters this state. The test logic
in the IC is idles otherwise.                                                                  Update-IR In this controller state, the instruction in the instruction register is
                                                                                             latched in to the latch bank of the Instruction Register on every falling edge of
  Select-DR-Scan This is a controller state where the decision to enter the                  TCK. This instruction also becomes the current instruction once it is latched.
Data Path or the Select-IR-Scan state is made.
                                                                                               Capture-DR In this controller state, the data is parallel loaded in to the data
  Select-IR-Scan This is a controller state where the decision to enter the                  registers selected by the current instruction on the rising edge of TCK.
Instruction Path is made. The Controller can return to the Test-Logic-Reset state
other wise.                                                                                    Shift-DR, Exit1-DR, Pause-DR, Exit2-DR and Update-DR These
                                                                                             controller states are similar to the Shift-IR, Exit1-IR, Pause-IR, Exit2-IR and
                                                                                             Update-IR states in the Instruction path.

                                                                                         31
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                         COMMERCIAL AND INDUSTRIAL
                                                                                                                             TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

THE INSTRUCTION REGISTER                                                                    31(MSB) 28 27          12 11               1 0(LSB)

    The Instruction register allows an instruction to be shifted in serially into the       Version (4 bits) Part Number (16-bit) Manufacturer ID (11-bit)
processor at the rising edge of TCLK.
                                                                                            0X0                    0X33                                     1
    The Instruction is used to select the test to be performed, or the test data
register to be accessed, or both. The instruction shifted into the register is latched      IDT72T1845/55/65/75/85/95/105/115/125 JTAG Device Identification Register
at the completion of the shifting process when the TAP controller is at Update-
IR state.                                                                                   JTAG INSTRUCTION REGISTER

    The instruction register must contain 4 bit instruction register-based cells                The Instruction register allows instruction to be serially input into the device
which can hold instruction data. These mandatory cells are located nearest the              when the TAP controller is in the Shift-IR state. The instruction is decoded to
serial outputs they are the least significant bits.                                         perform the following:

TEST DATA REGISTER                                                                               Select test data registers that may operate while the instruction is
    The Test Data register contains three test data registers: the Bypass, the                       current. The other test data registers should not interfere with chip
                                                                                                     operation and the selected data register.
Boundary Scan register and Device ID register.
    These registers are connected in parallel between a common serial input                      Definetheserialtestdataregisterpaththatisusedtoshiftdatabetween
                                                                                                     TDI and TDO during data register scanning.
and a common serial data output.
    The following sections provide a brief description of each element. For a                   The Instruction Register is a 4 bit field (i.e. IR3, IR2, IR1, IR0) to decode
                                                                                            16 different possible instructions. Instructions are decoded as follows.
complete description, refer to the IEEE Standard Test Access Port Specification
(IEEE Std. 1149.1-1990).                                                                    Hex    Instruction     Function

TEST BYPASS REGISTER                                                                        Value  EXTEST          Select Boundary Scan Register
    The register is used to allow test data to flow through the device from TDI
                                                                                            0x00   IDCODE          Select Chip Identification data register
to TDO. It contains a single stage shift register for a minimum length in serial path.      0x02   SAMPLE/PRELOAD  Select Boundary Scan Register
When the bypass register is selected by an instruction, the shift register stage            0x01   HIGH-IMPEDANCE  JTAG
is set to a logic zero on the rising edge of TCLK when the TAP controller is in             0x03   BYPASS          Select Bypass Register
the Capture-DR state.                                                                       0x0F

    The operation of the bypass register should not have any effect on the                         JTAG Instruction Register Decoding
operation of the device in response to the BYPASS instruction.
                                                                                                The following sections provide a brief description of each instruction. For
                                                                                            a complete description refer to the IEEE Standard Test Access Port Specification
                                                                                            (IEEE Std. 1149.1-1990).

THE BOUNDARY-SCAN REGISTER                                                                  EXTEST
    The Boundary Scan Register allows serial data TDI be loaded in to or read                 The required EXTEST instruction places the IC into an external boundary-

out of the processor input/output ports. The Boundary Scan Register is a part               test mode and selects the boundary-scan register to be connected between TDI
of the IEEE 1149.1-1990 Standard JTAG Implementation.                                       and TDO. During this instruction, the boundary-scan register is accessed to
                                                                                            drive test data off-chip via the boundary outputs and receive test data off-chip
THE DEVICE IDENTIFICATION REGISTER                                                          via the boundary inputs. As such, the EXTEST instruction is the workhorse of
    The Device Identification Register is a Read Only 32-bit register used to               IEEE. Std 1149.1, providing for probe-less testing of solder-joint opens/shorts
                                                                                            and of logic cluster function.
specify the manufacturer, part number and version of the processor to be
determined through the TAP in response to the IDCODE instruction.                           IDCODE
                                                                                              The optional IDCODE instruction allows the IC to remain in its functional mode
    IDT JEDEC ID number is 0xB3. This translates to 0x33 when the parity is
dropped in the 11-bit Manufacturer ID field.                                                and selects the optional device identification register to be connected between
                                                                                            TDI and TDO. The device identification register is a 32-bit shift register containing
    For the IDT72T1845/72T1855/72T1865/72T1875/72T1885/72T1895/                             information regarding the IC manufacturer, device type, and version code.
72T18105/72T18115/72T18125, the Part Number field contains the following                    Accessing the device identification register does not interfere with the operation
values:                                                                                     of the IC. Also, access to the device identification register should be immediately
                                                                                            available, via a TAP data-scan operation, after power-up of the IC or after the
   Device    Part# Field                                                                    TAP has been reset using the optional TRST pin or by otherwise moving to the
IDT72T1845     040E                                                                         Test-Logic-Reset state.
IDT72T1855     040D
IDT72T1865     040C                                                                         SAMPLE/PRELOAD
IDT72T1875     040B                                                                           The required SAMPLE/PRELOAD instruction allows the IC to remain in a
IDT72T1885     040A
IDT72T1895      0409                                                                        normal functional mode and selects the boundary-scan register to be connected
IDT72T18105     0419                                                                        between TDI and TDO. During this instruction, the boundary-scan register can
IDT72T18115     0418                                                                        be accessed via a date scan operation, to take a sample of the functional data
IDT72T18125     0417                                                                        entering and leaving the IC. This instruction is also used to preload test data into
                                                                                            the boundary-scan register before loading an EXTEST instruction.

                                                                                        32
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

HIGH-IMPEDANCE                                                                         BYPASS
  The optional High-Impedance instruction sets all outputs (including two-state          The required BYPASS instruction allows the IC to remain in a normal

as well as three-state types) of an IC to a disabled (high-impedance) state and        functional mode and selects the one-bit bypass register to be connected
selects the one-bit bypass register to be connected between TDI and TDO.               between TDI and TDO. The BYPASS instruction allows serial data to be
During this instruction, data can be shifted through the bypass register from TDI      transferred through the IC from TDI to TDO without affecting the operation of
to TDO without affecting the condition of the IC outputs.                              the IC.

                                                                                   33
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

    MRS                                  tRS      tRSR
     REN   tRSS                                   tRSR
    WEN    tRSS                                   tRSR
FWFT/SI    tRSS

                              tRSS                tRSR
LD

FSEL0,           tRSS
FSEL1            tRSS
           tHRSS
OW, IW

WHSTL

           tHRSS

RHSTL

           tHRSS

SHSTL

                              tRSS
BE

           tRSS

PFM

                             tRSS
IP

                              tRSS
RT

           tRSS

SEN

  EF/OR                              tRSF         If FWFT = HIGH, OR = HIGH
    FF/IR                            tRSF         If FWFT = LOW, EF = LOW
     PAE                            tRSF          If FWFT = LOW, FF = HIGH
                                    tRSF          If FWFT = HIGH, IR = LOW
PAF, HF

                                    tRSF                OE = HIGH
                                                        OE = LOW
Q0 - Qn

                                                                                                            5909 drw13

NOTE:
1. During Master Reset the High-Impedance control of the Qn data outputs is provided by OE only, RCS can be HIGH or LOW until the first rising edge of RCLK after Master Reset

    is complete.

                                                                Figure 9. Master Reset Timing

                                              34
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

PRS      tRSS     tRS                                              tRSR
REN      tRSS                                                      tRSR
WEN      tRSS  tRSF
         tRSS  tRSF                                         If FWFT = HIGH, OR = HIGH
   RT          tRSF                                         If FWFT = LOW, EF = LOW
SEN                                                         If FWFT = LOW, FF = HIGH
                                                            If FWFT = HIGH, IR = LOW
EF/OR

FF/IR

PAE

                                                  tRSF
PAF, HF

               tRSF

Q0 - Qn                                                     OE = HIGH
                                                            OE = LOW
                                                                                                            5909 drw14

NOTE:
1. During Partial Reset the High-Impedance control of the Qn data outputs is provided by OE only, RCS can be HIGH or LOW until the first rising edge of RCLK after Master Reset

    is complete.

               Figure 10. Partial Reset Timing

                                                        35
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                                                 COMMERCIAL AND INDUSTRIAL
                                                                                                                                                     TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

                                                       NO WRITE                      tCLKH       tCLK                                      NO WRITE
                                                                                                     tCLKL
WCLK                        t (1)                  1                     2                                              t (1)          1                  2                            tDH
D0 - Dn                                                                            tDS          tDH                                                                  tDS
                              SKEW1                                                                                       SKEW1
     FF
                                                                                            DX                                                                                DX+1

                                                                          tWFF                  tWFF                                                       tWFF                         tWFF

WEN

RCLK                   tENS             tENH                                                           tENS                      tENH
REN                   tENS
RCS

Q0 - Qn                                         tA                                                                                 tA                      NEXT DATA READ
                             tRCSLZ                                                                                                                                                         5909 drw15
                                                                                                DATA READ

NOTES:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that FF will go HIGH (after one WCLK cycle pus tWFF). If the time between the

   rising edge of the RCLK and the rising edge of the WCLK is less than tSKEW1, then the FF deassertion may be delayed one extra WCLK cycle.
2. LD = HIGH, OE = LOW, EF = HIGH.
3. WCS = LOW.

                                           Figure 11. Write Cycle and Full Flag Timing (IDT Standard Mode)

                                                                                                                tCLKH    tCLK    tCLKL
                                                                                                                                  tENS
  RCLK                       tENH                                      1                                        2                          tENH            tENS                     tENH
                                tREF                    NO OPERATION
                 tENS                                                                           NO OPERATION
                                                                                                                                                                              tREF
    REN                                                                                                            tREF
      EF
                             tA                                                                                                                        tA                           tA
Q0 - Qn                                                                                                                            LAST WORD
                                                        LAST WORD                                            tOLZ                                                         D0                  D1
      OE
                             tOLZ                                               tOHZ
  WCLK                             tOE

   WEN                                  tSKEW1(1)

                                        tENS            tENH                    tENS            tENH

                                        tWCSS                                                   tWCSH

WCS                                           tDS      tDH                     tDS             tDH
D0 - Dn
                                                    D0                                      D1

                                                                                                                                                                                        5909 drw16

NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that EF will go HIGH (after one RCLK cycle plus tREF). If the time between the

   rising edge of WCLK and the rising edge of RCLK is less than tSKEW1, then EF deassertion may be delayed one extra RCLK cycle.
2. LD = HIGH.

3. First data word latency = tSKEW1 + 1*TRCLK + tREF.
4. RCS is LOW.

                       Figure 12. Read Cycle, Output Enable, Empty Flag and First Data Word Latency (IDT Standard Mode)

                                                                                                36
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
                                                                                                                           2
                                                                                                1
                                                                                                                         tREF
RCLK

              tENS

REN

         tENS       tENH                                     tENS                tENS

RCS

                                                                     tREF

EF                                                   tRCSHZ
                              LAST DATA-1
         tRCSLZ           tA                                         tA                            tRCSHZ

                                                             tRCSLZ

Q0 - Qn                                                                          LAST DATA
                                                                                     tSKEW1(1)

WCLK

                                                                           tENS      tENH

WEN                                                                        tDS         tDH
   Dn
                                                                                 Dx

                                                                                                            5909 drw 17

NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that EF will go HIGH (after one RCLK cycle plus tREF). If the time between the

   rising edge of WCLK and the rising edge of RCLK is less than tSKEW1, then EF deassertion may be delayed one extra RCLK cycle.
2. LD = HIGH.

3. First data word latency = tSKEW1 + 1*TRCLK + tREF.
4. OE is LOW.

                              Figure 13. Read Cycle and Read Chip Select (IDT Standard Mode)

                                                                     37
     WCLK                                                                                                                                                       1                                                                                                                                         IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/
       WEN
                 tENS    tDH                            tDS                                        tDS                                   tDS                                                      tENH                                                                                                 8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
    D0 - Dn  tDS              W2
      RCLK                                                                                D-1           W D2-1 +2     D-1
       RCS           W1    tSKEW1(1)                                                        2                          2
                                        W3     W4            W[n +2]  W[n+3]      W[n+4]  [ ] [ ] [ ] W+1          W       +3  W[D-m-2]       W[D-m-1]  W[D-m]     W[D-m+1] W[D-m+2]  W[D-1]  WD
                              1
                                      2                               tSKEW2 (2)

                                               3                      1           2

                         tENS

    REN

                                      tRCSLZ
                                                    tA

    Q0 - Qn                                                                                                                    W1

             PREVIOUS DATA IN OUTPUT REGISTER     tREF

    OR

    PAE                                                                  tPAES

38   HF                                                                                                            tHF
    PAF                                                                                                                                                                                     tPAFS

      IR                                                                                                                                                                                                                                             tWFF

                                                                                                                                                                                                                                                                                           5909 drw18

    NOTES:                                                                                                                                                                                                                                                                                                 COMMERCIAL AND INDUSTRIAL
    1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that OR will go LOW after two RCLK cycles plus tREF. If the time between the rising edge of WCLK and the rising edge of RCLK                                                                          TEMPERATURE RANGES

       is less than tSKEW1, then OR assertion may be delayed one extra RCLK cycle.
    2. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that PAE will go HIGH after one RCLK cycle plus tPAES. If the time between the rising edge of WCLK and the rising edge of RCLK

       is less than tSKEW2, then the PAE deassertion may be delayed one extra RCLK cycle.
    3. LD = HIGH, OE = LOW
    4. n = PAE offset, m = PAF offset and D = maximum FIFO depth.
    5. If x18 input or x18 output bus width is selected, D=2,049 for IDT72T1845, 4,097 for IDT72T1855, 8,193 for IDT72T1865, 16,385 for IDT72T1875, 32,769 for IDT72T1885, 65,537 for IDT72T1895, 131,073 for IDT72T18105, 262,145

       for IDT72T18115, 524,288 for IDT72T18125.
       If both x9 input and x9 output bus widths are selected, D=4,097 for IDT72T1845, 8,193 for IDT72T1855, 16,385 for IDT72T1865, 32,769 for IDT72T1875, 65,537 for IDT72T1885, 131,073 for IDT72T1895, 262,144 for IDT72T18105,
       524,288 for IDT72T18115, 1,048,576 for IDT72T18125.
    6. First data word latency = tSKEW1 + 2*TRCLK + tREF.

                                                                            Figure 14. Write Timing (First Word Fall Through Mode)
    WCLK                                  1          2        tSKEW2(2)                                                                                                                                                                                    IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/
               tENS                       tSKEW1(1)
                               tENH                                                                                                                                                                                                                     8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
    WEN                        tDH
               tDS

    D0 - Dn          WD

      RCLK                     tENS                                                                                                             1
       REN
                                                                                                                                                                                                tENS
          OE
    Q0 - Qn              tOHZ        tOE  tA         tA                  tA                          tA                             tA                                         tA
                     W1                                  W3               W[m+3]                                                                                   W[D-1]
                                                                                          D-1                  D-1
                                                                                           2                    2
                                     W1       W2              Wm+2                W[m+4]  [ ] [ ] W+1               +  2  W[D-n-1]      W[D-n]  W[D-n+1] W[D-n+2]                                     WD
                                                                                                     W                                                                                                                      tREF

     OR                                                                                                                                         tPAES                                                                                       5909 drw19
    PAE

39   HF                                                                                                   tHF
    PAF                                                                           tPAFS

      IR                       tWFF                     tWFF

    NOTES:                                                                                                                                                                                                                                                  COMMERCIAL AND INDUSTRIAL
    1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that IR will go LOW after one WCLK cycle plus tWFF. If the time between the rising edge of RCLK and the rising edge of WCLK                            TEMPERATURE RANGES

       is less than tSKEW1, then the IR assertion may be delayed one extra WCLK cycle.
    2. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that PAF will go HIGH after one WCLK cycle plus tPAFS. If the time between the rising edge of RCLK and the rising edge of WCLK

       is less than tSKEW2, then the PAF deassertion may be delayed one extra WCLK cycle.
    3. LD = HIGH.
    4. n = PAE Offset, m = PAF offset and D = maximum FIFO depth.
    5. If x18 input or x18 output bus width is selected, D=2,049 for IDT72T1845, 4,097 for IDT72T1855, 8,193 for IDT72T1865, 16,385 for IDT72T1875, 32,769 for IDT72T1885, 65,537 for IDT72T1895, 131,073 for IDT72T18105, 262,145

       for IDT72T18115, 524,288 for IDT72T18125.
       If both x9 input and x9 output bus widths are selected, D=4,097 for IDT72T1845, 8,193 for IDT72T1855, 16,385 for IDT72T1865, 32,769 for IDT72T1875, 65,537 for IDT72T1885, 131,073 for IDT72T1895, 262,144 for IDT72T18105,
       524,288 for IDT72T18115, 1,048,576 for IDT72T18125.
    6. RCS = LOW.

                                                                           Figure 15. Read Timing (First Word Fall Through Mode)
    WCLK                                       1          2                     (2)                                                                                                                                                         IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/
                 tENS                          tSKEW1(1)
                                 tENH                              tSKEW2                                                                                                                                                                8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
                                 tDH
    WEN
                tDS

    D0 - Dn            WD

      RCLK                       tENS                                                                                                                  1
        REN                      tENH
       RCS                                                                                                                                                                                             tENS

    Q0 - Qn                tENS

                                       tRCSHZ  tRCSLZ     tA                         tA                          tA                        tA                                         tA
                                                      W2     W3                       W[m+3]                                                                              W[D-1]
                                                                                                      D-1             D-1
                                                                                                       2               2
                       W1                                          Wm+2                       W[m+4]  [ ] [ ] W+1W         +  2  W[D-n-1]      W[D-n]  W[D-n+1] W[D-n+2]                                     WD
                                                                                                                                                                                                                                   tREF

     OR                                                                                                                                                tPAES
    PAE

    HF                                                                                                           tHF

40                                                                                            tPAFS

    PAF                                                      tWFF
                                     tWFF

      IR

                                                                                                                                                                                                             5909 drw20

    NOTES:                                                                                                                                                                                                                                   COMMERCIAL AND INDUSTRIAL
    1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that IR will go LOW after one WCLK cycle plus tWFF. If the time between the rising edge of RCLK and the rising edge of WCLK             TEMPERATURE RANGES

       is less than tSKEW1, then the IR assertion may be delayed one extra WCLK cycle.
    2. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that PAF will go HIGH after one WCLK cycle plus tPAFS. If the time between the rising edge of RCLK and the rising edge of WCLK

       is less than tSKEW2, then the PAF deassertion may be delayed one extra WCLK cycle.
    3. LD = HIGH.
    4. n = PAE Offset, m = PAF offset and D = maximum FIFO depth.

    5. If x18 input or x18 output bus width is selected, D=2,049 for IDT72T1845, 4,097 for IDT72T1855, 8,193 for IDT72T1865, 16,385 for IDT72T1875, 32,769 for IDT72T1885, 65,537 for IDT72T1895, 131,073 for IDT72T18105, 262,145

       for IDT72T18115, 524,288 for IDT72T18125.

       If both x9 input and x9 output bus widths are selected, D=4,097 for IDT72T1845, 8,193 for IDT72T1855, 16,385 for IDT72T1865, 32,769 for IDT72T1875, 65,537 for IDT72T1885, 131,073 for IDT72T1895, 262,144 for IDT72T18105,

       524,288 for IDT72T18115, 1,048,576 for IDT72T18125.
    6. OE = LOW.

                                                             Figure 16. Read Cycle and Read Chip Select Timing (First Word Fall Through Mode)
    RCLK                                           1              2  3                                                                                                                                                                 IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/
      REN
      RCS                                                            tREF                                                 tENS  tENH                                    tENS                                                        8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
        OR                                                                                                                                                              tENS
                          HIGH-Z                                                1st Word falls through to   tENS                       tENS  tENH
        Qn                                                                      O/P register on this cycle                                                                          tREF
                                                                                                                  tRCSLZ           tA                           tRCSHZ            tRCSLZ
    WCLK                                                                                                                  W1           W2
                                                                                                                                                                                          W2
     WEN
                                                                                                                                                                                                         5909 drw21
        Dn
                                            tSKEW

                                  tENS                      tENH

                                  tDS       tDH    tDS      tDH

                                        W1              W2

41  NOTES:
    1. It is very important that the REN be held HIGH for at least one cycle after RCS has gone LOW. If REN goes LOW on the same cycle as RCS or earlier, then Word, W1 will be lost, Word, W2 will be read on the output when the

       bus goes to LOW-Z.
    2. The 1st Word will fall through to the output register regardless of REN and RCS. However, subsequent reads require that both REN and RCS be active, LOW.

                                                                          Figure 17 . RCS and REN Read Operation (FWFT Mode)

                                                                                                                                                                                                                                        COMMERCIAL AND INDUSTRIAL
                                                                                                                                                                                                                                    TEMPERATURE RANGES
    RCLK                                                                                           1                                2        3                                                                                       IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/
      REN
         Qn  tENS                                                        tENS                                                 tENS                                                                                                8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

    MARK                  tA         tA                 tA  tA                                                                      tA       tA
        RT   WMK-1                  tENH  WMK+1                                  WMK+n                                                               WMK+1
        EF                     WMK                                                                                                      WMK
                              tENS
      PAE
    WCLK                                                    tENS                        tENH
                                                                                        tREF
     WEN                                                                                                                tREF
      PAF
                                                                                        tSKEW2                                                  tPAES(6)
        HF
                                                                                        1       2                                                   5909 drw22

                                                            tENS

42

                                                                                                                 tPAFS
                                                                                        tHF

    NOTES:                                                                                                                                                                                                                            COMMERCIAL AND INDUSTRIAL
    1. Retransmit setup is complete when EF returns HIGH.                                                                                                                                                                         TEMPERATURE RANGES
    2. OE = LOW;RCS = LOW.
    3. RT must be HIGH when reading from FIFO.
    4. Once Mark is set, the write pointer will not increment past the `marked' location, preventing overwrites of Retransmit data.
    5. Before a "MARK" can be set there must be at least 32 bytes of data between the Write Pointer and Read Pointer locations for the IDT72T1845/72T1855/72T1865/72T1875/72T1885/72T1895, 64 bytes of data for the IDT72T18105/

       72T18115 and 128 bytes of data for the IDT72T18125. (32 bytes = 16 words = 8 long words).
    6. A transition in the PAE flag may occur one RCLK cycle earlier than shown, (on cycle 2).

                                                                             Figure 18. Retransmit from Mark (IDT Standard Mode)
    RCLK                                                                                                     1                      2   3                                                                                            IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/
      REN
         Qn  tENS                                                        tENS                                                 tENS                                                                                                8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

    MARK                  tA         tA                 tA  tA                                               tA                     tA              tA
        RT   WMK-1                  tENH  WMK+1                                  WMK+n                                                  WMK+1
       OR                      WMK                                                                                            WMK                       WMK+2
                              tENS
      PAE
    WCLK                                                    tENS                        tENH
                                                                                        tREF
     WEN                                                                                                                tREF
      PAF
                                                                                        tSKEW2                                                          tPAES(6)
        HF
                                                                                        1                 2                                                 5909 drw23

                                                            tENS

43

                                                                                                                 tPAFS
                                                                                        tHF

    NOTES:                                                                                                                                                                                                                            COMMERCIAL AND INDUSTRIAL
    1. Retransmit setup is complete when OR returns LOW.                                                                                                                                                                          TEMPERATURE RANGES
    2. OE = LOW;RCS = LOW.
    3. RT must be HIGH when reading from FIFO.

    4. Once Mark is set, the write pointer will not increment past the `marked' location, preventing overwrites of Retransmit data.

    5. Before a "MARK" can be set there must be at least 32 bytes of data between the Write Pointer and Read Pointer locations for the IDT72T1845/72T1855/72T1865/72T1875/72T1885/72T1895, 64 bytes of data for the IDT72T18105/

       72T18115 and 128 bytes of data for the IDT72T18125. (32 bytes = 16 words = 8 long words).
    6. A transition in the PAE flag may occur one RCLK cycle earlier than shown, (on cycle 2).

                                          Figure 19. Retransmit from Mark (First Word Fall Through Mode)
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                                                                                 COMMERCIAL AND INDUSTRIAL
                                                                                                                                                                                     TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

                 tSCLK

          tSCKH  tSCKL

SCLK             tSENS               tSENH                                                                                                                                                    tENH
  SEN                                tLDS
    LD                  tLDS                                                                                                                                                                   tLDH
     SI
                        tSDS                                                                  BIT X(1)            BIT 1                                                                       tSDH

                              BIT 1                                                                                                                                                      BIT X(1)

                                                                          EMPTY OFFSET                                                                        FULL OFFSET                                  5909 drw24

NOTES:
1. x9 to x9 mode: X =12 for the IDT72T1845, X = 13 for the IDT72T1855, X = 14 for the IDT72T1865, X = 15 for the IDT72T1875, X = 16 for the IDT72T1885, X = 17 for the IDT72T1895,

   X = 18 for the IDT72T18105, X = 19 for the IDT72T18115 and X = 20 for the IDT72T18125.
2. All other modes: X=11 for the IDT72T1845, X = 12 for the IDT72T1855, X = 13 for the IDT72T1865, X = 14 for the IDT72T1875, X = 15 for the IDT72T1885 and X = 16 for the IDT72T1895,

   X = 17 for the IDT72T18105, X = 18 for the IDT72T18115 and X = 19 for the IDT72T18125.

                           Figure 20. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)

                                     tCLK

                        tCLKH                                       tCLKL

WCLK                                                                tLDS                tLDH                                                                                                                tLDH
    LD                                                                                                                                                                                                      tENH
                                                                    tENS                tENH                                                                                                                tDH
WEN                                                                 tDS
                                                                                                                                                                                                           5909 drw25
                                                                                        tDH   tDS                                                  tDH   tDS               tDH           tDS

D0 - D17

                                     PAE OFFSET                                               PAF OFFSET                                                PAE(2) OFFSET           PAF(2) OFFSET

NOTES:
1. This timing diagram is based on programming with a x18 bus width.
2. Overwrites previous offset value.

                 Figure 21. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)

                 tCLK

          tCLKH               tCLKL

RCLK                          tLDS                                  tLDH                                    tLDS                                   tLDH                                  tLDS        tLDH
    LD

                                                                    tENH                                                                           tENH                                              tENH

                              tENS                                                                          tENS                                                                         tENS

REN

Q0 - Q17                                                        tA                                                                             tA                      PAF OFFSET VALUE              tA
          DATA IN OUTPUT REGISTER                                                       PAE OFFSET VALUE                                                                                                       PAE OFFSET

                                                                                                                                                                                                           5909 drw26

NOTES:
1. OE = LOW.

2. The timing diagram illustrates reading of offset registers with an output bus width of 18 bits.
3. The offset registers cannot be read on consecutive RCLK cycles. The read must be disabled (REN = HIGH) for a minimum of one RCLK cycle in between register accesses.

                 Figure 22. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)

                                                                                                        44
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                    COMMERCIAL AND INDUSTRIAL
                                                                                                                        TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

        tCLKL        tCLKL

WCLK                                            1          2                                               1      2
WEN                        tENH
  PAF          tENS

RCLK                                                          tPAFS                                                  tPAFS
  REN                                                                       tENS
                            D - (m +1) words in FIFO(2)                                   D - m words in FIFO(2)                 D-(m+1) words
                                                                                  tSKEW2(3)                                      in FIFO(2)

                                                                                        tENH

                                                                                                                                 5909 drw27

NOTES:
1. m = PAF offset .
2. D = maximum FIFO depth.

   In IDT Standard mode: if x18 Input or x18 Output bus Width is selected, D = 2,048 for the IDT72T1845, 4,096 for the IDT72T1855, 8,192 for the IDT72T1865, 16,384 for the IDT72T1875,
   32,768 for the IDT72T1885, 65,536 for the IDT72T1895, 131,072 for the IDT72T18105, 262,144 for the IDT72T18115 and 524,288 for the IDT72T18125. If both x9 Input and x9
   Output bus Widths are selected, D = 4,096 for the IDT72T1845, 8,192 for the IDT72T1855, 16,384 for the IDT72T1865, 32,768 for the IDT72T1875, 65,536 for the IDT72T1885,
   131,072 for the IDT72T1895, 262,144 for the IDT72T18105, 524,288 for the IDT72T18115 and 1,048,576 for the IDT72T18125.
   In FWFT mode: if x18 Input or x18 Output bus Width is selected, D = 2,049 for the IDT72T1845, 4,097 for the IDT72T1855, 8,193 for the IDT72T1865, 16,385 for the IDT72T1875,
   32,769 for the IDT72T1885, 65,537 for the IDT72T1895, 131,073 for the IDT72T18105, 262,145 for the IDT72T18115 and 524,289 for the IDT72T18125. If both x9 Input and x9
   Output bus Widths are selected, D = 4,097 for the IDT72T1845, 8,193 for the IDT72T1855, 16,385 for the IDT72T1865, 32,769 for the IDT72T1875, 65,537 for the IDT72T1885,
   131,073 for the IDT72T1895, 262,145 for the IDT72T18105, 524,289 for the IDT72T18115 and 1,048,577 for the IDT72T18125.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that PAF will go HIGH (after one WCLK cycle plus tPAFS). If the time between the
   rising edge of RCLK and the rising edge of WCLK is less than tSKEW2, then the PAF deassertion time may be delayed one extra WCLK cycle.
4. PAF is asserted and updated on the rising edge of WCLK only.
5. Select this mode by setting PFM HIGH during Master Reset.
6. RCS is LOW.

                       Figure 23. Synchronous Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)

        tCLKH  tCLKL

WCLK           tENS         tENH
  WEN
   PAE         n words in FIFO(2),                                                n + 1 words in FIFO(2),                        n words in FIFO(2),
RCLK           n + 1 words in FIFO(3)                                             n + 2 words in FIFO(3)                         n + 1 words in FIFO(3)
  REN
                                  tSKEW2(4)  tPAES                                                     1          tPAES
                                                        2                         tENH                                        2
                                   1

                                                              tENS

                                                                                                                                 5909 drw28

NOTES:
1. n = PAE offset.
2. For IDT Standard mode
3. For FWFT mode.
4. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that PAE will go HIGH (after one RCLK cycle plus tPAES). If the time between the

   rising edge of WCLK and the rising edge of RCLK is less than tSKEW2, then the PAE deassertion may be delayed one extra RCLK cycle.
5. PAE is asserted and updated on the rising edge of WCLK only.
6. Select this mode by setting PFM HIGH during Master Reset.
7. RCS = LOW.

                      Figure 24. Synchronous Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)

                                                                                         45
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

        tCLKH                      tCLKL

WCLK

                                   tENS       tENH

WEN

                                              tPAFA

   PAF  D - (m + 1) words in FIFO                          D - m words                                      D - (m + 1) words
RCLK                                                          in FIFO                                             in FIFO

                                                                   tPAFA

                                                     tENS

   REN

                                                                                                                                                                                                                                                                                                     5909 drw29

NOTES:
1. m = PAF offset.
2. D = maximum FIFO depth.

   In IDT Standard mode: if x18 Input or x18 Output bus Width is selected, D = 2,048 for the IDT72T1845, 4,096 for the IDT72T1855, 8,192 for the IDT72T1865, 16,384 for the IDT72T1875,
   32,768 for the IDT72T1885, 65,536 for the IDT72T1895, 131,072 for the IDT72T18105, 262,144 for the IDT72T18115 and 524,288 for the IDT72T18125. If both x9 Input and x9
   Output bus Widths are selected, D = 4,096 for the IDT72T1845, 8,192 for the IDT72T1855, 16,384 for the IDT72T1865, 32,768 for the IDT72T1875, 65,536 for the IDT72T1885,
   131,072 for the IDT72T1895, 262,144 for the IDT72T18105, 524,288 for the IDT72T18115 and 1,048,576 for the IDT72T18125.
   In FWFT mode: if x18 Input or x18 Output bus Width is selected, D = 2,049 for the IDT72T1845, 4,097 for the IDT72T1855, 8,193 for the IDT72T1865, 16,385 for the IDT72T1875,
   32,769 for the IDT72T1885, 65,537 for the IDT72T1895, 131,073 for the IDT72T18105, 262,145 for the IDT72T18115 and 524,289 for the IDT72T18125. If both x9 Input and x9
   Output bus Widths are selected, D = 4,097 for the IDT72T1845, 8,193 for the IDT72T1855, 16,385 for the IDT72T1865, 32,769 for the IDT72T1875, 65,537 for the IDT72T1885,
   131,073 for the IDT72T1895, 262,145 for the IDT72T18105, 524,289 for the IDT72T18115 and 1,048,577 for the IDT72T18125.
3. PAF is asserted to LOW on WCLK transition and reset to HIGH on RCLK transition.
4. Select this mode by setting PFM LOW during Master Reset.
5. RCS is LOW.

        Figure 25. Asynchronous Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)

        tCLKH                      tCLKL

WCLK                               tENS       tENH
WEN

         n words in FIFO(2),                  tPAEA                                                           n words in FIFO(2),
        n + 1 words in FIFO(3)                                                                              n + 1 words in FIFO(3)
   PAE                                                     n + 1 words in FIFO(2),
RCLK                                                       n + 2 words in FIFO(3)

                                                                          tPAEA

                                                     tENS

   REN                                                                                                            5909 drw30

NOTES:
1. n = PAE offset.
2. For IDT Standard Mode.
3. For FWFT Mode.
4. PAE is asserted LOW on RCLK transition and reset to HIGH on WCLK transition.
5. Select this mode by setting PFM LOW during Master Reset.
6. RCS = LOW.

                     Figure 26. Asynchronous Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)

                                          46
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

                 tCLKH             tCLKL

WCLK                               tENS       tENH
WEN
    HF                                        tHF         D/2 + 1 words in FIFO(1),
RCLK
  REN   D/2 words in FIFO(1),                             [ ] D-1  words in FIFO(2)                         D/2 words in FIFO(1),
                                                             2 +2
        [ ] D-1+1words in FIFO(2)                                                                           [ ] D-1  words in FIFO(2)
           2                                                                                                   2 +1

                                                                   tHF

                                                    tENS

                                                                                                                     5909 drw31

NOTES:
1. In IDT Standard mode: D = maximum FIFO depth. If x18 Input or x18 Output bus Width is selected, D = 2,048 for the IDT72T1845, 4,096 for the IDT72T1855, 8,192 for the IDT72T1865,

   16,384 for the IDT72T1875, 32,768 for the IDT72T1885, 65,536 for the IDT72T1895, 131,072 for the IDT72T18105, 262,144 for the IDT72T18115 and 524,288 for the IDT72T18125.
   If both x9 Input and x9 Output bus Widths are selected, D = 4,096 for the IDT72T1845, 8,192 for the IDT72T1855, 16,384 for the IDT72T1865, 32,768 for the IDT72T1875, 65,536
   for the IDT72T1885, 131,072 for the IDT72T1895, 262,144 for the IDT72T18105, 524,288 for the IDT72T18115 and 1,048,576 for the IDT72T18125.
2. In FWFT mode: D = maximum FIFO depth. If x18 Input or x18 Output bus Width is selected, D = 2,049 for the IDT72T1845, 4,097 for the IDT72T1855, 8,193 for the IDT72T1865,
   16,385 for the IDT72T1875, 32,769 for the IDT72T1885, 65,537 for the IDT72T1895, 131,073 for the IDT72T18105, 262,145 for the IDT72T18115 and 524,289 for the IDT72T18125.
   If both x9 Input and x9 Output bus Widths are selected, D = 4,097 for the IDT72T1845, 8,193 for the IDT72T1855, 16,385 for the IDT72T1865, 32,769 for the IDT72T1875, 65,537
   for the IDT72T1885, 131,073 for the IDT72T1895, 262,145 for the IDT72T18105, 524,289 for the IDT72T18115 and 1,048,577 for the IDT72T18125.
3. RCS = LOW.

                                          Figure 27. Half-Full Flag Timing (IDT Standard and FWFT Modes)

                                          47
     RCLK                     tERCLK                                                                                                                                                                               IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/
    ERCLK
                                                                               tENH                   tENS                                                                                                      8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
      REN
      RCS    tENS  tENH                               tENS
    EREN
                              tCLKEN  tCLKEN                           tCLKEN                 tCLKEN                                   tCLKEN  tCLKEN
         EF                                                                                   WD-1                                    tREF     Last Word, WD
         Qn               tA                    tOHZ               tA                     tA                                       tA
             tOLZ                     WD-3            tOLZ                     WD-2

                 WD-4                                     WD-3                                                                                                                                      5909 drw32

    NOTES:
    1. The EREN output is an "ANDed" function of RCS and REN and will follow these inputs provided that the FIFO is not empty. If the FIFO is empty, EREN will go HIGH, thus preventing any reads.

    2. The EREN output is synchronous to RCLK.

48

                                                      Figure 28. Echo Read Clock & Read Enable Operation (IDT Standard Mode Only)

                                                                                                                                                                                                                    COMMERCIAL AND INDUSTRIAL
                                                                                                                                                                                                                TEMPERATURE RANGES
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                     COMMERCIAL AND INDUSTRIAL
                                                                                                                         TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

WCLK            tENS                              tENH
   WEN
                 tDS tDH       tDS tDH    tDS tDH
D0 - Dn            Wn+1          Wn+2       Wn+3
  RCLK
                               tSKEW1
ERCLK
                                       1     2

                               a          b        c             d          e           f                   g            h      i

                       tERCLK

REN                                                                                        tENS                                    tENH

                                                                                  tENS

RCS

                                                         tCLKEN     tCLKEN                                     tCLKEN              tCLKEN

EREN

                                                                                           tRCSLZ              tA           tA

Qn       HIGH-Z                                                                            Wn+1                    Wn+2         Wn+3
                                                                                                                                     tREF
                                                         tREF
OR                                                      tA                                                    tA           tA

O/P                   Wn Last Word                                         Wn+1                                   Wn+2         Wn+3
Reg.

                                                                                                                                           5909 drw33

NOTE:
1. The O/P Register is the internal output register. Its contents are available on the Qn output bus only when RCS and OE are both active, LOW, that is the bus is not in High-

   Impedance state.
2. OE is LOW.

Cycle:
a&b. At this point the FIFO is empty, OR is HIGH.

       RCS and REN are both disabled, the output bus is High-Impedance.
c. Word Wn+1 falls through to the output register, OR goes active, LOW.

       RCS is HIGH, therefore the Qn outputs are High-Impedance. EREN goes LOW to indicate that a new word has been placed on the output register.
d . EREN goes HIGH, no new word has been placed on the output register on this cycle.

e. No Operation.
f. RCS is LOW on this cycle, therefore the Qn outputs go to Low-Impedance and the contents of the output register (Wn+1) are made available.

       NOTE: In FWFT mode is important to take RCS active LOW at least one cycle ahead of REN, this ensures the word (Wn+1) currently in the output register is made

       available for at least one cycle.
g . REN goes active LOW, this reads out the second word, Wn+2.

       EREN goes active LOW to indicate a new word has been placed into the output register.
h . Word Wn+3 is read out, EREN remains active, LOW indicating a new word has been read out.

       NOTE: Wn+3 is the last word in the FIFO.
i . This is the next enabled read after the last word, Wn+3 has been read out. OR flag goes HIGH and EREN goes HIGH to indicate that there is no new word available.

                               Figure 29. Echo RCLK and Echo REN Operation (FWFT Mode Only)

                                                                 49
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

RCLK                                                           tENS tENH
REN                                                                       tA

Qn                                        W0                                                   W1

FF                                                             tFFA                  tFFA
                        tFFA                                                             tCYH
                                                         tCYC
                                                                               WD+1
WR

       tDS
                  tDH

Dn     WD

                                                                                                                               5909 drw34

NOTE:
1. OE = LOW, WEN = LOW and RCS = LOW.

                         Figure 30. Asynchronous Write, Synchronous Read, Full Flag Operation (IDT Standard Mode)

RCLK                                   1                 2
REN
   Qn                                                          tENS                                                     tENH
   EF                                                                      tA
  WR                                                                                                                      tA
                              Last Word                                                                     W0                 W1
   Dn
                                                         tREF                                                            tREF                5909 drw35

                              tSKEW       tCYL

                       tCYH                     tDS tDH
                               tCYC                 W1

           tDS tDH

                W0

NOTE:
1. OE = LOW, WEN = LOW and RCS = LOW.

       Figure 31. Asynchronous Write, Synchronous Read, Empty Flag Operation (IDT Standard Mode)
                                                                     50
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

                                   No Write

WCLK                           1                          2

WEN

Dn                                                                             DF                           DF+1
                                                                                                                 tWFF
                                                          tWFF

FF                                       tCYL  tCYC
                                                        tCYH
                        tSKEW
RD                                                   tAA

                       tAA               WX                          WX+1
Qn Last Word

                                                                                                                       5909 drw36

NOTES:
1. OE = LOW, RCS = LOW and REN = LOW.
2. Asynchronous Read is available in IDT Standard Mode only.

                                Figure 32. Synchronous Write, Asynchronous Read, Full Flag (IDT Standard Mode)

WCLK    tENS tENH
WEN
        tDS                        tDH
    Dn
    EF                         W0
   RD
    Qn                             tEFA

                                               tRPE       tEFA

                                                               tCYH

                                                          tAA

        Last Word in Output Register                                       W0

                                                                                                                       5909 drw37

NOTES:
1. OE = LOW, RCS = LOW and REN = LOW.
2. Asynchronous Read is available in IDT Standard Mode only.

                        Figure 33. Synchronous Write, Asynchronous Read, Empty Flag Operation (IDT Standard Mode)

                                                                                         51
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

        tCYH                      tCYC  tCYL

WR

        tDH                             tDS tDH

Dn  W0                                        W1

RD

                                                  tAA               tAA

Qn  Last Word in O/P Register                              W0                            W1

        tEFA                      tRPE

                                                                                tEFA

EF

                                                                                                                    5909 drw38

NOTES:
1. OE = LOW, WEN = LOW, REN = LOW and RCS = LOW.
2. Asynchronous Read is available in IDT Standard Mode only.

                       Figure 34. Asynchronous Write, Asynchronous Read, Empty Flag Operation (IDT Standard Mode)

                                                                    tCYC

                                                           tCYH           tCYL

WR

                                                       tDS tDH            tDS tDH
                                                                             Wy+1
Dn                                                     Wy
                                                                                   tFFA
                                  tCYC

              tCYH                      tCYL

RD

              tAA                                 tAA

Qn      Wx                              Wx+1           Wx+2

                            tFFA
FF

                                                                                                                    5909 drw39

NOTES:
1. OE = LOW, WEN = LOW, REN = LOW and RCS = LOW.
2. Asynchronous Read is available in IDT Standard Mode only.

                         Figure 35. Asynchronous Write, Asynchronous Read, Full Flag Operation (IDT Standard Mode)

                                                                52
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                        COMMERCIAL AND INDUSTRIAL
                                                                                                                            TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

OPTIONAL CONFIGURATIONS                                                               avoided by creating composite flags, that is, ANDing EF of every FIFO, and
                                                                                      separately ANDing FF of every FIFO. In FWFT mode, composite flags can be
WIDTH EXPANSION CONFIGURATION                                                         created by ORing OR of every FIFO, and separately ORing IR of every FIFO.
   Word width may be increased simply by connecting together the control
                                                                                         Figure 36 demonstrates a width expansion using two IDT72T1845/
signals of multiple devices. Status flags can be detected from any one device.        72T1855/72T1865/72T1875/72T1885/72T1895/72T18105/72T18115/
The exceptions are the EF and FF functions in IDT Standard mode and the IR            72T18125 devices. D0 - D17 from each device form a 36-bit wide input bus and
and OR functions in FWFT mode. Because of variations in skew between RCLK             Q0-Q17 from each device form a 36-bit wide output bus. Any word width can
and WCLK, it is possible for EF/FF deassertion and IR/OR assertion to vary            be attained by adding additional IDT72T1845/72T1855/72T1865/72T1875/
by one cycle between FIFOs. In IDT Standard mode, such problems can be                72T1885/72T1895/72T18105/72T18115/72T18125 devices.

                      SERIAL CLOCK (SCLK)

                       PARTIAL RESET (PRS)
                       MASTER RESET (MRS)
             FIRST WORD FALL THROUGH/
                     SERIAL INPUT (FWFT/SI)

                              RETRANSMIT (RT)

                      m+n  D0 - Dm m                                    Dm+1 - Dn
                                                                                   n

             DATA IN                                                                                 READ CLOCK (RCLK)
                                                                                                     READ CHIP SELECT (RCS)
                           WRITE CLOCK (WCLK)                     IDT                          IDT   READ ENABLE (REN)
                           WRITE ENABLE (WEN)                 72T1845                      72T1845
                                                              72T1855                      72T1855   OUTPUT ENABLE (OE)
                                            LOAD (LD)         72T1865                      72T1865
                                                              72T1875                      72T1875   PROGRAMMABLE (PAE)
                                                              72T1885                      72T1885
        (1)           FULL FLAG/INPUT READY (FF/IR) #1        72T1895                      72T1895   EMPTY FLAG/OUTPUT READY (EF/OR) #1                      (1)
GATE                  FULL FLAG/INPUT READY (FF/IR) #2        72T18105                     72T18105                                                  GATE
                                                              72T18115                     72T18115
                                      PROGRAMMABLE (PAF)      72T18125                     72T18125  EMPTY FLAG/OUTPUT READY (EF/OR) #2
                                         HALF-FULL FLAG (HF)
                                                              FIFO                            FIFO   n Qm+1 - Qn  m+n
                                                                                                #2
                                                              #1        m                                                    DATA OUT

                                                                                  Q0 - Qm                                                5909 drw40

NOTES:
1. Use an AND gate in IDT Standard mode, an OR gate in FWFT mode.
2. Do not connect any output control signals directly together.
3. FIFO #1 and FIFO #2 must be the same depth, but may be different word widths.

                                                 Figure 36. Block Diagram of Width Expansion
For the x18 Input or x18 Output bus Width: 2,048 x 36, 4,096 x 36, 8,192 x 36, 16,384 x 18, 32,768 x 18, 65,536 x 36, 131,072 x 36,

                                                           262,144 x 36 and 524,288 x 36
For both x9 Input and x9 Output bus Widths: 4,096 x 18, 8,192 x 18, 16,384 x 18, 32,768 x 18, 65,536 x 18, 131,072 x 18, 262,144 x 18,

                                                          524,288 x 18 and 1,048,576 x 18

                                                                                  53
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSyncTM 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/                  COMMERCIAL AND INDUSTRIAL
                                                                                                                      TEMPERATURE RANGES
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9

FWFT/SI                       TRANSFER CLOCK
WRITE CLOCK
WRITE ENABLE  WCLK  FWFT/SI   RCLK            GND                                       WCLK   FWFT/SI      RCLK           READ CLOCK
INPUT READY  WEN                                n                                      WEN                  RCS   READ CHIP SELECT
              IR        IDT     OR                                                      IR        IDT       REN
DATA IN n           72T1845                                                                   72T1845         OR         READ ENABLE
              Dn    72T1855   REN                                                       Dn    72T1855               OUTPUT READY
                    72T1865    RCS                                                            72T1865          OE  OUTPUT ENABLE
                    72T1875     OE                                                            72T1875              n DATA OUT
                    72T1885                                                                   72T1885          Qn
                    72T1895      Qn                                                           72T1895
                    72T18105                                                                  72T18105
                    72T18115                                                                  72T18115
                    72T18125                                                                  72T18125

                                                                                                                   5909 drw41

                                         Figure 37. Block Diagram of Depth Expansion
                                          For the x18 Input or x18 Output bus Width:
4,096 x 18, 8,192 x 18, 16,384 x 18, 32,768 x 18, 65,536 x 18, 131,072 x 18, 262,144 x 18, 524,288 x 18 and 1,048,576 x 18
                                         For both x9 Input and x9 Output bus Widths:
   8,192 x 9, 16,384 x 9, 32,768 x 9, 65,536 x 9, 131,072 x 9, 262,144 x 9, 524,288 x 9, 1,048,576 x 9 and 2,097,152 x 9

DEPTH EXPANSION CONFIGURATION (FWFT MODE ONLY)                                      outputs) after a word has been written to the first FIFO is the sum of the delays
                                                                                    for each individual FIFO:
  The IDT72T1845 can easily be adapted to applications requiring depths
greater than 2,048 when the x18 Input or x18 Output bus Width is selected, 4,096                          (N 1)*(4*transfer clock) + 3*TRCLK
for the IDT72T1855, 8,192 for the IDT72T1865, 16,384 for the IDT72T1875,
32,768 for the IDT72T1885, 65,536 for the IDT72T1895, 131,072 for the               where N is the number of FIFOs in the expansion and TRCLK is the RCLK period.
IDT72T18105, 262,144 for the IDT72T18115 and 524,288 for the                        Note that extra cycles should be added for the possibility that the tSKEW1
IDT72T18125. When both x9 Input and x9 Output bus Widths are selected,              specification is not met between WCLK and transfer clock, or RCLK and transfer
depths greater than 4,096 can be adapted for the IDT72T1845, 8,192 for the          clock, for the OR flag.
IDT72T1855, 16,384 for the IDT72T1865, 32,768 for the IDT72T1875,
65,536 for the IDT72T1885, 131,072 for the IDT72T1895, 262,144 for the                The "ripple down" delay is only noticeable for the first word written to an empty
IDT72T8105, 524,288 for the IDT72T18115 and 1,048,576 for the                       depth expansion configuration. There will be no delay evident for subsequent
IDT72T18125. In FWFT mode, the FIFOs can be connected in series (the data           words written to the configuration.
outputs of one FIFO connected to the data inputs of the next) with no external
logic necessary. The resulting configuration provides a total depth equivalent        The first free location created by reading from a full depth expansion
to the sum of the depths associated with each single FIFO. Figure 37 shows          configuration will "bubble up" from the last FIFO to the previous one until it finally
a depth expansion using two IDT72T1845/72T1855/72T1865/72T1875/                     moves into the first FIFO of the chain. Each time a free location is created in one
72T1885/72T1895/72T18105/72T18115/72T18125 devices.                                 FIFO of the chain, that FIFO's IR line goes LOW, enabling the preceding FIFO
                                                                                    to write a word to fill it.
  Care should be taken to select FWFT mode during Master Reset for all FIFOs
in the depth expansion configuration. The first word written to an empty              For a full expansion configuration, the amount of time it takes for IR of the first
configuration will pass from one FIFO to the next ("ripple down") until it finally  FIFO in the chain to go LOW after a word has been read from the last FIFO is
appears at the outputs of the last FIFO in the chain no read operation is         the sum of the delays for each individual FIFO:
necessary but the RCLK of each FIFO must be free-running. Each time the data
word appears at the outputs of one FIFO, that device's OR line goes LOW,                                  (N 1)*(3*transfer clock) + 2 TWCLK
enabling a write to the next FIFO in line.
                                                                                    where N is the number of FIFOs in the expansion and TWCLK is the WCLK
  For an empty expansion configuration, the amount of time it takes for OR of       period. Note that extra cycles should be added for the possibility that the tSKEW1
the last FIFO in the chain to go LOW (i.e. valid data to appear on the last FIFO's  specification is not met between RCLK and transfer clock, or WCLK and transfer
                                                                                    clock, for the IR flag.

                                                                                      The Transfer Clock line should be tied to either WCLK or RCLK, whichever
                                                                                    is faster. Both these actions result in data moving, as quickly as possible, to the
                                                                                    end of the chain and free locations to the beginning of the chain.

                                                                                    54
ORDERING INFORMATION

IDT XXXXX   X        XX                 X         X

Device Type Power Speed Package              Process /
                                           Temperature

                                               Range

                                                        BLANK     Commercial (0C to +70C)
                                                        I(1)      Industrial (-40C to +85C)

                                                        BB        Plastic Ball Grid Array, PBGA BB144-1 (72T1845/55/65/75/85/95 Only)
                                                        BB        Plastic Ball Grid Array, PBGA BB240-1 (72T18105/115/125 Only)

                                                        4-4       Commercial Only
                                                                  Commercial and Industrial Clock Cycle Time (tCLK)
                                                        5                              Speed in Nanoseconds

                                                        6-7       Commercial Only

                                                        10        Commercial Only

                                                        L         Low Power

                                                        72T1845   2,048 x 18/4,096 x 9  2.5V TeraSync FIFO
                                                        72T1855   4,096 x 18/8,192 x 9  2.5V TeraSync FIFO
                                                        72T1865   8,192 x 18/16,384 x 9  2.5V TeraSync FIFO
                                                        72T1875   16,384 x 18/32,768 x 9  2.5V TeraSync FIFO
                                                        72T1885   32,768 x 18/65,536 x 9  2.5V TeraSync FIFO
                                                        72T1895   65,536 x 18/131,072 x 9  2.5V TeraSync FIFO
                                                        72T18105
                                                        72T18115  131,072 x 18/262,144 x 9  2.5V TeraSync FIFO
                                                        72T18125  262,144 x 18/524,288 x 9  2.5V TeraSync FIFO
                                                                  524,288 x 18/1,048,576 x 9  2.5V TeraSync FIFO

                                                                                                                                                       5909 drw42

NOTE:
1. Industrial temperature range product for 5ns speed grade is available as a standard device. All other speed grades are available by special order.

DATASHEET DOCUMENT HISTORY

05/30/2001  pg. 18.

07/09/2001  pgs. 1, 7, 8, 19, and 50.

10/17/2001  pgs. 1-6, 8, 10, 11, 13-20, 23, 24, 26, 27, 29, 34, 35, 36, 38-43, 49-51.

11/19/2001  pgs. 1, 9, 12, 38, and 39.

11/29/2001  pgs. 1, 38, and 39.

01/15/2002  pg. 40.

03/04/2002  pgs. 9, 10, 17, and 27.

06/05/2002  pgs. 9, 10, and 14.

06/27/2002  pg. 20.

02/11/2003  pgs. 8, 9, and 31.

03/03/2003  pgs. 1, 11-13, 29, and 31-33.

09/02/2003  pgs. 7, 17, and 25.

                     CORPORATE HEADQUARTERS             for SALES:                          for Tech Support:
                     2975 Stender Way                   800-345-7015 or 408-727-6116              408-330-1753
                     Santa Clara, CA 95054              fax: 408-492-8674
                                                        www.idt.com                    email: FIFOhelp@idt.com

                                                           55
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