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IDT7223611L20PQF

器件型号:IDT7223611L20PQF
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

CMOS SyncFIFO 64 x 36

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IDT7223611L20PQF器件文档内容

                                                         CMOS SyncFIFO                                                                             IDT723611
                                                         64 x 36

Integrated Device Technology, Inc.

FEATURES:                                                                      Fast access times of 10ns
                                                                               Available in 132-pin Plastic Quad Flatpack (PQF) or
Free-running CLKA and CLKB may be asynchronous or
  coincident (permits simultaneous reading and writing of                       space-saving 120-pin Thin Quad Flatpack (PF)
  data on a single clock edge)                                                 Low-power advanced CMOS technology
                                                                               Industrial temperature range (-40oC to +85oC) is avail-
64 x 36 storage capacity
Synchronous data buffering from Port A to Port B                              able, tested to military elecrical specifications
Mailbox bypass register in each direction
                                                                              DESCRIPTION:
Programmable Almost-Full (AF) and Almost-Empty (AE)
                                                                                 The IDT723611 is a monolithic, high-speed, low-power,
  flags                                                                       CMOS Synchronous (clocked) FIFO memory which supports
Microprocessor Interface Control Logic                                      clock frequencies up to 67MHz and has read access times as
                                                                              fast as 10ns. The 64 x 36 dual-port FIFO buffers data from Port
Full Flag (FF) and Almost-Full (AF) flags synchronized by                   A to Port B. The FIFO has flags to indicate empty and full

  CLKA                                                                        conditions, and two programmable flags, Almost-Full (AF) and
                                                                              Almost-Empty (AE), to indicate when a selected number of
Empty Flag (EF) and Almost-Empty (AE) flags synchro-
                                                                              words is stored in memory. Communication between each
  nized by CLKB                                                               port can take place through two 36-bit mailbox registers. Each
Passive parity checking on each Port
Parity Generation can be selected for each Port
Supports clock frequencies up to 67MHz

FUNCTIONAL BLOCK DIAGRAM

          CLKA                            Port-A
                                          Control
           CSA                             Logic
          W/RA
                                                                                                                                                           MBF1
           ENA                                                                                                                                             PEFB
           MBA
                                                                                                                                                              PGB
                                                                     Mail 1                                  Parity
                                                                    Register                              Gen/Check                                

RST      Reset                                                     64 x 36                                                                           36
          Logic                                                      SRAM
ODD/                                               Input
                                                      Register
EVEN
                                                                                             Parity
                                                                                                Generation

                                                                                                            Output
                                                                                                               Register

                 36

A0 - A35                                                  Write Read                                                                               B0 - B35
                                                         Pointer Pointer

FF                                                       Status Flag                                                                               EF
AF                                                                                                                                                 AE
                                                                    Logic

                                                   FIFO

FS0                                                      Programmable
FS1                                                        Flag Offset
                                                            Registers

PGA                                                        Parity             Mail 2
                                                         Gen/Check            Register
PEFA
MBF2                                                                                                                                      Port-B      CLKB
                                                                                                                                          Control
                                                                                                                                           Logic     CSB
                                                                                                                                                     W/RB
SyncFIFO is a trademark and the IDT logo is a registered trademark of Integrated Device Technology, Inc.
                                                                                                                                                      ENB
COMMERCIAL TEMPERATURE RANGE                                                                                                                          MBB

1997 Integrated Device Technology, Inc.  For latest information contact IDT's web site at www.idt.com or fax-on-demand at 408-492-8391.           3024 drw 01

                                                                                                                                                           MAY 1997

                                                                                                                                                                        DSC-3024/4

                                                                                                                                                                         1
IDT723611 CMOS SyncFIFOTM                                                                                                                                                COMMERCIAL TEMPERATURE RANGES
64 x 36

DESCRIPTION (CONTINUED)                                                                  chronous or coincident. The enables for each port are ar-

mailbox register has a flag to signal when new mail has been                             ranged to provide a simple bidirectional interface between
stored. Parity is checked passively on each port and may be
ignored if not desired. Parity generation can be selected for                            microprocessors and/or buses with synchronous control.
data read from each port. Two or more devices may be used
in parallel to create wider data paths.                                                    The Full-Flag (FF) and Almost-Full (AF) flag of the FIFO are

   The IDT723611 is a synchronous (clocked) FIFO, mean-                                  two-stage synchronized to the port clock that writes data into
ing each port employs a synchronous interface. All data
transfers through a port are gated to the LOW-to-HIGH                                    its array (CLKA). The Empty Flag (EF) and Almost-Empty (AE)
transition of a port clock by enable signals. The clocks for
each port are independent of one another and can be asyn-                                flag of the FIFO are two-stage synchronized to the port clock

                                                                                         that reads data from its array.
                                                                                            The IDT723611 is characterized for operation from 0C to

                                                                                         70C.

PIN CONFIGURATION

                                120 A24
                                   119 A25
                                      118 A26
                                        117 VCC
                                            116 A27
                                               115 A28
                                                  114 A29
                                                     113 GND
                                                        112 A30
                                                           111 A31
                                                              110 A32
                                                                 109 A33
                                                                    108 A34
                                                                       107 A35
                                                                          106 GND
                                                                             105 B35
                                                                                104 B34
                                                                                   103 B33
                                                                                      102 B32
                                                                                         101 B31
                                                                                            100 B30

                                                                                               99 GND
                                                                                                  98 B29
                                                                                                     97 B28
                                                                                                        96 B27
                                                                                                           95 VCC
                                                                                                              94 B26
                                                                                                                 93 B25
                                                                                                                    92 B24
                                                                                                                       91 B23

  A23 1                                                                                                                                                                              90 B22
  A22 2                                                                                                                                                                              89 B21
  A21 3                                                                                                                                                                              88 GND
                                                                                                                                                                                     87 B20
GND 4
  A20 5                                                                                                                                                                              86 B19
  A19 6                                                                                                                                                                              85 B18
                                                                                                                                                                                     84 B17
  A18 7
  A17 8                                                                                                                                                                              83 B16
  A16 9                                                                                                                                                                              82 B15
                                                                                                                                                                                     81 B14
  A15 10
                                                                                                                                                                                     80 B13
  A14 11
  A13 12                                                                                                                                                                             79 B12
  A12 13                                                                                                                                                                             78 B11
                                                                                                                                                                                     77 B10
  A11 14
  A10 15                                                                                                                                                                             76 GND
GND 16                                                                                                                                                                               75 B9
                                                                                                                                                                                     74 B8
   A9 17
                                                                                                                                                                                     73 B7
   A8 18
   A7 19                                                                                                                                                                             72 VCC
VCC 20                                                                                                                                                                              71 B6
                                                                                                                                                                                     70 B5
   A6 21
   A5 22                                                                                                                                                                             69 B4
   A4 23                                                                                                                                                                             68 B3
                                                                                                                                                                                     67 GND
   A3 24
                                                                                                                                                                                     66 B2
GND 25
   A2 26                                                                                                                                                                             65 B1
   A1 27                                                                                                                                                                             64 B0

   A0 28                                                                                                                                                                             63 EF
  NC 29                                                                                                                                                                              62 AE
  NC 30
                                                                                                                                                                                     61 NC

                                31      ENA 34  35      VCC 37  38       MBA 41  FS1 42FS0 43      GND 46NC 47  NC 48NC 49  NC 50  51     PEFB 53PGB 5455       CLKB 57ENB 58 NC 60
                                   32             36               39                                                                52                   56
                                      33                             40                 ODD/EVEN 44                                                                     CSB 59
                                                                                          RST 45
                                AF              CW/LRKAA        PGA                                                                MMBBF1B               W/VCRCB
                                  FF
                                    CSA                          PEFA
                                                                   MBF2

                                                                                                                                                                                     3024 drw 02

                                                TQFP (PN120-1, order code: PF)
                                                               TOP VIEW

Note:
1. NC = No internal connection

                                                                                                                                                                                                  2
IDT723611 CMOS SyncFIFOTM                                                                                                                           COMMERCIAL TEMPERATURE RANGES
64 x 36

PIN CONFIGURATION (CONTINUED)

AF               14 ENACW/LRKAA  11 VCCPGA    MGBNFD2  6 MBA5 FS1FS0        1 GND  132 NC  131 NC  130 NC  129 NC  MMBBFB1  GND   124 PGB  VW/CCRB  121 CLKB120 ENB   118 NC  117 NC
  FCFSA
                                        PEFA                      ODD/EVEN                                                   PEFB                            119 CSB
                                                                    RST

         17              13              10   8                    4                                               128      126            123
            16              12             9     7                    3                                               127      125            122
               15                                                        2

GND 18                                                                      *                                                                                                 116     GND
  NC 19                                                                                                                                                                       115
NC 20                                                                                                                                                                         114     AE
A0 21                                                                                                                                                                                 EF
                                                                                                                                                                              113 B0
A1 22
A2 23                                                                                                                                                                         112 B1

GND 24                                                                                                                                                                        111 B2

A3 25                                                                                                                                                                         110 GND

A4 26                                                                                                                                                                         109 B3

A5 27                                                                                                                                                                         108 B4

A6 28                                                                                                                                                                         107 B5

VCC 29                                                                                                                                                                        106 B6

A7 30                                                                                                                                                                         105 VCC

A8 31                                                                                                                                                                         104 B7

A9 32                                                                                                                                                                         103 B8

GND 33                                                                                                                                                                        102 B9

A10 34                                                                                                                                                                        101 GND

A11 35                                                                                                                                                                        100 B10

VCC 36                                                                                                                                                                                99 B11

A12 37                                                                                                                                                                                98 VCC

A13 38                                                                                                                                                                                97 B12

A14 39                                                                                                                                                                                96 B13

GND 40                                                                                                                                                                                95 B14

A15 41                                                                                                                                                                                94 GND

A16 42                                                                                                                                                                                93 B15

A17 43                                                                                                                                                                                92 B16

A18 44                                                                                                                                                                                91 B17

A19 45                                                                                                                                                                                90 B18

A20 46                                                                                                                                                                                89 B19

GND 47                                                                                                                                                                                88 B20

A21 48                                                                                                                                                                                87 GND

A22 49                                                                                                                                                                                86 B21

A23 50                                                                                                                                                                                85 B22

VCC 51                                                                                                                                                                                84 B23
   A24 52
      A25 53
         A26 54
            GND 55
               A27 56
                  A28 57
                     A29 58
                        VCC 59
                           A30 60
                              A31 61
                                 A32 62
                                    GND 63
                                       A33 64
                                          A34 65
                                             A35 66
                                                GND 67
                                                   B35 68
                                                      B34 69
                                                         B33 70
                                                             GND 71
                                                                B32 72
                                                                   B31 73
                                                                      B30 74
                                                                         VCC 75
                                                                            B29 76
                                                                               B28 77
                                                                                  B27 78
                                                                                     GND 79
                                                                                        B26 80
                                                                                           B25 81
                                                                                              B24 82
                                                                                                 VCC 83

                                                                                                                                                                                      3024 drw 03

                                                              PQFP (PQ132-1, order code: PQF)
                                                                               TOP VIEW

*Electrical pin 1 in center of beveled edge. Pin 1 identifier in corner.

                                                                                                                                                                                                   3
IDT723611 CMOS SyncFIFOTM                                                      COMMERCIAL TEMPERATURE RANGES
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PIN DESCRIPTION

Symbol  Name                   I/O  Description

A0-A35 Port-A Data             I/O 36-bit bidirectional data port for side A.

AE      Almost-Empty Flag      O Programmable almost-empty flag synchronized to CLKB. It is LOW when
                                    the number of words in the FIFO is less than or equal to the value in the offset
                                    register, X.

AF      Almost-Full Flag.      O Programmable almost-full flag synchronized to CLKA. It is LOW when the
                                    number of empty locations in the FIFO is less than or equal to the value in the
                                    offset register, X.

B0-B35 Port-B Data.            I/O 36-bit bidirectional data port for side B.
CLKA Port-A Clock
                               I CLKA is a continuous clock that synchronizes all data transfers through port-A

                                  and can be aynchronous or coincident to CLKB. FF and AF are synchronized

                                   to the LOW-to-HIGH transition of CLKA.

CLKB Port-B Clock              I CLKB is a continuous clock that synchronizes all data transfers through port-B

CSA Port-A Chip Select             and can be asynchronous or coincident to CLKA. EF and AE are synchronized

CSB Port-B Chip Select              to the LOW-to-HIGH transition of CLKB.

EF      Empty Flag             I CSA must be LOW to enable a LOW-to-HIGH transition of CLKA to read or

                                    write data on port-A. The A0-A35 outputs are in the high-impedance state

                                   when CSA is HIGH.

                               I CSB must be LOW to enable a LOW-to-HIGH transition of CLKB to read or

                                    write data on port-B. The B0-B35 outputs are in the high-impedance state

                                   when CSB is HIGH.

                               O EF is synchronized to the LOW-to-HIGH transition of CLKB. When EF is LOW,

                                    the FIFO is empty, and reads from its memory are disabled. Data can be read

                                   from the FIFO to its output register when EF is HIGH. EF is forced LOW when

                                    the device is reset and is set HIGH by the second LOW-to-HIGH transition of

                                    CLKB after data is loaded into empty FIFO memory.

ENA     Port-A Enable          I ENA must be HIGH to enable a LOW-to-HIGH transition of CLKA to read or
ENB     Port-B Enable              write data on port-A.
        Full Flag
FF                            I ENB must be HIGH to enable a LOW-to-HIGH transition of CLKB to read or
                                    write data on port-B.
FS1, FS0 Flag-Offset Selects
                               O FF is synchronized to the LOW-to-HIGH transition of CLKA. When FF is LOW,
                                   the FIFO is full, and writes to its memory are disabled. FF is forced LOW when

                                    the device is reset and is set HIGH by the second LOW-to-HIGH transition of
                                    CLKA after reset.

                               I The LOW-to-HIGH transition of RST latches the values of FS0 and FS1,

                                    which loads one of four preset values into the almost-full and almost-empty
                                    offset register (X).

MBA     Port-A Mailbox Select  I A HIGH level on MBA chooses a mailbox register for a port-A read or write
MBB     Port-B Mailbox Select      operation.

MBF1 Mail1 Register Flag       I A HIGH level on MBB chooses a mailbox register for a port-B read or write
                                    operation. When the B0-B35 outputs are active, a HIGH level on MBB selects
                                    data from the mail1 register for output, and a LOW level selects the FIFO
                                    output register data for output.

                               O MBF1 is set LOW by a LOW-to-HIGH transition of CLKA that writes data to
                                   the mail1 register. Writes to the mail1 register are inhibited while MBF1 is set
                                   LOW. MBF1 is set HIGH by a LOW-to-HIGH transition of CLKB when a port-B
                                   read is selected and MBB is HIGH. MBF1 is set HIGH when the device is

                                    reset.

                                                                                                            4
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PIN DESCRIPTION (CONTINUED)

Symbol           Name        I/O                              Description
        Mail2 Register Flag
MBF2                        O MBF2 is set LOW by a LOW-to-HIGH transition of CLKB that writes data to
        Odd/Even Parity            the mail2 register. Writes to the mail2 register are inhibited while MBF2 is
  ODD/  Select                     LOW. MBF2 is set HIGH by a LOW-to-HIGH transition of CLKA when a port-
        Port-A Parity Error        A read is selected and MBA is HIGH. MBF2 is set HIGH when the device is
EVEN   Flag
  PEFA                            reset.
        Port-B Parity Error
  PEFB  Flag                 I Odd parity is checked on each port when ODD/EVEN is HIGH, and even
                                   parity is checked when ODD/EVEN is LOW. ODD/EVEN also selects the
   PGA  Port-A Parity
   PGB  Generation                type of parity generated for each port if parity generation is enabled for a read
        Port-B Parity
  RST   Generation                operation.
W/RA   Reset
W/RB                        O When any byte applied to terminals A0-A35 fails parity, PEFA is LOW.
        Port-A Write/Read
        Select               (Port A) Bytes are organized as A0-A8, A9-A17, A18-A26, and A27-A35, with the
        Port-B Write/Read
        Select                    most significant bit of each byte serving as the parity bit. The type of parity

                                  checked is determined by the state of the ODD/EVEN input. The parity trees

                                  used to check the A0-A35 inputs are shared by the mail2 register to generate

                                  parity if parity generation is selected by PGA. Therefore, if a mail2 read with

                                  parity generation is setup by having CSA LOW, ENA HIGH, W/RA LOW, MBA
                                  HIGH, and PGA HIGH, the PEFA flag is forced HIGH regardless of the state of

                                  A0-A35 inputs.

                             O When any byte applied to terminals B0-B35 fails parity, PEFB is LOW.

                             (Port B) Bytes are organized as B0-B8, B9-B17, B18-B26, B27-B35, with the most

                                  significant bit of each byte serving as the parity bit. The type of parity

                                  checked is determined by the state of the ODD/EVEN input. The parity trees

                                  used to check the B0-B35 inputs are shared by the mail1 register to generate

                                  parity if parity generation is selected by PGB. Therefore, if a mail1 read with

                                  parity generation is setup by having CSB LOW, ENB HIGH, W/RB LOW,
                                  MBB HIGH, and PGB HIGH, the PEFB flag is forced HIGH regardless of the

                                  state of the B0-B35 inputs

                             I Parity is generated for mail2 register reads from port A when PGA is HIGH.

                                   The type of parity generated is selected by the state of the ODD/EVEN input.

                                     Bytes are organized as A0-A8, A9-A17, A18-A26, and A27-A35. The gener-

                                     ated parity bits are output in the most significant bit of each byte.

                             I Parity is generated for data reads from port B when PGB is HIGH. The type

                                   of parity generated is selected by the state of the ODD/EVEN input. Bytes are

                                     organized as B0-B8, B9-B17, B18-B26, and B27-B35. The generated parity

                                     bits are output in the most significant bit of each byte.

                             I To reset the device, four LOW-to-HIGH transitions of CLKA and four LOW-to-

                                   HIGH transitions of CLKB must occur while RST is LOW. This sets the AF,
                                   MBF1, and MBF2 flags HIGH and the EF, AE, and FF flags LOW. The LOW-
                                   to-HIGH transition of RST latches the status of the FS1 and FS0 inputs to

                                     select almost-full and almost-empty flag offset.

                             I A HIGH selects a write operation and a LOW selects a read operation on
                                     port A for a LOW-to-HIGH transition of CLKA. The A0-A35 outputs are in the

                                   high-impedance state when W/RA is HIGH.

                             I A HIGH selects a write operation and a LOW selects a read operation on
                                     port B for a LOW-to-HIGH transition of CLKB. The B0-B35 outputs are in the

                                   high-impedance state when W/RB is HIGH.

                                                                                                             5
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ABSOLUTE MAXIMUM RATINGS OVER OPERATING FREE-AIR TEMPERATURE RANGE (UN-
LESS OTHERWISE NOTED)(1)

Symbol                                    Rating                                    Commercial       Unit
  VCC      Supply Voltage Range
  VI(2)    Input Voltage Range                                                      -0.5 to 7        V
  VO(2)    Output Voltage Range
   IIK     Input Clamp Current, (VI < 0 or VI > VCC)                           -0.5 to VCC+0.5       V
  IOK      Output Clamp Current, (VO = < 0 or VO > VCC)
  IOUT     Continuous Output Current, (VO = 0 to VCC)                          -0.5 to VCC+0.5       V
  ICC      Continuous Current Through VCC or GND
  TA       Operating Free Air Temperature Range                                     20              mA
  TSTG     Storage Temperature Range
                                                                                    50              mA

                                                                                    50              mA

                                                                                    500             mA

                                                                                    0 to 70          C

                                                                                    -65 to 150       C

Notes:
1. Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device.

    These are stress ratings only and functional operation of the device at these or any other conditions beyond those
    indicated under "Recommended Operating Conditions" is not implied. Exposure to absolute-maximum-rated condi-
    tions for extended periods may affect device reliability.
2. The input and output voltage ratings may be exceeded provided the input and output current ratings are observed.

RECOMMENDED OPERATING CONDITIONS

Symbol        Parameter             Min. Max. Unit
  VCC    Supply Voltage
   VIH   High-Level Input Voltage     4.5 5.5 V
   VIL   Low-Level Input Voltage
   IOH   High-Level Output Current     2            V
   IOL   Low-Level Output Current
   TA    Operating Free-Air               0.8 V
         Temperature
                                            -4 mA

                                            8 mA

                                       0 70 C

ELECTRICAL CHARACTERISTICS OVER RECOMMENDED OPERATING FREE-AIR TEMPERA-
TURE RANGE (UNLESS OTHERWISE NOTED)

Parameter                  Test Conditions                                     Min. Typ.(1) Max. Unit

VOH        VCC = 4.5V,     IOH = -4 mA                                         2.4                   V

VOL        VCC = 4.5 V,    IOL = 8 mA                                                           0.5  V

ILI        VCC = 5.5 V,    VI = VCC or 0                                                        50 A

ILO        VCC = 5.5 V,    VO = VCC or 0                                                        50 A

ICC        VCC = 5.5 V,    IO = 0 mA,       VI = VCC or GND  Outputs HIGH                       60 mA
                                                             Outputs LOW
                                                             Outputs Disabled                   130

                                                                                                60

CIN       VI = 0,         f = 1 MHz                                                4                pF
COUT       VO = 0,         f = 1 MHZ
                                                                                    8                pF

Notes:
1. All typical values are at VCC = 5 V, TA = 25C.

                                                                                                         6
IDT723611 CMOS SyncFIFOTM                                   COMMERCIAL TEMPERATURE RANGES
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TIMING REQUIREMENTS OVER RECOMMENDED RANGES OF SUPPLY VOLTAGE AND
OPERATING FREE-AIR TEMPERATURES

                                                 IDT723611L15 IDT723611L20 IDT723611L30

Symbol                     Parameter             Min. Max. Min. Max. Min. Max.           Unit

fS      Clock Frequency, CLKA or CLKB             66.7    50   33.4                   Mhz

tCLK Clock Cycle Time, CLKA or CLKB              15    20     30                      Mhz

tCLKH Pulse Duration, CLKA or CLKB HIGH          6     8      12                      ns

tCLKL Pulse Duration, CLKA or CLKB LOW           6     8      12                      ns

tDS     Setup Time, A0-A35 before CLKA and B0-B35 4    5      6                       ns

        before CLKB

tENS1 CSA, W/RA, before CLKA; CSB, W/RB before 6       6      7                       ns

        CLKB

tENS2 ENA before CLKA; ENB before CLKB           4     5      6                       ns

tENS3 MBA before CLKA; ENB before CLKB           4     5      6                       ns

tPGS Setup Time, ODD/EVEN and PGB before         4     5      6                       ns

        CLKB(1)

tRSTS Setup Time, RST LOW before CLKA            5     6      7                       ns

        or CLKB(2)

tFSS    Setup Time, FS0 and FS1 before RST HIGH  5     6      7                       ns

tDH     Hold Time, A0-A35 after CLKA and B0-B35  1     1      1                       ns

        after CLKB

tENH1 CSA, W/RA after CLKA; CSB, W/RB            1     1      1                       ns

        after CLKB

tENH2 ENA after CLKA; ENB after CLKB             1      1       1                        ns

tENH3 MBA after CLKA; MBB after CLKB             1      1       1                        ns

tPGH Hold TIme, ODD/EVEN and PGB after CLKB(1) 0       0      0                       ns

tRSTH Hold Time, RST LOW after CLKA or CLKB(2)   6     6      7                       ns

tFSH    Hold Time, FS0 and FS1 after RST HIGH    4     4      4                       ns

tSKEW1(3) Skew Time, between CLKA and CLKB       8     8      10                      ns

         for EF, FF

tSKEW2(3) Skew Time, between CLKA and CLKB       9     16     20                      ns

         for AE, AF

Notes:
1. Only applies for a rising edge of CLKB that does a FIFO read.
2. Requirement to count the clock edge as one of at least four needed to reset a FIFO.
3. Skew time is not a timing constraint for proper device operation and is only included to illustrate the timing relation-

      ship between CLKA cycle and CLKB cycle.

                                                                                             7
IDT723611 CMOS SyncFIFOTM                                         COMMERCIAL TEMPERATURE RANGES
64 x 36

SWITCHING CHARACTERISTICS OVER RECOMMENDED RANGES OF SUPPLY VOLTAGE
AND OPERATING FREE-AIR TEMPERATURE, CL = 30 pF

                                                        IDT723611L15 IDT723611L20 IDT723611L30

Symbol                     Parameter                    Min. Max. Min. Max. Min. Max.              Unit
fS                                                                                                MHz
tA        Clock Frequency, CLKA or CLKB                66.7   50                        33.4
tWFF                                                                                               ns
tREF      Access Time, CLKB to B0-B35                  2  10  2  12                       2  15    ns
tPAE                                                                                               ns
tPAF      Propagation Delay Time, CLKA to FF           2  10  2  12                       2  15    ns
tPMF      Propagation Delay Time, CLKB to EF                                                       ns
           Propagation Delay Time, CLKB to AE           2  10  2  12                       2  15    ns
tPMR      Propagation Delay Time, CLKA to AF
tMDV      Propagation Delay Time, CLKA to MBF1         2  10  2  12                       2  15    ns
tPDPE     LOW or MBF2 HIGH and CLKB to MBF2                                                        ns
tPOPE     LOW or MBF1 HIGH                             2  10  2  12                       2  15    ns
tPOPB(3)                                                                                           ns
                                                        1  9   1  12                       1  15    ns
tPEPE
           Propagation Delay Time, CLKA to B0-B35(1)    3  12  3  14                       3  16    ns
tPEPB(3)
           and CLKB to A0-A35(2)                                                                    ns
tRSF
tEN       Propagation Delay Time, MBB to B0-B35 Valid 1   11  1 11.5 1                       12    ns
                                                                                                    ns
tDIS      Propagation Delay Time, A0-A35 Valid to PEFA 3  12  3  13                       3  14
           Valid; B0-B35 Valid to PEFB Valid                                                        ns

           Propagation Delay Time, ODD/EVEN to PEFA 3      11  3  12                       3  14

           and PEFB

           Propagation Delay Time, ODD/EVEN to Parity 2    12  2  13                       2  15

           Bits (A8, A17, A26, A35) and (B8, B17, B26,

           B35)

           Propagation Delay Time, CSA, ENA, W/RA,      1  12  1  13                       1  15
           MBA, or PGAto PEFA; CSB, ENB, W/RB,
           MBB, or PGB to PEFB

           Propagation Delay Time, CSA, ENA W/RA,       3  14  3  15                       3  16

           MBA, or PGA to Parity Bits (A8, A17, A26,

           A35); CSB, ENB, W/RB, MBB, or PGB to Parity

           Bits (B8, B17, B26, B35)

           Propagation Delay Time, RST to AE LOW and 1     15  1  20                       1  30
           (AF, MBF1, MBF2) HIGH

           Enable Time, CSA and W/RA LOW to A0-A35 2       10  2  12                       2  14
           Active and CSB LOW and W/RB HIGH to

           B0-B35 Active

           Disable Time, CSA or W/RA HIGH to A0-A35 1      9   1  10                       1  11
           at high impedance and CSB HIGH or W/RB

           LOW to B0-B35 at high impedance

Notes:
1. Writing data to the mail1 register when the B0-B35 outputs are active and MBB is HIGH.
2. Writing data to the mail2 register when the A0-A35 outputs are active and MBA is HIGH.
3. Only applies when reading data from a mail register.

                                                                                                         8
IDT723611 CMOS SyncFIFOTM                                               COMMERCIAL TEMPERATURE RANGES
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SIGNAL DESCRIPTION                                                 The device must be reset after power up before data is written
                                                                   to its memory.
RESET (RST)
   The IDT723611 is reset by taking the reset (RST) input             A LOW-to-HIGH transition on the RST input loads the

LOW for at least four port-A clock (CLKA) and four port-B clock    almost-full and almost-empty offset register (X) with the value
(CLKB) LOW-to-HIGH transitions. The reset input can switch         selected by the flag select (FS0, FS1) inputs. The values that
asynchronously to the clocks. A device reset initializes the       can be loaded into the register are shown in Table 1.
internal read and write pointers of the FIFO and forces the full-
                                                                   FIFO WRITE/READ OPERATION
flag (FF) LOW, the empty flag (EF) LOW, the almost-empty               The state of the port-A data (A0-A35) outputs is controlled
flag (AE) LOW, and the almost-full flag (AF) HIGH. A reset also
forces the mailbox flags (MBF1, MBF2) HIGH. After a reset,         by the port-A chip select (CSA) and the port-A write/read
FF is set HIGH after two LOW-to-HIGH transitions of CLKA.          select (W/RA). The A0-A35 outputs are in the high-imped-
                                                                   ance state when either CSA or W/RA is HIGH. The A0-A35
Almost-Full and                        RST                         outputs are active when both CSA and W/RA are LOW. Data

Almost-Empty Flag          FS1   FS0                               is loaded into the FIFO from the A0-A35 inputs on a LOW-to-

Offset Register (X)                                                HIGH transition of CLKA when CSA is LOW, W/RA is HIGH,
                                                                   ENA is HIGH, MBA is LOW, and FF is HIGH (see Table 2).
     16                    H     H     
                                                                       The port-B control signals are identical to those of port A.
     12                    H     L                                 The state of the port-B data (B0-B35) outputs is controlled by

     8                     L     H                                 the port-B chip select (CSB) and the port-B write/read select
                                                                   (W/RB). The B0-B35 outputs are in the high-impedance state
     4                     L     L                                 when either CSB or W/RB is HIGH. The B0-B35 outputs are
                                                                   active when both CSB and W/RB are LOW. Data is read from
           Table 1. Flag Programming
                                                                   the FIFO to the B0-B35 outputs by a LOW-to-HIGH transition

                                                                   of CLKB when CSB is LOW, W/RB is LOW, ENB is HIGH, MBB
                                                                   is LOW, and EF is HIGH (see Table 3).

CSA W/RA ENA MBA CLKA                       A0-A35 Outputs                      Port Functions
                                       In High-Impedance State                          None
H       X            X        X  X     In High-Impedance State                          None
                                       In High-Impedance State
L       H            L        X  X     In High-Impedance State                      FIFO Write
                                                                                    Mail1 Write
L       H            H        L          Active, Mail2 Register
                                         Active, Mail2 Register                         None
L       H            H        H          Active, Mail2 Register                         None
                                         Active, Mail2 Register                         None
L       L            L        L  X
                                                                        Mail2 Read (set MBF2 HIGH)
L       L            H        L  

L       L            L        H  X

L       L            H        H  

                                 Table 2. Port-A Enable Function Table

CSB  W/RB        ENB       MBB   CLKB          B0-B35 Outputs                   Port Functions
                   X         X      X     In High-Impedance State                       None
H     X           L         X      X     In High-Impedance State                       None
  L    H           H         L            In High-Impedance State                       None
  L    H           H         H            In High-Impedance State
  L    H           L         L      X  Active, FIFO Output Register                 Mail2 Write
  L     L          H         L         Active, FIFO Output Register                     None
  L     L          L         H      X
  L     L          H         H              Active, Mail1 Register                  FIFO Read
  L     L                                   Active, Mail1 Register                      None

                                                                        Mail1 Read (set MBF1 HIGH)

                                 Table 3. Port-B Enable Function Table

                                                                        9
IDT723611 CMOS SyncFIFOTM                                            COMMERCIAL TEMPERATURE RANGES
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    The setup and hold-time constraints to the port clocks for       CLKB cycle can be the first synchronization cycle (see figure
                                                                     4).
the port chip selects (CSA, CSB) and write/read selects (W/
RA, W/RB) are only for enabling write and read operations and        FULL FLAG (FF)

are not related to HIGH-impedance control of the data out-               The FIFO full flag is synchronized to the port clock that
puts. If a port enable is LOW during a clock cycle, the port's       writes data to its array (CLKA). When the full flag is HIGH, an
chip select and write/read select can change states during the       SRAM location is free to receive new data. No memory
setup and hold-time window of the cycle.                             locations are free when the full flag is LOW and attempted
                                                                     writes to the FIFO are ignored.
SYNCHRONIZED FIFO FLAGS
    Each FIFO flag is synchronized to its port clock through two         Each time a word is written to the FIFO, its write pointer is
                                                                     incremented. The state machine that controls the full flag
flip-flop stages. This is done to improve the flags' reliability by  monitors a write pointer and read pointer comparator that
reducing the probability of mestastable events on their outputs      indicates when the FIFO SRAM status is full, full-1, or full-2.
when CLKA and CLKB operate asynchronously to one an-                 From the time a word is read from the FIFO, its previous
                                                                     memory location is ready to be written in a minimum of three
other. FF and AF are synchronized to CLKA. EF and AE are             port-A clock cycles. Therefore, a full flag is LOW if less than
                                                                     two CLKA cycles have elapsed since the next memory write
synchronized to CLKB. Table 4 shows the relationship to the          location has been read. The second LOW-to-HIGH transition
flags to the FIFO.                                                   on CLKA after the read sets the full flag HIGH and data can be
                                                                     written in the following clock cycle.
EMPTY FLAG (EF)
                                                                         A LOW-to-HIGH transition on CLKA begins the first syn-
    The FIFO empty flag is synchronized to the port clock that       chronization cycle of a read if the clock transition occurs at
reads data from its array (CLKB). When the empty flag is             time tSKEW1 or greater after the read. Otherwise, the subse-
HIGH, new data can be read to the FIFO output register.              quent clock cycle can be the first synchronization cycle (see
When the empty flag is LOW, the FIFO is empty and attempted          figure 5).
FIFO reads are ignored.
                                                                     ALMOST-EMPTY FLAG (AE)
    The FIFO read pointer is incremented each time a new
word is clocked to its output register. The state machine that           The FIFO almost empty-flag is synchronized to the port
controls an empty flag monitors a write pointer and read             clock that reads data from its array (CLKB). The state
pointer comparator that indicates when the FIFO SRAM                 machine that controls the almost-empty flag monitors a write
status is empty, empty+1, or empty+2. A word written to the          pointer and read pointer comparator that indicates when the
FIFO can be read to the FIFO output register in a minimum of         FIFO SRAM status is almost empty, almost empty+1, or
three port-B clock (CLKB) cycles. Therefore, an empty flag is        almost empty+2. The almost-empty state is defined by the
LOW if a word in memory is the next data to be sent to the FIFO      value of the almost-full and almost-empty offset register (X).
output register and two CLKB cycles have not elapsed since           This register is loaded with one of four preset values during a
the time the word was written. The empty flag of the FIFO is         device reset (see reset above). The almost-empty flag is LOW
set HIGH by the second LOW-to-HIGH transition of CLKB,               when the FIFO contains X or less words in memory and is
and the new data word can be read to the FIFO output register        HIGH when the FIFO contains (X+1) or more words.
in the following cycle.
                                                                         Two LOW-to-HIGH transitions on the port-B clock (CLKB)
    A LOW-to-HIGH transition on CLKB begins the first syn-           are required after a FIFO write for the almost-empty flag to
chronized cycle of a write if the clock transition occurs at time    reflect the new level of fill. Therefore, the almost-empty flag
tSKEW1 or greater after the write. Otherwise, the subsequent         of a FIFO containing (X+1) or more words remains LOW if two
                                                                     CLKB cycles have not elapsed since the write that filled the
                     Synchronized     Synchronized                   memory to the (X+1) level. The almost-empty flag is set HIGH
                                                                     by the second CLKB LOW-to-HIGH transition after the FIFO
Number of Words              to CLKB   to CLKA                       write that fills memory to the (X+1) level. A LOW-to-HIGH
    in the FIFO                                                      transition on CLKB begins the first synchronization cycle if it
           0               EF AE      AF FF                          occurs at time tSKEW2 or greater after the write that fills the
        1 to X                                                       FIFO to (X+1) words. Otherwise, the subsequent CLKB cycle
                           L  L       H  H                           can be the first synchronization cycle (see figure 6).
(X+1) to [64-(X+1)]
    (64-X) to 63           H  L       H  H                           ALMOST FULL FLAG (AF)
           64
                           H  H       H  H                               The FIFO almost-full flag is synchronized to the port clock
                                                                     that writes data to its array (CLKA). The state machine that
                           H  H       L  H                           controls an almost-full flag monitors a write pointer and read
                                                                     pointer comparator that indicates when the FIFO SRAM
                           H  H       L  L                           status is almost full, almost full-1, or almost full-2. The almost-
                                                                     full state is defined by the value of the almost-full and almost-
                  Table 4. FIFO Flag Operation

Note:
   X is the value in the almost-empty flag and almost-full
   flag register.

                                                                     10
IDT723611 CMOS SyncFIFOTM                                           COMMERCIAL TEMPERATURE RANGES
64 x 36

empty offset register (X). This register is loaded with one of      on the corresponding port parity error flag (PEFA, PEFB)
four preset values during a device reset (see reset above).
The almost-full flag is LOW when the FIFO contains (64-X) or        output. Port-A bytes are arranged as A0-A8, A9-A17, A18-
more words in memory and is HIGH when the FIFO contains             A26, and A27-A35, and port-B bytes are arranged as B0-B8,
[64-(X+1)] or less words.                                           B9-B17, B18-B26, and B27-B35. When odd/even parity is

    Two LOW-to-HIGH transitions on the port-A clock (CLKA)          selected, a port parity error flag (PEFA, PEFB) is LOW if any
are required after a FIFO read for the almost-full flag to reflect
the new level of fill. Therefore, the almost-full flag of a FIFO    byte on the port has an odd/even number of LOW levels
containing [64-(X+1)] or less words remains LOW if two CLKA         applied to its bits.
cycles have not elapsed since the read that reduced the
number of words in memory to [64-(X+1)]. The almost-full flag           The four parity trees used to check the A0-A35 inputs are
is set HIGH by the second CLKA LOW-to-HIGH transition               shared by the mail2 register when parity generation is se-
after the FIFO read that reduces the number of words in             lected for port-A reads (PGA=HIGH). When port-A read from
memory to [64-(X+1)]. A LOW-to-HIGH transition on CLKA
begins the first synchronization cycle if it occurs at time tSKEW2  the mail2 register with parity generation is selected with CSA
or greater after the read that reduces the number of words in       LOW, ENA HIGH, W/RA LOW, MBA HIGH, and PGA HIGH,
memory to [64-(X+1)]. Otherwise, the subsequent CLKA                the port-A parity error flag (PEFA) is held HIGH regardless of
cycle can be the first synchronization cycle (see figure 7).
                                                                    the levels applied to the A0-A35 inputs. Likewise, the parity
MAILBOX REGISTERS                                                   trees used to check the B0-B35 inputs are shared by the mail1
    Two 36-bit bypass registers are on the IDT723611 to pass        register when parity generation is selected for port-B reads
                                                                    (PGB=HIGH). When a port-B read from the mail1 register with
command and control information between port A and port B.
The mailbox-select (MBA, MBB) inputs choose between a               parity generation is selected with CSB LOW, ENB HIGH, W/
mail register and a FIFO for a port data transfer operation. A      RB LOW, MBB HIGH, and PGB HIGH, the port-B parity error
LOW-to-HIGH transition on CLKA writes A0-A35 data to the            flag (PEFB) is held HIGH regardless of the levels applied to the

mail1 register when port-A write is selected by CSA, W/RA,          B0-B35 inputs.

and ENA with MBA HIGH. A LOW-to-HIGH transition on                  PARITY GENERATION
CLKB writes B0-B35 data to the mail2 register when port-B               A HIGH level on the port-A parity generate select (PGA) or

write is selected by CSB, W/RB, and ENB with MBB HIGH.              port-B generate select (PGB) enables the IDT723611 to
                                                                    generate parity bits for port reads from a FIFO or mailbox
Writing data to a mail register sets its corresponding flag         register. Port-A bytes are arranged as A0-A8, A9-A17, A18-
                                                                    A26, and A27-A35, with the most significant bit of each byte
(MBF1 or MBF2) LOW. Attempted writes to a mail register are         used as the parity bit. Port-B bytes are arranged as B0-B8, B9-
                                                                    B17, B18-B26, and B27-B35, with the most significant bit of
ignored while its mail flag is LOW.                                 each byte used as the parity bit. A write to a FIFO or mail
    When the port-B data (B0-B35) outputs are active, the data      register stores the levels applied to all thirty-six inputs regard-
                                                                    less of the state of the parity generate select (PGA, PGB)
on the bus comes from the FIFO output register when the port-       inputs. When data is read from a port with parity generation
B mailbox select (MBB) input is LOW and from the mail1              selected, the lower eight bits of each byte are used to generate
register when MBB is HIGH. Mail2 data is always present on
the port-A data (A0-A35) outputs when they are active. The          a parity bit according to the level on the ODD/EVEN select.

mail1 register flag (MBF1) is set HIGH by a LOW-to-HIGH             The generated parity bits are substituted for the levels origi-
transition on CLKB when a port-B read is selected by CSB, W/        nally written to the most significant bits of each byte as the
RB, and ENB with MBB HIGH. The mail2 register flag (MBF2)           word is read to the data outputs.

is set HIGH by a LOW-to-HIGH transition on CLKA when a                  Parity bits for FIFO data are generated after the data is
                                                                    read from SRAM and before the data is written to the output
port-A read is selected by CSA, W/RA, and ENA with MBA              register. Therefore, the port-B parity generate select (PGB)

HIGH. The data in a mail register remains intact after it is read   and ODD/EVEN have setup and hold time constraints to the
and changes only when new data is written to the register.
                                                                    port-B clock (CLKB) for a rising edge of CLKB used to read a
PARITY CHECKING                                                     new word to the FIFO output register.
    The port-A (A0-A35) inputs and port-B (B0-B35) inputs
                                                                        The circuit used to generate parity for the mail1 data is
each have four parity trees to check the parity of incoming (or     shared by the port-B bus (B0-B35) to check parity and the
outgoing) data. A parity failure on one or more bytes of the        circuit used to generate parity for the mail2 data is shared by
input bus is reported by a LOW level on the port parity error flag  the port-A bus (A0-A35) to check parity. The shared parity
                                                                    trees of a port are used to generate parity bits for the data in
(PEFA, PEFB). Odd or even parity checking can be selected,
                                                                    a mail register when the port write/read select (W/RA, W/RB)
and the parity error flags can be ignored if this feature is not
desired.                                                            input is LOW, the port mail select (MBA, MBB) input is HIGH,

    Parity status is checked on each input bus according to the     chip select (CSA, CSB) is LOW, enable (ENA, ENB) is HIGH,

level of the odd/even parity (ODD/EVEN) select input. A parity      and the port parity generate select (PGA, PGB) is HIGH.
                                                                    Generating parity for mail register data does not change the
error on one or more bytes of a port is reported by a LOW level     contents of the register.

                                                                    11
IDT723611 CMOS SyncFIFOTM                                                                                    COMMERCIAL TEMPERATURE RANGES
64 x 36

CLKA             tRSTS                                                           tFSS         tRSTH
CLKB                                                                                                   tFSH

RST

FS1,FS0                                                                                0,1

                                                              tWFF                                                         tWFF

          FF                                                                                                                     3024 drw 04

                                                                    tREF

          EF

   AE                                                 tPAE
   AF                                            tPAF
MBF1,
MBF2                       tRSF

                           Figure 1. Device Reset Loading the X Register with the Value of Eight

                 tCLK

          tCLKH            tCLKL

   CLKA                        tENS1      tENH1
                           tENS1          tENH1
     FF
    CSA                    tENS3          tENH3
  W/RA
                           tENS2          tENH2                           tENS2        tENH2                 tENS2         tENH2
    MBA
                           tDS            tDH
     ENA
A0 - A35                              W1                                         W2                          No Operation

   ODD/                    tPDPE                                          tPDPE

  EVEN                                    Valid                                        Valid
  PEFA

                                                                                                                                  3024 drw 05

                                          Figure 2. FIFO Write Cycle Timing

                                                                                                                                              12
IDT723611 CMOS SyncFIFOTM                                                                    COMMERCIAL TEMPERATURE RANGES
64 x 36

                        tCLK

                 tCLKH          tCLKL

CLKB

  EF (HIGH)
CSB

  W/RB                          tENS2

    MBB                                         tENH2        tENS2     tENH2                                           tENH2

     ENB                                                                                     tENS2

B0 - B35                       tMDV             tA                                                   No                       tDIS
   PGB,                 tEN
   ODD/                                                                tA                            Operation
                                                                       tPGH
  EVEN                                 Previous Data         Word 1                          Word 2
                                                                 tPGS
                                       tPGS     tPGH

                                                                                                                              3024 drw 06

                                                    Figure 3. FIFO Read Cycle Timing

                                                                   tCLK
                                                             tCLKH tCLKL

          CLKA   LOW

          CSA

          WRA    HIGH tENS3            tENH3
                         tENS2         tENH2
          MBA

          ENA

          FFA HIGH tDS                 tDH

       A0 - A35                 W1                    tCLK
                                     tSKEW1(1)  tCLKH tCLKL
           CLKB
                                                  1          2
            EF                                               tREF
                                                                                      tREF

                                       Empty FIFO

          CSB LOW

          W/RB LOW

          MBB LOW

                                                             tENS2                    tENH2

           ENB                                                                        tA
       B0 -B35                                                                                                     W1

Note:                                                                                                                         3024 drw 07

1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for EF to transition HIGH in the next CLKB cycle. If the time between
the rising CLKA edge and rising CLKB edge is less than tSKEW1, then the transition of EF HIGH may occur one CLKB cycle later than shown.

                                Figure 4. EF Flag Timing and First Data Read when the FIFO is Empty

                                                                                                                                           13
IDT723611 CMOS SyncFIFOTM                                                                          COMMERCIAL TEMPERATURE RANGES
64 x 36

                           tCLK

                 tCLKH           tCLKL

       CLKB      LOW
                 LOW
        CSB      LOW
       W/RB
                            tENS2       tENH2
        MBB

        ENB

          EFB    HIGH
                                                   tA
       B0 -B35
                 Previous Word in FIFO Output Register        Next Word From FIFO
         CLKA
                                                   tSKEW1(1)         tCLK
            FF
                                                              tCLKH        tCLKL

                                                              1                    2
                                                                                      tWFF
                                                                                                            tWFF

                 FIFO Full

       CSA       LOW

       WRA       HIGH                                                                       tENS3           tENH3

       MBA

                                                                                            tENS2           tENH2

       ENA

                                                                                            tDS             tDH

       A0 - A35

                                                                                                   To FIFO          3024 drw 08

Note:

1. tSKEW1 is the minimum time between a rising CLKB edge and a rising CLKA edge for FF to transition HIGH in the next CLKA cycle. If the time between
the rising CLKB edge and rising CLKA edge is less than tSKEW1, then the transition of FF HIGH may occur one CLKA cycle later than shown.

                                 Figure 5. FF Flag Timing and First Available Write when the FIFO is Full

CLKA             tENS2             tENH2
ENA
                                                   (1)                     2
CLKB                                                                           tPAE
                                   tSKEW2
   AE                                                 1

                 X Word in FIFO                                                             (X+1) Words in FIFO       tPAE
                                                                                                                    tENH2
                                                                                                             tENS2

  ENB

                                                                                                                                                                                                                                                          3024 drw 09

Notes:

1. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for AE to transition HIGH in the next
    CLKB cycle. If the time between the rising CLKA edge and rising CLKB edge is less than tSKEW2, then AE may

     transition HIGH one CLKB cycle later than shown.

2. FIFO write (CSA = L, W/RA = H, MBA = L), FIFO read (CSB = L, W/RB = L, MBB = L).

                                               Figure 6. Timing for AE when the FIFO is Almost Empty

                                                                                                                                          14
IDT723611 CMOS SyncFIFOTM                                                                              COMMERCIAL TEMPERATURE RANGES
64 x 36
                                                                                                                   2
CLKA      tENS2                            tENH2                           tSKEW2 (1)                               tPAF
ENA                                        tPAF                                             1

AF        [64-(X+1)] Words in FIFO                        (64-X) Words in FIFO

CLKB                                                    tENS2                 tENH2
  ENB

                                                                                                                                                                                                                                                            3024 drw 10

Notes:

1. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for AF to transition HIGH in the next
    CLKA cycle. If the time between the rising CLKA edge and rising CLKB edge is less than tSKEW2, then AF may

     transition HIGH one CLKB cycle later than shown.

2. FIFO write (CSA = L, W/RA = H, MBA = L), FIFO read (CSB = L, W/RB = L, MBB = L).

                                                Figure 7. Timing for AF when the FIFO is Almost Full

   CLKA                             tENS1         tENH1

    CSA                                    tDS    tDH
  W/RA
                                           W1
     MBA
     ENA
A0 - A35

CLKB

                                                                  tPMF                                 tPMF

MBF1

CSB

W/RB

MBB                                                                                                    tENH2

                                                                                                tENS2

ENB

          tEN                                     tMDV                                                        tDIS

                                                                        tPMR

B0 - B35                                                                      W1 (Remains valid in Mail1 Register after read)

                                    FIFO Output Register                                                                       3024 drw 11

Note:

1. Port-B parity generation off (PGB = L)

                                                Figure 8. Timing for Mail1 Register and MBF1 Flag

                                                                                                                               15
IDT723611 CMOS SyncFIFOTM                                                                           COMMERCIAL TEMPERATURE RANGES
64 x 36

CLKB                       tENS1       tENH1

CSB

W/RB

MBB

     ENB                                       tDH
B0 - B35                          tDS

                                   W1

CLKA

                                              tPMF                                                  tPMF

MBF2

CSA

W/RA

    MBA                                                                 tENS2                       tENH2
     ENA
                           tEN                      tPMR                                                   tDIS
A0 - A35
                                                                 W1 (Remains valid in Mail2 Register after read)

                                                                                                                  3024 drw 12

Note:
1. Port-A parity generation off (PGA = L)

                                                 Figure 9. Timing for Mail2 Register and MBF2 Flag

ODD/

EVEN

W/RA

MBA

PGA

                                tPOPE                     tPOPE         tPEPE                              tPEPE

PEFA      Valid                        Valid                     Valid                                            Valid

                                                                                                                       3024 drw 13

Note:

1. CSA = L and ENA = H.

                                  Figure 10. ODD/EVEN, W/RA, MBA, and PGA to PEFA Timing

                                                                                                                  16
IDT723611 CMOS SyncFIFOTM                                                          COMMERCIAL TEMPERATURE RANGES
64 x 36

ODD/

EVEN

W/RB

MBB

PGB                                                               tPEPE

                           tPOPE                tPOPE                                                tPEPE

PEFB         Valid                Valid                Valid                                                 Valid

                                                                                                                 3024 drw 14

Note:

1. CSB = L and ENB = H.

                           Figure 11. ODD/EVEN, W/RB, MBB, and PGB to PEFB Timing

ODD/

EVEN
CSA LOW

W/RA

MBA

     PGA     tEN                  tPEPB                tPOPB                       tPEPB

A8, A17,                   Mail2 Data           Generated Parity  Generated Parity                   Mail2 Data
A26, A35
                                                                                                               3024 drw 15
Note:
1. ENA = H.                                                                                          Mail1 Data

                           Figure 12. Parity Generation Timing when reading from the Mail2 Register          3024 drw 16

ODD/

EVEN
CSB LOW

W/RB

MBB

     PGB                          tPEPB

B8, B17,     tEN           tMDV                        tPOPB                       tPEPB
B26, B35
                                                Generated Parity  Generated Parity
Note:
1. ENB = H.                              Mail1
                                         Data

                           Figure 13. Parity Generation Timing when reading from the Mail1 Register

                                                                                                     17
IDT723611 CMOS SyncFIFOTM                                                                                           COMMERCIAL TEMPERATURE RANGES
64 x 36

                                                                  TYPICAL CHARACTERISTICS

                                                                                                SUPPLY CURRENT
                                                                                                            vs

                                                                                               CLOCK FREQUENCY

                               400

                                                                                                                        VCC = 5.5 V

                               350     f data = 1/2 f s

                                       TA = 25 C

                               300     C L = 0 pF

                                                                          VCC = 5.0 V

                               250

I CC(f) Supply Current mA  200                                                                                      VCC = 4.5 V

                               150

                               100

                               50

                               0

                                    0  10                     20      30  40                                    50  60  70           80

                                                                  f clock Clock Frequency MHz                                    3024 drw 17
                                                                               Figure 14.

CALCULATING POWER DISSIPATION

     The ICC(f) data for the graph was taken while simultaneously reading and writing the FIFO on the IDT723611 with
CLKA and CLKB operating at frequency fS. All data inputs and data outputs change state during each clock cycle to
consume the highest supply current. Data outputs were disconnected to normalize the graph to a zero-capacitance load.
Once the capacitance load per data-output channel is known, the power dissipation can be calculated with the equation
below.

With ICC(f) taken from FIgure 14, the maximum power dissipation (PT) of the IDT723611 may be calculated by:

PT = VCC x ICC(f) + (CL x VOH - VOL)2 X fO)

where:                              output capacitance load
  CL =                              switching frequency of an output
  fO =

VOH =                               output high-level voltage

VOL =                               output low-level voltage

     When no read or writes are occurring on the IDT723611, the power dissipated by a single clock (CLKA or CLKB) input
running at frequency fS is calculated by:

                                    PT = VCC x fS x 0.290 mA/MHz

                                                                                                                                                  18
IDT723611 CMOS SyncFIFOTM                                                                              COMMERCIAL TEMPERATURE RANGES
64 x 36

                         PARAMETER MEASUREMENT INFORMATION

                                                            5V

                           From Output                                    1.1 k
                             Under Test                                     30 pF (1)

                                                  680

                                             PROPAGATION DELAY
                                                   LOAD CIRCUIT

Timing                     1.5 V                  3V        High-Level                 1.5 V               1.5 V  3V
  Input                       th                  GND              Input                          tW              GND

  Data,              tS               1.5 V       3V        Low-Level                  1.5 V                      3V
Enable            1.5 V                           GND              Input                                          GND

  Input                                                                                                    1.5 V

            VOLTAGE WAVEFORMS                                                          VOLTAGE WAVEFORMS
            SETUP AND HOLD TIMES                                                          PULSE DURATIONS

Output            1.5 V             1.5 V              3V
Enable                     tPZL
                                                       GND
            tPLZ                                       3 V                                                                 3V
                                                       VOL
Low-Level                             1.5 V            VOH       Input                 1.5 V               1.5 V           GND
    Output                                              OV                             tPD                 tPD
                           tPZH                             In-Phase                                                       VOH
                                                               Output                               1.5 V         1.5 V
High-Level                                 1.5 V
     Output tPHZ                                                                                                           VOL

                VOLTAGE WAVEFORMS                                                          VOLTAGE WAVEFORMS
            ENABLE AND DISABLE TIMES                                                   PROPAGATION DELAY TIMES 3024 drw 18

Note:
1. Includes probe and jig capacitance.

                                                        Figure 15. Load Circuit and Voltage Waveforms

                                                                                                                       19
IDT723611 CMOS SyncFIFOTM                                               COMMERCIAL TEMPERATURE RANGES
64 x 36

ORDERING INFORMATION

IDT XXXXXX  X                XX       X           X
                           Speed  Package
Device Type Power                            Process/
                                           Temperature

                                               Range

                                                        BLANK Commercial (0C to +70C)

                                                        PF   Thin Quad Flat Pack (TQFP, PN120-1)
                                                        PQF  Plastic Quad Flat Pack (PQFP, PQ132-1)

                                                        15   Commercial Only

                                                        20   Clock Cycle Time (tCLK)

                                                        30   Speed in Nanoseconds

                                                        L    Low Power

                                                        723611 64 x 36 Synchronous FIFO              3024 drw 19

                                                                                                     20
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