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IDT7202

器件型号:IDT7202
器件类别:存储器
文件大小:152.84KB,共0页
厂商名称:IDT [Integrated Device Technology]
厂商官网:http://www.idt.com/
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器件描述

512 X 9 OTHER FIFO, 20 ns,

512 × 9 其他先进先出, 20 ns,

参数

IDT7202功能数量 1
IDT7202端子数量 28
IDT7202最大工作温度 125 Cel
IDT7202最小工作温度 -55 Cel
IDT7202最大供电/工作电压 5.5 V
IDT7202最小供电/工作电压 4.5 V
IDT7202额定供电电压 5 V
IDT7202最大存取时间 20 ns
IDT7202加工封装描述 0.600 INCH, 陶瓷, DIP-28
IDT7202状态 ACTIVE
IDT7202工艺 CMOS
IDT7202包装形状 矩形的
IDT7202包装尺寸 IN-线
IDT7202端子形式 THROUGH-孔
IDT7202端子间距 2.54 mm
IDT7202端子涂层 锡 铅
IDT7202端子位置
IDT7202包装材料 陶瓷, 玻璃-SEALED
IDT7202温度等级 MILITARY
IDT7202内存宽度 9
IDT7202组织 512 × 9
IDT7202存储密度 4608 deg
IDT7202操作模式 ASYNCHRONOUS
IDT7202位数 512 words
IDT7202位数 512
IDT7202周期 30 ns
IDT7202内存IC类型 其他先进先出

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IDT7202器件文档内容

                                                                   CMOS ASYNCHRONOUS FIFO                                                                    IDT7200L
                                                                   256 x 9, 512 x 9, 1K x 9                                                                IDT7201LA
                                                                                                                                                           IDT7202LA

Integrated Device Technology, Inc.

FEATURES:                                                                     DESCRIPTION:

First-In/First-Out dual-port memory                                            The IDT7200/7201/7202 are dual-port memories that load
256 x 9 organization (IDT7200)                                              and empty data on a first-in/first-out basis. The devices use
512 x 9 organization (IDT7201)                                              Full and Empty flags to prevent data overflow and underflow
1K x 9 organization (IDT7202)                                               and expansion logic to allow for unlimited expansion capability
Low power consumption                                                       in both word size and depth.

    -- Active: 770mW (max.)                                                      The reads and writes are internally sequential through the
    --Power-down: 2.75mW (max.)                                               use of ring pointers, with no address information required to
Ultra high speed--12ns access time                                          load and unload data. Data is toggled in and out of the devices
Asynchronous and simultaneous read and write
Fully expandable by both word depth and/or bit width                        through the use of the Write (W) and Read (R) pins.
Pin and functionally compatible with 720X family
Status Flags: Empty, Half-Full, Full                                           The devices utilizes a 9-bit wide data array to allow for
Auto-retransmit capability                                                  control and parity bits at the user's option. This feature is
High-performance CEMOSTM technology                                         especially useful in data communications applications where
Military product compliant to MIL-STD-883, Class B                          it is necessary to use a parity bit for transmission/reception
Standard Military Drawing #5962-87531, 5962-89666,
   5962-89863 and 5962-89536 are listed on this function                      error checking. It also features a Retransmit (RT) capability
Industrial temperature range (-40oC to +85oC) is
   available, tested to military electrical specifications                    that allows for reset of the read pointer to its initial position

                                                                              when RT is pulsed low to allow for retransmission from the

                                                                              beginning of data. A Half-Full Flag is available in the single
                                                                              device mode and width expansion modes.

                                                                                 The IDT7200/7201/7202 are fabricated using IDT's high-
                                                                              speed CMOS technology. They are designed for those
                                                                              applications requiring asynchronous and simultaneous read/
                                                                              writes in multiprocessing and rate buffer applications. Military
                                                                              grade product is manufactured in compliance with the latest
                                                                              revision of MIL-STD-883, Class B.

FUNCTIONAL BLOCK DIAGRAM

                                                                              DATA INPUTS
                                                                                 (D 0 D 8)

                                          W     WRITE
                                              CONTROL

                                                                    WRITE       RAM              READ
                                                                   POINTER    ARRAY            POINTER
                                                                              256 x 9
                                                                              512 x 9
                                                                              1024 x 9

                                          R      READ              THREE-                        RS
                                              CONTROL              STATE
                                                                   BUFFERS                     RESET
                                                                                               LOGIC
                                                                                DATA OUTPUTS
                                                                                     (Q 0Q8)

                                                                   FLAG       EF               FL/RT
                                                                   LOGIC      FF

                                          XI                       EXPANSION  XO/HF

                                                                   LOGIC                                                                      2679 drw 01

The IDT logo is a trademark of Integrated Device Technology, Inc.

MILITARY AND COMMERCIAL TEMPERATURE RANGES                                                                                                                 DECEMBER 1996

1996 Integrated Device Technology, Inc.      For latest information contact IDT's web site at www.idt.com or fax-on-demand at 408-492-8391.                                       DSC-2679/7

                                                                                           5.03                                                                                  1
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                                                   MILITARY AND COMMERCIAL TEMPERATURE RANGESNCVCC
256 x 9, 512 x 9 and 1K x 9
                                                                                INDEX
PIN CONFIGURATIONS                                                                                   D3  D8  W               D4  D5

           W   1                28      VCC                                                          4 3 2 1 32 31 30
                                        D4
           D8  2                27      D5                                              D2  5                                           29     D6
           D3                           D6
           D2  3                26      D7                                              D1  6                                           28     D7
           D1
           D0  4                25      FL/RT                                           D0  7                                           27     NC
                                        RS
           XI  5 P28-1, 24              EF                                              XI  8                J32-1                      26     FL/RT
          FF                            XO/HF                                                                  &
               6   P28-2,       23                                                      FF  9                                           25     RS
           Q0      D28-1,               Q7                                                                   L32-1
           Q1                           Q6
           Q2  7 D28-3, 22              Q5                                            Q0    10                                          24     EF
           Q3                           Q4
           Q8  8   E28-2,       21                                                    Q1    11                                          23     XO/HF
        GND        SO28-3               R

               9                20            2679 drw 02a                      NC          12                                          22     Q7

               10               19                                                    Q2    13                                          21     Q6

               11               18                                                                   14 15 16 17 18 19 20

               12               17

               13               16

               14               15                                                                   Q3  Q8  GND  NC    R    Q4  Q5

                                                                                                                                            2679 drw 02b

                  DIP/SOIC/CERPACK                                                                           LCC/PLCC
                         TOP VIEW                                                                            TOP VIEW

NOTE:                                                                           NOTE:
1. CERPACK (E28-2) and 600-mil-wide DIP (P28-1 and D28-1) not available         1. LCC (L32-1) not available for 7200.

    for 7200.

ABSOLUTE MAXIMUM RATINGS(1)                                                     RECOMMENDED DC OPERATING
                                                                                CONDITIONS

Symbol          Rating          Com'l.             Mil. Unit                    Symbol          Parameter               Min. Typ. Max. Unit
VTERM
        Terminal Voltage        0.5 to +7.0 0.5 to +7.0 V                     VCCM        Military Supply             4.5 5.0 5.5 V
TA      with Respect                                                                        Voltage
TBIAS   to GND
TSTG                            0 to +70 55 to +125 C                         VCCC        Commercial Supply 4.5 5.0 5.5 V
IOUT    Operating                                                                           Voltage
        Temperature
                                55 to +125 65 to +135 C                      GND         Supply Voltage                   0       0      0      V
        Temperature                                                             VIH(1)
        Under Bias                                                                          Input High Voltage 2.0 -- --                           V
                                                                                VIH(1)
        Storage                 55 to +125 65 to +155 C                                  Commercial
        Temperature                                                             VIL(2)
                                                                                            Input High Voltage 2.2 -- --                           V
        DC Output
        Current                 50                 50       mA                              Mlitary

NOTE:                                                       2679 tbl 01                     Input Low Voltage -- -- 0.8 V
                                                                                            Commercial and
1. Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS                        Military

may cause permanent damage to the device. This is a stress rating only          NOTE:                                                          2679 tbl 03

and functional operation of the device at these or any other conditions         1. VIH = 2.6V for XI input (commercial).
                                                                                  VIH = 2.8V for XI input (military).
above those indicated in the operational sections of this specification is not
                                                                                2. 1.5V undershoots are allowed for 10ns once per cycle.
implied. Exposure to absolute maximum rating conditions for extended

periods may affect reliabilty.

CAPACITANCE (TA = +25C, f = 1.0 MHz)

Symbol      Parameter(1)        Condition          Max. Unit
CIN      Input Capacitance       VIN = 0V
COUT    Output Capacitance      VOUT = 0V          8        pF

                                                   8        pF

NOTE:                                                       2679 tbl 02
1. This parameter is sampled and not 100% tested.

                                                                5.03                                                                               2
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                                       MILITARY AND COMMERCIAL TEMPERATURE RANGES
256 x 9, 512 x 9 and 1K x 9

DC ELECTRICAL CHARACTERISTICS

(Commercial: VCC = 5.0V10%, TA = 0C to +70C; Military: VCC = 5.0V10%, TA = 55C to +125C)

                                                              IDT7200L                    IDT7200L         IDT7200L
                                                             IDT7201LA                   IDT7201LA        IDT7201LA
                                                             IDT7202LA                   IDT7202LA        IDT7202LA
                                                            Commercial                                   Commercial
                                                         tA = 12, 15, 20 ns                Military      tA = 25, 35 ns
                                                                                         tA = 20 ns

Symbol                            Parameter              Min.              Typ.  Max.  Min.  Typ.  Max.  Min.  Typ. Max. Unit
ILI(1)      Input Leakage Current (Any Input)              1                --    1   10    --    10    1    -- 1 A
ILO(2)      Output Leakage Current                        10                --   10   10    --    10   10    -- 10 A

VOH         Output Logic "1" Voltage IOH = 2mA          2.4 -- -- 2.4 -- -- 2.4 -- -- V

VOL         Output Logic "0" Voltage IOL = 8mA           -- -- 0.4 -- -- 0.4 -- -- 0.4 V
ICC1(3)     Active Power Supply Current
ICC2(3)                                                  --                -- 125(4) --      -- 140(4) --      -- 125(4) mA
ICC3(L)(3)  Standby Current (R=W=RS=FL/RT=VIH)
                                                         -- -- 15 -- -- 20 -- -- 15 mA
            Power Down Current (All Input = VCC - 0.2V)
                                                         -- -- 0.5 -- -- 0.9 -- -- 0.5 mA

NOTES:                                                                                                                   2679 tbl 045

1. Measurements with 0.4  VIN  VCC.

2. R  VIH, 0.4  VOUT  VCC.

3. ICC measurements are made with outputs open (only capacitive loading).

4. Tested at f = 20MHz.

DC ELECTRICAL CHARACTERISTICS (Continued)

(Commercial: VCC = 5.0V10%, TA = 0C to +70C; Military: VCC = 5.0V10%, TA = 55C to +125C)

                                                           IDT7200L                     IDT7200L                 IDT7200L
                                                          IDT7201LA                    IDT7201LA                IDT7201LA
                                                          IDT7202LA                    IDT7202LA                IDT7202LA
                                                                                       Commercial
                                                            Military                    tA = 50 ns                 Military
                                                         tA = 30, 40 ns                                  tA = 50, 65, 80, 120 ns

Symbol                            Parameter              Min.              Typ.  Max.  Min.  Typ. Max.   Min.  Typ.  Max. Unit
ILI(1)      Input Leakage Current (Any Input)             10                --   10    1    --1         10   --    10 A
ILO(2)      Output Leakage Current                        10                --   10   10    -- 10       10   --    10 A

VOH         Output Logic "1" Voltage IOH = 2mA          2.4 -- -- 2.4 -- -- 2.4 -- -- V

VOL         Output Logic "0" Voltage IOL = 8mA           -- -- 0.4 -- -- 0.4 -- -- 0.4 V
ICC1(3)     Active Power Supply Current
ICC2(3)                                                  -- -- 140(4) -- 50 80                           -- 70 100 mA
ICC3(L)(3)  Standby Current (R=W=RS=FL/RT=VIH)
                                                         -- -- 20 -- 5 8                                 --8         15 mA
            Power Down Current (All Input = VCC - 0.2V)
                                                         -- -- 0.9 -- -- 0.5 -- -- 0.9 mA

NOTES:                                                                                                                   2679 tbl 05
1. Measurements with 0.4  VIN  VCC.

2. R  VIH, 0.4  VOUT  VCC.

3. ICC measurements are made with outputs open (only capacitive loading).
4. Tested at f = 20MHz.

                                                         5.03                                                                     3
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                            MILITARY AND COMMERCIAL TEMPERATURE RANGES
256 x 9, 512 x 9 and 1K x 9

AC ELECTRICAL CHARACTERISTICS(1)

(Commercial: VCC = 5.0V10%, TA = 0C to +70C; Military: VCC = 5.0V10%, TA = 55C to +125C)

                                                          Commercial  Com'l & Mil. Com'l  Military Com'l

                                                           7200L12 7200L15 7200L20 7200L25 7200L30                7200L35
                                                          7201LA12 7201LA15 7201LA20 7201LA25 7201LA30           7201LA35
                                                          7202LA12 7202LA15 7202LA20 7202LA25 7202LA30           7202LA35

Symbol Parameter                                          Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Unit

tS    Shift Frequency                                     -- 50 -- 40 -- 33.3 -- 28.5 -- 25 -- 22.2 MHz

tRC   Read Cycle Time                                     20 -- 25 -- 30 -- 35 -- 40 -- 45 -- ns

tA    Access Time                                         -- 12 -- 15 -- 20 -- 25 -- 30 -- 35 ns

tRR   Read Recovery Time                                  8 -- 10 -- 10 -- 10 -- 10 -- 10 -- ns

tRPW Read Pulse Width(2)                                  12 -- 15 -- 20 -- 25 -- 30 -- 35 -- ns

tRLZ  Read Pulse Low to Data Bus at Low Z(3)              3 -- 5 -- 5 -- 5 -- 5 -- 5 -- ns

tWLZ Write Pulse High to Data Bus at Low Z(3, 4) 3 -- 5 -- 5 -- 5 -- 5 -- 10 -- ns

tDV   Data Valid from Read Pulse High                     5 -- 5 -- 5 -- 5 -- 5 -- 5 -- ns

tRHZ Read Pulse High to Data Bus at High Z(3) -- 12 -- 15 -- 15 -- 18 -- 20 -- 20 ns

tWC   Write Cycle Time                                    20 -- 25 -- 30 -- 35 -- 40 -- 45 -- ns
tWPW  Write Pulse Width(2)                                12 -- 15 -- 20 -- 25 -- 30 -- 35 -- ns

tWR   Write Recovery Time                                 8 -- 10 -- 10 -- 10 -- 10 -- 10 -- ns

tDS   Data Set-up Time                                    9 -- 11 -- 12 -- 15 -- 18 -- 18 -- ns

tDH   Data Hold Time                                      0 -- 0 -- 0 -- 0 -- 0 -- 0 -- ns

tRSC  Reset Cycle Time                                    20 -- 25 -- 30 -- 35 -- 40 -- 45 -- ns
tRS   Reset Pulse Width(2)                                12 -- 15 -- 20 -- 25 -- 30 -- 35 -- ns
tRSS  Reset Set-up Time(3)                                12 -- 15 -- 20 -- 25 -- 30 -- 35 -- ns

tRSR Reset Recovery Time                                  8 -- 10 -- 10 -- 10 -- 10 -- 10 -- ns

tRTC Retransmit Cycle Time                                20 -- 25 -- 30 -- 35 -- 40 -- 45 -- ns
                                                          12 -- 15 -- 20 -- 25 -- 30 -- 35 -- ns
tRT   Retransmit Pulse Width(2)                           12 -- 15 -- 20 -- 25 -- 30 -- 35 -- ns

tRTS  Retransmit Set-up Time(3)

tRTR Retransmit Recovery Time                             8 -- 10 -- 10 -- 10 -- 10 -- 10 -- ns

tEFL Reset to Empty Flag Low                              -- 12 -- 25 -- 30 -- 35 -- 40 -- 45 ns

tHFH,FFH Reset to Half-Full and Full Flag High            -- 17 -- 25 -- 30 -- 35 -- 40 -- 45 ns

tRTF Retransmit Low to Flags Valid                        -- 20 -- 25 -- 30 -- 35 -- 40 -- 45 ns

tREF Read Low to Empty Flag Low                           -- 12 -- 15 -- 20 -- 25 -- 30 -- 30 ns

tRFF Read High to Full Flag High                          -- 14 -- 15 -- 20 -- 25 -- 30 -- 30 ns
                                                          12 -- 15 -- 20 -- 25 -- 30 -- 35 -- ns
tRPE Read Pulse Width after EF High

tWEF Write High to Empty Flag High                        -- 12 -- 15 -- 20 -- 25 -- 30 -- 30 ns

tWFF Write Low to Full Flag Low                           -- 14 -- 15 -- 20 -- 25 -- 30 -- 30 ns

tWHF Write Low to Half-Full Flag Low                      -- 17 -- 25 -- 30 -- 35 -- 40 -- 45 ns

tRHF  Read High to Half-Full Flag High                    -- 17 -- 25 -- 30 -- 35 -- 40 -- 45 ns
tWPF                                                      12 -- 15 -- 20 -- 25 -- 30 -- 35 -- ns
tXOL  Write Pulse Width after FF High                     -- 12 -- 15 -- 20 -- 25 -- 30 -- 35 ns
tXOH  Read/Write to XO Low                                -- 12 -- 15 -- 20 -- 25 -- 30 -- 35 ns
tXI   Read/Write to XO High                               12 -- 15 -- 20 -- 25 -- 30 -- 35 -- ns
tXIR  XI Pulse Width(2)                                   8 -- 10 -- 10 -- 10 -- 10 -- 10 -- ns
tXIS  XI Recovery Time                                    8 -- 10 -- 10 -- 10 -- 10 -- 10 -- ns
      XI Set-up Time

NOTES:                                                                                                                     2679 tbl 06
1. Timings referenced as in AC Test Conditions.
2. Pulse widths less than minimum value are not allowed.  3. Values guaranteed by design, not currently tested.
                                                          4. Only applies to read data flow-through mode.

                                                          5.03                                                             4
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                                          MILITARY AND COMMERCIAL TEMPERATURE RANGES
256 x 9, 512 x 9 and 1K x 9

AC ELECTRICAL CHARACTERISTICS(1) (Continued)

(Commercial: VCC = 5.0V10%, TA = 0C to +70C; Military: VCC = 5.0V10%, TA = 55C to +125C)

                                                             Military Com'l & Mil.            Military(2)

                                                 7200 L40        7200L50             7200L65   7200L80      7200L120
                                                7201LA40        7201LA50            7201LA65  7201LA80     7201LA120
                                                7202LA40        7202LA50            7202LA65  7202LA80     7202LA120

Symbol               Parameter                  Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Unit

tS      Shift Frequency                         --              20 -- 15 -- 12.5 -- 10 --                                 7 MHz

tRC     Read Cycle Time                         50              -- 65 -- 80 -- 100 -- 140 -- ns

tA      Access Time                             --              40 -- 50 -- 65 -- 80 -- 120 ns

tRR     Read Recovery Time                      10              -- 15 -- 15 -- 20 -- 20 -- ns
tRPW                                                            -- 50 -- 65 -- 80 -- 120 -- ns
tRLZ    Read Pulse Width(3)                     40              -- 10 -- 10 -- 10 -- 10 -- ns
tWLZ                                                            -- 15 -- 15 -- 20 -- 20 -- ns
        Read Pulse Low to Data Bus at Low Z(4) 5

        Write Pulse High to Data Bus at Low Z(4, 5) 10

tDV     Data Valid from Read Pulse High                      5  --5 --              5--5--                             5  -- ns

tRHZ    Read Pulse High to Data Bus at High Z(4) --             25 -- 30 -- 30 -- 30 -- 35 ns

tWC     Write Cycle Time                        50              -- 65 -- 80 -- 100 -- 140 -- ns
tWPW    Write Pulse Width(3)
                                                40              -- 50 -- 65 -- 80 -- 120 -- ns

tWR     Write Recovery Time                     10              -- 15 -- 15 -- 20 -- 20 -- ns

tDS     Data Set-up Time                        20              -- 30  --           30 -- 40 --            40             --  ns

tDH     Data Hold Time                                       0  --5    -- 10 -- 10 -- 10 -- ns

tRSC    Reset Cycle Time                        50              -- 65  --           80 -- 100 -- 140 --                       ns
tRS     Reset Pulse Width(3)
tRSS    Reset Set-up Time(4)                    40              -- 50  --           65 -- 80 -- 120 --                        ns

                                                40              -- 50  --           65 -- 80 -- 120 --                        ns

tRSR Reset Recovery Time                        10              -- 15  --           15 -- 20 --            20             --  ns

tRTC Retransmit Cycle Time                      50              -- 65  --           80 -- 100 -- 140 --                       ns

tRT     Retransmit Pulse Width(3)               40              -- 50 -- 65 -- 80 -- 120 -- ns

tRTS    Retransmit Set-up Time(4)               40              -- 50 -- 65 -- 80 -- 120 -- ns

tRTR Retransmit Recovery Time                   10              -- 15 -- 15 -- 20 -- 20 -- ns

tEFL    Reset to Empty Flag Low                 --              50 -- 65 -- 80 -- 100 -- 140 ns

tHFH,FFH Reset to Half-Full and Full Flag High  --              50 -- 65 -- 80 -- 100 -- 140 ns

tRTF Retransmit Low to Flags Valid              --              50 -- 65 -- 80 -- 100 -- 140 ns

tREF Read Low to Empty Flag Low                 --              30 -- 45 -- 60 -- 60 -- 60 ns

tRFF Read High to Full Flag High                --              35 -- 45 -- 60 -- 60 -- 60 ns

tRPE    Read Pulse Width after EF High          40              -- 50 -- 65 -- 80 -- 120 -- ns

tWEF Write High to Empty Flag High              --              35 -- 45 -- 60 -- 60 -- 60 ns

tWFF Write Low to Full Flag Low                 --              35 -- 45 -- 60 -- 60 -- 60 ns

tWHF Write Low to Half-Full Flag Low            --              50 -- 65 -- 80 -- 100 -- 140 ns

tRHF    Read High to Half-Full Flag High        --              50 -- 65 -- 80 -- 100 -- 140 ns
tWPF
tXOL    Write Pulse Width after FF High         40              -- 50 -- 65 -- 80 -- 120 -- ns
tXOH    Read/Write to XO Low
tXI     Read/Write to XO High                   --              40 -- 50 -- 65 -- 80 -- 120 ns
tXIR    XI Pulse Width(3)
tXIS    XI Recovery Time                        --              40 -- 50 -- 65 -- 80 -- 120 ns
        XI Set-up Time
                                                40              -- 50 -- 65 -- 80 -- 120 -- ns

                                                10              -- 10 -- 10 -- 10 -- 10 -- ns

                                                10              -- 15 -- 15 -- 15 -- 15 -- ns

NOTES:                                                                                                                        2679 tbl 07
1. Timings referenced as in AC Test Conditions
2. Speed grades 65, 80 and 120 not available in the CERPACK     4. Values guaranteed by design, not currently tested.
3. Pulse widths less than minimum value are not allowed.        5. Only applies to read data flow-through mode.

                                                                5.03                                                          5
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                               MILITARY AND COMMERCIAL TEMPERATURE RANGES
256 x 9, 512 x 9 and 1K x 9                                                                       5V

AC TEST CONDITIONS                GND to 3.0V                                    TO    1.1K
                                        5ns                              OUTPUT        30pF*
   Input Pulse Levels                  1.5V
   Input Rise/Fall Times               1.5V                                     PIN
   Input Timing Reference Levels
   Output Reference Levels        See Figure 1                                    680
   Output Load
                                                            2679 tbl 08

                                                                                                                       2679 drw 03

                                                                                     or equivalent circuit

                                                                                  Figure 1. Output Load
                                                                         * Includes scope and jig capacitances.

SIGNAL DESCRIPTIONS                                                      the Data Outputs (Q0 Q8) will return to a high impedance
                                                                         condition until the next Read operation. When all data has
INPUTS:
                                                                         been read from the FIFO, the Empty Flag (EF) will go low,
DATA IN (D0 D8)
   Data inputs for 9-bit wide data.                                      allowing the "final" read cycle but inhibiting further read
                                                                         operations with the data outputs remaining in a high imped-
CONTROLS:                                                                ance state. Once a valid write operation has been accom-
RESET (RS)
                                                                         plished, the Empty Flag (EF) will go high after tWEF and a valid
  Reset is accomplished whenever the Reset (RS) input is
                                                                         Read can then begin. When the FIFO is empty, the internal
taken to a low state. During reset, both internal read and write
pointers are set to the first location. A reset is required after        read pointer is blocked from R so external changes in R will not
power up before a write operation can take place. Both the
                                                                         affect the FIFO when it is empty.
Read Enable (R) and Write Enable (W) inputs must be in
                                                                         FIRST LOAD/RETRANSMIT (FL/RT)
the high state during the window shown in Figure 2, (i.e.,
                                                                            This is a dual-purpose input. In the Depth Expansion Mode,
tRSS before the rising edge of RS) and should not change                 this pin is grounded to indicate that it is the first loaded (see
until tRSR after the rising edge of RS. Half-Full Flag (HF)              Operating Modes). In the Single Device Mode, this pin acts as
will be reset to high after Reset (RS).                                  the restransmit input. The Single Device Mode is initiated by

WRITE ENABLE (W)                                                         grounding the Expansion In (XI).

   A write cycle is initiated on the falling edge of this input if the      The IDT7200/7201A/7202A can be made to retransmit

Full Flag (FF) is not set. Data set-up and hold times must be            data when the Retransmit Enable control (RT) input is pulsed

adhered to with respect to the rising edge of the Write Enable           low. A retransmit operation will set the internal read pointer to
                                                                         the first location and will not affect the write pointer. Read
(W). Data is stored in the RAM array sequentially and
                                                                         Enable (R) and Write Enable (W) must be in the high state
independently of any on-going read operation.
   After half of the memory is filled and at the falling edge of         during retransmit. This feature is useful when less than 256/
                                                                         512/1024 writes are performed between resets. The retrans-
the next write operation, the Half-Full Flag (HF) will be set to         mit feature is not compatible with the Depth Expansion Mode

low and will remain set until the difference between the write           and will affect the Half-Full Flag (HF), depending on the
pointer and read pointer is less than or equal to one half of the
                                                                         relative locations of the read and write pointers.
total memory of the device. The Half-Full Flag (HF) is then
                                                                         EXPANSION IN (XI)
reset by the rising edge of the read operation.                            This input is a dual-purpose pin. Expansion In (XI) is

  To prevent data overflow, the Full Flag (FF) will go low,              grounded to indicate an operation in the single device mode.

inhibiting further write operations. Upon the completion of a            Expansion In (XI) is connected to Expansion Out (XO) of the

valid read operation, the Full Flag (FF) will go high after tRFF,        previous device in the Depth Expansion or Daisy Chain Mode.

allowing a valid write to begin. When the FIFO is full, the              OUTPUTS:
                                                                         FULL FLAG (FF)
internal write pointer is blocked from W, so external changes
in W will not affect the FIFO when it is full.                             The Full Flag (FF) will go low, inhibiting further write

READ ENABLE (R)                                                          operation, when the write pointer is one location less than the
                                                                         read pointer, indicating that the device is full. If the read
   A read cycle is initiated on the falling edge of the Read
                                                                         pointer is not moved after Reset (RS), the Full-Flag (FF) will go
Enable (R) provided the Empty Flag (EF) is not set. The data
                                                                         low after 256 writes for IDT7200, 512 writes for the IDT7201A
is accessed on a First-In/First-Out basis, independent of any            and 1024 writes for the IDT7202A.

ongoing write operations. After Read Enable (R) goes high,

                                            5.03                                                                                    6
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                                                MILITARY AND COMMERCIAL TEMPERATURE RANGES
256 x 9, 512 x 9 and 1K x 9

EMPTY FLAG (EF)                                                                 pointer and read pointer is less than or equal to one half of the
  The Empty Flag (EF) will go low, inhibiting further read
                                                                                total memory of the device. The Half-Full Flag (HF) is then
operations, when the read pointer is equal to the write pointer,
indicating that the device is empty.                                            reset by using rising edge of the read operation.

EXPANSION OUT/HALF-FULL FLAG (XO/HF)                                              In the Depth Expansion Mode, Expansion In (XI) is con-
                                                                                nected to Expansion Out (XO) of the previous device. This
   This is a dual-purpose output. In the single device mode,
                                                                                output acts as a signal to the next device in the Daisy Chain
when Expansion In (XI) is grounded, this output acts as an                      by providing a pulse to the next device when the previous
                                                                                device reaches the last location of memory.
indication of a half-full memory.
   After half of the memory is filled and at the falling edge of                DATA OUTPUTS (Q0 Q8)
                                                                                   Data outputs for 9-bit wide data. This data is in a high
the next write operation, the Half-Full Flag (HF) will be set low
                                                                                impedance condition whenever Read (R) is in a high state.
and will remain set until the difference between the write

             RS                                       t RSC                                      t RSR
              W                                       t RS
               R                                       t RSS                                                              2679 drw 04
             EF
        HF, FF                                              t RSS

                                                            t EFL
                                                        t HFH, t FFH

NOTES:                                                Figure 2. Reset

1. EF, FF, HF may change status during Reset, but flags will be valid at tRSC.
2. W and R = VIH around the rising edge of RS.

                              t RC                                                 t RPW
                                            t RR                                tA

                   tA

                R  t RLZ                              t DV                                                 t RHZ
        Q0 Q8           t WPW                                                           DATA OUT VALID
                                                DATA OUT VALID
               W
        D0 D8                                 t WC

                                                      t WR

                                                t DS  tDH

                                                DATA IN VALID                             DATA IN VALID

                                                                                                                  2679 drw 05

                                                Figure 3. Asynchronous Write and Read Operation

                                                            5.03                                                                       7
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                                           MILITARY AND COMMERCIAL TEMPERATURE RANGES
256 x 9, 512 x 9 and 1K x 9
                                                               FIRST READ            ADDITIONAL FIRST
                              LAST WRITE IGNORED
                                                        WRITE                        READS   WRITE

               R

W                                                        t RFF
                    t WFF         Figure 4. Full Flag From Last Write to First Read

FF

                                                                                                       2679 drw 06

               LAST READ   IGNORED                             FIRST WRITE           ADDITIONAL FIRST
                             READ
                                                                                     WRITES  READ

            W  t REF                                           tWEF
            R
           EF     tA                                                                                   VALID
DATA OUT                   VALID
                                                                                                                         2679 drw 07

                           Figure 5. Empty Flag From Last Read to First Write

          RT                                                         t RTC                   t RTR
        W,R                                                           t RT
HF, EF, FF                                                                                              FLAG VALID
                                                                            t RTS
                                                                                                                          2679 drw 08
                                                                             RTF

                                                               Figure 6. Retransmit

                                                               5.03                                                                    8
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                                   MILITARY AND COMMERCIAL TEMPERATURE RANGES
256 x 9, 512 x 9 and 1K x 9

W
                                                                                                     t WEF

EF

                                                                                                            t RPE

R

                                                                                                                        2679 drw 09

                       Figure 7. Minimum Timing for an Empty Flag Coincident Read Pulse

R
                                                                                                    t RFF

FF

                                                                                                                 t WPF
W

                                                                                                                        2679 drw 10

                       Figure 8. Minimum Timing for an Full Flag Coincident Write Pulse

W                                                                                     t RHF

R                                                                                              HALF-FULL OR LESS

    HALF-FULL OR LESS                   t WHF

HF                                                 MORE THAN HALF-FULL

                                                                         2678 drw 11

                                            Figure 9. Half-Full Flag Timing

                             WRITE TO                      READ FROM
                         LAST PHYSICAL                   LAST PHYSICAL

                             LOCATION                       LOCATION

W

R                                           t XOH        t XOL                                              t XOH
                t XOL

XO

                                                                                                                        2679 drw 12

                                                   Figure 10. Expansion Out

                                                   5.03                                                                              9
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                                MILITARY AND COMMERCIAL TEMPERATURE RANGES
256 x 9, 512 x 9 and 1K x 9

           t XI                                                    t XIR

XI

    t XIS        WRITE TO

           FIRST PHYSICAL

W                LOCATION

                                                                          t XIS     READ FROM
                                                                                 FIRST PHYSICAL
R
                                                                                     LOCATION

                                                                                                 2679 drw 13

                                            Figure 11. Expansion In

OPERATING MODES:                                                   USAGE MODES:

    Care must be taken to assure that the appropriate flag is      Width Expansion
                                                                      Word width may be increased simply by connecting the
monitored by each system (i.e. FF is monitored on the device
where W is used; EF is monitored on the device where R is          corresponding input control signals of multiple devices. Sta-

used). For additional information, refer to Tech Note 8: Oper-     tus flags (EF, FF and HF) can be detected from any one device.
ating FIFOs on Full and Empty Boundary Conditions and
Tech Note 6: Designing with FIFOs.                                 Figure 13 demonstrates an 18-bit word width by using two
                                                                   IDT7200/7201A/7202As. Any word width can be attained by
Single Device Mode                                                 adding additional IDT7200/7201A/7202As (Figure 13).
   A single IDT7200/7201A/7202A may be used when the
                                                                   Bidirectional Operation
application requirements are for 256/512/1024 words or less.          Applications which require data buffering between two
The IDT7200/7201A/7202A is in a Single Device Configura-
                                                                   systems (each system capable of Read and Write operations)
tion when the Expansion In (XI) control input is grounded (see     can be achieved by pairing IDT7200/7201A/7202As as shown
                                                                   in Figure 16. Both Depth Expansion and Width Expansion
Figure 12).                                                        may be used in this mode.

Depth Expansion                                                    Data Flow-Through
   The IDT7200/7201A/7202A can easily be adapted to appli-            Two types of flow-through modes are permitted, a read

cations when the requirements are for greater than 256/512/        flow-through and write flow-through mode. For the read flow-
1024 words. Figure 14 demonstrates Depth Expansion using           through mode (Figure 17), the FIFO permits a reading of a
three IDT7200/7201A/7202As. Any depth can be attained by           single word after writing one word of data into an empty FIFO.
adding additional IDT7200/7201A/7202As. The IDT7200/               The data is enabled on the bus in (tWEF + tA) ns after the rising
7201A/7202A operates in the Depth Expansion mode when
the following conditions are met:                                  edge of W, called the first write edge, and it remains on the
                                                                   bus until the R line is raised from low-to-high, after which the
1. The first device must be designated by grounding the First      bus would go into a three-state mode after tRHZ ns. The EF line

   Load (FL) control input.                                        would have a pulse showing temporary deassertion and then
2. All other devices must have FL in the high state.               would be asserted.
3. The Expansion Out (XO) pin of each device must be tied to
                                                                      In the write flow-through mode (Figure 18), the FIFO
   the Expansion In (XI) pin of the next device. See Figure 14.    permits the writing of a single word of data immediately after

4. External logic is needed to generate a composite Full Flag      reading one word of data from a full FIFO. The R line causes
                                                                   the FF to be deasserted but the W line being low causes it to
   (FF) and Empty Flag (EF). This requires the ORing of all
   EFs and ORing of all FFs (i.e. all must be set to generate the  be asserted again in anticipation of a new data word. On the
   correct composite FF or EF). See Figure 14.
5. The Retransmit (RT) function and Half-Full Flag (HF) are        rising edge of W, the new word is loaded in the FIFO. The W
                                                                   line must be toggled when FF is not asserted to write new data
    not available in the Depth Expansion Mode.
                                                                   in the FIFO and to increment the write pointer.
   For additional information, refer to Tech Note 9: Cascading
FIFOs or FIFO Modules.

                                                                   Compound Expansion
                                                                      The two expansion techniques described above can be

                                                                   applied together in a straightforward manner to achieve large
                                                                   FIFO arrays (see Figure 15).

                                            5.03                                                              10
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                            (HF)                   MILITARY AND COMMERCIAL TEMPERATURE RANGES
256 x 9, 512 x 9 and 1K x 9
                                                                                              READ (R)
                                                    (HALFFULL FLAG)
                                                                                    9
                                     WRITE (W)                          IDT                      DATA OUT (Q)
                                                                      7200/
                                                             9        7201A/                  EMPTY FLAG (EF)
                                                                      7202A                   RETRANSMIT (RT)
                                     DATA IN (D)

                                FULL FLAG (FF)
                                    RESET (RS)

                                               EXPANSION IN (XI)                                           2679 drw 14

                                            Figure 12. Block Diagram of Single 256/512/1024 x 9 FIFO

                                    18      9         HF                               HF

                   DATA IN (D)                                                9        IDT
                                                                                      7200/
                 WRITE (W)                            IDT                            7201A/                             READ (R)
            FULL FLAG (FF)                           7200/                           7202A                              EMPTY FLAG (EF)
                                                    7201A/
                RESET (RS)                          7202A                                               9               RETRANSMIT (RT)

                                                                       9

                                                                XI                   XI

                                                                                                           18

                                                                                                                        DATA OUT (Q)

                                                                                                                                      2679 drw 15

                    Figure 13. Block Diagram of 256/512/1024 x 18 FIFO Memory Used in Width Expansion Mode

TABLE I--RESET AND RETRANSMIT

Single Device Configuration/Width Expansion Mode

                                            Inputs                               Internal Status                            Outputs

             Mode               RS          RT      XI                Read Pointer   Write Pointer                      EF  FF              HF
Reset
Retransmit                      0           X       0                 Location Zero  Location Zero                      0   1                 1
Read/Write                                                                                                                                   X
                                1           0       0                 Location Zero  Unchanged                          X   X                X

                                1           1       0                 Increment(1)   Increment(1)                       X   X               2679 tbl 09

NOTE:
1. Pointer will increment if flag is High.

TABLE II--RESET AND FIRST LOAD TRUTH TABLE

Depth Expansion/Compound Expansion Mode

                                            Inputs                               Internal Status                            Outputs

       Mode                     RS          FL      XI                Read Pointer   Write Pointer                      EF               FF

Reset First Device              0           0       (1)               Location Zero  Location Zero                      0                1

Reset All Other Devices         0           1       (1)               Location Zero  Location Zero                      0                1

Read/Write                      1           X       (1)                     X                     X                     X                X

NOTE:                                                                                                                                       2679 tbl 10

1. XI is connected to XO of previous device. See Figure 14. RS = Reset Input, FL/RT = First Load/Retransmit, EF = Empty Flag Output, FF = Flag Full Output,
XI = Expansion Input, HF = Half-Full Flag Output

                                                                      5.03                                                                   11
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                           MILITARY AND COMMERCIAL TEMPERATURE RANGES
256 x 9, 512 x 9 and 1K x 9

                                                          XO

    W                                          FF   IDT EF                                                                     R

     D                                              7200/

FULL       9                                   9 7201A/                                                            9           Q
                                                    7202A FL
   RS                                                                                                                          VCC

                                                          XI

                                                          XO

                                               FF   IDT       EF                                                               EMPTY

                                            9        7200/
                                                    7201A/

                                                    7202A FL

                                                          XI

                                                          XO

                                                FF  IDT          EF

                                            9       7200/

                                                    7201A/

                                                    7202A

                                                                 FL
                                                          XI

                                                                                                                               2679 drw 16

           Figure 14. Block Diagram of 768 x 9/1536 x 9/3072 x 9 FIFO Memory (Depth Expansion)

                           Q 0 Q 8                           Q 9 Q 17                                                        Q (N-8) -Q N
                                                                           
                           Q 0 Q 8                                                                                                Q (N-8) -Q N
                                                              Q 9 Q 17
                IDT7200/                                                                                                IDT7200/
               IDT7201A/                            IDT7200/                                                           IDT7201A/
               IDT7202A                                                                                                IDT7202A
                                                    IDT7201A/
                 DEPTH                                                                                                   DEPTH
R, W, RS      EXPANSION                             IDT7202A                                                       EXPANSION

D 0 D N        BLOCK                                    DEPTH                                                          BLOCK
                           D 0 -D 8
                                                    EXPANSION                                                                       D (N-8)-D N
                                         D9 -D N
                                                          BLOCK

                                                              D 9 -D 17                                            D (N-8)-DN
                                                                           

                                                              D 18 -D N

                                                                                                                               2679 drw 17

                                                                          Figure 15. Compound FIFO Expansion

NOTES:
1. For depth expsansion block see section on Depth Expansion and Figure 14.
2. For Flag detection see section on Width Expansion and Figure 13.

                                                    5.03                                                                                         12
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                                 MILITARY AND COMMERCIAL TEMPERATURE RANGES
256 x 9, 512 x 9 and 1K x 9

                                            WA            IDT              RB
                                            FFA         7ID20T0/         EFB
                                                       77220011AA/       HFB
                                             DA 0-8    7202A
                                                                    QB 0-8

               SYSTEM A                                                         SYSTEM B

                                               QA 0-8    IDT        DB 0-8               2679 drw 18
                                                       7200/
                                             RA        7201A/           WB
                                            HF A       7202A            FFB
                                            EF A

                                            Figure 16. Bidirectional FIFO Mode

  DATA IN                                                                       t RPE
           W
            R                                                       t WEF        t REF
          EF                                                                    tA
                                                       t WLZ
DATA OUT                                                                               DATA OUT VALID

                                                                                              2679 drw 19

                         Figure 17. Read Data Flow-Through Mode

           R                                                                    t WPF
          W
         FF                                                         t RFF
  DATA IN
                                                                                t WFF                      t DH
DATA OUT
                                                                                     DATA IN                    2679 drw 20
                                                                                       VALID
                                                                                                                                13
                                                                                        t DS

                         tA
                                         DATAOUT VALID

                         Figure 18. Write Data Flow-Through Mode

                                                       5.03
IDT7200/7201A/7202A CMOS ASYNCHRONOUS FIFO                                     MILITARY AND COMMERCIAL TEMPERATURE RANGES
256 x 9, 512 x 9 and 1K x 9

ORDERING INFORMATION

IDT XXXX  X  XXX      X                                       X

Device Type Power Speed Package Process/
                                                            Temperature
                                                                Range

                                                                         Blank Commercial (0C to + 70C)
                                                                         B     Military (55C to + 125C)

                                                                               Compliant to MIL-STD-883, Class B

                                                                         P     Plastic DIP (7201 & 7202 Only)

                                                                         TP    Plastic THINDIP

                                                                         D     CERDIP (7201 & 7202 Only)

                                                                         TD Ceramic THINDIP
                                                                               Plastic Leaded Chip Carrier
                                                                         J
                                                                         SO SOIC
                                                                               Leadless Chip Carrier (7201 & 7202 Only)
                                                                         L
                                                                         XE CERPACK (7201 & 7202 Only)

                                                                         12    Commerical Only

                                                                         15    Commercial Only

                                                                         20

                                                                         25    Commercial Only

                                                                         30    Military Only      Access Time (tA)
                                                                                                  Speed in Nanoseconds
                                                                         35    Commercial Only

                                                                         40    Military Only

                                                                         50

                                                                         65    Military only--

                                                                         80    except XE

                                                                         120 package

                                                                         LA    Low Power*

                                                                         7200  256 x 9-Bit FIFO
                                                                         7201  512 x 9-Bit FIFO
                                                                         7202  1024 x 9-Bit FIFO

                                                                                                                  2679 drw 21

* "A" to be included for 7201 and 7202 ordering part number.

                                                                 5.03                                                    14
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