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IDT71421SA25PF

器件型号:IDT71421SA25PF
器件类别:存储   
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

2K X 8 DUAL-PORT SRAM, 25 ns, PQFP64

2K × 8 双端口静态随机存储器, 25 ns, PQFP64

参数
IDT71421SA25PF功能数量 1
IDT71421SA25PF端子数量 64
IDT71421SA25PF最大工作温度 85 Cel
IDT71421SA25PF最小工作温度 -40 Cel
IDT71421SA25PF最大供电/工作电压 5.5 V
IDT71421SA25PF最小供电/工作电压 4.5 V
IDT71421SA25PF额定供电电压 5 V
IDT71421SA25PF最大存取时间 25 ns
IDT71421SA25PF加工封装描述 10 X 10 MM, 1.40 MM HEIGHT, STQFP-64
IDT71421SA25PF状态 ACTIVE
IDT71421SA25PF工艺 CMOS
IDT71421SA25PF包装形状 SQUARE
IDT71421SA25PF包装尺寸 FLATPACK, THIN PROFILE, FINE PITCH
IDT71421SA25PF表面贴装 Yes
IDT71421SA25PF端子形式 GULL WING
IDT71421SA25PF端子间距 0.5000 mm
IDT71421SA25PF端子涂层 TIN LEAD
IDT71421SA25PF端子位置 QUAD
IDT71421SA25PF包装材料 PLASTIC/EPOXY
IDT71421SA25PF温度等级 INDUSTRIAL
IDT71421SA25PF内存宽度 8
IDT71421SA25PF组织 2K X 8
IDT71421SA25PF存储密度 16384 deg
IDT71421SA25PF操作模式 ASYNCHRONOUS
IDT71421SA25PF位数 2048 words
IDT71421SA25PF位数 2K
IDT71421SA25PF内存IC类型 DUAL-PORT SRAM
IDT71421SA25PF串行并行 PARALLEL

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IDT71421SA25PF器件文档内容

                                           HIGH SPEED                                                               IDT7132SA/LA
                                           2K x 8 DUAL PORT                                                         IDT7142SA/LA
                                           STATIC RAM

Features                                                                               MASTER IDT7132 easily expands data bus width to 16-or-more

High-speed access                                                                       bits using SLAVE IDT7142
    Commercial: 20/25/35/55/100ns (max.)                                              On-chip port arbitration logic (IDT7132 only)
    Industrial: 25ns (max.)                                                           BUSY output flag on IDT7132; BUSY input on IDT7142
    Military: 25/35/55/100ns (max.)                                                   Battery backup operation --2V data retention (LA only)
                                                                                       TTL-compatible, single 5V 10% power supply
Low-power operation                                                                   Available in 48-pin DIP, LCC and Flatpack, and 52-pin PLCC
    IDT7132/42SA
       Active: 325mW (typ.)                                                              packages
       Standby: 5mW (typ.)                                                             Military product compliant to MIL-PRF-38535 QML
    IDT7132/42LA                                                                      Industrial temperature range (40C to +85C) is available for
       Active: 325mW (typ.)
       Standby: 1mW (typ.)                                                               selected speeds

Functional Block Diagram                                                                                                         OER

          OEL                                                                                                                    CER
           CEL                                                                                                                   R/WR
         R/WL

I/OOL-I/O7L                                  I/O                                        I/O                                      I/OOR-I/O7R
                                           Control                                    Control
   BUSYL(1,2)                                                                                                                                               m
        A10L   Address                                MEMORY                                               Address
         A0L   Decoder                                  ARRAY                                              Decoder               BUSYR(1,2)

                                       11           ARBITRATION                                11                                A10R
                                                         LOGIC                                                                   A0R
                    CEL                                                                                     CER
                   OEL                                                                                      OER
                  R/WL                                                                                      R/WR

                                                                                                                    2692 drw 01

NOTES:
1. IDT7132 (MASTER): BUSY is open drain output and requires pullup resistor of 270.

    IDT7142 (SLAVE): BUSY is input.

2. Open drain output: requires pullup resistor of 270.

                                                                                   1                                JUNE 2004

2004 Integrated Device Technology, Inc.                                                                                            DSC-2692/16
IDT7132SA/LA and IDT 7142SA/LA                                                        Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM

Description                                                                       a very low standby power mode.
                                                                                     Fabricated using IDT's CMOS high-performance technology, these
   The IDT7132/IDT7142 are high-speed 2K x 8 Dual-Port Static RAMs.
The IDT7132 is designed to be used as a stand-alone 8-bit Dual-Port RAM           devices typically operate on only 325mW of power. Low-power (LA)
or as a "MASTER" Dual-Port RAM together with the IDT7142 "SLAVE"                  versions offer battery backup data retention capability, with each Dual-
Dual-Port in 16-bit-or-more word width systems. Using the IDT MASTER/             Port typically consuming 200W from a 2V battery.
SLAVE Dual-Port RAM approach in 16-or-more-bit memory system
applications results in full-speed, error-free operation without the need for        The IDT7132/7142 devices are packaged in a 48-pin sidebraze or
additional discrete logic.                                                        plastic DIPs, 48-pin LCCs, 52-pin PLCCs, and 48-lead flatpacks.
                                                                                  Military grade product is manufactured in compliance with the latest
   Both devices provide two independent ports with separate control,              revision of MIL-PRF-38535 QML, making it ideally suited to military
address, and l/O pins that permit independent, asynchronous access for            temperature applications demanding the highest level of performance
reads or writes to any location in memory. An automatic power down                and reliability.
feature, controlled by CE permits the on-chip circuitry of each port to enter

Pin Configurations(1,2,3)

   CEL   1             48  VCC                                                        A0L
  R/WL                     CER                                                           OEL
BUSYL    2             47               INDEX                                                 A10L
   A10L                                                                                           BUSYL
   OEL                     R/WR                                                                        R/WL
                                                                                                           CEL
    A0L                                                                                                         VCC
    A1L                                                                                                             CER
    A2L                                                                                                                 R/WR
                                                                                                                             BUSYR
    A3L                                                                                                                          A10R
    A4L                                                                                                                              OER
    A5L
         3             46  BUSYR
    A6L
    A7L  4             45  A10R                                                       6 5 4 3 2 48 47 46 45 44 43
    A8L                    OER
    A9L  5             44                                               A1L       7                          1                               42 A0R
         6             43
  I/O0L  7   IDT7132/  42  A0R                                          A2L       8                                                          41 A1R
  I/O1L  8     7142    41
  I/O2L       P or C       A1R                                          A3L       9                                                          40 A2R
  I/O3L  9             40
                           A2R                                          A4L       10           IDT7132/42L48 or F                            39 A3R
  I/O4L  10            39  A3R
  I/O5L                                                                 A5L       11                         L48-1(4)                        38 A4R
  I/O6L  11  P48-1(4)  38  A4R                                                                                   &
         12      &     37                                                                                    F48-1(4)
  I/O7L                    A5R                                          A6L       12                                                         37 A5R
  GND    13  C48-2(4)  36
                           A6R                                          A7L       13                                                         36 A6R
         14            35  A7R                                                                 48-Pin LCC/ Flatpack
                                                                        A8L                                                                  35 A7R
         15 48-Pin 34      A8R                                                    14                         Top View(5)
         16 DIP 33
         17 Top 32         A9R                                           A9L      15                                                         34 A8R
                           I/O7R                                        I/O0L
         18 View(5) 31     I/O6R                                                  16                                                         33 A9R

         19            30  I/O5R                                        I/O1L     17                                                         32  I/O7R
                                                                                                                                                 I/O6R
         20            29  I/O4R                                        I/O2L     18                                                         31
                           I/O3R
         21            28                                                            19 20 21 22 23 24 25 26 27 28 29 30
                           I/O2R
         22            27                                                                                                                                           ,
                           I/O1R                                                                                                                 2692 drw 03
         23            26                                                             I/O3L
                           I/O0R                                                          I/O4L
         24            25               ,                                                     I/O5L
                                                                                                   I/O6L
                           2692 drw 02                                                                 I/O7L
                                                                                                           GND
                                                                                                                I/O0R
                                                                                                                    I/O1R
                                                                                                                        I/O2R
                                                                                                                             I/O3R
                                                                                                                                 I/O4R
                                                                                                                                      I/O5R

NOTES:                                                                            Capacitance(1) (TA = +25C,f = 1.0MHz)
1. All VCC pins must be connected to the power supply.
2. All GND pins must be connected to the ground supply.                               Symbol                 Parameter    Conditions(2) Max. Unit
3. P48-1 package body is approximately .55 in x 2.43 in x .18 in.

    C48-2 package body is approximately .62 in x 2.43 in x .15 in.
    L48-1 package body is approximately .57 in x .57 in x .68 in.
    F48-1 package body is approximately .75 in x .75 in x .11 in.
4. This package code is used to reference the package diagram.
5. This text does not indicate orientation of the actual part-marking.

                                                                                      CIN      Input Capacitance          VIN = 3dV              11 pF

                                                                                      COUT Output Capacitance             VOUT = 3dV             11 pF

                                                                                  NOTES:                                                         2692 tbl 00

                                                                                  1. This parameter is determined by device characterization but is not production

                                                                                      tested.

                                                                                  2. 3dV represents the interpolated capacitance when the input and output signals

                                                                                      switch from 3V to 0V.

                                                                               2
  IDT7132SA/LA and IDT 7142SA/LA                                                                     Military, Industrial and Commercial Temperature Ranges
  High Speed 2K x 8 Dual Port Static RAM

Pin Configurations(1,2,3) (con't.)
                                              A0L
                            INDEX                OEL
                                                      A10L
                                                           N/C
                                                              BUSYL
                                                                   R/WL
                                                                       CEL
                                                                            VCC
                                                                                CER
                                                                                     R/WR
                                                                                         BUSYR
                                                                                              N/C
                                                                                                  A10R

                                              7 6 5 4 3 2 52 51 50 49 48 47
                                                                                        1
                             A1L          8                                                                 46         OER
                             A2L                                                                                       A0R
                             A3L          9                                                                 45         A1R
                             A4L                                                                                       A2R
                             A5L          10                                                                44         A3R
                             A6L                                                                                       A4R
                             A7L          11                                                                43         A5R
                             A8L                                                                                       A6R
                             A9L          12                            IDT7132/42J                         42         A7R
                            I/O0L                                          J52-1(4)                                    A8R
                            I/O1L                                                                                      A9R
                            I/O2L         13                            52-Pin PLCC                         41         N/C
                            I/O3L                                        Top View(5)                                   I/O7R
                                          14                                                                40

                                          15                                                                39

                                          16                                                                38

                                          17                                                                37

                                          18                                                                36

                                          19                                                                35

                                          20                                                                34

                                              21 22 23 24 25 26 27 28 29 30 31 32 33

                                              I/O4L                                                                2692 drw 04
                                                  I/O5L
                                                      I/O6L
                                                           I/O7L
                                                               N/C
                                                                   GND
                                                                        I/O0R
                                                                            I/O1R
                                                                                I/O2R
                                                                                     I/O3R
                                                                                         I/O4R
                                                                                             I/O5R
                                                                                                  I/O6R
NOTES:
1. All VCC pins must be connected to the power supply.
2. All GND pins must be connected to the ground supply.
3. Package body is approximately .75 in x .75 in x .17 in.
4. This package code is used to reference the package diagram.
5. This text does not indicate orientation of the actual part-marking.

Absolute Maximum Ratings(1)                                                             Recommended Operating
                                                                                        Temperature and Supply Voltage(1,2)
Symbol    Rating            Commercial        Military                  Unit
                            & Industrial
                                                                                                                    Ambient

VTERM(2)  Terminal Voltage  -0.5 to +7.0 -0.5 to +7.0 V                                              Grade      Temperature                    GND       Vcc
          with Respect
          to GND                                                                           Military             -55OC to+125OC                 0V        5.0V + 10%

TBIAS     Temperature       -55 to +125 -65 to +135 oC                                     Commercial           0OC to +70OC                   0V        5.0V + 10%
          Under Bias
                                                                                           Industrial           -40OC to +85OC                 0V        5.0V + 10%

TSTG      Storage           -65 to +150 -65 to +150 oC                                                                                                           2692 tbl 02

          Temperature                                                                   NOTES:

                                                                                        1. This is the parameter TA. This is the "instant on" case temperature.

IOUT      DC Output         50                50                        mA              2. Industrial temperature: for specific speeds, packages and powers contact your

          Current                                                                           sales office.

NOTES:                                                                  2692 tbl 01

1. Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS may                Recommended DC Operating
     cause permanent damage to the device. This is a stress rating only and functional  Conditions
     operation of the device at these or any other conditions above those indicated in

the operational sections of the specification is not implied. Exposure to absolute          Symbol          Parameter           Min. Typ. Max. Unit
maximum rating conditions for extended periods may affect reliability.

2. VTERM must not exceed Vcc + 10% for more than 25% of the cycle time or 10ns              VCC Supply Voltage                  4.5 5.0 5.5 V
     maximum, and is limited to < 20mA for the period of VTERM > Vcc + 10%.

                                                                                            GND Ground                          0                   0    0V

                                                                                            VIH Input High Voltage              2.2                ____  6.0(2)  V

                                                                                            VIL Input Low Voltage               -0.5(1)            ____  0.8     V

                                                                                        NOTES:                                                                   2692 tbl 03
                                                                                        1. VIL (min.) = -1.5V for pulse width less than 10ns.
                                                                                        2. VTERM must not exceed Vcc + 10%.

                                                                                     6.342
IDT7132SA/LA and IDT 7142SA/LA                                                                  Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM

DC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range(1,5,8) (VCC = 5.0V 10%)

                                                                                                        7132X20(2)     7132X25(7)   7132X35
                                                                                                        7142X20(2)     7142X25(7)   7142X35
                                                                                                        Com'l Only     Com'l, Ind   Com'l &
                                                                                                                       & Military   Military

Symbol                Parameter                            Test Condition                  Version      Typ. Max. Typ. Max. Typ. Max. Unit

ICC     Dynamic Operating Current CEL = CER = VIL,                                    COM'L SA 110             250     110     220  80   165 mA

        (Both Ports Active)        Outputs Disabled                                                 LA 110     200     110     170  80   120

                                   f = fMAX(3)                                        MIL &         SA  ____   ____    110     280  80   230

                                                                                      IND           LA  ____   ____    110     220  80   170

ISB1    Standby Current            CEL = CER = VIH,                                   COM'L SA 30              65      30      65   25   65 mA
                                   f = fMAX(3)
        (Both Ports - TTL                                                                           LA 30      45      30      45   25   45

        Level Inputs)                                                                                   ____   ____

                                                                                      MIL &         SA                 30      80   25   80

                                                                                      IND           LA  ____   ____    30      60   25   60

ISB2    Standby Current            CE"A" = VIL and CE"B" = VIH(6)                     COM'L SA 65              165     65      150  50   125 mA
                                   Active Port Outputs Disabled
        (One Port - TTL            f=fMAX(3)                                                        LA 65      125     65      115  50   90

        Level Inputs)                                                                                   ____   ____

                                                                                      MIL &         SA                 65      160  50   150

                                                                                      IND           LA  ____   ____    65      125  50   115

ISB3    Full Standby Current (Both CEL and CER > VCC -0.2V                            COM'L SA 1.0             15      1.0     15   1.0  15 mA

        Ports - All                VIN > VCC -0.2V or VIN < 0.2V, f = 0(4)                          LA 0.2     5       0.2       5  0.2       4

        CMOS Level Inputs)                                                                              ____   ____

                                                                                      MIL &         SA                 1.0     30   1.0  30

                                                                                      IND           LA  ____   ____    0.2     10   0.2  10

ISB4    Full Standby Current       CE"A" < 0.2V andCE"B" > VCC -0.2V(6)               COM'L SA 60              155     60      145  45   110 mA

        (One Port - All            VIN > VCC - 0.2V or VIN < 0.2V                                   LA 60      115     60      105  45   85

        CMOS Level Inputs)         Active Port Outputs Disabled                                         ____   ____
                                   f = fMAX(3)
                                                                                      MIL &         SA                 60      155  45   145

                                                                                      IND           LA  ____   ____    60      115  45   105

                                                                                                                                                 2692 tbl 04a

                                                                                                                       7132X55      7132X100
                                                                                                                       7142X55      7142X100
                                                                                                                       Com'l &      Com'l &
                                                                                                                       Military      Military

Symbol                Parameter                            Test Condition                                     Version  Typ. Max. Typ. Max. Unit

ICC     Dynamic Operating          CEL = CER = VIL,                                                     COM'L SA 65            155  65   155 mA
                                   Outputs Disabled
        Current                    f = fMAX(3)                                                                         LA 65   110  65   110

        (Both Ports Active)

                                                                                                        MIL &          SA 65   190  65   190

                                                                                                        IND            LA 65   140  65   140

ISB1    Standby Current            CEL = CER = VIH,                                                     COM'L SA 20            65   20   55 mA
                                   f = fMAX(3)
        (Both Ports - TTL                                                                                              LA 20   35   20   35

        Level Inputs)

                                                                                                        MIL &          SA 20   65   20   65

                                                                                                        IND            LA 20   45   20   45

ISB2    Standby Current            CE"A" = VIL and CE"B" = VIH(6)                                       COM'L SA 40            110  40   110 mA
                                   Active Port Outputs Disabled
        (One Port - TTL            f=fMAX(3)                                                                           LA 40   75   40   75

        Level Inputs)

                                                                                                        MIL &          SA 40   125  40   125

                                                                                                        IND            LA 40   90   40   90

ISB3    Full Standby Current       CEL and CER > VCC -0.2V                                              COM'L SA 1.0           15   1.0  15 mA
                                   VIN > VCC -0.2V or VIN < 0.2V, f = 0(4)
        (Both Ports - All                                                                                              LA 0.2    4  0.2       4

        CMOS Level Inputs)

                                                                                                        MIL &          SA 1.0  30   1.0  30

                                                                                                        IND            LA 0.2  10   0.2  10

ISB4    Full Standby Current       CE"A" < 0.2V and CE"B" > VCC -0.2V(6)                                COM'L SA 40            100  40   95 mA
                                   VIN > VCC - 0.2V or VIN < 0.2V                                                                        70
        (One Port - All            Active Port Outputs Disabled                                                        LA 40   70   40
                                   f = fMAX(3)
        CMOS Level Inputs)

                                                                                                        MIL &          SA 40   110  40   110

                                                                                                        IND            LA 40   85   40   80

NOTES:                                                                                                                                           2692 tbl 04b

1. 'X' in part numbers indicates power rating (SA or LA).

2. PLCC Package only

3. At f = fMax, address and control lines (except Output Enable) are cycling at the maximum frequency read cycle of 1/tRC, and using "AC TEST CONDITIONS" of input levels

of GND to 3V.

4. f = 0 means no address or control lines change. Applies only to inputs at CMOS level standby.

5. Vcc = 5V, TA=+25C for Typ and is not production tested. Vcc DC = 100mA (Typ)

6. Port "A" may be either left or right port. Port "B" is opposite from port "A".

7. Not available in DIP packages.

8. Industrial temperature: for specific speeds, packages and powers contact your sales office.

                                                                                   4
IDT7132SA/LA and IDT 7142SA/LA                                                          Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM

DC Electrical Characteristics Over the Operating                                                                                                  7132LA
Temperature Supply Voltage Range (VCC = 5.0V 10%)                                                                                               7142LA

                                                                                                                            7132SA
                                                                                                                            7142SA

Symbol                        Parameter                                   Test Conditions              Min. Max. Min. Max. Unit
   |ILI|      Input Leakage Current(1)
                                                            VCC = 5.5V,                                     ___                     10      ___           5    A
                                                            VIN = 0V to VCC

       |ILO|  Output Leakage Current                        VCC = 5.5V,                                     ___                     10      ___           5
                                                            CE = VIH, VOUT = 0V to VCC                                                                              A
                                                            IOL = 4mA
       VOL    Output Low Voltage                                                                            ___                     0.4     ___           0.4  V

       VOL    Open Drain Output                             IOL = 16mA                                      ___                     0.5     ___           0.5

              Low Voltage (BUSY)                                                                                                                               V

       VOH    Output High Voltage                           IOH = -4mA                                 2.4                          ___     2.4           ___  V

                                                                                                                                                               2692 tbl 05

NOTE:
1. At Vcc < 2.0V leakages are undefined.

Data Retention Characteristics (LA Version Only)

Symbol                           Parameter                                     Test Condition                    Min.                    Typ.(1)  Max. Unit
                                                                                                                 2.0
VDR           VCC for Data Retention                               VCC = 2.0V                                                               ___   ___          V
                                                                                                                   ___
ICCDR         Data Retention Current                               CE > VCC -0.2V              Mil. & Ind.         ___                    100     4000         A
                                                                                                                                          100
                                                                   VIN > VCC -0.2V or          Com'l.             0                               1500 A
                                                                                                                 tRC(2)                     ___
tCDR(3)       Chip Deselect to Data Retention Time                 VIN < 0.2V                                                               ___   ___          ns

tR(3)         Operation Recovery Time                                                                                                             ___          ns

NOTES:                                                                                                                                                         2692 tbl 06
1. VCC = 2V, TA = +25C, and is not production tested.
2. tRC = Read Cycle Time
3. This parameter is guaranteed but not production tested.

Data Retention Waveform

                                                       DATA RETENTION MODE

              VCC                                            4.5V       VDR 2.0V               4.5V
               CE                                            tCDR           VDR                   tR

                                                            VIH                                        VIH                               ,

                                                                                                                 2692 drw 05

                                                                        6.542
IDT7132SA/LA and IDT 7142SA/LA                                          Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM

AC Test Conditions

Input Pulse Levels                    GND to 3.0V
Input Rise/Fall Times                   3ns Max.
Input Timing Reference Levels              1.5V
Output Reference Levels                    1.5V
Output Load
                                   Figures 1, 2, and 3

                                            2692 tbl 07

                               5V                                                   5V
                                                                                        1250 ,
DATAOUT                            1250                                 DATAOUT         5pF*
        775                                                                    775
                                   30pF*

                                   *100pF for 55 and 100ns versions

             Figure 1. AC Output Test Load                              Figure 2. Output Test Load
                                                                            (for tHZ, tLZ, tWZ, and tOW)

                                                                             * Including scope and jig

                               5V

BUSY                               270

                                   30pF*                                            2692 drw 06

                                   *100pF for 55 and 100ns versions

Figure 3. BUSY AC Output Test Load

                                                                     6
IDT7132SA/LA and IDT 7142SA/LA                            Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM

AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range(3,5)

                                                                                                7132X20(2)  7132X25(2)   7132X35
                                                                                                7142X20(2)  7142X25(2)   7142X35
                                                                                                Com'l Only  Com'l, Ind   Com'l &
                                                                                                            & Military   Military

Symbol                          Parameter                 Min. Max. Min. Max. Min. Max. Unit

READ CYCLE

tRC Read Cycle Time                                       20                                       ____     25    ____   35    ____  ns
tAA Address Access Time
                                                          ____                                     20       ____  25     ____  35 ns

tACE Chip Enable Access Time                              ____                                     20       ____  25     ____  35 ns

tAOE Output Enable Access Time                            ____                                     11       ____  12     ____  20 ns
tOH Output Hold from Address Change
tLZ Output Low-Z Time(1,4)                                                                      3  ____     3     ____   3     ____  ns
tHZ Output High-Z Time(1,4)
tPU Chip Enable to Power Up Time(4)                                                             0  ____     0     ____   0     ____  ns
tPD Chip Disable to Power Down Time(4)
                                                          ____                                     10       ____  10     ____  15 ns

                                                                                                0  ____     0     ____   0     ____  ns

                                                          ____                                     20       ____  25     ____  35 ns

                                                                                                                                     2692 tbl 08a

                                                                                                               7132X55   7132X100
                                                                                                               7142X55   7142X100
                                                                                                               Com'l &   Com'l &
                                                                                                               Military   Military

Symbol                                  Parameter                                                           Min. Max. Min. Max. Unit

READ CYCLE

tRC Read Cycle Time                                                                                         55    ____   100   ____  ns

tAA Address Access Time                                                                                     ____  55     ____  100 ns

tACE Chip Enable Access Time                                                                                ____  55     ____  100 ns

tAOE Output Enable Access Time                                                                              ____  25     ____  40 ns

tOH Output Hold from Address Change                                                                         3     ____   10    ____  ns
tLZ Output Low-Z Time(1,4)
tHZ Output High-Z Time(1,4)                                                                                 5     ____   5     ____  ns
tPU Chip Enable to Power Up Time(4)
tPD Chip Disable to Power Down Time(4)                                                                      ____  25     ____  40 ns

                                                                                                            0     ____   0     ____  ns

                                                                                                            ____  50     ____  50 ns

                                                                                                                                     2692 tbl 08b

NOTES:
1. Transition is measured 0mV from Low or High-Impedance Voltage Output Test Load (Figure 2).
2. PLCC package only.
3. 'X' in part numbers indicates power rating (SA or LA).
4. This parameter is guaranteed by device characterization, but is not production tested.
5. Industrial temperature: for specific speeds, packages and powers contact your sales office.

                                                   6.742
IDT7132SA/LA and IDT 7142SA/LA                     Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM

Timing Waveform of Read Cycle No. 1, Either Side(1)

ADDRESS                                   tAA  tRC
                                    tOH                                                          tOH
DATAOUT
BUSYOUT        PREVIOUS DATA VALID                                    DATA VALID
                                                   tBDDH(2,3)
                                                                                                      2692 drw 07

Timing Waveform of Read Cycle No. 2, Either Side(1)

          CE                      tACE                       tHZ(5)

          OE                              tAOE(3)                     tHZ(5)
                                                   VALID DATA
DATAOUT                                tLZ(4)
                              tLZ(4)                         tPD(3)
         ICC   tPU                                                        50%
CURRENT                  50%

          ISS

                                                                                                      2692 drw 08

NOTES:
1. R/W = VIH, CE = VIL, and is OE = VIL. Address is valid prior to the coincidental with CE transition LOW.
2. tBDD delay is required only in the case where the opposite port is completing a write operation to the same address location. For simultaneous read operations, BUSY has

    no relationship to valid output data.

3. Start of valid data depends on which timing becomes effective last tAOE, tACE, tAA, and tBDD.
4. Timing depends on which signal is asserted last, OE or CE.
5. Timing depends on which signal is de-asserted first, OE or CE.

                                               8
IDT7132SA/LA and IDT 7142SA/LA                                                                  Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM

AC Electrical Characteristics Over the                                                                                7132X25(2)       7132X35
Operating Temperature Supply Voltage Range(5,6)                                                                       7142X25(2)       7142X35
                                                                                                                      Com'l, Ind       Com'l &
                                                                                                          7132X20(2)  & Military       Military
                                                                                                          7142X20(2)
                                                                                                         Com'l Only

Symbol                                      Parameter                                           Min. Max. Min. Max. Min. Max. Unit

WRITE CYCLE

tWC          Write Cycle Time(3)                                                                20    ____            25    ____   35    ____    ns

tEW          Chip Enable to End-of-Write                                                        15    ____            20    ____   30    ____    ns

tAW          Address Valid to End-of-Write                                                      15    ____            20    ____   30    ____    ns

tAS          Address Set-up Time                                                                0     ____            0     ____   0     ____    ns

tWP          Write Pulse Width(4)                                                               15    ____            15    ____   25    ____    ns

tWR          Write Recovery Time                                                                0     ____            0     ____   0     ____    ns

tDW          Data Valid to End-of-Write                                                         10    ____            12    ____   15    ____    ns

tHZ          Output High-Z Time(1)                                                              ____  10              ____  10     ____  15      ns

tDH          Data Hold Time                                                                     0     ____            0     ____   0     ____    ns

tWZ          Write Enable to Output in High-Z(1)                                                ____  10              ____  10     ____  15      ns

tOW          Output Active from End-of-Write(1)                                                 0     ____            0     ____   0     ____    ns

                                                                                                                                                 2692 tbl 09

                                                                                                                         7132X55   7132X100
                                                                                                                         7142X55   7142X100
                                                                                                                         Com'l &   Com'l &
                                                                                                                         Military   Military

Symbol                                                     Parameter                                                  Min. Max. Min. Max. Unit

WRITE CYCLE

tWC          Write Cycle Time(3)                                                                                      55    ____   100   ____    ns

tEW          Chip Enable to End-of-Write                                                                              40    ____   90    ____    ns

tAW          Address Valid to End-of-Write                                                                            40    ____   90    ____    ns

tAS          Address Set-up Time                                                                                      0     ____   0     ____    ns

tWP          Write Pulse Width(4)                                                                                     30    ____   55    ____    ns

tWR          Write Recovery Time                                                                                      0     ____   0     ____    ns

tDW          Data Valid to End-of-Write                                                                               20    ____   40    ____    ns

tHZ          Output High-Z Time(1)                                                                                    ____  25     ____  40      ns

tDH          Data Hold Time                                                                                           0     ____   0     ____    ns

tWZ          Write Enable to Output in High-Z(1)                                                                      ____  30     ____  40      ns

tOW          Output Active from End-of-Write(1)                                                                       0     ____   0     ____    ns

NOTES:                                                                                                                                           2692 tbl 10

1. Transition is measured 0mV from Low or High-impedance voltage with Output Test Load (Figure 2). This parameter is guaranteed by device characterization

but is not production tested.

2. PLCC package only.

3. For Master/Slave combination, tWC = tBAA + tWP, since R/W = VIL must occur after tBAA.
4. If OE is LOW during a R/W controlled write cycle, the write pulse width must be the larger of tWP or (tWZ + tDW) to allow the I/O drivers to turn off data to be placed on the

     bus for the required tDW. If OE is High during a R/W controlled write cycle, this requirement does not apply and the write pulse can be as short as the specified tWP.

5. 'X' in part numbers indicates power rating (SA or LA).

6. Industrial temperature: for specific speeds, packages and powers contact your sales office.

                                                                      6.942
IDT7132SA/LA and IDT 7142SA/LA                                                                      Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM

Timing Waveform of Write Cycle No. 1, (R/W Controlled Timing)(1,5,8)

                                                                        tWC

ADDRESS                                                                                                                                  tHZ(7)
          OE
          CE  tAS(6)                                             tAW                                    tWR(3)                           tHZ(7)
                                                                             tWP(2)                                tOW
        R/W                 (4)                                                                                                               (4)
DATA OUT                                                  tWZ(7)                                                tDH
                                                                                            tDW

DATA IN

                                                                                                                                                   2692 drw 09

Timing Waveform of Write Cycle No. 2, (CE Controlled Timing)(1,5)

ADDRESS       tAS(6)                                                          tWC                       tWR(3)
          CE                                                            tAW                                       tDH

        R/W                                                                      tEW(2)
                                                                                                   tDW

DATA IN

NOTES:                                                                                                                                             2692 drw 10

1. R/W or CE must be HIGH during all address transitions.

2. A write occurs during the overlap (tEW or tWP) of CE = VIL and R/W = VIL.
3. tWR is measured from the earlier of CE or R/W going HIGH to the end of the write cycle.

4. During this period, the l/O pins are in the output state and input signals must not be applied.

5. If the CE LOW transition occurs simultaneously with or after the R/W LOW transition, the outputs remain in the High-impedance state.

6. Timing depends on which enable signal (CE or R/W) is asserted last.

7. This parameter is determined be device characterization, but is not production tested. Transition is measured 0mV from steady state with the Output Test Load

(Figure 2).

8. If OE is LOW during a R/W controlled write cycle, the write pulse width must be the larger of tWP or (tWZ + tDW) to allow the I/O drivers to turn off data to be placed on the
    bus for the required tDW. If OE is HIGH during a R/W controlled write cycle, this requirement does not apply and the write pulse can be as short as the specified tWP.

                                                                             10
IDT7132SA/LA and IDT 7142SA/LA                                   Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM

AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range(7,8)

                                                                 7132X20(1)  7132X25(2)         7132X35
                                                                 7142X20(1)  7142X25(2)         7142X35
                                                                 Com'l Only  Com'l, Ind         Com'l &
                                                                             & Military         Military

   Symbol                                  Parameter             Min. Max. Min. Max. Min. Max. Unit
BUSY Timing (For Master IDT7132 Only)

tBAA  BUSY Access Time from Address                              ____  20    ____  20     ____                                                            20    ns

tBDA  BUSY Disable Time from Address                             ____  20    ____  20     ____                                                            20    ns

tBAC  BUSY Access Time from Chip Enable                          ____  20    ____  20     ____                                                            20    ns

tBDC  BUSY Disable Time from Chip Enable                         ____  20    ____  20     ____                                                            20    ns

tWDD  Write Pulse to Data Delay(2)                               ____  50    ____  50     ____                                                            60    ns

tWH   Write Hold After BUSY(6)                                   12    ____  15    ____   20                                                              ____  ns

tDDD  Write Data Valid to Read Data Delay(2)                     ____  35    ____  35     ____                                                            35    ns

tAPS  Arbitration Priority Set-up Time(3)                        5     ____  5     ____   5                                                               ____  ns

tBDD  BUSY Disable to Valid Data(4)                              ____  25    ____  35     ____                                                            35    ns

BUSY Timing (For Slave IDT7142 Only)

tWB   Write to BUSY Input(5)                                     0     ____  0     ____   0                                                               ____  ns

tWH   Write Hold After BUSY(6)                                   12    ____  15    ____   20                                                              ____  ns

tWDD  Write Pulse to Data Delay(2)                               ____  40    ____  50     ____                                                            60    ns

tDDD  Write Data Valid to Read Data Delay(2)                     ____  30    ____  35     ____                                                            35    ns

                                                                                                                                                                2692 tbl 11a

                                                                                7132X55   7132X100
                                                                                7142X55   7142X100
                                                                                Com'l &   Com'l &
                                                                                Military   Military

   Symbol                                     Parameter                      Min. Max. Min. Max. Unit
BUSY Timing (For Master IDT7132 Only)

tBAA  BUSY Access Time from Address                                          ____  30     ____                                                            50    ns

tBDA  BUSY Disable Time from Address                                         ____  30     ____                                                            50    ns

tBAC  BUSY Access Time from Chip Enable                                      ____  30     ____                                                            50    ns

tBDC  BUSY Disable Time from Chip Enable                                     ____  30     ____                                                            50    ns

tWDD  Write Pulse to Data Delay(2)                                           ____  80     ____                                                            120   ns

tWH   Write Hold After BUSY(6)                                               20    ____   20                                                              ____  ns

tDDD  Write Data Valid to Read Data Delay(2)                                 ____  55     ____                                                            100   ns

tAPS  Arbitration Priority Set-up Time(3)                                    5     ____   5                                                               ____  ns

tBDD  BUSY Disable to Valid Data(4)                                          ____  50     ____                                                            65    ns

BUSY Timing (For Slave IDT7142 Only)

tWB   Write to BUSY Input(5)                                                 0     ____   0                                                               ____  ns

tWH   Write Hold After BUSY(6)                                               20    ____   20                                                              ____  ns

tWDD  Write Pulse to Data Delay(2)                                           ____  80     ____                                                            120   ns

tDDD  Write Data Valid to Read Data Delay(2)                                 ____  55     ____                                                            100   ns

NOTES:                                                                                                                                                          2692 tbl 11b

1. PLCC package only.
2. Port-to-port delay through RAM cells from the writing port to the reading port, refer to "Timing Waveform of Write with Port -to-Port Read and BUSY."
3. To ensure that the earlier of the two ports wins.
4. tBDD is a calculated parameter and is the greater of 0, tWDD tWP (actual) or tDDD tDW (actual).
5. To ensure that a write cycle is inhibited on port "B" during contention on port "A".
6. To ensure that a write cycle is completed on port "B" after contention on port "A".
7. 'X' in part numbers indicates power rating (SA or LA).
8. Industrial temperature: for specific speeds, packages and powers contact your sales office.

                                                         61.412
IDT7132SA/LA and IDT 7142SA/LA                              Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM

Timing Waveform of Write with Port-to-Port Read and BUSY(2,3,4)

                                                tWC

ADDR"A"                                         MATCH

                                                         tWP

R/W"A"

                                                              tDW                                                                                          tDH

DATAIN"A"                                                     VALID

                    tAPS(1)

ADDR"B"                                 tBAA                  MATCH                                                                                             tBDD
BUSY"B"                                                               tBDA

                                                                      tWDD

DATAOUT"B"                                                                                                                                                            VALID

                                                                                                                         tDDD                                         2692 drw 11

NOTES:
1. To ensure that the earlier of the two ports wins. tAPS is ignored for Slave (IDT7142).
2. CEL = CER = VIL
3. OE = VIL for the reading port.
4. All timing is the same for the left and right ports. Port "A" may be either the left or right port. Port "B" is opposite from port "A".

Timing Waveform of Write with BUSY(4)

                                                       tWP

              R/W"A"                    tWB(3)
            BUSY"B"

            R/W"B"                                                          tWH(1)
                                                                                                                            ,
                                                     (2)

                                                                                                                                              2692 drw 12

NOTES:
1. tWH must be met for both BUSY Input (IDT7142, slave) or Output (IDT7132, master).
2. BUSY is asserted on port "B" blocking R/W"B", until BUSY"B" goes HIGH.
3. tWB applies only to the slave version (IDT7142).
4. All timing is the same for the left and right ports. Port 'A' may be either the left or right port. Port "B" is opposite from port "A".

                                                     12
IDT7132SA/LA and IDT 7142SA/LA                                            Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM

Timing Waveform of BUSY Arbitration Controlled by CE Timing(1)

    ADDR                                                          ADDRESSES MATCH
"A" and "B"

    CE"B"                tAPS(2)
   CE"A"
BUSY"A"                                 tBAC                              tBDC

Timing Waveform of BUSY Arbitration Controlled                                                                                                                 2692 drw 13
by Address Match Timing(1)                                                                                                                                    2692 drw 14

ADDR"A"                                 tRC or tWC                        ADDRESSES DO NOT MATCH
ADDR"B"                           ADDRESSES MATCH

                tAPS(2)

                                  tBAA                                             tBDA

BUSY"B"

NOTES:

1. All timing is the same for left and right ports. Port "A" may be either left or right port. Port "B" is the opposite from port "A".
2. If tAPS is not satisified, the BUSY will be asserted on one side or the other, but there is no guarantee on which side BUSY will be asserted (7132 only).

Truth Tables

Table I. Non-Contention Read/Write Control(4)

              Left or Right Port(1)

R/W CE OE                D0-7                                             Function

X            H  X        Z        Port Disabled and in Power-Down Mode, ISB2 or ISB4

X            H  X        Z        CER = CEL = VIH, Power-Down Mode, ISB1 or ISB3

L            L  X        DATAIN Data on Port Written into Memory(2)

H            L  L        DATAOUT Data in Memory Output on Port(3)

X            L  H        Z        High Impedance Outputs

NOTES:                                                                                                                                                        2692 tbl 12

1. A0L - A10L  A0R - A10R
2. If BUSY = L, data is not written.
3. If BUSY = L, data may not be valid, see tWDD and tDDD timing.

4. 'H' = VIH, 'L' = VIL, 'X' = DON'T CARE, 'Z' = HIGH IMPEDANCE

                                                                  61.432
IDT7132SA/LA and IDT 7142SA/LA                                                                         Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM
                                                                                                 The BUSY outputs on the IDT7132 RAM master are totem-pole type
Table II -- Address BUSY                                                                      outputs and do not require pull-up resistors to operate. If these RAMs are
Arbitration                                                                                   being expanded in depth, then the BUSY indication for the resulting array
                                                                                              does not require the use of an external AND gate.
          Inputs                 Outputs
                                                                                              Width Expansion with Busy Logic
CEL CER           AOL-A10L  BUSYL(1) BUSYR(1)                                                 Master/Slave Arrays
                  AOR-A10R
                                               Function                                          When expanding an SRAM array in width while using BUSY logic,
                                                                                              one master part is used to decide which side of the SRAM array will
X X NO MATCH                H             H    Normal                                         receive a BUSY indication, and to output that indication. Any number
                                                                                              of slaves to be addressed in the same address range as the master,
HX                MATCH     H             H    Normal                                         use the BUSY signal as a write inhibit signal. Thus on the IDT7132/
                                                                                              IDT7142 SRAMs the BUSY pin is an output if the part is Master (IDT7132),
XH                MATCH     H             H    Normal                                         and the BUSY pin is an input if the part is a Slave (IDT7142) as shown
                                                                                              in Figure 3.
LL                MATCH     (2)           (2)  Write Inhibit(3)

NOTES:                                         2692 tbl 13

1. Pins BUSYL and BUSYR are both outputs for IDT7132 (master). Both are inputs for

IDT7142 (slave). BUSYX outputs on the IDT7132 are open drain, not push-pull
outputs. On slaves the BUSYX input internally inhibits writes.

2. 'L' if the inputs to the opposite port were stable prior to the address and enable inputs

of this port. 'H' if the inputs to the opposite port became stable after the address and

enable inputs of this port. If tAPS is not met, either BUSYL or BUSYR = LOW will

    result. BUSYL and BUSYR outputs can not be LOW simultaneously.                                      5V  MASTER        CE  SLAVE         CE  DECODER  5V
3. Writes to the left port are internally ignored when BUSYL outputs are driving LOW              270                  BUSYR             BUSYR               270
                                                                                                            Dual Port         Dual Port
regardless of actual logic level on the pin. Writes to the right port are internally
                                                                                                            SRAM              SRAM
ignored when BUSYR outputs are driving LOW regardless of actual logic level on                              BUSYL             BUSYL

the pin.

Functional Description                                                                                      MASTER        CE  SLAVE        CE
                                                                                                            Dual Port  BUSYR             BUSYR
   The IDT7132/IDT7142 provides two ports with separate control,                                                              Dual Port
address and I/O pins that permit independent access for reads or                                            SRAM
writes to any location in memory. The IDT7132/IDT7142 has an                                                BUSYL             SRAM
automatic power down feature controlled by CE. The CE controls on-                                                            BUSYL
chip power down circuitry that permits the respective port to go into a
standby mode when not selected (CE = VIH). When a port is enabled,                                BUSYL                                          BUSYR
access to the entire memory array is permitted.
                                                                                                                                                2692 drw 15
Busy Logic
                                                                                                  Figure 4. Busy and chip enable routing for both width and depth
   Busy Logic provides a hardware indication that both ports of the                                expansion with IDT7132 (Master) and (Slave) IDT7142 SRAMs.
RAM have accessed the same location at the same time. It also allows
one of the two accesses to proceed and signals the other side that the                           If two or more master parts were used when expanding in width, a
RAM is "Busy". The BUSY pin can then be used to stall the access until                        split decision could result with one master indicating BUSY on one side
the operation on the other side is completed. If a write operation has                        of the array and another master indicating BUSY on one other side of
been attempted from the side that receives a busy indication, the write
signal is gated internally to prevent the write from proceeding.                              the array. This would inhibit the write operations from one port for part

   The use of BUSY Logic is not required or desirable for all applica-                        of a word and inhibit the write operations from the other port for the
tions. In some cases it may be useful to logically OR the BUSY outputs
together and use any BUSY indication as an interrupt source to flag the                       other part of the word.
event of an illegal or illogical operation.                                                      The BUSY arbitration, on a Master, is based on the chip enable and

                                                                                              address signals only. It ignores whether an access is a read or write.

                                                                                              In a master/slave array, both address and chip enable must be valid
                                                                                              long enough for a BUSY flag to be output from the master before the
                                                                                              actual write pulse can be initiated with either the R/W signal or the byte

                                                                                              enables. Failure to observe this timing can result in a glitched internal

                                                                                              write inhibit signal and corrupted data in the slave.

                                                                                              14
IDT7132SA/LA and IDT 7142SA/LA                                                   Military, Industrial and Commercial Temperature Ranges
High Speed 2K x 8 Dual Port Static RAM

Ordering Information

IDT XXXX   A        999   A             A
                   Speed
Device Type Power         Package Process/
                                      Temperature
                                          Range

                                                                         BLANK Commercial (0C to +70C)
                                                                         I(1)    Industrial (-40C to +85C)
                                                                                 Military (-55C to +125C)
                                                                         B       Compliant to MIL-PRF-38535 QML

                                                                         P       48-pin Plastic DIP (P48-1)

                                                                         C       48-pin Sidebraze DIP (C48-2)

                                                                         J       52-pin PLCC (J52-1)

                                                                         L48 48-pin LCC (L48-1)
                                                                         F
                                                                                 48-pin Ceramic Flatpack (F48-1)

                                                                         20      Commercial PLCC Only                                               ,
                                                                         25
                                                                         35       Commercial, Industrial & Military  Speed in nanoseconds

                                                                         55      Commercial & Military
                                                                         100
                                                                                  Commercial & Military
                                                                                  Commercial & Military

                                                                         LA      Low Power

                                                                         SA Standard Power

                                                                         7132    16K (2K x 8-Bit) MASTER Dual-Port RAM
                                                                         7142    16K (2K x 8-Bit) SLAVE Dual-Port RAM

NOTE:                                                                                                                                     2692 drw 16
1. Industrial temperature range is available.

    For specific speeds, packages and powers contact your sales office.

Datasheet Document History

03/24/99:  Initiated datasheet document history
           Converted to new format
06/08/99:  Cosmetic and typographical corrections
08/26/99:  Pages 2 and 3 Added additional notes to pin configurations
11/10/99:  Changed drawing format
01/12/00:  Page 14 Changed Busy Logic and Width Expansion copy
           Replaced IDT logo
           Pages 1 and 2 Moved full "Description" to page 2 and adjusted page layouts
           Page 1 Added "(LAonly)" to paragraph
           Page 2 Fixed P48-1 body package description
           Page 3 Increased storagetemperatureparameters

                     Clarified TA parameter
           Page 4 DC Electrical parameterschanged wording from "open" to "disabled"
           Page 6 Added asteriks to Figures 1 and 3 in drw 06
           Page 14 Corrected part numbers
           Changed 500mV to 0mV in notes
           Datasheet Document History continued on page 16

                                                                         61.452
   IDT7132SA/LA and IDT 7142SA/LA             Military, Industrial and Commercial Temperature Ranges
   High Speed 2K x 8 Dual Port Static RAM

Datasheet Document History (cont'd)

06/11/04: Page 6  Corrected errors in Figure 3 by changing 1250 to 270 and removing "or Int" and Int
                  Page 4, 7, 9, 11 & 15 Clarified Industrial temp offering for 25ns
                  Page 5 Removed INT from VOL parameter in DC Electrical Characteristics table

                  Page 6 Updated AC Test Conditions Input Rise/Fall Times from 5ns to 3ns

                  CORPORATE HEADQUARTERS  for SALES:                                                  for Tech Support:
                  2975 Stender Way        800-345-7015 or 408-727-5166                                831-754-4613
                  Santa Clara, CA 95054   fax: 408-492-8674                                           DualPortHelp@idt.com
                                          www.idt.com

                  The IDT logo is a registered trademark of Integrated Device Technology, Inc.

                                          16
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