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IDT7132

器件型号:IDT7132
器件类别:存储器
文件大小:175.2KB,共0页
厂商名称:IDT [Integrated Device Technology]
厂商官网:http://www.idt.com/
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器件描述

2K X 8 DUAL-PORT SRAM, 35 ns,

2K × 8 双端口静态随机存储器, 35 ns,

参数

IDT7132功能数量 1
IDT7132端子数量 48
IDT7132最大工作温度 70 Cel
IDT7132最小工作温度 0.0 Cel
IDT7132最大供电/工作电压 5.5 V
IDT7132最小供电/工作电压 4.5 V
IDT7132额定供电电压 5 V
IDT7132最大存取时间 35 ns
IDT7132加工封装描述 0.620 X 2.430 INCH, 0.150 INCH HEIGHT, SIDE BRAZED, DIP-48
IDT7132状态 ACTIVE
IDT7132工艺 CMOS
IDT7132包装形状 RECTANGULAR
IDT7132包装尺寸 IN-LINE
IDT7132端子形式 THROUGH-HOLE
IDT7132端子间距 2.54 mm
IDT7132端子涂层 TIN LEAD
IDT7132端子位置 DUAL
IDT7132包装材料 CERAMIC, METAL-SEALED COFIRED
IDT7132温度等级 COMMERCIAL
IDT7132内存宽度 8
IDT7132组织 2K X 8
IDT7132存储密度 16384 deg
IDT7132操作模式 ASYNCHRONOUS
IDT7132位数 2048 words
IDT7132位数 2K
IDT7132内存IC类型 DUAL-PORT SRAM
IDT7132串行并行 PARALLEL

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IDT7132器件文档内容

                                                                HIGH-SPEED                                                                                                               IDT7132SA/LA
                                                                2K x 8 DUAL-PORT                                                                                                         IDT7142SA/LA
                                                                STATIC RAM

Integrated Device Technology, Inc.

FEATURES:                                                                                             DESCRIPTION:

High-speed access                                                                                      The IDT7132/IDT7142 are high-speed 2K x 8 Dual-Port
   -- Military: 25/35/55/100ns (max.)                                                                 Static RAMs. The IDT7132 is designed to be used as a stand-
   -- Commercial: 25/35/55/100ns (max.)                                                               alone 8-bit Dual-Port RAM or as a "MASTER" Dual-Port RAM
   -- Commercial: 20ns only in PLCC for 7132                                                          together with the IDT7142 "SLAVE" Dual-Port in 16-bit-or-
                                                                                                      more word width systems. Using the IDT MASTER/SLAVE
Low-power operation                                                                                 Dual-Port RAM approach in 16-or-more-bit memory system
   -- IDT7132/42SA                                                                                    applications results in full-speed, error-free operation without
       Active: 550mW (typ.)                                                                           the need for additional discrete logic.
       Standby: 5mW (typ.)
   -- IDT7132/42LA                                                                                       Both devices provide two independent ports with separate
       Active: 550mW (typ.)                                                                           control, address, and l/O pins that permit independent, asyn-
       Standby: 1mW (typ.)                                                                            chronous access for reads or writes to any location in memory.

Fully asynchronous operation from either port                                                       An automatic power down feature, controlled by CE permits
MASTER IDT7132 easily expands data bus width to 16-or-
                                                                                                      the on-chip circuitry of each port to enter a very low standby
  more bits using SLAVE IDT7142                                                                       power mode.
On-chip port arbitration logic (IDT7132 only)
                                                                                                         Fabricated using IDT's CMOS high-performance technol-
BUSY output flag on IDT7132; BUSY input on IDT7142                                                  ogy, these devices typically operate on only 550mW of power.
                                                                                                      Low-power (LA) versions offer battery backup data retention
Battery backup operation --2V data retention                                                        capability, with each Dual-Port typically consuming 200W
TTL-compatible, single 5V 10% power supply                                                         from a 2V battery.
Available in popular hermetic and plastic packages
Military product compliant to MIL-STD, Class B                                                         The IDT7132/7142 devices are packaged in a 48-pin
Standard Military Drawing # 5962-87002                                                              sidebraze or plastic DIPs, 48-pin LCCs, 52-pin PLCCs, and
Industrial temperature range (40C to +85C) is available,                                         48-lead flatpacks. Military grade product is manufactured in
                                                                                                      compliance with the latest revision of MIL-STD-883, Class B,
  tested to miliary electrical specifications                                                         making it ideally suited to military temperature applications
                                                                                                      demanding the highest level of performance and reliability.

FUNCTIONAL BLOCK DIAGRAM

                                           OEL                                                                                                                                           OER

                                          WCEL                                                                                                                                           WCER

                                          R/ L                                                                                                                                           R/ R

                                          I/O0L- I/O7L                                                                                                                                   I/O0R-I/O7R

                                                                                                        I/O      I/O                                                                     BUSYR (1,2)
                                                                                                      Control  Control
                                                                                                                                                                                          A10R
                                          BUSYL(1,2)                                                                                                                                      A0R

                                                          A10L  Address                                           MEMORY                                                        Address
                                                                Decoder                                            ARRAY                                                        Decoder
                                                           A0L
                                                                                                  11                                                                        11  CER
NOTES:
                                                                   CEL                                         ARBITRATION                                                                                 2692 drw 01
1. IDT7132 (MASTER): BUSY is open                                                                                   LOGIC
                                                                                                                                                                                               OCTOBER 1996
     drain output and requires pullup
     resistor of 270.                                                                                                                                                                                                          DSC-2692/8

   IDT7142 (SLAVE): BUSY is input.                                                                                                                                                                                       1

2. Open drain output: requires pullup
     resistor of 270.

The IDT logo is a registered trademark of Integrated Device Technology, Inc.

MILITARY AND COMMERCIAL TEMPERATURE RANGES

1996 Integrated Device Technology, Inc.  For latest information contact IDT's web site at www.idt.com or fax-on-demand at 408-492-8391.

                                                                                           6.02
IDT7132SA/LA AND IDT7142SA/LA                                                             MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM

PIN CONFIGURATIONS (1,2)                                                                      A0L

          WCEL       1                  48   W CVCECR                             INDEX          OEL

          R/ L                               R/ R                                                     A10L

        BUSYL                                BUSYR                                                     BUSYL

           A10L                              A10R                                                      R/ LW

           OEL                               OER                                                             CEL

            A0L                              A0R                                                                         VCC
            A1L                              A1R
            A2L                              A2R                                                                   CER
            A3L                              A3R
            A4L                              A4R                                                                 R/ RW
            A5L                              A5R
            A6L                              A6R                                                                            BUSYR
            A7L                              A7R
            A8L                              A8R                                                                                           A10R
            A9L                              A9R
          I/O0L                              I/O7R                                                                                    OER
          I/O1L                              I/O6R
          I/O2L      2                  47   I/O5R
          I/O3L                              I/O4R
          I/O4L      3                  46   I/O3R                                            6 5 4 3 2 48 47 46 45 44 43
          I/O5L                              I/O2R
          I/O6L      4                  45   I/O1R                                  A1L   7                   1                                       42       A0R
          I/O7L                              I/O0R                                  A2L                                                                        A1R
          GND        5                  44                                          A3L   8                                                           41       A2R
                                             2692 drw 02                            A4L                                                                        A3R
                     6                  43                                          A5L   9                                                           40       A4R
                                                                                    A6L                                                                        A5R
                     7                  42                                          A7L                                                                        A6R
                                                                                    A8L                                                                        A7R
                     8                  41                                          A9L   10  IDT7132/42                                              39       A8R
                                                                                  I/O0L                                                                        A9R
                     9   IDT7132/       40                                        I/O1L   11                  L48-1                                   38       I/O7R
                     10    7142         39                                        I/O2L                                                                        I/O6R
                                                                                          12                    &                                     37
                     11                 38                                                                    F48-1
                     12                 37
                     13          P48-1  36                                                13  48-PIN LCC/ FLATPACK                                    36
                     14             &   35
                                                                                          14  TOP VIEW (3)                                            35
                                 C48-2
                                                                                          15                                                          34

                     15 DIP 34                                                            16                                                          33

                     16 TOP 33                                                            17                                                          32
                     17 VIEW (3) 32
                     18                 31                                                18                                                          31

                     19                 30                                                    19 20 21 22 23 24 25 26 27 28 29 30

                     20                 29                                                    I/O3L                                                            2692 drw 03
                                                                                                  I/O4L
                     21                 28                                                             I/O5L
                                                                                                           I/O6L
                     22                 27                                                                      I/O7L
                                                                                                                    GND
                                                                                                                         I/O0R
                                                                                                                             I/O1R
                                                                                                                                  I/O2R
                                                                                                                                      I/O3R
                                                                                                                                           I/O4R
                                                                                                                                               I/O5R

                     23                 26                                                    A0L

                     24                 25                                                       OEL

                                                                                  INDEX                A10L
                                                                                                           N/C

                                                                                                           BUSYL

                                                                                                         R/ LW

                                                                                                                CEL

                                                                                                                              VCC

                                                                                                                      CER

                                                                                                                    R/ RW

                                                                                                                               BUSYR

                                                                                                                                                N/C
                                                                                                                                                    A10R

NOTES:                                                                                        7 6 5 4 3 2 52 51 50 49 48 47
1. All Vcc pins must be connected to the power supply.                                                           1
2. All GND pins must be connected to the ground supply.                             A1L   8                                                                46  OER
3. This text does not indicate orientation of the actual part-marking.              A2L
                                                                                    A3L   9                                                                45  A0R
                                                                                    A4L                                                                        A1R
                                                                                    A5L   10                                                               44  A2R
                                                                                    A6L                                                                        A3R
ABSOLUTE MAXIMUM RATINGS(1)                                                         A7L   11                                                               43  A4R
                                                                                    A8L                                                                        A5R
                                                                                    A9L   12  IDT7132/42                                                   42  A6R
                                                                                  I/O0L           J52-1                                                        A7R
Symbol      Rating               Commercial Military Unit                         I/O1L                                                                        A8R
                                                                                  I/O2L   13  52-PIN PLCC                                                  41  A9R
                                                                                  I/O3L                                                                        N/C
VTERM(2) Terminal Voltage -0.5 to +7.0 -0.5 to +7.0 V                                     14  TOP VIEW (3)                                                 40  I/O7R
             with Respect to
             GND                                                                          15                                                               39

                                                                                          16                                                               38

TA      Operating                0 to +70 -55 to +125 C                                  17                                                               37

        Temperature                                                                       18                                                               36

TBIAS   Temperature              -55 to +125 -65 to +135 C                               19                                                               35
        Under Bias
                                                                                          20                                                               34

TSTG Storage                     -55 to +125 -65 to +150 C                                   21 22 23 24 25 26 27 28 29 30 31 32 33

        Temperature                                                                           I/O4L                                                            2692 drw 04
                                                                                                  I/O5L
IOUT    DC Output                50          50                         mA                             I/O6L
        Current                                                                                            I/O7L

                                                                                                                N/C
                                                                                                                    GND
                                                                                                                         I/O0R
                                                                                                                             I/O1R
                                                                                                                                  I/O2R
                                                                                                                                      I/O3R
                                                                                                                                           I/O4R
                                                                                                                                                I/O5R
                                                                                                                                                    I/O6R

NOTES:                                                    2692 tbl 01             NOTES:
                                                                                  1. All Vcc pins must be connected to the power supply.
1. Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS              2. All GND pins must be connected to the ground supply.
                                                                                  3. This text does not indicate orientation of the actual part-marking.
may cause permanent damage to the device. This is a stress rating only

and functional operation of the device at these or any other conditions

above those indicated in the operational sections of the specification is not

implied. Exposure to absolute maximum rating conditions for extended

periods may affect reliability.                                                   RECOMMENDED
                                                                                  DC OPERATING CONDITIONS
2. VTERM must not exceed Vcc + 0.5V for more than 25% of the cycle time or

10ns maximum, and is limited to < 20mA for the period of VTERM > Vcc +

0.5V.                                                                             Symbol        Parameter           Min. Typ.            Max. Unit
                                                                                    VCC       Supply Voltage        4.5 5.0
RECOMMENDED OPERATING                                                               GND       Supply Voltage          00                              5.5 V
TEMPERATURE AND SUPPLY VOLTAGE
                                                                                                                                                           0   V

                 Ambient                                                          VIH     Input High Voltage         2.2 --              6.0(2) V
             Temperature
   Grade                                GND       VCC                             VIL     Input Low Voltage          -0.5(1) --                       0.8 V
Military    -55C to +125C              0V  5.0V 10%
Commercial    0C to +70C               0V  5.0V 10%                           NOTES:                                                                        2692 tbl 03
                                                                                  1. VIL (min.) = -1.5V for pulse width less than 10ns.
                                                               2692 tbl 02        2. VTERM must not exceed Vcc + 0.5V.

                                                                            6.02                                                                               2
IDT7132SA/LA AND IDT7142SA/LA                                                       MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM

DC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(1,6) (VCC = 5.0V 10%)

Symbol  Parameter                  Test Conditions                         7132X20(2) 7132X25(3) 7132X35 7132X55 7132X100
                                                                                           7142X25(3) 7142X35 7142X55 7142X100

                                                             Version Typ. Max. Typ. Max. Typ. Max. Typ. Max. Typ. Max. Unit

ICC Dynamic Operating CEL and CER = VIL, MIL. SA -- -- 110 280 80 230 65 190 65 190 mA

        Current (Both Ports Outputs open,                          LA -- -- 110 220 80 170 65 140 65 140

        Active)                    f = fMAX(4)             COM'L. SA 110 250 110 220 80 165 65 155 65 155

                                                                   LA 110 200 110 170 80 120 65 110 65 110

ISB1 Standby Current               CEL and CER = VIH, MIL. SA -- -- 30 80                         25 80        20 65 20 65 mA
          (Both Ports - TTL                                                                       25 60        20 45 20 45
          Level Inputs)            f = fMAX(4)                     LA -- -- 30 60                 25 65        20 65 20 55
                                                                                                  25 45        20 35 20 35
                                                           COM'L. SA 30 65 30 65

                                                                   LA 30 45 30 45

ISB2 Standby Current               CE"A" = VIL and         MIL. SA                 -- -- 65 160   50 150       40 125 40 125 mA
          (One Port - TTL          CE"B" = VIH (7)                    LA           -- -- 65 125   50 115       40 90 40 90
          Level Inputs)                                                            65 165 65 150  50 125       40 110 40 110
                                   Active Port Outputs COM'L. SA                   65 125 65 115  50 90        40 75 40 75

                                   Open, f = fMAX(4)               LA

ISB3 Full Standby Current CEL and                          MIL. SA -- -- 1.0 30 1.0 30 1.0 30 1.0 30 mA

        (Both Ports - All          CER > VCC -0.2V,                LA -- -- 0.2 10 0.2 10 0.2 10 0.2 10

        CMOS Level Inputs VIN > VCC -0.2V or COM'L. SA 1.0 15 1.0 15 1.0 15 1.0 15 1.0 15

                                   VIN < 0.2V,f = 0(5)             LA 0.2 5 0.2 5 0.2 4 0.2 4 0.2 4

ISB4 Full Standby Current CE"A" < 0.2V and MIL. SA -- -- 60 155 45 145 40 110 40 110 mA
                                   CE"B" > VCC -0.2V(7)
        (One Port - All                                            LA -- -- 60 115 45 105 40 85 40 80

        CMOS Level Inputs) VIN > VCC -0.2V or COM'L. SA 60 155 60 145 45 110 40 100 40 95

                                   VIN < 0.2V,                     LA 60 115 60 105 45 85 40 70 40 70

                                   Active Port Outputs

                                   Open, f = fMAX(4)

NOTES:                                                                                                                      2689 tbl 04

1. 'X' in part numbers indicates power rating (SA or LA).

2. Com'l Only, 0C to +70C temperature range. PLCC package only.

3. Not available in DIP packages.

4. At f = fMax, address and control lines (except Output Enable) are cycling at the maximum frequency read cycle of 1/tRC, and using "AC TEST CONDITIONS"

of input levels of GND to 3V.

5. f = 0 means no address or control lines change. Applies only to inputs at CMOS level standby.

6. Vcc = 5V, TA=+25C for Typ. and is not production tested. Vcc DC = 100mA (Typ.)

7. Port "A" may be either left or right port. Port "B" is opposite from port "A".

DC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE (VCC = 5.0V 10%)

                                                                                        7132SA                 7132LA

                                                                                        7142SA                 7142LA

Symbol           Parameter                      Test Conditions                     Min.          Max.  Max.   Max.         Unit
                                                                                                                             A
|lLl|   Input Leakage                           VCC = 5.5V,                         --            10      --           5     A

        Current(1)                              VIN = 0V to VCCIN = GND to VCC                                               V
                                                                                                                             V
|lLO|   Output Leakage                          VCC = 5.5V,                         --            10      --           5     V

        Current(1)                              CE = VIH, VOUT = 0V to VCCC                                                 2689 tbl 05

VOL     Output Low Voltage                      lOL = 4mA                           --            0.4     --           0.4
                                                lOL= 16mA
        (l/O0-l/O7)

VOL     Open Drain Output                       lOL = 16mA                          --            0.5     --           0.5
        Low Voltage (BUSY, INT)

VOH     Output High Voltage                     lOH = -4mA                          2.4           --      2.4          --

NOTE:   Supply Current                          VIN > VCC -0.2V or < 0.2V

1. At Vcc < 2.0V leakages are undefined.

                                                                   6.02                                                     3
IDT7132SA/LA AND IDT7142SA/LA                                                  MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM

DATA RETENTION CHARACTERISTICS (LA Version Only)

                                                                                             lDT7132LA/IDT7142LA

     Symbol   Parameter                      Test Conditions                                 Min.       Typ.    Max.                    Unit
                                                                                                                                         V
     VDR      VCC for Data Retention                                                         2.0        --        --                     A
     ICCDR    Data Retention Current                                                                                                     A
                                      VCC = 2.0V, CE  VCC -0.2V Mil.                         --         100     4000                     ns

                                      VIN  VCC -0.2V or VIN  0.2V Com'l.                     --         100     1500                     ns

     tCDR(3)  Chip Deselect to Data                                                          0          --        --                     2692 tbl 06
     tR(3)    Retention Time
                                                                                             tRC(2)     --        --
              Operation Recovery
              Time

NOTES:
1. VCC = 2V, TA = +25C, and is not production tested.
2. tRC = Read Cycle Time
3. This parameter is guaranteed but not production tested.

DATA RETENTION WAVEFORM                                                AC TEST CONDITIONS                        GND TO 3.0V
                                                                                                                        5ns
                        DATA RETENTION MODE                              Input Pulse Levels                            1.5V
                                                                         Input Rise/Fall Times                         1.5V
VCC            4.5V  VDR  2.0V          4.5V                             Input Timing Reference Levels
               tCDR      VDR               tR                            Output Reference Levels              Figures 1, 2, and 3
CE                                                                       Output Load
              VIH                          VIH                                                                                                 2692 tbl 07

                                                          2692 drw 05

                                      5V                                                             5V
                                           1250                                                           1250

                     DATA OUT                30pF*                             DATA OUT                   5pF*
                               775                                                      775

                                             100pF for 55 and 100ns versions

                         Figure 1. AC Output Test Load                                                                     2692 drw 06
                                            5V
                                                                               Figure 2. Output Test Load
                                                                                 (for tHZ, tLZ, tWZ, and tOW)
                                                                                 * Including scope and jig

                     BUSY or INT             270

                                             30pF*

                                              100pF for 55 and 100ns versions

                                    Figure 3. BUSY and INT

                                     AC Output Test Load

                                                                       6.02                                                             4
IDT7132SA/LA AND IDT7142SA/LA                        MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM

AC ELECTRICAL CHARACTERISTICS OVER THE

OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(3)

                                        7132X20(2) 7132X25(5) 7132X35 7132X55 7132X100

                                                     7142X25(5) 7142X35 7142X55 7142X100

Symbol      Parameter                   Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Unit

Read Cycle

tRC Read Cycle Time                     20 --        25 -- 35                                          -- 55  -- 100 -- ns
                                        -- 20        -- 25 --                                          35 --  55 -- 100 ns
tAA Address Access Time                 -- 20        -- 25 --                                          35 --  55 -- 100 ns
                                                     -- 12 --                                          20 --  25 -- 40 ns
tACE Chip Enable Access Time                   11    3--3                                              --3    -- 10 -- ns
                                         3--         0--0                                              --5    -- 5 -- ns
tAOE Output Enable Access Time           0--         -- 10 --                                          15 --  25 -- 40 ns
                                        -- 10        0--0                                              --0    -- 0 -- ns
tOH Output Hold From Address Change     0--          -- 25 --                                          35 --  50 -- 50 ns
                                        -- 20
tLZ     Output Low-Z Time(1,4)                                                                                                                2689 tbl 08

tHZ Output High-Z Time(1,4)

tPU Chip Enable to Power Up Time(4)

tPD Chip Disable to Power Down Time(4)

NOTES:

1. Transition is measured 500mV from Low or High-impedance voltage Output Test Load (Figure 2).
2. Com'l Only, 0C to +70C temperature range. PLCC package only.
3. "X" in part numbers indicates power rating (SA or LA).
4. This parameter is guaranteed by device characterization, but is not production tested.
5. Not available in DIP packages.

TIMING WAVEFORM OF READ CYCLE NO. 1, EITHER SIDE(1)

                                                                    tRC

ADDRESS

                                tAA                                                               tOH

                         tOH

DATAOUT     PREVIOUS DATA VALID                      DATA VALID

BUSYOUT

                                        tBDDH (2,3)                                                           2692 drw 07

NOTES:

1. R/W = VIH, CE = VIL, and is OE = VIL. Address is valid prior to the coincidental with CE transition Low.

2. tBDD delay is required only in the case where the opposite port is completing a write operation to the same address location. For simultaneous read

   operations, BUSY has no relationship to valid output data.

3. Start of valid data depends on which timing becomes effective last tAOE, tACE, tAA, and tBDD.

                                        6.02                                                                               5
IDT7132SA/LA AND IDT7142SA/LA                                                                        MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM

TIMING WAVEFORM OF READ CYCLE NO. 2, EITHER SIDE (3)

       CE                                                  tACE                                                  tHZ (2)

        OE                                                              tAOE(4)                                           tHZ(2)
                                                                                                     VALID DATA
DATAOUT                                                                                   (1)
                                                                                                                tPD(4)
          ICC                                                 tLZ                                                            50%
CURRENT                                             tLZ (1)
                                   tPU
          ISS                                 50%

NOTES:                                                                                                                                 2692 drw 08

1. Timing depends on which signal is asserted last, OE or CE.
2. Timing depends on which signal is deaserted first, OE or CE.
3. R/W = VIH, and the address is valid prior to or coincidental with CE transition Low.

4. Start of valid data depends on which timing becomes effective last tAOE, tACE, tAA, and tBDD.

AC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(5)

Symbol              Parameter                              7132X20(2) 7132X25(6) 7132X35 7132X55 7132X100
                                                                             7142X25(6) 7142X35 7142X55 7142X100

                                                           Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Unit

Write Cycle

tWC     Write Cycle Time(3)                                20 -- 25 -- 35 -- 55 -- 100 --                                                                 ns

tEW     Chip Enable to End of Write                        15 -- 20 -- 30 -- 40 --                             90 --                                      ns

tAW     Address Valid to End of Write                      15 -- 20 -- 30 -- 40 --                             90 --                                      ns

tAS     Address Set-up Time                                0--                                  0--  0--  0--  0--                                        ns

tWP     Write Pulse Width(4)                               15 -- 15 -- 25 -- 30 --                             55 --                                      ns

tWR     Write Recovery Time                                0--                                  0--  0--  0--  0--                                        ns

tDW     Data Valid to End of Write                         10 -- 12 -- 15 -- 20 --                             40 --                                      ns

tHZ     Output High Z Time(1)                              -- 10 -- 10 -- 15 -- 25                             -- 40                                      ns

tDH     Data Hold Time                                     0--                                  0--  0--  0--  0--                                        ns

tWZ     Write Enabled to Output in High Z(1)               -- 10 -- 10 -- 15 -- 30                             -- 40                                      ns

tOW     Output Active From End of Write(1)                 0--                                  0--  0--  0--  0--                                        ns

NOTES:                                                                                                                                 2692 tbl 09

1. Transition is measured 500mV from Low or High-impedance voltage with Output Test Load (Figure 2). This parameter is guaranteed by

device characterization but is not production tested.

2. 0C to +70C temperature range only, PLCC package only.

W 3. For Master/Slave combination, tWC = tBAA + tWP, since R/ = VIL must occur after tBAA.
4. If OE is low during a R/W controlled write cycle, the write pulse width must be the larger of tWP or (tWZ + tDW) to allow the I/O drivers to turn off

   data to be placed on the bus for the required tDW. If OE is High during a R/W controlled write cycle, this requirement does not apply and the

write pulse can be as short as the specified tWP.

5. "X" in part numbers indicates power rating (SA or LA).

6. Not available in DIP packages.

CAPACITANCE(1) (TA = +25C,f = 1.0MHz)

Symbol         Parameter           Conditions(2) Max. Unit

CIN            Input Capacitance    VIN = 3dV 11 pF

COUT           Output Capacitance VIN = 3dV 11 pF

NOTES:                                                     2692 tbl 10

1. This parameter is determined by device characterization but is not

production tested.

2. 3dV represents the interpolated capacitance when the input and output

signals switch from 0V to 3V or from 3V to 0V.

                                                                          6.02                                                                            6
IDT7132SA/LA AND IDT7142SA/LA                                          MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM

TIMING WAVEFORM OF WRITE CYCLE NO. 1, (R/W CONTROLLED TIMING)(1,5,8)

                                                                             tWC

ADDRESS                                                                                    tHZ (7)

        OE  tAS(6)                            tAW                         tWR (3)          tHZ (7)
                                                          tWP(2)                      tOW
       CE
                                        tWZ(7)
    R/W

DATA OUT            (4)                                                                    (4)

                                                                  tDW     tDH

DATA IN

                                                                                                    2692 drw 09

TIMING WAVEFORM OF WRITE CYCLE NO. 2, (CE CONTROLLED TIMING)(1,5)

                                                                                    tWC

ADDRESS             tAS(6)              tAW                               tWR(3)
                                                   tEW(2)                             tDH
       CE                                                            tDW

    R/W

DATA IN

                                                                                                                                                                                                                                                               2692 drw 10

NOTES:

1. R/W or CE must be High during all address transitions.
2. A write occurs during the overlap (tEW or tWP) of CE = VIL and R/W= VIL.
3. tWR is measured from the earlier of CE or R/W going High to the end of the write cycle.

4. During this period, the l/O pins are in the output state and input signals must not be applied.

5. If the CE Low transition occurs simultaneously with or after the R/W Low transition, the outputs remain in the High-impedance state.
6. Timing depends on which enable signal (CE or R/W) is asserted last.

7. This parameter is determined be device characterization, but is not production tested. Transition is measured +/- 500mV from steady state
    with the Output Test Load (Figure 2).

8. If OE is low during a R/W controlled write cycle, the write pulse width must be the larger of tWP or (tWZ + tDW) to allow the I/O drivers to turn off
   data to be placed on the bus for the required tDW. If OE is High during a R/W controlled write cycle, this requirement does not apply and the

    write pulse can be as short as the specified tWP.

                                        6.02                                                        7
IDT7132SA/LA AND IDT7142SA/LA                                                                     MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM

AC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(7)8M824S258M824S30 7132158M824S4

                                                                                 7132X20(1) 7132X25(8) 7132X35 7132X55 7132X100

                                                                                                   7142X25(8) 7142X35 7142X55 7142X100

Symbol        Parameter                      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Unit

Busy Timing (For Master lDT7130 Only)        -- 20 -- 20 -- 20 -- 30 -- 50                                                       ns

tBAA BUSY Access Time from Address           -- 20 -- 20 -- 20 -- 30 -- 50                                                       ns
tBDA BUSY Disable Time from Address
tBAC BUSY Access Time from Chip Enable       -- 20 -- 20 -- 20 -- 30 -- 50                                                       ns
tBDC BUSY Disable Time from Chip Enable
                                             -- 20 -- 20 -- 20 -- 30 -- 50                                                       ns
tWDD Write Pulse to Data Delay(2)
                                             -- 50 -- 50 -- 60 -- 80 -- 120 ns
tWH Write Hold After BUSY(6)
                                             12 -- 15 -- 20 -- 20 -- 20 --                                                       ns
tDDD Write Data Valid to Read Data Delay(2)
                                             -- 35 -- 35 -- 35 -- 55 -- 100 ns
tAPS Arbitration Priority Set-up Time(3)
                                             5--                   5--                                   5 -- 5--5 --            ns
tBDD BUSY Disable to Valid Data(4)
                                             -- 25 -- 35 -- 35 -- 50 -- 65                                                       ns

Busy Timing (For Slave IDT7140 Only)e        5-- 5-- 5 -- 5--5

tWB Write to BUSY Input(5)                   0--                   0--                                   0 -- 0--0 --            ns
tWH Write Hold After BUSY(6)
                                             12 -- 15 -- 20 -- 20 -- 20 --                                                       ns
tWDD Write Pulse to Data Delay(2)
                                             -- 40 -- 50 -- 60 -- 80 -- 120 ns
tDDD Write Data Valid to Read Data Delay(2)
                                             -- 30 -- 35 -- 35 -- 55 -- 100 ns

NOTES:                                                                                                                    2689 tbl 11

1. Com'l Only, 0C to +70C temperature range. PLCC package only.

2. Port-to-port delay through RAM cells from the writing port to the reading port, refer to "Timing Waveform of Write with Port -to-Port Read and BUSY."

3. To ensure that the earlier of the two ports wins.
4. tBDD is a calculated parameter and is the greater of 0, tWDD tWP (actual), or tDDD tDW (actual).
5. To ensure that a write cycle is inhibited on port 'B' during contention on port 'A'..
6. To ensure that a write cycle is completed on port 'B' after contention on port 'A'.
7. "X" in part numbers indicates power rating (S or L).
8. Not available in DIP package

TIMING WAVEFORM OF WRITE WITH PORT-TO-PORT READ AND BUSY (1,2,3)

     ADDR'A'                                    tWC
                                             MATCH
    W R/ 'A'
                                                              tWP
  DATAIN'A'
    ADDR'B'                                                                                       tDW          tDH

   BUSY'B'                                                                                        VALID

DATAOUT'B'    tAPS (1)

                                                                   MATCH                                            tBDD
                                                                           tBDA

                                                                           tWDD

                                                                                                                          VALID

                                                                                                         tDDD

NOTES:                                                                                                                    2692 drw 11

1. To ensure that the earlier of the two ports wins. tAPS is ignored for Slave (IDT7142).

2. CEL = CER = VIL.
3. OE = VIL for the reading port.

4. All timing is the same for the left and right ports. Port 'A' may be either the left or right
     port. Port 'B' is opposite from port 'A'.

                                             6.02                                                                                      8
IDT7132SA/LA AND IDT7142SA/LA                                 MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM

TIMING WAVEFORM OF WRITE WITH BUSY(3)

                       W R/ L                          tWP          tWH( 1 )
                                     tWB
                      BUSYR
                                                         (2)
                       W R/ R

                                                                                                                                                              2692 drw 12

NOTES:

1. tWH must be met for both BUSY Input (IDT7142, slave) or Output (IDT7132, master).
2. BUSY is asserted on port 'B' blocking R/W'B', until BUSY'B' goes High.

3. All timing is the same for the left and right ports. Port 'A' may be either the left or right port. Port 'B' is opposite from port 'A'.

TIMING WAVEFORM OF BUSY ARBITRATION CONTROLLED BY CE TIMING (1)

  ADDR                                          ADDRESSES MATCH
'A' and 'B'
                      tAPS (2)
   CE'B'
                                     tBAC                     tBDC
   CE'A'

BUSY'A'

                                                                                                                                                                                                                                                           2692 drw 13

TIMING WAVEFORM OF BUSY ARBITRATION CONTROLLED BY ADDRESS MATCH TIMING (1)

                                tRC or tWC

ADDR'A'                        ADDRESSES MATCH                ADDRESSES DO NOT MATCH

             tAPS(2)

ADDR'B'

                               tBAA                                 tBDA

BUSY'B'

                                                                                                                                                                                                                                                2692 drw 14

NOTES:
1. All timing is the same for left and right ports. Port 'A' may be either left or right port. Port 'B' is the opposite from port 'A'.

2. If tAPS is not satisified, the BUSY will be asserted on one side or the other, but there is no guarantee on which side BUSY will be asserted (7132 only).

                                                6.02                                                                                                                       9
IDT7132SA/LA AND IDT7142SA/LA                                                        MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM

TRUTH TABLES                                                                         FUNCTIONAL DESCRIPTION

TABLE I -- NON-CONTENTION                                                            The IDT7132/IDT7142 provides two ports with separate
READ/WRITE CONTROL(4)                                                                control, address and I/O pins that permit independent access
                                                                                     for reads or writes to any location in memory. The IDT7132/
     Left or Right Port(1)              Function                                     IDT7142 has an automatic power down feature controlled by

R/W CE OE D07                                                                       CE. The CE controls on-chip power down circuitry that

XH          X    Z Port Disabled and in Power-                                       permits the respective port to go into a standby mode when

XH                          Down Mode, ISB2 or ISB4                                  not selected (CE = VIL). When a port is enabled, access to the

LL          X    Z          CER = CEL = VIH, Power-Down                              entire memory array is permitted.
HL
                            Mode, ISB1 or ISB3                                       BUSY LOGIC

            X DATAIN Data Written Into Memory(2)                                     Busy Logic provides a hardware indication that both ports of
                                                                                     the RAM have accessed the same location at the same time.
            L DATAOUT Data in Memory Output on Port(3)                               It also allows one of the two accesses to proceed and signals
                                                                                     the other side that the RAM is "Busy". The busy pin can then
HL H             Z High Impedance Outputs                                            be used to stall the access until the operation on the other
                                                                                     side is completed. If a write operation has been attempted
NOTES:                                                            2654 tbl 12        from the side that receives a busy indication, the write signal
1. A0L A10L  A0R A10R.                                                           is gated internally to prevent the write from proceeding.

2. If BUSY = L, data is not written.                                                 The use of busy logic is not required or desirable for all
3. If BUSY = L, data may not be valid, see tWDD and tDDD timing.                     applications. In some cases it may be useful to logically OR
                                                                                     the busy outputs together and use any busy indication as an
4. 'H' = VIH, 'L' = VIL, 'X' = DON'T CARE, 'Z' = High-impedance.                     interrupt source to flag the event of an illegal or illogical
                                                                                     operation. If the write inhibit function of busy logic is not
TABLE II -- ADDRESS BUSY ARBITRATION                                                 desirable, the busy logic can be disabled by placing the part

         Inputs                         Outputs                                      in slave mode with the M/S pin. Once in slave mode the
                                                                                     BUSY pin operates solely as a write inhibit input pin. Normal
                    A0L-A10L                        Function                         operation can be programmed by tying the BUSY pins High.

CEL CER A0R-A10R BUSYL(1) BUSYR(1)                                                   If desired, unintended write operations can be prevented to
                                                                                     a port by tying the busy pin for that port low.
X        X NO MATCH         H                    H  Normal
                                                                                     The busy outputs on the IDT7132/IDT7142 RAM in master
H        X     MATCH        H                    H  Normal                           mode, are pull-up type outputs and do not require pull up
                                                                                     resistors to operate. If these RAMs are being expanded in
X        H     MATCH        H                    H  Normal                           depth, then the busy indication for the resulting array re-
                                                                                     quires the use of an external AND gate.
L        L     MATCH        (2)         (2)         Write Inhibit(3)

NOTES:                                                            2654 tbl 13

1. Pins BUSYL and BUSYR are both outputs for IDT7130 (master). Both are
inputs for IDT7140 (slave). BUSYX outputs on the IDT7130 are open
drain, not push-pull outputs. On slaves the BUSYX input internally inhibits

writes.

2. 'L' if the inputs to the opposite port were stable prior to the address and

enable inputs of this port. 'H' if the inputs to the opposite port became

stable after the address and enable inputs of this port. If tAPS is not met,

either BUSYL or BUSYR = Low will result. BUSYL and BUSYR outputs can

    not be low simultaneously.

3. Writes to the left port are internally ignored when BUSYL outputs are

driving Low regardless of actual logic level on the pin. Writes to the right

port are internally ignored when BUSYR outputs are driving Low regard-

less of actual logic level on the pin.

                                                                               6.02  10
IDT7132SA/LA AND IDT7142SA/LA                                                                                                                                                 MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM

WIDTH EXPANSION WITH BUSY LOGIC                                                                                                                                              If two or more master parts were used when expanding in
MASTER/SLAVE ARRAYS                                                                                                                                                          width, a split decision could result with one master indicating
                                                                                                                                                                             busy on one side of the array and another master indicating
When expanding an RAM array in width while using busy                                                                                                                        busy on one other side of the array. This would inhibit the write
logic, one master part is used to decide which side of the RAM                                                                                                               operations from one port for part of a word and inhibit the write
array will receive a busy indication, and to output that indica-                                                                                                             operations from the other port for the other part of the word.
tion. Any number of slaves to be addressed in the same
address range as the master, use the busy signal as a write                                                                                                                  The busy arbitration, on a master, is based on the chip enable
inhibit signal. Thus on the IDT7130/IDT7140 RAM the busy                                                                                                                     and address signals only. It ignores whether an access is a
                                                                                                                                                                             read or write. In a master/slave array, both address and chip
pin is an output if the part is used as a master (M/S pin = VIH),                                                                                                            enable must be valid long enough for a busy flag to be output
and the busy pin is an input if the part used as a slave (M/S pin
                                                                                                                                                                             W from the master before the actual write pulse can be initiated
= VIL) as shown in Figure 4.
                                                                                                                                                                             with either the R/ signal or the byte enables. Failure to
                  LEFT  R/W                                            R/W          RIGHT                                                                                    observe this timing can result in a glitched internal write inhibit
                                   IDT7132                                                                                                                                   signal and corrupted data in the slave.
      R/W                         MASTER                              BUSY                R/W

     BUSY               BUSY                                                                 BUSY

                        270                                                   270
                                    +5V                               +5V

                        R/W              IDISDSLTLTA7A71V1V4E4E(212)  R/W

                        BUSY                                          BUSY

                                                                                                                                                          2692 drw 15

     Figure 4. Busy and chip enable routing for both width and depth

     expansion with IDT7132 (Master) and IDT7142 (Slave) RAMs.

ORDERING INFORMATION

IDT  XXXX               A                999                                A                      A

     Device Type Power Speed Package Process/
                                                                Temperature
                                                                     Range

                                                                                                                                                                       Blank  Commercial (0C to +70C)

                                                                                                                                                                       B      Military (55C to +125C)
                                                                                                                                                                              Compliant to MIL-STD-883, Class B
                                                                                                                                                                       P
                                                                                                                                                                       C      48-pin Plastic DIP (P48-1)
                                                                                                                                                                       J      48-pin Sidebraze DIP (C48-2)
                                                                                                                                                                       L48    52-pin PLCC (J52-1)
                                                                                                                                                                       F      48-pin LCC (L48-1)
                                                                                                                                                                              48-pin Ceramic Flatpack (F48-1)

                                                                                                                                                                       20     Commercial PLCC Only

                                                                                                                                                                       25

                                                                                                                                                                       35                           Speed in nanoseconds

                                                                                                                                                                       55

                                                                                                                                                                       100

                                                                                                                                                                       LA     Low Power

                                                                                                                                                                       SA     Standard Power

                                                                                                                                                                       7132   16K (2K x 8-Bit) MASTER Dual-Port RAM
                                                                                                                                                                       7142   16K (2K x 8-Bit) SLAVE Dual-Port RAM

                                                                                                                                                                       6.02                                      2692 drw 16

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