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IDT7130LA25FGI

器件型号:IDT7130LA25FGI
器件类别:存储   
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

1K X 8 DUAL-PORT SRAM, 100 ns, PQFP64

1K × 8 双端口静态随机存储器, 100 ns, PQFP64

参数
IDT7130LA25FGI功能数量 1
IDT7130LA25FGI端子数量 64
IDT7130LA25FGI最大工作温度 85 Cel
IDT7130LA25FGI最小工作温度 -40 Cel
IDT7130LA25FGI最大供电/工作电压 5.5 V
IDT7130LA25FGI最小供电/工作电压 4.5 V
IDT7130LA25FGI额定供电电压 5 V
IDT7130LA25FGI最大存取时间 100 ns
IDT7130LA25FGI加工封装描述 14 × 14 MM, 1.40 MM HEIGHT, 绿色, TQFP-64
IDT7130LA25FGI无铅 Yes
IDT7130LA25FGI欧盟RoHS规范 Yes
IDT7130LA25FGI状态 ACTIVE
IDT7130LA25FGI工艺 CMOS
IDT7130LA25FGI包装形状 SQUARE
IDT7130LA25FGI包装尺寸 FLATPACK, 低 PROFILE
IDT7130LA25FGI表面贴装 Yes
IDT7130LA25FGI端子形式 GULL WING
IDT7130LA25FGI端子间距 0.8000 mm
IDT7130LA25FGI端子涂层 MATTE 锡
IDT7130LA25FGI端子位置
IDT7130LA25FGI包装材料 塑料/环氧树脂
IDT7130LA25FGI温度等级 INDUSTRIAL
IDT7130LA25FGI内存宽度 8
IDT7130LA25FGI组织 1K × 8
IDT7130LA25FGI存储密度 8192 deg
IDT7130LA25FGI操作模式 ASYNCHRONOUS
IDT7130LA25FGI位数 1024 words
IDT7130LA25FGI位数 1K
IDT7130LA25FGI内存IC类型 双端口静态随机存储器
IDT7130LA25FGI串行并行 并行

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IDT7130LA25FGI器件文档内容

                 HIGH SPEED                                                                                         IDT7130SA/LA
                 1K X 8 DUAL-PORT                                                                                   IDT7140SA/LA
                 STATIC SRAM

Features                                                                               On-chip port arbitration logic (IDT7130 Only)
                                                                                       BUSY output flag on IDT7130; BUSY input on IDT7140
High-speed access                                                                     INT flag for port-to-port communication
    Commercial: 20/25/35/55/100ns (max.)                                              Fully asynchronous operation from either port
    Industrial: 25/55/100ns (max.)                                                    Battery backup operation2V data retention (LA only)
    Military: 25/35/55/100ns (max.)                                                   TTL-compatible, single 5V 10% power supply
                                                                                       Military product compliant to MIL-PRF-38535 QML
Low-power operation                                                                   Industrial temperature range (40C to +85C) is available
    IDT7130/IDT7140SA
   -- Active: 550mW (typ.)                                                               for selected speeds
   -- Standby: 5mW (typ.)                                                              Available in 48-pin DIP, LCC and Ceramic Flatpack, 52-pin
    IDT7130/IDT7140LA
   -- Active: 550mW (typ.)                                                               PLCC, and 64-pin STQFP and TQFP
   -- Standby: 1mW (typ.)                                                              Green parts available, see ordering information

MASTER IDT7130 easily expands data bus width to 16-or-
   more-bits using SLAVE IDT7140

Functional Block Diagram

OEL                                                                                                                OER
                                                                                                                    CER
CEL                                                                                                                R/WR
R/WL

I/O0L- I/O7L                                          I/O                               I/O                                                                 ,
                                                    Control                           Control
     BUSYL(1,2)                                                                                                              I/O0R-I/O7R
          A9L    Address                                        MEMORY                                     Address           BUSYR(1,2)
          A0L    Decoder                                         ARRAY                                    Decoder            A9R
                                                                                                                             A0R
                                                10           ARBITRATION                       10
                                                                    and                                                      INTR(2)
                     CEL                                                                                    CER
                     OEL                                      INTERRUPT                                     OER        2689 drw 01
                    R/WL                                          LOGIC                                    R/WR
                                                                                                                    APRIL 2006
        INTL(2)
                                                                                                                                     DSC-2689/13
NOTES:
1. IDT7130 (MASTER): BUSY is open drain output and requires pullup resistor.

    IDT7140 (SLAVE): BUSY is input.
2. Open drain output: requires pullup resistor.

                                                                                   1

2006 Integrated Device Technology, Inc.
   IDT7130SA/LA and IDT7140SA/LA                                                            Military, Industrial and Commercial Temperature Ranges
   High-Speed 1K x 8 Dual-Port Static SRAM
                                                                                      of each port to enter a very low standby power mode.
Description                                                                              Fabricated using IDT's CMOS high-performance tech-nology,

   The IDT7130/IDT7140 are high-speed 1K x 8 Dual-Port Static                         these devices typically operate on only 550mW of power. Low-
RAMs. The IDT7130 is designed to be used as a stand-alone 8-bit                       power (LA) versions offer battery backup data retention capability,
Dual-Port RAM or as a "MASTER" Dual-Port RAM together with the                        with each Dual-Port typically consuming 200W from a 2V battery.
IDT7140 "SLAVE" Dual-Port in 16-bit-or-more word width systems.
Using the IDT MASTER/SLAVE Dual-Port RAM approach in 16-or-                               The IDT7130/IDT7140 devices are packaged in 48-pin sidebraze
more-bit memory system applications results in full-speed, error-                     or plastic DIPs, LCCs, flatpacks, 52-pin PLCC, and 64-pin TQFP
free operation without the need for additional discrete logic.                        and STQFP. Military grade products are manufactured in compli-
                                                                                      ance with the latest revision of MIL-PRF-38535 QML, making it
   Both devices provide two independent ports with separate con-                      ideally suited to military temperature applications demanding the
trol, address, and I/O pins that permit independent asynchronous                      highest level of performance and reliability.
access for reads or writes to any location in memory. An automatic
power down feature, controlled by CE, permits the on chip circuitry

Pin Configurations(1,2,3)

    01/08/02  1             48   VCC
                                 CER
    CEL       2             47   R/WR
  R/WL                           BUSYR
BUSYL         3             46   INTR
   INTL                          OER
              4             45   A0R
    OEL                          A1R
     A0L      5             44
     A1L                         A2R
     A2L      6             43   A3R
                                 A4R
     A3L      7             42   A5R
     A4L
     A5L      8 IDT7130/40 41    A6R
     A6L      9    P or C   40   A7R
     A7L      10  P48-1(4)  39   A8R
     A8L
     A9L              &          A9R
   I/O0L      11 C48-2(4) 38     I/O7R
   I/O1L                         I/O6R
   I/O2L      12 48-Pin 37       I/O5R
   I/O3L      13 DIP 36
   I/O4L      14 Top View(5) 35  I/O4R
   I/O5L      15            34   I/O3R
   I/O6L                         I/O2R
   I/O7L      16            33
   GND                           I/O1R
              17            32   I/O0R

              18            31                       ,

              19            30     2689 drw 02

              20            29

              21            28

              22            27

              23            26

              24            25

NOTES:
1. All VCC pins must be connected to power supply.
2. All GND pins must be connected to ground supply.
3. P48-1 package body is approximately .55 in x .61 in x .19 in.

    C48-2 package body is approximately .62 in x 2.43 in x .15 in.
    L48-1 package body is approximately .57 in x .57 in x .68 in.
    F48-1 package body is approximately .75 in x .75 in x .11 in.
4. This package code is used to reference the package diagram.
5. This text does not indicate orientation of the actual part-marking.

                                                                                   2
   IDT7130SA/LA and IDT7140SA/LA                                                                     Military, Industrial and Commercial Temperature Ranges
   High-Speed 1K x 8 Dual-Port Static SRAM

Pin Configurations(1,2,3) (con't.)

                                                  01/08/02

                                 INDEX
                     A0L
                         OEL
                             N/C
                                 INTL
                                     BUSYL
                                         R/WL
                                              CEL
                                                  VCC
                                                      CER
                                                          R/WR
                                                              BUSYR
                                                                   INTR
                                                                       N/C

                     7 6 5 4 3 2 52 51 50 49 48 47
                                                            1
A1L         8                                                                                                                     46 OER
A2L
A3L         9                                                                                                                     45 A0R
A4L
A5L         10                                                                                                                    44 A1R
A6L
A7L         11                                                                                                                    43 A2R
A8L
A9L         12                                             IDT7130/40J                                                            42 A3R
I/O0L                                                          J52-1(4)
I/O1L
I/O2L        13                                             52-Pin PLCC                                                            41 A4R
I/O3L        14                                              Top View(5)                                                           40 A5R

             15                                                                                                                    39 A6R

             16                                                                                                                    38 A7R

             17                                                                                                                    37 A8R

             18                                                                                                                    36 A9R

             19                                                                                                                    35 N/C

             20                                                                                                                    34 I/O7R

                 21 22 23 24 25 26 27 28 29 30 31 32 33

                                                                                                                                                              ,

                     I/O4L   I/O5L   I/O6L                  I/O0R                             I/O1R  I/O2R  53 BUSYR I/O3R  I/O4R  I/O5R         2689 drw 04
                                         I/O7L                                                                                         I/O6R

                                             N/C
                                                 GND

01/08/02     64 N/C  63 N/C  62 N/C61 INTL                                            56 VCC55 CER   54 R/WR              52 INTR  51 N/C
                                      60 BUSYL                                                                                        50 N/C
INDEX                                     59 R/WL                                                                                        49 N/C
                                             58 CEL
OEL 1                                            57 VCC                                                                                        48 OER

A0L       2                                                                                                                                    47 A0R
                                                                                                                                               46 A1R
A1L       3                                                                                                                                    45 A2R
                                                                                                                                               44 A3R
A2L       4                                                                                                                                    43 A4R
                                                                                                                                               42 A5R
A3L       5                                                                                                                                    41 A6R
                                                                                                                                               40 N/C
A4L       6                          IDT7130/40TF or PF                                                                                        39 A7R
                                     PP64-1 & PN64-1(4)                                                                                        38 A8R
A5L       7                                                                                                                                    37 A9R
                                        64-Pin STQFP
A6L       8                              64-Pin TQFP                                                                                           36 N/C
                                          Top View(5)                                                                                          35 N/C
N/C 9                                                                                                                                          34 I/O7R

A7L 10                                                                                                                                         33 I/O6R

A8L 11                                                                                                                                                                  ,
A9L 12
                                                                                                                                                     2689 drw 05
N/C 13

I/O0L 14

I/O1L 15     I/O3L 17
                N/C 18
I/O2L 16           I/O4L 19
                       I/O5L 20
                          I/O6L 21
                              I/O7L 22
                                 N/C 23
                                     GND 24
                                        GND 25
                                            I/O0R 26
                                               I/O1R 27
                                                   I/O2R 28
                                                      I/O3R 29
                                                          N/C 30
                                                             I/O4R 31
                                                                 I/O5R 32
NOTES:
1. All VCC pins must be connected to power supply.
2. All GND pins must be connected to ground supply.
3. J52-1 package body is approximately .75 in x .75 in x .17 in.

    PP64-1 package body is approximately 10 mm x 10 mm x 1.4mm.
    PN64-1 package body is approximately 14mm x 14mm x 1.4mm.
4. This package code is used to reference the package diagram.
5. This text does not indicate orientation of the actual part-marking.

                                                                                   3
IDT7130SA/LA and IDT7140SA/LA                                                           Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

Absolute Maximum Ratings(1)                                                             Recommended DC Operating
                                                                                        Conditions
Symbol                 Rating      Commercial             Military      Unit
                                   & Industrial
                                                                                        Symbol           Parameter             Min. Typ. Max. Unit

VTERM(2)      Terminal Voltage     -0.5 to +7.0 -0.5 to +7.0 V                          VCC Supply Voltage                     4.5 5.0 5.5 V
              with Respect
              to GND                                                                    GND Ground                             0                   0          0V

TBIAS         Temperature          -55 to +125 -65 to +135 oC                           VIH Input High Voltage                 2.2                 ____       6.0(2)  V
                                                                                        VIL Input Low Voltage
              Under Bias

                                                                                                                               -0.5(1)             ____       0.8     V

TSTG          Storage              -65 to +150 -65 to +150 oC

              Temperature                                                                                                                                             2689 tbl 02

IOUT          DC Output                   50              50            mA              NOTES:
                                                                                        1. VIL (min.) > -1.5V for pulse width less than 10ns.
              Current                                                                   2. VTERM must not exceed Vcc + 10%.

NOTES:                                                                  2689 tbl 01

1. Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS may                Recommended Operating
                                                                                        Temperature and Supply Voltage(1)
cause permanent damage to the device. This is a stress rating only and functional

operation of the device at these or any other conditions above those indicated in

the operational sections of the specification is not implied. Exposure to absolute                Grade        Ambient         GND                            Vcc

maximum rating conditions for extended periods may affect reliability.                                         Temperature

2. VTERM must not exceed Vcc + 10% for more than 25% of the cycle time or 10ns

maximum, and is limited to < 20mA for the period of VTERM > Vcc + 10%.                  Military              -55OC to +125OC                  0V        5.0V + 10%

                                                                                        Commercial             0OC to +70OC                    0V        5.0V + 10%

Capacitance (TA = +25C, f = 1.0MHz)                                                    Industrial            -40OC to +85OC                   0V        5.0V + 10%

STQFP and TQFP Packages Only                                                            NOTES:                                                                        2689 tbl 03

Symbol        Parameter(1)                    Conditions Max. Unit                      1. This is the parameter TA. This is the "instant on" case temperature.

      CIN Input Capacitance                   VIN = 3dV       9 pF

COUT Output Capacitance                       VOUT = 3dV      10 pF

NOTES:                                                                  2689 tbl 05

1. This parameter is determined by device characterization but is not production

tested.

2. 3dV references the interpolated capacitance when the input and output signals

switch from 0V to 3V or from 3V to 0V.

DC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range (VCC = 5.0V 10%)

                                                                                                              7130SA                           7130LA
                                                                                                              7140SA                           7140LA

Symbol                          Parameter                               Test Conditions                  Min.       Max.       Min.                      Max. Unit

       |ILI|  Input Leakage Current(1)                    VCC = 5.5V, VIN = 0V to VCC                    ___          10       ___                       5            A

       |ILO|  Output Leakage Current(1)                   VCC - 5.5V,                                    ___          10       ___                       5            A
                                                          CE = VIH, VOUT = 0V to VCC

       VOL    Output Low Voltage (I/O0-I/O7)              IOL = 4mA                                      ___          0.4      ___                       0.4          V

       VOL    Open Drain Output                           IOL = 16mA                                     ___          0.5      ___                       0.5          V

              Low Voltage (BUSY, INT)

       VOH    Output High Voltage                         IOH = -4mA                                     2.4          ___      2.4                       ___          V

NOTE:                                                                                                                                                                 2689 tbl 04
1. At Vcc < 2.0V leakages are undefined.

                                                                                     4
IDT7130SA/LA and IDT7140SA/LA                                                         Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

DC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range(1,5) (VCC = 5.0V 10%)

                                                                                                        7130X20(2)           7130X25     7130X35
                                                                                                        7140X20(2)           7140X25     7140X35
                                                                                                        Com'l Only          Com'l, Ind    Com'l
                                                                                                                            & Military  & Military

Symbol         Parameter                                   Test Condition                  Version      Typ. Max. Typ. Max. Typ. Max. Unit

ICC Dynamic Operating          CEL and CER = VIL,                                     COM'L SA 110 250 110 220 110 165 mA
          Current              Outputs Disabled                                                      LA 110 200 110 170 110 120
          (Both Ports Active)  f = fMAX(3)
                                                                                      MIL &         SA  ____   ____         110 280 110 230
ISB1 Standby Current           CEL and CER = VIH                                      IND
          (Both Ports - TTL    f = fMAX(3)                                                          LA  ____   ____         110 220 110 170
          Level Inputs)
                               CE"A" = VIL and CE"B" = VIH(6)                         COM'L SA 30              65           30   65     25    65 mA
ISB2 Standby Current           Active Port OutputsDisabled,
          (One Port - TTL      f=fMAX(3)                                                            LA 30      45           30   45     25    45
          Level Inputs)
                                                                                      MIL &         SA  ____   ____         30   80     25    80

                                                                                      IND           LA  ____   ____         30   60     25    60

                                                                                      COM'L         SA 65      165          65   150    50    125 mA

                                                                                                    LA 65      125          65   115    50    90

                                                                                      MIL &         SA  ____   ____         65   160    50    150
                                                                                      IND
                                                                                                    LA  ____   ____         65   125    50    115

ISB3 Full Standby Current      CEL and                                                COM'L SA 1.0             15           1.0  15     1.0   30 mA
          (Both Ports -        CER > VCC - 0.2V,
          CMOS Level Inputs)   VIN > VCC - 0.2V or                                                  LA 0.2     5            0.2  5      0.2   10
                               VIN < 0.2V, f = 0(4)
                                                                                      MIL &         SA  ____   ____         1.0  30     ____  ____
                                                                                      IND
                                                                                                    LA  ____   ____         0.2  10     ____  ____

ISB4 Full Standby Current      CE"A" < 0.2V and                                       COM'L         SA 60      155          60   145    45    110 mA
          (One Port -          CE"B" > VCC - 0.2V(6)
          CMOS Level Inputs)   VIN > VCC - 0.2V or VIN < 0.2V                                       LA 60      115          60   105    45    85
                               Active Port Outputs Disabled,
                               f = fMAX(3)                                            MIL &         SA  ____   ____         60   155    45    145
                                                                                      IND
                                                                                                    LA  ____   ____         60   115    45    105

                                                                                                                             7130X55                        2689 tbl 06a
                                                                                                                             7140X55
                                                                                                                            Com'l, Ind  7130X100
                                                                                                                            & Military  7140X100
                                                                                                                                        Com'l, Ind
                                                                                                                                        & Military

Symbol         Parameter                                   Test Condition                                    Version        Typ. Max.   Typ. Max. Unit

ICC Dynamic Operating          CEL and CER = VIL,                                                       COM'L SA            110 155     110 155 mA
         Current               Outputs Disabled                                                                         LA  110 110     110 110
         (Both Ports Active)   f = fMAX(3)

                                                                                                        MIL &         SA    110 190     110 190
                                                                                                                            110 140     110 140
                                                                                                        IND           LA

ISB1 Standby Current           CEL and CER = VIH                                                        COM'L SA            20   65     20    55 mA
          (Both Ports - TTL    f = fMAX(3)                                                                              LA
          Level Inputs)                                                                                                     20   35     20    35

                                                                                                        MIL &         SA    20   65     20    65

                                                                                                        IND           LA    20   45     20    45

ISB2 Standby Current           CE"A" = VIL and CE"B" = VIH(6)                                           COM'L SA            40   110    40    110 mA
          (One Port - TTL      Active Port Outputs Disabled,                                                            LA
          Level Inputs)        f=fMAX(3)                                                                                    40   75     40    75

                                                                                                        MIL &         SA    40   125    40    125

                                                                                                        IND           LA    40   90     40    90

ISB3 Full Standby Current      CEL and                                                                  COM'L SA            1.0  15     1.0   15 mA
          (Both Ports -        CER > VCC - 0.2V,                                                                        LA
          CMOS Level Inputs)   VIN > VCC - 0.2V or                                                                          0.2  4      0.2   4
                               VIN < 0.2V, f = 0(4)
ISB4 Full Standby Current                                                                               MIL &         SA    1.0  30     1.0   30
          (One Port -          CE"A" < 0.2V and
          CMOS Level Inputs)   CE"B" > VCC - 0.2V(6)                                                    IND           LA    0.2  10     0.2   10
                               VIN > VCC - 0.2V or VIN < 0.2V
                               Active Port Outputs Disabled,                                            COM'L SA            40   100    40    95 mA
                               f = fMAX(3)                                                                              LA
                                                                                                                            40   70     40    70

                                                                                                        MIL &         SA    40   110    40    110

                                                                                                        IND           LA    40   85     40    80

NOTES:                                                                                                                                              2689 tbl 06b

1. 'X' in part numbers indicates power rating (SA or LA).

2. PLCC , TQFP and STQFP packages only.

3. At f = fMAX, address and control lines (except Output Enable) are cycling at the maximum frequency read cycle of 1/tCYC, and using "AC TEST CONDITIONS" of input levels

of GND to 3V.

4. f = 0 means no address or control lines change. Applies only to inputs at CMOS level standby.

5. Vcc = 5V, TA=+25C for Typ and is not production tested. Vcc DC = 100 mA (Typ)

6. Port "A" may be either left or right port. Port "B" is opposite from port "A".

                                                                                   5
IDT7130SA/LA and IDT7140SA/LA                                         Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

Data Retention Characteristics (LA Version Only)

                                                                                                                           7130LA/7140LA

Symbol   Parameter                                                 Test Condition                       Min.               Typ.(1)        Max. Unit

VDR      VCC for Data Retention                                                                         2.0                ___            ___   V

ICCDR    Data Retention Current                                                            MIL. & IND.  ___                100            4000 A

                                                            VCC = 2.0V, CE > VCC -0.2V     COM'L.       ___                100            1500

tCDR(3)  Chip Deselect to Data Retention Time               VIN > VCC -0.2V or VIN < 0.2V               0                  ___            ___   ns
tR(3)    Operation Recovery Time
                                                                                                        tRC(2)             ___            ___   ns

NOTES:                                                                                                                                          2689 tbl 07
1. VCC = 2V, TA = +25C, and is not production tested.
2. tRC = Read Cycle Time
3. This parameter is guaranteed but not production tested.

Data Retention Waveform

                                                          DATA RETENTION MODE

         VCC                                                 4.5V  VDR  2.0V               4.5V
          CE                                                 tCDR      VDR                    tR

                                                            VIH                               VIH

                                                                                                            2692 drw 06 ,

                                                                   6
IDT7130SA/LA and IDT7140SA/LA                                                   Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

AC Test Conditions

Input Pulse Levels                                 GND to 3.0V

Input Rise/Fall Times                                 5ns

Input Timing Reference Levels                         1.5V

Output Reference Levels                               1.5V

Output Load                                        Figures 1,2 and 3

                                                                2689 tbl 08

                               5V                                                           5V
                                                                                                1250
                                               1250
                                                                                                5pF*
             DATAOUT                           30pF*                            DATAOUT
                    775                                                                775

                                                   *100pF for 55 and 100ns versions

                       Figure 1. Output Test Load                                     Figure 2. Output Test Load
                                                                                       (for tHZ, tLZ, tWZ, and tOW)
                                          5V                                            * including scope and jig

             BUSY or INT                       270

                                               30pF*

                                                    *100pF for 55 and 100ns versions

                                                                                            2689 drw 07

                       Figure 3. BUSY and INT
                        AC Output Test Load

                                                                             7
IDT7130SA/LA and IDT7140SA/LA                                  Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

AC Electrical Characteristics Over the                                                                        7130X25       7130X35
Operating Temperature Supply Voltage Range(3)                                                                 7140X25       7140X35
                                                                                                             Com'l, Ind       Com'l
                                                                                                 7130X20(2)  & Military     & Military
                                                                                                 7140X20(2)
                                                                                                Com'l Only

     Symbol                           Parameter                Min. Max. Min. Max. Min. Max. Unit

READ CYCLE

tRC          Read Cycle Time                                   20                              ____          25    ____  35    ____     ns

tAA          Address Access Time                               ____                            20            ____  25    ____  35       ns

tACE         Chip Enable Access Time                           ____                            20            ____  25    ____  35       ns

tAOE         Output Enable Access Time                         ____                            11            ____  12    ____  20       ns

tOH          Output Hold from Address Change                   3                               ____          3     ____  3     ____     ns

tLZ          Output Low-Z Time(1,4)                            0                               ____          0     ____  0     ____     ns

tHZ          Output High-Z Time(1,4)                           ____                            10            ____  10    ____  15       ns

tPU          Chip Enable to Power Up Time(4)                   0                               ____          0     ____  0     ____     ns

tPD          Chip Disable to Power Down Time(4)                ____                            20            ____  25    ____  35       ns

                                                                                                                                        2689 tbl 09a

                                                                                                              7130X55    7130X100
                                                                                                              7140X55    7140X100
                                                                                                             Com'l, Ind  Com'l, Ind
                                                                                                             & Military  & Military

     Symbol                                      Parameter                                                   Min. Max. Min. Max. Unit

READ CYCLE

tRC          Read Cycle Time                                                                                 55    ____  100   ____     ns

tAA          Address Access Time                                                                             ____  55    ____  100      ns

tACE         Chip Enable Access Time                                                                         ____  55    ____  100      ns

tAOE         Output Enable Access Time                                                                       ____  25    ____  40       ns

tOH          Output Hold from Address Change                                                                 3     ____  10    ____     ns

tLZ          Output Low-Z Time(1,4)                                                                          5     ____  5     ____     ns

tHZ          Output High-Z Time(1,4)                                                                         ____  25    ____  40       ns

tPU          Chip Enable to Power Up Time(4)                                                                 0     ____  0     ____     ns

tPD          Chip Disable to Power Down Time(4)                                                              ____  50    ____  50       ns

                                                                                                                                        2689 tbl 09b

NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage Output Test Load (Figure 2).
2. PLCC, TQFP and STQFP packages only.
3. 'X' in part numbers indicates power rating (SA or LA).
4. This parameter is guaranteed by device characterization, but is not production tested.
.

                                                            8
IDT7130SA/LA and IDT7140SA/LA                                   Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

Timing Waveform of Read Cycle No. 1, Either Side(1)

                                         tRC

ADDRESS

                    tAA                                                                               tOH

               tOH

DATAOUT        PREVIOUS DATA VALID                              DATA VALID
BUSYOUT

                                              tBDDH (2,3)                                                                         2689 drw 08

NOTES:
1. R/W = VIH, CE = VIL, and is OE = VIL. Address is valid prior to the coincidental with CE transition LOW.

2. tBDD delay is required only in the case where the opposite port is completing a write operation to the same the address location. For simultaneous read operations,
    BUSY has no relationship to valid output data.

3. Start of valid data depends on which timing becomes effective last tAOE, tACE, tAA, and tBDD.

Timing Waveform of Read Cycle No. 2, Either Side(3)

          CE                               tACE                                                                  tHZ (2)

          OE                                          tAOE (4)                                                           tHZ (2)
                                                                                                      VALID DATA
DATAOUT                                      tLZ (1)
                                    tLZ (1)                                                                     tPD(4)
         ICC        tPU                                                                                                      50%
CURRENT                       50%

          ISS

                                                                                                                                  2689 drw 09

NOTES:
1. Timing depends on which signal is asserted last, OE or CE.
2. Timing depends on which signal is deaserted first, OE or CE.
3. R/W = VIH and OE = VIL, and the address is valid prior to or coincidental with CE transition LOW.

4. Start of valid data depends on which timing becomes effective last tAOE, tACE, tAA, and tBDD.

                                              9
IDT7130SA/LA and IDT7140SA/LA                                             Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

AC Electrical Characteristics Over the                                                                          7130X25       7130X35
Operating Temperature Supply Voltage Range(5)                                                                   7140X25       7140X35
                                                                                                               Com'l, Ind       Com'l
                                                                                                   7130X20(2)  & Military     & Military
                                                                                                   7140X20(2)
                                                                                                 Com'l Only

     Symbol                              Parameter                        Min.  Max.                           Min.  Max.  Min.                                Max. Unit

WRITE CYCLE

tWC          Write Cycle Time(3)                                          20    ____                           25    ____  35                                  ____  ns

tEW          Chip Enable to End-of-Write                                  15    ____                           20    ____  30                                  ____  ns

tAW          Address Valid to End-of-Write                                15    ____                           20    ____  30                                  ____  ns

tAS          Address Set-up Time                                          0     ____                           0     ____  0                                   ____  ns

tWP          Write Pulse Width(4)                                         15    ____                           15    ____  25                                  ____  ns

tWR          Write Recovery Time                                          0     ____                           0     ____  0                                   ____  ns

tDW          Data Valid to End-of-Write                                   10    ____                           12    ____  15                                  ____  ns

tHZ          Output High-Z Time(1)                                        ____  10                             ____  10    ____                                15    ns

tDH          Data Hold Time                                               0     ____                           0     ____  0                                   ____  ns

tWZ          Write Enable to Output in High-Z(1)                          ____  10                             ____  10    ____                                15    ns

tOW          Output Active from End-of-Write(1)                           0     ____                           0     ____  0                                   ____  ns

                                                                                                                                                                     2689 tbl 10a

                                                                                                                7130X55       7130X100
                                                                                                                7140X55       7140X100
                                                                                                               Com'l, Ind     Com'l, Ind
                                                                                                               & Military     & Military

     Symbol                                                Parameter                                           Min. Max. Min. Max. Unit

WRITE CYCLE

tWC          Write Cycle Time(3)                                                                               55    ____  100                                 ____  ns

tEW          Chip Enable to End-of-Write                                                                       40    ____  90                                  ____  ns

tAW          Address Valid to End-of-Write                                                                     40    ____  90                                  ____  ns

tAS          Address Set-up Time                                                                               0     ____  0                                   ____  ns

tWP          Write Pulse Width(4)                                                                              30    ____  55                                  ____  ns

tWR          Write Recovery Time                                                                               0     ____  0                                   ____  ns

tDW          Data Valid to End-of-Write                                                                        20    ____  40                                  ____  ns

tHZ          Output High-Z Time(1)                                                                             ____  25    ____                                40    ns

tDH          Data Hold Time                                                                                    0     ____  0                                   ____  ns

tWZ          Write Enable to Output in High-Z(1)                                                               ____  25    ____                                40    ns

tOW          Output Active from End-of-Write(1)                                                                0     ____  0                                   ____  ns

NOTES:                                                                                                                                                               2689 tbl 10b

1. Transition is measured 0mV from Low or High-impedance voltage with Output Test Load (Figure 2). This parameter is guaranteed by device characterization but

is not production tested.

2. PLCC, TQFP and STQFP packages only.
3. For MASTER/SLAVE combination, tWC = tBAA + tWP, since R/W = VIL must occur after tBAA.
4. If OE is LOW during a R/W controlled write cycle, the write pulse width must be the larger of tWP or (tWZ + tDW) to allow the I/O drivers to turn off data

    to be placed on the bus for the required tDW. If OE is HIGH during a R/W controlled write cycle, this requirement does not apply and the write pulse

can be as short as the specified tWP.

5. 'X' in part numbers indicates power rating (SA or LA).

                                                                      10
IDT7130SA/LA and IDT7140SA/LA                     Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

Timing Waveform of Write Cycle No. 1, (R/W Controlled Timing)(1,5,8)

                                         tWC

ADDRESS                                                                                       tHZ(7)
         OE
         CE  tAS(6)                           tAW                             tWR(3)          tHZ(7)
        R/W                                                tWP(2)                        tOW
                           (4)                                                          tDH        (4)
DATA OUT                                 tWZ(7)                                                       2689 drw 10
   DATA IN                                                               tDW

Timing Waveform of Write Cycle No. 2, (CE Controlled Timing)(1,5)

                                         tWC

ADDRESS      tAS(6)                      tAW                                  tWR(3)
         CE                                       tEW(2)                                tDH
                                                                    tDW
        R/W

DATA IN

                                                                                                                                                                                                                                           2689 drw 11

NOTES:
1. R/W or CE must be HIGH during all address transitions.
2. A write occurs during the overlap (tEW or tWP) of CE = VIL and R/W = VIL.
3. tWR is measured from the earlier of CE or R/W going HIGH to the end of the write cycle.
4. During this period, the l/O pins are in the output state and input signals must not be applied.
5. If the CE LOW transition occurs simultaneously with or after the R/W LOW transition, the outputs remain in the HIGH impedance state.
6. Timing depends on which enable signal (CE or R/W) is asserted last.
7. This parameter is determined be device characterization, but is not production tested. Transition is measured 0mV from steady state with the Output Test Load

    (Figure 2).
8. If OE is LOW during a R/W controlled write cycle, the write pulse width must be the larger of tWP or (tWZ + tDW) to allow the I/O drivers to turn off data to be placed on the

    bus for the required tDW. If OE is HIGH during a R/W controlled write cycle, this requirement does not apply and the write pulse can be as short as the specified tWP.

                                              11
IDT7130SA/LA and IDT7140SA/LA                                               Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

AC Electrical Characteristics Over the                                                                                                    7130X25     7130X35
Operating Temperature and Supply Voltage Range(7)                                                                                         7140X25     7140X35
                                                                                                                                         Com'l, Ind    Com'l
                                                                                                                             7130X20(1)  & Military  & Military
                                                                                                                             7140X20(1)
                                                                                                                           Com'l Only

     Symbol                                       Parameter                 Min.  Max.                                                   Min.  Max.  Min.  Max. Unit

BUSY TIMING (For MASTER IDT 7130)

tBAA         BUSY Access Time from Address                                  ____  20                                                     ____  20    ____  20    ns

tBDA         BUSY Disable Time from Address                                 ____  20                                                     ____  20    ____  20    ns

tBAC         BUSY Access Time from Chip Enable                              ____  20                                                     ____  20    ____  20    ns

tBDC         BUSY Disable Time from Chip Enable                             ____  20                                                     ____  20    ____  20    ns

tWH          Write Hold After BUSY(6)                                       12    ____                                                   15    ____  20    ____  ns

tWDD         Write Pulse to Data Delay(2)                                   ____  40                                                     ____  50    ____  60    ns

tDDD         Write Data Valid to Read Data Delay(2)                         ____  30                                                     ____  35    ____  35    ns

tAPS         Arbitration Priority Set-up Time(3)                            5     ____                                                   5     ____  5     ____  ns

tBDD         BUSY Disable to Valid Data(4)                                  ____  25                                                     ____  35    ____  35    ns

BUSY INPUT TIMING (For SLAVE IDT 7140)

tWB          Write to BUSY Input(5)                                         0     ____                                                   0     ____  0     ____  ns

tWH          Write Hold After BUSY(6)                                       12    ____                                                   15    ____  20    ____  ns

tWDD         Write Pulse to Data Delay(2)                                   ____  40                                                     ____  50    ____  60    ns

tDDD         Write Data Valid to Read Data Delay(2)                         ____  30                                                     ____  35    ____  35    ns

                                                                                                                                                                 2689 tbl 11a

                                                                                                                                          7130X55    7130X100
                                                                                                                                          7140X55    7140X100
                                                                                                                                         Com'l, Ind  Com'l, Ind
                                                                                                                                         & Military  & Military

     Symbol                                                  Parameter                                                                   Min.  Max.  Min.  Max. Unit

BUSY TIMING (For MASTER IDT 7130)

tBAA         BUSY Access Time from Address]                                                                                              ____  30    ____  50    ns

tBDA         BUSY Disable Time from Address                                                                                              ____  30    ____  50    ns

tBAC         BUSY Access Time from Chip Enable                                                                                           ____  30    ____  50    ns

tBDC         BUSY Disable Time from Chip Enable                                                                                          ____  30    ____  50    ns

tWH          Write Hold After BUSY(6)                                                                                                    20    ____  20    ____  ns

tWDD         Write Pulse to Data Delay(2)                                                                                                ____  80    ____  120   ns

tDDD         Write Data Valid to Read Data Delay(2)                                                                                      ____  55    ____  100   ns

tAPS         Arbitration Priority Set-up Time(3)                                                                                         5     ____  5     ____  ns

tBDD         BUSY Disable to Valid Data(4)                                                                                               ____  55    ____  65    ns

BUSY INPUT TIMING (For SLAVE IDT 7140)

tWB          Write to BUSY Input(5)                                                                                                      0     ____  0     ____  ns

tWH          Write Hold After BUSY(6)                                                                                                    20    ____  20    ____  ns

tWDD         Write Pulse to Data Delay(2)                                                                                                ____  80    ____  120   ns

tDDD         Write Data Valid to Read Data Delay(2)                                                                                      ____  55    ____  100   ns

NOTES:                                                                                                                                                           2689 tbl 11b

1. PLCC, TQFP and STQFP packages only.
2. Port-to-port delay through RAM cells from the writing port to the reading port, refer to "Timing Waveform of Write with Port -to-Port Read and BUSY."
3. To ensure that the earlier of the two ports wins.
4. tBDD is a calculated parameter and is the greater of 0, tWDD tWP (actual) or tDDD tDW (actual).
5. To ensure that a write cycle is inhibited on port 'B' during contention on port 'A'.
6. To ensure that a write cycle is completed on port 'B' after contention on port 'A'.
7. 'X' in part numbers indicates power rating (S or L).

                                                                        12
IDT7130SA/LA and IDT7140SA/LA                                                        Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

Timing Waveform of Write with Port-to-Port Read and BUSY(2,3,4)

     ADDR"A"                                      tWC
      R/W"A"                                    MATCH

  DATAIN"A"                                                     tWP
    ADDR"B"
    BUSY"B"                                                                          tDW                                                    tDH
                                                                                     VALID                                                        tBDD
DATAOUT"B"
              tAPS(1)

                                         tBAA                                        MATCH
                                                                                             tBDA

                                                                                              tWDD

                                                                                                    tDDD                                                VALID

                                                                                                                                                         2689 drw 12

NOTES:

1. To ensure that the earlier of the two ports wins. tBDD is ignored for slave (IDT7140).
2. CEL = CER = VIL
3. OE = VIL for the reading port.

4. All timing is the same for the left and right ports. Port 'A' may be either the left or right port. Port "B" is opposite from port "A".

Timing Waveform of Write with BUSY(3)

                                                                   tWP

                R/W"A"
                                           tWB

              BUSY"B"

              R/W"B"                                                                              tWH(1)

                                                                                                                                                 ,
                                                                           (2)

NOTES:                                                                                              2689 drw 13

1. tWH must be met for both BUSY Input (IDT7140, slave) or Output (IDT7130 master).

2. BUSY is asserted on port "B" blocking R/W"B", until BUSY"B" goes HIGH.

3. All timing is the same for the left and right ports. Port "A" may be either the left or right port. Port "B" is oppsite from port "A".

                                                                           13
IDT7130SA/LA and IDT7140SA/LA                                        Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

Timing Waveform of BUSY Arbitration Controlled by CE Timing(1)

   ADDR                                                          ADDRESSES MATCH
'A' AND 'B'

   CE'B'                          tAPS(2)
   CE'A'
BUSY'A'                                                    tBAC            tBDC

                                                                                                                                                                    2689 drw 14

Timing Waveform by BUSY Arbitration Controlled
by Address Match Timing(1)

ADDR'A'                                   tRC OR tWC                       ADDRESSES DO NOT MATCH
ADDR'B'                             ADDRESSES MATCH

              tAPS(2)

                                           tBAA                                   tBDA

BUSY'B'

                                                                                                                                                                    2689 drw 15

NOTES:

1. All timing is the same for left and right ports. Port "A" may be either left or right port. Port "B" is the opposite from port "A".
2. If tAPS is not satisified, the BUSY will be asserted on one side or the other, but there is no guarantee on which side BUSY will be asserted (7130 only).

AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range(2)

                                                                     7130X20(1)          7130X25        7130X35
                                                                     7140X20(1)          7140X25        7140X35
                                                                     Com'l Only         Com'l, Ind       Com'l
                                                                                        & Military     & Military

      Symbol                        Parameter                        Min. Max. Min. Max.            Min. Max. Unit

INTERRUPT TIMING

tAS           Address Set-up Time                                    0     ____         0     ____  0                                                         ____  ns

tWR           Write Recovery Time                                    0     ____         0     ____  0                                                         ____  ns

tINS          Interrupt Set Time                                     ____  20           ____  25    ____                                                      25    ns

tINR          Interrupt Reset Time                                   ____  20           ____  25    ____                                                      25    ns

                                                                                                                                                                    2689 tbl 12a

NOTES:
1. PLCC, TQFP and STQFP package only.
2. 'X' in part numbers indicates power rating (SA or LA).

                                                                 14
IDT7130SA/LA and IDT7140SA/LA                                                 Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

AC Electrical characteristics Over the                                                                                                        7130X100
Operating Temperature and Supply Voltage Range(1)                                                                                             7140X100
                                                                                                                                              Com'l, Ind
                                                                                                                           7130X55            & Military
                                                                                                                           7140X55
                                                                                                                         Com'l, Ind
                                                                                                                          & Military

      Symbol                                               Parameter          Min. Max. Min. Max. Unit

INTERRUPT TIMING

tAS           Address Set-up Time                                             0                                                         ____  0     ____  ns

tWR           Write Recovery Time                                             0                                                         ____  0     ____  ns

tINS          Interrupt Set Time                                              ____                                                      45    ____  60    ns

tINR          Interrupt Reset Time                                            ____                                                      45    ____  60    ns

                                                                                                                                                          2689 tbl 12b

NOTES:
1. 'X' in part numbers indicates power rating (SA or LA).

Timing Waveform of Interrupt Mode(1)

INT Set:                                      tWC

ADDR'A'                           INTERRUPT ADDRESS(2)
   R/W'A'
    INT'B'        tAS(3)                                              tWR(4)

                                    tINS (3)

INT Clear:                                                                                           tRC                                            2689 drw 16
                                                                                    INTERRUPT CLEAR ADDRESS                                               2689 drw 17
ADDR'B'                                                                       tAS(3)
   OE'B'
   INT'A'                                                                                tINR (3)

NOTES:.

1. All timing is the same for left and right ports. Port "A" may be either left or right port. Port "B" is the opposite from port "A".

2. See Interrupt Truth Table II.
3. Timing depends on which enable signal (CE or R/W) is asserted last.
4. Timing depends on which enable signal (CE or R/W) is de-asserted first.

                                                                      15
IDT7130SA/LA and IDT7140SA/LA                                                                        Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

Truth Tables

Truth Table I -- Non-Contention Read/Write Control(4)

                         Inputs(1)

R/W       CE               OE               D0-7                                                                 Function

X         H                X                Z        Port Disabled and in Power-Down Mode, ISB2 or ISB4

X         H                X                Z        CER = CEL = VIH, Power-Down Mode, ISB1 or ISB3

L         L                X         DATAIN Data on Port Written into Memory(2)

H         L                L    DATAOUT Data in Memory Output on Port(3)

H         L                H                Z        High Impedance Outputs

NOTES:                                                                                                                                                 2689 tbl 13

1. A0L A10L A0R A10R.
2. If BUSY = L, data is not written.
3. If BUSY = L, data may not be valid, see tWDD and tDDD timing.

4. 'H' = VIH, 'L' = VIL, 'X' = DON'T CARE, 'Z' = HIGH IMPEDANCE

Truth Table II -- Interrupt Flag(1,4)

                  Left Port                                                                          Right Port

R/WL      CEL              OEL  A9L-A0L                INTL       R/WR                        CER    OER         A9R-A0R   INTR  Function

L         L                X         3FF               X          X                               X  X           X         L(2) Set Right INTR Flag

X         X                X                X          X          X                               L  L           3FF       H(3) Reset Right INTR Flag

X         X                X                X          L(3)       L                               L  X           3FE       X Set Left INTL Flag

X         L                L         3FE               H(2)       X                               X  X           X         X Reset Left INTL Flag

NOTES:                                                                                                                                                 2689 tbl 14

1. Assumes BUSYL = BUSYR = VIH
2. If BUSYL = VIL, then No Change.
3. If BUSYR = VIL, then No Change.

4. 'H' = HIGH,' L' = LOW,' X' = DON'T CARE

Truth Table III -- Address BUSY
Arbitration

          Inputs                     Outputs

CEL CER           A0L-A9L       BUSYL(1) BUSYR(1)                 Function
                  A0R-A9R

X X NO MATCH                    H                 H               Normal

HX                MATCH         H                 H               Normal

XH                MATCH         H                 H               Normal

LL                MATCH         (2)               (2)           Write Inhibit(3)

NOTES:                                                            2689 tbl 15

1. Pins BUSYL and BUSYR are both outputs for IDT7130 (master). Both are inputs for
    IDT7140 (slave). BUSYX outputs on the IDT7130 are open drain, not push-pull

outputs. On slaves the BUSYX input internally inhibits writes.

2. 'L' if the inputs to the opposite port were stable prior to the address and enable inputs

of this port. 'H' if the inputs to the opposite port became stable after the address and

    enable inputs of this port. If tAPS is not met, either BUSYL or BUSYR = LOW will
    result. BUSYL and BUSYR outputs can not be LOW simultaneously.
3. Writes to the left port are internally ignored when BUSYL outputs are driving LOW

regardless of actual logic level on the pin. Writes to the right port are internally

ignored when BUSYR outputs are driving LOW regardless of actual logic level on

the pin.

                                                                                              16
   IDT7130SA/LA and IDT7140SA/LA                                                      Military, Industrial and Commercial Temperature Ranges
   High-Speed 1K x 8 Dual-Port Static SRAM
                                                                                RAMs are being expanded in depth, then the BUSY indication for the
Functional Description                                                          resulting array does not require the use of an external AND gate.

    The IDT7130/IDT7140 provides two ports with separate control,               Width Expansion with Busy Logic
address and I/O pins that permit independent access for reads or                Master/Slave Arrays
writes to any location in memory. The IDT7130/IDT7140 has an
automatic power down feature controlled by CE. The CE controls on-                  When expanding an RAM array in width while using busy logic, one
chip power down circuitry that permits the respective port to go into a         master part is used to decide which side of the RAM array will receive
standby mode when not selected (CE = VIH). When a port is enabled,              a busy indication, and to output that indication. Any number of slaves
access to the entire memory array is permitted.                                 to be addressed in the same address range as the master, use the
                                                                                busy signal as a write inhibit signal. Thus on the IDT7130/IDT7140
Interrupts                                                                      RAMs the BUSY pin is an output if the part is Master (IDT7130), and
                                                                                the BUSY pin is an input if the part is a Slave (IDT7140) as shown in
    If the user chooses the interrupt function, a memory location (mail         Figure 3.
box or message center) is assigned to each port. The left port interrupt
flag (INTL) is asserted when the right port writes to memory location                 5V  MASTER        CE  SLAVE         CE  DECODER  5V
3FE (HEX), where a write is defined as the CER = R/WR = VIL per Truth           270       Dual Port  BUSYR  Dual Port  BUSYR               270
Table II. The left port clears the interrupt by access address location                   RAM               RAM
3FE access when CEL = OEL = VIL, R/W is a "don't care". Likewise, the                     BUSYL             BUSYL
right port interrupt flag (INTR) is asserted when the left port writes to
memory location 3FF (HEX) and to clear the interrupt flag (INTR), the                     MASTER        CE  SLAVE         CE
right port must access the memory location 3FF. The message (8 bits)                      Dual Port  BUSYR  Dual Port  BUSYR
at 3FE or 3FF is user-defined, since it is an addressable SRAM                            RAM               RAM
location. If the interrupt function is not used, address locations 3FE and                BUSYL             BUSYL
3FF are not used as mail boxes, but as part of the random access
memory. Refer to Truth Table II for the interrupt operation.                    BUSYL                                         BUSYR

Busy Logic                                                                                                                    2689 drw 18

    Busy Logic provides a hardware indication that both ports of the            Figure 3. Busy and chip enable routing for both width and depth
RAM have accessed the same location at the same time. It also allows              expansion with IDT7130 (Master) and IDT7140 (Slave)RAMs.
one of the two accesses to proceed and signals the other side that the
RAM is "Busy". The BUSY pin can then be used to stall the access until              If two or more master parts were used when expanding in width,
the operation on the other side is completed. If a write operation has          a split decision could result with one master indicating busy on one side
been attempted from the side that receives a BUSY indication, the               of the array and another master indicating busy on one other side of
write signal is gated internally to prevent the write from proceeding.          the array. This would inhibit the write operations from one port for part
                                                                                of a word and inhibit the write operations from the other port for the
    The use of BUSY logic is not required or desirable for all applica-         other part of the word.
tions. In some cases it may be useful to logically OR the BUSY outputs
together and use any BUSY indication as an interrupt source to flag the             The BUSY arbitration, on a Master, is based on the chip enable and
event of an illegal or illogical operation. In slave mode the BUSY pin          address signals only. It ignores whether an access is a read or write.
operates solely as a write inhibit input pin. Normal operation can be           In a master/slave array, both address and chip enable must be valid
programmed by tying the BUSY pins HIGH. If desired, unintended                  long enough for a BUSY flag to be output from the master before the
write operations can be prevented to a port by tying the BUSY pin for           actual write pulse can be initiated with either the R/W signal or the byte
that port LOW.                                                                  enables. Failure to observe this timing can result in a glitched internal
                                                                                write inhibit signal and corrupted data in the slave.
    The BUSY outputs on the IDT7130 RAM (Master) are open drain
type outputs and require open drain resistors to operate. If these

                                                                            17
   IDT7130SA/LA and IDT7140SA/LA                                Military, Industrial and Commercial Temperature Ranges
   High-Speed 1K x 8 Dual-Port Static SRAM

Ordering Information

IDT XXXX   A  999             A             A  A

Device Type Power Speed Package                  Process/
                                               Temperature

                                                   Range

                                                  BLANK         Commercial (0C to +70C)
                                                  I(1)          Industrial (-40C to +85C)
                                                  B             Military (-55C to +125C)
                                                                Compliant to MIL-PRF-38535 QML

                                                  G(2)          Green

                                                  P (3)         48-pin Plastic DIP (P48-1)
                                                  C
                                                  J             48-pin Sidebraze DIP (C48-2)
                                                                52-pin PLCC (J52-1)
                                                  L48           48-pin LCC (L48-1)
                                                  F             48-pin Ceramic Flatpack (F48-1)
                                                  PF            64-pin TQFP (PN64-1)
                                                  TF                                                                    ,
                                                                64-pin STQFP (PP64-1)

                                                  20            Commercial PLCC, TQFP and STQFP Only
                                                  25            Commercial, Industrial & Military
                                                  35            Commercial & Military                 Speed in

                                                  55            Commercial, Industrial & Military     nanoseconds

                                                  100           Commercial, Industrial & Military

                                                  LA            Low Power
                                                  SA            Standard Power
                                                  7130          8K (1K x 8-Bit) MASTER Dual-Port RAM
                                                  7140          8K (1K x 8-Bit) SLAVE Dual-Port RAM

                                                                                                      2689 drw 19

NOTES:
1. Contact your local sales office for industrial temp range for other speeds, packages and powers.
2. Green parts available. For specific speeds, pacakges and powers contact your local sales office.
3. For "P", plastic DIP, when ordering green package the suffix is "PDG".

Datasheet Document History

03/15/99:  Pages 2 and 3      Initiated datasheet document history
                              Converted to new format
06/08/99:  Page 2             Cosmetic and typographical corrections
08/02/99:  Page 2             Added additional notes to pin configurations
09/29/99:  Page 1 & 18        Changed drawing format
11/10/99:  Page 4             Corrected package number in note 3
06/23/00:                     Fixed pin 1 in DIP pin configuration
           Page 5             Replaced IDT logo
01/08/02:  Page 10            Increased storage temperature parameters
           Page 1             Clarified TA parameter
           Page 2 & 3         DC Electrical parameterschanged wording from "open" to "disabled"
           Page 4, 5, 8, 10,  Changed 500mV to 0mV in notes
           12,14 & 15         Added Ceramic Flatpack to 48-pin package offerings
                              Added date revision to pin configurations
                              Removed industrial temp option footnote from all tables

           Continued on page 19

                                                            18
IDT7130SA/LA and IDT7140SA/LA                 Military, Industrial and Commercial Temperature Ranges
High-Speed 1K x 8 Dual-Port Static SRAM

Datasheet Document History (cont'd)

01/08/02:  Page 5, 8, 10, 12, & 14       Added industrial temp for 25ns to DC & AC Electrical Characteristics
           Page 5, 8, 10, 12, & 14       Removed industrial temp for 35ns to DC & AC Electrical Characteristics
01/11/06:  Page 18                       Added industrial temp for 25ns and removed industrial temp for 35ns in ordering information
04/14/06:                                Updated industrial temp option footnote
           Page 1 & 19                   Replaced IDT TM logo with IDT logo
           Page 1                        Added green availability to features
           Page 18                       Added green indicator to ordering information
           Page 1 & 19                   Replaced old IDT TM with new IDT TM logo
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