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IDT70V3569S5BF

器件型号:IDT70V3569S5BF
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厂商名称:IDT [Integrated Device Technology]
厂商官网:http://www.idt.com/
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IDT70V3569S5BF器件文档内容

                                    HIGH-SPEED 3.3V 16K x 36                                                   IDT70V3569S
                                    SYNCHRONOUS PIPELINED
                                    DUAL-PORT STATIC RAM
                                    WITH 3.3V OR 2.5V INTERFACE

Features:                                                                                     address inputs @ 133MHz
                                                                                           Data input, address, byte enable and control registers
x True Dual-Port memory cells which allow simultaneous                                     Self-timed write allows fast cycle time
   access of the same memory location                                                  x Separate byte controls for multiplexed bus and bus
                                                                                          matching compatibility
x High-speed clock to data access                                                      x LVTTL- compatible, single 3.3V (150mV) power supply for
    Commercial: 4.2/5/6ns (max.)                                                         core
    Industrial: 5/6ns (max)                                                           x LVTTL- compatible, selectable 3.3V (150mV)/2.5V (125mV)
                                                                                          power supply for I/Os and control signals on each port
x Pipelined output mode                                                                x Industrial temperature range (-40C to +85C) is
x Counter enable and reset features                                                        available for selected speeds
x Dual chip enables allow for depth expansion without                                  x Available in a 208-pin Plastic Quad Flatpack (PQFP),
                                                                                          208-ball fine-pitch Ball Grid Array, and 256-pin Ball
   additional logic                                                                       Grid Array
x Full synchronous operation on both ports
                                                                                                                                                                                         BE3R
    7.5ns cycle time, 133MHz operation (9.6 Gbps bandwidth)
    Fast 4.2ns clock to data out                                                                                                                                                        BE2R
    1.8ns setup to clock and 0.7ns hold on all control, data, and
                                                                                                                                                                                         BE1R
Functional Block Diagram
                                                                                                                                                                                          BE0R
          BE3L

          BE2L

          BE1L

          BE0L

R/WL                               B B B B B BB B                                                             R/WR
CE0L                                W W W W W WW W                                                             CE0R
CE1L                                0 1 2 3 3 21 0                                                             CE1R
                                    L L L L R RR R
OEL                                                                                                            OER

                                    Dout0-8_L                                             Dout0-8_R
                                    Dout9-17_L                                          Dout9-17_R
                                    Dout18-26_L                                        Dout18-26_R
                                    Dout27-35_L
                                                                                       Dout27-35_R

                                                                    16K x 36
                                                                    MEMORY
                                                                     ARRAY

       I/O0L- I/O35L                Din_L                                              Din_R                   I/O0R - I/O35R

       CLKL                                                                                                                 , CLKR

             A13L         Counter/                                                                             A13R
                          Address
                     A0L            ADDR_L                                             ADDR_R        Counter/  A0R
             CNTRSTL        Reg.                                                                     Address   CNTRSTR
                                                                                                               ADSR
                  ADSL                                                                                 Reg.
              CNTENL                                                                                           CNTENR

                                                                                                               4831 tbl 01

                                                                                    1                          APRIL 2001

2001 Integrated Device Technology, Inc.                                                                                         DSC 4831/8
IDT70V3569S                                                                                  Industrial and Commercial Temperature Ranges
High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

Description:                                                                    in bursts. An automatic power down feature, controlled by CE0 and CE1,
                                                                                permits the on-chip circuitry of each port to enter a very low standby power
   The IDT70V3569 is a high-speed 16K x 36 bit synchronous Dual-Port            mode.
RAM. The memory array utilizes Dual-Port memory cells to allow
simultaneous access of any address from both ports. Registers on control,          The 70V3569 can support an operating voltage of either 3.3V or
data, and address inputs provide minimal setup and hold times. The timing       2.5V on one or both ports, controllable by the OPT pins. The power
latitude provided by this approach allows systems to be designed with very      supply for the core of the device (VDD) remains at 3.3V.
short cycle times. With an input data register, the IDT70V3569 has been
optimized for applications having unidirectional or bidirectional data flow

Pin Configuration(1,2,3,4)

        A1        A2  A3  A4        A5               A6   A7            A8  A9     A10 A11 A12    A13  A14  A15  A16  A17

        IO19L IO18L VSS NC           NC               NC  A12L A8L BE1L VDD CLKL CNTENL A4L A0L OPTL I/O17L VSS

        B1        B2  B3  B4        B5               B6   B7            B8  B9     B10  B11  B12  B13  B14 B15   B16  B17

        I/O20R VSS I/O18R VSS NC A13L A9L BE2L CE0L VSS ADSL A5L A1L VSS VDDQR I/O16L I/O15R

        C1        C2  C3  C4        C5               C6   C7            C8  C9     C10  C11  C12  C13 C14   C15  C16  C17

        VDDQL I/O19R VDDQR VDD NC NC A10L BE3L CE1L VSS R/WL A6L A2L VDD I/O16R I/O15L VSS

        D1        D2  D3  D4        D5               D6   D7            D8  D9     D10  D11  D12  D13 D14   D15  D16  D17

        I/O22L VSS I/O21L I/O20L NC A11L A7L BE0L VDD OEL CNTRSTL A3L VDD I/O17R VDDQL I/O14L I/O14R

        E1        E2  E3  E4                                                                           E14  E15  E16  E17

        I/O23L I/O22R VDDQR I/O21R                                                                     I/O12L I/O13R VSS I/O13L

        F1        F2  F3  F4                                                                           F14  F15  F16  F17

        VDDQL I/O23R I/O24L VSS                                                                        VSS I/O12R I/O11L VDDQR

        G1        G2  G3  G4                                                                           G14 G15 G16 G17

        I/O26L VSS I/O25L I/O24R                                                                        I/O9L VDDQL I/O10L I/O11R

        H1        H2  H3  H4                                              70V3569BF                    H14  H15 H16   H17
                                                                           BF-208(5)
        VDD I/O26R VDDQR I/O25R                                                                        VDD IO9R VSS I/O10R
                                                                        208-Pin fpBGA
        J1        J2  J3  J4                                              Top View(6)                  J14  J15  J16  J17

        VDDQL VDD VSS VSS                                                                              VSS VDD VSS VDDQR

        K1        K2  K3  K4                                                                           K14  K15 K16   K17

        I/O28R VSS I/O27R VSS                                                                          I/O7R VDDQL I/O8R VSS

        L1        L2  L3  L4                                                                           L14  L15 L16   L17

        I/O29R I/O28L VDDQR I/O27L                                                                     I/O6R I/O7L VSS I/O8L

        M1        M2  M3  M4                                                                           M14 M15 M16 M17

        VDDQL I/O29L I/O30R VSS                                                                         VSS I/O6L I/O5R VDDQR

        N1        N2  N3  N4                                                                           N14  N15  N16  N17

        I/O31L VSS I/O31R I/O30L                                                                       I/O3R VDDQL I/O4R I/O5L

        P1        P2  P3  P4        P5               P6   P7            P8  P9     P10  P11  P12  P13  P14 P15   P16  P17

        I/O32R I/O32L VDDQR I/O35R NC NC A12R A8R BE1R VDD CLKR CNTENR A4R I/O2L I/O3L VSS I/O4L

        R1        R2  R3  R4        R5               R6   R7            R8  R9     R10  R11  R12  R13  R14  R15  R16  R17

        VSS I/O33L I/O34R NC NC A13R A9R BE2R CE0R VSS ADSR A5R A1R VSS VDDQL I/O1R VDDQR

        T1        T2  T3  T4        T5               T6   T7            T8  T9     T10  T11 T12   T13 T14   T15  T16  T17

        I/O33R I/O34L VDDQL VSS NC NC A10R BE3R CE1R VSS R/WR A6R A2R VSS I/O0R VSS I/O2R

        U1        U2  U3  U4        U5               U6   U7            U8  U9     U10       U12  U13  U14  U15  U16  U17

        VSS I/O35L VDD NC NC A11R A7R BE0R VDD OER                                           A3R A0R VDD OPTR I/O0L I/O1L

                                                                                                                                                          ,

NOTES:                                                                                                                4831 drw 02c

1. All VDD pins must be connected to 3.3V power supply.

2. All VDDQ pins must be connected to appropriate power supply: 3.3V if OPT pin for that port is set to VIH (3.3V), and 2.5V if OPT pin for that port is

set to VIL (0V).

3. All VSS pins must be connected to ground supply.

4. Package body is approximately 15mm x 15mm x 1.4mm, with 0.8mm ball pitch.

5. This package code is used to reference the package diagram.

6. This text does not indicate orientation of the actual part-marking.

                                                                            6.422
  IDT70V3569S                                                                                Industrial and Commercial Temperature Ranges
  High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

Pin Configuration(1,2,3,4) (con't.)

                                                                        70V3569BC
                                                                         BC-256(5)

                                                                        256-Pin BGA
                                                                         Top View(6)

        A1        A2  A3  A4  A5                     A6  A7             A8  A9     A10  A11  A12  A13  A14  A15  A16

            NC NC NC NC        NC                    A11L A8L BE2L CE1L OEL CNTENL A5L A2L A0L NC NC

        B1        B2  B3  B4  B5                     B6  B7             B8  B9     B10  B11  B12  B13  B14 B15   B16

        I/O18L NC NC NC NC A12L A9L BE3L CE0L R/WL CNTRSTL A4L A1L VDD I/O17L NC

        C1        C2  C3  C4  C5                     C6  C7             C8  C9     C10  C11  C12  C13  C14  C15  C16

        I/O18R I/O19L VSS NC A13L A10L A7L BE1L BE0L CLKL ADSL A6L A3L OPTL I/O17R I/O16L

        D1        D2  D3  D4  D5                     D6  D7             D8  D9     D10  D11  D12  D13 D14   D15  D16

        I/O20R I/O19R I/O20L VDD VDDQL VDDQL VDDQR VDDQR VDDQL VDDQL VDDQR VDDQR VDD I/O15R I/O15L I/O16R

        E1        E2  E3  E4  E5                     E6  E7             E8  E9     E10  E11  E12 E13   E14 E15   E16

        I/O21R I/O21L I/O22L VDDQL VDD VDD VSS VSS VSS VSS VDD VDD VDDQR I/O13L I/O14L I/O14R

        F1        F2  F3  F4  F5                     F6  F7             F8  F9     F10  F11  F12  F13  F14  F15  F16

        I/O23L I/O22R I/O23R VDDQL VDD VSS VSS VSS VSS VSS VSS VDD VDDQR I/O12R I/O13R I/O12L

        G1        G2  G3  G4  G5                     G6  G7             G8  G9     G10  G11 G12   G13  G14  G15  G16

        I/O24R I/O24L I/O25L VDDQR VSS VSS VSS VSS VSS VSS VSS VSS VDDQL I/O10L I/O11L I/O11R

        H1        H2  H3  H4  H5                     H6  H7             H8  H9     H10  H11  H12  H13  H14  H15  H16

        I/O26L I/O25R I/O26R VDDQR VSS VSS VSS VSS VSS VSS VSS VSS VDDQL I/O9R IO9L I/O10R

        J1        J2  J3  J4  J5                     J6  J7             J8  J9     J10  J11  J12  J13  J14  J15  J16

        I/O27L I/O28R I/O27R VDDQL VSS VSS VSS VSS VSS VSS VSS VSS VDDQR I/O8R I/O7R I/O8L

        K1        K2  K3  K4  K5                     K6  K7             K8  K9     K10 K11   K12  K13 K14   K15 K16

        I/O29R I/O29L I/O28L VDDQL VSS VSS VSS VSS VSS VSS VSS VSS VDDQR I/O6R I/O6L I/O7L

        L1        L2  L3  L4  L5                     L6  L7             L8  L9     L10  L11  L12  L13 L14   L15 L16

        I/O30L I/O31R I/O30R VDDQR VDD VSS VSS VSS VSS VSS VSS VDD VDDQL I/O5L I/O4R I/O5R

        M1        M2  M3  M4  M5                     M6  M7             M8  M9     M10  M11  M12  M13  M14  M15  M16

        I/O32R I/O32L I/O31L VDDQR VDD VDD VSS VSS VSS VSS VDD VDD VDDQL I/O3R I/O3L I/O4L

        N1        N2  N3  N4  N5                     N6  N7             N8  N9     N10  N11  N12  N13  N14  N15  N16

        I/O33L I/O34R I/O33R VDD VDDQR VDDQR VDDQL VDDQL VDDQR VDDQR VDDQL VDDQL VDD I/O2L I/O1R I/O2R

        P1        P2  P3  P4  P5                     P6  P7             P8  P9     P10  P11  P12  P13  P14 P15   P16

        I/O35R I/O34L NC NC A13R A10R A7R BE1R BE0R CLKR ADSR A6R A3R I/O0L I/O0R I/O1L

        R1        R2  R3  R4  R5                     R6  R7             R8  R9     R10  R11  R12  R13  R14  R15  R16                                      ,

        I/O35L NC NC NC NC A12R A9R BE3R CE0R R/WR CNTRSTR A4R A1R OPTR NC NC

        T1        T2  T3  T4  T5                     T6  T7             T8  T9     T10 T11   T12  T13  T14  T15  T16

        NC NC NC NC NC A11R A8R BE2R CE1R OER CNTENR A5R A2R A0R NC NC

                                                                                                                 4831 drw 02d

NOTES:

1. All VDD pins must be connected to 3.3V power supply.                                                                                                      ,

2. All VDDQ pins must be connected to appropriate power supply: 3.3V if OPT pin for that port is set to VIH (3.3V), and 2.5V if OPT pin for that port is

set to VIL (0V).

3. All VSS pins must be connected to ground supply.

4. Package body is approximately 17mm x 17mm x 1.4mm, with 1.0mm ball-pitch.

5. This package code is used to reference the package diagram.

6. This text does not indicate orientation of the actual part-marking.

                                                                            6.432
  IDT70V3569S                                                                                                                                                                                                                           Industrial and Commercial Temperature Ranges
  High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

Pin Configuration(1,2,3,4) (con't.)

            VSS  VDDQR  I/O18R  I/O18L  VSS  VDD  VSS    NC     NC     NC     NC     NC     NC     NC     A13L  A12L  A11L  A10L  A9L  A8L  A7L  BE3L  BE2L  BE1L  BE0L  CE1L  CE0L  VDD  VDD  VSS  VSS  CLKL  OEL  R/WL  ADSL  CNTENL  CNTRSTL  A6L  A5L  A4L  A3L  A2L  A1L  A0L  VDD  VDD  VSS  OPTL  I/O17L  I/O17R  VDDQR  VSS

I/O19L  1   208  207    206     205     204  203  202    201    200    199    198    197    196    195    194   193   192   191   190  189  188  187   186   185   184   183   182   181  180  179  178  177   176  175   174   173     172      171  170  169  168  167  166  165  164  163  162  161   160     159     158    157  I/O16L
                                                                                                                                                                                                                                                                                                                                156

I/O19R  2                                                                                                                                                                                                                                                                                                                       155  I/O16R

I/O20L  3                                                                                                                                                                                                                                                                                                                       154  I/O15L

I/O20R  4                                                                                                                                                                                                                                                                                                                       153  I/O15R

VDDQL   5                                                                                                                                                                                                                                                                                                                       152  VSS

VSS     6                                                                                                                                                                                                                                                                                                                       151  VDDQL

I/O21L  7                                                                                                                                                                                                                                                                                                                       150  I/O14L

I/O21R  8                                                                                                                                                                                                                                                                                                                       149  I/O14R

I/O22L  9                                                                                                                                                                                                                                                                                                                       148  I/O13L

I/O22R  10                                                                                                                                                                                                                                                                                                                      147  I/O13R

VDDQR   11                                                                                                                                                                                                                                                                                                                      146  VSS

VSS     12                                                                                                                                                                                                                                                                                                                      145  VDDQR

I/O23L  13                                                                                                                                                                                                                                                                                                                      144  I/O12L

I/O23R  14                                                                                                                                                                                                                                                                                                                      143  I/O12R

I/O24L  15                                                                                                                                                                                                                                                                                                                      142  I/O11L

I/O24R  16                                                                                                                                                                                                                                                                                                                      141  I/O11R

VDDQL   17                                                                                                                                                                                                                                                                                                                      140  VSS

VSS     18                                                                                                                                                                                                                                                                                                                      139  VDDQL

I/O25L  19                                                                                                                                                                                                                                                                                                                      138  I/O10L

I/O25R  20                                                                                                                                                                                                                                                                                                                      137  I/O10R

I/O26L  21                                                                                                                                                                                                                                                                                                                      136  I/O9L

I/O26R  22                                                                                                                                                                                                                                                                                                                      135  I/O9R

VDDQR   23                                                                                                                                        70V3569DR                                                                                                                                                                     134  VSS
                                                                                                                                                    DR-208(5)
VSS     24                                                                                                                                                                                                                                                                                                                      133  VDDQR
                                                                                                                                                 208-Pin PQFP
VDD     25                                                                                                                                        Top View(6)                                                                                                                                                                   132  VDD

VDD     26                                                                                                                                                                                                                                                                                                                      131  VDD

VSS     27                                                                                                                                                                                                                                                                                                                      130  VSS

VSS     28                                                                                                                                                                                                                                                                                                                      129  VSS

VDDQL   29                                                                                                                                                                                                                                                                                                                      128  VSS

VSS     30                                                                                                                                                                                                                                                                                                                      127  VDDQL

I/O27R  31                                                                                                                                                                                                                                                                                                                      126  I/O8R

I/O27L  32                                                                                                                                                                                                                                                                                                                      125  I/O8L

I/O28R  33                                                                                                                                                                                                                                                                                                                      124  I/O7R

I/O28L  34                                                                                                                                                                                                                                                                                                                      123  I/O7L

VDDQR   35                                                                                                                                                                                                                                                                                                                      122  VSS

VSS     36                                                                                                                                                                                                                                                                                                                      121  VDDQR

I/O29R  37                                                                                                                                                                                                                                                                                                                      120  I/O6R

I/O29L  38                                                                                                                                                                                                                                                                                                                      119  I/O6L

I/O30R  39                                                                                                                                                                                                                                                                                                                      118  I/O5R

I/O30L  40                                                                                                                                                                                                                                                                                                                      117  I/O5L

VDDQL   41                                                                                                                                                                                                                                                                                                                      116  VSS

VSS     42                                                                                                                                                                                                                                                                                                                      115  VDDQL

I/O31R  43                                                                                                                                                                                                                                                                                                                      114  I/O4R

I/O31L  44                                                                                                                                                                                                                                                                                                                      113  I/O4L

I/O32R  45                                                                                                                                                                                                                                                                                                                      112  I/O3R

I/O32L  46                                                                                                                                                                                                                                                                                                                      111  I/O3L

VDDQR   47                                                                                                                                                                                                                                                                                                                      110  VSS

VSS     48                                                                                                                                                                                                                                                                                                                      109  VDDQR

I/O33R  49                                                                                                                                                                                                                                                                                                                      108  I/O2R

I/O33L  50                                                                                                                                                                                                                                                                                                                      107  I/O2L

I/O34R  51                                                                                                                                                                                                                                                                                                                      106  I/O1R

I/O34L  52                                                                                                                                                                                                                                                                                         100   101     102     103    105  I/O1L
                                                                                                                                                                                                                                                                                                                                104
           53    54     55      56      57   58   NC 59  NC 60  NC 61  NC 62  NC 63  NC 64  NC 65  NC 66  67    68    69    70    71   72   73   74    75    76    77    78    79    80   81   82   83   84    85   86    87    88      89       90   91   92   93   94   95   96   97   98   99

           VSS   VDDQL  I/O35R  I/O35L  VDD  VSS                                                          A13R  A12R  A11R  A10R  A9R  A8R  A7R  BE3R  BE2R  BE1R  BE0R  CE1R  CE0R  VDD  VDD  VSS  VSS  CLKR  OER  R/WR  ADSR  CNTENR  CNTRSTR  A6R  A5R  A4R  A3R  A2R  A1R  A0R  VDD  VSS  VSS  OPTR  I/O0L   I/O0R   VDDQL  VSS  4831 drw 02a

NOTES:
1. All VDD pins must be connected to 3.3V power supply.
2. All VDDQ pins must be connected to appropriate power supply: 3.3V if OPT pin for that port is set to VIH (3.3V), and 2.5V if OPT pin for that port is

    set to VIL (0V).
3. All VSS pins must be connected to ground supply.
4. Package body is approximately 28mm x 28mm x 3.5mm.
5. This package code is used to reference the package diagram.
6. This text does not indicate orientation of the actual part-marking.

                                                                                                                                                                   6.442
IDT70V3569S                                                                                              Industrial and Commercial Temperature Ranges
High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

Pin Names

      Left Port          Right Port            Names

CE0L, CE1L          CE0R, CE1R       Chip Enables
R/WL                R/WR             Read/Write Enable

OEL                 OER              Output Enable

A0L - A13L          A0R - A13R       Address

I/O0L - I/O35L      I/O0R - I/O35R   Data Input/Output

CLKL                CLKR             Clock

ADSL                ADSR             Address Strobe Enable

CNTENL              CNTENR           Counter Enable

CNTRSTL             CNTRSTR          Counter Reset                                             NOTES:
BE0L - BE3L         BE0R - BE3R      Byte Enables (9-bit bytes)                                1. VDD, OPTX, and VDDQX must be set to appropriate operating levels prior to
                                     Power (I/O Bus) (3.3V or 2.5V)(1)
       VDDQL               VDDQR     Option for selection VDDQX(1,2)                               applying inputs on the I/Os and controls for that port.
        OPTL                OPTR     Power (3.3V)(1)                                           2. OPTX selects the operating voltage levels for the I/Os and controls on that port.
                 VDD                 Ground (0V)
                 VSS                                                                               If OPTX is set to VIH (3.3V), then that port's I/Os and controls will operate at 3.3V
                                                                                  4831 tbl 01      levels and VDDQX must be supplied at 3.3V. If OPTX is set to VIL (0V), then that
                                                                                                   port's I/Os and controls will operate at 2.5V levels and VDDQX must be supplied
                                                                                                   at 2.5V. The OPT pins are independent of one another--both ports can operate
                                                                                                   at 3.3V levels, both can operate at 2.5V levels, or either can operate at 3.3V
                                                                                                   with the other at 2.5V.

Truth Table IRead/Write and Enable Control(1,2,3,4)

OE CLK CE0 CE1 BE3 BE2 BE1 BE0 R/W                          Byte 3                             Byte 2    Byte 1   Byte 0                     MODE
                                                            I/O27-35                           I/O18-26  I/O9-17  I/O0-8

X  H X X X X X X High-Z High-Z High-Z High-Z DeselectedPower Down

X                X       L      X    X      X       X   X   High-Z                             High-Z    High-Z   High-Z DeselectedPower Down

X                L       H      H    H      H       H   X   High-Z                             High-Z    High-Z   High-Z All Bytes Deselected

X                L       H      H    H      H       L   L   High-Z High-Z High-Z                                  DIN Write to Byte 0 Only

X                L       H      H    H      L       H   L   High-Z                             High-Z    DIN      High-Z Write to Byte 1 Only

X                L       H      H    L      H       H   L   High-Z                             DIN       High-Z High-Z Write to Byte 2 Only

X                L       H      L    H      H       H   L   DIN                                High-Z High-Z High-Z Write to Byte 3 Only

X                L       H      H    H      L       L   L   High-Z High-Z                                DIN      DIN Write to Lower 2 Bytes Only

X                L       H      L    L      H       H   L   DIN                                DIN       High-Z High-Z Write to Upper 2 bytes Only

X                L       H      L    L      L       L   L   DIN                                DIN       DIN      DIN Write to All Bytes

L                L       HHHHL                          H High-Z High-Z High-Z                                    DOUT Read Byte 0 Only

L                L       HHHL                       H H High-Z High-Z                                    DOUT     High-Z Read Byte 1 Only

L                L       HHL                H H H High-Z                                       DOUT      High-Z High-Z Read Byte 2 Only

L                L       HL          HHHH                   DOUT                               High-Z High-Z High-Z Read Byte 3 Only

L                L       HHHL                       L   H High-Z High-Z                                  DOUT     DOUT Read Lower 2 Bytes Only

L                L       H      L    L HHH                  DOUT                               DOUT      High-Z High-Z Read Upper 2 Bytes Only

L                L       H      L    L      L       LH      DOUT                               DOUT      DOUT     DOUT Read All Bytes

H                L       H      L    L      L       L   X   High-Z High-Z High-Z                                  High-Z Outputs Disabled

NOTES:                                                                                                                                              4831 tbl 02
1. "H" = VIH, "L" = VIL, "X" = Don't Care.
2. ADS, CNTEN, CNTRST = VIH.
3. OE is an asynchronous input signal.
4. It is possible to read or write any combination of bytes during a given access. A few representative samples have been illustrated here.

                                                            6.452
IDT70V3569S                                                                                         Industrial and Commercial Temperature Ranges
High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

Truth Table IIAddress Counter Control(1,2)

                 Previous Addr

Address Address Used CLK(6) ADS CNTEN CNTRST                                            I/O(3)                                 MODE

       X         X            0              X         X                 L(4)           DI/O(0) Counter Reset to Address 0

      An         X            An             L(4)      X                 H              DI/O (n) External Address Used

      An         Ap           Ap             H         H                 H              DI/O(p) External Address Blocked--Counter disabled (Ap reused)

       X         Ap Ap + 1                   H         L(5)              H              DI/O(p+1) Counter Enabled--Internal Address generation

NOTES:                                                                                                                                                  4831 tbl 03

1. "H" = VIH, "L" = VIL, "X" = Don't Care.
2. Read and write operations are controlled by the appropriate setting of R/W, CE0, CE1, BEn and OE.

3. Outputs are in Pipelined mode: the data out will be delayed by one cycle.
4. ADS and CNTRST are independent of all other memory control signals including CE0, CE1 and BEn
5. The address counter advances if CNTEN = VIL on the rising edge of CLK, regardless of all other memory control signals including CE0, CE1, BEn.

Recommended Operating                                                                   Recommended DC Operating
Temperature and Supply Voltage(1,2)                                                     Conditions with VDDQ at 2.5V

                              Ambient                                                   Symbol      Parameter                  Min. Typ.        Max.    Unit

          Grade               Temperature    GND             VDD                        VDD Core Supply Voltage                3.15 3.3         3.45    V

Commercial                    0OC to +70OC   0V 3.3V + 150mV                            VDDQ I/O Supply Voltage(3)             2.375 2.5        2.625   V

Industrial                   -40OC to +85OC  0V        3.3V + 150mV                     VSS Ground                             00               0       V

NOTES:                                                                   4831 tbl 04    VIH Input High Voltage(3)              1.7 ____ VDDQ + 125mV(2) V

1. Industrial temperature: for specific speeds, packages and powers contact your                (Address & Control Inputs)

sales office.                                                                           VIH Input High Voltage - I/O(3) 1.7 ____ VDDQ + 125mV(2) V

2. This is the parameter TA. This is the "instant on" case temperature.                                                        -0.3(1) ____

                                                                                        VIL Input Low Voltage                                   0.7     V

                                                                                        NOTES:                                                          4831 tbl 05a

                                                                                        1. VIL > -1.5V for pulse width less than 10 ns.

Absolute Maximum Ratings(1)                                                             2. VTERM must not exceed VDDQ + 125mV.

                                                                                        3. To select operation at 2.5V levels on the I/Os and controls of a given port, the

Symbol                    Rating             Commercial                  Unit           OPT pin for that port must be set to VIL (0V), and VDDQX for that port must be

                                             & Industrial                               supplied as indicated above.

VTERM(2)         Terminal Voltage            -0.5 to +4.6                V
                 with Respect to
                 GND                                                                    Recommended DC Operating
                                                                                        Conditions with VDDQ at 3.3V
TBIAS            Temperature                 -55 to +125                 oC

                 Under Bias                                                             Symbol      Parameter                  Min. Typ.        Max.    Unit

TSTG             Storage                     -65 to +150                 oC             VDD Core Supply Voltage                3.15 3.3         3.45    V

                 Temperature

IOUT             DC Output Current                 50                    mA             VDDQ I/O Supply Voltage(3)             3.15 3.3         3.45    V

                                                                         4831 tbl 06    VSS Ground                              00              0       V

NOTES:                                                                                                                         2.0 ____ VDDQ + 150mV(2) V

1. Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS may                VIH Input High Voltage

cause permanent damage to the device. This is a stress rating only and functional               (Address & Control Inputs)(3)

operation of the device at these or any other conditions above those indicated          VIH Input High Voltage - I/O(3)        2.0 ____ VDDQ + 150mV(2) V

in the operational sections of this specification is not implied. Exposure to absolute

maximum rating conditions for extended periods may affect reliability.                  VIL Input Low Voltage                  -0.3(1) ____     0.8     V

2. VTERM must not exceed VDD + 150mV for more than 25% of the cycle time or                                                                             4831 tbl 05b

4ns maximum, and is limited to < 20mA for the period of VTERM > VDD + 150mV.            NOTES:

                                                                                        1. VIL > -1.5V for pulse width less than 10 ns.

                                                                                        2. VTERM must not exceed VDDQ + 150mV.

                                                                                        3. To select operation at 3.3V levels on the I/Os and controls of a given port, the

                                                                                        OPT pin for that port must be set to VIH (3.3V), and VDDQX for that port must be

                                                                                        supplied as indicated above.

                                                                               6.462
IDT70V3569S                                                                       Industrial and Commercial Temperature Ranges
High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

Capacitance(1)

(TA = +25C, F = 1.0MHZ) PQFP ONLY

Symbol              Parameter          Conditions(2) Max. Unit

CIN Input Capacitance                  VIN = 3dV  8 pF

COUT(3) Output Capacitance             VOUT = 3dV 10.5 pF

NOTES:                                            4831 tbl 07

1. These parameters are determined by device characterization, but are not

production tested.

2. 3dV references the interpolated capacitance when the input and output switch

from 0V to 3V or from 3V to 0V.

3. COUT also references CI/O.

DC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range (VDD = 3.3V 150mV)

                                                                                                   70V3569S

Symbol                      Parameter                                        Test Conditions  Min.  Max. Unit
   |ILI|    Input Leakage Current(1)              VDDQ = Max., VIN = 0V to VDDQ
                                                  CE0 = VIH or CE1 = VIL, VOUT = 0V to VDDQ   ___            10   A
                                                  IOL = +4mA, VDDQ = Min.
   |ILO|    Output Leakage Current                IOH = -4mA, VDDQ = Min.                     ___            10   A
VOL (3.3V)  Output Low Voltage(2)                 IOL = +2mA, VDDQ = Min.
VOH (3.3V)  Output High Voltage(2)                IOH = -2mA, VDDQ = Min.                     ___   0.4           V
VOL (2.5V)  Output Low Voltage(2)
VOH (2.5V)  Output High Voltage(2)                                                            2.4            ___  V

                                                                                              ___   0.4           V

                                                                                              2.0            ___  V

NOTE:                                                                                                             4831 tbl 08
1. At VDD < - 2.0V input leakages are undefined.
2. VDDQ is selectable (3.3V/2.5V) via OPT pins. Refer to p.4 for details.

                                                                           6.472
IDT70V3569S                                                                                          Industrial and Commercial Temperature Ranges
High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

DC Electrical Characteristics Over the Operating
Temperature and Supply Voltage Range(3) (VDD = 3.3V 150mV)

                                                                                               70V3569S4       70V3569S5  70V3569S6
                                                                                               Com'l Only         Com 'l    Com 'l
                                                                                                                  & Ind      & Ind

S ym b ol  Param eter                         Test Condition                           Version Typ.(4) Max. Typ.(4) Max. Typ.(4) Max. Unit

IDD Dynam ic Op e rating CEL and CER= VIL,                                             COM'L S 375 460 285 360 245 310 mA

           Current (Bo th      Outputs Disab led ,

           P orts A ctive )    f = fMAX(1)                                             IND  S  ____      ____  285 415 245 360

ISB1 S tand b y Curre nt       CEL = CER = VIH                                         COM'L S 145 190 105 145            95   125 mA
          (Bo th P orts - TTL  f = fMAX(1)
          Le ve l Inp uts )
                                                                                       IND  S  ____      ____  105 175    95   150

ISB2 S tand b y Curre nt       CE"A" = VIL and CE"B" = VIH(5)                          COM'L S 265 325 190 260 175 225 mA
          (One Po rt - TTL
          Le ve l Inp uts )    A ctiv e P ort Outp uts Dis ab le d,                    IND  S  ____      ____  190 300 175 260
                               f= fMAX(1)

ISB3 Full S tandb y Current B oth P orts CEL and                                       COM'L S 6         15    6    15    6    15 mA

           (B o th P o rts - CM OS CER > VDD - 0.2V, VIN > V DD - 0.2V

           Le ve l Inp uts )   o r V IN < 0.2V , f = 0 (2)                             IND  S  ____      ____  6    30    6    30

ISB4 Full S tand b y Curre nt CE"A" < 0.2V and CE"B" > V DD - 0.2V(5) COM 'L S 265                       325   180  260   170  225 mA

           (One Po rt - CM OS V IN > V DD - 0.2V o r V IN < 0.2V, Ac tive

           Le ve l Inp uts )   P o rt, Ou tp uts Disab le d , f = fMAX(1)              IND  S  ____      ____  180 300 170 260

NOTES:                                                                                                                               4831 tbl 09

1. At f = fMAX, address and control lines (except Output Enable) are cycling at the maximum frequency clock cycle of 1/tCYC, using "AC TEST CONDITIONS" at input

levels of GND to 3V.

2. f = 0 means no address, clock, or control lines change. Applies only to input at CMOS level standby.

3. Port "A" may be either left or right port. Port "B" is the opposite from port "A".

4. VDD = 3.3V, TA = 25C for Typ, and are not production tested. IDD DC(f=0) = 120mA (Typ).

5. CEX = VIL means CE0X = VIL and CE1X = VIH

CEX = VIH means CE0X = VIH or CE1X = VIL

CEX < 0.2V means CE0X < 0.2V and CE1X > VCC - 0.2V
CEX > VCC - 0.2V means CE0X > VCC - 0.2V or CE1X - 0.2V

"X" represents "L" for left port or "R" for right port.

                                                                           6.482
   IDT70V3569S                                                                                           Industrial and Commercial Temperature Ranges
   High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM
                                                                                                                                               2.5V
AC Test Conditions

Input Pulse Levels (Address & Controls) GND to 3.0V/GND to 2.35V

   Input Pulse Levels (I/Os)               GND to 3.0V/GND to 2.35V                                                          833
                                                                                                                             5pF*
   Input Rise/Fall Times                   3ns

   Input Timing Reference Levels           1.5V/1.25V                                                    DATAOUT
                                                                                                                        770
   Output Reference Levels                 1.5V/1.25V

   Output Load                             Figures 1, 2, and 3

                                                                  4831 tbl 10

                                                                                                                                                  ,

                                                                                                                             3.3V

                                  50            50                                                    ,                      590
                                                                                                                             5pF*
DATAOUT                                                                        1.5V/1.25

                                           10pF                                       4831 drw 03        DATAOUT
                                           (Tester)                                                                     435

                                  Figure 1. AC Output Test load.

                                                                                                                                                                      ,
                                                                                                                                                    4831 drw 04

                                                                                                                Figure 2. Output Test Load
                                                                                                              (For tCKLZ, tCKHZ, tOLZ, and tOHZ).

                                                                                                                   *Including scope and jig.

                                           10.5pF is the I/O capacitance of this
                                           device, and 10pF is the AC Test Load
                                           Capacitance.

                                      7

                                      6

                                      5

                          tCD         4

                          (Typical, ns) 3

                                      2

                                      1                                      
                                                     
                                                                              80 100                    200          ,

                                           20.5 30 50

                                      -1

                                                                  Capacitance (pF)

                                                                                                         4831 drw 05

                                     Figure 3. Typical Output Derating (Lumped Capacitive Load).

                                                                     6.492
IDT70V3569S                                                           Industrial and Commercial Temperature Ranges
High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

AC Electrical Characteristics Over the Operating
Temperature Range (Read and Write Cycle Timing)(1,2)

(VDD = 3.3V 150mV, TA = 0C to +70C)

                                                70V3569S4                70V3569S5        70V3569S6
                                                Com'l Only                  Com'l           Com'l
                                                                            & Ind            & Ind

     Symbol                        Parameter    Min.            Max.  Min.  Max.       Min.                                                        Max.  Unit

tCYC2        Clock Cycle Time (Pipelined)       7.5             ____  10    ____       12                                                          ____  ns

tCH2         Clock High Time (Pipelined)        3               ____  4     ____       5                                                           ____  ns

tCL2         Clock Low Time (Pipelined)         3               ____  4     ____       5                                                           ____  ns

tR           Clock Rise Time                    ____            3     ____          3  ____                                                        3     ns

tF           Clock Fall Time                    ____            3     ____          3  ____                                                        3     ns

tSA          Address Setup Time                 1.8             ____  2.0   ____       2.0                                                         ____  ns

tHA          Address Hold Time                  0.7             ____  0.7   ____       1.0                                                         ____  ns

tSC          Chip Enable Setup Time             1.8             ____  2.0   ____       2.0                                                         ____  ns

tHC          Chip Enable Hold Time              0.7             ____  0.7   ____       1.0                                                         ____  ns

tSB          Byte Enable Setup Time             1.8             ____  2.0   ____       2.0                                                         ____  ns

tHB          Byte Enable Hold Time              0.7             ____  0.7   ____       1.0                                                         ____  ns

tSW          R/W Setup Time                     1.8             ____  2.0   ____       2.0                                                         ____  ns

tHW          R/W Hold Time                      0.7             ____  0.7   ____       1.0                                                         ____  ns

tSD          Input Data Setup Time              1.8             ____  2.0   ____       2.0                                                         ____  ns

tHD          Input Data Hold Time               0.7             ____  0.7   ____       1.0                                                         ____  ns

tSAD         ADS Setup Time                     1.8             ____  2.0   ____       2.0                                                         ____  ns

tHAD         ADS Hold Time                      0.7             ____  0.7   ____       1.0                                                         ____  ns

tSCN         CNTEN Setup Time                   1.8             ____  2.0   ____       2.0                                                         ____  ns

tHCN         CNTEN Hold Time                    0.7             ____  0.7   ____       1.0                                                         ____  ns

tSRST        CNTRST Setup Time                  1.8             ____  2.0   ____       2.0                                                         ____  ns

tHRST        CNTRST Hold Time                   0.7             ____  0.7   ____       1.0                                                         ____  ns
             Output Enable to Data Valid
tOE (1)                                         ____            4     ____          5  ____                                                        6     ns

tOLZ         Output Enable to Output Low-Z      0               ____  0     ____       0                                                           ____  ns

tOHZ         Output Enable to Output High-Z     1               4     1     4.5        1                                                           5     ns

tCD2         Clock to Data Valid (Pipelined)    ____            4.2   ____          5  ____                                                        6     ns

tDC          Data Output Hold After Clock High  1               ____  1     ____       1                                                           ____  ns

tCKHZ        Clock High to Output High-Z        1               3     1     4.5        1.5                                                         6     ns

tCKL Z       Clock High to Output Low-Z         1               ____  1     ____       1                                                           ____  ns

Port-to-Port Delay

tCO          Clock-to-Clock Offset              6               ____  8     ____       10                                                          ____  ns

NOTES:                                                                                                                                                   4831 tbl 11
1. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable (OE).

2. These values are valid for either level of VDDQ (3.3V/2.5V). See page 4 for details on selecting the desired I/O voltage levels for each port.

                                                6.1402
IDT70V3569S                                                                                           Industrial and Commercial Temperature Ranges
High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

Timing Waveform of Read Cycle for Pipelined Operation(2)

                                              tCYC2

                                 tCH2                tCL2

CLK

   CE0          tSC tHC                                                                                          tSC tHC
                tSB tHB
   CE1                                                                                                             (3)
BE(0-3)
                                                                                    tSB tHB

                                                                                      (5)

        R/W     tSW tHW                                    An + 1                   An + 2                       An + 3
ADDRESS(4)      tSA tHA

                  An

                                 (1 Latency)                       tCD2                      tDC
                                                    tCKLZ (1)                       Qn
DATAOUT                                                                                               Qn + 1                               Qn + 2 (5)
                                                                                                           tOHZ
                                                                                                                          tOLZ

       (1)

OE

                                                                                                                          tOE

NOTES:                                                                                                                                     4831 drw 06
1. OE is asynchronously controlled; all other inputs are synchronous to the rising clock edge.

2. ADS = VIL, CNTEN and CNTRST = VIH.

3. The output is disabled (High-Impedance state) by CE0 = VIH, CE1 = VIL, BEn = VIH following the next rising edge of the clock. Refer to

Truth Table 1.

4. Addresses do not have to be accessed sequentially since ADS = VIL constantly loads the address on the rising edge of the CLK; numbers

are for reference use only.

5. If BEn was HIGH, then the appropriate Byte of DATAOUT for Qn + 2 would be disabled (High-Impedance state).

Timing Waveform of a Multi-Device Pipelined Read(1,2)

                                       tCYC2

                                 tCH2  tCL2

CLK

                tSA tHA

ADDRESS(B1)                  A0               A1                   A2               A3                A4                  A5                           A6

                tSC tHC

CE0(B1)                                                            tSC tHC

DATAOUT(B1)                                          tCD2                  tCD2        tCKHZ                       tCD2  Q3
ADDRESS(B2)                                   A1                   Q0               Q1                           tCKLZ        tCKHZ

                tSA tHA                                               tDC              tDC            A4                  A5                           A6
                    A0
                                                                   A2               A3

                                                                   tSC tHC

CE0(B2)         tSC tHC

                                                                                                tCD2             tCKHZ              tCD2

DATAOUT(B2)                                                                                                  Q2                                    Q4
                                                                                        tCKLZ                                   tCKLZ

NOTES:                                                                                                                                            4831 drw 07

1. B1 Represents Device #1; B2 Represents Device #2. Each Device consists of one IDT70V3569 for this waveform,

     and are setup for depth expansion in this example. ADDRESS(B1) = ADDRESS(B2) in this situation.
2. BEn, OE, and ADS = VIL; CE1(B1), CE1(B2), R/W, CNTEN, and CNTRST = VIH.

                                                                            6.1412
IDT70V3569S                                                                                Industrial and Commercial Temperature Ranges
High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

Timing Waveform of Left Port Write to Pipelined
Right Port Read(1,2)

        CLKL        tSW tHW                                           NO
        R/WL                                                       MATCH
ADDRESSL            tSA tHA
    DATAINL         MATCH
                    tSD tHD
                    VALID

        CLKR                                    tCO(3)                            tCD2
        R/WR
ADDRESSR                          tSW tHW                                                                            NO
                                  tSA tHA                                                                         MATCH
                                  MATCH

DATAOUTR                                                                                                          VALID

                                                                                                                                tDC
                                                                                                                                                                      4831 drw 08

NOTES:

1. CE0, BEn, and ADS = VIL; CE1, CNTEN, and CNTRST = VIH.
2. OE = VIL for the Right Port, which is being read from. OE = VIH for the Left Port, which is being written to.

3. If tCO < minimum specified, then data from right port read is not valid until following right port clock cycle (ie, time from write to valid read on opposite port will

be tCO + 2 tCYC2 + tCD2). If tCO > minimum, then data from right port read is available on first right port clock cycle (ie, time from write to valid read on opposite

port will be tCO + tCYC + tCD2).

Timing Waveform of Pipelined Read-to-Write-to-Read
(OE = VIL)(2)
                                        tCYC2

                                  tCH2         tCL2

              CLK

              CE0   tSC tHC                                    tSW tHW
              CE1   tSB tHB
              BEn   tSW tHW
              R/W

        ADDRESS(3)     An                               An +1  An + 2              An + 2         An + 3                        An + 4
                    tSA tHA                                                       tSD tHD

        DATAIN                                                                     Dn + 2
                                                                          tCKHZ
                                  (1)                   tCD2                                                             tCKLZ  tCD2

        DATAOUT                                                Qn                                                                       Qn + 3

                                               READ                       NOP(4)           WRITE                                READ

                                                                                                                                        4831 drw 09

NOTES:

1. Output state (High, Low, or High-impedance) is determined by the previous cycle control signals.
2. CE0, BEn, and ADS = VIL; CE1, CNTEN, and CNTRST = VIH. "NOP" is "No Operation".
3. Addresses do not have to be accessed sequentially since ADS = VIL constantly loads the address on the rising edge of the CLK; numbers

     are for reference use only.

4. "NOP" is "No Operation." Data in memory at the selected address may be corrupted and should be re-written to guarantee data integrity.

                                                                          6.142
IDT70V3569S                                                                                                     Industrial and Commercial Temperature Ranges
High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

Timing Waveform of Pipelined Read-to-Write-to-Read (OE Controlled)(2)

                                                       tCYC2

                                      tCH2             tCL2

        CLK

        CE0                       tSC tHC                                  tSW tHW
        CE1                       tSB tHB
        BEn                       tSW tHW
        R/W

                             (3)     An                       An +1         An + 2                   An + 3     An + 4           An + 5
                                  tSA tHA                                  tSD tHD                   Dn + 3        tCKLZ
        ADDRESS                                                                                                                      tCD2
           DATAIN                                 (1)                                Dn + 2                                                     Qn + 4
                                                                  tCD2
         DATAOUT
                                                                          Qn (4)
                                                                           tOHZ

        OE

                                                       READ                                          WRITE                       READ     4831 drw 10

NOTES:

1. Output state (High, Low, or High-impedance) is determined by the previous cycle control signals.

2. CE0, BEn, and ADS = VIL; CE1, CNTEN, and CNTRST = VIH.

3. Addresses do not have to be accessed sequentially since ADS = VIL constantly loads the address on the rising edge of the CLK; numbers are for reference use

only.

4. This timing does not meet requirements for fastest speed grade. This waveform indicates how logically it could be done if timing so allows.

Timing Waveform of Pipelined Read with Address Counter Advance(1)

                                                       tCYC2

                                      tCH2             tCL2

        CLK

                                  tSA tHA

ADDRESS                           An

                                  tSAD tHAD

        ADS                                                                                          tSAD tHAD

        CNTEN                                                                                        tSCN tHCN

                                                                     tCD2

        DATAOUT Qx - 1(2)                                     Qx           Qn                        Qn + 1           Qn + 2(2)                 Qn + 3

                                                                     tDC

                                     READ                            READ WITH COUNTER                       COUNTER                READ
                                  EXTERNAL                                                                      HOLD                WITH
                                  ADDRESS                                                                                        COUNTER

                                                                                                                                                4831 drw 11

NOTES:

1. CE0, OE, BEn = VIL; CE1, R/W, and CNTRST = VIH.

2. If there is no address change via ADS = VIL (loading a new address) or CNTEN = VIL (advancing the address), i.e. ADS = VIH and CNTEN = VIH, then

        the data output remains constant for subsequent clocks.

                                                                                             6.1432
IDT70V3569S                                                                                             Industrial and Commercial Temperature Ranges
High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

Timing Waveform of Write with Address Counter Advance(1)

                                     tCYC2

                               tCH2         tCL2

CLK

                     tSA tHA

ADDRESS                  An

INTERNAL(3)                               An(7)                  An + 1                              An + 2          An + 3          An + 4
ADDRESS
                     tSAD tHAD
         ADS
     CNTEN                                  tSCN tHCN

    DATAIN           tSD tHD                     Dn + 1          Dn + 1          Dn + 2                      Dn + 3          Dn + 4
                        Dn
                           WRITE                         WRITE           WRITE                               WRITE WITH COUNTER
                        EXTERNAL                  WITH COUNTER COUNTER HOLD
                         ADDRESS                                                                                                                                     4831 drw 12

Timing Waveform of Counter Reset(2)

                                     tCYC2

                               tCH2       tCL2

           CLK

ADDRESS                                                                                                 tSA tHA            (4)               An + 2
                                                                                                           An
                                                                                                                            An + 1

INTERNAL(3)          Ax                                       0                                      1               An              An + 1
ADDRESS                                     tSW tHW

           R/W

ADS                                         tSAD tHAD

CNTEN                                       tSCN tHCN

                     tSRST tHRST

CNTRST                                      tSD tHD

DATAIN                                            D0

                (5)

DATAOUT                                                                                                      Q0              Q1              Qn

                               COUNTER(6)                WRITE       READ            READ                            READ           READ
                                 RESET                ADDRESS 0  ADDRESS 0       ADDRESS 1                       ADDRESS n ADDRESS n+1

NOTES:                                                                                                                                       4831 drw 13
1. CE0, BEn, and R/W = VIL; CE1 and CNTRST = VIH.

2. CE0, BEn = VIL; CE1 = VIH.

3. The "Internal Address" is equal to the "External Address" when ADS = VIL and equals the counter output when ADS = VIH.
4. Addresses do not have to be accessed sequentially since ADS = VIL constantly loads the address on the rising edge of the CLK; numbers are for reference

use only.

5. Output state (High, Low, or High-impedance) is determined by the previous cycle control signals.

6. No dead cycle exists during counter reset. A READ or WRITE cycle may be coincidental with the counter reset cycle: ADDR 0 will be accessed. Extra cycles

are shown here simply for clarification.

7. CNTEN = VIL advances Internal Address from `An' to `An +1'. The transition shown indicates the time required for the counter to advance. The `An +1'Address is

written to during this cycle.

                                                                         6.1442
IDT70V3569S                                                                                     Industrial and Commercial Temperature Ranges
High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

Functional Description                                                              Depth and Width Expansion

   The IDT70V3569 provides a true synchronous Dual-Port Static RAM                     The IDT70V3569 features dual chip enables (refer to Truth
interface. Registered inputs provide minimal set-up and hold times on               Table I) in order to facilitate rapid and simple depth expansion with no
address, data, and all critical control inputs. All internal registers are clocked  requirements for external logic. Figure 4 illustrates how to control the
on the rising edge of the clock signal, however, the self-timed internal write      various chip enables in order to expand two devices in depth.
pulse is independent of the LOW to HIGH transition of the clock signal.
                                                                                       The IDT70V3569 can also be used in applications requiring expanded
   An asynchronous output enable is provided to ease asyn-                          width, as indicated in Figure 4. Through combining the control signals, the
chronous bus interfacing. Counter enable inputs are also provided to stall          devices can be grouped as necessary to accommodate applications
the operation of the address counters for fast interleaved                          needing 72-bits or wider.
memory applications.

   A HIGH on CE0 or a LOW on CE1 for one clock cycle will power down
the internal circuitry to reduce static power consumption. Multiple chip
enables allow easier banking of multiple IDT70V3569s for depth expan-
sion configurations. Two cycles are required with CE0 LOW and CE1
HIGH to re-activate the outputs.

A15

     IDT70V3569      CE0                                                            IDT70V3569      CE0

                     CE1 VDD                                                                        CE1 VDD

     Control Inputs                                                                 Control Inputs

     IDT70V3569      CE1                                                            IDT70V3569      CE1

                     CE0                                                                            CE0      BE,
                                                                                                             R/W,
     Control Inputs                                                                 Control Inputs           OE,

                                                                                                4831 drw 14  CLK,
                                                                                                             ADS,
     Figure 4. Depth and Width Expansion with IDT70V3569                                                     CNTRST,
                                                                                                             CNTEN

                          6.1452
  IDT70V3569S                                                         Industrial and Commercial Temperature Ranges
  High-Speed 16K x 36 Dual-Port Synchronous Pipelined Static RAM

Ordering Information

IDT XXXXX       A  99            A           A
        Device               Package    Process/
         Type   Power Speed           Temperature
                                          Range

                                                                  Blank Commercial (0C to +70C)
                                                                      Industrial (-40C to +85C)
                                                                  I

                                                                  BF  208-pin fpBGA (BF-208)
                                                                  DR
                                                                  BC  208-pin PQFP (DR-208)
                                                                      256-pin BGA (BC-256)

                                                                  4   Commercial Only                      Speed in nanoseconds
                                                                  5   Commercial & Industrial
                                                                  6
                                                                      Commercial & Industrial

                                                                  S   Standard Power

                                                                                                                                                                                             ,

                                                                  70V3569 576Kbit (16K x 36-Bit) Synchronous Dual-Port RAM

                                                                                                                                                                  4831 drw 15A

Datasheet Document History

1/8/99:         Initial Public Release
3/12/99:        Added fpBGA package
4/28/99:        Fixed typo on page 10
6/8/99:         Changed drawing format
                Page 2 Changed package body dimensions
6/15/99:        Page 3 Fixed typo
8/4/99:         Page 5 Deleted note 6 for Table II
                Page 2 Fixed typographical error
10/14/99:       Page 6 Improved power number
10/19/99:       Upgraded speed to 133MHz, added 2.5V I/O capability
11/12/99:       Page 4 Corrected I/O numbers in Truth Table I
4/10/00:        Replaced IDT logo
1/12/01:        Added new BGA packages, added full 2.5V interface capability
                Page 6 Updated Truth Table II
4/10/01:
                          Increated storage temperature parameter
                          Clarified TA Parameter
                Page 8 DC Electrical parameterschanged wording from "open" to "disabled"
                          Removed note 7 on DC Electrical Characteristics table
                Removed Preliminary status
                Added Industrial Temperature Ranges and removed related notes

                   CORPORATE HEADQUARTERS          for SALES:                                              for Tech Support:
                   2975 Stender Way                800-345-7015 or 408-727-5166                            831-754-4613
                   Santa Clara, CA 95054           fax: 408-492-8674                                       DualPortHelp@idt.com
                                                   www.idt.com

                             The IDT logo is a registered trademark of Integrated Device Technology, Inc.

                                           6.1462
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