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IDT7005L

器件型号:IDT7005L
器件类别:存储   
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

8KX8 DUAL-PORT SRAM, 35ns, PQCC68

8KX8 双端口静态随机存储器, 35ns, PQCC68

参数
IDT7005L功能数量 1
IDT7005L端子数量 68
IDT7005L最大工作温度 70 Cel
IDT7005L最小工作温度 0.0 Cel
IDT7005L最大供电/工作电压 5.5 V
IDT7005L最小供电/工作电压 4.5 V
IDT7005L额定供电电压 5 V
IDT7005L最大存取时间 35 ns
IDT7005L加工封装描述 0.950 X 0.950 INCH, 0.120 INCH HEIGHT, PLASTIC, LCC-68
IDT7005L状态 ACTIVE
IDT7005L工艺 CMOS
IDT7005L包装形状 SQUARE
IDT7005L包装尺寸 CHIP CARRIER
IDT7005L表面贴装 Yes
IDT7005L端子形式 J BEND
IDT7005L端子间距 1.27 mm
IDT7005L端子涂层 TIN LEAD
IDT7005L端子位置 QUAD
IDT7005L包装材料 PLASTIC/EPOXY
IDT7005L温度等级 COMMERCIAL
IDT7005L内存宽度 8
IDT7005L组织 8K X 8
IDT7005L存储密度 65536 deg
IDT7005L操作模式 ASYNCHRONOUS
IDT7005L位数 8192 words
IDT7005L位数 8K
IDT7005L内存IC类型 DUAL-PORT SRAM
IDT7005L串行并行 PARALLEL

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IDT7005L器件文档内容

                                          HIGH-SPEED                                                                                      IDT7005S/L
                                          8K x 8 DUAL-PORT
                                          STATIC RAM

Integrated Device Technology, Inc.

FEATURES:                                                                                  Busy and Interrupt Flags
                                                                                           On-chip port arbitration logic
True Dual-Ported memory cells which allow simulta-                                       Full on-chip hardware support of Semaphore signaling
   neous access of the same memory location
                                                                                             between ports
High-speed access                                                                        Fully asynchronous operation from either port
   -- Military: 20/25/35/55/70ns (max.)                                                    Devices are capable of withstanding greater than 2001V
   -- Commercial:15/17/20/25/35/55ns (max.)
                                                                                             electrostatic discharge
Low-power operation                                                                      Battery backup operation--2V data retention
   -- IDT7005S                                                                            TTL-compatible, single 5V (10%) power supply
        Active: 750mW (typ.)                                                               Available in 68-pin PGA, 68-pin quad flatpack, 68-pin
        Standby: 5mW (typ.)
   -- IDT7005L                                                                               PLCC, and a 64-pin TQFP
        Active: 750mW (typ.)                                                               Industrial temperature range (40C to +85C) is avail-
        Standby: 1mW (typ.)
                                                                                             able, tested to military electrical specifications
IDT7005 easily expands data bus width to 16 bits or
   more using the Master/Slave select when cascading                                      DESCRIPTION:
   more than one device
                                                                                             The IDT7005 is a high-speed 8K x 8 Dual-Port Static RAM.
M/S = H for BUSY output flag on Master,                                                 The IDT7005 is designed to be used as a stand-alone Dual-
   M/S = L for BUSY input on Slave                                                        Port RAM or as a combination MASTER/SLAVE Dual-Port

FUNCTIONAL BLOCK DIAGRAM

                         OEL                                                                                                              OER

                        WCEL                                                                                                              WCER

                        R/ L                                                                                                              R/ R

I/O0L- I/O7L                                                                       I/O                   I/O                                     I/O0R-I/O7R
                                                                                 Control               Control
BUSYL(1,2)                                                                                                                                     BUSYR(1,2)
                                          Address                                            MEMORY                        Address
         A12L                             Decoder                                             ARRAY                        Decoder                A12R
          A0L                                                                                                                                     A0R
                                                                             13           ARBITRATION           13
NOTES:                                                                                     INTERRUPT                                           SEMR
1. (MASTER):                                 CEL                                          SEMAPHORE                     CER                                 (2)
                                                                                               LOGIC                                                INTR
    BUSY is output;                           OEL                                                                      W OER                        2738 drw 01
    (SLAVE): BUSY
    is input.                               W R/ L                                                                          R/ R          OCTOBER 1996
2. BUSY outputs
    and INT outputs     SEML                                                              M/S                                                            DSC-2738/6
    are non-tri-stated         (2)
    push-pull.          INTL                                                                                                                                        1

The IDT logo is a registered trademark of Integrated Device Technology, Inc.

MILITARY AND COMMERCIAL TEMPERATURE RANGES

1996 Integrated Device Technology, Inc.  For latest information contact IDT's web site at www.idt.com or fax-on-demand at 408-492-8391.

                                                                                       6.06
IDT7005S/L                                                                                                    MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

RAM for 16-bit-or-more word systems. Using the IDT MAS-                              ogy, these devices typically operate on only 750mW of power.
TER/SLAVE Dual-Port RAM approach in 16-bit or wider                                  Low-power (L) versions offer battery backup data retention
memory system applications results in full-speed, error-free                         capability with typical power consumption of 500W from a 2V
operation without the need for additional discrete logic.                            battery.

   This device provides two independent ports with separate                             The IDT7005 is packaged in a ceramic 68-pin PGA, a 68-
control, address, and I/O pins that permit independent,                              pin quad flatpack, a 68-pin PLCC and a 64-pin Thin Plastic
asynchronous access for reads or writes to any location in                           Quad Flatpack (TQFP). Military grade product is manufac-
                                                                                     tured in compliance with the latest revision of MIL-STD-883,
memory. An automatic power down feature controlled by CE                             Class B, making it ideally suited to military temperature
                                                                                     applications demanding the highest level of performance and
permits the on-chip circuitry of each port to enter a very low                       reliability.
standby power mode.

   Fabricated using IDT's CMOS high-performance technol-

PIN CONFIGURATIONS (1,2)

INDEX      I/O1L
              I/O0L
                  N/C

                 OELW

                          R/ L

                          SEML

                          CEL

                                     N/C
                                         N/C
                                             VCC
                                                A12L
                                                    A11L
                                                        A10L
                                                            A9L
                                                               A8L
                                                                   A7L
                                                                       A6L

           9 8 7 6 5 4 3 2 1 68 67 66 65 64 63 62 61

I/O2L  10                               60                                  A5L
I/O3L                                                                       A4L
I/O4L  11                               59                                  A3L
I/O5L                                                                       A2L
GND    12                               58                                  A1L
I/O6L                                                                       A0L
I/O7L  13                               57
VCC                                                                        INTL
GND    14  IDT7005                      56
I/O0R                                                                       BUSYL
I/O1R  15  J68-1                        55
I/O2R                                                                       GND
VCC   16  F68-1                        54
I/O3R                                                                       M/S
I/O4R  17                               53                                  BUSYR
I/O5R
I/O6R  18  PLCC / FLATPACK              52                                  INTR

       19  TOP VIEW (3)                 51                                  A0R
                                                                            A1R
       20                               50                                  A2R
                                                                            A3R
       21                               49                                  A4R

       22                               48

       23                               47

       24                               46

       25                               45

       26                               44

       27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43

       I/O7R                                                            2738 drw 02                               I/O1L  I/O0L  OEL  R/ LW  60 SEML               VCC  A12L  A11L  A10L
          N/C
                                                                                                                                                     CEL     N/C                         A9L  A8L  A7L  A6L  A5L
           OERW

                  R/ R

                   SEMR

                   CER

                             N/C
                                 N/C
                                     GND
                                         A12R
                                             A11R
                                                A10R
                                                    A9R
                                                        A8R
                                                            A7R
                                                                A6R
                                                                   A5R

                                                                                                       INDEX

                                                                                                       I/O2L  1   64     63     62   61              59      58   57   56    55    54    53   52   51   50   49   48

                                                                                                                                                                                                                      A4L

                                                                                                       I/O3L  2                                                                                                   47  A3L

                                                                                                       I/O4L  3                                                                                                   46  A2L

                                                                                                       I/O5L  4                                                                                                   45  A1L

                                                                                                       GND    5                                                                                                   44  A0L

                                                                                                       I/O6L  6                                         IDT7005                                                   43  INTL
                                                                                                                                                         PN-64
                                                                                                       I/O7L  7                                                                                                   42 BUSYL
                                                                                                                                                          TQFP
                                                                                                       VCC    8                                      TOP VIEW (3)                                                 41  GND

                                                                                                       GND    9                                                                                                   40  M/S

                                                                                                       I/O0R  10                                                                                                  39 BUSYR

                                                                                                       I/O1R  11                                                                                                  38  INTR

                                                                                                       I/O2R  12                                                                                                  37  A0R

                                                                                                       VCC    13                                                                                                  36  A1R

                                                                                                       I/O3R  14                                                                                                  35  A2R

                                                                                                       I/O4R  15                                                                                                  34  A3R

                                                                                                       I/O5R  16  17     18     19   20     21       CER 22  23   24   25    26    27    28   29   30   31   32   33  A4R

                                                                                                                 I/O6R   I/O7R  OER R/ RW   SEMR             N/C  GND  A12R  A11R  A10R  A9R  A8R  A7R  A6R  A5R      2738 drw 03

NOTES:                                                                                                                                                                                                                             2
1. All Vcc pins must be connected to the power supply.
2. All GND pins must be connected to the ground supply.
3. This text does not indicate orientation of the the actual part-marking.

                                                                                                 6.06
IDT7005S/L                                                                       MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

PIN CONFIGURATIONS (CON'T.)(1,2)

          51 50 48 46 44 42 40 38 36

11           A5L A4L A2L A0L BUSYL M/S INTR A1R A3R

      53 52 49 47 45 43 41 39 37 35 34

10 A7L A6L A3L A1L INTL GND BUSYR A0R A2R A4R A5R

      55 54                                                                   32 33
09 A9L A8L                                                                    A7R A6R

      57 56                                                                   30 31
08 A11L A10L                                                                  A9R A8R

      59 58                       IDT7005                                     28 29
07 VCC A12L                         G68-1                                     A11R A10R

      61 60                    68-PIN PGA                                     26 27
06 N/C N/C                     TOP VIEW(3)                                    GND A12R

      63 62                                                                   24 25
                                                                              N/C N/C
05 SEML CEL

      65 64                                                                   22 23

W 04 OEL R/ L                                                                 SEMR CER

      67 66                                                                   20 21
03 I/O0L N/C
                                                                              W OER R/ R

       68 1     3     5     7     9        11 13 15 18 19

02 I/O1L I/O2L I/O4L GND I/O7L GND I/O1R VCC I/O4R I/O7R N/C

          2     4     6     8     10 12 14 16 17

01        I/O3L I/O5L I/O6L VCC I/O0R I/O2R I/O3R I/O5R I/O6R

       A     B     C     D     E        F  G                         H     J  K           L

INDEX

                                                                                       2738 drw 04

NOTES:
1. All VCC pins must be connected to power supply.
2. All GND pins must be connected to ground supply.
3. This text does not indicate oriention of the actual part-marking

                                                                        PIN NAMES

                                                                               Left Port        Right Port              Names
                                                                                                              Chip Enable
                                                                           CEL                 CER            Read/Write Enable
                                                                           R/WL                R/WR           Output Enable
                                                                           OEL                 OER            Address
                                                                                                              Data Input/Output
                                                                           A0L A12L          A0R A12R     Semaphore Enable
                                                                                                              Interrupt Flag
                                                                           I/O0L I/O7L       I/O0R I/O7R  Busy Flag
                                                                                                              Master or Slave Select
                                                                           SEML               SEMR            Power
                                                                           INTL               INTR            Ground
                                                                           BUSYL              BUSYR
                                                                                          M/S                                                       2738 tbl 01

                                                                                          VCC

                                                                                          GND

                                                                     6.06                                     3
IDT7005S/L                                                                              MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

TRUTH TABLE I NON-CONTENTION READ/WRITE CONTROL

            Inputs(1)                        Outputs

CE       R/W      OE   SEM                   I/O0-7                                          Mode

H        X          X  H High-Z                              Deselected: Power-Down

L        L          X  H DATAIN                              Write to Memory

L        H          L  H DATAOUT                             Read Memory

X        X          H  X High-Z                              Outputs Disabled

NOTE:                                                                                                                                    2738 tbl 02
1. A0L -- A12L is not equal to A0R -- A12R.

TRUTH TABLE II SEMAPHORE READ/WRITE CONTROL(1)

            Inputs                           Outputs

CE       R/W      OE   SEM                   I/O0-7                                          Mode

H        H          L  L DATAOUT                             Read in Semaphore Flag Data 0ut

H        u          X  L DATAIN                              Write I/O0 into Semaphore Flag

L        X          X  L                     --              Not Allowed

NOTE:                                                                                                                                    2738 tbl 03
1. There are eight semaphore flags written to via I/O0 and read from I/O0 - I/O15. These eight semaphores are addressed by A0 - A2.

ABSOLUTE MAXIMUM RATINGS(1)                                               RECOMMENDED OPERATING
                                                                          TEMPERATURE AND SUPPLY VOLTAGE
Symbol        Rating   Commercial Military Unit

VTERM(2) Terminal Voltage 0.5 to +7.0 0.5 to +7.0 V                                              Ambient
               with Respect
               to GND                                                          Grade               Temperature            GND            VCC

                                                                              Military             55C to +125C        0V         5.0V 10%

TA       Operating        0 to +70 55 to +125 C                             Commercial           0C to +70C           0V         5.0V 10%

         Temperature                                                                                                                     2738 tbl 05

TBIAS    Temperature   55 to +125 65 to +135 C                         RECOMMENDED DC OPERATING
         Under Bias                                                       CONDITIONS

TSTG     Storage       55 to +125 65 to +150 C
         Temperature
                                                                              Symbol         Parameter              Min. Typ. Max. Unit

IOUT     DC Output          50                           50  mA                VCC        Supply Voltage            4.5 5.0 5.5 V

         Current                                                               GND Supply Voltage                   0          0        0V

NOTES:                                                       2738 tbl 04       VIH        Input High Voltage        2.2        -- 6.0(2) V

1. Stresses greater than those listed under ABSOLUTE MAXIMUM                              Input Low Voltage 0.5(1) --

RATINGS may cause permanent damage to the device. This is a stress             VIL                                                   0.8 V

rating only and functional operation of the device at these or any other  NOTES:
                                                                          1. VIL > -1.5V for pulse width less than 10ns.
conditions above those indicated in the operational sections of this      2. VTERM must not exceed Vcc + 0.5V.                           2738 tbl 06

specification is not implied. Exposure to absolute maximum rating

conditions for extended periods may affect reliability.

2. VTERM must not exceed Vcc + 0.5V for more than 25% of the cycle time

or 10% maximum, and is limited to < 20mA for the period of VTERM > Vcc    CAPACITANCE(1)

+ 0.5V.                                                                   (TA = +25C, f = 1.0MHz) TQFP PACKAGE

                                                                              Symbol         Parameter              Conditions(2) Max. Unit

                                                                              CIN       Input Capacitance VIN = 3dV                  9        pF

                                                                              COUT      Output                      VOUT = 3dV       10       pF
                                                                                        Capacitance

                                                                          NOTES:                                                         2738 tbl 07

                                                                          1. This parameter is determined by device characterization but is not

                                                                               production tested.

                                                                          2. 3dv references the interpolated capacitance when the input and output

                                                                               signals switch from 0V to 3V or from 3V to 0V.

                                                                 6.06                                                                         4
IDT7005S/L                                                                            MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

DC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE (VCC = 5.0V 10%)

                                                                                            IDT7005S           IDT7005L

Symbol              Parameter                                    Test Conditions      Min.  Max.               Min.    Max.       Unit
|ILI|   Input Leakage Current(1)                         VCC = 5.5V, VIN = 0V to VCC   --    10                 --       5         A
                                                                                                                                   A
|ILO|   Output Leakage Current                           CE = VIH, VOUT = 0V to VCC   --                  10   --        5         V
                                                                                                                                   V
VOL     Output Low Voltage                               IOL = 4mA                    --                  0.4  --      0.4
                                                                                                                                2738 tbl 08
VOH     Output High Voltage                              IOH = -4mA                   2.4                 --   2.4     --

NOTE:
1. At Vcc < 2.0V input leakages are undefined.

DC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(1) (VCC = 5.0V 10%)

                                                                                  7005X15 7005X17             7005X20  7005X25
                                                                                 Com'l. Only Com'l. Only
Symbol Parameter             Test                                   Version Typ.(2) Max. Typ.(2) Max.     Typ.(2) Max. Typ.(2) Max. Unit
                             Condition

ICC Dynamic Operating CE = VIL, Outputs Open                MIL. S -- -- -- -- 160 370 155 340 mA
                                                                     L -- -- -- -- 150 320 145 280
        Current           SEM = VIH
                                                            COM. S 170 310 170 310 160 290 155 265
        (Both Ports Active) f = fMAX(3)                              L 160 260 160 260 150 240 145 220

ISB1 Standby Current      CEL = CER = VIH                   MIL. S -- -- -- -- 20 90 16 80 mA

        (Both Ports -- TTL SEMR = SEML = VIH                         L -- -- -- -- 10 70 10 65

        Level Inputs      f = fMAX(3)                       COM. S 20 60 20 60 20 60 16 60

                                                                     L 10 60 10 50 10 50 10 50

ISB2 Standby Current      CE"A"=VIL and CE"B"=VIH(5) MIL. S --                        ----  -- 95 240 90 215 mA

        (One Port -- TTL  Active Port Outputs Open                   L -- -- -- -- 85 210 80 180
        Level Inputs)
                          f = fMAX(3)                       COM. S 105 190 105 190 95 180 90 170

                          SEMR = SEML > VIH                          L 95 160 95 160 85 150 80 140

ISB3 Full Standby Current Both Ports CEL and                MIL. S -- -- -- -- 1.0 30 1.0 30 mA
         (Both Ports -- All CER > VCC - 0.2V(5)                      L -- -- -- -- 0.2 10 0.2 10

        CMOS Level Inputs) VIN > VCC - 0.2V or              COM. S 1.0 15 1.0 15 1.0 15 1.0 15
                                      VIN < 0.2V, f = 0(4)
                                                                     L 0.2 5 0.2            5 0.2 5 0.2 5

                          SEMR = SEML > VCC - 0.2V

ISB4 Full Standby Current CE"B" < 0.2V and                  MIL. S -- -- -- -- 90 225 85 200 mA

        (One Port -- All  CE"B" > VCC - 0.2v

        CMOS Level Inputs) SEMR = SEML > VCC - 0.2V                  L -- -- -- -- 80 200 75 170

                          VIN > VCC - 0.2V or               COM. S 100 170 100 170 90 155 85 145

                          VIN < 0.2V

                          Active Port Outputs Open,                  L 90 140 90 140 80 130 75 120
                          f = fMAX(3)

NOTES:                                                                                                                          2738 tbl 09

1. "X" in part numbers indicates power rating (S or L).

2. VCC = 5V, TA = +25C, and are not production tested. ICC DC = 120mA typ.)

3. At f = fMAX, address and I/O'S are cycling at the maximum frequency read cycle of 1/tRC, and using "AC Test Conditions" of input levels of GND to 3V.

4. f = 0 means no address or control lines change.

5. Port "A"may be either left or right port. Port "B" is the port opposite port "A".

                                                                     6.06                                                       5
IDT7005S/L                                                                                MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

DC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(1)(Cont'd.) (VCC = 5.0V 10%)

                                                                                              7005X35             7005X55      7005X70
                                                                                          Typ.(2) Max.
                                                       Test                                                                    Mil. Only
                                                    Condition
Symbol   Parameter                                             Version                                     Typ.(2) Max. Typ.(2) Max. Unit

ICC Dynamic Operating          CE = VIL, Outputs Open          MIL.                    S 150 300                  150 300 140 300 mA
          Current              SEM = VIH                                                                          140 250 130 250
                               f = fMAX(3)                                             L 140 250
          (Both Ports Active)                                                                                     150 250 -- --
                                                               COM'L. S 150 250                                   140 210 -- --
                                                                             L 140 210

ISB1 Standby Current           CEL = CER = VIH                 MIL.                    S 13            80         13 80 10 80 mA
           (Both Ports -- TTL  = SEMR SEML = VIH                                                                  10 65 10 65
           Level Inputs)                                                               L 10            65
                                                                                                                  13 60 -- --
ISB2 Standby Current           f = fMAX(3)                     COM'L. S 13                             60         10 50 -- --

                                                                                       L 10            50         85 190 80 190 mA

                               CE"A"=VIL and CE"B"=VIL(5) MIL.                         S 85 190

         (One Port -- TTL      Active Port Outputs Open                                L 75 160                   75 160 70 160
         Level Inputs)                                                                                            85 155 -- --
                               f = fMAX(3)                     COM'L. S 85 155

                               SEMR = SEML = VIH                                       L 75 130                   75 130 --            --

ISB3 Full Standby Current      Both Ports CEL and              MIL.                    S 1.0 30                   1.0 30 1.0 30 mA
           (Both Ports -- All  CER > VCC - 0.2V
                                                                                       L 0.2 10                   0.2 10 0.2 10

         CMOS Level Inputs)    VIN > VCC - 0.2V or             COM'L. S 1.0 15                                    1.0 15 -- --
                               VIN < 0.2V, f = 0(4)
                                                                                       L 0.2           5          0.2 5        --      --

                               SEMR = SEML > VCC - 0.2V

ISB4 Full Standby Current      One Port CE"A" < 0.2V           MIL.                    S 80 175                   80 175 75 175 mA
           (One Port -- All    CE"B" > VCC - 0.2V(5)                                                              70 150 65 150
                                                                                                                  80 135 -- --
           CMOS Level Inputs)  SEMR = SEML > VCC - 0.2V                                L 70 150
                                                                                                                  80 110 -- --
                               VIN > VCC - 0.2V or             COM'L. S 80 135

                               VIN < 0.2V

                               Active Port Outputs Open,                               L 70 110
                               f = fMAX(3)

NOTES:                                                                                                                                     2738 tbl 10

1. "X" in part numbers indicates power rating (S or L).
2. VCC = 5V, TA = +25C and are not production tested. ICC DC = 120mA (typ.)

3. At f = fMAX, address and I/O'S are cycling at the maximum frequency read cycle of 1/tRC, and using "AC Test Conditions" of input levels of GND to 3V.

4. f = 0 means no address or control lines change.

5. Port "A" may be either left or right port. Port "B" is the port opposite port "A".

DATA RETENTION CHARACTERISTICS OVER ALL TEMPERATURE RANGES (L Version Only)

(VLC = 0.2V, VHC = VCC - 0.2V)(4)

Symbol        Parameter                                        Test Condition                             Min.    Typ.(1)      Max. Unit

VDR      VCC for Data Retention                                VCC = 2V                                    2.0    --               --      V
ICCDR    Data Retention Current                                                                             --
                                                               CE > VHC                   MIL.              --    100          4000 A
tCDR(3)  Chip Deselect to Data Retention Time                                             COM'L.            0
tR(3)    Operation Recovery Time                               VIN > VHC or  VLC                          tRC(2)  100          1500

                                                               SEM > VHC                                          --               --      ns

                                                                                                                  --               --      ns

NOTES:                                                                                                                                     2738 tbl 11

1. TA = +25C, VCC = 2V, and are not production tested.
2. tRC = Read Cycle Time
3. This parameter is guaranteed by device characteriation, but is not production tested.

DATA RETENTION WAVEFORM

         VCC                               4.5V     DATA RETENTION MODE                   4.5V
                                        tCDR               VDR  2V                            tR
                                                                                                  VIH
         CE                                                      VDR

                               VIH

                                                                                                                  2738 drw 05

                                                               6.06                                                                            6
IDT7005S/L                                                                             MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

AC TEST CONDITIONS                       GND to 3.0V                           DATAOUT                    5V          DATAOUT                5V
                                           5ns Max.                                                            1250                     775        1250
    Input Pulse Levels                        1.5V                                 BUSY                         30pF
    Input Rise/Fall Times                     1.5V                                    INT                                                           5pF
    Input Timing Reference Levels
    Output Reference Levels             Figure 1 and 2                                           775
    Output Load
                                                                  2738 tbl 12
                                                                                                                                                                          2738 drw 06
                                                                               Figure 1. AC Output Test Load
                                                                                                                            Figure 2. Output Load
                                                                                                                            (For tLZ, tHZ, tWZ, tOW)

                                                                                                                              Including scope and jig

AC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(4)

Symbol      Parameter                            IDT7005X15                        IDT7005X17             IDT7005X20        IDT7005X25
                                                 Com'l. Only                       Com'l. Only            Min. Max.         Min. Max. Unit
                                                  Min. Max.                        Min. Max.

READ CYCLE

tRC     Read Cycle Time                          15 --                             17                 --  20          --    25               -- ns

tAA     Address Access Time                      -- 15                             --                 17  --          20    --               25 ns
                                                 -- 15
tACE    Chip Enable Access Time(3)                                                 --                 17  --          20    --               25 ns

tAOE    Output Enable Access Time                -- 10                             --                 10  --          12    --               13 ns

tOH     Output Hold from Address Change          3                                 3                  --  3           --    3                -- ns
                                                 3--
tLZ     Output Low-Z Time(1, 2)                                                    3                  --  3           --    3                -- ns
                                                         10
tHZ     Output High-Z Time(1, 2)                 0                                 --                 10  --          12    --               15 ns

tPU     Chip Enable to Power Up Time(2)                  15                        0                  --  0           --    0                -- ns

tPD     Chip Disable to Power Down Time(2)                                         --                 17  --          20    --               25 ns

tSOP    Semaphore Flag Update Pulse (OE or SEM) 10                                 10                 --  10          --    10               -- ns

tSAA    Semaphore Address Access Time                                          15  --                 17  --          20    --               25 ns

                                                                                   IDT7005X35 IDT7005X55                    IDT7005X70
                                                                                                                              Mil. Only
Symbol                             Parameter                                       Min. Max. Min.                     Max.
                                                                                                                            Min. Max. Unit
                                                                                                                       --
READ CYCLE                                                                                                             55
                                                                                                                       55
tRC     Read Cycle Time                                                            35                 --  55           30   70               -- ns
                                                                                                                       --
tAA     Address Access Time                                                        --                 35  --           --   --               70 ns
                                                                                                                       25
tACE    Chip Enable Access Time(3)                                                 --                 35  --           --   --               70 ns
                                                                                                                       50
tAOE    Output Enable Access Time                                                  --                 20  --           --   --               35 ns
                                                                                                                       55
tOH     Output Hold from Address Change                                            3                  --  3                 3                -- ns

tLZ     Output Low-Z Time(1, 2)                                                    3                  --  3                 3                -- ns

tHZ     Output High-Z Time(1, 2)                                                   --                 15  --                --               30 ns

tPU     Chip Enable to Power Up Time(2)                                            0                  --  0                 0                -- ns

tPD     Chip Disable to Power Down Time(2)                                         --                 35  --                --               50 ns

tSOP    Semaphore Flag Update Pulse (OE or SEM)                                    15                 --  15                15               -- ns

tSAA    Semaphore Address Access Time                                              --                 35  --                --               70 ns

NOTES:                                                                                                                                       2738 tbl 13
1. Transition is measured 500mV from Low or High-impedance voltage with Output Test Load (Figures 2).
2. This parameter is guaranteed by device characterization but not production tested.

3. To access RAM, CE = VIL and SEM = VIH. To access semaphore, CE = VIH and SEM = VIL.

4. "X" in part numbers indicates power rating (S or L).

                                                    6.06                                                                                     7
IDT7005S/L                                                                                                          MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

WAVEFORM OF READ CYCLES(5)

ADDR                                                          tRC
                                        tAA (4)
   CE                                   tACE (4)
                                        tAOE (4)
   OE

   R/W                                  tLZ (1)                                                                                                tOH
                                                                                                                                          tHZ (2)
DATAOUT                                                                                                             VALID DATA (4)

BUSYOUT

                                                                   tBDD (3, 4)                                                                      2738 drw 07

NOTES:
1. Timing depends on which signal is asserted last, OE or CE.
2. Timing depends on which signal is de-asserted first, CE or OE.
3. tBDD delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations

    BUSY has no relation to valid output data.
4. Start of valid data depends on which timing becomes effective last tAOE, tACE, tAA or tBDD.
5. SEM = VIH.

TIMING OF POWER-UP POWER-DOWN                                                                                       tPD

                                     CE                                                                                             50%
                                                                                                                             2738 drw 08
                                                                          tPU
                                                      ICC

                                                                                                               50%

                                                      ISB

                                                                   6.06                                                                             8
IDT7005S/L                                                                                MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

AC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE (5)

Symbol                       Parameter                   IDT7005X15    IDT7005X17             IDT7005X20       IDT7005X25
                                                          Com'l. Only  Com'l. Only            Min. Max.        Min. Max. Unit
                                                         Min. Max.     Min. Max.

WRITE CYCLE

tWC     Write Cycle Time                                 15 --         17                 --  20           --  25  -- ns
                                                         12 --
tEW     Chip Enable to End-of-Write(3)                                 12                 --  15           --  20  -- ns

tAW     Address Valid to End-of-Write                    12 --         12                 --  15           --  20  -- ns
                                                         0--
tAS     Address Set-up Time(3)                                         0                  --  0            --  0   -- ns

tWP     Write Pulse Width                                12 --         12                 --  15           --  20  -- ns

tWR     Write Recovery Time                              0--           0                  --  0            --  0   -- ns

tDW     Data Valid to End-of-Write                       10 --         10                 --  15           --  15  -- ns
tHZ     Output High-Z Time(1, 2)                         -- 10
tDH     Data Hold Time(4)                                 0--          --                 10  --           12  --  15 ns
tWZ     Write Enable to Output in High-Z(1, 2)           -- 10
tOW     Output Active from End-of-Write(1, 2, 4)          0--          0                  --  0            --  0   -- ns
tSWRD                                                     5--
tSPS    SEM Flag Write to Read Time                      5--           --                 10  --           12  --  15 ns
        SEM Flag Contention Window
                                                                       0                  --  0            --  0   -- ns

                                                                       5                  --  5            --  5   -- ns

                                                                       5                  --  5            --  5   -- ns

Symbol       Parameter                                                  IDT7005X35 IDT7005X55                  IDT7005X70
                                                                       Min. Max. Min. Max.                       Mil. Only

                                                                                                               Min. Max. Unit

WRITE CYCLE

tWC     Write Cycle Time                                               35                 --  55           --  70  -- ns

tEW     Chip Enable to End-of-Write(3)                                 30                 --  45           --  50  -- ns

tAW     Address Valid to End-of-Write                                  30                 --  45           --  50  -- ns

tAS     Address Set-up Time(3)                                         0                  --  0            --  0   -- ns

tWP     Write Pulse Width                                              25                 --  40           --  50  -- ns

tWR     Write Recovery Time                                            0                  --  0            --  0   -- ns

tDW     Data Valid to End-of-Write                                     15                 --  30           --  40  -- ns
tHZ     Output High-Z Time(1, 2)
tDH     Data Hold Time(4)                                              --                 15  --           25  --  30 ns
tWZ     Write Enable to Output in High-Z(1, 2)
tOW     Output Active from End-of-Write(1, 2, 4)                       0                  --  0            --  0   -- ns
tSWRD
tSPS    SEM Flag Write to Read Time                                    --                 15  --           25  --  30 ns
        SEM Flag Contention Window
                                                                       0                  --  0            --  0   -- ns

                                                                       5                  --  5            --  5   -- ns

                                                                       5                  --  5            --  5   -- ns

NOTES:                                                                                                             2738 tbl 14

1. Transition is measured 500mV from Low or High-impedance voltage with the Output Test Load (Figure 2).

2. This parameter is guaranteed by device characterization but is not production tested.

3. To access RAM, CE = VIL, SEM = VIH. To access semaphore, CE = VIH and SEM = VIL. Either condition must be valid for the entire tEW time.

4. The specification for tDH must be met by the device supplying write data to the RAM under all operating conditions. Although tDH and tOW values will vary

over voltage and temperature, the actual tDH will always be smaller than the actual tOW.

5. "X" in part numbers indicates power rating (S or L).

                                                         6.06                                                                                9
IDT7005S/L                                                                       MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

TIMING WAVEFORM OF WRITE CYCLE NO. 1, R/W CONTROLLED TIMING(1,5,8)

                                                                    tWC

ADDRESS

                                                                                                             tHZ (7)

OE

                                                                 tAW

CE or SEM (9)

    R/W        tAS (6)                              tWP(2)                               tWR(3)
                                        tWZ(7)                                              tOW
DATAOUT                    (4)
DATAIN                                                                                  tDH                          (4)
                                                                            tDW                                                             2738 drw 09

TIMING WAVEFORM OF WRITE CYCLE NO. 2, CE CONTROLLED TIMING(1,5)

                                        tWC

ADDRESS

CE or SEM (9)  tAS(6)                   tAW                                      tWR(3)
                                               tEW (2)
     R/W

                                                                            tDW          tDH

DATAIN

NOTES:                                                                                                                        2738 drw 10

1. R/W or CE must be high during all address transitions.
2. A write occurs during the overlap (tEW or tWP) of a Low CE and a Low R/W for memory array writing cycle.
3. tWR is measured from the earlier of CE or R/W (or SEM or R/W) going High to the end of write cycle.

4. During this period, the I/O pins are in the output state and input signals must not be applied.

5. If the CE or SEM Low transition occurs simultaneously with or after the R/W Low transition, the outputs remain in the High-impedance state.
6. Timing depends on which enable signal is asserted last, CE or R/W.

7. This parameter is guaranteed by device characterization, but is not production tested. Transition is measured +/- 500mv from steady state with the Output

    Test Load (Figure 2).

8. If OE is Low during R/W controlled write cycle, the write pulse width must be the larger of tWP or (tWZ + tDW) to allow the I/O drivers to turn off and data
   to be placed on the bus for the required tDW. If OE is High during an R/W controlled write cycle, this requirement does not apply and the write pulse can

    be as short as the specified tWP.

9. To access RAM, CE = VIH and SEM = VIL. To access semaphore, CE = VIH and SEM = VIL. tEW must be met for either condition.

                                                                      6.06                                                                      10
IDT7005S/L                                                                               MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

TIMING WAVEFORM OF SEMAPHORE READ AFTER WRITE TIMING, EITHER SIDE(1)

                                                                      tSAA                           tOH

A0-A2        VALID ADDRESS                                      VALID ADDRESS
                                                                          tACE
SEM              tAW                               tWR

   I/O                 tEW

R/W                                                            tSOP

                                                    tDW

                                        DATAIN                                           DATAOUT
                                        VALID                                              VALID(2)

             tAS       tWP                          tDH

                                                         tSWRD                           tAOE

OE                                                              Read Cycle

                                       Write Cycle

                                                                                                            2738 drw 11

NOTES:

1. CE = VIH for the duration of the above timing (both write and read cycle).

2. "DATAOUT VALID" represents all I/O's (I/O0-I/O7) equal to the semaphore value.

TIMING WAVEFORM OF SEMAPHORE WRITE CONTENTION(1,3,4)

             A0"A"-A2"A"                                 MATCH

SIDE(2) "A"       W R/ "A"

                  SEM"A"

                                                                                   tSPS

             A0"B"-A2"B"                                 MATCH

SIDE(2) "B"       W R/ "B"

                  SEM"B"                                                                       2738 drw 12

NOTES:

1. DOR = DOL = VIL, CER = CEL = VIH. Semaphore flag is released from both sides (reads as ones from both sides) at cycle start.

2. All timing is the same for left and right ports. Port "A" may be either left or right port. "B" is the opposite from port "A".

3. This parameter is measured from W R/ "A" or SEM"A" going High to W R/ "B" or SEM"B" going High.

4. If tSPS is not satisfied, the semaphore will fall positively to one side or the other, but there is no guarantee which side will be granted the semaphore flag.

                                                                6.06                                                     11
IDT7005S/L                                                                                       MILITARY AND COMMERCIAL TEMPERATURE RANGES
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AC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(6)

Symbol                          Parameter                IDT7005X15 IDT7005X17                           IDT7005X20  IDT7005X25
                                                         Com'l. Only Com'l. Only                         Min. Max.   Min. Max. Unit
                                                         Min. Max. Min. Max.

BUSY TIMING (M/S = VIH)

tBAA    BUSY Access Time from Address Match              -- 15 --                                17      --  20      --  20 ns

tBDA    BUSY Disable Time from Address Not Matched -- 15 --                                      17      --  20      --  20 ns

tBAC    BUSY Access Time from Chip Enable Low            -- 15 --                                17      --  20      --  20 ns

tBDC    BUSY Disable Time from Chip Enable High          -- 15 --                                17      --  17      --  17 ns
tAPS
tBDD    Arbitration Priority Set-up Time(2)              5--5                                    --      5   --      5   -- ns
tWH
        BUSY Disable to Valid Data(3)                    -- 18 --                                18      --  30      --  30 ns

        Write  Hold  After            (5)                12 -- 13                                --      15  --      17  -- ns

                            BUSY

BUSY TIMING (M/S = VIL)

tWB     BUSY Input to Write(4)                           0 --0                                   --      0   --      0   -- ns

tWH     Write  Hold  After            (5)                12 -- 13                                --      15  --      17  -- ns

                            BUSY

PORT-TO-PORT DELAY TIMING

tWDD    Write Pulse to Data Delay(1)                     -- 30 --                                30      --  45      --  50 ns

tDDD    Write Data Valid to Read Data Delay(1)           -- 25 --                                25      --  35      --  35 ns

Symbol                          Parameter                                               IDT7005X35       IDT7005X55  IDT7005X70
                                                                                        Min. Max.        Min. Max.     Mil. Only

                                                                                                                     Min. Max. Unit

BUSY TIMING (M/S = VIH)

tBAA    BUSY Access Time from Address Match                                                  --  20      --  45      --  45 ns

tBDA    BUSY Disable Time from Address Not Matched                                           --  20      --  40      --  40 ns

tBAC    BUSY Access Time from Chip Enable Low                                                --  20      --  40      --  40 ns

tBDC    BUSY Disable Time from Chip Enable High                                              --  20      --  35      --  35 ns
tAPS    Arbitration Priority Set-up Time(2)
tBDD    BUSY Disable to Valid Data(3)                                                        5   --      5   --      5   -- ns

                                                                                             --  35      --  40      --  45 ns

tWH     Write  Hold  After            (5)                                                    25  --      25  --      25  -- ns

                            BUSY

BUSY TIMING (M/S = VIL)

tWB     BUSY Input to Write(4)                                                               0   --      0   --      0   -- ns

tWH     Write  Hold  After            (5)                                                    25  --      25  --      25  -- ns

                            BUSY

PORT-TO-PORT DELAY TIMING

tWDD    Write Pulse to Data Delay(1)                                                         --  60      --  80      --  95 ns

tDDD    Write Data Valid to Read Data Delay(1)                                               --  45      --  65      --  80 ns

NOTES:                                                                                                                                           2738 tbl 15

1. Port-to-port delay through RAM cells from writing port to reading port, refer to "Timing Waveform of Write with Port-to-Port Read and BUSY".

2. To ensure that the earlier of the two ports wins.

3. tBDD is a calculated parameter and is the greater of 0, tWDD tWP (actual), or tDDD tDW (actual).

4. To ensure that the write cycle is inhibited on port "B" during contention with port "A".

5. To ensure that a write cycle is completed on port "B" after contention on port "A".

6. "X" in part numbers indicates power rating (S or L).

                                                         6.06                                                                                    12
IDT7005S/L                                                                      MILITARY AND COMMERCIAL TEMPERATURE RANGES
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TIMING WAVEFORM OF WRITE WITH PORT-TO-PORT READ WITH BUSY (M/S = VIH)(2,4,5)

                                                                                      tWC

ADDR"A"                                 MATCH
                                                          tWP
W R/ "A"

                                                                                tDW                                                         tDH

DATAIN "A"                                                                      VALID

             tAPS (1)

ADDR"B"                                                                         MATCH

BUSY"B"                                                                                                   tBDA                                   tBDD

DATAOUT "B"                                                                     tWDD                                                                 VALID
                                                                                                tDDD (3)
                                                                                                                                                 2738 drw 13

NOTES:
1. To ensure that the earlier of the two ports wins. tAPS is ignored for for M/S = VIL (slave).
2. CEL = CER = VIL.
3. OE = VIL for the reading port.
4. If M/S = VIL (slave), BUSY is an input. Then for this example BUSY"A" = VIH and BUSY"B" input is shown above.

5. All timing is the same for left and right ports. Port "A" may be either the left or right port. Port "B" is the port opposite port "A".

TIMING WAVEFORM OF WITH WRITE BUSY

                        W R/ "A"                        tWP
                                        tWB(3)
                       BUSY"B"
                                                                                tWH (1)
                       W R/ "B"                                            (2)
                                                                                       2738 drw 14

NOTES:
1. tWH must be met for both BUSY input (slave) and output (master).
2. BUSY is asserted on Port "B" Blocking R/W"B", until BUSY"B" goes High.
3. tWB is only for the 'Slave' Version.

                                        6.06                                                                                                     13
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WAVEFORM OF BUSY ARBITRATION CONTROLLED BY CE TIMING (M/S = VIH)(1)

      ADDR"A"                                                  ADDRESSES MATCH
        and "B"

        CE"A"

                  tAPS (2)

        CE"B"

                                                         tBAC                       tBDC

      BUSY"B"

                                                                                                          2738 drw 15

WAVEFORM OF BUSY ARBITRATION CYCLE CONTROLLED BY ADDRESS MATCH TIMING

(M/S = VIH)(1)

ADDR"A"                                  ADDRESS "N"
ADDR"B"
                               tAPS (2)
BUSY"B"
                                         MATCHING ADDRESS "N"

                               tBAA                                             tBDA

                                                                                                          2738 drw 16

NOTES:
1. All timing is the same for left and right ports. Port "A" may be either the left or right port. Port "B" is the port opposite from port "A".
2. If tAPS is not satisfied, the busy signal will be asserted on one side or another but there is no guarantee on which side busy will be asserted.

AC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(1)

Symbol                         Parameter                  IDT7005X15   IDT7005X17         IDT7005X20  IDT7005X25
                                                          Com'l. Only  Com'l. Only        Min. Max.   Min. Max. Unit
                                                         Min. Max.     Min. Max.

INTERRUPT TIMING

tAS      Address Set-up Time                             0     --      0        --        0   --      0   -- ns

tWR      Write Recovery Time                             0     --      0        --        0   --      0   -- ns

tINS     Interrupt Set Time                              0     15      --       15        --  20      --  20 ns

tINR     Interrupt Reset Time                            0     15      --       15        --  20      --  20 ns

Symbol                         Parameter                               IDT7005X35         IDT7005X55  IDT7005X70
                                                                       Min. Max.          Min. Max.     Mil. Only

                                                                                                      Min. Max. Unit

INTERRUPT TIMING

tAS      Address Set-up Time                                           0        --        0   --      0   -- ns

tWR      Write Recovery Time                                           0        --        0   --      0   -- ns

tINS     Interrupt Set Time                                            --       25        --  40      --  50 ns

tINR     Interrupt Reset Time                                          --       25        --  40      --  50 ns

NOTE:                                                                                                                                                2738 tbl 16
1. "X" in part numbers indicates power rating (S or L).

                                                               6.06                                                                                  14
IDT7005S/L                                                                   MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

WAVEFORM OF INTERRUPT TIMING(1)

ADDR"A"                                                               tWC
                                                   INTERRUPT SET ADDRESS(2)
   CE"A"
                    tAS (3)                                                    tWR (4)

W R/ "A"           tINS (3)

   INT"B"                                                                                                                                        2738 drw 17

ADDR"B"                                                                 tRC
                                                   INTERRUPT CLEAR ADDRESS(2)
   CE"B"
                    tAS(3)

OE"B"               tINR (3)

INT"B"

                                                                                                                                                 2738 drw 18

NOTES:

1. All timing is the same for left and right ports. Port "A" may be either the left or right port. Port "B" is the port opposite from port "A".

2. See Interrupt truth table.

3. Timing depends on which enable signal (CE or R/W) asserted last.
4. Timing depends on which enable signal (CE or R/W) is de-asserted first.

TRUTH TABLES

TRUTH TABLE I -- INTERRUPT FLAG(1,4)

               Left Port                                    Right Port

R/WL      CEL OEL A12L-A0L INTL                    R/WR  CER OER A12R-A0R INTR                             Function

  L        L  X 1FFF X                               X   X  X           X      L(2)     Set Right INTR Flag
  X                                                  X                                  Reset Right INTR Flag
  X        X  X  X  X                                L   L  L           1FFF H(3)       Set Left INTL Flag
  X                                                  X                                  Reset Left INTL Flag
           X  X  X  L(3)                                 L  X 1FFE X

           L  L  1FFE H(2)                               X  X           X      X

NOTES:                                                                                                                                           2738 tbl 17

1. Assumes BUSYL = BUSYR = VIH.
2. If BUSYL = VIL, then no change.
3. If BUSYR = VIL, then no change.
4. INTR and INTL must be initialized at power-up.

                                                            6.06                                                                                 15
IDT7005S/L                                                              MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

TRUTH TABLE II --
ADDRESS BUSY ARBITRATION

        Inputs             Outputs

                   A0L-A12L                 Function

CEL CER A0R-A12R BUSYL(1) BUSYR(1)

X       X NO MATCH    H             H       Normal

H       X  MATCH      H             H       Normal

X       H  MATCH      H             H       Normal

L       L  MATCH      (2)           (2)     Write Inhibit(3)

NOTES:                                              2738 tbl 18

1. Pins BUSYL and BUSYR are both outputs when the part is configured as a master. Both are inputs when configured as a slave. BUSYX outputs on the
IDT7005 are push-pull, not open drain outputs. On slaves the BUSYX input internally inhibits writes.

2. 'L' if the inputs to the opposite port were stable prior to the address and enable inputs of this port. 'H' if the inputs to the opposite port became stable after

   the address and enable inputs of this port. If tAPS is not met, either BUSYL or BUSYR = Low will result. BUSYL and BUSYR outputs can not be low

    simultaneously.

3. Writes to the left port are internally ignored when BUSYL outputs are driving low regardless of actual logic level on the pin. Writes to the right port are
   internally ignored when BUSYR outputs are driving low regardless of actual logic level on the pin.

TRUTH TABLE III -- EXAMPLE OF SEMAPHORE PROCUREMENT SEQUENCE(1,2)

           Functions                D0 - D7 Left D0 - D7 Right                                        Status

No Action                                1                           1  Semaphore free

Left Port Writes "0" to Semaphore        0                           1  Left port has semaphore token

Right Port Writes "0" to Semaphore       0                           1  No change. Right side has no write access to semaphore

Left Port Writes "1" to Semaphore        1                           0  Right port obtains semaphore token

Left Port Writes "0" to Semaphore        1                           0  No change. Left port has no write access to semaphore

Right Port Writes "1" to Semaphore       0                           1  Left port obtains semaphore token

Left Port Writes "1" to Semaphore        1                           1  Semaphore free

Right Port Writes "0" to Semaphore       1                           0  Right port has semaphore token

Right Port Writes "1" to Semaphore       1                           1  Semaphore free

Left Port Writes "0" to Semaphore        0                           1  Left port has semaphore token

Left Port Writes "1" to Semaphore        1                           1  Semaphore free

NOTES:                                                                                                                                        2738 tbl 19
1. This table denotes a sequence of events for only one of the eight semaphores on the IDT7005.
2. There are eight semaphore flags written to via I/O0 and read from all I/O's (I/O0-I/O7). These eight semaphores are addressed by A0 - A2.

FUNCTIONAL DESCRIPTION                                                  the left port writes to memory location 1FFF (HEX) and to clear

   The IDT7005 provides two ports with separate control,                the interrupt flag (INTR), the right port must read the memory
address and I/O pins that permit independent access for reads
or writes to any location in memory. The IDT7005 has an                 location 1FFF. The message (8 bits) at 1FFE or 1FFF is user-
                                                                        defined, since it is an addressable SRAM location. If the
automatic power down feature controlled by CE. The CE                   interrupt function is not used, address locations 1FFE and
                                                                        1FFF are not used as mail boxes, but as part of the random
controls on-chip power down circuitry that permits the respec-          access memory. Refer to Truth Table for the interrupt opera-
                                                                        tion.
tive port to go into a standby mode when not selected (CE

high). When a port is enabled, access to the entire memory
array is permitted.

INTERRUPTS                                                              BUSY LOGIC

   If the user chooses to use the interrupt function, a memory             Busy Logic provides a hardware indication that both ports
                                                                        of the RAM have accessed the same location at the same
location (mail box or message center) is assigned to each port.         time. It also allows one of the two accesses to proceed and
                                                                        signals the other side that the RAM is "Busy". The busy pin can
The left port interrupt flag (INTL) is asserted when the right port     then be used to stall the access until the operation on the other
                                                                        side is completed. If a write operation has been attempted
writes to memory location 1FFE (HEX), where a write is                  from the side that receives a busy indication, the write signal
                                                                        is gated internally to prevent the write from proceeding.
defined as CE = R/W= VIL per the Truth Table . The left port

clears the interrupt through access of address location 1FFE

when CE = OE = VIL. For this example, R/W is a "don't care".
Likewise, the right port interrupt flag (INTR) is asserted when

                                                              6.06                                                                            16
IDT7005S/L                                                         MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

       MASTER CE                                                   SLAVE        CE   DECODER
                                                                   Dual Port
       Dual Port                                                              BUSYR
                                                                   RBUAMSYL
       RBUAMSYL BUSYR

BUSYL  MASTER                             CE                       SLAVE        CE   BUSYR
       Dual Port                                                   Dual Port
       RAM                              BUSYR                      RAM        BUSYR

       BUSYL                                                       BUSYL

                                                                                                                                      2738 drw 19

Figure 3. Busy and chip enable routing for both width and depth expansion with IDT7005 RAMs.

   The use of busy logic is not required or desirable for all      output from the master before the actual write pulse can be
applications. In some cases it may be useful to logically OR
the busy outputs together and use any busy indication as an        initiated with the R/W signal. Failure to observe this timing can
interrupt source to flag the event of an illegal or illogical
operation. If the write inhibit function of busy logic is not      result in a glitched internal write inhibit signal and corrupted
desirable, the busy logic can be disabled by placing the part      data in the slave.

in slave mode with the M/S pin. Once in slave mode the BUSY        SEMAPHORES

pin operates solely as a write inhibit input pin. Normal opera-       The IDT7005 is an extremely fast Dual-Port 8K x 8 CMOS
                                                                   Static RAM with an additional 8 address locations dedicated
tion can be programmed by tying the BUSY pins high. If             to binary semaphore flags. These flags allow either processor
                                                                   on the left or right side of the Dual-Port RAM to claim a
desired, unintended write operations can be prevented to a         privilege over the other processor for functions defined by the
port by tying the busy pin for that port low.                      system designer's software. As an example, the semaphore
                                                                   can be used by one processor to inhibit the other from
   The busy outputs on the IDT 7005 RAM in master mode,            accessing a portion of the Dual-Port RAM or any other shared
are push-pull type outputs and do not require pull up resistors    resource.
to operate. If these RAMs are being expanded in depth, then
the busy indication for the resulting array requires the use of       The Dual-Port RAM features a fast access time, and both
an external AND gate.                                              ports are completely independent of each other. This means
                                                                   that the activity on the left port in no way slows the access time
WIDTH EXPANSION WITH BUSY LOGIC                                    of the right port. Both ports are identical in function to standard
MASTER/SLAVE ARRAYS                                                CMOS Static RAM and can be read from, or written to, at the
                                                                   same time with the only possible conflict arising from the
   When expanding an IDT7005 RAM array in width while              simultaneous writing of, or a simultaneous READ/WRITE of,
using busy logic, one master part is used to decide which side     a non-semaphore location. Semaphores are protected against
of the RAM array will receive a busy indication, and to output     such ambiguous situations and may be used by the system
that indication. Any number of slaves to be addressed in the       program to avoid any conflicts in the non-semaphore portion
same address range as the master, use the busy signal as a         of the Dual-Port RAM. These devices have an automatic
write inhibit signal. Thus on the IDT7005 RAM the busy pin is
                                                                   power-down feature controlled by CE, the Dual-Port RAM
an output if the part is used as a master (M/S pin = H), and the   enable, and SEM, the semaphore enable. The CE and SEM
busy pin is an input if the part used as a slave (M/S pin = L) as
                                                                   pins control on-chip power down circuitry that permits the
shown in Figure 3.                                                 respective port to go into standby mode when not selected.
   If two or more master parts were used when expanding in
                                                                   This is the condition which is shown in Truth Table where CE
width, a split decision could result with one master indicating    and SEM are both high.
busy on one side of the array and another master indicating
busy on one other side of the array. This would inhibit the write     Systems which can best use the IDT7005 contain multiple
operations from one port for part of a word and inhibit the write  processors or controllers and are typically very high-speed
operations from the other port for the other part of the word.     systems which are software controlled or software intensive.
                                                                   These systems can benefit from a performance increase
   The busy arbitration, on a master, is based on the chip         offered by the IDT7005's hardware semaphores, which pro-
enable and address signals only. It ignores whether an access      vide a lockout mechanism without requiring complex pro-
is a read or write. In a master/slave array, both address and      gramming.
chip enable must be valid long enough for a busy flag to be

                                               6.06                                                                                                17
IDT7005S/L                                                           MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

   Software handshaking between processors offers the                until the semaphore is freed by the first side.
maximum in system flexibility by permitting shared resources            When a semaphore flag is read, its value is spread into all
to be allocated in varying configurations. The IDT7005 does
not use its semaphore flags to control any resources through         data bits so that a flag that is a one reads as a one in all data
hardware, thus allowing the system designer total flexibility in     bits and a flag containing a zero reads as all zeros. The read
system architecture.                                                 value is latched into one side's output register when that side's

   An advantage of using semaphores rather than the more             semaphore select (SEM) and output enable (OE) signals go
common methods of hardware arbitration is that wait states
are never incurred in either processor. This can prove to be         active. This serves to disallow the semaphore from changing
a major advantage in very high-speed systems.                        state in the middle of a read cycle due to a write cycle from the
                                                                     other side. Because of this latch, a repeated read of a
HOW THE SEMAPHORE FLAGS WORK
                                                                     semaphore in a test loop must cause either signal (SEM or OE)
   The semaphore logic is a set of eight latches which are
independent of the Dual-Port RAM. These latches can be               to go inactive or the output will never change.
used to pass a flag, or token, from one port to the other to            A sequence WRITE/READ must be used by the sema-
indicate that a shared resource is in use. The semaphores
provide a hardware assist for a use assignment method called         phore in order to guarantee that no system level contention
"Token Passing Allocation." In this method, the state of a           will occur. A processor requests access to shared resources
semaphore latch is used as a token indicating that shared            by attempting to write a zero into a semaphore location. If the
resource is in use. If the left processor wants to use this          semaphore is already in use, the semaphore request latch will
resource, it requests the token by setting the latch. This           contain a zero, yet the semaphore flag will appear as one, a
processor then verifies its success in setting the latch by          fact which the processor will verify by the subsequent read
reading it. If it was successful, it proceeds to assume control      (see Table III). As an example, assume a processor writes a
over the shared resource. If it was not successful in setting the    zero to the left port at a free semaphore location. On a
latch, it determines that the right side processor has set the       subsequent read, the processor will verify that it has written
latch first, has the token and is using the shared resource. The     successfully to that location and will assume control over the
left processor can then either repeatedly request that               resource in question. Meanwhile, if a processor on the right
semaphore's status or remove its request for that semaphore          side attempts to write a zero to the same semaphore flag it will
to perform another task and occasionally attempt again to            fail, as will be verified by the fact that a one will be read from
gain control of the token via the set and test sequence. Once        that semaphore on the right side during subsequent read.
the right side has relinquished the token, the left side should      Had a sequence of READ/WRITE been used instead, system
succeed in gaining control.                                          contention problems could have occurred during the gap
                                                                     between the read and write cycles.
   The semaphore flags are active low. A token is requested
by writing a zero into a semaphore latch and is released when           It is important to note that a failed semaphore request must
the same side writes a one to that latch.                            be followed by either repeated reads or by writing a one into
                                                                     the same location. The reason for this is easily understood by
   The eight semaphore flags reside within the IDT7005 in a          looking at the simple logic diagram of the semaphore flag in
separate memory space from the Dual-Port RAM. This                   Figure 4. Two semaphore request latches feed into a sema-
                                                                     phore flag. Whichever latch is first to present a zero to the
address space is accessed by placing a low input on the SEM          semaphore flag will force its side of the semaphore flag low
                                                                     and the other side high. This condition will continue until a one
pin (which acts as a chip select for the semaphore flags) and        is written to the same semaphore request latch. Should the
                                                                     other side's semaphore request latch have been written to a
using the other control pins (Address, OE, and R/W) as they          zero in the meantime, the semaphore flag will flip over to the
                                                                     other side as soon as a one is written into the first side's
would be used in accessing a standard static RAM. Each of            request latch. The second side's flag will now stay low until its
the flags has a unique address which can be accessed by              semaphore request latch is written to a one. From this it is
either side through address pins A0 A2. When accessing the         easy to understand that, if a semaphore is requested and the
semaphores, none of the other address pins has any effect.           processor which requested it no longer needs the resource,
                                                                     the entire system can hang up until a one is written into that
   When writing to a semaphore, only data pin D0 is used. If         semaphore request latch.
a low level is written into an unused semaphore location, that
flag will be set to a zero on that side and a one on the other side     The critical case of semaphore timing is when both sides
(see Table III). That semaphore can now only be modified by          request a single token by attempting to write a zero into it at
the side showing the zero. When a one is written into the same       the same time. The semaphore logic is specially designed to
location from the same side, the flag will be set to a one for both  resolve this problem. If simultaneous requests are made, the
sides (unless a semaphore request from the other side is             logic guarantees that only one side receives the token. If one
pending) and then can be written to by both sides. The fact          side is earlier than the other in making the request, the first
that the side which is able to write a zero into a semaphore         side to make the request will receive the token. If both
subsequently locks out writes from the other side is what            requests arrive at the same time, the assignment will be
makes semaphore flags useful in interprocessor communica-            arbitrarily made to one port or the other.
tions. (A thorough discussing on the use of this feature follows
shortly.) A zero written into the same location from the other          One caution that should be noted when using semaphores
side will be stored in the semaphore request latch for that side     is that semaphores alone do not guarantee that access to a

                                        6.06                         18
IDT7005S/L                                                         MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

resource is secure. As with any powerful programming               side, the left side could undo its semaphore request and
technique, if semaphores are misused or misinterpreted, a          perform other tasks until it was able to write, then read a zero
software error can easily happen.                                  into Semaphore 1. If the right processor performs a similar
                                                                   task with Semaphore 0, this protocol would allow the two
   Initialization of the semaphores is not automatic and must      processors to swap 4K blocks of Dual-Port RAM with each
be handled via the initialization program at power-up. Since       other.
any semaphore request flag which contains a zero must be
reset to a one, all semaphores on both sides should have a            The blocks do not have to be any particular size and can
one written into them at initialization from both sides to assure  even be variable, depending upon the complexity of the
that they will be free when needed.                                software using the semaphore flags. All eight semaphores
                                                                   could be used to divide the Dual-Port RAM or other shared
USING SEMAPHORES--SOME EXAMPLES                                    resources into eight parts. Semaphores can even be as-
                                                                   signed different meanings on different sides rather than being
   Perhaps the simplest application of semaphores is their         given a common meaning as was shown in the example
application as resource markers for the IDT7005's Dual-Port        above.
RAM. Say the 8K x 8 RAM was to be divided into two 4K x 8
blocks which were to be dedicated at any one time to servicing        Semaphores are a useful form of arbitration in systems like
either the left or right port. Semaphore 0 could be used to        disk interfaces where the CPU must be locked out of a section
indicate the side which would control the lower section of         of memory during a transfer and the I/O device cannot tolerate
memory, and Semaphore 1 could be defined as the indicator          any wait states. With the use of semaphores, once the two
for the upper section of memory.                                   devices has determined which memory area was "off-limits" to
                                                                   the CPU, both the CPU and the I/O devices could access their
   To take a resource, in this example the lower 4K of             assigned portions of memory continuously without any wait
Dual-Port RAM, the processor on the left port could write and      states.
then read a zero in to Semaphore 0. If this task were
successfully completed (a zero was read back rather than a            Semaphores are also useful in applications where no
one), the left processor would assume control of the lower 4K.     memory "WAIT" state is available on one or both sides. Once
Meanwhile the right processor was attempting to gain control       a semaphore handshake has been performed, both proces-
of the resource after the left processor, it would read back a     sors can access their assigned RAM segments at full speed.
one in response to the zero it had attempted to write into
Semaphore 0. At this point, the software could choose to try          Another application is in the area of complex data struc-
and gain control of the second 4K section by writing, then         tures. In this case, block arbitration is very important. For this
reading a zero into Semaphore 1. If it succeeded in gaining        application one processor may be responsible for building and
control, it would lock out the left side.                          updating a data structure. The other processor then reads
                                                                   and interprets that data structure. If the interpreting processor
   Once the left side was finished with its task, it would write   reads an incomplete data structure, a major error condition
a one to Semaphore 0 and may then try to gain access to            may exist. Therefore, some sort of arbitration must be used
Semaphore 1. If Semaphore 1 was still occupied by the right        between the two different processors. The building processor
                                                                   arbitrates for the block, locks it and then is able to go in and
                                                                   update the data structure. When the update is completed, the
                                                                   data structure block is released. This allows the interpreting
                                                                   processor to come back and read the complete data structure,
                                                                   thereby guaranteeing a consistent data structure.

L PORT                                                                   R PORT

     SEMAPHORE                                                          SEMAPHORE
REQUEST FLIP FLOP                                                  REQUEST FLIP FLOP

D0 D                                    Q                          Q  D  D0
                                                                         WRITE
WRITE

SEMAPHORE                                                                           SEMAPHORE
          READ                                                                      READ

                                                                                                                       2738 drw 20

                                        Figure 4. IDT7005 Semaphore Logic

                                           6.06                                                                                     19
IDT7005S/L                                               MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 8K x 8 DUAL-PORT STATIC RAM

ORDERING INFORMATION

IDT XXXXX        A     999      A              A
              Power  Speed  Package
      Device                              Process/
        Type                            Temperature

                                            Range

                                                     Blank Commercial (0C to +70C)

                                                     B   Military (55C to +125C)

                                                         Compliant to MIL-STD-883, Class B

                                                     PF 64-pin TQFP (PN64-1)
                                                     G
                                                         68-pin PGA (G68-1)
                                                     J
                                                         68-pin PLCC (J68-1)
                                                     F
                                                         68-pin Flatpack (F64-1)

                                                     15 Commercial Only
                                                     17 Commercial Only
                                                     20

                                                     25                       Speed in nanoseconds

                                                     35

                                                     55

                                                     70 Military Only

                                                     S   Standard Power

                                                     L   Low Power

                                                     7005 64K (8K x 8) Dual-Port RAM

                                                                                                                      2738 drw 21

                                        6.06                                                                                       20
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