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ICS9147-01

器件型号:ICS9147-01
厂商名称:IDT
厂商官网:http://www.idt.com/
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ICS9147-01器件文档内容

                       Integrated                             ICS9147- 01
                       Circuit
                       Systems, Inc.

Frequency Generator & Integrated Buffers for PENTIUMTM

General Description                                           Features

The ICS9147-01 generates all clocks required for high          Four copies of CPU clock
speed RISC or CISC microprocessor systems such as Intel       Six SDRAM (3.3 V TTL), usable as AGP clocks
PentiumPro. Two bidirectional I/O pins (FS1,FS2) are latched   Seven copies of BUS clock (synchronous with CPU
at power-on to the functionality table, with FS0 selectable
in real-time to toggle between conditions. The inputs              clock/2 or CPU/2.5 for 75 and 83.3 MHz CPU)
provide for tristate and test mode conditions to aid in       CPU clocks to BUS clocks skew 1-4ns (CPU early)
system level testing. These multiplying factors can be         One IOAPIC clock @14.31818 MHz
customized for specific applications. Glitch-free stop         Two copies of Ref. clock @14.31818 MHz
clockcontrols are provided for CPU clocks and BUS clocks.      One each 48/ 24 MHz (3.3 V TTL)
                                                               This device is configured into the Mobile mode for
High drive BUS and SDRAM outputs typically provide
greater than 1 V/ns slew rate into 30 pF loads. CPU outputs        power management of Intel 430 TX
typically provide better than 1V/ns slew rate into 20 pF       Ref. 14.31818 MHz Xtal oscillator input
loads while maintaining 50 5% duty cycle. The REF clock       Separate 66/60 MHz select pin (LSB of select pins)
outputs typically provide better than 0.5V/ns slew rates.      Separate VDD2 for four CPU and single IOAPIC output
Seperate buffers supply pins VDD2 allow for 3.3V or
reduced voltage swing (from 2.9 to 2.5V) for CPU (1:4) and         buffers to allow 2.5V output (or Std. Vdd)
IOAPIC outputs.                                                Power Management Control Input pins
                                                               3.0V 3.7V supply range w/2.5V compatible outputs
                                                               48-pin SSOP package

Block Diagram                                                 Pin Configuration

9147-01Rev B 04/25/01                                                               48-Pin SSOP

                                                                                                                                Pentium is a trademark of Intel Corporation
                                                              ICS reserves the right to make changes in the device data identified in this publication
                                                              without further notice. ICS advises its customers to obtain the latest version of all
                                                              device data to verify that any information being relied upon by the customer is current
                                                              and accurate.
ICS9147- 01

Pin Descriptions

PIN NUM BER                PIN NAM E  TYPE                                   D ES CR IPTION
          1          REF2
                     FS2              OUT   Reference clock output*
          2          REF1               IN  Logic input frequency select Bit 2*
3, 10, 17, 24, 31,   FS1              OUT   Reference clock output*
                                        IN  Logic input frequency select Bit1*
       37, 43        GND
                                      PWR Ground.

4                    X1                IN   Crystal input. Nominally 14.318 MHz. Has internal load cap. External
                                            crystal load of 30pF to GND recommended for VDD power on faster
5                    X2               OUT   than 2.0ms.
                                            Crystal output. Has internal load cap and feedback resistor to X1.
   7, 15, 28, 34 VDD3                 PWR   External crystal load of 10pF to GND recommended for VDD power
8,9,11,12,13,14,16 BUSF, BUS(1:6)     OUT   on faster than 2.0ms.
                                            3.3V I/O power supply, BUS and SDRAM buffer supply.
18                   FSO               IN   BUS clock outputs. see select table for frequency
                                      PWR   Select pin for enabling 66.6 MHz or 60 MHz, or other selections in
21, 25, 48           VDD              OUT   frequency select table.
  22, 23             48, 24MHz              Core power supply, and fixed clock power.
                                       IN   48, 24MHz clock outputs
26                   BUSSTOP#               Input pin to synchronously stop all BUS (1:6) clocks when pin is
                                       IN   low.
27                   CPUSTOP#               Input pin to synchronously stop all CPU and SDRAM clocks when
                                      OUT   pin is low.
36, 35, 33, 32, 30,  SDRAM (1:6)            SDRAM clocks at CPU speed. See select table for frequency.
          29                          PWR   Powered by VDD3.
                                      OUT   2.5V Power Supply for CPU and IOAPIC buffers, can be tied to
40, 46               VDD2                   VDD3 for 3.3V operation
                                       IN   CPU clock output clocks .See select table for frequency
41, 42, 39,38 CPU (1:4)                     Power down logic control input. When low, powers off both PLL
                                      OUT   and all outputs forced to logic low.
44                   PD#                --  IOAPIC clock output (Freq=14.318 with nominal crystal) Powered
                                            by VDD2 supply
      45             IOAPIC                 Pins not internally connected.
6, 19, 20, 47        N/C

* Bidirectional input/output pins, input logic levels are latched at internal power-on-reset. Use 10Kohm resistor to program logic
Hi to VDD or GND for logic low.

                                            2
                                                                                                     ICS9147- 01

Functionality                                   CPU (1:4),
                                                 SDRM
PD#  CPU- BUS- FS2*  FS1*               FS0        (1:6)    BUS (1:6)                      48MHz     24 MHz     REF (1:2),
     STOP# STOP# (at REF2) (at REF1)  (pin 18)    (MHz)       BUSF                         (MHz)      (MHz)      IOAPIC
                                                              (MHz)                                               (MHz)
                                          0                                                   48        24        14.318
1    1         1  0  0                    1     60          30                                48        24        14.318
                                          0                                                   48        24        14.318
1    1         1  0  0                    1     66.6        33.3                              48        24        14.318
                                          0                                                   48        24        14.318
1    1         1  0  1                    1     50          25                                48        24        14.318
                                          0                                                 REF/2     REF/4
1    1         1  0  1                    1     55          27.5                           Tristate   Tristate     REF
                                                                                            LOW                   Tristate
1    1         1  1  0                   X      75          30a                            PLL off    LOW          LOW
                                                                                           running               Osc Off
1    1         1  1  0                   X      83.3        33.3a                          running    running     running
                                         X                                                            running     running
1    1         1  1  1                          REF/2       REF/4

1    1         1  1  1                          Tristate Tristate

0    1         1  X  X                           LOW        LOW
                                                PLL off

1    0         1  X  X                          LOW         running

1    1         0  X  X                          running     LOW

Note a: These frequency selections are at CPU/2.5 (internal VCO/5), not synchronous CPU/2

                                      3
ICS9147- 01

CPUSTOP# Timing Diagram

CPUSTOP# is an asychronous input to the clock synthesizer. It is used to turn off the CPU clocks for low power operation.
CPUSTOP# is synchronized by the ICS9147-01. All other clocks will continue to run while the CPU and SDRAM clocks
are disabled. The CPU and SDRAM clocks will always be stopped in a low state and start in such a manner that guarantees
the high pulse width is a full pulse. CPU clock on latency is 0 to 1 CPU clocks and CPU clock off latency is 0 to 1 CPU
clocks.

Notes:
1. All timing is referenced to the internal CPU clock.
2. CPUSTOP# is an asynchronous input and metastable conditions

   may exist. This signal is synchronized to the CPU and SDRAM
   clocks inside the ICS9147-01.
3. All other clocks continue to run undisturbed.
4. PD# and BUSSTOP# are shown in a high (true) state.

BUSSTOP#Timing Diagram

BUSSTOP# is an asynchronous input to the ICS9147-01. It is used to turn off the BUS (1:6) clocks for low power operation.
BUSSTOP# is synchronized by the ICS9147-01 internally. BUS (1:6) clocks are stopped in a low state and started with
a full high pulse width guaranteed. BUS (1:6) clock on latency cycles are less than 4 CPU clocks and BUS (1:6) clock off
latency is less than 4 clocks.

                                                               (Drawing shown on next page.)

                                                                           4
                                                                    ICS9147- 01

Notes:
1. All timing is referenced to the Internal BUS clock (defined as inside the ICS9147 device.)
2. BUSSTOP# is an asynchronous input, and metastable conditions may exist. This signal is required to be
synchronized inside the ICS9147.
3. All other clocks continue to run undisturbed.
4. PD# and CPUSTOP# are shown in a high (true) state.

PD# Timing Diagram

The power down selection is used to put the part into a very low power state without turning off the power to the part.
PD# is an asynchronous active low input. This signal is synchronized internal by the ICS9147-01 prior to its control
action of powering down the clock synthesizer. PD# is an asynchronous function for powering up the system. Internal
clocks will not be running after the device is put in power down state. When PD# is active (low) all clocks are driven to
a low state and held prior to turning off the VCOs and the Crystal oscillator. The power on latency is guaranteed to be
less than 3mS. The power down latency is less than three CPU clock cycles. BUSSTOP# and CPUSTOP# are don't care
signals during the power down operations.

Notes:
1. All timing is referenced to the Internal CPU clock (defined as inside the ICS9147 device).
2. PD# is an asynchronous input and metastable conditions may exist. This signal is synchronized inside the ICS9147.
3. The shaded sections on the VCO and the Crystal signals indicate an active clock is being generated.

                                                                           5
ICS9147- 01

Absolute Maximum Ratings

     Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . 7.0 V

     Logic Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . GND 0.5 V to VDD +0.5 V

     Ambient Operating Temperature . . . . . . . . . . 0C to +70C

     Storage Temperature . . . . . . . . . . . . . . . . . . . . . 65C to +150C

Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. These ratings
are stress specifications only and functional operation of the device at these or any other conditions above those listed
in the operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for
extended periods may affect product reliability.

Electrical Characteristics at 3.3V

VDD = 3.0 3.7 V, TA = 0 70 C unless otherwise stated

     PARAMETER       SYMBOL                         DC Characteristics   MIN                    TYP     MAX    UNITS
Input Low Voltage       VIL                  TEST CONDITIONS                -                     -    0.2VDD     V
Input High Voltage      VIH   Latched inputs and Fulltime inputs                                  -               V
Input Low Current        IIL  Latched inputs and Fulltime inputs        0.7VDD                             -      A
Input High Current       IIH  VIN = 0V (Fulltime inputs)                 -28.0                  -10.5      -      A
Output Low Current            VIN=VDD (Fulltime inputs)                   -5.0                    -       5.0    mA
                       IOL1a  VOL = 0.8V; CPU, SDRAM; VDD2 = 3.3V         19.0                             -     mA
Output High Current    IOL1b  VOL = 0.8V; CPU; VDD2 = 2.5V                19.0                  30.0             mA
Output Low Current    IOH1a   VOH = 2.0V; CPU, SDRAM; VDD2 = 3.3V           -                   30.0    -16.0    mA
Output High Current   IOH1b   VOH = 2.0V; CPU; VDD2 = 2.5V                                      -26.0    -9.5    mA
Output Low Current     IOL2   VOL = 0.8V; for fixed 24, 48, BUS, REF      16.0                  -12.5            mA
                       IOH2   VOH = 2.0V; for fixed 24, 48, BUS, REF        -                   25.0       -     mA
Output High Current    IOL3a  VOL = 0.8V; IOAPIC; VDD2 = 3.3V                                   -22.0   -14.0    mA
                       IOL3b  VOL = 0.8V; IOAPIC; VDD2 = 2.5V             19.0                  33.0             mA
Output Low Voltage    IOH3a   VOH = 2.0V for IOAPIC at VDD2 = 3.3V        19.0                  33.0       -     mA
                      IOH3b   VOH = 2.0V; IOAPIC; VDD2 = 2.5V                                   -45.0             V
Output High Voltage   VOL1a   IOL = 10mA; CPU, SDRAM;VDD2 = 3.3V            -                   -13.0   -16.0     V
Output Low Voltage    VOL1b   IOL = 10mA; CPU; VDD2=2.5V                                         0.3    -10.0     V
Output High Voltage   VOH1a   IOH = -10mA; CPU, SDRAM; VDD = 3.3V           -                    0.3      0.4     V
Output Low Voltage    VOH1b   IOH = -10mA; CPU; VDD2=2.5V                                        2.8      0.4     V
                       VOL2   IOL = 8mA; for fixed CLKs                    2.4                   2.1              V
Output High Voltage    VOH2   IOH = -8mA; for fixed CLKs                  1.95                   0.3       -      V
Supply Current        VOL3a   IOL = 10mA; for IOAPIC at VDD2 = 3.3V                              2.8              V
Supply Current        VOL3b   IOL = 10mA; IOAPIC; VDD2 = 2.5V               -                    0.3      0.4     V
                      VOH3a   IOH = -10mA; for IOAPIC at VDD2 = 3.3V       2.4                   0.3       -      V
                      VOH3b   IOH = -10mA; IOAPIC; VDD2 = 2.5V              -                    2.8      0.4    mA
                        IDD   @66.6 MHz; all outputs unloaded                                    2.2      0.4     A
                      IDDPD   Power Down                                   2.4                   120       -
                                                                           2.0                  300        -
                                                                            -                            180
                                                                                                         500

Note 1: Parameter is guaranteed by design and characterization. Not 100% tested in production.

                                                           6
                                                                                                ICS9147- 01

Electrical Characteristics at 3.3V

VDD = 3.0 3.7 V, TA = 0 70 C unless otherwise stated

            PARAMETER            SYMBOL               AC Characteristics          MIN            TYP    MAX    UNITS
Rise Time1                          Tr1a              TEST CONDITIONS               -             0.9    1.5      ns
                                           20pF load, 0.8 to 2.0V
Rise Time1                          Tr1b   CPU; VDD = 3.3V                          -             1.5    2.0      ns
Fall Time1,3                         Tf1   20pF load, 0.8 to 2.0V                   -             0.8    1.4      ns
Rise Time1                           Tr2   CPU; VDDL @ 2.5V                         -             1.0    1.6      ns
Fall Time1                           Tf2   20pF load, 2.0 to 0.8V CPU;              -             0.9    1.5      ns
Rise Time1                           Tr3   30pF load SDRAM 0.8 to 2.0V              -             1.2    2.0      ns
Fall Time1                           Tf3   30pF load SDRAM 2.0 to 0.8V              -             1.1    1.9      ns
Rise Time1,3                         Tr4   30pF load BUS 0.8 to 2.0V                -            0.83    1.4      ns
                                           30pF load BUS 2.0 to 0.8V
Rise Time1                          Tr4a   20pF load, 0.8 to 2.0V                   -             2.2    2.6      ns
                                           24, 48, REF2, & IOAPIC
Fall Time1,3                         Tf4   45pF load, 0.8 to 2.0V , IOAPIC with     -            0.81    1.3      ns
                                           VDDL = 2.5V
Rise Time1                           Tr5   20pF load, 2.0 to 0.8V                  45             1.6    2.0      ns
                                           24, 48, REF2, & IOAPIC
Fall Time1                           Tf5   Load = 45pF 0.8 to 2.0V IOAPIC           -             1.6    2.0      ns
Duty Cycle1                          Dt    VDD = 3.3V                                             50      55      %
Jitter, Cycle to Cycle1             Tjc-c  Load = 45pF 2.0 to 0.8V, REF1          -250           150     250      ps
Jitter, One Sigma1, 2               Tj1s1  VDD = 3.3V                                             50     150      ps
                                           20pF load @ VOUT=1.4V                     -
Jitter, Absolute1, 2               Tjab1   CPU, VDD2 = 3.0 to 3.7V                                  -    250      ps
                                           CPU; Load=20pF,                         -5
Jitter, One Sigma1                 Tj1s2   SDRAM & BUS Clocks Load = 30pF         12.0             1       3      %
                                           CPU; Load=20pF,
Jitter, Absolute1                  Tjab2   SDRAM & BUS Clocks Load = 30p            -              2      5       %
Input Frequency1                      Fi   REF2, 48/24MHz Load=20pF,                -           14.318   16.0   MHz
Logic Input Capacitance1            CIN    REF1 CL = 47pF                           -                            pF
Crystal Oscillator Capacitance1            REF2, 48/24MHz Load=20pF,                               5       -     pF
Power-on Time1                     CINX    REF1 CL = 47pF                           -             18       -
                                     ton                                             -            2.5    4.5      ms
Clock Skew1                                Logic input pins                         1
Clock Skew1                         Tsk1   X1, X2 pins                                           150     250      ps
Clock Skew1,2                       Tsk2   From VDD=1.6V to 1st crossing of 66.6                  300    500      ps
                                    Tsk3   MHz VDD supply ramp < 40ms                             2.6             ns
Clock Skew1                                CPU to CPU; Load=20pF; @1.4V                                    4
                                    Tsk4   (Same VDD)                                            250              ps
                                           BUS to BUS; Load=20pF; @1.4V                                  400
                                           CPU to BUS; Load=20pF; @1.4V
                                           (CPU is early)
                                           SDRAM (@3.3V) to CPU (@2.5V)
                                           (2.5V CPU is late)

Note 1: Parameter is guaranteed by design and characterization. Not 100% tested in production.
Note 2: Includes VDD2 = 2.5V
Note 3: VDD3 = 3.3V

                                                           7
ICS9147- 01

Shared Pin Operation -                                             Test Mode Operation

Input/Output Pins                                                  The ICS9147-01 includes a production test verification
                                                                   mode of operation. This requires that the FSO and FS1 pins
Pins 1 and 2 on the ICS9147-01 serve as dual signal functions      be programmed to a logic high and the FS2 pin be
to the device. During initial power-up, they act as input          programmed to a logic low(see Shared Pin Operation
pins. The logic level (voltage) that is present on these pins at   section). In this mode the device will output the following
this time is read and stored into a 4-bit internal data latch. At  frequencies.
the end of Power-On reset, (see AC characteristics for timing
values), the device changes the mode of operations for these                      Pin     Frequency
pins to an output function. In this mode the pins produce the                           REF
specified buffered clocks to external loads.                               REF, IOAPIC  REF/2
                                                                           48MHz        REF/4
To program (load) the internal configuration register for                  24MHz
these pins, a resistor is connected to either the VDD (logic 1)            CPU,         REF/2
power supply or the GND (logic 0) voltage potential. A 10                  SDRAM
Kilohm(10K) resistor is used to provide both the solid CMOS                BUS (1:6)    REF/4
programming voltage needed during the power-up
programming period and to provide an insignificant load on         Note: REF is the frequency of either the crystal connected
the output clock during the subsequent operating period.           between the devices X1and X2 or, in the case of a device
                                                                   being driven by an external reference clock, the frequency
Figs. 1 and 2 show the recommended means of implementing           of the reference (or test) clock on the device's X1 pin.
this function. In Fig. 1 either one of the resistors is loaded
onto the board (selective stuffing) to configure the device's
internal logic. Figs. 2a and b provide a single resistor
loading option where either solder spot tabs or a physical
jumper header may be used.

These figures illustrate the optimal PCB physical layout
options. These configuration resistors are of such a large
ohmic value that they do not effect the low impedance clock
signals. The layouts have been optimized to provide as little
impedance transition to the clock signal as possible, as it
passes through the programming resistor pad(s).

                                                                   Fig. 1

                                                                   8
                                 ICS9147- 01

Fig. 2a
Fig. 2b

             9
ICS9147- 01

Recommended PCB Layout for ICS9147-01

NOTE:
This PCB Layout is based on a 4 layer board with an internal Ground (common) and Vcc plane. Placement of
components will depend on routing of signal trace. The 0.1uf Capacitors should be placed as close as possible
to the Power pins. Placement on the backside of the board is also possible. The Ferrite Beads can be replaced
with 10-15ohm Resistors. For best results, use a Fixed Voltage Regulator between the main (board) Vcc and the
different Vdd planes.

                                                                           10
                                                                                                                                         ICS9147- 01

                N                                      c                                     In Millimeters                                    In Inches
                                                                                 L
INDEX                                                                               SYMBOL   COMMON DIMENSIONS                           COMMON DIMENSIONS
AREA                         E1 E
                                                                                         A   MIN                                  MAX    MIN             MAX
                12                                                                      A1
                          D                                                              b   2.41                                 2.80   .095  .110
                                                                                         c
                                                                                         D   0.20                                 0.40   .008  .016
                                                                                         E
                                                                                        E1   0.20                                 0.34   .008  .0135
                                                                                         e
                                                                                         h   0.13                                 0.25   .005  .010
                                                                                         L
                                                                                         N   SEE VARIATIONS                              SEE VARIATIONS
                                                                                         
                                                                                             10.03                                10.68  .395  .420

                                h x 45                  a                                   7.40                                 7.60   .291  .299

                                                                                             0.635 BASIC                                     0.025 BASIC

                                                                                             0.38                                 0.64   .015  .025

                                                                                             0.50                                 1.02   .020  .040

                             A                                                               SEE VARIATIONS                              SEE VARIATIONS

                                                                                             0                                   8     0               8

                             A1                                                                     VARIATIONS
                                                    -C-

e                                    SEATING                                        N               D mm.                                      D (inch)
                        b            PLANE
                                                                                             MIN                                  MAX    MIN             MAX
                                .10 (.004) C
                                                                                    48       15.75                                16.00  .620  .630

                                                                                    Reference Doc.: JEDEC Publication 95, MO-118

300 mil SSOP Package                                                                10-0034

Ordering Information

      ICS9147F-01

Example:

ICS XXXX F - PPP

                                               Pattern Number (2 or 3 digit number for parts with ROM code patterns)
                                               Package Type

                                                   F=SSOP
                                               Device Type (consists of 3 or 4 digit numbers)
                                               Prefix

                                                   ICS = Standard Device

                                                                           11
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             www.EEworld.com.cn

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