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IC-NQTSSOP20

器件型号:IC-NQTSSOP20
厂商名称:iC-Haus GmbH
厂商官网:http://www.ichaus.biz
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器件描述

13-bit Sin/D CONVERTER WITH CALIBRATION

IC-NQTSSOP20器件文档内容

iC-NQ

13-bit Sin/D CONVERTER WITH CALIBRATION

                                                                    Rev D1, Page 1/25

FEATURES                                                            APPLICATIONS
                                                                    o Interpolator IC for position data
o Resolution of up to 8192 angle steps per sine/cosine period
o Binary and decimal resolution settings, e.g. 500, 512, 1000,         acquisition from analog
                                                                       sine/cosine sensors
   1024; programmable angle hysteresis                              o Optical linear/rotary encoders
o Conversion time of just 250 ns including amplifier settling       o MR sensor systems
o Count-safe vector follower principle, realtime system with
                                                                    PACKAGES
   70 MHz sampling rate
o Direct sensor connection; selectable input gain                                    TSSOP20
o Front-end signal conditioning features offset (8 bit), amplitude

   ratio (5 bit) and phase (6 bit) calibration
o 250 kHz input frequency
o Parameterization and absolute angle output via bidirectional

   high-speed synchronous-serial BiSS Interface (B protocol)
o A QUAD B incremental outputs with selectable minimum

   transition distance (e.g. 0.25 s for 1 MHz at A)
o Index signal processing adjustable in position and width
o Fault monitoring: frequency, amplitude, configuration (CRC)
o Multiturn counting to 8 bit or 24 bit
o Fully re-programmable by BiSS interface with access to serial

   EEPROM to store setup
o ESD protection and TTL-/CMOS-compatible outputs

BLOCK DIAGRAM

Copyright 2002, 2009 iC-Haus                                      http://www.ichaus.com
iC-NQ

13-bit Sin/D CONVERTER WITH CALIBRATION

                                                              Rev D1, Page 2/25

DESCRIPTION

iC-NQ is a monolithic A/D converter which, by ap-             rectly connected without the need for external resis-
plying a count-safe vector follower principle, converts       tors. Various programmable D/A converters are avail-
sine/cosine sensor signals with a selectable resolu-          able for the conditioning of sine/cosine sensor sig-
tion and hysteresis into angle position data. This ab-        nals with regard to offset, amplitude ratio and phase
solute value is output via a high-speed synchronous-          errors. Front-end gain can be set in stages graded
serial BiSS interface and trails a master clock rate of       to suit all common differential sensor signals from
up to 10 Mbit/s, or, alternatively, can be set so that it is  approximately 20 mVpp to 1.5 Vpp, and also single-
compatible with SSI. A period counter supplements             ended sensor signals from 40 mVpp to 3 Vpp respec-
the position data with a multiturn count and can be           tively.
configured for BiSS single-cycle data output.
                                                              Two serial interfaces have been included to per-
At the same time any changes in output data are               mit configuration of the device, connection of an
converted into incremental A QUAD B encoder sig-              EEPROM or synchronous-serial data transfer (BiSS).
nals. Here, the minimum transition distance can be            Both interfaces are bidirectional and enable the com-
adapted to suit the system on hand (cable length, ex-         plete configuration of the device including the transfer
ternal counter). A synchronised zero index is gener-          of setup and system data to the EEPROM for perma-
ated and output to Z if enabled by the PZERO and              nent storage. If the memory is detected following a
NZERO inputs.                                                 power-down reset, the chip setup is read in and au-
                                                              tomatically repeated if a CRC error occurs.
The front-end amplifiers are configured as instrumen-
tation amplifiers, permitting sensor bridges to be di-
iC-NQ                                                                   Rev D1, Page 3/25

13-bit Sin/D CONVERTER WITH CALIBRATION

CONTENTS

PACKAGES                                     4 INCREMENTAL SIGNALS          15

ABSOLUTE MAXIMUM RATINGS                     5 SIGNAL MONITORING and ERROR
THERMAL DATA
                                                     MESSAGES               17

                                             5       TEST FUNCTIONS         18

ELECTRICAL CHARACTERISTICS                   6 BiSS INTERFACE               19
    CHARACTERISTICS: Diagrams . . . . . . .
                                             8       Protocol and Data Format . . . . . . . . . . . 19

OPERATING REQUIREMENTS: BiSS and SSI                 Sensor Data Communication . . . . . . . . . 20
                                                     Register Data Communication . . . . . . . . 20
Interface                                    8       Sensor Data Output in SSI Format . . . . . . 21

PARAMETER and REGISTER                       10      Examples of SSI formats . . . . . . . . . . . 21

SIGNAL CONDITIONING                          11 EEPROM INTERFACE            21

CONVERTER FUNCTIONS                          12      APPLICATION HINTS      22

                                                     Principle Input Circuits . . . . . . . . . . . . . 22

MAXIMUM POSSIBLE CONVERTER                           Basic circuit . . . . . . . . . . . . . . . . . . . 23

FREQUENCY                                    13 EVALUATION BOARD            23

Serial data output . . . . . . . . . . . . . . . 13

Incremental output to A, B and Z . . . . . . . 14 DESIGN REVIEW: Notes On Chip Functions 24
iC-NQ

13-bit Sin/D CONVERTER WITH CALIBRATION

                                                                              Rev D1, Page 4/25

PACKAGES TSSOP20 (according to JEDEC Standard)

PIN CONFIGURATION                   PIN FUNCTIONS
TSSOP20 4.4 mm, lead pitch 0.65 mm  No. Name Function

                                                1 PCOS Input Cosine +

                                                2 NCOS Input Cosine -

                                                3 VDDA +5 V Supply Voltage (analog)

                                                4 GNDA Ground (analog)

                                                5 VREF Reference Voltage Output

                                                6A  Incremental Output A

                                                    Analog signal COS+ (TMA mode)

                                                    PWM signal for Offset Sine (Calib.)

                                                7B  Incremental Output B

                                                    Analog signal COS- (TMA mode)

                                                    PWM signal for Offset Cosine (Calib.)

                                                8Z  Output Index Z

                                                    PWM signal for Phase/Ratio (Calib.)

                                                9 GND Ground

                                                10 VDD +5 V Supply Voltage (digital)

                                                11 SLI BiSS interface, data input

                                                12 MA BiSS interface, clock line

                                                13 SLO BiSS interface, data output

                                                14 SDA EEPROM interface, data line

                                                    Analog signal SIN+ (TMA mode)

                                                15 SCL EEPROM interface, clock line

                                                    Analog signal SIN- (TMA mode)

                                                16 NERR Error Input/Output, active low

                                                17 PZERO Input Zero Signal +

                                                18 NZERO Input Zero Signal -

                                                19 PSIN Input Sine +

                                                20 NSIN Input Sine -

External connections linking VDDA to VDD and GND to GNDA are required.
*) If only a single iC-NQ device and no BiSS chain circuitry is used, pin SLI can remain unwired or can be linked
to ground (GND).
iC-NQ

13-bit Sin/D CONVERTER WITH CALIBRATION

                                                                                                         Rev D1, Page 5/25

ABSOLUTE MAXIMUM RATINGS

These ratings do not imply operating conditions; functional operation is not guaranteed. Beyond these ratings device damage may occur.

Item Symbol Parameter                         Conditions                                                              Unit
No.                                                                                                      Max.
                                                                                                   Min.

G001 VDDA    Analog Supply Voltage                                                                 -0.3  6    V

G002 VDD     Digital Supply Voltage                                                                -0.3  6    V

G003 Vpin()  Voltage at                       V() < VDDA + 0.3 V                                   -0.3  6    V
             PSIN, NSIN, PCOS, NCOS, PZERO,   V() < VDD + 0.3 V
             NZERO, VREF, NERR, SCL,
             SDA, MA, SLI, SLO, A, B, Z

G004 Imx(VDDA) Current in VDDA                                                                     -50   50   mA

G005 Imx(GNDA) Current in GNDA                                                                     -50   50   mA

G006 Imx(VDD) Current in VDD                                                                       -50   50   mA

G007 Imx(GND) Current in GND                                                                       -50   50   mA

G008 Imx()   Current in                                                                            -10   10   mA
             PSIN, NSIN, PCOS, NCOS, PZERO,
             NZERO, VREF, NERR, SCL, SDA,
             MA, SLI, SLO, A, B, Z

G009 Ilu()   Pulse Current in all pins        according to Jedec Standard No. 78;                  -100  100  mA
G010 Vd()    (Latch-up Strength)              Ta = 25 C, pulse duration 10 ms,
                                              VDDA = VDDAmax, VDD = VDDmax,                              2    kV
             ESD Susceptibility at all pins   Vlu() = (-0.5...+1.5) x Vpin()max

                                              HBM 100 pF discharged through 1.5 k

G011 Tj      Junction Temperature                                                                  -40   150  C

G012 Ts      Storage Temperature Range                                                             -40   150  C

THERMAL DATA

Operating Conditions: VDDA = VDD = 5 V 10 %

Item Symbol Parameter                         Conditions                                                                          Unit
No.                                                                                                Min. Typ. Max.

T01 Ta       Operating Ambient Temperature Range                                                   -25   85 C
                                                                  TSSOP20 ET -40/125
                                                                                                   -40   125 C

All voltages are referenced to ground unless otherwise stated.
All currents into the device pins are positive; all currents out of the device pins are negative.
iC-NQ

13-bit Sin/D CONVERTER WITH CALIBRATION

                                                                                                    Rev D1, Page 6/25

ELECTRICAL CHARACTERISTICS

Operating Conditions: VDDA = VDD = 5 V 10 %, Tj = -40 ... 125 C, unless otherwise stated

Item Symbol Parameter                          Conditions                                                                        Unit
No.                                                                                           Min. Typ. Max.

Total Device

001 VDDA,     Permissible Supply Voltage                                                      4.5          5.5   V
        VDD

002 I(VDDA) Supply Current in VDDA             fin() = 200 kHz; A, B, Z open                               15    mA

003 I(VDD) Supply Current in VDD               fin() = 200 kHz; A, B, Z open                               20    mA

004 Von       Turn-on Threshold VDDA, VDD                                                     3.2          4.4   V

005 Vhys      Turn-on Threshold Hysteresis                                                    200                mV
006 Vc()hi
              Clamp Voltage hi at              Vc()hi = V() - VDDA;                           0.3          1.6   V
              PSIN, NSIN, PCOS, NCOS,          I() = 1 mA, other pins open
              PZERO, NZERO, VREF

007 Vc()lo    Clamp Voltage lo at              I() = -1 mA, other pins open                   -1.6         -0.3  V

              PSIN, NSIN, PCOS, NCOS,

              PZERO, NZERO, VREF, NERR,

              SCL, SDA, MA, SLI, SLO, A, B, Z

008 Vc()hi    Clamp Voltage hi at              Vc()hi = V() - VDD;                            0.3          1.6   V
              NERR, SCL, SDA, MA,              I() = 1 mA, other pins open
              SLI, SLO, A, B, Z

Input Amplifiers PSIN, NSIN, PCOS, NCOS

101 Vos()     Input Offset Voltage             Vin() and G() in accordance with table Gain
                                               Select;
                                               G  20                                          -10          10    mV
                                               G < 20
                                                                                              -15          15    mV

102 TCos      Input Offset Voltage             see 101                                              10          V/K
              Temperature Drift

103 Iin()     Input Current                    V() = 0 V ... VDDA                             -50          50    nA

104 GA        Gain Accuracy                    G() in accordance with table Gain Select       95           102   %

105 GArel     Gain SIN/COS Ratio Accuracy G() in accordance with table Gain Select            97           103   %

106 fhc       Cut-off Frequency                G = 80                                         230                kHz
                                               G = 2.667
                                                                                              650                kHz

107 SR        Slew Rate                        G = 80                                         4                  V/s
                                               G = 2.667
                                                                                              9                  V/s

Sin/D Conversion: Accuracy

201 AAabs     Absolute Angle Accuracy without referred to 360 input signal, G = 2.667,       -1.0         1.0 DEG

              calibration                      Vin = 1.5 Vpp, HYS = 0

202 AAabs     Absolute Angle Accuracy after referred to 360 input signal, HYS = 0, internal  -0.5 0.35 +0.5 DEG

              calibration                      signal amplitude of 2 ... 4 Vpp

203 AArel     Relative Angle Accuracy          referred to output signal period of A/B,       -10          10    %
                                               G = 2.667, Vin = 1.5 Vpp, SELRES = 1024,
                                               FCTR = 0x0004 ... 0x00FF, fin < finmax
                                               (see table 14)

Reference Voltage VREF

801 VREF      Reference Voltage                I(VREF) = -1 mA ... +1 mA                      48           52    %

                                                                                                                 VDDA

Oscillator    Oscillator Frequency             presented at SCL with subdivision
A01 fosc()                                    of 2048;
                                               VDDA = VDD = 5 V 10 %                         52           90    MHz
A02 TCosc                                     VDDA = VDD = 5 V                                                  MHz
A03 VCosc                                                                                    60    72     83    %/K

              Oscillator Frequency Tempera- VDDA = VDD = 5 V                                        -0.1         %/V
              ture Drift

              Oscillator Frequency Power Sup-                                                       +10.6
              ply Dependance
iC-NQ

13-bit Sin/D CONVERTER WITH CALIBRATION

                                                                                                       Rev D1, Page 7/25

ELECTRICAL CHARACTERISTICS

Operating Conditions: VDDA = VDD = 5 V 10 %, Tj = -40 ... 125 C, unless otherwise stated

Item Symbol Parameter                              Conditions                                                                 Unit
No.                                                                                                    Typ. Max.
                                                                                                 Min.
Zero Comparator                                                                                  -20
                                                                                                 -50
B01 Vos()        Input Offset Voltage              V() = Vcm()                                   1.4         20    mV
                                                                                                   0
B02 Iin()        Input Current                     V() = 0 V ... VDDA                                        50    nA
                                                                                                   1
B03 Vcm()        Common-Mode Input Voltage                                                                   VDDA- V
                 Range                                                                           0.8           1.5
                                                                                                 300
B04 Vdm()        Differential Input Voltage Range                                                -240        VDDA V
                                                                                                  20
Incremental Outputs A, B, Z and BiSS Interface Output SLO
                                                                                                  10
D01 Vs()hi       Saturation Voltage hi             Vs()hi = VDD - V(); I() = -4 mA                 0         0.4   V

D02 Vs()lo       Saturation Voltage lo             I() = 4 mA                                    0.8         0.4   V
                                                                                                 300
D03 tr()         Rise Time                         CL() = 50 pF                                              60    ns
                                                                                                 -600
D04 tf()         Fall Time                         CL() = 50 pF                                   10         60    ns

D05 RL()         Permissible Load at A, B          TMA = 1 (calibration mode)                      1               M

BiSS Interface: Inputs MA, SLI

E01 Vt()hi       Threshold Voltage hi                                                                        2     V

E02 Vt()lo       Threshold Voltage lo                                                                              V

E03 Vt()hys Hysteresis                             Vt()hys = Vt()hi - Vt()lo                                       mV

E04 Ipu(MA) Pull-up Current in MA                  V() = 0 ... VDD - 1 V                               -120 -25    A

E05 Ipd(SLI) Pull-down Current in SLI              V() = 1 ... VDD                                     120 300 A

E06 fclk(MA)     Permissible Clock Frequency at SSI protocol                                                 4     MHz

                 MA                                BiSS B protocol: sensor mode                              10 MHz

                                                   BiSS B protocol: register mode                            0.25 MHz

E07 tp(MA-       Propagation Delay: MA edge vs. all modes, RL(SLO)  1 k                                      50    ns
        SLO)     SLO output

E08 tbusy()s Processing Time Sensor Mode delay of start bit                                            0     0

E09 tbusy()r Processing Time Register Mode delay of start bit with read access to EEPROM                     2     ms

E10 tidle()      Interface Blocking Time           powering up with no EEPROM                          1     1.5   ms

EEPROM Interface, Control Logic: Inputs SDA, NERR

F01 Vt()hi       Threshold Voltage hi                                                                        2     V

F02 Vt()lo       Threshold Voltage lo                                                                              V

F03 Vt()hys Hysteresis                             Vt()hys = Vt()hi - Vt()lo                                       mV

F04 tbusy()cfg Duration of Startup Configuration error free EEPROM access                              5     7     ms

EEPROM Interface, Control Logic: Outputs SDA, SCL, NERR

G01 f()          Write/Read Clock at SCL                                                               20 100 kHz

G02 Vs()lo       Saturation Voltage lo             I() = 4 mA                                                0.45  V

G03 Ipu()        Pull-up Current                   V() = 0 ... VDD - 1 V                               -300 -75    A

G04 ft()         Fall Time                         CL() = 50 pF                                              60    ns

G05 tmin()lo     Error Signal Indication Time at MA = hi, no BiSS access, amplitude or frequeny                    ms
G06 Tpwm()
                 NERR (lo signal)                  error

                 Error Signal PWM Cycle Duration fosc() subdivided 222                                 60.7        ms

                 at NERR

G07 RL()         Permissible Load at SDA, SCL TMA = 1 (calibration mode)                                           M
iC-NQ                                                                             Rev D1, Page 8/25

13-bit Sin/D CONVERTER WITH CALIBRATION

CHARACTERISTICS: Diagrams

            0% 40%       60%  twhi()/T        0%                             90%        110%

                    50%                                                           100%

        AArel 10%                                AArel 10%

                    Figure 1: Definition of relative angle error.

                                                                     $ tMTD
                    Figure 2: Definition of minimum transition distance.

0.15
0.1
0.05

   0
-0.05
-0.1
-0.15

        0               90            180      270                            360

            Figure 3: Typical residual absolute angle error after calibration.
iC-NQ

13-bit Sin/D CONVERTER WITH CALIBRATION

                                                                                                                     Rev D1, Page 9/25

OPERATING REQUIREMENTS: BiSS and SSI Interface

Operating Conditions: VDD = 5 V 10 %, Ta = -25 ... 85 C; input levels lo = 0 ... 0.45 V, hi = 2.4 V ... VDD

Item Symbol Parameter                       Conditions                    Fig.                                                    Unit
                                                                                                                     Max.
No.                                                                                                            Min.

SSI Output (SELSSI = 1)

I001 TMAS   Permissible Clock Period        CFGTOS = 0x01                 4                                    250   2x ttos  ns

I002 tMASh  Clock Signal Hi Level Duration                                4                                    25    ttos     ns

I003 tMASl  Clock Signal Lo Level Duration                                4                                    25    ttos     ns

BiSS Sensor Mode

I004 TMAS   Permissible Clock Period        CFGTOR selected in accordance with 5                               100            ns
                                            table on page 15

I005 tMASh  Clock Signal Hi Level Duration                                5                                    25    ttos     ns

I006 tMASl  Clock Signal Lo Level Duration                                5                                    25             ns

BiSS Register Mode

I007 TMAR   Permissible Clock Period        CFGTOR selected in accordance with 6                               4              s
                                            table on page 15

I008 tidle  Permissible Clock Halt (idle)                                 6                                    0 indefinite

I009 tMARh  Clock Signal Hi Level Duration                                6                                          ttor     ns

I010 tMARh  Clock Signal Hi Level Duration  read out of register data     6                                    30    70       %

                                                                                                                              TMAR

I011 tMARl  Clock Signal Lo Level Duration                                6                                          ttor     ns

I012 tMA0h  "Logic 0" Hi Level Duration                                   6                                    10    30       %

                                                                                                                              TMAR

I013 tMA1h  "Logic 1" Hi Level Duration                                   6                                    70    90       %

                                                                                                                              TMAR

                              Figure 4: Timing diagram of SSI output.
                         Figure 5: Timing diagram of BiSS sensor mode.

                         Figure 6: Timing diagram of BiSS register mode.
iC-NQ

13-bit Sin/D CONVERTER WITH CALIBRATION

                                                                                                                   Rev D1, Page 10/25

PARAMETER and REGISTER

Register Description . . . . . . . . . . . . . . . . . . . . . . . Page 10  Signal Monitoring

Signal Conditioning . . . . . . . . . . . . . . . . . . . . . . . Page 11   and Error Messages . . . . . . . . . . . . . . . . . . . . . . . Page 17

GAIN:     Gain Select                                                       SELAMPL: Amplitude Monitoring, function

SINOFFS: Offset Calibration Sine                                            AMPL:         Amplitude Monitoring, thresholds

COSOFFS: Offset Calibration Cosine                                          AERR:         Amplitude Error

REFOFFS: Offset Calibration Reference                                       FERR:         Frequency Error

RATIO:    Amplitude Calibration                                             Test Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Page 18

PHASE:    Phase Calibration

Converter Function . . . . . . . . . . . . . . . . . . . . . . . . Page 12  TMODE: Test Mode

SELRES: Resolution                                                          TMA:          Analog Test Mode

HYS:      Hysteresis                                                        BiSS Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Page 19

FCTR:     Max. Permissible Converter Frequency                              CFGTOS: Interface Timeout

Incremental Signals . . . . . . . . . . . . . . . . . . . . . . . Page 15   CFGTOR: Interface Timeout

CFGABZ: Output A, B, Z                                                      M2S:          Period Counter Output

ROT:      Direction of Rotation                                             BiSSMOD: Protocol Version

CBZ:      Period Counter Configuration

ENRESDEL: Output Turn-On Delay                                              SELSSI:       SSI Compatibility
                                                                            CFGSSI:       SSI Output
ZPOS:     Zero Signal Position                                              RPL:          Register Access Safety Level

CFGZ:     Zero Signal Length

CFGAB: Zero Signal Logic

OVERVIEW

Adr     Bit 7         Bit 6            Bit 5  Bit 4                               Bit 3             Bit 2   Bit 1       Bit 0

0x00    BiSSMOD              M2S(1:0)                                                     SELRES(4:0)

0x01              HYS(2:0)                                                                ZPOS(4:0)

0x02    ENRESDEL  SELSSI                ROT   CBZ                                         CFGABZ(1:0)              CFGZ(1:0)

0x03      CFGSSI(1:0)                      CFGAB(1:0)                                     RPL(1:0)          AERR        FERR

0x04                                                                        FCTR(7:0)

0x05                                                                        FCTR(14:8)

0x06      CFGTOR(1:0)                   CFGTOS(1:0)                                       TMODE(2:0)                    TMA

0x07*                                         Reserved address / internal use

0x08                         GAIN(3:0)                                                                 RATIO(3:0)

0x09                                                                        SINOFFS(7:0)

0x0A                                                   COSOFFS(7:0)

0x0B                                       PHASE(5:0)                                                       REFOFFS     RATIO(4)

0x0C                                                                                      SELAMPL                  AMPL(1:0)

0x0D

0x0E

0x0F              CRC(7:0) check sum over address 0-14 with CRC polynomial: "100100111" (read out of EEPROM)

        EEPROM

0x10 -  0x00 - 0xF Reserved EEPROM register section storing iC-NQ device setup
0x1F

0x20 -  0x10 - 0x67 Free EEPROM registers
0x77

0x78 -  0x68 - 0x6F EEPROM: BiSS Identifier, ROM: Device ID iC-NQ X3: 4E 51 58 33 {ADR0} 00 69 43**
0x7F

As no access protections are selected all registers are accessible by read and write operations (see RPL).

*) Programming to value 0x00 is recommended. **) iC-NQ V2: 4E 51 56 32 {Adr 0x00} 00 69 43

                                              Table 5: Register layout
iC-NQ                                                                                            Rev D1, Page 11/25

13-bit Sin/D CONVERTER WITH CALIBRATION

SIGNAL CONDITIONING

Input stages SIN and COS are configured as instru-          programmed to register GAIN according to the follow-
mentation amplifiers. The amplifier gain must be se-        ing table. Half of the supply voltage is output to VREF
lected in accordance with the sensor signal level and       as center voltage to help DC level adaptation.

GAIN     Adr 0x08, Bit 7:4

Code                                                   Sine/Cosine Input Signal Levels Vin()
0x0F
0x0E                                        Amplitude                            Average value (DC)
0x0D
0x0C     Amplification      Differential    Single-ended           Differential                  Single-ended
0x0B     80.000             up to 50 mVpp
0x0A     66.667             up to 60 mVpp   up to 100 mVpp         0.7 V ... VDDA - 1.2 V        0.8 V ... VDDA - 1.2 V
0x09     53.333             up to 75 mVpp
0x08     40.000             up to 0.1 Vpp   up to 120 mVpp         0.7 V ... VDDA - 1.2 V        0.8 V ... VDDA - 1.2 V
0x07     33.333             up to 0.12 Vpp
0x06     28.571             up to 0.14 Vpp  up to 0.15 Vpp         0.7 V ... VDDA - 1.2 V        0.8 V ... VDDA - 1.2 V
0x05     26.667             up to 0.15 Vpp
0x04     20.000             up to 0.2 Vpp   up to 0.2 Vpp          1.2 V ... VDDA - 1.2 V        1.3 V ... VDDA - 1.3 V
0x03     14.287             up to 0.28 Vpp
0x02     10.000             up to 0.4 Vpp   up to 0.24 Vpp         1.2 V ... VDDA - 1.2 V        1.3 V ... VDDA - 1.3 V
0x01     8.000              up to 0.5 Vpp
0x00     6.667              up to 0.6 Vpp   up to 0.28 Vpp         0.7 V ... VDDA - 1.2 V        0.8 V ... VDDA - 1.3 V
         5.333              up to 0.75 Vpp
         4.000              up to 1 Vpp     up to 0.3 Vpp          1.2 V ... VDDA - 1.2 V        1.3 V ... VDDA - 1.3 V
         3.333              up to 1.2 Vpp
         2.667              up to 1.5 Vpp   up to 0.4 Vpp          0.7 V ... VDDA - 1.2 V        0.8 V ... VDDA - 1.3 V

                                            up to 0.56 Vpp         1.2 V ... VDDA - 1.3 V        1.4 V ... VDDA - 1.4 V

                                            up to 0.8 Vpp          1.2 V ... VDDA - 1.3 V        1.4 V ... VDDA - 1.5 V

                                            up to 1 Vpp            0.8 V ... VDDA - 1.4 V        1.0 V ... VDDA - 1.6 V

                                            up to 1.2 Vpp          0.8 V ... VDDA - 1.4 V        1.1 V ... VDDA - 1.7 V

                                            up to 1.5 Vpp          0.9 V ... VDDA - 1.5 V        1.3 V ... VDDA - 1.9 V

                                            up to 2 Vpp            1.2 V ... VDDA - 1.6 V        1.7 V ... VDDA - 2.1 V

                                            up to 2.4 Vpp          1.2 V ... VDDA - 1.7 V        1.8 V ... VDDA - 2.3 V

                                            up to 3 Vpp            1.3 V ... VDDA - 1.8 V        2.0 V ... VDDA - 2.6 V

                                            Table 6: Gain Select

SINOFFS  Adr 0x09, Bit 7:0                                  RATIO  Adr 0x0B, Bit 0, Adr 0x08, Bit 3:0
COSOFFS                                                     Code
Code     Adr 0x0A, Bit 7:0                                  0x00   COS / SIN               Code        COS / SIN
0x00                                                        0x01
0x01     Output Offset      Input Offset                    ...    1.0000                  0x10        1.0000
...                                                         0x0F
0x7F     0V                 0V                                     1.0067                  0x11        0.9933
0x80
0x81     -7.8125 mV         -7.8125* mV / GAIN                     ...                     ...         ...
...
0xFF     ...                ...                                    1.1                     0x1F        0.9000
Notes
         -0.9922 V          -0.9922 V / GAIN

         0V                 0V                                     Table 9: Amplitude Calibration

         +7,8125 mV         +7.8125 mV / GAIN

         ...                ...                             PHASE  Adr 0x0B, Bit 7:2
                                                            Code
         +0.9922 V          +0.9922 V / GAIN                0x00   Phase Shift Code                    Phase Shift
                                                            0x01                                       90
         *) With REFOFFS = 0x00 und VDDA = 5 V.             ...    90                     0x20        89.296875
                                                            0x12                                       ...
                                                            ...    90.703125 0x21                     77.34375
                                                            0x1F                                       77.34375
      Table 7: Offset Calibration Sine/Cosine                      ...                     ...         77.34375

                                                                   102.65625 0x32

REFOFFS  Adr 0x0B, Bit 1                                           102.65625 ...
Code
0x00     Reference Voltage                                         102.65625 0x3F

0x01     Depending on VDDA                                         Table 10: Phase Calibration
         (example of application: MR sensors)
         Not depending on VDDA
         (example of application: Sin/Cos encoders)

      Table 8: Offset Calibration Reference
iC-NQ                                                                                   Rev D1, Page 12/25

13-bit Sin/D CONVERTER WITH CALIBRATION

CONVERTER FUNCTIONS

SELRES  Adr 0x00, Bit 4:0                                    SELRES  Adr 0x00, Bit 4:0
Code                                                         Code
        Binary             Examples of Permissible                   Decimal            Examples of Permissible
0x00    Resolutions        Input Frequencies finmax          0x10    Resolutions        Input Frequencies finmax
0x01                       (FCTR 0x0004, 0x4304)             0x11                       (FCTR 0x0004, 0x4304)
0x02                                                         0x12
0x03    -                                                    0x13    2000               650 Hz, 2.6 kHz
0x04                                                         0x14
0x05    -                                                    0x15    1600               812 Hz, 3.3 kHz
0x06                                                         0x16
0x07    -                                                    0x17    1000               1.3 kHz, 5.2 kHz
0x08                                                         0x18
0x09    8192               158 Hz, 635 Hz                    0x19    800                1.6 kHz, 6.5 kHz
0x0A                                                         0x1A
0x0B    4096               317 Hz, 1.27 kHz                  0x1B    500                2.6 kHz, 10.4 kHz
0x0C                                                         0x1C
0x0D    2048               634 Hz, 2.54 kHz                  0x1D    400                3.2 kHz, 13 kHz
0x0E                                                         0x1E    250 *1             5.2 kHz, 20.8 kHz
0x0F    1024               1.27 kHz, 5.1 kHz                 0x1F    125 *1,2           5.2 kHz, 20.8 kHz
                                                             Notes
        512                2.54 kHz, 10.2 kHz

        256                5.1 kHz, 20.3 kHz                         320                4.1 kHz, 16.3 kHz
                                                                     160 *2             4.1 kHz, 16.3 kHz
        128                10.2 kHz, 40.6 kHz                        80 *4              4.1 kHz, 16.3 kHz
                                                                     40 *8              4.1 kHz, 16.3 kHz
        64                 20.3 kHz, 81.3 kHz

        32                 40.6 kHz, 162.5 kHz

        16                 81.3 kHz (max. 250 kHz @ 0x4202)          200                6.5 kHz, 26 kHz
                                                                     100 *2             6.5 kHz, 26 kHz
        8                  162 kHz (max. 250 kHz @ 0x4102)           50 *1,4            6.5 kHz, 26 kHz
                                                                     25 *1,8            6.5 kHz, 26 kHz
        -

        -

                                                                     *1 Not useful with increment A quad B output.

           Table 11: Binary Resolutions                              *2,4,8 The internal converter resolution is higher
                                                                     by factor 2, 4 or 8.

                                                                     Table 12: Decimal Resolutions

HYS     Adr 0x01, Bit 7:5
Code
        Hysteresis in Hysteresis in Absolute error*
0x00
0x01    degree             LSB
0x02
0x03    0
0x04
0x05    0.0879            1 LSB @           0.044
0x06                       12 bit
0x07
        0.1758            1/2 LSB @         0.088
Notes                      10 bit

        0.3516            1 LSB @           0.176
                           10 bit

        0.7031            1/2 LSB @         0.352
                           8 bit

        1.4063            1 LSB @ 8 bit 0.703

        5.625                               2.813

        45                only              22.5

                           recommended

                           for calibration

        *) The absolute error is equivalent to one half the
        angle hysteresis

              Table 13: Hysteresis
iC-NQ                                                                                    Rev D1, Page 13/25

13-bit Sin/D CONVERTER WITH CALIBRATION

MAXIMUM POSSIBLE CONVERTER FREQUENCY

The converter frequency automatically adjusts to the      tion step-down feature can be enabled via the FCTR
value necessary for the input frequency and resolution.   register. Should the input frequency exceed the fre-
This value ranges from zero to a maximum dependent        quency limit of the selected converter resolution, the
on the oscillator frequency which can be set using reg-   LSB is kept stable and not resolved any further; the
ister FCTR.                                               interpolation resolution halves.

Serial data output                                        If the next frequency limit is overshot, the LSB and the
For BiSS or SSI output the maximum possible con-          LSB+1 are kept stable and so on. When the input fre-
verter frequency can be adjusted to suit the maxi-        quency again sinks below this frequency limit, the fine
mum input frequency; an automatic converter resolu-       resolution automatically returns.

Max. Possible Converter Frequency For Serial Data Output

        Resolution    Protocol Max. Input Frequency       Restrictions                   Examples*

        Requirements                                      at high input frequencies      finmax [kHz] at resol.
                                                                                         8192 1024 200
FCTR Min. Res. bin dec BiSS SSI finmax

0x0004              X X X X f(OSC)min / 40 / Resolution                                 0.16 1.27 6.5

0x4102  8           X X X X f(OSC)min / 24 / Resolution Rel. angle error 2x increased    0.26 2.1 10.8

0x4202  16          X X X X 2 x f(OSC)min / 24 / Res. Rel. angle error 4x increased      0.53 4.2 21.6

0x4304  32          X X X X 4 x f(OSC)min / 40 / Res. Rel. angle error 8x increased      0.64 5.1 26.0

0x4602  64          X - X X 4 x f(OSC)min / 24 / Res. Resolution lowered by factor of 2  1.1 8.5 -

0x4A02  128         X - X X 8 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-4      2.1 16.9 -

0x4E02  256         X - X X 16 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-8     4.2 33.8 -

0x5202  512         X - X X 32 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-16    8.5 67.7 -

0x5602  1024 X - X X 64 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-32           16.9 135 -

0x5A02  2048 X - X X 128 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-64          33.8 250 -

0x5E02  4096 X - X X 256 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-128         67.7 -     -

0x6202 8192         X - X X 512 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-256  135 -      -

Notes *) Calculated with fosc()min taken from Electrical Characteristics item A01.

                      Table 14: Maximum converter frequency for serial data output.
iC-NQ

13-bit Sin/D CONVERTER WITH CALIBRATION

                                                                                           Rev D1, Page 14/25

Incremental output to A, B and Z                        nals. A digital zero-delay glitch filter then takes care
There are two criteria which must be considered when    of a temporal edge-to-edge separation, guaranteeing
setting the maximum possible converter frequency via    spike-free output signals after an ESD impact to the
the FCTR register:                                      sensor, for instance.

1. The maximum input frequency                          A serial data output is simultaneously possible at any
2. System limitations, e.g. due to slow counters or     time, using the BiSS or SSI protocol. However, for the
cable transmission                                      transfer of angle data to the output register the incre-
                                                        mental output is halted for one period of the clock sig-
When facing system limitations it is useful to prese-   nal applied to pin MA.
lect a minimum transition distance for the output sig-

1. Max. Possible Converter Frequency Defined By The Maximum Input Frequency

        Output Frequency Resolution Maximum Input Frequency Restrictions                   Examples*
                                                                                           finmax [kHz] at resol.
        fout @ finmax  Requirem.                        at high input frequencies          8192 1024 200
        A, B           bin dec finmax                                                      0.16 1.27 6.5
FCTR                                                                                       0.26 2.1 10.8
                                                                                           0.53 4.2 21.6
0x0004 325 kHz         X X f(OCS)min / 40 / Resolution None                                0.64 5.1 26.0

0x4102 542 kHz         X X f(OSC)min / 24 / Resolution Relative angle error 2x increased

0x4202 1.08 MHz        X X 2 x f(OSC)min / 24 Res.      Relative angle error 4x increased

0x4304 1.3 MHz         X X 4 x f(OSC)min / 40 / Res.    Relative angle error 8x increased

Notes *) Calculated with fosc()min taken from Electrical Characteristics item A01.

     Table 15: Max. converter frequency for incremental A/B/Z output, defined by the max. input frequency

2. Max. Possible Converter Frequency Defined By The Minimum Transition Distance

        Output Frequency Resolution Minimum Transition Distance Restrictions               Example*

FCTR    fout @ tMTD    Requirem.  at A, B               at high input frequencies          tMTD [sec]
0x00FF  A, B           bin dec    tMTD                  None                               22.8
        10 kHz         XX         2048 / f(OSC)max

0x00FE 10.05 kHz       X X 2040 / f(OSC)max             None                               22.7

0x00FD 10.09 kHz       X X 2032 / f(OSC)max             None                               22.6

...     ...            ... ... ...                      ...                                ...

0x0006 366 kHz         X X 56 / f(OSC)max               None                               0.62

0x0005 427 kHz         X X 48 / f(OSC)max               None                               0.53

0x0004 512 kHz         X X 40 / f(OSC)max               None                               0.44

0x4102 854 kHz         X X 24 / f(OSC)max               Relative angle error 2x increased 0.27

0x4202 1.7 MHz         X X 12 / f(OSC)max               Relative angle error 4x increased 0.13

0x4304 2.1 MHz         X X 10 / f(OSC)max               Relative angle error 8x increased 0.11

Notes *) Calculated with fosc()max taken from El.Char. item A01; the min. transition distance refers to output A vs. output B

        without reversing the sense of rotation.

     Table 16: Max. converter frequency for incremental A/B/Z output, defined by the min. transition distance
iC-NQ                                                                                                                  Rev D1, Page 15/25

13-bit Sin/D CONVERTER WITH CALIBRATION

INCREMENTAL SIGNALS

CFGABZ                 Adr 0x02, Bit 3:2
Code
0x00                   Mode                        A                             B                                     Z
0x01
0x02                   Normal                      A                             B                                     Z

0x03                   Control signals for         CA                            CB                                    CZ

Notes                  external period counters

                       Calibration mode

                       The following settings                 OFFS SIN                                    OFFS COS        PHASE
                       are required additionally:                  +...V                                          1.1         1.1
                       SELRES = 0x0D                               -...V                                          0.9         0.9
                       ZPOS = 0x00
                       HYS = 0x07                  Figure 7: Offset              Figure 8: Offset                         Figure 9: Phase*
                       ROT = 0x00                                SIN*                          COS*
                       AERR = 0x00

                       Calibration mode

                       The following settings             OFFS SIN                                   OFFS COS                       RATIO
                       are required additionally:
                                                              +...V                                         1.1                       1.1
                                                              -...V                                         0.9                       0.9

                       SELRES = 0x0D

                       ZPOS = 0x00

                       HYS = 0x07

                       ROT = 0x00

                       AERR = 0x00                 Figure 10: Offset             Figure 11: Offset                     Figure 12: Amplitude*
                                                                   SIN*                          COS*

                       *) Trimmed accurately when duty cycle is 50 %;

                       Recommended trimming order (after selecting GAIN): Offset, Phase, Amplitude Ratio, Offset;

ROT       Adr 0x02, Bit 5                        Table 17: Outputs A, B, Z
Code      Direction
0x00      Not inverted                                                                    SIN
0x01      Inverted

          Table 18: Direction of Rotation                            COS

CBZ       Adr 0x02, Bit 4                                                                            cw: F->0          000000                    P(23:0)
Code      Clear by zero                                                                                     FFFFFF       ccw: 0->F
0x00      Disabled                                                                                                                               A
0x01      Enabled                                                                                                                                B
                                                                                                                                                 Z

      Table 19: Reset Enable for Period Counter                           -180                -90              0 45 90                180

ENRESDEL  Adr 0x02, Bit 7                                            Figure 13: Clear by zero function of the period
Code                                                                               counter when enabled by CBZ = 1.
0x00      Output*          Function                                                Example for chip release iC-NQ V2
0x01                                                                               at resolution 64 (SELRES = 0x0A),
          immediately      An external counter displays the                        zero signal at 45 (ZPOS = 0x04, CF-
Notes                      absolute angle following power on.                      GAB = 0x00) and the direction of rotation
                                                                                   not inverted (ROT = 0x00, COS leads
          after 5 ms       An external counter only displays                       SIN).
                           changes vs. the initial power-on
                           condition (moving halted to
                           reapply power is precondition.)

          *) Output delay after device configuration and
          internal reset.

      Table 20: Output Turn-On Delay A, B, Z
iC-NQ

13-bit Sin/D CONVERTER WITH CALIBRATION

                                                                                         Rev D1, Page 16/25

ZPOS   Adr 0x01, Bit 4:0                                   CFGZ       Adr 0x02, Bit 1:0
       Chip versions iC-NQ X2, iC-NQ X3:                   Code       Length
Code   Position                                            0x00       90
0x00   0                                                  0x01       180
0x08   90                                                 0x02.. 03  Synchronization
0x10   180
0x18   270                                                           Table 22: Zero Signal Length

Code   Chip version iC-NQ V2:                              CFGAB      Adr 0x03, Bit 5:4
0x01   Position                                            Code       Z = 1 for
...    11.25 (1 x 11.25)                                 0x00       B = 1, A = 1
0x1F   ...                                                 0x01       B = 0, A = 1
Notes  348.75 (31 x 11.25)                               0x02       B = 1, A = 0
       The zero signal is only output if released by the   0x03       B = 0, A = 0
       input pins (for instance with PZERO = 5 V, NZERO =
       VREF).                                                          Table 23: Zero Signal Logic

       Table 21: Zero Signal Position

       SIN

       COS

                                                                                         A
                                                                                         B
                                                                                         Z (CFGZ= 0)
                                                                                         Z (CFGZ= 1)
                                                                                         Z (CFGZ= 2)

       -180  -90  0 45 90                                        180 Winkel

Figure 14: Incremental output signals for various length of the zero signal.
              Example for chip release iC-NQ V2 with resolution 64 (SELRES = 0x0A), a zero signal position
              of 45 (ZPOS = 0x04, CFGAB = 0x00) and no reversal of the rotational sense (ROT = 0x00, COS
              leads SIN).
iC-NQ                                                          Rev D1, Page 17/25

13-bit Sin/D CONVERTER WITH CALIBRATION

SIGNAL MONITORING and ERROR MESSAGES

SELAMPL  Adr 0x0C, Bit 2                                                                   Vss
AMPL     Adr 0x0C, Bit 1:0                                                                         Vth

Code     Max ( |Sin| , |Cos| )                                 Figure 15: Signal monitoring of minimum amplitude.
0x00                                                                                                       Vthmax
0x01     Voltage threshold Vth         Output amplitude*                                                    Vthmin
0x02
0x03     0.60 x VDDA                   1.4 Vpp (0.28 x VDDA)         Figure 16: Sin2 + Cos2 signal monitoring.

Code     0.64 x VDDA                   2.0 Vpp (0.40 x VDDA)
0x04
0x05     0.68 x VDDA                   2.6 Vpp (0.51 x VDDA)
0x06
0x07     0.72 x VDDA                   3.1 Vpp (0.62 x VDDA)
Notes    Sin2 + Cos2

         Vthmin  Vthmax                Output amplitude*

         0.48  0.68 x VDDA             2.4 Vpp  3.4 Vpp

         0.56  0.76 x VDDA             2.8 Vpp  3.8 Vpp

         0.64  0.84 x VDDA             3.2 Vpp  4.2 Vpp

         0.72  0.92 x VDDA             3.6 Vpp  4.6 Vpp

         *) Entries are calculated with VDDA = 5 V.

      Table 24: Signal Amplitude Monitoring

AERR     Adr 0x03, Bit 1                                       Each phase in the configuration process is signaled by
Code     Amplitude error message                               NERR = low; the signal is only reset following a suc-
0x00     disabled                                              cessful CRC (cyclic redundancy check).
0x01     enabled
                                                               If the data transfer from the EEPROM is faulty and the
            Table 25: Amplitude Error                          CRC unsuccessful, then the configuration phase is au-
                                                               tomatically repeated.
FERR     Adr 0x03, Bit 0
Code     Excessive frequency error message                     The process aborts following a third unsuccessful at-
0x00     disabled                                              tempt and the error message output remains set to low
0x01     enabled                                               until a write access occurs at address 0 via the BiSS
Note     Input frequency monitoring is operational for         Interface (internal reset).
         resolutions  16
                                                               To enable the successful diagnosis of faults other types
           Table 26: Frequency Error                           of error are signaled at NERR using a PWM code as
                                                               given in the key on the left.
Configuration Error
                                                               Two error bits are provided to enable communication
-        Messaging always released                             via the BiSS Interface; these bits can decode four dif-
                                                               ferent types of error. If NERR is held at low by an ex-
         Table 27: Configuration Error                         ternal source, such as an error message from the sys-
                                                               tem, for example, this can also be verified via the BiSS
Error Keys       Pin NERR              Error bits E1, E0 with  Interface.
Failure Mode                           BiSS and SSI
                 HI                                            Error events are stored for the BiSS sensor data output
No error         LO/HI = 75 %          11                      and deleted afterwards. Errors at NERR are displayed
Amplitude error  (AERR = 0: HI)        01                      for a minimum of ca. 10 ms, as far as no BiSS readout
                 LO/HI = 50 %          (11)                    causes a deletion.
Frequency error  (FERR = 0: HI)        10
                 LO                    (11)                    If an error in amplitude occurs the conversion pro-
Configuration    LO                    00                      cess is terminated and the incremental output signals
Undervoltage     NERR = low caused     00                      halted. An error in amplitude rules out the possibility of
System error     by an external error  00                      an error in frequency.
                 signal

                 Table 28: Error Keys
iC-NQ                                                                                                                     Rev D1, Page 18/25

13-bit Sin/D CONVERTER WITH CALIBRATION

TEST FUNCTIONS

TMODE      Adr 0x06, Bit 3:1                                                                      TMA    Adr 0x06, Bit 0
Code       Signal at Z                                                                            Code
0x00       Z                  Description                                                         0x00   Pin A  Pin B     Pin SDA Pin SCL
0x01       A xor B            no test mode                                                        0x01
0x02       ENCLK              Output A EXOR B                                                     Notes  A      B         SDA           SCL
0x03       NLOCK              iC-Haus device test
0x04       CLK                iC-Haus device test                                                        COS+   COS-      SIN+          SIN-
0x05       DIVC               iC-Haus device test
0x06       PZERO - NZERO      iC-Haus device test                                                        To permit the verification of GAIN and OFFSET
0x07       TP                 iC-Haus device test                                                        settings, the input amplifier outputs are available at
Condition  CFGABZ = 0x00      iC-Haus device test                                                        the pins. To operate the converter a signal of 4 Vpp
                                                                                                         is the ideal here and should not be exceeded. Pin
                                                                                                         loads above 1 M are adviceable for accurate
                                                                                                         measurements.

                                                                                                            Table 30: Analog Test Mode

                   Table 29: Test Mode

5V                                                                                                Parameter GAIN ideally adjusts the signal levels to ca.
                                                       A: COS+                                    4 Vpp and should not be touched afterwards.
                                                                                       SDA: Sin+
                                                                                                  Both scope display modes are feasible for OFFS (pos-
                                                                                                  itive values) or RATIO adjustments; regarding the ad-
                                                                                                  justment of PHASE the X/Y mode may be preferred.

                                                                                                  For OFFS adjustment towards negative values the test
                                                                                                  signals COS- (pin B) and SIN- (pin SCL) are relevant.

0V

Y/T 1 V/Div vert.  X/Y 1 V/Div vert. 1 V/Div hor.

Figure 17: Calibrated signals with TMA mode.
iC-NQ                                                                                                     Rev D1, Page 19/25

13-bit Sin/D CONVERTER WITH CALIBRATION

BiSS INTERFACE

Serial BiSS communication differentiates between the                   Protocol and Data Format
fast cyclic transmission of sensor data for the output of
angle position and period counter data and the trans-
mission of register data which can include bidirectional
read and write access.
The required mode of communication is initiated by the
interface master; as a slave iC-NQ determines up to
which maximum clock interval the selected mode is re-
tained. Sensor mode timeout ttos and register mode
timeout ttor thus give the master a minimum clock fre-
quency of fclk(MA)min.

CFGTOS   Adr 0x06, Bit 5:4
Code
         Timeout ttos Ref. clock                     fclk(MA) min*
0x00     Sensor mode counts
0x01                                                                                 Figure 18: BiSS B Protocol
0x02
0x03     typ. 128 s        256-259                  11 kHz
CFGTOR
Code     typ. 16 s         32-35                    88 kHz            Single-Cycle Data Channel: SCD

0x00     typ. 4 s          8-11                     352 kHz           Bits          Type      Label
0x01
0x02     typ. 1 s          2-5                      1.41 MHz          0, 8          DATA      Period Counter P(7:0)
0x03
Notes    Adr 0x06, Bit 7:6                                             0,8, 12, 24*            Period Counter P(23:0)*

         Timeout ttor       Ref. clock               fclk(MA) min*                             (multiturn position)

         Regist. mode counts

         typ. 1 ms          2049-2060                1.4 kHz           3...13        DATA      Angle Data S(12:0):
                                                                                               3 to 13 bits (singleturn position)
         typ. 256 s        513-514                  5.5 kHz
                                                                       1             ERROR Error bit E1 (amplitude error)
         typ. 32 s         67-68                    42 kHz
                                                                       1             ERROR Error bit E0 (frequency error)
         not permitted                              

         A  ref.  clock  count  is  equal  to   32   (see  El.  Char.  5             CRC       Polynomial 0x25
                                               fosc
         A01 ). The permissible max. clock frequency is                                        x5 + x2 + x0 (inverted bit output)

         specified by item E06 .                                       6*            CRC       Polynomial 0x43*

                                                                                               x6 + x1 + x0 (inverted bit output)

            Table 31: Interface Timeouts                               Multicycle Data Channel: MCD - not in use

                                                                       Bits          Type      Label

                                                                       1             zero bit

M2S      Adr 0x00, Bit 6:5                                             Register Data Channel: CD

Code                        SCD                      MCD               Bits          Type      Label

0x00     SCD*               CRC Poly.                not in use        3             ID        Slave ID
0x01
         Chip releases iC-NQ X2, iC-NQ X3:                             7             ADR       Register Address
0x00
0x01     -                  0x25                     1 zero bit        1             WNR       Write-Not-Read Command
0x02
0x03     P(7:0)             0x25                     1 zero bit        4             CRC       Polynomial 0x13
Notes
         Chip release iC-NQ V2:                                                                x4 + x1 + x0 (inverted bit output)

         -                  0x25                     1 zero bit                      Adr       Content

         P(7:0)             0x25                     1 zero bit        8             0x10.. 1F Device Configuration Data

         P(11:0)            0x43                     1 zero bit                      0x20.. 77 OEM Daten

         P(23:0)            0x43                     n/a                             0x78.. 7F BiSS Identifier

         *) Period counter output via SCD                              4             CRC       Polynomial 0x13

                                                                                               x4 + x1 + x0 (inverted bit Output)

         Table 32: Period Counter Output

BiSSMOD  Adr 0x00, Bit 7                                               Table 34: BiSS Data Channels
Code                                                                                *) For chip release iC-NQ V2
0x00
0x01     Version         Description

         B               BiSS B without multicycle data

         C               Transparency for BiSS C

            Table 33: Protocol Version
iC-NQ                                                                               Rev D1, Page 20/25

13-bit Sin/D CONVERTER WITH CALIBRATION

Sensor Data Communication

The sensor data produced by iC-NQ contains 3 to 13               Figure 19: BiSS B protocol
bits of angle value (S), the period counter (P) with up
to 24 bits (optional), 2 bits of error messages (E1, E0),
and 5 CRC bits (C). Here, M2S sets the output enable
for the position counter; the counter bits, with the MSB
leading, are transmitted in front of the angle value.

The 5 bit CRC output is based on the polynomial 0x25
(100101b), the 6 bit CRC output on the polynomial
0x43 (1000011b) and comes active with longer SCD
data. Generally, CRC bits are output inverted.

As soon as the storage of sensor data is initiated Latch    Figure 20: BiSS C protocol transparency, no inter-
conversion is paused for one MA clock cycle. This time                     pretation of CDM
must be taken into consideration when calculating the
maximum input frequency. The synchronization output        Register Data Communication
at Z (CFGZ = 0x02) is stored until the start bit of the
previous slave arrives.

SCD: Angle data

Bits     Type      Label                                   For as long as the configuration error is active the
                                                           longest timeout is used for the register mode inde-
13       DATA      Angle Data S(12:0)                      pendent of CFGTOR. Thus when configuring via BiSS
                                                           CFGTOR and RPL should be written before address 0.
2        ERROR Error bits E1, E0

5        CRC       Polynomial 0x25

1        Zero bit

Config.  SELRES = 0x03, M2S = 0x00                         A write access at Address 0 triggers an internal reset.
                                                           This allows the period counter to be set to zero and
         Table 35: Format example 1                        configuration errors to be reset; the EEPROM is not
                                                           read out a second time.

SCD: Angle data with 8-bit period counter

Bits     Typ       Label                                   Register access via BiSS can be limited using the pro-
                                                           gramming bits RPL according to the following table.
8        DATA      Period Counter S(7:0)

13       DATA      Angle Data S(12:0)

2        ERROR Error Bits E1, E0                           RPL   Adr 0x03, Bit 3:2
                                                           RPL   Configuration
5        CRC       Polynomial 0x25                               Address 0-31       User     BiSS Identifier
                                                           0x00                     Address  Address 120-127
1        Zero bit                                          0x01  Read / Write       32-119   Read / Write
                                                           0x02                              Read
Config.  SELRES = 0x03, M2S = 0x01                         0x03  Read               Read /   Read
                                                                                    Write    Read
         Table 36: Format example 2                              -
                                                                                    Read /
                                                                 -                  Write

                                                                                    Read /
                                                                                    Write

                                                                                    Read

                                                                 Table 37: Register Access Safety Level
iC-NQ

13-bit Sin/D CONVERTER WITH CALIBRATION

                                                                                     Rev D1, Page 21/25

Sensor Data Output in SSI Format                          CFGSSI  Adr 0x03, Bit 7:6  Ring register operation
With SELSSI = 1 the communication timing is switched      Code    Additional bits    no
to SSI compatibility. Data output is in binary format     0x00    E1, E0, zero bit   no
starting with the MSB. It can be configured if the error  0x01    none               yes
bits are to be send afterwards.                           0x02    E1, E0, zero bit   yes
                                                          0x03    none

                                                                              Table 38: SSI Output

Examples of SSI formats

SSI Output Formats

13-bit SSI

Res Mode Error CRC T1 T2 T3 T4... T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22 T23 T24 T25

10 bit SSI X        -   S9 S8 S7 S6 ... S0 E1 E0 0 Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop

               Example                                    0000000000000

13 bit SSI -        -   S12 S11 S10 S9 ... S3 S2 S1 S0 Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop

*1

               Example                                    000000000000

SSI-R -             -   S12 S11 S10 S9 ... S3 S2 S1 S0 Stop S12 S11 S10 S9 S8 S7 S6 S5 S4 S3 S2

*2

               Example                                    0

25-bit SSI  X       -   S12 S11 S10 S9 ... S3 S2 S1 S0 E1 E0 0 Stop Stop Stop Stop Stop Stop Stop Stop Stop
13 bit SSI
               Example                                            0000000000
8 + 13 SSI
bit*3       X       -   P7 P6 P5 P4 ... P0, S10 S9 S8 S7 S6 S5 S4 S3 S2 S1 S0 E1 E0 0 Stop
                                             S12, S11

               Example                                                                                     00

            Configuration Input SLI = 0, SELSSI = 1 CFGMCD = 0x00, CFGSSI = 0x00, unless otherwise noted.

                        *1 CFGSSI = 0x01; *2 CFGSSI = 0x03; *3 CFGMCD = 0x01

                    Caption SSI protocol

                        SSI ring operation

                                            Table 39: SSI Output Formats

EEPROM INTERFACE

Serial EEPROM components permitting operation             dresses 0-111 are mapped onto the BiSS addresses
from 3.3 V to 5 V can be connected (such as 24C02, for    16-127. If no EEPROM is connected the device must
example). When the device is switched on the memory       be configured via BiSS and address 0 written last. In
area of bytes 0 to 15 is mapped onto iC-NQ's registers.   this case iC-NQ does not respond to addresses 16-
The higher memory areas, bytes 16-111, are readily        119; reading addresses 120-127 sends the device ID
available to the system via BiSS. The EEPROM ad-          plus the contents of register 0 to address 124.
iC-NQ                                                                                                                         Rev D1, Page 22/25

13-bit Sin/D CONVERTER WITH CALIBRATION

APPLICATION HINTS

Principle Input Circuits

                                                PSIN                         11App              PSIN                           PSIN
                                                                   +                             NSIN                                              +
    1Vss to 120S                                                                                                   RS1
                                                                   -                                               25kS                            -

                                                                   -                                               RS2                             -
                                                NSIN                                                               25kS         NSIN

                        PSIN              RS                       +         SENSOR        case                                                    +
                        NSIN              120S            INPUT SIN                                                                       INPUT SIN
                                                VREF                                                                            VREF

                                                    iC-NQ                                                                           iC-NQ

SENSOR                                                                       Figure 22: Input circuit for current signals of 11 A.

                  case

Figure 21: Input circuit for voltage signals of 1 Vpp                                                  +5V
              with no ground reference. When grounds                                                       R001
              are not separated the connection NSIN                                                        1kS
              to VREF must be omitted.                                                                     R002
                                                                                                           1kS
                                                                        R3
                                                                       1kS

    V-GEN         R1                            PSIN                                                                           PSIN
    1Vpp          1kS                                              +                                                                              +

                                       -                           -                                                                              -
                  R2
                  1kS

                                       +

                                   R4
                                   1kS

                                                                   -         V-GEN                                                                -
                                                                             2Vpp
                                                NSIN                                                                           NSIN
                                                                   +                                                                              +

                                                          INPUT SIN                                                                      INPUT SIN
                                                VREF                                                                           VREF

                                                    iC-NQ                                                                          iC-NQ

Figure 23: Input circuit for single-side voltage or cur-                     Figure 24: Simplified input wiring for single-side
              rent source signals with ground refer-                                       voltage signals with ground reference.
              ence (adaptation via resistors R3, R4).
                                                                                                   +TTL
                                                                        R1                       -TTL or open
                                                                       10kS
                                                                                                              5kS
                                                                                                                         RS3
                                                                                                     120S                1kS
                                                                                                                   5kS          PSIN
                                                                                                                                                   +
                                  -             PSIN                                 +SIN                          RS1   CS1
                                  +                                +                 -SIN                          5kS   220pF                     -
                              R2
                              10kS                                 -                                               RS2   RS4                          GAIN= 10
                                                                                                                   5kS   1kS
                                                                                                                                                   -
Ip         In                                                      -                                                            NSIN

10App 10App                                   NSIN                                                                                               +
                                                                   +                                                                      INPUT SIN
                                                                             ENCODER case                                CS2    VREF
                                                          INPUT SIN                                                      47nF
                                                VREF                                                                                iC-NQ

                                                    iC-NQ                    Figure 26: Combined input circuit for 11 A, 1 Vpp
                                                                                           (with 120  termination) or TTL encoder
Figure 25: Input circuit for differential current sink                                     signals. RS3/4 and CS1 serve as protec-
              sensor outputs, eg. using Opto Encoder                                       tion against ESD and transients.
              iC-WG.
iC-NQ                                     Rev D1, Page 23/25

13-bit Sin/D CONVERTER WITH CALIBRATION

Basic circuit

                         Figure 27: Basic circuit for evaluation of magneto-resistor bridge sensors.

EVALUATION BOARD

The iC-NQ device is equipped with an evaluation board
for test purposes; descriptions are available sepa-
rately.
iC-NQ                                                                                    Rev D1, Page 24/25

13-bit Sin/D CONVERTER WITH CALIBRATION

DESIGN REVIEW: Notes On Chip Functions

iC-NQ X2  Function, Parameter/Code   Description and Application Hints
iC-NQ X3
No.       SELRES                     A minimal resolution of 8 is required for the frequency monitoring function and
1         Illegal setting:           period counting as well. Thus, a binary resolution of 4 is not permitted when
          0x0E for resolution 4      using the period counter and the serial interface for data output with the BiSS or
                                     SSI protocol.
2         ZPOS
                                     A resolution of 4 may be used for solely incremental applications with A/B/Z
          Illegal settings:          output, what then requires the deactivation of the frequency monitoring function
                                     (by FERR set to 0x00).
          0x01...0x07, 0x09...0x0F,
                                     Illegal settings of ZPOS delay accurate converter operation following power on.
          0x11...0x17, 0x19...0x1F   Depending on the sin/cos input signals (phase angle) the A/B outputs can
                                     provide pulses causing an external counter to alternately count up and down.
3         M2S
                                     This may disturb the startup of a drive if the motion controller tolerates only single
          Illegal settings:          A/B edges during standstill checking.

          0x02, 0x03                 The converter operation is again accurate when the sin/cos input signals have
                                     changed, by a maximum of 45 angular degrees.

                                     Illegal settings, enabling a period counter output of 12 or 24 bits, may cause
                                     position data jumping with fast changes in the direction of count (e.g. applications
                                     with length gauges).

                                     It is thus advisable to use 8-bit period counting (M2S 0x01) and to capture the
                                     overflow in the external microcontroller.

                Table 40: Notes on chip functions regarding iC-NQ chip releases X2, X3

iC-NQ V2  Function, Parameter/Code   Description and Application Hints
No.       SELRES                     See description given for iC-NQ X2, X3
1
                                     No further exclusions known at time of printing.
2

                      Table 41: Notes on chip functions regarding iC-NQ chip release V2

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relevant current specifications on our internet website www.ichaus.de/infoletter; this letter is generated automatically and shall be sent to registered users by
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iC-Haus does not warrant the accuracy, completeness or timeliness of the specification on this site and does not assume liability for any errors or omissions
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areas of applications of the product.
iC-Haus conveys no patent, copyright, mask work right or other trade mark right to this product. iC-Haus assumes no liability for any patent and/or other trade
mark rights of a third party resulting from processing or handling of the product and/or any other use of the product.
As a general rule our developments, IPs, principle circuitry and range of Integrated Circuits are suitable and specifically designed for appropriate use in technical
applications, such as in devices, systems and any kind of technical equipment, in so far as they do not infringe existing patent rights. In principle the range of
use is limitless in a technical sense and refers to the products listed in the inventory of goods compiled for the 2008 and following export trade statistics issued
annually by the Bureau of Statistics in Wiesbaden, for example, or to any product in the product catalogue published for the 2007 and following exhibitions in
Hanover (Hannover-Messe).
We understand suitable application of our published designs to be state-of-the-art technology which can no longer be classed as inventive under the stipulations
of patent law. Our explicit application notes are to be treated only as mere examples of the many possible and extremely advantageous uses our products can
be put to.
iC-NQ                                                                                  Rev D1, Page 25/25

13-bit Sin/D CONVERTER WITH CALIBRATION

ORDERING INFORMATION

Type               Package                     Order Designation
iC-NQ              TSSOP20 4.4 mm
                                               iC-NQ TSSOP20
Evalutaion Board                               iC-NQ TSSOP20 ET -40/125

                                               iC-NQ EVAL NQ1D

For technical support, information about prices and terms of delivery please contact:

iC-Haus GmbH       Tel.: +49 (61 35) 92 92-0
Am Kuemmerling 18  Fax: +49 (61 35) 92 92-192
D-55294 Bodenheim  Web: http://www.ichaus.com
GERMANY            E-Mail: sales@ichaus.com

Appointed local distributors: http://www.ichaus.com/sales_partners
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