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IC-NQL

器件型号:IC-NQL
厂商名称:iC-Haus GmbH
厂商官网:http://www.ichaus.biz
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器件描述

13-bit Sin/D CONVERTER WITH SSI INTERFACE

IC-NQL器件文档内容

iC-NQL

13-bit Sin/D CONVERTER WITH SSI INTERFACE

                                                                                                                                        Rev B1, Page 1/24

FEATURES                                                                             APPLICATIONS
                                                                                     o Interpolator IC for position data
o Resolution of up to 8192 angle steps per sine/cosine period
o Binary and decimal resolution settings, e.g. 500, 512, 1000,                          acquisition from analog
                                                                                        sine/cosine sensors
   1024; programmable angle hysteresis                                               o Optical linear/rotary encoders
o Conversion time of just 250 ns including amplifier settling                        o MR sensor systems
o Count-safe vector follower principle, realtime system with
                                                                                     PACKAGES
   70 MHz sampling rate
o Direct sensor connection; selectable input gain                                                     TSSOP20
o Front-end signal conditioning features offset (8 bit), amplitude

   ratio (5 bit) and phase (6 bit) calibration
o 250 kHz input frequency
o Absolute angle output via fast SSI interface
o 8-bit on-chip period counter
o A QUAD B incremental outputs with selectable minimum

   transition distance (e.g. 0.25 s for 1 MHz at A)
o Index signal processing adjustable in position and width
o Fault monitoring: frequency, amplitude, configuration (CRC)
o Setup via serial EEPROM
o ESD protection and TTL-/CMOS-compatible outputs

BLOCK DIAGRAM

                                                                VDDA  VDD

PSIN                            +                                                                                                    A

                                -                                                                                                    B

                                -                                                                                                    Z

NSIN                                     SIN                                         INCREMENTAL
                                                                                     OUTPUT
                                         COS
                               +                    PHASE             COUNTER
                                                    CORRECTION         ARCTAN
               INPUT SIN

PCOS                            +                                                                     CLK
                                                                                                    DATA

                                -

                                                                                     SSi INTERFACE

                                -

NCOS                                                                                                SDA

                                +

               INPUT COS                 Sin/D CONVERSION

PZERO          +                          iC-NQL PERIOD COUNTER

NZERO          -                                                                     E2PROM           SCL
                                                                                     INTERFACE      NERR
               INPUT ZERO

                                   VDDA

VREF

                                                                      RAM            CONTROL LOGIC

               VREF                                                             GND

                                                                GNDA

Copyright 2004, 2010 iC-Haus                                                                                                          http://www.ichaus.com
iC-NQL

13-bit Sin/D CONVERTER WITH SSI INTERFACE

                                                         Rev B1, Page 2/24

DESCRIPTION

iC-NQL is a monolithic A/D converter which, by ap-       rectly connected without the need for external resis-
plying a count-safe vector follower principle, converts  tors. Various programmable D/A converters are avail-
sine/cosine sensor signals with a selectable resolu-     able for the conditioning of sine/cosine sensor sig-
tion and hysteresis into angle position data. This       nals with regard to offset, amplitude ratio and phase
absolute value is output via a synchronous-serial        errors. Front-end gain can be set in stages graded
SSI interface and trails a master clock rate of up to    to suit all common differential sensor signals from
4 Mbit/s. A 8-bit period counter supplements the po-     approximately 20 mVpp to 1.5 Vpp, and also single-
sition data with a multiturn count.                      ended sensor signals from 40 mVpp to 3 Vpp respec-
                                                         tively.
At the same time any changes in output data are
converted into incremental A QUAD B encoder sig-         The device reads its configuration data via the serial
nals. Here, the minimum transition distance can be       EEPROM interface when cycling power, respectively
adapted to suit the system on hand (cable length, ex-    following an undervoltage reset. The read in cycle
ternal counter). A synchronised zero index is gener-     is repeated up to three times when data correctness
ated and output to Z if enabled by the PZERO and         is not confirmed by a CRC validation. A permanent
NZERO inputs.                                            CRC error as well as the configuration phase itself
                                                         is displayed at the error message output NERR by a
The front-end amplifiers are configured as instrumen-    low level signal.
tation amplifiers, permitting sensor bridges to be di-
iC-NQL                                                 Rev B1, Page 3/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

CONTENTS

PACKAGES                    4  Incremental output to A, B and Z . . . . . . . 14

ABSOLUTE MAXIMUM RATINGS    5 INCREMENTAL SIGNALS          15

THERMAL DATA                5 SIGNAL MONITORING and ERROR
ELECTRICAL CHARACTERISTICS
                               MESSAGES                    17

                            6

ELECTRICAL CHARACTERISTICS: Diagrams 8 TEST FUNCTIONS      18

OPERATING REQUIREMENTS: SSI INTERFACE 8 SSI INTERFACE      19

PARAMETERS and REGISTERS                Examples of SSI Data Output Formats . . . . 20
                            10

SIGNAL CONDITIONING         11 EEPROM INTERFACE            20

CONVERTER FUNCTIONS         12 APPLICATION HINTS           21

                               Principle Input Circuits . . . . . . . . . . . . . 21

MAXIMUM POSSIBLE CONVERTER              Basic Circuit . . . . . . . . . . . . . . . . . . 22
    FREQUENCY               13

Serial data output . . . . . . . . . . . . . . . 13 DESIGN REVIEW: Notes On Chip Functions 23
iC-NQL

13-bit Sin/D CONVERTER WITH SSI INTERFACE

                                                                              Rev B1, Page 4/24

PACKAGES TSSOP20 (according to JEDEC Standard)

PIN CONFIGURATION                   PIN FUNCTIONS
TSSOP20 4.4 mm, lead pitch 0.65 mm  No. Name Function

                                                1 PCOS Input Cosine +

                                                2 NCOS Input Cosine -

                                                3 VDDA +5 V Supply Voltage (analog)

                                                4 GNDA Ground (analog)

                                                5 VREF Reference Voltage Output

                                                6A  Incremental Output A

                                                    Analog signal COS+ (TMA mode)

                                                    PWM signal for Offset Sine (Calib.)

                                                7B  Incremental Output B

                                                    Analog signal COS- (TMA mode)

                                                    PWM signal for Offset Cosine (Calib.)

                                                8Z  Output Index Z

                                                    PWM signal for Phase/Ratio (Calib.)

                                                9 GND Ground

                                                10 VDD +5 V Supply Voltage (digital)

                                                11 TEST Test Input

                                                12 CLK SSI interface, clock line

                                                13 DATA SSI interface, data output

                                                14 SDA EEPROM interface, data line

                                                    Analog signal SIN+ (TMA mode)

                                                15 SCL EEPROM interface, clock line

                                                    Analog signal SIN- (TMA mode)

                                                16 NERR Error Input/Output, active low

                                                17 PZERO Input Zero Signal +

                                                18 NZERO Input Zero Signal -

                                                19 PSIN Input Sine +

                                                20 NSIN Input Sine -

External connections linking VDDA to VDD and GND to GNDA are required. The test input may remain unwired
or can be linked to VDD (please note the hints given by chapter Design Review regarding the signal of pin DATA).
iC-NQL

13-bit Sin/D CONVERTER WITH SSI INTERFACE

                                                                                                                         Rev B1, Page 5/24

ABSOLUTE MAXIMUM RATINGS

These ratings do not imply operating conditions; functional operation is not guaranteed. Beyond these ratings device damage may occur.

Item Symbol Parameter                             Conditions                                                                          Unit
No.                                                                                                                      Max.
                                                                                                                   Min.

G001 VDDA    Analog Supply Voltage                                                                                 -0.3  6    V

G002 VDD     Digital Supply Voltage                                                                                -0.3  6    V

G003 Vpin()  Voltage at                           V() < VDDA + 0.3 V                                               -0.3  6    V
             PSIN, NSIN, PCOS, NCOS, PZERO,       V() < VDD + 0.3 V
             NZERO, VREF, NERR, SCL,
             SDA, CLK, DATA, A, B, Z

G004 Imx(VDDA) Current in VDDA                                                                                     -50   50   mA

G005 Imx(GNDA) Current in GNDA                                                                                     -50   50   mA

G006 Imx(VDD) Current in VDD                                                                                       -50   50   mA

G007 Imx(GND) Current in GND                                                                                       -50   50   mA

G008 Imx()   Current in                                                                                            -10   10   mA
G009 Ilu()   PSIN, NSIN, PCOS, NCOS, PZERO,
             NZERO, VREF, NERR, SCL, SDA,         according to Jedec Standard No. 78;                              -100  100  mA
             CLK, DATA, A, B, Z
                                                  Ta = 25 C, pulse duration to 10 s,
             Pulse Current in all pins            VCC = VCCmax, VDD = VDDmax,
             (Latch-up Strength)                  Vlu() = (-0.5...+1.5) x Vpin()max

G010 Vd()    ESD Susceptibility at all pins       HBM 100 pF discharged through 1.5 k                                    2    kV

G011 Tj      Junction Temperature                                                                                  -40   150  C

G012 Ts      Storage Temperature Range                                                                             -40   150  C

THERMAL DATA

Operating Conditions: VDDA = VDD = 5 V 10 %

Item Symbol Parameter                             Conditions                                                                                      Unit
No.                                                                                                                Min. Typ. Max.

T01 Ta       Operating Ambient Temperature Range                                                                   -25   85 C

             (extended temperature range of
             -40 to 125 C available on request)

All voltages are referenced to ground unless otherwise stated.
All currents flowing into the device pins are positive; all currents flowing out of the device pins are negative.
iC-NQL

13-bit Sin/D CONVERTER WITH SSI INTERFACE

                                                                                                    Rev B1, Page 6/24

ELECTRICAL CHARACTERISTICS

Operating Conditions: VDDA = VDD = 5 V 10 %, Tj = -40 ... 125 C, unless otherwise stated

Item Symbol Parameter                          Conditions                                                                        Unit
No.                                                                                           Min. Typ. Max.

Total Device

001 VDDA,     Permissible Supply Voltage                                                      4.5          5.5   V
        VDD

002 I(VDDA) Supply Current in VDDA             fin() = 200 kHz; A, B, Z open                               15    mA

003 I(VDD) Supply Current in VDD               fin() = 200 kHz; A, B, Z open                               20    mA

004 Von       Turn-on Threshold VDDA, VDD                                                     3.2          4.4   V

005 Vhys      Turn-on Threshold Hysteresis                                                    200                mV
006 Vc()hi
              Clamp Voltage hi at              Vc()hi = V() - VDDA;                           0.3          1.6   V
              PSIN, NSIN, PCOS, NCOS,          I() = 1 mA, other pins open
              PZERO, NZERO, VREF

007 Vc()lo    Clamp Voltage lo at              I() = -1 mA, other pins open                   -1.6         -0.3  V
              PSIN, NSIN, PCOS, NCOS,
              PZERO, NZERO, VREF, NERR,
              SCL, SDA, A, B, Z

008 Vc()hi    Clamp Voltage hi at              Vc()hi = V() - VDD;                            0.3          1.6   V
              NERR, SCL, SDA,                  I() = 1 mA, other pins open
              A, B, Z

Input Amplifiers PSIN, NSIN, PCOS, NCOS

101 Vos()     Input Offset Voltage             Vin() and G() in accordance with table Gain
                                               Select;
                                               G  20                                          -10          10    mV
                                               G < 20
                                                                                              -15          15    mV

102 TCos      Input Offset Voltage             see 101                                              10          V/K
              Temperature Drift

103 Iin()     Input Current                    V() = 0 V ... VDDA                             -50          50    nA

104 GA        Gain Accuracy                    G() in accordance with table Gain Select       95           102   %

105 GArel     Gain SIN/COS Ratio Accuracy G() in accordance with table Gain Select            97           103   %

106 fhc       Cut-off Frequency                G = 80                                         230                kHz
                                               G = 2.667
                                                                                              650                kHz

107 SR        Slew Rate                        G = 80                                         4                  V/s
                                               G = 2.667
                                                                                              9                  V/s

Sin/D Conversion: Accuracy

201 AAabs     Absolute Angle Accuracy without referred to 360 input signal, G = 2.667,       -1.0         1.0 DEG

              calibration                      Vin = 1.5 Vpp, HYS = 0

202 AAabs     Absolute Angle Accuracy after referred to 360 input signal, HYS = 0, internal  -0.5 0.35 +0.5 DEG

              calibration                      signal amplitude of 2 ... 4 Vpp

203 AArel     Relative Angle Accuracy          referred to output signal period of A/B,       -10          10    %
                                               G = 2.667, Vin = 1.5 Vpp, SELRES = 1024,
                                               FCTR = 0x0004 ... 0x00FF, fin < finmax
                                               (see table 14)

Reference Voltage VREF

801 VREF      Reference Voltage                I(VREF) = -1 mA ... +1 mA                      48           52    %

                                                                                                                 VDDA

Oscillator    Oscillator Frequency             presented at SCL with subdivision
A01 fosc()                                    of 2048;
                                               VDDA = VDD = 5 V 10 %                         52           90    MHz
A02 TCosc                                     VDDA = VDD = 5 V                                                  MHz
A03 VCosc                                                                                    60    72     83    %/K

              Oscillator Frequency Tempera- VDDA = VDD = 5 V                                        -0.1         %/V
              ture Drift

              Oscillator Frequency Power Sup-                                                       +10.6
              ply Dependance
iC-NQL

13-bit Sin/D CONVERTER WITH SSI INTERFACE

                                                                                                 Rev B1, Page 7/24

ELECTRICAL CHARACTERISTICS

Operating Conditions: VDDA = VDD = 5 V 10 %, Tj = -40 ... 125 C, unless otherwise stated

Item Symbol Parameter                              Conditions                                                                  Unit
No.                                                                                         Min. Typ. Max.

Zero Comparator

B01 Vos()        Input Offset Voltage              V() = Vcm()                              -20             20    mV

B02 Iin()        Input Current                     V() = 0 V ... VDDA                       -50             50    nA

B03 Vcm()        Common-Mode Input Voltage                                                  1.4             VDDA- V
                 Range
                                                                                                            1.5

B04 Vdm()        Differential Input Voltage Range                                           0               VDDA V

Incremental Outputs A, B, Z
SSI Interface Output DATA

D01 Vs()hi       Saturation Voltage hi             Vs()hi = VDD - V(); I() = -4 mA                          0.4   V

D02 Vs()lo       Saturation Voltage lo             I() = 4 mA                                               0.4   V

D03 tr()         Rise Time                         CL() = 50 pF                                             60    ns

D04 tf()         Fall Time                         CL() = 50 pF                                             60    ns

D05 RL()         Permissible Load at A, B          TMA = 1 (calibration mode)               1                     M

SSI Interface: Input CLK

E01 Vt()hi       Threshold Voltage hi                                                                       2     V

E02 Vt()lo       Threshold Voltage lo                                                       0.8                   V

E03 Vt()hys Hysteresis                             Vt()hys = Vt()hi - Vt()lo                300                   mV

E04 Ipu()        Pull-up Current in CLK            V() = 0 ... VDD - 1 V                    -240 -120 -25         A

E05 fclk()       Permissible Clock Frequency at                                                             4     MHz
                 CLK

E06 tp(CLK-      Propagation Delay: CLK edge vs. all modes, RL(SLO)  1 k                    10              50    ns
        DATA)    DATA output

E07 tbusy() Processing Time                                                                      0

E08 tidle()      Interface Blocking Time           powering up with no EEPROM                    1          1.5   ms

EEPROM Interface, Control Logic: Inputs SDA, NERR

F01 Vt()hi       Threshold Voltage hi                                                                       2     V

F02 Vt()lo       Threshold Voltage lo                                                       0.8                   V
                                                                                            300
F03 Vt()hys Hysteresis                             Vt()hys = Vt()hi - Vt()lo                                      mV
                                                                                                         5
F04 tbusy()cfg Duration of Startup Configuration error free EEPROM access                                   7     ms

EEPROM Interface, Control Logic: Outputs SDA, SCL, NERR

G01 f()          Write/Read Clock at SCL                                                         20 100 kHz

G02 Vs()lo       Saturation Voltage lo             I() = 4 mA                                               0.45  V

G03 Ipu()        Pull-up Current                   V() = 0 ... VDD - 1 V                    -600 -300 -75         A

G04 ft()         Fall Time                         CL() = 50 pF                                             60    ns

G05 tmin()lo     Error Signal Indication Time at CLK = hi, no amplitude or frequeny error   10                    ms
G06 Tpwm()       NERR (lo signal)
                                                                                                 60.7             ms
                 Error Signal PWM Cycle Duration fosc() subdivided by 222
                 at NERR

G07 RL()         Permissible Load at SDA, SCL TMA = 1 (calibration mode)                    1                     M
iC-NQL                                                                            Rev B1, Page 8/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

ELECTRICAL CHARACTERISTICS: Diagrams

            0% 40%       60%  twhi()/T        0%                             90%        110%

                    50%                                                           100%

        AArel 10%                                AArel 10%

                    Figure 1: Definition of relative angle error.

                                                                     $ tMTD
                    Figure 2: Definition of minimum transition distance.

0.15
0.1
0.05

   0
-0.05
-0.1
-0.15

        0               90            180      270                            360

            Figure 3: Typical residual absolute angle error after calibration.
iC-NQL

13-bit Sin/D CONVERTER WITH SSI INTERFACE

                                                                                                                     Rev B1, Page 9/24

OPERATING REQUIREMENTS: SSI INTERFACE

Operating Conditions: VDD = 5 V 10 %, Ta = -25 ... 85 C; input levels lo = 0 ... 0.45 V, hi = 2.4 V ... VDD

Item Symbol Parameter                        Conditions         Fig.                                                          Unit

No.                                                                                                            Min.  Max.      ns
                                                                                                               250   2x ttos   ns
I001 TCLK    Permissible Clock Period        CFGTOS = 0x01      4                                               25             ns
                                                                                                                25     ttos
I002 tCLKhi  Clock Signal Hi Level Duration                     4                                                      ttos

I003 tCLKlo  Clock Signal Lo Level Duration                     4

                       Figure 4: Timing diagram of SSI output.
iC-NQL                                                                                                                Rev B1, Page 10/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

PARAMETERS and REGISTERS

Register Description . . . . . . . . . . . . . . . . . . . . . . . Page 10  ZPOS:         Zero Signal Position
                                                                            CFGZ:         Zero Signal Length
Signal Conditioning . . . . . . . . . . . . . . . . . . . . . . . Page 11   CFGAB:        Zero Signal Logic

GAIN:     Gain Select

SINOFFS: Offset Calibration Sine                                            Signal Monitoring

COSOFFS: Offset Calibration Cosine                                          and Error Messages . . . . . . . . . . . . . . . . . . . . . . . Page 17

REFOFFS: Offset Calibration Reference                                       SELAMPL: Amplitude Monitoring, function

RATIO:    Amplitude Calibration                                             AMPL:         Amplitude Monitoring, thresholds

PHASE:    Phase Calibration                                                 AERR:         Amplitude Error

Converter Function . . . . . . . . . . . . . . . . . . . . . . . . Page 12  FERR:         Frequency Error

SELRES: Resolution                                                          Test Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Page 18

HYS:      Hysteresis                                                        TMODE: Test Mode

FCTR:     Max. Permissible Converter Frequency                              TMA:          Analog Test Mode

Incremental Signals . . . . . . . . . . . . . . . . . . . . . . . Page 15   SSI Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Page 19

CFGABZ: Output A, B, Z

ROT:      Direction of Rotation                                             CFGTOS: Interface Timeout

CBZ:      Period Counter Configuration                                      M2S:          Period Counter Output

ENRESDEL: Output Turn-On Delay                                              CFGSSI: SSI Output Options

OVERVIEW

Adr     Bit 7         Bit 6            Bit 5  Bit 4                               Bit 3        Bit 2       Bit 1         Bit 0

0x00      0                  M2S(1:0)                                                     SELRES(4:0)

0x01              HYS(2:0)                                                                ZPOS(4:0)

0x02    ENRESDEL          1             ROT   CBZ                                         CFGABZ(1:0)                    CFGZ(1:0)

0x03         CFGSSI(1:0)                   CFGAB(1:0)                                  0               0   AERR          FERR

0x04                                                                        FCTR(7:0)

0x05      0                                                                 FCTR(14:8)

0x06      0               0                CFGTOS(1:0)                                    TMODE(2:0)                     TMA

0x07      0               0             0              0                               0               0              0             0

0x08                         GAIN(3:0)                                                                    RATIO(3:0)

0x09                                                                        SINOFFS(7:0)

0x0A                                                    COSOFFS(7:0)

0x0B                                       PHASE(5:0)                                                      REFOFFS       RATIO(4)

0x0C      0               0             0              0                               0  SELAMPL                        AMPL(1:0)

0x0D      0               0             0              0                               0               0              0             0

0x0E      0               0             0              0                               0               0              0             0

0x0F    CRC(7:0) check sum over address 0x00-0x0E with CRC polynomial: "100100111" (read out of EEPROM)

Note    Registers not in use must be set to zero unless otherwise noted.

                                              Table 5: Register layout
iC-NQL                                                                                           Rev B1, Page 11/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

SIGNAL CONDITIONING

Input stages SIN and COS are configured as instru-          programmed to register GAIN according to the follow-
mentation amplifiers. The amplifier gain must be se-        ing table. Half of the supply voltage is output to VREF
lected in accordance with the sensor signal level and       as center voltage to help DC level adaptation.

GAIN     Adr 0x08, Bit 7:4

Code                                                   Sine/Cosine Input Signal Levels Vin()
0x0F
0x0E                                        Amplitude                            Average value (DC)
0x0D
0x0C     Amplification      Differential    Single-ended           Differential                  Single-ended
0x0B     80.000             up to 50 mVpp
0x0A     66.667             up to 60 mVpp   up to 100 mVpp         0.7 V ... VDDA - 1.2 V        0.8 V ... VDDA - 1.2 V
0x09     53.333             up to 75 mVpp
0x08     40.000             up to 0.1 Vpp   up to 120 mVpp         0.7 V ... VDDA - 1.2 V        0.8 V ... VDDA - 1.2 V
0x07     33.333             up to 0.12 Vpp
0x06     28.571             up to 0.14 Vpp  up to 0.15 Vpp         0.7 V ... VDDA - 1.2 V        0.8 V ... VDDA - 1.2 V
0x05     26.667             up to 0.15 Vpp
0x04     20.000             up to 0.2 Vpp   up to 0.2 Vpp          1.2 V ... VDDA - 1.2 V        1.3 V ... VDDA - 1.3 V
0x03     14.287             up to 0.28 Vpp
0x02     10.000             up to 0.4 Vpp   up to 0.24 Vpp         1.2 V ... VDDA - 1.2 V        1.3 V ... VDDA - 1.3 V
0x01     8.000              up to 0.5 Vpp
0x00     6.667              up to 0.6 Vpp   up to 0.28 Vpp         0.7 V ... VDDA - 1.2 V        0.8 V ... VDDA - 1.3 V
         5.333              up to 0.75 Vpp
         4.000              up to 1 Vpp     up to 0.3 Vpp          1.2 V ... VDDA - 1.2 V        1.3 V ... VDDA - 1.3 V
         3.333              up to 1.2 Vpp
         2.667              up to 1.5 Vpp   up to 0.4 Vpp          0.7 V ... VDDA - 1.2 V        0.8 V ... VDDA - 1.3 V

                                            up to 0.56 Vpp         1.2 V ... VDDA - 1.3 V        1.4 V ... VDDA - 1.4 V

                                            up to 0.8 Vpp          1.2 V ... VDDA - 1.3 V        1.4 V ... VDDA - 1.5 V

                                            up to 1 Vpp            0.8 V ... VDDA - 1.4 V        1.0 V ... VDDA - 1.6 V

                                            up to 1.2 Vpp          0.8 V ... VDDA - 1.4 V        1.1 V ... VDDA - 1.7 V

                                            up to 1.5 Vpp          0.9 V ... VDDA - 1.5 V        1.3 V ... VDDA - 1.9 V

                                            up to 2 Vpp            1.2 V ... VDDA - 1.6 V        1.7 V ... VDDA - 2.1 V

                                            up to 2.4 Vpp          1.2 V ... VDDA - 1.7 V        1.8 V ... VDDA - 2.3 V

                                            up to 3 Vpp            1.3 V ... VDDA - 1.8 V        2.0 V ... VDDA - 2.6 V

                                            Table 6: Gain Select

SINOFFS  Adr 0x09, Bit 7:0                                  RATIO  Adr 0x0B, Bit 0, Adr 0x08, Bit 3:0
COSOFFS                                                     Code
Code     Adr 0x0A, Bit 7:0                                  0x00   COS / SIN               Code        COS / SIN
0x00                                                        0x01
0x01     Output Offset      Input Offset                    ...    1.0000                  0x10        1.0000
...                                                         0x0F
0x7F     0V                 0V                                     1.0067                  0x11        0.9933
0x80
0x81     -7.8125 mV         -7.8125* mV / GAIN                     ...                     ...         ...
...
0xFF     ...                ...                                    1.1                     0x1F        0.9000
Notes
         -0.9922 V          -0.9922 V / GAIN

         0V                 0V                                     Table 9: Amplitude Calibration

         +7,8125 mV         +7.8125 mV / GAIN

         ...                ...                             PHASE  Adr 0x0B, Bit 7:2
                                                            Code
         +0.9922 V          +0.9922 V / GAIN                0x00   Phase Shift Code                    Phase Shift
                                                            0x01                                       90
         *) With REFOFFS = 0x00 und VDDA = 5 V.             ...    90                     0x20        89.296875
                                                            0x12                                       ...
                                                            ...    90.703125 0x21                     77.34375
                                                            0x1F                                       77.34375
      Table 7: Offset Calibration Sine/Cosine                      ...                     ...         77.34375

                                                                   102.65625 0x32

REFOFFS  Adr 0x0B, Bit 1                                           102.65625 ...
Code     Reference Voltage
0x00                                                               102.65625 0x3F
         Depending on VDDA
0x01     (example of application: MR sensors)                      Table 10: Phase Calibration
         Not depending on VDDA
         (example of application: Sin/Cos encoders)

      Table 8: Offset Calibration Reference
iC-NQL                                                                                    Rev B1, Page 12/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

CONVERTER FUNCTIONS

SELRES  Adr 0x00, Bit 4:0                                      SELRES  Adr 0x00, Bit 4:0
Code                                                           Code
        Binary             Examples of Permissible                     Decimal            Examples of Permissible
0x00    Resolutions        Input Frequencies finmax            0x10    Resolutions        Input Frequencies finmax
0x01                       (FCTR 0x0004, 0x4304)               0x11                       (FCTR 0x0004, 0x4304)
0x02                                                           0x12
0x03    -                                                      0x13    2000               650 Hz, 2.6 kHz
0x04                                                           0x14
0x05    -                                                      0x15    1600               812 Hz, 3.3 kHz
0x06                                                           0x16
0x07    -                                                      0x17    1000               1.3 kHz, 5.2 kHz
0x08                                                           0x18
0x09    8192               158 Hz, 635 Hz                      0x19    800                1.6 kHz, 6.5 kHz
0x0A                                                           0x1A
0x0B    4096               317 Hz, 1.27 kHz                    0x1B    500                2.6 kHz, 10.4 kHz
0x0C                                                           0x1C
0x0D    2048               634 Hz, 2.54 kHz                    0x1D    400                3.2 kHz, 13 kHz
0x0E                                                           0x1E
0x0F    1024               1.27 kHz, 5.1 kHz                   0x1F    250 *1             5.2 kHz, 20.8 kHz
                                                               Notes
        512                2.54 kHz, 10.2 kHz                          125 *1,2           5.2 kHz, 20.8 kHz

        256                5.1 kHz, 20.3 kHz                           320                4.1 kHz, 16.3 kHz
                                                                       160 *2             4.1 kHz, 16.3 kHz
        128                10.2 kHz, 40.6 kHz                          80 *4              4.1 kHz, 16.3 kHz

        64                 20.3 kHz, 81.3 kHz

        32                 40.6 kHz, 162.5 kHz                         40 *8              4.1 kHz, 16.3 kHz

        16                 81.3 kHz (max. 250 kHz @ 0x4202)            200                6.5 kHz, 26 kHz
                                                                       100 *2             6.5 kHz, 26 kHz
        8                  162 kHz (max. 250 kHz @ 0x4102)             50 *1,4            6.5 kHz, 26 kHz
                                                                       25 *1,8            6.5 kHz, 26 kHz
        -

        -

                                                                       *1 Not useful with incremental A quad B output.

           Table 11: Binary Resolutions                                *2,4,8 The internal converter resolution is higher
                                                                       by a factor of 2, 4 or 8.

                                                                       Table 12: Decimal Resolutions

HYS     Adr 0x01, Bit 7:5
Code
        Hysteresis in Hysteresis in Absolute Angle
0x00
0x01    degree             LSB               Error*
0x02
0x03    0
0x04
0x05    0.0879            1 LSB @           0.044
0x06                       12 bit
0x07
        0.1758            1/2 LSB @         0.088
Notes                      10 bit

        0.3516            1 LSB @           0.176
                           10 bit

        0.7031            1/2 LSB @         0.352
                           8 bit

        1.4063            1 LSB @ 8 bit 0.703

        5.625                               2.813

        45                only              22.5

                           recommended

                           for calibration

        *) The absolute angle error is equivalent to one half
        the angle hysteresis

              Table 13: Hysteresis
iC-NQL                                                                                   Rev B1, Page 13/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

MAXIMUM POSSIBLE CONVERTER FREQUENCY

The converter frequency automatically adjusts to the      feature can be enabled via the FCTR register. Should
value necessary for the input frequency and resolution.   the input frequency exceed the frequency limit of the
This value ranges from zero to a maximum dependent        selected converter resolution, the LSB is kept stable
on the oscillator frequency which can be set using reg-   and not resolved any further; the interpolation resolu-
ister FCTR.                                               tion halves.

Serial data output                                        If the next frequency limit is overshot, the LSB and the
For SSI output the maximum possible converter fre-        LSB+1 are kept stable and so on. When the input fre-
quency can be adjusted to suit the maximum input fre-     quency again sinks below this frequency limit, the fine
quency; an automatic converter resolution step-down       resolution automatically returns.

Max. Possible Converter Frequency For Serial Data Output

        Resolution    Protocol Max. Input Frequency       Restrictions                   Examples*

        Requirements                                      at high input frequency        finmax [kHz] at resol.
                                                                                         8192 1024 200
FCTR Min. Res. bin dec SSI  finmax

0x0004              XXX     f(OSC)min / 40 / Resolution                                 0.16 1.27 6.5

0x4102  8           XXX     f(OSC)min / 24 / Resolution Rel. angle error 2x increased    0.26 2.1 10.8

0x4202  16          XXX     2 x f(OSC)min / 24 / Res. Rel. angle error 4x increased      0.53 4.2 21.6

0x4304  32          XXX     4 x f(OSC)min / 40 / Res. Rel. angle error 8x increased      0.64 5.1 26.0

0x4602  64          X- X    4 x f(OSC)min / 24 / Res. Resolution lowered by factor of 2  1.1 8.5 -

0x4A02  128         X- X    8 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-4      2.1 16.9 -

0x4E02  256         X- X    16 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-8     4.2 33.8 -

0x5202  512         X- X    32 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-16    8.5 67.7 -

0x5602  1024 X - X          64 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-32    16.9 135 -

0x5A02  2048 X - X          128 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-64   33.8 250 -

0x5E02  4096 X - X          256 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-128  67.7 -     -

0x6202 8192         X- X    512 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-256  135 -      -

Notes *) Calculated with fosc()min taken from Electrical Characteristics item A01.

                      Table 14: Maximum converter frequency for serial data output.
iC-NQL

13-bit Sin/D CONVERTER WITH SSI INTERFACE

                                                                                           Rev B1, Page 14/24

Incremental output to A, B and Z                        nals. A digital zero-delay glitch filter then takes care
There are two criteria which must be considered when    of a temporal edge-to-edge separation, guaranteeing
setting the maximum possible converter frequency via    spike-free output signals after an ESD impact to the
the FCTR register:                                      sensor, for instance.

1. The maximum input frequency                          A serial data output is simultaneously possible at any
2. System limitations, e.g. due to slow counters or     time. However, for the transfer of angle data to the
cable transmission                                      output register the incremental output is halted for one
                                                        period of the clock signal applied to pin CLK.

When facing system limitations it is useful to prese-
lect a minimum transition distance for the output sig-

1. Max. Possible Converter Frequency Defined By The Maximum Input Frequency

      Output Frequency Resolution Maximum Input Frequency Restrictions                     Examples*
                                                                                           finmax [kHz] at resol.
      fout @ finmax  Requirem.                          at high input frequency            8192 1024 200
      A, B           bin dec finmax                                                        0.16 1.27 6.5
FCTR                                                                                       0.26 2.1 10.8
                                                                                           0.53 4.2 21.6
0x0004 325 kHz       X X f(OCS)min / 40 / Resolution None                                  0.64 5.1 26.0

0x4102 542 kHz       X X f(OSC)min / 24 / Resolution Relative angle error 2x increased

0x4202 1.08 MHz      X X 2 x f(OSC)min / 24 Res.        Relative angle error 4x increased

0x4304 1.3 MHz       X X 4 x f(OSC)min / 40 / Res.      Relative angle error 8x increased

Notes *) Calculated with fosc()min taken from Electrical Characteristics item A01.

     Table 15: Max. converter frequency for incremental A/B/Z output, defined by the max. input frequency

2. Max. Possible Converter Frequency Defined By The Minimum Transition Distance

      Output Frequency Resolution Minimum Transition Distance Restrictions                 Example*

      fout @ tMTD    Requirem. at A, B                  at high input frequency            tMTD [sec]
      A, B           bin dec tMTD
FCTR

0x00FF 10 kHz        X X 2048 / f(OSC)max               None                               22.8

0x00FE 10.05 kHz     X X 2040 / f(OSC)max               None                               22.7

0x00FD 10.09 kHz     X X 2032 / f(OSC)max               None                               22.6

...   ...            ... ... ...                        ...                                ...

0x0006 366 kHz       X X 56 / f(OSC)max                 None                               0.62

0x0005 427 kHz       X X 48 / f(OSC)max                 None                               0.53

0x0004 512 kHz       X X 40 / f(OSC)max                 None                               0.44

0x4102 854 kHz       X X 24 / f(OSC)max                 Relative angle error 2x increased 0.27

0x4202 1.7 MHz       X X 12 / f(OSC)max                 Relative angle error 4x increased 0.13

0x4304 2.1 MHz       X X 10 / f(OSC)max                 Relative angle error 8x increased 0.11

Notes *) Calculated with fosc()max taken from El.Char. item A01; the min. transition distance refers to output A vs. output B

      without reversing the sense of rotation.

     Table 16: Max. converter frequency for incremental A/B/Z output, defined by the min. transition distance
iC-NQL                                                                                                                    Rev B1, Page 15/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

INCREMENTAL SIGNALS

CFGABZ                 Adr 0x02, Bit 3:2           Pin A                         Pin B                                    Pin Z
Code                   Mode                        A                             B                                        Z
0x00                   Normal                      CA                            CB                                       CZ
0x01                   Control signals for
0x02                   external period counters
                       Calibration mode
0x03
                       The following settings                 OFFS SIN                                    OFFS COS        PHASE
Notes                  are required additionally:                  +...V                                          1.1         1.1
                       SELRES = 0x0D                               -...V                                          0.9         0.9
                       ZPOS = 0x00
                       HYS = 0x07                  Figure 5: Offset              Figure 6: Offset                         Figure 7: Phase*
                       ROT = 0x00                                SIN*                          COS*
                       AERR = 0x00

                       Calibration mode

                       The following settings                 OFFS SIN                                    OFFS COS                      RATIO
                       are required additionally:                  +...V                                          1.1                     1.1
                       SELRES = 0x0D                               -...V                                          0.9                     0.9
                       ZPOS = 0x00
                       HYS = 0x07                  Figure 8: Offset              Figure 9: Offset                         Figure 10:
                       ROT = 0x00                                SIN*                          COS*                                       Amplitude*
                       AERR = 0x00

                       *) Trimmed accurately when duty cycle is 50 %;
                       Recommended trimming order (after selecting GAIN): Offset, Phase, Amplitude Ratio, Offset;

ROT       Adr 0x02, Bit 5                        Table 17: Outputs A, B, Z
Code      Direction
0x00      Not inverted                                                               SIN
0x01      Inverted

          Table 18: Direction of Rotation                      COS

CBZ       Adr 0x02, Bit 4                                                                 cw: F->0           00                                 P(7:0)
Code      Clear by zero                                                                              FF        ccw: 0->F
0x00      Disabled                                                                                                                             A
0x01      Enabled                                                                                                                              B
                                                                                                                                               Z
      Table 19: Reset Enable for Period Counter
                                                                                                                                 180 Angle
                                                                          -180           -90           0               90

ENRESDEL  Adr 0x02, Bit 7                                      Figure 11: Clear by zero function of the period
Code                                                                         counter (enabled by CBZ = 1).
0x00      Output*          Function                                          Example for resolution 64
0x01                                                                         (SELRES = 0x0A), zero signal at 0
          immediately      An external counter displays the                  (ZPOS = 0x00, CFGAB = 0x00) and the
Notes                      absolute angle following power on.                direction of rotation not inverted (ROT =
                                                                             0x00, COS leads SIN).
          after 5 ms       An external counter only displays
                           changes vs. the initial power-on
                           condition (moving halted to
                           reapply power is precondition.)

          *) Output delay after device configuration and
          internal reset.

      Table 20: Output Turn-On Delay A, B, Z
iC-NQL

13-bit Sin/D CONVERTER WITH SSI INTERFACE

                                                                                         Rev B1, Page 16/24

ZPOS   Adr 0x01, Bit 4:0                                   CFGZ       Adr 0x02, Bit 1:0
Code   Position                                            Code       Length
0x00   0                                                  0x00       90
0x08   90                                                 0x01       180
0x10   180                                                0x02.. 03  Synchronization
0x18   270
Notes  The zero signal is only output if released by the              Table 22: Zero Signal Length
       input pins (for instance with PZERO = 5 V, NZERO =
       VREF).                                              CFGAB      Adr 0x03, Bit 5:4
                                                           Code       Z = 1 for
       Table 21: Zero Signal Position                      0x00       B = 1, A = 1
                                                           0x01       B = 0, A = 1
                                                           0x02       B = 1, A = 0
                                                           0x03       B = 0, A = 0

                                                                       Table 23: Zero Signal Logic

       SIN

       COS

                                                                                         A
                                                                                         B
                                                                                         Z (CFGZ= 0)
                                                                                         Z (CFGZ= 1)
                                                                                         Z (CFGZ= 2)

       -180  -90  0                                     90        180 Angle

Figure 12: Incremental output signals for various length of the zero signal.
              Example for a resolution of 64 (SELRES = 0x0A), a zero signal position of 0 (ZPOS = 0x00,
              CFGAB = 0x00) and no reversal of the rotational sense (ROT = 0x00, COS leads SIN).
iC-NQL                                                         Rev B1, Page 17/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

SIGNAL MONITORING and ERROR MESSAGES

SELAMPL  Adr 0x0C, Bit 2                                                                   Vpp
AMPL     Adr 0x0C, Bit 1:0                                                                         Vth

Code     Max ( |Sin| , |Cos| )                                 Figure 13: Signal monitoring of minimum amplitude.
0x00                                                                                                       Vthmax
0x01     Voltage threshold Vth         Output amplitude*                                                    Vthmin
0x02     0.60 x VDDA                   1.4 Vpp (0.28 x VDDA)
0x03                                                                 Figure 14: Sin2 + Cos2 signal monitoring.
         0.64 x VDDA                   2.0 Vpp (0.40 x VDDA)
Code
0x04     0.68 x VDDA                   2.6 Vpp (0.51 x VDDA)
0x05
0x06     0.72 x VDDA                   3.1 Vpp (0.62 x VDDA)
0x07
Notes    Sin2 + Cos2

         Vthmin  Vthmax                Output amplitude*
         0.48  0.68 x VDDA             2.4 Vpp  3.4 Vpp

         0.56  0.76 x VDDA             2.8 Vpp  3.8 Vpp

         0.64  0.84 x VDDA             3.2 Vpp  4.2 Vpp

         0.72  0.92 x VDDA             3.6 Vpp  4.6 Vpp

         *) Entries are calculated with VDDA = 5 V.

      Table 24: Signal Amplitude Monitoring

AERR     Adr 0x03, Bit 1                                       Each phase in the configuration process is signaled by
Code     Amplitude error message                               NERR = low; the signal is only reset following a suc-
0x00     disabled                                              cessful CRC (cyclic redundancy check).
0x01     enabled
                                                               If the data transfer from the EEPROM is faulty and the
            Table 25: Amplitude Error                          CRC unsuccessful, then the configuration phase is au-
                                                               tomatically repeated.
FERR     Adr 0x03, Bit 0
Code     Excessive frequency error message                     The process aborts following a third unsuccessful at-
0x00     disabled                                              tempt and the error message output remains set to low.
0x01     enabled
Note     Input frequency monitoring is operational for         To enable the successful diagnosis of faults other types
         resolutions  16                                       of error are signaled at NERR using a PWM code as
                                                               given in the key on the left.
           Table 26: Frequency Error
                                                               Two error bits are provided to enable communication
Configuration Error                                            via the SSI interface; these bits can decode four differ-
                                                               ent types of error. If NERR is held at low by an external
-        Messaging always released                             source, such as an error message from the system, for
                                                               example, this can also be verified via the SSI interface.
         Table 27: Configuration Error
                                                               Error events are stored for the SSI data output and
Error Keys       Pin NERR              Error bits E1, E0 with  deleted afterwards. Errors at NERR are displayed for a
Failure Mode                           SSI                     minimum of ca. 10 ms, as far as no SSI readout causes
                 HI                                            a deletion.
No error         LO/HI = 75 %          11
Amplitude error  (AERR = 0: HI)        01                      If an error in amplitude occurs the conversion pro-
                 LO/HI = 50 %          (11)                    cess is terminated and the incremental output signals
Frequency error  (FERR = 0: HI)        10                      halted. An error in amplitude rules out the possibility of
                 LO                    (11)                    an error in frequency.
Configuration    LO                    00
Undervoltage     NERR = low caused     00
System error     by an external error  00
                 signal

                 Table 28: Error Keys
iC-NQL                                                                                                                    Rev B1, Page 18/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

TEST FUNCTIONS

TMODE      Adr 0x06, Bit 3:1                                                                      TMA    Adr 0x06, Bit 0
Code       Signal at Z                                                                            Code
0x00       Z                  Description                                                         0x00   Pin A  Pin B     Pin SDA Pin SCL
0x01       A xor B            no test mode                                                        0x01
0x02       ENCLK              Output A EXOR B                                                     Notes  A      B         SDA           SCL
0x03       NLOCK              iC-Haus device test
0x04       CLK                iC-Haus device test                                                        COS+   COS-      SIN+          SIN-
0x05       DIVC               iC-Haus device test
0x06       PZERO - NZERO      iC-Haus device test                                                        To permit the verification of GAIN and OFFSET
0x07       TP                 iC-Haus device test                                                        settings, the input amplifier outputs are available at
Condition  CFGABZ = 0x00      iC-Haus device test                                                        the pins. To operate the converter a signal of 4 Vpp
                                                                                                         is the ideal here and should not be exceeded. Pin
                                                                                                         loads above 1 M are adviceable for accurate
                                                                                                         measurements.

                                                                                                            Table 30: Analog Test Mode

                   Table 29: Test Mode

5V                                                                                                Parameter GAIN ideally adjusts the signal levels to ca.
                                                       A: COS+                                    4 Vpp and should not be touched afterwards.
                                                                                       SDA: Sin+
                                                                                                  Both scope display modes are feasible for OFFS (pos-
                                                                                                  itive values) or RATIO adjustments; regarding the ad-
                                                                                                  justment of PHASE the X/Y mode may be preferred.

                                                                                                  For OFFS adjustment towards negative values the test
                                                                                                  signals COS- (pin B) and SIN- (pin SCL) are relevant.

0V

Y/T 1 V/Div vert.  X/Y 1 V/Div vert. 1 V/Div hor.

Figure 15: Calibrated signals with TMA mode.
iC-NQL                                                                                                    Rev B1, Page 19/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

SSI INTERFACE

After each communication cycle the SSI interface re-                  Signal Names
turns to its idle state when the monoflop timeout ttos
has elapsed. This temporal condition also determines                  Name    Description
up to which clock line pause duration the iC-NQL re-
tains the current data output cycle - the master may                  P       Period counter (P7 is MSB)
thus not undershoot a minimum clock frequency of
f(CLK)min.                                                            S       Sensor data (S0 is LSB)

                                                                      E       Error messages

                                                                      Stop    Low signal

                                                                                    Table 32: Signal Names

CFGTOS  Adr 0x06, Bit 5:4                                             The angle conversion is halted for one clock cycle as
Code                                                                  soon as the interface receives the first rising edge on
        Timeout ttos       Ref. clock               f(CLK) min*       CLK, what is the trigger signal to output updated posi-
0x00                       counts                                     tion data. The halt duration must be taken into consid-
0x01                                                                  eration when calculating the maximum input frequency.
0x02    typ. 128 s        256-259                  11 kHz
0x03
Note    typ. 16 s         32-35                    88 kHz

        typ. 4 s          8-11                     352 kHz

        typ. 1 s          2-5                      1.41 MHz          M2S      Adr 0x00, Bit 6:5
                                                                      Code     Period Counter Output
        A  ref.  clock  count  is  equal  to   32   (see  El.  Char.  0x00     -
                                              fosc                    0x01     P(7:0)
        A01 ).
                                                                              Table 33: Period Counter Output
        *The permissible max. clock frequency is specified

        by item E05 .

Table 31: Monoflop Time (SSI Timeout)

The iC-NQL position data output contains the period                   CFGSSI  Adr 0x03, Bit 7:6        Ring register operation
counter (P) with a bit length of 0 or 8 bits (selected by             Code    Additional bits          no
M2S), the angle value (S) with a bit length of 2 to 13                0x00    E1, E0, zero bit         no
bits (depending on SELRES), and up to 3 add-on bits                   0x01    none                     yes
(error messages E1 and E0 plus a zero bit). Gener-                    0x02    E1, E0, zero bit         yes
ally, the data output is in binary format starting with the           0x03    none
MSB.
                                                                              Table 34: SSI Output Options
iC-NQL                                                                                 Rev B1, Page 20/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

Examples of SSI Data Output Formats

Output Formats SSI

13-bit SSI

Res Mode Error CRC T1 T2 T3 T4... T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22 T23 T24 T25

10 bit SSI X        -   S9 S8 S7 S6 ... S0 E1 E0 0 Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop

               Example                                       0000000000000

13 bit SSI -        -   S12 S11 S10 S9 ... S3 S2 S1 S0 Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop

*1

               Example                                              000000000000

SSI-R -             -   S12 S11 S10 S9 ... S3 S2 S1 S0 Stop S12 S11 S10 S9 S8 S7 S6 S5 S4 S3 S2

*2

               Example                                              0

25-bit SSI  X       -   S12 S11 S10 S9 ... S3 S2 S1 S0 E1 E0 0                   Stop Stop Stop Stop Stop Stop Stop Stop Stop
13 bit SSI                                                                       000000000
               Example                                                        0  S4 S3 S2 S1 S0 E1 E0 0 Stop
8 + 13 SSI
bit*3       X       -   P7 P6 P5 P4 ... P0, S10 S9 S8 S7 S6 S5                                                                     00
                                             S12, S11

               Example

            Configuration M2S = 0x00, CFGSSI = 0x00, unless otherwise noted.

                        *1) CFGSSI = 0x01; *2) CFGSSI = 0x03; *3) M2S = 0x01

                    Legend SSI = SSI Protocol

                        SSI-R = SSI Ring Register operation

                                               Table 35: Output Formats SSI

                                                             Cycle

CLK

DATA            P7       P0 S12                S0 Stop P7                      P0 S12   S0 Stop
               MSB      LSB MSB                                               LSB MSB  LSB
     Latch                                     LSB           MSB
                                                                                                 Timeout

Figure 16: 25-bit SSI output format during ring register operation. The example displays the transmission
              of a 13-bit angle value headed by period counter data of 8-bit; error messages are switched off
              herein (SELRES = 0x03, M2S = 0x01, CFGSSI = 0x03)

EEPROM INTERFACE

Serial EEPROM components permitting operation                area of bytes 0 to 15 is mapped onto iC-NQL's regis-
from 3.3 V to 5 V can be connected (such as 24C02, for       ters.
example). When the device is switched on the memory
iC-NQL                                                   Rev B1, Page 21/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

APPLICATION HINTS
Principle Input Circuits

Figure 17: Input circuit for voltage signals of 1 Vpp    Figure 18: Input circuit for current signals of 11 A.
              with no ground reference. When grounds                   This circuit does not permit offset calibra-
              are not separated the connection NSIN                    tion.
              to VREF must be omitted.

Figure 19: Input circuit for single-sided voltage or     Figure 20: Simplified input wiring for single-sided
              current source signals with ground refer-                voltage signals with ground reference.
              ence (adaptation via resistors R3, R4).

Figure 21: Input circuit for differential current sink   Figure 22: Combined input circuit for 11 A, 1 Vpp
              sensor outputs, eg. using Opto Encoder                   (with 120  termination) or TTL encoder
              iC-WG.                                                   signals. RS3/4 and CS1 serve as protec-
                                                                       tion against ESD and transients.
iC-NQL                                      Rev B1, Page 22/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

Basic Circuit

Figure 23: Basic circuit for evaluation of magneto-resistor bridge sensors.
iC-NQL                                     Rev B1, Page 23/24

13-bit Sin/D CONVERTER WITH SSI INTERFACE

DESIGN REVIEW: Notes On Chip Functions

iC-NQL X2  Function, Parameter/Code              Description and Application Hints
iC-NQL X3                                        Illegal settings of ZPOS delay accurate converter operation following power on.
No.        ZPOS                                 Depending on the sin/cos input signals (phase angle) the A/B outputs can
1          Illegal settings:                    provide pulses causing an external counter to alternately count up and down.
           0x01...0x07, 0x09...0x0F,
           0x11...0x17, 0x19...0x1F              This may disturb the startup of a drive if the motion controller tolerates only single
                                                A/B edges during standstill checking.
2          M2S                                   The converter operation is again accurate when the sin/cos input signals have
                                                changed, by a maximum of 45 angular degrees.
           Illegal settings:                     Illegal settings, enabling a period counter output of 12 or 24 bits, may cause
                                                position data jumping with fast changes in the direction of count (e.g. applications
           0x02, 0x03                           with length gauges).
                                                 It is thus advisable to use 8-bit period counting (M2S 0x01) and to capture the
3          Pin DATA                             overflow in the external microcontroller.
                                                 When cycling power pin DATA may show high or low level initially.
                                                 With pin TEST = low (e.g. pin open) at least a single low pulse at pin CLK is
                                                required to trigger pin DATA to show a high level after the timeout has elapsed.
                                                When continuing the clock signal after completion of data output, additional zero
                                                bits are output.
                                                 With pin TEST = high (e.g. pin wired to VDD) only the timeout needs to elapse to
                                                trigger pin DATA showing high level. When continuing the clock signal after
                                                completion of data output, additional one bits are output.

                                      Table 36: Notes on chip functions

iC-Haus expressly reserves the right to change its products and/or specifications. An Infoletter gives details as to any amendments and additions made to the
relevant current specifications on our internet website www.ichaus.de/infoletter; this letter is generated automatically and shall be sent to registered users by
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iC-Haus does not warrant the accuracy, completeness or timeliness of the specification on this site and does not assume liability for any errors or omissions
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iC-Haus conveys no patent, copyright, mask work right or other trade mark right to this product. iC-Haus assumes no liability for any patent and/or other trade
mark rights of a third party resulting from processing or handling of the product and/or any other use of the product.
As a general rule our developments, IPs, principle circuitry and range of Integrated Circuits are suitable and specifically designed for appropriate use in technical
applications, such as in devices, systems and any kind of technical equipment, in so far as they do not infringe existing patent rights. In principle the range of
use is limitless in a technical sense and refers to the products listed in the inventory of goods compiled for the 2008 and following export trade statistics issued
annually by the Bureau of Statistics in Wiesbaden, for example, or to any product in the product catalogue published for the 2007 and following exhibitions in
Hanover (Hannover-Messe).
We understand suitable application of our published designs to be state-of-the-art technology which can no longer be classed as inventive under the stipulations
of patent law. Our explicit application notes are to be treated only as mere examples of the many possible and extremely advantageous uses our products can
be put to.
iC-NQL

13-bit Sin/D CONVERTER WITH SSI INTERFACE

                                                                                       Rev B1, Page 24/24

ORDERING INFORMATION

Type    Package         Order Designation
iC-NQL  TSSOP20 4.4 mm  iC-NQL TSSOP20

For technical support, information about prices and terms of delivery please contact:

iC-Haus GmbH            Tel.: +49 (61 35) 92 92-0
Am Kuemmerling 18       Fax: +49 (61 35) 92 92-192
D-55294 Bodenheim       Web: http://www.ichaus.com
GERMANY                 E-Mail: sales@ichaus.com

Appointed local distributors: http://www.ichaus.com/sales_partners
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