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IC-NQCTSSOP20

器件型号:IC-NQCTSSOP20
厂商名称:iC-Haus GmbH
厂商官网:http://www.ichaus.biz
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器件描述

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

IC-NQCTSSOP20器件文档内容

iC-NQC                    preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                  Rev B1, Page 1/29

FEATURES                                                          APPLICATIONS
                                                                  o Interpolator IC for angle
o Resolution of up to 8,192 angle steps per sine period
o Binary and decimal resolution settings, e.g. 500, 512, 1000,       resolution from sine/cosine
                                                                     sensor signals
   1024; programmable angle hysteresis                            o Optical encoders
o Count-safe vector follower principle, real-time system with     o MR sensor systems

   70 MHz sampling rate                                           PACKAGES
o Conversion time of just 250 ns including amplifier settling
o Direct sensor connection; selectable input gain                                  TSSOP20
o Input frequency of up to 250 kHz
o Signal conditioning for offset, amplitude and phase
o A/B quadrature signals of up to 2 MHz with adjustable

   minimum transition distance
o Zero signal processing, adjustable in index position and width
o Absolute angle output via fast serial interface (BiSS, SSI)
o Permanent bidirectional memory access to parameters and

   OEM data by BiSS C
o Period counting with up to 24 bits
o Error monitoring of frequency, amplitude and configuration
o Device setup from serial EEPROM or using BiSS
o ESD protection and TTL-/CMOS-compatible outputs

BLOCK DIAGRAM

Copyright 2010 iC-Haus                                          http://www.ichaus.com
iC-NQC                                                     preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

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DESCRIPTION

iC-NQC is a monolithic A/D converter which, by ap-         rectly connected without the need for external resis-
plying a count-safe vector follower principle, converts    tors. Various programmable D/A converters are avail-
sine/cosine sensor signals with a selectable resolu-       able for the conditioning of sine/cosine sensor signals
tion and hysteresis into angle position data.              with regard to offset, amplitude ratio and phase er-
                                                           rors (offset compensation by 8-bit DAC, gain ratio by
This absolute value is output via a bidirectional,         5-bit DAC, phase compensation by 6-bit DAC).
synchronous-serial I/O interface in BiSS C protocol
and trails a master clock rate of up to 10 Mbit/s. Alter-  The front-end gain can be set in stages graded to
natively, this value can be output so that it is compat-   suit all common complementary sensor signals from
ible with SSI in Gray or binary code, with or without      approximately 20 mVpp to 1.5 Vpp and also non-
error bits. The device also supports double transmis-      complementary sensor signals from 40 mVpp to 3
sion in SSI ring mode.                                     Vpp respectively.

Signal periods are logged quickly by a 24-bit period       The device can be configured using two bidirectional
counter that can supplement the output data with an        interfaces, the EEPROM interface from a serial EEP-
upstream multiturn position value.                         ROM with I2C interface, or the I/O interface in BiSS
                                                           C protocol. Free storage space on the EEPROM can
At the same time any changes in angle are con-             be accessed via BiSS for the storage of additional
verted into incremental A QUAD B signals. Here, the        data.
minimum transition distance can be stipulated and
adapted to suit the system on hand (cable length, ex-      After a low voltage reset, iC-NQC reads in the config-
ternal counter). A synchronized zero index Z is gen-       uration data including the check sum (CRC) from the
erated if enabled by PZERO and NZERO.                      EEPROM and repeats the process if a CRC error is
                                                           detected.
The front-end amplifiers are configured as instrumen-
tation amplifiers, permitting sensor bridges to be di-
iC-NQC                                               preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

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CONTENTS

CONTENTS . . . . . . . . . . . . . . . . . . . 3 TEST FUNCTIONS                18

PACKAGES                                     4 I/O INTERFACE: BiSS C PROTOCOL  19
ABSOLUTE MAXIMUM RATINGS
THERMAL DATA                                 5       Interface Parameters With BiSS C Protocol . 19
ELECTRICAL CHARACTERISTICS
                                                     Example Of BiSS Data Output . . . . . . . . 20
    CHARACTERISTICS: Diagrams . . . . . . .
                                             5       Register Communication . . . . . . . . . . . . 20

                                                       Internal Reset Function . . . . . . . . . . . . 20
                                             6

                                                       Short BiSS Timeout . . . . . . . . . . . . . . 20
                                             8

OPERATING REQUIREMENTS: I/O Interface        9 I/O INTERFACE: SSI Protocol     22
PARAMETER and REGISTER
SIGNAL CONDITIONING                                  Examples Of SSI Data Output . . . . . . . . 23

                                             10

                                             11      EEPROM INTERFACE          24

                                                     Example of CRC Calculation Routine . . . . . 24

CONVERTER FUNCTIONS                          12

                                                     STARTUP BEHAVIOR          25

MAXIMUM POSSIBLE CONVERTER

FREQUENCY                                    13 APPLICATION NOTES              26

Serial data output . . . . . . . . . . . . . . . 13  Principle input circuits . . . . . . . . . . . . . 26
Incremental output to A, B and Z . . . . . . . 14    Basic circuit . . . . . . . . . . . . . . . . . . . 27

INCREMENTAL SIGNALS                          15      EVALUATION BOARD          27

SIGNAL MONITORING and ERROR

MESSAGES                                     17 DESIGN REVIEW: Function Notes  27
iC-NQC                                          preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

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PACKAGES TSSOP20 (according to JEDEC Standard)

PIN CONFIGURATION                   PIN FUNCTIONS
TSSOP20 4.4 mm, lead pitch 0.65 mm  No. Name Function

                                                1 PCOS Input Cosine +

                                                2 NCOS Input Cosine -

                                                3 VDDA +5 V Supply Voltage (analog)

                                                4 GNDA Ground (analog)

                                                5 VREF Reference Voltage Output

                                                6A  Incremental Output A

                                                    Analog signal COS+ (TMA mode)

                                                    PWM signal for Offset Sine (calib.)

                                                7B  Incremental Output B

                                                    Analog signal COS- (TMA mode)

                                                    PWM signal for Offset Cosine (calib.)

                                                8Z  Incremental Output Z

                                                    PWM signal for Phase/Ratio (calib.)

                                                9 GND Ground

                                                10 VDD +5 V Supply Voltage (digital)

                                                11 SLI I/O Interface, data input*

                                                12 MA I/O Interface, clock line

                                                13 SLO I/O Interface, data output

                                                14 SDA EEPROM interface, data line

                                                    Analog signal SIN+ (TMA mode)

                                                15 SCL EEPROM interface, clock line

                                                    Analog signal SIN- (TMA mode)

                                                16 NERR Error Input/Output, active low

                                                17 PZERO Input Zero Signal +

                                                18 NZERO Input Zero Signal -

                                                19 PSIN Input Sine +

                                                20 NSIN Input Sine -

External connections linking VDDA to VDD and GND to GNDA are required.
*) If only a single iC-NQC is used and no chain circuitry of multiple BiSS slaves, pin SLI can remain unwired or
can be linked to ground (GND).
iC-NQC                                                        preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

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ABSOLUTE MAXIMUM RATINGS

These ratings do not imply permissible operating conditions; functional operation is not guaranteed.
Exceeding these ratings may damage the device.

Item Symbol Parameter                             Conditions                                                                          Unit
No.                                                                                                                      Max.
                                                                                                                   Min.
G001 VDDA    Voltage at VDDA                                                                                       -0.3  6    V
                                                                                                                   -0.3
G002 VDD     Voltage at VDD                                                                                        -0.3  6    V

G003 Vpin()  Voltage at                           V() < VDDA + 0.3 V                                                     6    V
             PSIN, NSIN, PCOS, NCOS, PZERO,       V() < VDD + 0.3 V
             NZERO, VREF, NERR, SCL,
             SDA, MA, SLI, SLO, A, B, Z

G004 Imx(VDDA) Current in VDDA                                                                                     -50   50   mA

G005 Imx(GNDA) Current in GNDA                                                                                     -50   50   mA

G006 Imx(VDD) Current in VDD                                                                                       -50   50   mA

G007 Imx(GND) Current in GND                                                                                       -50   50   mA

G008 Imx()   Current in                                                                                            -10   10   mA
             PSIN, NSIN, PCOS, NCOS, PZERO,
             NZERO, VREF, NERR, SCL, SDA,
             MA, SLI, SLO, A, B, Z

G009 Ilu()   Pulse Current in all pins            according to Jedec Standard No. 78;                              -100  100  mA
G010 Vd()    (Latch-up Strength)                  Ta = 25 C, pulse duration to 10 ms,
                                                  VDDA = VDDAmax, VDD = VDDmax,                                          2    kV
             ESD Susceptibility at all pins       Vlu() = (-0.5...+1.5) x Vpin()max

                                                  HBM 100 pF discharged through 1.5 k

G011 Tj      Junction Temperature                                                                                  -40   150  C

G012 Ts      Storage Temperature Range                                                                             -40   150  C

THERMAL DATA

Operating Conditions: VDDA = VDD = 5 V 10 %

Item Symbol Parameter                             Conditions                                                                                      Unit
No.                                                                                                                Min. Typ. Max.

T01 Ta       Operating Ambient Temperature Range                                                                   -25   85 C

             (extended temperature range of
             -40 to 125 C available on request)

All voltages are referenced to ground unless otherwise stated.
All currents flowing into the device pins are positive; all currents flowing out of the device pins are negative.
iC-NQC                                                                   preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                                         Rev B1, Page 6/29

ELECTRICAL CHARACTERISTICS

Operating Conditions: VDDA = VDD = 5 V 10 %, Tj = -40 ... 125 C, unless otherwise stated.

Item Symbol Parameter                            Conditions                                                                   Unit
No.
                                                                                                   Min. Typ. Max.               V
                                                                                                                              mA
Total Device                                                                                                                  mA
Functionality and parameters beyond the operating conditions (with reference to independent voltage supplies, for instance)     V
are to be verified within the individual application using FMEA methods.                                                      mV
                                                                                                                                V
001 VDDA,       Permissible Supply Voltage                                                         4.5         5.5
        VDD                                                                                                                     V

002 I(VDDA) Supply Current in VDDA               fin() = 200 kHz; A, B, Z open                                 15               V

003 I(VDD) Supply Current in VDD                 fin() = 200 kHz; A, B, Z open                                 20             mV
                                                                                                                              mV
004 Von         Turn-on Threshold VDDA, VDD                                                        3.2         4.4           V/K
                                                                                                                               nA
005 Vhys        Turn-on Threshold Hysteresis                                                       200                         %
                                                                                                                               %
006 Vc()hi      Clamp Voltage hi at              Vc()hi = V() - VDDA;                              0.3         1.6            kHz
                PSIN, NSIN, PCOS, NCOS,          I() = 1 mA, other pins open                                                  kHz
                PZERO, NZERO, VREF                                                                                            V/s
                                                                                                                              V/s
007 Vc()lo      Clamp Voltage lo at              I() = -1 mA, other pins open                      -1.6        -0.3
008 Vc()hi                                                                                                                   DEG
                PSIN, NSIN, PCOS, NCOS,                                                                                      DEG

                PZERO, NZERO, VREF, NERR,                                                                                      %

                SCL, SDA, MA, SLI, SLO, A, B, Z                                                                                %
                                                                                                                             VDDA
                Clamp Voltage hi at              Vc()hi = V() - VDD;                               0.3         1.6
                NERR, SCL, SDA, MA,              I() = 1 mA, other pins open                                                  MHz
                SLI, SLO, A, B, Z
                                                                                                                              MHz
Input Amplifiers and Signal Inputs PSIN, NSIN, PCOS, NCOS                                                                     MHz
                                                                                                                              MHz
101 Vos()       Input Offset Voltage             Vin() and G() in accordance with table GAIN;                                 MHz
                                                                                                                              %/K
                                                 G  20                                             -10         10

                                                 G < 20                                            -15         15

102 TCos        Input Offset Voltage             see 101                                                 10

                Temperature Drift

103 Iin()       Input Current                    V() = 0 V ... VDDA                                -50         50

104 GA          Gain Accuracy                    G() in accordance with table GAIN                 95          102

105 GArel       Gain SIN/COS Ratio Accuracy      G() in accordance with table GAIN                 97          103
106 fhc         Cut-off Frequency
                                                 G = 80                                            230
107 SR          Slew Rate                        G = 2.667                                         650

                                                 G = 80                                            4
                                                 G = 2.667                                         9

Sine-To-Digital Conversion

201 AAabs Absolute Angle Accuracy without referred to 360 input signal, G = 2.667,                -1.0        1.0

                calibration                      Vin = 1.5 Vpp, HYS = 0

202 AAabs       Absolute Angle Accuracy after    referred to 360 input signal, HYS = 0, internal  -0.5 0.35 +0.5
203 AArel       calibration                      signal amplitude of 2 ... 4 Vpp
                                                                                                   -10         10
                Relative Angle Accuracy          referred to signal periods at A, resp. B
                                                 (see Fig. 1);
                                                 G = 2.667, Vin = 1.5 Vpp, SELRES = 1024,
                                                 FCTR = 0x0004 ... 0x00FF, fin < finmax
                                                 (see table 16)

Reference Voltage Output VREF

801 VREF        Reference Voltage                I(VREF) = -1 mA ... +1 mA                         48          52

Oscillator      Permissible Max. Oscillator      presented at pin SCL with subdivision                         90
A01 fosc()max  Frequency                        of 2048;

A02 fosc()     Oscillator Frequency             presented at pin SCL with subdivision
                                                 of 2048;
                                                 VDDA = VDD = 5 V 10 %, CFGOSC = 0x00             52          90
                                                 VDDA = VDD = 5 V, CFGOSC = 0x00
                                                 VDDA = VDD = 5 V, CFGOSC = 0x03                   60    72    83
                                                 VDDA = VDD = 5 V, CFGOSC = 0x05
                                                                                                         54
                                                 VDDA = VDD = 5 V
                                                                                                         84

A03 TCosc       Oscillator Frequency Tempera-                                                            -0.1
                ture Drift
iC-NQC                                                                                preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                                      Rev B1, Page 7/29

ELECTRICAL CHARACTERISTICS

Operating Conditions: VDDA = VDD = 5 V 10 %, Tj = -40 ... 125 C, unless otherwise stated.

Item Symbol Parameter                           Conditions                                                                   Unit
No.                                                                                                   Typ. Max.
                                                                                                Min.
A04 VCosc     Oscillator Frequency Power Sup- CFGOSC = 0x00                                           +9          %/V
              ply Dependance                                                                    -20
                                                                                                -50
Zero Signal Enable Inputs PZERO, NZERO                                                          1.4
                                                                                                  0
B01 Vos()     Input Offset Voltage              V() = Vcm()                                                 20    mV
                                                                                                  1
B02 Iin()     Input Current                     V() = 0 V ... VDDA                              0.8         50    nA
                                                                                                300
B03 Vcm()     Common-Mode Input Voltage                                                         -240        VDDA- V
              Range                                                                              20           1.5
                                                                                                 10
B04 Vdm()     Differential Input Voltage Range                                                              VDDA V
                                                                                                0.8
Incremental Outputs A, B, Z and I/O Interface Output SLO                                        300

D01 Vs()hi    Saturation Voltage hi             Vs()hi = VDD - V(); I() = -4 mA                 -600        0.4   V
                                                                                                 10
D02 Vs()lo    Saturation Voltage lo             I() = 4 mA                                                  0.4   V
                                                                                                  1
D03 tr()      Rise Time                         CL() = 50 pF                                                60    ns

D04 tf()      Fall Time                         CL() = 50 pF                                                60    ns

D05 RL()      Permissible Load at A, B          TMA = 1 (calibration mode)                                        M

I/O Interface Inputs MA, SLI

E01 Vt()hi    Threshold Voltage hi                                                                          2     V

E02 Vt()lo    Threshold Voltage lo                                                                                V

E03 Vt()hys Hysteresis                          Vt()hys = Vt()hi - Vt()lo                                         mV

E04 Ipu(MA) Pull-up Current in MA               V() = 0 ... VDD - 1 V                                 -120 -25    A

E05 Ipd(SLI) Pull-down Current in SLI           V() = 1 ... VDD                                       120 300 A

E06 fclk(MA) Permissible MA Clock Frequency SSI protocol                                                    4     MHz
                                                                       BiSS protocol
                                                                                                            10 MHz

E07 tp(MA-    Propagation Delay:                RL(SLO)  1 k                                                50    ns
        SLO)  MA edge vs. SLO output

E08 tbusy_s   Processing Time Single-Cycle                                                            0           s
              Data (delay of start bit)

E09 tbusy_r   Processing Time Register Ac-      with read access to EEPROM                                  2     ms
              cess (delay of start bit)

E10 tidle     Interface Blocking Time           powering up with no EEPROM                            1     1.5   ms

E11 t_tos     Timeout                           CFGOSC = 0x00, TIMO = 0, TOA =0                       20          s

EEPROM Interface Inputs SDA and Error Input NERR

F01 Vt()hi    Threshold Voltage hi                                                                          2     V

F02 Vt()lo    Threshold Voltage lo                                                                                V

F03 Vt()hys Hysteresis                          Vt()hys = Vt()hi - Vt()lo                                         mV

F04 tbusy()cfg Duration of Startup Configuration error free EEPROM access                             5     7     ms

F05 Vt()hi    Threshold Voltage hi                                                                          2     V

EEPROM Interface Outputs SDA, SCL and Error Output NERR

G01 f()       Write/Read Clock at SCL                                                                 20 100 kHz

G02 Vs()lo    Saturation Voltage lo             I() = 4 mA                                                  0.45  V

G03 Ipu()     Pull-up Current                   V() = 0 ... VDD - 1 V                                 -300 -75    A

G04 ft()      Fall Time                         CL() = 50 pF                                                60    ns

G05 tmin()lo  Min. Duration Of Error Indication MA = hi, no BiSS access, amplitude or frequeny                    ms
G06 Tpwm()
G07 t()lo     at NERR (lo signal)               error

              Cycle Duration Of Error Indica- fosc() subdivided 222                                   60.7        ms
              tion at NERR

              Duty Cycle Of Error Indication at signal duration low to high;

              NERR                              AERR = 0 (amplitude error)                            75          %

                                                FERR = 0 (frequency error)                            50          %

G08 RL()      Permissible Load at SDA, SCL TMA = 1 (calibration mode)                                             M
iC-NQC                                             preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                            Rev B1, Page 8/29

CHARACTERISTICS: Diagrams

                                  tAB              tMTD

        B

        A

                                       twhi

                                                AArel          AArel

                                             T

        Figure 1: Definition of relative angle error and minimum transition distance

0.15
0.1
0.05

   0
-0.05
-0.1
-0.15

        0                 90               180        270               360

        Figure 2: Typical residual absolute angle error after calibration.
iC-NQC                                                       preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                                                     Rev B1, Page 9/29

OPERATING REQUIREMENTS: I/O Interface

Operating Conditions: VDD = 5 V 10 %, Ta = -25 ... 85 C; input levels lo = 0 ... 0.45 V, hi = 2.4 V ... VDD

Item Symbol Parameter                            Conditions                  Fig.                                                 Unit
                                                                                                                     Max.
No.                                                                                                            Min.

SSI Protocol                                                                                                   250
                                                                                                                25
I001 TMAS        Permissible Clock Period        ttos according to Table 45  4                                  25   2x ttos  ns

I002 tMASh       Clock Signal Hi Level Duration                              4                                 100   ttos     ns
                                                                                                                25
I003 tMASl       Clock Signal Lo Level Duration                              4                                  25   ttos     ns

BiSS C Protocol

I004 TMAS        Permissible Clock Period        ttos according to Table 35  5                                       2x ttos  ns

I005 tMASh       Clock Signal Hi Level Duration                              5                                       ttos     ns

I006 tMASl       Clock Signal Lo Level Duration                              5                                       ttos     ns

                         Figure 3: Timing diagram in SSI protocol.
                       Figure 4: Timing diagram in BiSS C protocol.
iC-NQC                                                                            preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                                                      Rev B1, Page 10/29

PARAMETER and REGISTER

Register Description, Overview . . . . . . . . . . . Page 10                Signal Monitoring

Signal Conditioning . . . . . . . . . . . . . . . . . . . . . . . Page 11   and Error Messages . . . . . . . . . . . . . . . . . . . . . . . Page 17

GAIN:     Gain Select                                                       SELAMPL: Amplitude Monitoring, function

SINOFFS: Offset Calibration Sine                                            AMPL:           Amplitude Monitoring, thresholds

COSOFFS: Offset Calibration Cosine                                          AERR:           Amplitude Error

REFOFFS: Offset Calibration Reference                                       FERR:           Frequency Error

RATIO:    Amplitude Calibration                                             Test Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Page 18

PHASE:    Phase Calibration                                                 TMODE: Test Mode

Converter Function . . . . . . . . . . . . . . . . . . . . . . . . Page 12  TMA:            Analog Test Mode

SELRES: Resolution

HYS:      Hysteresis                                                        BiSS Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Page 19

CFGOSC: Oscillator Calibration                                              SELSSI: Protocol Version

FCTR:     Max. Permissible Converter Frequency                              TIMO, TOA: Timeout

Incremental Signals . . . . . . . . . . . . . . . . . . . . . . . Page 15   TOS:            Timeout Short

CFGABZ: Output A, B, Z                                                      M2S:            Data Output and Options

ROT:      Direction of Rotation                                             CRC6:           CRC Polynomial

CBZ:      24-bit Period Counter Configuration                               NZB:            Zero Bit

ENRESDEL: Output Delay A, B, Z                                              ENCDS: Protocol Options

ZPOS:     Zero Signal Position

CFGZ:     Zero Signal Length                                                RPL:            Register Protection Settings

CFGAB: Zero Signal Logic                                                    GRAY:           SSI Data Format

OVERVIEW

Adr     Bit 7         Bit 6            Bit 5   Bit 4                              Bit 3        Bit 2         Bit 1        Bit 0

0x00    ENCDS                M2S(1:0)                                                         SELRES(4:0)

0x01              HYS(2:0)                                                                    ZPOS(4:0)

0x02    ENRESDEL  SELSSI                ROT    CBZ                                        CFGABZ(1:0)                 CFGZ(1:0)

0x03    CRC6           NZB              CFGAB(1:0)                                     RPL             0     AERR         FERR

0x04                                                                        FCTR(7:0)

0x05    GRAY                                                                FCTR(14:8)

0x06                                   TIMO                                                   TMODE(2:0)                  TMA

0x07                                                                                   TOA                 CFGOSC(2:0)

0x08                         GAIN(3:0)                                                                    RATIO(3:0)

0x09                                                                        SINOFFS(7:0)

0x0A                                                COSOFFS(7:0)

0x0B                                    PHASE(5:0)                                                           REFOFFS      RATIO(4)

0x0C    reserved  reserved        reserved     reserved                           reserved    SELAMPL                 AMPL(1:0)

0x0D

0x0E

0x0F                   CRC_E2P(7:0) - check value read from the EEPROM for addresses 0x00 to 0x0E

        EEPROM

0x10 -  0x00 - 0x0F Reserved EEPROM memory section: iC-NQC device configuration data.
0x1F

0x41 -  0x31 - 0x6F Reserved EEPROM memory section: BiSS C Slave Registers (device identifier 4E 51 43 33 00 00 69 43)
0x7F

When no register protection is active, all registers permit read and write access (see RPL).

Register contents are random when powering up without an EERPOM.

                                              Table 5: Register layout
iC-NQC                                                             preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                                    Rev B1, Page 11/29

SIGNAL CONDITIONING

Input stages SIN and COS are configured as instru-          lowing table. Half of the supply voltage is available at
mentation amplifiers. The amplifier gain must be se-        VREF as a center voltage to enable the DC level to be
lected in accordance with the input signal amplitude        adapted.
and programmed to register GAIN according to the fol-

GAIN     Adr 0x08, Bit 7:4

Code                                                   Sine/Cosine Input Signal Levels Vin()
0x0F
0x0E                                        Amplitude                                Average value (DC)
0x0D
0x0C     Amplification      Differential    Single-ended           Differential                    Single-ended
0x0B     80.000             up to 50 mVpp
0x0A     66.667             up to 60 mVpp   up to 100 mVpp         0.7 V ... VDDA - 1.2 V          0.8 V ... VDDA - 1.2 V
0x09     53.333             up to 75 mVpp
0x08     40.000             up to 0.1 Vpp   up to 120 mVpp         0.7 V ... VDDA - 1.2 V          0.8 V ... VDDA - 1.2 V
0x07     33.333             up to 0.12 Vpp
0x06     28.571             up to 0.14 Vpp  up to 0.15 Vpp         0.7 V ... VDDA - 1.2 V          0.8 V ... VDDA - 1.2 V
0x05     26.667             up to 0.15 Vpp
0x04     20.000             up to 0.2 Vpp   up to 0.2 Vpp          1.2 V ... VDDA - 1.2 V          1.3 V ... VDDA - 1.3 V
0x03     14.287             up to 0.28 Vpp
0x02     10.000             up to 0.4 Vpp   up to 0.24 Vpp         1.2 V ... VDDA - 1.2 V          1.3 V ... VDDA - 1.3 V
0x01     8.000              up to 0.5 Vpp
0x00     6.667              up to 0.6 Vpp   up to 0.28 Vpp         0.7 V ... VDDA - 1.2 V          0.8 V ... VDDA - 1.3 V
         5.333              up to 0.75 Vpp
         4.000              up to 1 Vpp     up to 0.3 Vpp          1.2 V ... VDDA - 1.2 V          1.3 V ... VDDA - 1.3 V
         3.333              up to 1.2 Vpp
         2.667              up to 1.5 Vpp   up to 0.4 Vpp          0.7 V ... VDDA - 1.2 V          0.8 V ... VDDA - 1.3 V

                                            up to 0.56 Vpp         1.2 V ... VDDA - 1.3 V          1.4 V ... VDDA - 1.4 V

                                            up to 0.8 Vpp          1.2 V ... VDDA - 1.3 V          1.4 V ... VDDA - 1.5 V

                                            up to 1 Vpp            0.8 V ... VDDA - 1.4 V          1.0 V ... VDDA - 1.6 V

                                            up to 1.2 Vpp          0.8 V ... VDDA - 1.4 V          1.1 V ... VDDA - 1.7 V

                                            up to 1.5 Vpp          0.9 V ... VDDA - 1.5 V          1.3 V ... VDDA - 1.9 V

                                            up to 2 Vpp            1.2 V ... VDDA - 1.6 V          1.7 V ... VDDA - 2.1 V

                                            up to 2.4 Vpp          1.2 V ... VDDA - 1.7 V          1.8 V ... VDDA - 2.3 V

                                            up to 3 Vpp            1.3 V ... VDDA - 1.8 V          2.0 V ... VDDA - 2.6 V

                                                     Table 6: Input gain

SINOFFS  Adr 0x09, Bit 7:0                                  RATIO         Adr 0x0B, Bit 0, Adr 0x08, Bit 3:0
COSOFFS                                                     Code
Code     Adr 0x0A, Bit 7:0                                  0x00          COS / SIN           Code            COS / SIN
0x00                                                        0x01
0x01     Output Offset      Input Offset                    ...           1.0000              0x10            1.0000
...                                                         0x0F
0x7F     0V                 0V                                            1.0067              0x11            0.9933
0x80
0x81     -7.8125 mV         -7.8125* mV / GAIN                            ...                 ...             ...
...
0xFF     ...                ...                                           1.1                 0x1F            0.9000
Notes
         -0.9922 V          -0.9922 V / GAIN

         0V                 0V                                            Table 9: Amplitude calibration

         +7,8125 mV         +7.8125 mV / GAIN

         ...                ...                             PHASE         Adr 0x0B, Bit 7:2
                                                            Code          Phase Shift
         +0.9922 V          +0.9922 V / GAIN                0x00          90                 Code            Phase Shift
                                                            0x01          90.703125          0x20            90
         *) With REFOFFS = 0x00 and VDDA = 5 V.             ...           ...                 0x21            89.296875
                                                            0x12          102.65625          ...             ...
      Table 7: Sine/cosine offset calibration               ...           102.65625          0x32            77.34375
                                                            0x1F          102.65625          ...             77.34375
REFOFFS  Adr 0x0B, Bit 1                                                                      0x3F            77.34375
Code
0x00     Reference Voltage                                                     Table 10: Phase calibration

0x01     Dependent on VDDA
         (example of application: MR sensors)
         Not dependent on VDDA
         (example of application: Sin/Cos encoders)

              Table 8: Offset reference
iC-NQC                                                         preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                          Rev B1, Page 12/29

CONVERTER FUNCTIONS

SELRES  Adr 0x00, Bit 4:0                                      SELRES  Adr 0x00, Bit 4:0
Code                                                           Code
        Binary             Examples of Permissible                     Decimal            Examples of Permissible
0x00    Resolutions        Input Frequencies finmax            0x10    Resolutions        Input Frequencies finmax
0x01                       (FCTR 0x0004, 0x4302)               0x11                       (FCTR 0x0004, 0x4302)
0x02                                                           0x12
0x03    -                                                      0x13    2000               650 Hz, 4.3 kHz
0x04                                                           0x14
0x05    -                                                      0x15    1600               812 Hz, 5.5 kHz
0x06                                                           0x16
0x07    -                                                      0x17    1000               1.3 kHz, 8.6 kHz
0x08                                                           0x18
0x09    8192               158 Hz, 1.06 kHz                    0x19    800                1.6 kHz, 10.8 kHz
0x0A                                                           0x1A
0x0B    4096               317 Hz, 2.12 kHz                    0x1B    500                2.6 kHz, 17 kHz
0x0C                                                           0x1C
0x0D    2048               634 Hz, 4.24 kHz                    0x1D    400                3.2 kHz, 22 kHz
0x0E                                                           0x1E
0x0F    1024               1.27 kHz, 8.5 kHz                   0x1F    250 *1             5.2 kHz, 35 kHz
                                                               Notes
        512                2.54 kHz, 17 kHz                            125 *1,2           5.2 kHz, 35 kHz

        256                5.1 kHz, 34 kHz                             320                4.1 kHz, 27 kHz
                                                                       160 *2             4.1 kHz, 27 kHz
        128                10.2 kHz, 68 kHz                            80 *4              4.1 kHz, 27 kHz

        64                 20.3 kHz, 136 kHz

        32                 40.6 kHz (max. 250 kHz)                     40 *8              4.1 kHz, 27 kHz

        16                 81.3 kHz (max. 250 kHz)                     200                6.5 kHz, 43.3 kHz
                                                                       100 *2             6.5 kHz, 43.3 kHz
        8                  162 kHz (max. 250 kHz)                      50 *1,4            6.5 kHz, 43.3 kHz
                                                                       25 *1,8            6.5 kHz, 43.3 kHz
        -

        -

                                                                       *1 Not suitable for incremental output on A, B.

           Table 11: Binary resolutions                                *2,4,8 The internal resolution is higher by
                                                                       a factor of 2, 4 or 8.

HYS     Adr 0x01, Bit 7:5                                      CFGOSC  Table 12: Decimal resolutions
Code                                                           Code
        Hysteresis in Hysteresis in Absolute error*            0x00    Adr 0x07, Bit 2:0
0x00                                                           0x01    Trimming Frequency
0x01    degrees            LSB                                 0x02    No change
0x02                                                           0x03    -10 %
0x03    0                                                     0x04    -14.4 %
0x04                                                           0x05    -22 %
0x05    0.0879            1 LSB @           0.044            0x06    Not permissible
0x06                       12 bit                              0x07    +12.5 %
0x07                                                                   +6.25 %
        0.1758            1/2 LSB @         0.088                    -4.5 %
Notes                      10 bit

        0.3516            1 LSB @           0.176
                           10 bit

        0.7031            1/2 LSB @         0.352
                           8 bit

        1.4063            1 LSB @ 8 bit 0.703                        Table 14: Oscillator calibration

        5.625                               2.813

        45                only              22.5

                           recommended

                           for calibration

        *) The resulting absolute error is equivalent to half
        the angle hysteresis.

              Table 13: Hysteresis
iC-NQC                                                     preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                          Rev B1, Page 13/29

MAXIMUM POSSIBLE CONVERTER FREQUENCY

The converter frequency automatically adjusts to the       LSB is kept stable and not resolved any further; the
value required by the input frequency and resolution.      interpolation resolution halves.
This value ranges from zero to a maximum depen-
dent on the oscillator frequency that is set via register  If the next frequency limit is overshot, the LSB and LSB
FCTR.                                                      +1 are kept stable and so on. If the input frequency
                                                           again sinks below this frequency threshold, fine reso-
Serial data output                                         lution automatically returns.
For BiSS or SSI output the maximum possible con-
verter frequency can be adjusted to suit the maxi-         With the programming of CRC6 = 1 a resolution step-
mum input frequency; an automatic converter resolu-        down will be signalled via the BiSS warning bit.
tion step-down feature can be enabled via the FCTR
register. Should the input frequency exceed the fre-
quency limit of the selected converter resolution, the

Max. Possible Converter Frequency For Serial Data Output

        Resolution    Protocol Max. Input Frequency        Restrictions                   Examples*

        Requirements                                       at high input frequency        finmax [kHz] at resol.
                                                                                          8192 1024 200
FCTR Min. Res. bin dec BiSS SSI finmax

0x0004              X X X X f(OSC)min / 40 / Resolution                                  0.16 1.27 6.5

0x4102  8           X X X X f(OSC)min / 24 / Resolution Rel. angle error 2x increased     0.26 2.1 10.8

0x4202  16          X X X X 2 x f(OSC)min / 24 / Res. Rel. angle error 4x increased       0.53 4.2 21.6

0x4302  32          X X X X 4 x f(OSC)min / 24 / Res. Rel. angle error 8x increased       1.06 8.5 43.3

0x4702  64          X - X X 8 x f(OSC)min / 24 / Res. Resolution lowered by factor of 2   2.1 16.9 -

0x4B02  128         X - X X 16 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-4      4.2 33.8 -

0x4F02  256         X - X X 32 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-8      8.5 67.7 -

0x5302  512         X - X X 64 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-16     16.9 135 -

0x5702  1024 X - X X 128 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-32           33.8 250 -

0x5B02  2048 X - X X 256 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-64           67.7 -     -

0x5F02  4096 X - X X 512 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-128          135 -      -

0x6302 8192         X - X X 1024 x f(OSC)min / 24 / Res. Res. lowered by factor of 2-256  250 -      -

Notes *) Calculated with fosc()min taken from Electrical Characteristics, item A01.

                      Table 15: Maximum converter frequency for serial data output.
iC-NQC                                                    preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                             Rev B1, Page 14/29

Incremental output to A, B and Z                          also make a suitable zero-delay digital glitch filter that
Settings for the maximum possible converter fre-          acts on ESD impact on the sensor and keeps the out-
quency using register FCTR are governed by two cri-       put signals spike free through temporal separation, for
teria:                                                    example.

1. The maximum input frequency                            Serial data output is possible at any time in BiSS or
2. System restrictions caused by slow counters or data    SSI protocol. However, for the transfer of angle data to
transmission via cable                                    the output register the incremental output is halted for
                                                          one period of the clock signal at pin MA.

In this case it is sensible to preselect a minimum tran-
sition distance for the output signals. These settings

1. Max. Possible Converter Frequency Defined By The Maximum Input Frequency

      Output Frequency Resolution Maximum Input Frequency Restrictions                       Examples*
                                                                                             finmax [kHz] at resol.
      fout @ finmax  Requirem.                            at high input frequency            8192 1024 200
      A, B           bin dec finmax                                                          0.16 1.27 6.5
FCTR                                                                                         0.26 2.1 10.8
                                                                                             0.53 4.2 21.6
0x0004 325 kHz       X X f(OCS)min / 40 / Resolution None                                    1.06 8.5 43.3

0x4102 542 kHz       X X f(OSC)min / 24 / Resolution Relative angle error 2x increased

0x4202 1.08 MHz      X X 2 x f(OSC)min / 24 / Res.        Relative angle error 4x increased

0x4302 2.17 MHz      X X 4 x f(OSC)min / 24 / Res.        Relative angle error 8x increased

Notes *) Calculated with fosc()min taken from Electrical Characteristics, item A01.

Table 16: Maximum possible converter frequency for incremental A/B/Z output,
             defined by the maximum input frequency

2. Max. Possible Converter Frequency Defined By The Minimum Transition Distance

      Output Frequency Resolution Minimum Transition Distance Restrictions                   Example*

      fout @ tMTD    Requirem. at A, B                    at high input frequency            tMTD [sec]
      A, B           bin dec tMTD
FCTR

0x00FF 11 kHz        X X 2048 / f(OSC)max                 None                               22.8

0x00FE 11.03 kHz     X X 2040 / f(OSC)max                 None                               22.7

0x00FD 11.07 kHz     X X 2032 / f(OSC)max                 None                               22.6

...   ...            ... ... ...                          ...                                ...

0x0006 402 kHz       X X 56 / f(OSC)max                   None                               0.62

0x0005 536 kHz       X X 48 / f(OSC)max                   None                               0.53

0x0004 562 kHz       X X 40 / f(OSC)max                   None                               0.44

0x4102 938 kHz       X X 24 / f(OSC)max                   Relative angle error 2x increased 0.27

0x4202 1.87 MHz      X X 12 / f(OSC)max                   Relative angle error 4x increased 0.13

0x4302 3.75 MHz      X X 6 / f(OSC)max                    Relative angle error 8x increased 0.07

Notes *) Calculated with fosc()max taken from El.Char., item A01; transition distance output A vs. output B with same direction

      of rotation.

Table 17: Maximum possible converter frequency for incremental A/B/Z output,
             defined by the minimum transition distance
iC-NQC                                                         preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                                                        Rev B1, Page 15/29

INCREMENTAL SIGNALS

CFGABZ                 Adr 0x02, Bit 3:2
Code
0x00                   Mode                        A                      B                                          Z
0x01
0x02                   Normal                      A                      B                                          Z

0x03                   Control signals for         CA                     CB                                         CZ

Notes                  external period counters

                       Calibration mode            Figure 5: Offset SIN*                       Figure 6: Offs. COS*      Figure 7: Phase*
                       Offset+Phase
                       The following settings
                       are required additionally:
                       SELRES = 0x0D
                       ZPOS = 0x00
                       HYS = 0x07
                       ROT = 0x00
                       CFGAB = 0x00
                       AERR = 0x00

                       Calibration mode            Figure 8: Offset SIN*                       Figure 9: Offs. COS*     Figure 10: Amplit.*
                       Offset+Amplitude
                       The following settings
                       are required additionally:
                       SELRES = 0x0D
                       ZPOS = 0x00
                       HYS = 0x07
                       ROT = 0x00
                       CFGAB = 0x00
                       AERR = 0x00

                       *) Trimmed accurately when duty cycle is 50 %;
                       Recommended trimming order (after selecting GAIN): offset, phase, amplitude ratio, offset;

ROT       Adr 0x02, Bit 5                        Table 18: Outputs A, B, Z
Code      Code direction
0x00      Ascending order, B then A                                                       SIN
0x01      Descending order, A then B
                                                                                         COS
             Table 19: Code direction

CBZ       Adr 0x02, Bit 4                                                                            cw: F->0        000000             P(23:0)
Code      Reset via zero                                                                                    FFFFFF     ccw: 0->F
0x00      Not activated                                                                                                                 A
0x01      Activated                                                                                                                     B
                                                                                                                                        Z

      Table 20: Reset enable for period counter                -180                           -90  0 45 90                   180

ENRESDEL  Adr 0x02, Bit 7                                      Figure 11: Period counter reset by zero signal (en-
Code                                                                         abled by CBZ = 1).
0x00      Output*          Function                                          Example gives a resolution of 64
0x01                                                                         (SELRES = 0x0A), a zero signal at 45
          immediately      An external counter displays the                  (ZPOS = 0x04, CFGAB = 0x00) and no
Notes                      absolute angle following power-on.                inversion of the direction of rotation
                                                                             (ROT = 0x00, COS leads SIN).
          after 5 ms       An external counter only displays
                           changes vs. the initial power-on
                           (conditional on standby at
                           power-on)

          *) Output delay after device configuration and
          internal reset.

          Table 21: Output delay A, B, Z
iC-NQC                                                     preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                         Rev B1, Page 16/29

ZPOS   Adr 0x01, Bit 4:0                                   CFGZ       Adr 0x02, Bit 1:0
Code   Position                                            Code       Length
0x00   0                                                  0x00       90
0x08   90                                                 0x01       180
0x10   180                                                0x02.. 03  Synchronization
0x18   270
0x01   11.25 (1 x 11.25)                                            Table 23: Zero signal length
...    ...
0x1F   348.75 (31 x 11.25)                               CFGAB      Adr 0x03, Bit 5:4
Notes  The zero signal is only output if released by the   Code       Z = 1 for
       input pins (for instance with PZERO = 5 V, NZERO =  0x00       B = 1, A = 1
       VREF).                                              0x01       B = 0, A = 1
                                                           0x02       B = 1, A = 0
       Table 22: Zero signal position                      0x03       B = 0, A = 0

                                                                        Table 24: Zero signal logic

        SIN

        COS

                                                                                         A
                                                                                         B
                                                                                         Z (CFGZ= 0)
                                                                                         Z (CFGZ= 1)
                                                                                         Z (CFGZ= 2)

        -180  -90  0 45 90                                       180 Winkel

Figure 12: Incremental output signals for various zero signal lengths.
              Example gives a resolution of 64 (SELRES = 0x0A), a zero signal position of 45 (ZPOS = 0x04,
              CFGAB = 0x00) and no inversion of the direction of rotation (ROT = 0x00, COS leads SIN).
iC-NQC                                                        preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                                  Rev B1, Page 17/29

SIGNAL MONITORING and ERROR MESSAGES

SELAMPL        Adr 0x0C, Bit 2                                                            Vss
AMPL           Adr 0x0C, Bit 1:0                                                                  Vth

Code           Max ( |Sin| , |Cos| )                          Figure 13: Signal monitoring at minimum amplitude.
0x00                                                                                                        Vthmax
0x01           Voltage threshold Vth  Output amplitude*                                                     Vthmin
0x02
0x03           0.60 x VDDA            1.4 Vpp                      Figure 14: Sin2 + Cos2 signal monitoring.

Code           0.64 x VDDA            2.0 Vpp
0x04
0x05           0.68 x VDDA            2.6 Vpp
0x06
0x07           0.72 x VDDA            3.1 Vpp
Notes          Sin2 + Cos2

               Vthmin  Vthmax         Output amplitude*

               0.20  0.9 x VDDA       1.0 Vpp  4.5 Vpp

               0.30  0.9 x VDDA       1.5 Vpp  4.5 Vpp

               0.40  0.9 x VDDA       2.0 Vpp  4.5 Vpp

               0.50  0.9 x VDDA       2.5 Vpp  4.5 Vpp

               *) Entries are calculated with VDDA = 5 V.

          Table 25: Signal amplitude monitoring

AERR           Adr 0x03, Bit 1                                Error Messages   Error bits E1, E0  Error bits nE, nW
Code           Amplitude error message                        Failure Mode     for BiSS and SSI   for BiSS and SSI
0x00           disabled                                                        CRC6 = 0           CRC6 = 1
0x01           enabled                                        No error
                                                              Amplitude error  1, 1               1, nW
                  Table 26: Amplitude error                   Frequency error  0, 1               0, nW
                                                              System error*    1, 0               0, nW
FERR           Adr 0x03, Bit 0                                Warning**        0, 0               0, nW
Code           Excessive frequency error message              Notes            --                 nE, 0
0x00           disabled                                       *System error
0x01           enabled                                        **Warning        NERR pulled low by external signal
Notes          Input frequency monitoring is operational for  Line Signal SLO
               resolutions  16                                                 Automatic step-back of resolution

                  Table 27: Frequency error                                    Data output is deactivated and SLO
                                                                               permanently high in case of: configuration
                                                                               phase, invalid configuration, undervoltage.

Configuration error                                           Table 30: Error messages

-              Always enabled

               Table 28: Configuration error                  To enable the diagnosis of faults, the various types
                                                              of error are signaled at NERR using a PWM code as
Error Indication at NERR                                      given in the key on the left.

Failure Mode   Pin signal NERR                                Two error bits are provided to enable communication
                                                              via the I/O interface; these bits can decode four differ-
No error       HI                                             ent types of error. If NERR is held at low by an external
                                                              source, such as an error message from the system, for
Amplitude error LO/HI = 75 % (resp. HI for AERR = 0)          example, this can also be verified via the I/O interface.

Frequency error LO/HI = 50 % (resp. HI for FERR = 0)          Error are stored until the sensor data is output via the
                                                              I/O interface and then deleted. Errors at NERR are
Configuration  LO                                             displayed for a minimum of ca. 10 ms unless they are
                                                              deleted beforehand by a data output.
Undervoltage   LO

System error   NERR = low caused by an external error
               signal

          Table 29: Error indication at NERR
iC-NQC                                                                                                   preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                                                          Rev B1, Page 18/29

If an error in amplitude occurs, conversion is termi- error in amplitude rules out the possibility of an error in
nated and the incremental output signals halted. An frequency.

TEST FUNCTIONS

TMODE      Adr 0x06, Bit 3:1                                                                      TMA    Adr 0x06, Bit 0
Code       Signal at Z                                                                            Code
0x00       Z                  Description                                                         0x00   Pin A  Pin B     Pin SDA Pin SCL
0x01       A xor B            no test mode                                                        0x01
0x02       ENCLK              Output A EXOR B                                                     Notes  A      B         SDA           SCL
0x03       NLOCK              iC-Haus device test
0x04       CLK                iC-Haus device test                                                        COS+   COS-      SIN+          SIN-
0x05       DIVC               iC-Haus device test
0x06       PZERO - NZERO      iC-Haus device test                                                        To permit the verification of GAIN and OFFSET
0x07       TP                 iC-Haus device test                                                        settings, signals are output after the input amplifier.
Condition  CFGABZ = 0x00      iC-Haus device test                                                        A converter signal of 4 Vpp is the ideal here and
                                                                                                         should not be exceeded. Loads of 1 M and above
                                                                                                         are recommended for accurate measurement.
                                                                                                         EEPROM access is not possible during mode TMA.

                                                                                                            Table 32: Analog test mode

                   Table 31: Test mode

5V                                                                                                The signal is set to ca. 4 Vpp using GAIN and must not
                                                       A: COS+                                    be altered after calibration. Both display modes are
                                                                                       SDA: Sin+  suitable for OFFS (positive values) and RATIO adjust-
                                                                                                  ments; X/Y mode is preferable for PHASE. Test signals
                                                                                                  COS- (pin B) and SIN- (pin SCL) must be selected to
                                                                                                  set negative values for OFFS.

0V

Y/T 1 V/Div vert.  X/Y 1 V/Div vert. 1 V/Div hor.

    Figure 15: Calibrated signals in TMA mode.
iC-NQC                                                             preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                                      Rev B1, Page 19/29

I/O INTERFACE: BiSS C PROTOCOL

The serial I/O interface operates in BiSS C protocol        Interface Parameters With BiSS C Protocol
mode and enables sensor data to be output in uninter-
ruptible cycles (data channel SCD). At the same time        SELSSI  Adr 0x02, Bit 6                   Information
parameters can be exchanged via bidirectional register      Code    Protocol                          www.biss-interface.com
communication (data channel CD).
                                                            0       BiSS C
The sensor data produced by iC-NQC contains the an-         1       SSI
gle value (S) with 3 to 13 bits, the period count (P) with
0, 8, 12 or 24 bits, two error bits (E1 and E0) and 5 or
6 CRC bits (CRC).

                                                                       Table 34: Protocol version

                                                            TIMO    Adr 0x06, Bit 5
                                                            Code
                                                            0       Clock              Timeout ttos fclk(MA) min*
                                                            1
        Figure 16: Example line signals (BiSS C)            TOA     46-47              ca. 20 s                50 kHz
                                                            0
                                                            1       5-6                ca. 2.5 s               400 kHz

Single Cycle Data Channel: SCD                              Notes   Addr 0x07, Bit 3

Bits    Typ   Label                                                 see TIMO

0...24  DATA  Period counter P(23:0):                               adaptive with      see BiSS                 50 kHz
              0, 8, 12, 24 bit (multiturn position)                                    specification
                                                                    TCLK =
                                                                    42/fosc

3...13  DATA  Angle data S(12:0):                                   A  ref.  clock  count  is  equal  to   32   (see  El.  Char.,
              3 bis 13 bit (singleturn position)                                                          fosc
                                                                    A02).

1       ERROR Error bit E1 (amplitude error)                        The permissible max. clock frequency is specified

1       ERROR Error bit E0 (frequency error)                        by E06.

5...6   CRC   Polynomial 0x25                                       *) A low clock frequency can reduce the permissible
              x5 + x2 + x0 (inverted bit output)
                                                                    maximum input frequency since conversion is
              - oder -
                                                                    paused for one MA cycle from Latch onwards.
              Polynomial 0x43
              x6 + x1 + x0 (inverted bit output)            Table 35: Timeout configuration (protectable)

        Table 33: BiSS data channels

                                                            M2S     Adr 0x00, Bit 6:5                 CRC Polynomial
                                                            Code    Data Length                       0x25 (with CRC6 = 0)
                                                            0x00    -                                 0x25 (with CRC6 = 0)
                                                            0x01    P(7:0)                            0x43
                                                            0x02    P(11:0)                           0x43
                                                            0x03    P(23:0)

                                                                    Table 36: Period counter output

                                                            CRC6    Adr 0x03, Bit 7                   Status Messages
                                                            Code    CRC Polynomial                    E1, E0
                                                            0       determined by M2S                 nE, nW
                                                            1       0x43

                                                                       Table 37: CRC polynomial
iC-NQC                                                                 preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                          Rev B1, Page 20/29

NZB      Adr 0x03, Bit 6                                         SCD: Angle data with 8-bit period count
Code     Function
0        Zero bit                                                Bits     Type  Label
1        No zero bit
Notes    The optional zero bit is output as the final bit after  8        DATA  Period counter P(7:0)
         the CRC.
                                                                 13       DATA  Angle data S(12:0)
                 Table 38: Zero bit
                                                                 2        ERROR Error bits E1, E0

                                                                 5        CRC   Polynomial 0x25

                                                                 1        Zero  Zero bit

                                                                 Config.  SELRES = 0x03, M2S = 0x01, CRC6 = 0, NZB = 0

                                                                          Table 41: Example format 2

ENCDS    Adr 0x00, Bit 7                                         SCD: Angle data with 24-bit period count
Code     Description
0x00     Data output BiSS B or SSI                               Bits     Type  Label
0x01     Data output BiSS C
                                                                 24       DATA  Period counter P(23:0)
           Table 39: Protocol options
                                                                 13       DATA  Angle data S(12:0)

                                                                 2        ERROR Error bits E1, E0

                                                                 6        CRC   Polynomial 0x43 (no zero bit)

                                                                 Config.  SELRES = 0x03, M2S = 0x03, CRC6 = 0, NZB = 1

M2S can be used to set the number of period counter                       Table 42: Example format 3
bits sent as sensor data. The counter bits are trans-
mitted before the angle value, with the MSB leading.

The 5-bit CRC output is based on polynomial 0x25                 Register Communication
(100101b), with the 6-bit CRC output based on poly-              After the BiSS C protocol slave registers are directly
nomial 0x43 (1000011b) automatically coming active               addressed in a reserved address area (0x40 to 0x7F).
with longer SCD data, or when preselected by CRC6.               Other storage areas are addressed dynamically and in
As a rule, CRC bits are sent inverted.                           blocks. BiSS addresses 0x00 to 0x3F aim for a reg-
                                                                 ister bank consisting of 64 bytes, the physical storage
                                                                 address of which is determined by Bank Select n.

An additional zero bit can be output following the CRC           iC-NQC supports up to 16 storage banks, making it
bits. However, disabling the zero bit by NZB = 1 is rec-         possible to use an 8-bit EEPROM to its full capacity.
ommended when the output data length does not need               There is therefore also enough storage space for an
to comply with existing applications.                            ID plate (EDS) and OEM data.

To obtain a position data output being compatible to the         Information regarding memory map and addressing
BiSS B protocol parameter ENCDS = 0 does switch off              via BiSS is given on page 25).
the CDS bit, without a replacement by a zero bit. Thus,
the output data length is shorten by one bit and register        Internal Reset Function
communication is limited to the direction of the master          A write access at RAM address 0x00 (BiSS address
to the slave. The bidirectional BiSS C register commu-           0x00 with Bank Select n = 0) triggers an internal reset.
nication must be enabled by setting ENCDS = 1.
                                                                 Based on the current configuration in the RAM, iC-
Example Of BiSS Data Output                                      NQC restarts without reading the EEPROM. The con-
                                                                 figured interface timeout and write protect settings be-
SCD: Angle data                                                  come active, the period counter is set to zero and any
                                                                 stored configuration errors are deleted. Providing no
Bits     Typ     Label                                           amplitude error is present, the converter again counts
                                                                 up from an angle value of zero to the current angle po-
12       DATA    Angle data S(11:0)                              sition.

2        ERROR Error nE and warning nW                           Short BiSS Timeout
                                                                 For programming via the I/O interface iC-NQC has a
6        CRC     Polynomial 0x43                                 short BiSS timeout function according to the descrip-
                                                                 tion of the BiSS C protocol (see page 19, Table 2, El.
Config.  SELRES = 0x04, M2S = 0x00, CRC6 = 0, NZB = 1            Char. no. 6).

   Table 40: Example format 1 for BiSS profile BP1
iC-NQC                                                    preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                       Rev B1, Page 21/29

Regardless of register protection settings a short time-  The value written to address 0x7C is also transferred
out of typically 1.8 s can be temporarily activated by   to the EEPROM, provided an EEPROM has been con-
writing value 0x07 to address 0x7C (address 124d).        nected up and is available.
A controller can then transmit the device configuration
over a shorter period.                                    On reading address 0x7C the byte stored in the EEP-
                                                          ROM is output as part of the BiSS device ID. Here,
TOS        Adr 0x7C, Bit 2:0                              high-order bits 7:3 are part of the manufacturer's ID;
Code       Function                                       low-order bits 2:0 act as an indicator of the timeout op-
000        Regular timeout (configured by TIMO)           tions (regular or short timeout, see Table 43).
001...111  Short timeout (equal to TIMO = 1)

Table 43: Short timeout (via BiSS device ID)
iC-NQC                                                                       preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                               Rev B1, Page 22/29

I/O INTERFACE: SSI Protocol

iC-NQC can transmit position data in SSI protocol                     M2S    Adr 0x00, Bit 6:5
mode; the parameters described in the following give                  Code   Period counter output length
the necessary settings and options.                                   0x00   -
                                                                      0x01   P(7:0)
                                                                      0x02   P(11:0)
                                                                      0x03   P(23:0)

                                                                      Table 46: Period counter for SSI data output

        Figure 17: Example line signal (SSI)                          CRC6   Adr 0x03, Bit 7   Ring operation
                                                                      NZB    Adr 0x03, Bit 6   no
SELSSI  Adr 0x02, Bit 6                                               Code   Additional bits   no
Code    Protocol                                                      00     E1, E0            yes
0       BiSS C                                                        01     none              yes
1       SSI                                                           10     E1, E0, zero bit
                                                                      11     none
          Table 44: Protocol version
                                                                             Table 47: Options for SSI data output

TIMO    Adr 0x06, Bit 5                                               GRAY   Adr 0x05, Bit 7
Code                                                                  Code   SSI data format
0       Timeout ttos                      fclk(MA)min*                0      binary coded
1                                                                     1      gray coded
TOA     Long: ca. 20 s                   50 kHz                      Notes  Data output starts with MSB for binary or Gray
0                                                                            coded data.
1       not permitted
Notes                                                                           Table 48: SSI data format
        Adr 0x07, Bit 3

        see TOS

        not permitted

        A  ref.  clock  count  is  equal  to   32   (see  El.  Char.
                                              fosc
        A01). The permissible max. clock frequency is

        specified by item E06.

        *) A low clock frequency can reduce the permissible

        maximum input frequency since conversion is

        paused for one MA cycle from Latch onwards.

        Table 45: Timeout configuration for SSI
iC-NQC                                                 preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                      Rev B1, Page 23/29

Examples Of SSI Data Output

SSI Output Formats

13-bit SSI

Res Mode Error CRC T1 T2 T3 T4... T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22 T23 T24 T25

10 bit SSI X        -   S9 S8 S7 S6 ... S0 E1 E0 0 Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop

               Example                              0000000000000

13 bit SSI -        -   S12 S11 S10 S9 ... S3 S2 S1 S0 Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop Stop

*1

               Example                              000000000000

SSI-R -             -   S12 S11 S10 S9 ... S3 S2 S1 S0 Stop S12 S11 S10 S9 S8 S7 S6 S5 S4 S3 S2

*2

               Example                              0

25-bit SSI  X       -   S12 S11 S10 S9 ... S3 S2 S1 S0 E1 E0 0 Stop Stop Stop Stop Stop Stop Stop Stop Stop
13 bit SSI
               Example                                 0000000000
8 + 13 SSI
bit*3       X       -   P7 P6 P5 P4 ... P0, S10 S9 S8 S7 S6 S5 S4 S3 S2 S1 S0 E1 E0 0 Stop
                                             S12, S11

               Example                                                                                       00

            Configuration Input SLI = 0, SELSSI = 1, M2S = 0x00, CRC6 = 0, NZB = 0, unless otherwise noted.

                        *1) CRC6 = 0, NZB = 1; *2) CRC6 = 1, NZB = 1; *3) M2S = 0x01

                    Caption SSI = SSI protocol

                        SSI-R = SSI ring operation

                             Table 49: SSI transmission formats
iC-NQC                                                              preliminary

13-bit Sin/D CONVERTER WITH SIGNAL CALIBRATION

                                                                                                   Rev B1, Page 24/29

EEPROM INTERFACE

The serial EEPROM interface consists of the two pins         Register Configuration
SCL and SDA and enables read and write access to
a serial EEPROM with I2C interface (such as a 24C02          BiSS Adr BiSS Adr Contents
with 128 bytes, 5 V type with a 3.3 V function).
                                                             hex    decimal
The configuration data in the EEPROM, of addresses
0x00 to 0x0F, is secured by a CRC check value to ad-         0x00...0F 0...15        Config. Data RAM (16 bytes)
dress 0x0F. When the device is powered up, the ad-
dress range from 0x00 to 0x0F is mapped onto iC-             0x10...1F 16...31       Config. Data EEPROM (16 bytes)
NQC's configuration RAM. The higher memory area
contains BiSS C slave registers and optional memory          0x20...3F 32...63       Unused memory area (32 bytes)
banks available to the sensor system.
                                                             BiSS C Slave-Registers (direct addresses):
The register access to the configuration data and the
memory banks 1 to 7 (intended for EDS) can be re-            0x40   64               Bank Select (1 byte)
stricted by parameter RPL.
                                                             0x41   65               EDS Bank (1 byte)
Example of CRC Calculation Routine
                                                             0x42...43 66...67       Profile ID (2 bytes)
unsigned char ucDataStream = 0;
int iCRCPoly = 0x127 ;                                       0x44...47 68...71       Serial No. (4 bytes)
unsigned char ucCRC=0;
int i = 0;                                                   0x48...77 72...119 Slave Registers (48 bytes)

ucCRC = 0 ; / / s t a r t v a l u e ! ! !                                            Device ID (6 bytes):
for ( iReg = 0; iReg

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