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IC-NG

器件型号:IC-NG
厂商名称:iC-Haus GmbH
厂商官网:http://www.ichaus.biz
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器件描述

8-BIT Sin/D CONVERTER-PROCESSOR

IC-NG器件文档内容

iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                                                                                             Rev D3, Page 1/21

FEATURES                                                                                      APPLICATIONS
                                                                                              Absolute and incremental angle
Real-time interpolator with a programmable resolution of up to
    256 steps/period                                                                            interpolation from orthogonal
                                                                                                sinusoidal input signals
Calibration features permit adaptation of distorted sine/cosine                              Interpolating interface for MR
    signals                                                                                     sensors and optical analog
                                                                                                encoders
Output with A/B/Z incremental signals of up to 400kHz, as a
    parallel 8-bit absolute vector or via a serial interface                                  PACKAGES

Error messaging with excessive input frequency                                                             SO28                   SSOP28
Programmable index position
Fast 24-bit multiturn counting (position capture with target

    position interrupt)
8-bit P interface
Interrupt controller
Adjustable clock oscillator
Front-end amplifiers configurable externally
Chip setup can be loaded from a serial EEPROM
TTL-compatible inputs, TTL-/CMOS-compatible outputs
Inputs and outputs protected against destruction by ESD

BLOCK DIAGRAM

                                           14                      28 27                                26
                                          VDD                     SCL SDA                              NRES
                                                                                         STATE CONTROL
                    CLK INPUT/OSCILLATOR                  SERIAL EEPROM                                               P INTERFACE  NRD 3
                           R/f                               INTERFACE                                                              NWR 4

13 RCLK                                                                   SINE / DIGITAL CONVERTER

                       2V                                            PGA   Comparator         Resolution, Hysteresis                D0 5
                                                                                                                                    D1 6
24 SIN                                           A sin                                            Binary                          D2 7
23 NSIN                                                                                       Up/Down Counter                       D3 8
22 PSIN                                        Segment                                                                              D4 9
                                               MUX                              A sin        tan(phi) tan phi D/A                 D5 10
                  INPUT SIN                                                                                        OFFS             D6 11
21 COS                                           A cos                   TAN D/A                                                  D7 12
20 NCOS                                                                    Converter          Converter Function Adaptation
19 PCOS                                                                                                  (per segment)

                  INPUT COS                   4-FOLD EDGE                                     internal data bus
18 ZERO                                       EVALUATION                                            phi
17 NZERO
16 PZERO                                                         A4

                    INPUT INDEX/ZERO                             B4

                                                                 Z4       DIGITAL SIGNAL PROCESSING          iC-NG

15 VREF     REFERENCE                     GND                                        24-Bit Counter                                 NER 1
              VOLTAGE                      25                                   RPM/Speed Aquisition

         2.4V                                                                       Interrupt Controller
                                                                            Index/Zero Pulse Justification
                                                                            Incremental Signal Generator         ERROR MONITOR
                                                                          Mode Switch (Frequency Overrun)

                                                                                         MFP
                                                                                          2

Copyright 2006, iC-Haus                                                                                                    http://www.ichaus.com
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                           Rev D3, Page 2/21

DESCRIPTION

iC-NG is a monolithic A/D converter which determines       When programmed as an output, pin MFP shows the
the angle value of two sinusoidal input signals phase-     change in output value or indicates when a certain
shifted at 90 with a given resolution and hysteresis. In  position has been reached (interrupt output). After a
this process a cycle is divided into 8 segments; each      reset, the interpolation result is correct after just a few
of these segments can be given a resolution of up to       clock cycles, even with static input signals.
32 angular steps. Resolutions of 1 to 256 divisions per
cycle are possible.                                        If incremental mode is selected, the changes in angle
                                                           are output as square-wave signals phase-shifted at
The converter can be adjusted for each individual          90 at pins D0(AX) and D1(BX) with a selected resolu-
segment to suit various types of input signal, meaning     tion and at pins D3(A4) and D4(B4) with a resolution of
that even distorted sine signals or triangular signals,    four. The suitably prepared zero signal is at D2(ZX)
for example, can be converted. In addition, the direc-     and D5(Z4). Pin D6(ROT) shows the direction of rota-
tion of rotation can be inverted and the zero position     tion. Tracks AX and BX are EX-OR-gated at pin
can be set in steps of 45.                                D7(AXB).

Output values and parameters are stored in registers       The front-end amplifier connections are all lead out,
connected to the internal 8-bit data bus. A parallel       enabling current or voltage inputs to be made. Com-
microcontroller interface gives read and write access      plementary input signals can also be connected. The
to these registers. If an EEPROM is connected to the       front-end amplifiers are compensated internally; the
serial interface, the chip setup can be automatically      value of compensation can be programmed.
read in following a reset.
                                                           The internal clock frequency can be adjusted using an
The output value consists of an 8-bit word for interpo-    external resistor or can be fed in via pin RCLK. The
lation within a cycle and a 24-bit position counter        clock pulses which occur between two changes in
which logs the number of turns. In addition to normal      output are counted in order to calculate the number of
accessibility, the output value can also be transferred    revolutions. Low voltage and excessive input
serially.                                                  frequency errors are signaled at output NER (open
                                                           drain). These error codes are stored in the relevant
The position counter can be reset via the zero pulse or    register.
stopped and started using the bi-directional MFP pin.
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                                          Rev D3, Page 3/21

PACKAGE SO28, SSOP28 to JEDEC Standard  PIN FUNCTIONS

PIN CONFIGURATION SO28                  No. Name Function

(top view)

                                        1 NER   Error Message Output, low active

                                        2 MFP   Multi-Functional I/O Pin

          1     28                      3 NRD   Read Signal, low active 1) / SSI Clock
NER                 SCL
                                        4 NWR Write Signal, low active 1) / SSI Output
          2     27
MFP                 SDA                5 D0    Data Bus / Incremental Output A (AX)

          3     26                      6 D1    Data Bus / Incremental Output B (BX)
NRD                 NRES
                                        7 D2    Data Bus / Index Output Z (ZX)
          4     25
NWR                  GND                8 D3    Data Bus / Sine-to-Square Output A (A4)

          5     24                      9 D4    Data Bus / Cosine-to-Square Output B (B4)
   D0                SIN
                                        10 D5   Data Bus / Index-to-Square Output Z (Z4)
          6     23
    D1               NSIN               11 D6   Data Bus / CW-CCW Signal (ROT)

          7     22                      12 D7   Data Bus / AX EXOR BX (AXB)
    D2               PSIN
                                        13 RCLK Clock Input / Clock Oscillator Setting
          8     21
    D3               COS                14 VDD  +5V Supply Voltage

          9     20                      15 VREF Reference Center Voltage
    D4               NCOS
                                        16 PZERO Zero Amplifier Positive Input
          10    19
    D5               PCOS               17 NZERO Zero Amplifier Negative Input

          11    18                      18 ZERO Zero Amplifier Output
    D6               ZERO
                                        19 PCOS Cosine Amplifier Positive Input
          12    17
    D7               NZERO              20 NCOS Cosine Amplifier Negative Input

          13    16                      21 COS  Cosine Amplifier Output
RCLK                 PZERO
                                        22 PSIN Sine Amplifier Positive Input
          14    15
VDD                 VREF               23 NSIN Sine Amplifier Negative Input

                                        24 SIN  Sine Amplifier Output

                                        25 GND Ground

                                        26 NRES Reset, low active

                                        27 SDA  Mode Select / Data (Serial Interface)

                                        28 SCL  Mode Select / Clock (Serial Interface)

                                        Notes: 1) wiring to VDD recommended when not in use.

PIN CONFIGURATION SSOP28 5.3mm

(top view)

            1   28

NER                SCL

             2  27

MFP                SDA

             3  26

NRD                NRES

             4  25

NWR                 GND

             5  24

   D0               SIN

             6  23

    D1              NSIN

             7  22

    D2              PSIN

             8  21

    D3              COS

             9  20

    D4              NCOS

            10  19

    D5              PCOS

            11  18

    D6              ZERO

            12  17

    D7              NZERO

            13  16

RCLK                PZERO

            14  15

VDD                VREF
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                                                                               Rev D3, Page 4/21

ABSOLUTE MAXIMUM RATINGS

Values beyond which damage may occur; device operation is not guaranteed.

Item Symbol Parameter                            Conditions                                        Fig.                  Unit

                                                                                                         Min.  Max.
                                                                                                         -0.3
G001 VDD    Supply Voltage                                                                               -0.3  6.0       V

G002 V()    Voltage at                                                                                         VDD+0.3 V
            SIN, NSIN, PSIN, COS, NCOS, PCOS,
            ZERO, NZERO, PZERO, VREF, MFP,
            RCLK, NER, D0..7, NRD, NWR,
            NRES, SCL, SDA

G003 Imx(VDD) Current in VDD                                                                             -50   50        mA

G004 Imx(GND) Current in GND                                                                             -50   50        mA

G005 Ic()   Current in Clamping Diodes SIN,      MFP, D0..7, NWR                                         -5    5         mA

            NSIN, PSIN, COS, NCOS, PCOS, ZE- with input function

            RO, NZERO, PZERO, VREF, MFP,

            RCLK, NER, D0..7, NRD, NWR,

            NRES, SCL, SDA

G006 I()    Current in SIN, COS, ZERO, VREF, MFP, D0..7, NWR                                             -10   10        mA
                                                                                                         -100
            MFP, NER, D0..7, NWR, SCL            with output function
                                                                                                         -40
G007 Ilu()  Pulse Current in all Pins            pulse duration # 10s                                   -40   100       mA
            (Latch-Up Strength)

E001 Vd()   ESD Susceptibility at all Pins       MIL-STD-883, Method 3015, HBM;                                2         kV
                                                 100pf discharged through 1.5k

TG1 Tj      Junction Temperature                                                                               150       C

TG2 Ts      Storage Temperature                                                                                150       C

THERMAL DATA                                     Conditions                                        Fig.                  Unit

Operating conditions: VDD= 5V 10%
Item Symbol Parameter

                                                                                                         Min. Typ. Max.

T1 Ta       Operating Ambient Temperature Range                                                          -20        70   C

            (extended temperature range on
            request)

All voltages are referenced to ground unless otherwise noted.
All currents into the device pins are positive; all currents out of the device pins are negative.
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                                                              Rev D3, Page 5/21

ELECTRICAL CHARACTERISTICS

Operating conditions: VDD= 5V 10%, Tj= -40..125C, unless otherwise noted.

Item Symbol Parameter                          Conditions                      Tj Fig.                          Unit
                                                                                                    Max.
                                                                               C       Min.  Typ.

Total Device    Permissible Supply Voltage                                              4.5     4   5.5   V
001 VDD                                                                                 5      2
002 I(VDD)     Supply Current                 outputs not active                             1.2   25    mA
003 Vt()hi                                                                                   0.8
                Input Threshold Voltage hi at  Vt()hys= Vt()hi -Vt()lo                        4.1   2     V
004 Vt()lo     D0..D7, MFP,NRD,NWR,NRES                                                        1
                                               I()= 4mA                                 0.8   0.75        V
005 Vt()hys    Input Threshold Voltage lo at  Vs()hi= VDD -V();                        100   0.4
                D0..D7, MFP,NRD,NWR,NRES       I()= -4mA                                 -1   2.4         mV
006 Iin()                                     Vc()hi= V() -VDD;                              0.2
                Input Hysteresis at            I()= 1mA, other pins open                      4.7   +1    A
  7 Vs()lo      D0..D7, MFP,NRD,NWR,NRES       I()= -1mA, other pins open                     4.5
                                                                                              200   0.4   V
  8 Vs()hi      Input Current at               Vin()= 1V..VDD -1V
                D0..D7, MFP,NRD,NWR,NRES       Iout()= 0..5mA                                      0.4   V
E001 Vc()hi
                Saturation Voltage lo at                                                0.3         1.5   V
                D0..D7, MFP                                                             -1.5

                Saturation Voltage hi at                                                 1
                D0..D7, MFP                                                             -10
                                                                                        -50
                Clamp Voltage hi at all Pins                                            0.1

E002 Vc()lo Clamp Voltage lo at all Pins                                                            -0.3  V

Input Amplifiers SIN, COS, INDEX/ZERO

101 Vin()       Recommended Input Voltage                                                           3.5 Vpp
                Range

102 Vos() Input Offset Voltage                                                                       +10  mV
                                                                                                     +50   nA
103 Iin()       Input Current                                                                       VDD-    V
                                                                                                     1.0
104 Vcm() Common Mode Voltage Range                                                                  0.5    V
                                                                                                     0.5    V
105 Vs()hi Saturation Voltage hi               Vs()hi= VDD -V(), Iout()= -5mA                             V/s
                                                                                                          V/s
106 Vs()lo Saturation Voltage lo               Iout()= 5mA                                                V/s
                                                                                                          V/s
107 SR0         Slew-Rate                      CL= 0, CC= 0 (CC programmed)                               MHz
                                               CL= 300pF, CC= 4pF                                         MHz
108 SR1         Slew-Rate                      CL= 800pF, CC= 6.4pF                                       MHz
                                               CL= 1.5nF, CC= 12pF                                        MHz
109 SR2         Slew-Rate                      CL= 0, CC= 0 (CC programmed)
                                               CL= 300pF, CC= 4pF
110 SR3         Slew-Rate                      CL= 800pF, CC= 6.4pF
                                               CL= 1.5nF, CC= 12pF
111 GBW0 Gain Bandwidth Product

112 GBW1 Gain Bandwidth Product

113 GBW2 Gain Bandwidth Product

114 GBW3 Gain Bandwidth Product

Reference VREF

115 V(VREF) Reference Voltage                  I(VREF)= 0..-1mA                         2.2         2.6   V

Error Monitor NER

201 Vs()lo Saturation Voltage lo at NER        I(NER)= 5mA                                          0.7   V

202 Isc()lo Short-Circuit Current lo in NER V(NER)= 0.4..VDD+0.3V                       5           21    mA

203 I0()        Leakage Current in NER         V(NER)= 0..VDD+0.3V,                                 10    A
                                               NER= hi oder VDD< 0.3V

204 VDDon Turn-on Threshold VDD                                                                           V

205 VDDoff Undervoltage Threshold VDD decreasing voltage VDD                                              V

206 VDDhys Hysteresis                          VDDhys= VDDon -VDDoff                                      mV

207 VDDerr Supply Voltage VDD for Monitor                                               2.2         5.5   V

                Operation
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                                                                     Rev D3, Page 6/21

ELECTRICAL CHARACTERISTICS

Operating conditions: VDD= 5V 10%, Tj= -40..125C, unless otherwise noted.

Item Symbol Parameter                              Conditions                         Tj Fig.                          Unit
                                                                                       C                  Max.
                                                                                               Min.  Typ.
Oscillator RCLK                                                                                      670
                                                                                               550   1.8
301 fmax         Permissible Oscillator Frequency                                              1.6         5    MHz
302 fosc                                                                                         5   0.26
                 Oscillator Frequency              Rosc= 56k                                   0.8    10   800 kHz
                                                   Rosc= 18.2k                                 100         2.0 MHz

303 R(RCLK) Permissible Resistor                                                               0.8         500  k
304 Vt()hi Threshold Voltage hi                                                                300
                                                                                                           3    V
                                                                                                 5
305 Vt()lo       Threshold Voltage lo              tw()lo< 10s                                                 V
306 Vt()hys                                                                                    -0.8
307 tmx()lo      Hysteresis                        Vt()hys= Vt()hi -Vt()lo                     -1.6             mV
                                                                                               -2.8
                 Permissible Pulse Width lo when                                                           10   s
                 applying external clock signals                                               -20
                                                                                               -30
Serial EEPROM Interface SCL, SDA                                                               -30         2    V
401 Vt()hi Threshold Voltage hi
402 Vt()lo Threshold Voltage lo                                                                                V
403 Vt()hys Input Hysteresis
                                                   Vt()hys= Vt()hi -Vt()lo                                      mV

404 Vs()lo       Saturation Voltage lo             I()= 4mA                                                0.4  V
405 Vs()hi       Saturation Voltage hi
                                                   Vs()hi= VDD -V();                                       0.4  V
                                                   I()= -4mA

406 Rpu() Pull-up Resistor                                                                                20   k
Converter Accuracy

501 AAabs Absolute Angular Accuracy                referred to 360 input signal;
                                                   VDD= 5V, V(SIN,COS)= 3Vpp,
                                                   RES= 256, ADAP= 0, FREQ= 1;                             +0.8 DEG
                                                   Rosc= 56k, Tj= -20..70C                                +1.6 DEG
                                                   Rosc= 18.2k, Tj= -20..70C                              +2.8 DEG
                                                   Rosc= 18.2k, Tj= -40..125C

502 AArel Relative Angular Accuracy                see 501, referred to period of AX
                                                   output signal;
                                                   Rosc= 56k, Tj= -20..70C                                +20  %
                                                   Rosc= 18.2k, Tj= -20..70C
                                                   Rosc= 18.2k, Tj= -40..125C                             +30  %

                                                                                                           +30  %

ELECTRICAL CHARACTERISTICS DIAGRAMS

                     8

           10

                                                       FREQ= 0

                     7

           10

  6              FREQ= 1 (reset entry)

10

    5                        104        R(CLK)     105

10
  103

Fig. 1: oscillator frequency characteristics.
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                                                                            Rev D3, Page 7/21

OPERATING REQUIREMENTS: Logic

Operating conditions: VCC= 5V 10%, Ta= -20..70C, CL()= 150pF,
input levels lo= 0..0.45V, hi= 2.4V..VCC, see Fig. 2 for reference levels and waveforms

Item Symbol Parameter                              Conditions                            Fig.                              Unit
                                                                                                      Min.  Max.

Read cycle   Read Data Access Time:                1st access with latching NG and       3                  1.5x
  I1 tRD     data valid after NRD hi6lo            COUNT data
                                                                                                            td(CLK)
  I2 tDF
  I3 tRL                                           ongoing access                                           120      ns

             Read Data Hold Time:                                                        3                  65       ns
             ports high impedance after NRD lo6hi

             Required Read Signal Duration                                               3  200                      ns
             at NRD

                                                   SSI signal                                                 2.5x
                                                                                                            td(CLK)

Write cycle

I4 tDW       Write Data Setup Time:                                                      3  100                      ns
             data valid before NWR lo6hi

I5 tWD       Write Data Hold Time:                                                       3  10                       ns
             data valid after NWR lo6hi

I6 tWL       Required Write Signal Duration                                              3  200                      ns
             at NWR

Write / read timing

I7 tcyc      Recovery Time between Cycles:                                               3  2                       ns
             NRD lo6hi to NRD hi6lo,
             NRD lo6hi to NWR hi6lo,                                                        td(CLK)
             NWR lo6hi to NWR hi6lo,
             NWR lo6hi to NRD hi6lo

Fig. 2: reference levels

                                             Fig. 3: read / write timing
iC-NG                                                                                                        Rev D3, Page 8/21

8-BIT Sin/D CONVERTER-PROCESSOR

DESCRIPTION OF FUNCTIONS

Converter principle                                                          The phase is available at the input in the form A x
                                                                             SIN(PHI) and A x COS(PHI). From the output value,
iC-NG is an analog-digital tracking-type converter                           the tangent function is formed in the feedback loop
(compensation process). The output value is stored in                        and multiplied by COS(PHI). The result is compared to
an up/down counter. This is converted to analog volt-                        SIN(PHI). The rule for regulation is as follows:
age by a D/A converter and compared to the input
signal by a comparator. The comparator output con-                                 A(SIN()' A(COS() TAN()
trols the direction input of the counter. The count direc-
tion is maintained until the output voltage of the D/A                       Since the tangent function has pole points and cannot
converter, which is proportional to the output value,                        be formed over a whole cycle, a cycle is divided into
corresponds to the value of the input voltage.                               eight segments. For certain segments the input signals
                                                                             are reversed and the cotangent function is formed in
              SINUS / DIGITAL CONVERTER                                      the feedback loop. The segment changeover function
                                                                             is indicated in the following table:

         PGA      Comparator                  Resolution, Hysteresis

A sin                                                                      Segments              Comparator Inputs

                                              Binary Up/Down-Counter

Segment                                                                      1 phi= 0..45      ASIN(PHI)  ACOS(PHI) |TAN(phi)|
MUX                                                                          2 phi= 45..90    ACOS(PHI)    ASIN(PHI) |COT(phi)|
                                                                             3 phi= 90..135   !ACOS(PHI)   ASIN(PHI) |COT(phi)|
                      A sin                 tan(phi) tan phi D/A           4 phi= 135..180   ASIN(PHI)  !ACOS(PHI) |TAN(phi)|
                                                                    OFFS     5 phi= 180..225  !ASIN(PHI)  !ACOS(PHI) |TAN(phi)|
                  TAN D/A                                                    6 phi= 225..270  !ACOS(PHI)  !ASIN(PHI) |COT(phi)|
                  Converter                   Converter Function Adaptation  7 phi= 270..315  ACOS(PHI)   !ASIN(PHI) |COT(phi)|
                                                           (per segment)     8 phi= 315..360  !ASIN(PHI)  ACOS(PHI) |TAN(phi)|
A cos

         VREF

Fig. 4: core of the TAN D/A converter

In contrast to conventional A/D converters, the output                       Fig. 6: segmentation
value in the sine/digital converter is proportional not to
the input voltage but to its phase. In the following, the                    The sine/digital converter automatically runs via the
input value is referred to as "PHI" and the output value                     shortest route into the correct segment and thus, with
as "phi".                                                                    a static input signal, reaches its operating point after a
                                                                             maximum of n/2 clock cycles (n corresponds to the
A SIN(n)     e1 PGA G e1                                                 resolution).
1. segment                   GAIN = 0.5 .. 2
                                                  comparator                 A converter of the type described above will never
A COS(n)     1     e2 45E                        +                         reach a quiescent state. With a constant input signal,
                                                   -                         the counter would continuously increment or decre-
                                                                             ment one LSB, which is prevented here by hysteresis.
                                              e2 Ftan(n)                   A range is set up by the programmable hysteresis on
                                                                             both sides of the counter value and the input signal is
                                                   FA                        checked over two clock cycles as to whether it is still
                                                                             within this range. The output frequency is therefore
                                                                             only half the clock frequency.

         VREF  OFFS            0E

                     OFFS = (-0.33 .. 0.33) COS

Fig. 5: converter principle
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                          Rev D3, Page 9/21

Interfaces                                                first access and the date by the second. The internal
                                                          address register is automatically increased by one
The chip must be configured for the application in use    after each write. The registers of successive ad-
after being switched on and after every reset. The set-   dresses can thus be easily written without having to
tings and output values are stored in registers in iC-    reload the address register. A write cycle to address
NG.                                                       10 and a subsequent read out are indicated in Figure
                                                          9.
There are various ways of accessing these registers.
If a serial EEPROM (e.g. SDA 2516, ST24CO2) is
con-nected to pins SDA and SCL, all parameters will
be read in automatically from there. The access mode
is also determined by the EEPROM (ACCMOD(1:0)).

In the absence of an EEPROM, the access mode is           Fig. 9: write access to address 10 and subsequent
set directly by pins SDA and SCL, which are equipped      read out.
with internal pull-up resistors. Three modes are sup-
ported:

SDA SCL Access Mode (no EEPROM)                           Read access
                                                          For a read cycle, the register address is also given first
0  0 Parallel absolute mode                               (write access), the data content then being read out
                                                          with NRD at low.
1  0 Serial mode
                                                          The length of the output value is set to 1..4 bytes with
1  1 Incremental mode                                     the OUTSEL(1:0) registers. OUTSEL also influences
                                                          the content of the internal address counter after a
Fig. 7: access modes                                      read. It is not increased if the length of the output
                                                          value is set to one byte. Other settings reset the ad-
1. Parallel-absolute mode                                 dress counter to zero after the highest byte of the out-
                                                          put value has been read, otherwise it is increased by
This mode is suitable for using iC-NG as peripheral       one.
chip in an 8-bit bus system. The registers can be ac-     The outputs remain constant during the read process,
cessed via the data ports D0 to D7, controlled by read    even if the relevant register changes (except incre-
/ write access inputs NWR and NRD. The two pins           mental signals and interrupt and error status).
should not simultaneously receive low level.
                                                          The NG, COUNT and TACHO registers are again stor-
Addressing is controlled via an internal address regis-   ed with the falling edge at NRD if OUTSEL has been
ter and a status machine. The internal status (A or B)    programmed to zero or the address counter is at zero.
determines whether write access affects the address       It is thus possible to read a 4-byte output value in four
register or a data register addressed by it. The chip is  accesses.
in status A after a reset and each read, and in status B
after each write (Figure 8).                              The interval between two consecutive pulses to NRD
                                                          or NWR must be at least 3 clock cycles. The cyclic
                                                          read out of a 2-byte output value (OUTSEL(1:0)= 1) is
                                                          shown in Figure 10.

Fig. 8: status control.

Write access                                              Fig. 10: cyclic read out of the output value (16-bit).
The data to be written is applied to pins D0 to D7 and
a low pulse to NWR. The data is accepted with the
rising edge at NWR. A write cycle consists of at least
two accesses. The register address is given by the
iC-NG

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                                                            Rev D3, Page 10/21

2. Synchronous-serial mode with 33-bit format               Resolution RES(4:0) and RES(6,5)

In this mode, communication is via a synchronous two-       One period of the input signal is internally divided into
wire connection. The registers cannot be accessed;          eight segments. The following segments [45..90,
only the output value and the error bit are transmitted.    90..135, 135..180 etc. to 360] are mapped on the
                                                            first segment [0..45]. The resulting output resolution
The two-wire connection exists of a clock input (NRD)       thus amounts to 8 times that of the TAN D/A con-
and a data output with driver at NWR. Data transmis-        verter.
sion is controlled externally by the clock line.
The output value is latched with the first falling edge at  The converter resolution per segment can be set to all
NRD. With every subsequent rising edge the output           whole-number values between 17 and 32. Subreso-
value is serially output to NWR in binary code, begin-      lutions result only if every nth subdivision is used. A
ning with the MSB set by OUTSEL. The error bit is           further decrease is possible by effecting a right shift by
transmitted after the output value.                         n-bit of the output value.

In this mode, pin SDA can be used as serial data in-        The following table shows all possible settings and
put. The data read in here at the beginning of the data     resulting resolutions. With equal values, settings with
transmission is output after the error bit.                 more favorable characteristics are shown in bold type.

A cyclic read out can be achieved by linking NWR to
SDA. A one is output after the error bit as a stop bit.

To store the output value for a new data transmission,
an interval of at least 64 clock pulses must be main-
tained at the clock input.

Fig. 11: synchronous-serial data transmission.

3. Incremental mode

Here, every change of angle with respect to the set
resolution is signaled as a change in output on track
DO(AX) or D1(BX). The square-wave signals prod-
uced have a phase shift of plus or minus 90, depen-
ding on the direction of rotation.

In addition, the input signals are compared to refer-
ence voltage VREF and output to pins D3(A4) and
D4(B4). This corresponds to a resolution of four.

The zero signals, suitably prepared, are available at
pins D2(ZX) and D5(Z4). A direction signal is also
output to D6(ROT) and signals AX and BX are EX-OR-
gated at D7(AXB).

Incremental mode can be emulated in parallel-abso-
lute mode by reading address 4.
iC-NG

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                                                                                                      Rev D3, Page 11/21

                                                                     TAN D/A Converter Resolution (per segment)
Resolution

                  32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17

   1 256 248 240 232 224 216 208 200 192 184 176 168 160 152 144 136

   "00" [1F] [1E] [1D] [1C]  [1B]                  [1A]  [19]     [18]  [17]  [16]  [15]  [14]  [13]  [12]  [11]  [10]

   2 128        120          112                         104            96          88          80          72

   "00" [0F]    [0E]         [0D]                        [0C]           [0B]        [0A]        [09]        [08]

   4 64                      56                                         48                      40

   "00" [07]                 [06]                                       [05]                    [04]

   8 32                                                                 24

   "00" [03]                                                            [02]

   16 16

   "00" [01]

   32 8

   "00" [00]

   1 128 124 120 116 112 108 104 100                                    96    92    88    84    80    76    72    68

   "01" 64      60           56                          52             48          44          40          36

            32               28                                         24                      20

            16                                                          12

            8

            4

   2 64 62 60 58             56                    54    52       50    48    46    44    42    40    38    36    34

   "10" 32      30           28                          26             24          22          20          18

            16               14                                         12                      10

            8                                                           6

            4

            2

   3 32 31 30 29             28                    27    26       25    24    23    22    21    20    19    18    17

   "11" 16      15           14                          13             12          11          10          9

            8                7                                          6                       5

            4                                                           3

            2

            1

Fig. 12: programming the resolution: hexadecimal [1F] for RES(4:0), binary "00" for RES(6:5).

Hysteresis

If the maximum possible converter resolution is not                     When setting high converter resolutions which use all
used, hysteresis can be obtained from free resolution                   resolution steps, to produce hysteresis the resolution
steps. In so doing, the resolution chosen determines                    of the converter is increased in an intermediate step
the number of possible hysteresis settings.                             by switching on a capacitive voltage divider.
The following are possible in compliance with the up-
per half of the table of resolution printed above:                      Hysteresis can be set in intervals of 5% from 0..95% in
                                                                        conjunction with the output values given in the upper
H               Hysteresis given in % (resistive)                       half of the above table of resolution (output values are
                                                                        without a right shift).
Y
                                                                                                      Hysteresis given in % (capacitive)
S 0 625 12. 187 25 31. 37. 43. 50 56. 62. 68. 75 81. 87. 93. 100         H 0 5 10 15 20 25 30 35 40 45 50 55 60 65 70 75 80 85 90 95
                                                                         Y
            55  25 5 75 25 5 75 25 5 75                                  S 00 01 02 03 04 05 06 07 10 11 12 13 14 15 16 17 1C 1D 1E 1F

   1 - - - - - - - - - - - - - - - - 30                                 Fig. 14: capacitive hysteresis.

   2 20 - - - - - - - - - - - - - - - 30

   4 20 - - - - - - - 28 - - - - - - - 30

   8 20 - - - 24 - - - 28 - - - 2C - - - 30

16 20 - 22 - 24 - 26 - 28 - 2A - 2C - 2E - 30

      32 20 21 22 23 24 25 26 27 28 29 2A 2B 2C 2D 2E 2F 30

Fig. 13: resistive hysteresis.
'-' indicates unauthorized programming.
iC-NG                                                                                    Rev D3, Page 12/21

8-BIT Sin/D CONVERTER-PROCESSOR

Programming the zero position

Fig. 15: programming the zero position.

A zero crossing can be set to multiples of 45 via reg-     This two-step adaptation procedure is performed ac-
ister ZCONF(2:0) (Figure 15). If the value is an even       cordingly in all segments. To activate converter adap-
number (ZCONF0= 0), then each of the zero pulses            tation, bit ADAP must be set and the entire storage
(ZX and Z4) are 1/2 period in width; otherwise their        area of the adaptation parameters written in one write
width is only 1/4 period.                                   cycle.

Z4 remains ungated when ZCONF3= 1. ROT inverts              Restrictions: read access to the signal adaptation
the direction of rotation referred to the zero point set    registers is not permitted. The internal address register
by ZCONF.                                                   must not point to the adaptation register during con-
                                                            verter operation (addresses 16..127 are not permitted
                                                            during operation).

Converter adaptation to non-sinusoidal                      The following diagram shows how the transfer function
input signals                                               must be adapted in the feedback loop in the first seg-
                                                            ment should triangular signals be available at the in-
Adaptation is carried out in two steps and is performed     put.
separately for each of the eight segments.
                                                             1          Ftan(n)= tan(n)       adapted
In the first step, the offset and gain of the programma-    0.9         FA15[1]= 0            converter function:
ble gain amplifier (PGA) are set. The offset is cor-        0.8                                Ftan(n) = n / (90 - n)
rected so that at the beginning of the first segment the    0.7        10E 15E 20E
signal at the PGA output is zero (sin0= 0). The signal     0.6                                FA15[1]= 3
at the end of the first segment is then adapted to the      0.5                                FA15D[1]= 0
cosine signal (sin45= cos45) with the gain setting.       0.4
This adjustment should be tested by changing the            0.3                          25E 30E 35E 40E 45E
direction of rotation and also by increasing the resolu-    0.2
tion.                                                       0.1
                                                            0
In the second step, the transfer function in the TAN
D/A converter is set to the value e1/e2 (e= input signal).      0E 5E
In the basic setting (e1 = sin, e2 = cos), the PGA has a
gain of one and an offset of zero. The tangent function     Fig. 16: transfer function in feedback loop (1st
is formed in the feedback loop.                             segment). The transfer function is more sharply
                                                            curved for triangular input signals.
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8-BIT Sin/D CONVERTER-PROCESSOR

                                                                         Rev D3, Page 13/21

Period counter                                             System clock

The 24-bit position counter can be read via the            An internal oscillator is available as a clock generator.
COUNT registers (addresses 1..3). Write access is not      The frequency is determined by an external resistor.
possible, yet the counter can be reset by CLC.
                                                           In addition, register FREQ can be used to increase the
Under normal circumstances (SIC= 0), the counter is        clock rate tenfold. This is prudent with a high input
increased or decreased by an overflow of the 8-bit         frequency if merely the number of revolutions is to be
interpolation register NG (address 0), according to the    determined.
direction of run. Together with register NG, the output
value is 4 bytes.                                          Alternatively, the system clock can be fed in externally.
                                                           The frequency should be between 0Hz and fmax and
The counter stimulus is monitored by the separate          should not exceed the maximum low pulse duration
fourfold edge evaluation feature and guarantees that       (see characteristics), as otherwise the internal clock
the count functions perform properly even when input       oscillator switches in.
frequencies are excessively high, provided the phase
does not step by more than 90. If this is the case,
error flag STEPINP is set.

CBZ must be set should the counter be reset by the
zero pulse. Counting is enabled by pin MFP
(SLCNTEN= 1) or alternatively by register COUNTEN
(SLCNTEN= 0).

For measurement applications, the position counter
input can also be switched to the interpolated output
pulse (SIC= 1).

Interrupt and error messages

The occurrence of an interrupt or error is indicated in
the interrupt and error status register at address 6.
Using registers LATINT and LATERR (address 11),
the user can decide whether the information is to be
displayed only as long as the interrupt or error persists
or whether this information should be stored.

Pins MFP for interrupts (active high) and NER for er-
rors (active low) are available for message outputs;
authorization for signaling must be granted. Pin MFP
must have output function (SLCNTEN= 0) to enable
displaying.

RPM/Speed acquisition

The TACHO speed data register can be used to ac-
cess a very simple RPM/speed log. The number of
clock pulses between two consecutive output values is
recorded here as a ones complement. The register is
updated with each change in output value. No digital
filtering is performed.
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                                                                 Rev D3, Page 14/21

PROGRAMMING

Register Configuration

Adr read                                                    write

0-3           Data Output Register                                                            Target Position
                                                                                                       -
4                Incremental Signals                                                                   -
                                                                                                       -
5                       Speed Data
                                                                               Rotation Direction, Resolution Setting
6             Interrupt / Error Messages                                 Data Shift, PGA Bypass, Converter Hysteresis
                                                                       Operation Mode, Counter Depth, Z Index Position
7             Rotation Direction, Resolution Setting
                                                                                             Counter Settings
8       Data Shift, PGA Bypass, Converter Hysteresis                              Interrupt / Error Message Enable

9       Operation Mode, Counter Depth, Z Index Position                             Input Amplifier Compensation
                                                                                        Clock Frequency Select
10                   Counter Settings
                                                                                      Gain / Fullscale Calibration
11            Interrupt / Error Message Enable                                              Offset Adjustment

12            Input Amplifier Compensation                                             TAN Function Adaptation

13            Clock Frequency Select

16-23                   -

24-31                   -

32-127                  -

Register Configuration

        Name                                                                                                Reset entry
                                                                                                                  7:0
Adr     7     6            5                  4          3                  2               1         0            00

0                                             NG(7:0) resp. TPOS(7:0)                                AX       00 00 00
                                                                                                 NGUPDT            !
3-1                                           COUNT(23:0) resp. TPOS(31:8)                                         !
                                                                                                    SIC            !
4       AXB   ROT          Z4                 B4         A4                 ZX              BX      EN0            1F
                                                                                                 reserved3
5                                                     TACHO(7:0)                                               30 (B0)1
                                                                                                               00 (01)2
6                                             ERRV    STEPINP MAXFREQ POSCOMP
                                                                                                                   00
7       ROT                                              RES(6:0)                                                  05
                                                                                                                   FF
8       NGLJ  ADAP                                                HYS(5:0)                                         08
                                                                                                                   FF
9       ACCMOD(1:0)        OUTSEL(1:0)                                          ZCONF(3:0)                         FF
                                                                                                                   FF
10                                            CLC        CBZ          COUNTEN SLCNTEN

11            LATERR LATINT                   EN4        EN3                EN2             EN1

12               CZERO(3:0)                                                      CSIN(3:0)

13                                                       FREQ         reserved3  reserved3

16-23                                         Gain / Fullscale Calibration

24-31                                              Offset Adjustment

32-127                                        TAN Function Adaptation

1 Synchronous-serial mode
2 Incremental mode
3 Register programming to 1 is not permitted
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8-BIT Sin/D CONVERTER-PROCESSOR

                                                                                                      Rev D3, Page 15/21

Data Output Register Interpolation (read only)                                                                Adr: 0

Bit         7         6                 5         4          3          2                          1       0
Name        NG7       NG6               NG5       NG4        NG3        NG2                        NG1     NG0

                  Period Count 1.Byte (write only)                                                            Adr: 1

Bit         7         6                 5         4          3          2                          1       0
Name
            COUNT7 COUNT6 COUNT5 COUNT4 COUNT3 COUNT2 COUNT1 COUNT0

                  Period Count 2.Byte (write only)                                                            Adr: 2

Bit         7         6                 5         4          3          2                          1       0
Name
            COUNT15 COUNT14 COUNT13 COUNT12 COUNT11 COUNT10 COUNT9 COUNT8

                  Period Count 3. Byte (write only)                                                           Adr: 3

Bit         7         6                 5         4          3          2                          1       0
Name
            COUNT23 COUNT22 COUNT21 COUNT20 COUNT19 COUNT18 COUNT17 COUNT16

ADR 0, NG(7:0)
ADR 3:1, COUNT(23:0)

Target Position 1. Byte (write only)                                                                            Adr: 0

Bit         7         6                 5         4          3          2                          1       0
Name        TPOS7     TPOS6             TPOS5     TPOS4      TPOS3      TPOS2                      TPOS1   TPOS0

                  2. Byte (write only)            4          3          2                          1            Adr: 1
                                                  TPOS12     TPOS11     TPOS10                     TPOS9
Bit         7         6                 5                                                                  0
Name                                              4          3          2                          1       TPOS8
            TPOS15 TPOS14 TPOS13                  TPOS20     TPOS19     TPOS18                     TPOS17
                                                                                                                Adr: 2
                  3. Byte (write only)            4          3          2                          1
                                                  TPOS28     TPOS27     TPOS26                     TPOS25  0
Bit         7         6                 5                                                                  TPOS16
Name
            TPOS23 TPOS22 TPOS21                                                                                Adr: 3

                  4. Byte (write only)                                                                     0
                                                                                                           TPOS24
Bit         7         6                 5
Name
            TPOS31 TPOS30 TPOS29

ADR 3:0, TPOS(31:0)

Incremental Signals (read)                                                                                      Adr: 4

Bit         7         6      5                 4          3          2                          1          0
                                                                                                           AX
Name        AXB       ROT    Z4                B4         A4         ZX                         BX

Bit 0, AX             Incremental track A (with the set resolution)
                      Incremental track B (with the set resolution)
Bit 1, BX             Zero signal (gated with AX, BX in accordance with ZCONF(2:0) definition)
                      Incremental track A (with a resolution of 4)
Bit 2, ZX             Incremental track B (with a resolution of 4)
                      Zero signal (gated with A4, B4 in accordance with ZCONF(3:0) definition)
Bit 3, A4             Counterclockwise. Output value decreases. Sine is 90 ahead of cosine
                      Clockwise. Output value increases. Sine is 90 behind cosine
Bit 4, B4             Incremental tracks AX and BX EX-OR-gated

Bit 5, Z4

Bit 6          0

ROT            1

Bit 7, AXB
iC-NG

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                                                                                                            Rev D3, Page 16/21

Speed Data (read only)                                                                                                Adr: 5

Bit          7          6          5           4     3     2                                             1       0
Name                                                       TACHO2                                        TACHO1  TACHO0
             TACHO7 TACHO6 TACHO5 TACHO4 TACHO3

Adr 5, TACHO(7:0)

Interrupt / Error Messages (active high, read only)                                                                 Adr: 6

Bit          7          6          5           4     3     2                                             1       0

Name                                           ERRV  STEPINP MAXFREQ POSCOMP NGUPDT

This register is always set even if the necessary interrupts or errors are not enabled to be displayed.

Data Output Change (Interrupt)

Bit 0, NGUPDT          Output value has changed (message is set over a clock cycle)

Target Position Check (Interrupt)

Bit 1, POSCOMP         Output value matches target position (depth of comparison in accordance with OUTSEL(1:0) definition)

Frequency Error 1 (Error)

Bit 2, MAXFREQ         Input frequency is to high for the set resolution. COUNT(23:0) valid, AX/BX invalid
                       (monitoring prudent in incremental mode)

Frequency Error 2 (Error)

Bit 3, STEPINP         The input signal phase has turned 90-270 during a clock cycle, i.e. A4 and B4 have changed simulta-
                       neously. COUNT(23:0) invalid
                       (monitoring prudent in parallel-absolute mode)

Undervoltage (Error)

Bit 4, ERRV            Supply voltage too low

Resolution Setting, Rotation Direction                                                                                Adr: 7

Bit          7          6          5           4     3     2                                             1       0
Name         ROT        RES6       RES5        RES4  RES3  RES2                                          RES1    RES0

Resolution Setting

Bit 4..0        '00'h  TAN D/A converter resolution per segment = 1
RES(4:0)         ..    ..
                       TAN D/A converter resolution per segment = 32
                '1F'h
                       Resolution equals 8 times the TAN D/A converter resolution
Bit 6,5         00     Output value shifted 1 bit to the right (resolution halved)
                       Output value shifted 2 bits to the right
RES(6:5)        01     Output value shifted 3 bits to the right

                10     Output value increases if cosine before sine (mathematically positive)
                       Output value decreases if cosine before sine
                11

Rotation Direction

Bit 7           0

ROT             1
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                                                            Rev D3, Page 17/21

Hysteresis, Data Shift, PGA Bypass                                                                  Adr: 8

Bit         7       6     5                4     3                 2     1                     0
Name        NGLJ    ADAP  HYS5             HYS4  HYS3              HYS2  HYS1                  HYS0

Hysteresis

Bit 5:0     '00'h   Hysteresis according to the tables on page 11
HYS(5:0)     ..
                    Programmable gain amplifier (PGA) deactivated
            '3F'h   Programmable gain amplifier (PGA) activated

Data Shift          Output value is justified right
                    Output value is shifted left (only practical in synchronous-serial mode for resolutions smaller than 136)
Bit 6       0

ADAP        1

PGA Bypass

Bit 7       0

NGLJ        1

Z Index Position, Counter Depth, Operation Mode                                                   Adr: 9

Bit         7       6               5      4                    3  2                        1  0
Name                                                               ZCONF2
            ACCMOD1 ACCMOD0 OUTSEL1 OUTSEL0 ZCONF3                                          ZCONF1 ZCONF0

Z Index Position

Bit 2:0        000  Zero crossing at 0    (Sin = 0, COS = 1)   (ZX, Z4 both cycle wide)
ZCONF(2:0)     001  Zero crossing at 45   (Sin = COS > 0)      (ZX,Z4 both cycle wide)
               010  Zero crossing at 90   (Sin = 1, COS = 0)   (ZX,Z4 both cycle wide)
               011  Zero crossing at 135  (Sin = -COS > 0)     (ZX,Z4 both cycle wide)
               100  Zero crossing at 180  (Sin = 0, COS = -1)  (ZX,Z4 both cycle wide)
               101  Zero crossing at 225  (Sin = COS < 0)      (ZX,Z4 both cycle wide)
               110  Zero crossing at 270  (Sin = -1, COS = 0)  (ZX,Z4 both cycle wide)
               111  Zero crossing at 315  (Sin = -COS < 0)     (ZX,Z4 both cycle wide)

Bit 3          0    If the ZERO inputs do not receive a true zero signal from the sensor, different wiring is necessary to pro-
                    duce ZERO = 1 (via V(PZERO) > V(NZERO)).
ZCONF3         1
                    Z4 gated with A4 and B4 (width of Z4 = ), Z4 gated with A4 or B4 (width of Z4 = )
                    Z4 not gated

Counter Depth

Bit 5:4        00   Output value consists of NG(7:0)
                    Output value consists of COUNT(7:0) & NG(7:0)
OUTSEL(1:0) 0 1     Output value consists of COUNT(15:0) & NG(7:0)
                    Output value consists of COUNT(23:0) & NG(7:0)
               10
                    This setting affects target position evaluation and sets the MSB to synchronous-serial mode
               11
                    Parallel mode
Operation Mode      Synchronuous-serial mode
                    Incremental mode
Bit 7:6        00
                    not permitted
ACCMOD(1:0) 1 0
                    The access mode is determined when the configuration is loaded from the serial EEPROM and cannot be
               11   altered during operation. If no EEPROM is available, the access mode can be set via pins SDA and SCL.

               01
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                                                                           Rev D3, Page 18/21

Position Counter Settings                                                                                                    Adr: 10

Bit         7            6  5  4                               3    2                                 1                  0
                               CLC                             CBZ                                                       SIC
Name                                                                COUNTEN SLCNTEN

Input Select

Bit 0       0            The position counter is increased/decreased with each zero crossing
                         The position counter is increased/decreased with each interpolation step
SIC         1
                         Count operation is enabled via the COUNTEN register; MFP is an output pin
Enable Select            Count operation is enabled via pin MFP; MFP is an input pin

Bit 1       0            Position counter is stopped (with SLCNTEN = 0)
                         Position counter enabled (with SLCNTEN = 0)
SLCNTEN 1
                         Position counter is not reset with a zero pulse
Enable                   Position counter is reset with every zero pulse

Bit 2       0            Position counter is not reset
                         Position counter is reset
COUNTEN 1

Reset Enable

Bit 3       0

CBZ         1

Reset

Bit 4       0

CLC         1

Interrupt / Error Message Enable (active high)                                                                              Adr: 11

Bit           7          6  5  4                               3    2                                 1                  0

Name                     LATERR LATINT EN4                     EN3  EN2                               EN1                EN0

Interrupts are shown active high at pin MFP if this is programmed as an output. Errors are shown active low at pin NER.

Bit 0, EN0    0          Disabled
                         NGUPDT enabled. Status following a reset (message to pin MFP)
              1

Bit 1, EN1    0          Disabled
                         POSCOMP enabled (message to pin MFP)
              1

Bit 2, EN2    0          Disabled
                         MAXFREQ enabled. Status following a reset (Message to pin NER)
              1

Bit 3, EN3    0          Disabled
                         STEPINP enabled (message to pin NER)
              1

Bit 4, EN4    0          Disabled
                         ERRV enabled (message to pin NER)
              1

Bit 5, LATINT 0          Interrupts are only shown while the cause for the interrupt persists
                      1  Interrupt status is saved (programming 1-0-1 resets the registers of address 6)

Bit 6, LATERR 0          Errors are only shown while the cause for the error persists
                      1  Error status is saved (programming 1-0-1 resets the registers of address 6)
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                                                 Rev D3, Page 19/21

Input Amplifier Compensation                                                                   Adr: 12

Bit        7             6          5      4                    3      2         1         0
Name                                                            CSIN3  CSIN2     CSIN1     CSIN0
           CZERO3 CZERO2 CZERO1 CZERO0

SIN, COS Inputs

Bit 3:0     '0'h       0.0pF
                       0.8pF / LSB
CSIN(3:0)   ..         12.0pF

            'F'h       0.0pF
                       0.8pF / LSB
ZERO Input             12.0pF

Bit 7:4     '0'h

CZERO(3:0) ..

            'F'h

Clock Frequency Select                                                                         Adr: 13

Bit        7             6          5      4                    3      2         1         0
                                                                FREQ   reserved  reserved  reserved
Name

Bit 3       0          Clock frequency has increased ca. tenfold (only valid when no external clocking pulse is fed in)
                       Clock frequency not multiplied
FREQ        1
                       Registers must always be programmed to 0
Bit 2:0     0

reserved

PGA Gain (write only)                                                            Adr: 16-23 (1.-8. Segment)

Bit        7             6          5      4                    3      2         1         0
Name       G7[i]         G6[i]      G5[i]  G4[i]                G3[i]  G2[i]     G1[i]     G0[i]

Bit 7:0     '00'h      255/128 . 1.992
G(7:0)[i]   '01'h
                       . 1.984          1/128 pro LSB 0.0078
             ..
            '7F'h      128/128 = 1
            'FF'h      255/255 = 1
            ..
            '81'h      . 0.50592        1/255 pro LSB 0.00392
            '80'h
                       128/255 . 0.502

PGA Offset (write only)                                                          Adr: 24-31 (1.-8. Segment)

Bit        7             6          5      4                    3      2         1         0
Name       O7[i]         O6[i]      O5[i]  O4[i]                O3[i]  O2[i]     O1[i]     O0[i]

Bit 7:0     '00'h      -127/384A . -0.33A
O(7:0)[i]    ..        -1/384A pro LSB
                       -0/384A = 0
            '7F'h      0/384A = 0
            'FF'h      1/384A pro LSB
            ..         127/384A . 0.33A A = input signal amplitude
            '80'h
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                                                                            Rev D3, Page 20/21

TAN Function Adaptation                           base 1-4 (write only)                      Adr: 32-39 (1.-8. Segment)

Bit           7               6         5         4                      3         2                        1         0
Name          FA4H[i]         FA4L[i]   FA3H[i]   FA3L[i]                FA2H[i]   FA2L[i]                  FA1H[i]   FA1L[i]

                                                  base 5-8 (write only)                                     Adr: 40-47 (1.-8. Segment)

Bit           7               6         5         4                      3         2                        1         0
Name          FA8H[i]         FA8L[i]   FA7H[i]   FA7L[i]                FA6H[i]   FA6L[i]                  FA5H[i]   FA5L[i]

                                                  base 9-12 (write only)                                    Adr: 48-55 (1.-8. Segment)

Bit           7               6         5         4                      3         2                        1         0
Name          FA12H[i]        FA12L[i]  FA11H[i]  FA11L[i]               FA10H[i]  FA10L[i]                 FA9H[i]   FA9L[i]

                                                  base 13-16 (write only)                                   Adr: 56-63 (1.-8. Segment)

Bit           7               6         5         4                      3         2                        1         0
Name          FA16H[i]        FA16L[i]  FA15H[i]  FA15L[i]               FA14H[i]  FA14L[i]                 FA13H[i]  FA13L[i]

                                                  base 17-20 (write only)                                   Adr: 64-71 (1.-8. Segment)

Bit           7               6         5         4                      3         2                        1         0
Name          FA20H[i]        FA20L[i]  FA19H[i]  FA19L[i]               FA18H[i]  FA18L[i]                 FA17H[i]  FA17L[i]

                                                  base 21-24 (write only)                                   Adr: 72-79 (1.-8. Segment)

Bit           7               6         5         4                      3         2                        1         0
Name          FA24H[i]        FA24L[i]  FA23H[i]  FA23L[i]               FA22H[i]  FA22L[i]                 FA21H[i]  FA21L[i]

                                                  base 25-28 (write only)                                   Adr: 80-87 (1.-8. Segment)

Bit           7               6         5         4                      3         2                        1         0
Name          FA28H[i]        FA28L[i]  FA27H[i]  FA27L[i]               FA26H[i]  FA26L[i]                 FA25H[i]  FA25L[i]

                                                  base 29-31 (write only)                                   Adr: 88-95 (1.-8. Segment)

Bit           7               6         5         4                      3         2                        1         0
Name          K1[i]           K0[i]     FA31H[i]  FA31L[i]               FA30H[i]  FA30L[i]                 FA29H[i]  FA29L[i]

FajH[i], FAjL[i] 0 0          No adaptation of function at base J
                          10  Adaptation of function at base J with an intensity of 1
                          01  Adaptation of function at base J with an intensity of 2
                          11  Adaptation of function at base J with an intensity of 3, always in segment i

K1[i], K0[i]         11       Reserved; register must stay set at 1

TAN Function Adaptation                           base 1-8 (write only)                     Adr: 96-103 (1.-8. Segment)

Bit           7               6         5         4                      3         2                        1         0
Name          FA8D[i]         FA7D[i]   FA6D[i]   FA5D[i]                FA4D[i]   FA3D[i]                  FA2D[i]   FA1D[i]

                                                  base 9-16 (write only)                                    Adr: 104-111 (1.-8. Segment)

Bit           7               6         5         4                      3         2                        1         0
Name          FA16D[i]        FA15D[i]  FA14D[i]  FA13D[i]               FA12D[i]  FA11D[i]                 FA10D[i]  FA9D[i]

                                                  base 17-24 (write only)                                   Adr: 112-119 (1.-8. Segment)

Bit           7               6         5         4                      3         2                        1         0
Name          FA24D[i]        FA23D[i]  FA22D[i]  FA21D[i]               FA20D[i]  FA19D[i]                 FA18D[i]  FA17D[i]

                                                  base 25-31 (write only)                                   Adr: 120-127 (1.-8. Segment)

Bit           7               6         5         4                      3         2                        1         0
                              FA31D[i]  FA30D[i]  FA29D[i]               FA28D[i]  FA27D[i]                 FA26D[i]  FA25D[i]
Name

FajD[i]              0        Upward adaptation of function at base J

                     1        Downward adaptation of function at base J
iC-NG

8-BIT Sin/D CONVERTER-PROCESSOR

                                                                                     Rev D3, Page 21/21

APPLICATIONS NFORMATION
Application notes for iC-NG and details on the demo board are available separately.

ORDERING INFORMATION

Type               Package                         Order Designation
iC-NG                                              iC-NG SO28
iC-NG              SO28                            iC-NG SSOP28
                   SSOP28 5.3mm
Evaluation board                                   iC-NG EVAL NGD

The evaluation board includes:
S board 100 mm x 160 mm
S interface cable for the serial interface
S 3.5" floppy disk containing the control program
S iC-NG data sheet
S description

Information on prices, delivery dates, possible deliveries of other packages etc. are available from:

iC-Haus GmbH       Tel. +49-6135-9292-0
Am Kuemmerling 18  Fax +49-6135-9292-192
D-55294 Bodenheim  www.ichaus.com
GERMANY

This specification is for a newly developed product. iC-Haus therefore reserves the right to change or update, without notice, any information contained herein,
design and specification; and to discontinue or limit production or distribution of any product versions. Please contact iC-Haus to ascertain the current data.
Copying - even as an excerpt - is only permitted with iC-Haus approval in writing and precise reference to source.
iC-Haus does not warrant the accuracy, completeness or timeliness of the specification on this site and does not assume liability for any errors or omissions in
the materials. The data specified is intended solely for the purpose of product description. No representations or warranties, either express or implied, of
merchantability, fitness for a particular purpose or of any other nature are made hereunder with respect to information/specification or the products to which
information refers and no guarantee with respect to compliance to the intended use is given. In particular, this also applies to the stated possible applications
or areas of applications of the product.
iC-Haus conveys no patent, copyright, mask work right or other trade mark right to this product. iC-Haus assumes no liability for any patent and/or other trade
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