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IC-MN

器件型号:IC-MN
厂商名称:iC-Haus GmbH
厂商官网:http://www.ichaus.biz
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器件描述

25-BIT NONIUS ENCODER WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

IC-MN器件文档内容

iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                       Rev D1, Page 1/59

FEATURES                                                               APPLICATIONS
                                                                       o Multi-channel sine-to-digital
o 3 chan. simultaneous sampling 13 bit sine-to-digital conversion
o Differential and single-ended PGA inputs to 200 kHz                     converter
o Input adaptation to current or voltage signals                       o Optical and magnetic position
o Adjustable signal conditioning for offset, amplitude and phase
o Input signal stabilization by LED or MR bridge supply tracking          sensors
                                                                       o Singleturn and multiturn
   (via controlled 50 mA and 2 x 10 mA highside sources)
o 2 or 3 track nonius calculation of up to 25 bit singleturn position     absolute encoders
o Data update within 7 s supported by flash period counting           o Linear scales for absolute
o Serial 2-wire interface to multiturn sensors (BiSS, SSI, 2-bit)
o Fast, serial I/O interface with fail-safe RS422 transceiver             position
                                                                       o Resolver systems
   (SSI to 4 MHz, BiSS C to 10 MHz)
o Differential 1 Vpp sin/cos outputs to 100 , short-circuit-proof      PACKAGES
o Position preset function, selectable up/down code direction
o Signal and system monitoring with configurable error/warning                         QFN48 7x7

   messaging and diagnosis memory
o Device setup via I/O interface (BiSS) or serial EEPROM
o Reverse-polarity-proof and tolerant against faulty output wiring
o Power-good switch protecting the peripheral circuitry
o Single 5 V supply, operation from -40 to +95 (+110) C

BLOCK DIAGRAM

Copyright 2010 iC-Haus                                               http://www.ichaus.com
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                         Rev D1, Page 2/59

DESCRIPTION

Encoder device iC-MN is a 3-channel, simultaneous        For the purpose of input signal stabilization the con-
sampling sine-to-digital converter which interpolates    ditioned signals are fed into signal level controllers
sine/cosine sensor signals using a high precision        featuring current source outputs of up to 50 mA (mas-
SAR converter with a selectable resolution of up to      ter channel) and of up to 10 mA (for the nonius and
13 bits. Each input has a separate sample-and-hold       segment channels each). These ACOx source pins
stage which halts the track signal for the subsequent    either power the LEDs of an optical encoder or the
sequential digitization. Various 2- and 3-track Vernier  magneto resistor bridges of a magnetic encoder. If
scale computations (after Nonius) can be configured      the control thresholds are reached this event can be
for the calculation of high resolution angle positions;  released for alarm messaging using the serial inter-
these computations permit angle resolutions of up to     face or the NERR output.
25 bits.
                                                         Both major chip functions and sensor errors are also
The absolute angle position is output via the serial     monitored and can be enabled for alarm indication.
Interface with clock rates of up to 4 Mbit/s (SSI com-   In this manner typical sensor errors, such as signal
patible; up to 10 Mbit/s with BiSS C protocol). The      loss due to wire breakage, short circuiting, dirt or ag-
RS422 transceiver required to this end is integrated     ing, for example, can be signaled by alarms.
on the chip and has both a differential clock input and
a differential line driver for data output.              The device features further digital encoder functions
                                                         covering the correction of phase errors between the
Programmable instrumentation amplifiers with a se-       tracks, for example, or the zeroing or presetting of a
lectable gain and offset and phase correction can        specific position offset for data output. Using the SSI
be adjusted separately for each channel; these al-       master also integrated on the chip position data from
low differential or single-ended input signals. At       multiturn sensors, provided by a second iC-MN, for
the same time the inputs can either be set to high       example, can be read in and synchronized.
impedance for voltage signals from magneto resistor
sensor bridges, for example, or to low impedance for     iC-MN is protected against a reversed power supply
adaptation and use with photosensors which provide       voltage; the integrated supply switch for loads of up
current signals, for instance. This enables the device   to 20 mA extends this protection to cover the over-
to be directly connected up to a number of different     all system. The device is configured via an external
optical and magnetic sensors.                            EEPROM.
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WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

CONTENTS

PACKAGES                                            5 S/D CONVERSION with MULTITURN
ABSOLUTE MAXIMUM RATINGS
THERMAL DATA                                            SYNCHRONIZATION                         33
ELECTRICAL CHARACTERISTICS
                                                    6   Op. Mode Descriptions Of Multiturn Modes . 33

                                                        MODE_ST Code 0x0C . . . . . . . . . . . . . 33

                                                    6   MODE_ST Code 0x0D . . . . . . . . . . . . . 33

                                                              MODE_ST Code 0x0E . . . . . . . . . . . . . 33
                                                    7

                                                              MODE_ST Code 0x0F . . . . . . . . . . . . . 33

OPERATING REQUIREMENTS: I/O Interface 15                S/D CONVERSION with DIRECT OUTPUT       34

CONFIGURATION PARAMETERS                            16  Op. Mode Descriptions Of Direct Output

                                                        Modes . . . . . . . . . . . . . . . . . . . 34

REGISTER MAP (EEPROM)                               17  MODE_ST Code 0x0C . . . . . . . . . . . . . 34

                                                        MODE_ST Code 0x0D . . . . . . . . . . . . . 34

OPERATING MODES and CALIBRATION                         MODE_ST Code 0x0E . . . . . . . . . . . . . 34

PROCEDURES                                          21  MODE_ST Code 0x0F . . . . . . . . . . . . . 34

Calibration Using

Comparated Sine/Cosine Signals . . . . 22 TRACK OFFSET CALIBRATION                              35

SIGNAL CONDITIONING for MASTER-,                        I/O INTERFACE                           36

SEGMENT- and NONIUS-Channel (x= M,S,N) 23               Protocol . . . . . . . . . . . . . . . . . . . . . 36

Current Signals . . . . . . . . . . . . . . . . . 23    Output Data Length . . . . . . . . . . . . . . 36

Voltage Signals . . . . . . . . . . . . . . . . . 23    Output Options . . . . . . . . . . . . . . . . . 37

Gain Adjustment . . . . . . . . . . . . . . . . 24

Offset Calibration . . . . . . . . . . . . . . . . 24 I/O INTERFACE with EXTENDED FUNCTIONS 38

Phase Correction . . . . . . . . . . . . . . . . 26     Protocol . . . . . . . . . . . . . . . . . . . . . 38

                                                        Output Data Length . . . . . . . . . . . . . . 39

ANALOG PARAMETERS                                   27  Output Options . . . . . . . . . . . . . . . . . 39

Signal Level Controller . . . . . . . . . . . . . 27    Safety Application Settings . . . . . . . . . . 40

Bias Current Source . . . . . . . . . . . . . . 28      Busy Register . . . . . . . . . . . . . . . . . . 40

Temperature Sensor . . . . . . . . . . . . . . 28

Signal Noise Filters . . . . . . . . . . . . . . .  28  CONFIGURATION OF DIGITAL DRIVER         41
                                                            OUTPUTS

SINE-TO-DIGITAL CONVERSION MODES                    29 COMMAND and STATUS REGISTERS             42

Internal Bit Lengths . . . . . . . . . . . . . . 29     Execution Of Internal Commands . . . . . . . 42

S/D CONVERSION with NONIUS                              Execution Of Protocol Commands . . . . . . 42
                                                        Automatic Reset Function . . . . . . . . . . . 42
CALCULATION                                         30  Status Register . . . . . . . . . . . . . . . . . 43
                                                        Non-Volatile Diagnosis Memory . . . . . . . . 43
Output Data Verification . . . . . . . . . . . . 30

Op. Mode Descriptions Of Nonius Modes . . 30

MODE_ST Codes 0x00, 0x01, 0x02 . . . . . 30 ERROR AND WARNING BIT                               44
MODE_ST Codes 0x03, 0x04 . . . . . . . . . 30
                                                        Visibility Of Latched Status Messages . . . . 45
MODE_ST Codes 0x05, 0x06, 0x7 . . . . . . 31

MODE_ST Codes 0x08, 0x09, 0xA . . . . . . 31 MT INTERFACE                                       46

MODE_ST Code 0x0B . . . . . . . . . . . . . 31          Configuration Of Data Lengths . . . . . . . . 46

Principle PPR And Bit Length Dependencies 31            Error Handling . . . . . . . . . . . . . . . . . 47

Digital Frequency Monitoring . . . . . . . . . 32       MT Interface with 2-bit mode . . . . . . . . . 48
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

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MT INTERFACE with EXTENDED FUNCTIONS 49        Bank-Wise Addressing . . . . . . . . . . . . . 52

Direct Communication To Multiturn Sensor . 49

                                               APPLICATION NOTES: Configuration As

PRESET FUNCTION   50                           BiSS C-Slave Including EDS (Electronic

                                               Data Sheet)                             55

STARTUP BEHAVIOR  51

                                               APPLICATION NOTES: PLC Operation        57

EEPROM INTERFACE  52                           PLC Operation . . . . . . . . . . . . . . . . . 57

Memory Map And Register Access . . . . . . 52

Direct Addressing . . . . . . . . . . . . . . . 52 DESIGN REVIEW: Notes On Chip Functions 58
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WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

PACKAGES

PIN CONFIGURATION QFN48                        PIN FUNCTIONS

PIN FUNCTIONS                                  No. Name Function
No. Name Function
                                               21 MAO I/O Interface, clock output
   1 NSINS Signal Input Sine - (Segment)
   2 PSINS Signal Input Sine + (Segment)       22 SLI   I/O Interface, data input
   3 PCINS Signal Input Cosine + (Segment)
   4 NCINS Signal Input Cosine - (Segment)     23 NMA* I/O Interface, clock input -
   5 NSINM Signal Input Sine - (Master)
   6 PSINM Signal Input Sine + (Master)        24 MA*   I/O Interface, clock input +
   7 PCINM Signal Input Cosine+ (Master)
   8 NCINM Signal Input Cosine - (Master)      25 NSLO* I/O Interface, data output -
   9 NSINN Signal Input Sine - (Nonius)
10 PSINN Signal Input Sine + (Nonius)         26 SLO* I/O Interface, data output +
11 PCINN Signal Input Cosine + (Nonius)
12 NCINN Signal Input Cosine - (Nonius)       27 MTSLI Multiturn Interface, data input
13 n.c.
14 n.c.                                       28 T3    External Trigger Input,
15 n.c.
16 n.c.                                                Test Signal Input
17 DIR Sense of Rotation Preselection Input,
                                               29 MTMA Multiturn Interface, clock output
                  Calibration Signal IPB
18 PRES Preset Input                          30 T2    Test Signal Input
19 SCL EEPROM Interface, clock line
20 SDA EEPROM Interface, data line            31 GND* Ground

                                               32 VDD* +4.5 to 5.5 V Supply Voltage

                                               33 NERR* Error Message Output,

                                                        System Error Message Input

                                               34 n.c.

                                               35 n.c.

                                               36 n.c.

                                               37 NSOUT* Analog Output Sine - (Master)

                                               38 PSOUT* Analog Output Sine + (Master)

                                               39 NCOUT* Analog Output Cosine - (Master)

                                               40 PCOUT* Analog Output Cosine + (Master)

                                               41 T0    Test Signal Output

                                               42 T1    Test Signal Output

                                               43 ACOM* Signal Level Controller Outp. (Master)

                                               44 VACO* +4.5 to 5.5 V Signal Level Controller

                                                        Supply

                                               45 ACON* Signal Level Controller Output

                                               46 ACOS* Signal Level Controller Output,

                                                        VREFin Ref. Voltage Input/Output

                                               47 GNDA Sub-System Ground Output

                                               48 VDDA Sub-System Positive Supply Output

                                               *:       Pin is immune against faulty output
                                               n.c. :   or supply connection.
                                                        Pin is not connected.

Wiring unused input pins can be recommended, especially for pins SLI, DIR, PRES and T2 (to GNDA). For
calibrating the internal bias current source a pull-down resistor of 5 k 1 % connected from pin DIR to GNDA
is useful (see Figure 10).
To improve heat dissipation the thermal pad of the QFN package (bottom side) should be joined to an extended
copper area which must have GNDA potential.
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                                         Rev D1, Page 6/59

ABSOLUTE MAXIMUM RATINGS

These ratings do not imply operating conditions; functional operation is not guaranteed. Beyond these ratings device damage may occur.

Item Symbol Parameter                         Conditions                                                                                  Unit
No.                                                                                                                          Max.
                                                                                                                   Min.

G001 V()   Voltage at VDD, GND, NSLO, SLO,    referenced to GND                                                    -6        6    V
           NERR, PSOUT, NSOUT, PCOUT,
           NCOUT, VACO

G002 V()   Voltage at MA, NMA                 referenced to GND                                                    -9        14   V

G003 V()   Pin-to-Pin Voltage vs. VDD, GND,                                                                                  6    V
           NSLO, SLO, NERR, PSOUT, NSOUT,
           PCOUT, NCOUT, VACO

G004 V()   Voltage at NSINS, PSINS, PCINS,    referenced to AGND, V() < VDD + 0.3 V                                -0.3      6    V
           NCINS, NSINM, PSINM, PCINM,
           NCINM, NSINN, PSINN, PCINN,
           NCINN, DIR, PRES, SCL, SDA, MAO,
           SLI, MTSLI, T2, MTMA, T3, T0, T1,
           ACOM, ACON, ACOS, GNDA, VDDA

G005 I(VDD) Current in VDD                                                                                         -100      400  mA

G006 I()   Current in VDDA, GNDA, PSOUT,                                                                           -50       50   mA
           NSOUT, PCOUT, NCOUT

G007 I()   Current in PSINM, NSINM, PCINM,                                                                         -20       20   mA
           NCINM, PSINS, NSINS, PCINS,
           NCINS, PSINN, NSINN, PCINN,
           NCINN, DIR, PRES, SCL, SDA, MAO,
           SLI, T3, T2, NERR, T0, T1

G008 I()   Current in SLO, NSLO, VACO                                                                              -120      120  mA

G009 I()   Current in MA, NMA                                                                                      -0.6      1    mA

G010 I(ACOM) Current in ACOM                                                                                       -100      20   mA

G011 I()   Current in ACOS, ACON                                                                                   -50       20   mA

G012 Vd()  ESD Susceptibility at all pins     HBM 100 pF discharged through 1.5 k                                            2    kV

G013 Tj    Junction Temperature                                                                                    -40       150  C

G014 Ts    Storage Temperature Range                                                                               -40       150  C

THERMAL DATA

Operating conditions: VDD = 5 V 10 %

Item Symbol Parameter                         Conditions                                                                                          Unit
No.                                                                                                                Min. Typ. Max.

T01 Ta     Operating Ambient Temperature Range package QFN48                                                       -40       110 C

T02 Rthja  Thermal Resistance Chip to Ambient; QFN48 surface mounted to PCB according to                                 30       K/W

           QFN48                              JEDEC 51

All voltages are referenced to ground unless otherwise stated.
All currents flowing into the device pins are positive; all currents flowing out of the device pins are negative.
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                           Rev D1, Page 7/59

ELECTRICAL CHARACTERISTICS

Operating conditions: VDD = VACO = 5 V 10 %, Tj = -40...125 C,
IBP calibrated to 200 A, reference point GNDA (GND for digital I/O pins), unless otherwise stated

Item Symbol Parameter                               Conditions                                                                         Unit
No.                                                                                                 Min. Typ. Max.

Total Device

001 VDD,       Permissible Supply Voltage                                                           4.5          5.5   V
        VACO

002 I(VDD) Supply Current in VDD                    Tj = 27 C, no load                                    45    60    mA

003 I(VDDA) Permissible Load Current at                                                             -20          0     mA
                        VDDA

004 Vc()hi     Clamp Voltage hi                     Vc()hi = V() - VDD, I() = 1 mA                  0.4          1.5   V

               (all pins with the exception of MA,

               NMA)

005 Vc()hi     Clamp Voltage hi MA, NMA             Vc()hi = V() - VDD, I() = 10 mA                 12.5         16    V

006 Vc()lo     Clamp Voltage lo                     I() = -1 mA                                     -1.5         -0.3  V
               (all pins with the exception of
               VDDA, MA, NMA)

007 Vc()lo     Clamp Voltage lo at VDDA             I() = -1 mA                                     -1.5         -0.2  V

008 Vc()lo     Clamp Voltage lo at MA, NMA I() = -10 mA                                             -17          -10   V

Signal Conditioning and Inputs: PSINx, NSINx, PCINx, NCINx (x = M, S, N)

101 Vin()sig Permissible V-Mode Input Voltage UIN = 1, TUIN = 0                                     0.75            VDDA V
                                                                                                    -0.1            - 1.5
                                                    UIN = 1, TUIN = 1, DCPOS = 1                                    VDDA V
                                                                                                    -100            + 0.1
102 Iin()      V-Mode Input Current                 UIN = 1, TUIN = 0                               16.4
                                                                                                                     100 nA
103 Rin()      V-Mode Input Resistance              vs. VREFin, Tj = 27 C, UIN = 1, TUIN = 1
                                                                                                           20 23.6 k

104 Iin()sig   Permissible I-Mode Input Current UIN = 0;
                                                             DCPOS = 0
                                                             DCPOS = 1                               -10         -300 A
                                                                                                      10         300 A
105 SCR()      Permissible Signal Contrast Ratio ratio of Iin()pk vs. Iin()dc
                                                                                                    0.125          1

106 Rin()      I-Mode Input Resistance              Tj = 27 C, vs. VREFin;
                                                    UIN = 0, RIN = 00
                                                    UIN = 0, RIN = 01                               1.1 1.6 2.1        k
                                                    UIN = 0, RIN = 10
                                                    UIN = 0, RIN = 11                               1.6 2.3 3.0        k

                                                                                                    2.2 3.2 4.2        k

                                                                                                    3.2 4.6 6.0        k

107 TCRin      Temperature Coefficient Rin                                                                 0.15        %/K

108 VREFin Input Reference Voltage                  DCPOS = 1                                       1.35 1.5 1.65      V
                                                    DCPOS = 0
                                                                                                    2.25 2.5 2.75      V

109 Vin()os Input Offset Voltage                    referred to side of input                                    150 V

110 Vin()diff  Recommended Differential Input       Vin()diff = V(PSINx) - V(NSINx),
               Voltage                              Vin()diff = V(PCINx) - V(NCINx);
                                                    TUIN = 0
                                                    TUIN = 1                                        20           1000 mVpp

                                                                                                    80           4000 mVpp

111 Vcore()    Recommended Internal Signal G * Vin()diff                                                   6           Vpp
               Level

112 GF, GC Selectable Gain Factors                  TUIN = 0                                        6            300
                                                    TUIN = 1
                                                                                                    1.5          75

113 GFdiff Differential Gain Accuracy               referenced to fine gain range                   -1           1     LSB
                        (Master)

114 GFdiff Differential Gain Accuracy               referenced to fine gain range                   -2           2     LSB
                        (Segment, Nonius)

115 GFSabs Absolute Gain Accuracy Sine              referenced to fine gain range, guaranteed       -20          20 LSB
                        (Master)                    monotony

116 GFCabs Absolute Gain Accuracy Cosine referenced to fine gain range, guaranteed                  -1           1     LSB

               (Master)                             monotony

117 GFSabs Absolute Gain Accuracy Sine              referenced to fine gain range, guaranteed       -20          20 LSB
                        (Segment, Nonius)           monotony

118 GFCabs Absolute Gain Accuracy Cosine referenced to fine gain range, guaranteed                  -1           1     LSB

               (Segment, Nonius)                    monotony

119 GCabs Gain Accuracy                             referenced to coarse gain range                 -8           8     %
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                           Rev D1, Page 8/59

ELECTRICAL CHARACTERISTICS

Operating conditions: VDD = VACO = 5 V 10 %, Tj = -40...125 C,
IBP calibrated to 200 A, reference point GNDA (GND for digital I/O pins), unless otherwise stated

Item Symbol Parameter                                   Conditions                                                                     Unit
No.                                                                                                 Min. Typ. Max.

120 VOScal Offset Calibration Range                     measured at output, source V(ACOx) = 3 V,          450       mV
121 VOScal2 Offset Calibration Range                    REFVOS = 00;
                                                        ORS_x/ORC_x = 00                                   900       mV
                                                        ORS_x/ORC_x = 01
                                                        ORS_x/ORC_x = 10                                   2700      mV
                                                        ORS_x/ORC_x = 11
                                                                                                           5400      mV
                                                        measured at output, source V05,
                                                        REFVOS = 01;                                       1500      mV
                                                        ORS_x/ORC_x = 00
                                                        ORS_x/ORC_x = 01                                   3000      mV
                                                        ORS_x/ORC_x = 10
                                                        ORS_x/ORC_x = 11                                   9000      mV

                                                                                                           18000     mV

122 VOScal3 Offset Calibration Range                    measured at output, source V025,
                                                        REFVOS = 10;
                                                        ORS_x/ORC_x = 00                                   750       mV
                                                        ORS_x/ORC_x = 01
                                                        ORS_x/ORC_x = 10                                   1500      mV
                                                        ORS_x/ORC_x = 11
                                                                                                           4500      mV

                                                                                                           9000      mV

123 VOScal4 Offset Calibration Range                    measured at output, source VDC = 125 mV,
                                                        REFVOS = 11;
                                                        ORS_x/ORC_x = 00                                   375       mV
                                                        ORS_x/ORC_x = 01
                                                        ORS_x/ORC_x = 10                                   750       mV
                                                        ORS_x/ORC_x = 11
                                                                                                           2250      mV

                                                                                                           4500      mV

124 VOSdiff Differential Linearity Error of                                                         -0.5           0.5 LSB
                        Offset Correction Master

125 VOSdiff Differential Linearity Error of Off-                                                    -2             2  LSB
                        set Correction Segment, Nonius

126 VOSint Integral Linearity Error of Offset                                                       -100           100 LSB
                        Correction Master

127 VOSint Integral Linearity Error of Offset                                                       -100           100 LSB
                        Correction Segment, Nonius

128 PHIcal Phase Correction Range                       sine vs. cosine signal                             10.4      

129 PHIdiff Differential Linearity Error of                                                         -0.25          0.25 LSB
                        Phase Correction Master

130 PHIdiff  Differential Linearity Error of                                                        -2             2  LSB
             Phase Correction Segment, Non-
             ius

131 PHIint Integral Linearity Error of Phase                                                        -20            20 LSB
                        Correction Master

132 PHIint Integral Linearity Error of Phase                                                        -20            20 LSB
                        Correction Segment, Nonius

133 fin()max Permissible Input Frequency                angle accuracy better 8 bit                 200               kHz

134 fhc()    Input Amplifier Cut-off Frequency                                                      250               kHz
             (-3 dB)
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                          Rev D1, Page 9/59

ELECTRICAL CHARACTERISTICS

Operating conditions: VDD = VACO = 5 V 10 %, Tj = -40...125 C,
IBP calibrated to 200 A, reference point GNDA (GND for digital I/O pins), unless otherwise stated

Item Symbol Parameter                            Conditions                                                                            Unit
No.                                                                                                 Min. Typ. Max.

Signal Level Controller: ACOM

401 Vs()hi   Saturation Voltage hi               Vs()hi = V(VACO) - V();
                                                 ACOR_M(6:5) = 00, I() = -5 mA
                                                 ACOR_M(6:5) = 01, I() = -10 mA                                1    V
                                                 ACOR_M(6:5) = 10, I() = -25 mA
                                                 ACOR_M(6:5) = 11, I() = -50 mA                                1    V

                                                                                                               1    V

                                                                                                               1    V

402 Isc()hi  Short-circuit Current hi            V() = 0...V(VACO) - 1 V;
                                                 ACOR_M(6:5) = 00
                                                 ACOR_M(6:5) = 01                                   -9.5 -7    -5   mA
                                                 ACOR_M(6:5) = 10
                                                 ACOR_M(6:5) = 11                                   -19 -14.5 -10 mA

                                                                                                    -46 -36 -25 mA

                                                                                                    -85 -73 -50 mA

403 Ilk()    Residual Current With Reversed                                                                    50   A
             Supply

404 Tctrl    Control Time Constant               quadratic or sum regulation                              1.6       ms

405 Vscq()avg Controlled Average S/C Signal      quadratic regulation: ACOT_M(8:7) = 00,            2.7   3    3.3  V
                                                 Op.mode ANA_M
                        Amplitude:

                        SQRT of [V(PSOUT)-
                        V(NSOUT)]2 + [V(PCOUT)-
                        V(NCOUT)]2

406 Vt()min Signal Monitoring AM_Min             referred to Vscq()                                       40        %

407 Vt()max Signal Monitoring AM_Max             referred to Vscq()                                       135       %

408 It()min  Control Monitoring ACM_Min          referenced to range ACOR_M()                             3         %Isc

409 It()max Control Monitoring ACM_Max referenced to range ACOR_M()                                       90        %Isc

Signal Level Controller: ACOS, ACON

501 Vs()hi   Saturation Voltage hi               Vs()hi = V(VACO) - V();
                                                 ACOR_x(5) = 0, I() = -5 mA
                                                 ACOR_x(5) = 1, I() = -10 mA                                   1    V

                                                                                                               1    V

502 Isc()hi  Short-circuit Current hi            V() = 0...V(VACO) - 1 V;
                                                 ACOR_x(5) = 0
                                                 ACOR_x(5) = 1                                      -9.5 -7    -5   mA

                                                                                                    -19 -14.5 -10 mA

503 Ilk()    Residual Current with Reverse                                                                     50   A
             Polarity

504 Tctrl    Control Time Constant               control to sine square or sum                            1.6       ms

505 Vscq()avg Controlled Average S/C Signal      quadratic regulation: ACOT_x(7:6) = 00,            2.7   3    3.3  V
                                                 operating mode ANA_x
                        Amplitude:

                        SQRT of [V(PSOUT)-
                        V(NSOUT)]2 + [V(PCOUT)-
                        V(NCOUT)]2

506 Vt()min  Signal Monitoring AN_Min,           referred to Vscq()                                       40        %
             AS_Min

507 Vt()max Signal Monitoring AN_Max,            referred to Vscq()                                       135       %
                        AS_Max

508 It()min  Control Monitoring ACN_Min,         referenced to range ACOR_x()                             3         %Isc
             ACS_Min

509 It()max  Control Monitoring ACN_Max,         referenced to range ACOR_x()                             90        %Isc
             ACS_Max

510 Vin(ACOS) Permissible Ref. Input Voltage at CVREF = 11                                          0.75       VDDA V
                        ACOS
                                                                                                               -2
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                          Rev D1, Page 10/59

ELECTRICAL CHARACTERISTICS

Operating conditions: VDD = VACO = 5 V 10 %, Tj = -40...125 C,
IBP calibrated to 200 A, reference point GNDA (GND for digital I/O pins), unless otherwise stated

Item Symbol Parameter                       Conditions                                                                           Unit
No.                                                                                                       Typ. Max.
                                                                                                    Min.
Sample-&-Hold Stage, Signal Filter and Sine-To-Digital Conversion
                                                                                                    500
601 fc1()    Cut-off Frequency of M/S/N     ENF(1) = 1;                                              -8
             Channel Signal Filter          fin (master channel) < 20 Hz                            -40
             (-3 dB lowpass filter)         fin (master channel) > 1300 Hz                           15     4         kHz
                                                                                                    -50   300         kHz
602 amax     Permissible Angle Acceleration ENF(1) = 1
             for 3(2) track nonius calculation                                                      92.5  1000      Mrad/s2
                                                                                                     48
603 AAabs Absolute Angular Accuracy         Used bit length UBL_x = 0x0D: 13 bit                    460   2        LSB

604 AAR      Repeatability                                                                                1        LSB

605 tcnv     Conversion Time (1 Channel)    Used bit length UBL_x:                                        4.25      s
                                            0x0D: 13 bit
                                            0x0C: 12 bit                                                  3.88      s
                                            0x0B: 11 bit
                                            0x0A: 10 bit                                                  3.5       s
                                            0x09: 9 bit
                                            0x08: 8 bit                                                   3.13      s
                                            0x07: 7 bit
                                            0x06: 6 bit                                                   2.75      s
                                            0x05: 5 bit
                                            0x04: 4 bit                                                   2.5       s

                                                                                                          2.25      s

                                                                                                          2.0       s

                                                                                                          1.75      s

                                                                                                          1.5       s

606 trec()   Recovery Time Sampling-to-     termination of calculation and synchronization                      1.25 s
             Sampling                       (Nonius or MT modes) to follow-up S&H trigger

Analog Line Driver Outputs: PSOUT, NSOUT, PCOUT, NCOUT

701 Vout()   Output Amplitude               RLdiff = 100 , VDD = 4.5 V, DC level = VDD/2                        300 mV

702 fc2()    Cut-off Frequency of Line Driver ENF(0) = 1;

             Signal Filter                  fin (master channel) < 20 Hz                                  8         kHz

             (-3 dB lowpass filter)         fin (master channel) > 1300 Hz                                600       kHz

703 fc3()    Cut-off Frequency of Line Driver CL = 500 pF, Vpp = 0.5 V, ENF0 = 1                                    kHz
             (-3 dB)

704 Voffs()  Offset Voltage                                                                                     8   mV

705 Isc()hi  Short-circuit Current hi       V() = GND                                                     -20 -15 mA

706 Isc()lo  Short-circuit Current lo       V() = VDD                                                     20    40  mA

707 SR()     Slew Rate                      RLdiff = 100 , CL = 25 pF                                     5         V/s

708 Ilk()    Residual Current with Reverse                                                                      50  A
             Polarity

709 Vout()err Output Signal with Temperature VTs > VTth                                                   50        %VDD
                        Error

710 Rout()   Output Impedance               Op.Mode ANA_M, ANA_N, ANA_S                                   5         k

711 fout()cal Permissible Output Frequency Op.Mode ANA_M, ANA_N, ANA_S;                                         2   kHz

             During Calibration             CL = 200 pF

Bias Current Source and Reference Voltages

801 IBP      Bias Current Source            IBP calibrated to 200 A                                      100 107.5 %

802 VPAH     Reference Voltage VPAH         referenced to GNDA                                            50    52 %VDD

803 V05      Reference Voltage V05          referenced to GNDA                                            512 570 mV

804 V025     Reference Voltage V025         referenced to GNDA                                            50        %V05
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                         Rev D1, Page 11/59

ELECTRICAL CHARACTERISTICS

Operating conditions: VDD = VACO = 5 V 10 %, Tj = -40...125 C,
IBP calibrated to 200 A, reference point GNDA (GND for digital I/O pins), unless otherwise stated

Item Symbol Parameter                               Conditions                                                                         Unit
No.                                                                                                 Min. Typ. Max.

Power-Down-Reset

901 VDDon         Turn-on Threshold VDD             increasing voltage VDD                          3.6 3.9 4.3     V
                  (power on release)

902 VDDoff        Turn-off Threshold VDD            decreasing voltage VDD                          3.1 3.4 3.8     V
                  (power down reset)

903 VDDhys Hysteresis                               VDDhys = VDDon - VDDoff                         400             mV

904 tready()cfg Operation Start-Up Time             includes tbusy()cfg;
                                                    MODE_MT = 00
                                                    MODE_MT = 00                                         21         ms

                                                                                                         29         ms

Clock Oscillator

A01 fosc          Clock Frequency                                                                        8          MHz

Supply Switch and Reverse Polarity Protection: VDDA, GNDA

B01 Vs()          Switch Drop-Off Voltage vs. VDD V() = V(VDD) - V(VDDA), I(VDDA) = 0                    115        mV
                  (unloaded)

B02 Rs()          VDDA Switch On-Resistance VDD vs. VDDA, load current to 20 mA                     5    10     20  

B03 Vs()          Switch Drop-Off Voltage vs.       V() = V(GNDA) - V(GND), I(GNDA) = 0                  105        mV
                  GNDA (unloaded)

B04 Rs()          GNDA Switch On-Resistance ground current to 20 mA                                 1    3.8    7   

Temperature Monitoring

C01 VTSw          Sensor Voltage for Warning        VTSw() = VDDA - V(T1), Tj = 27 C,              610 640 670 mV
                  Temperature                       operating mode TWIB

C02 VTSe          Sensor Voltage for Shutdown       VTSe() = VDDA - V(T1), Tj = 27 C,              635 665 695 mV
                  Temperature                       operating mode TEIB

C03 TCs           Sensor Voltage Temperature                                                             -1.95      mV/K
                  Coefficient

C04 VTth          Activation Threshold Temperature VTth() = VDDA - V(T0), Tj = 27 C;

                  Warning                           CFGTA(4:0) = 0x00                               225 285 355 mV
                                                                                                    400 498 615 mV
                                                    CFGTA(4:0) = 0x0F                               585 725 895 mV

                                                    CFGTA(4:0) = 0x1F

C05 TCth          Activation Threshold Temperature                                                       1.32       /K
                  Coefficient

C06 Thysw         Warning Temperature Hysteresis                                                    4    15     19  C
C07 T             Relative Shutdown Temperature T = Te - Tw
                                                                                                    5    15     20  C

C08 Thyse         Shutdown Temperature Hystere-                                                     9    30     39  C
                  sis

EEPROM Interface: SCL, SDA

D01 Vs()lo        Saturation Voltage lo             I() = 4 mA                                                  450 mV

D02 Isc()lo       Short-circuit Current lo                                                          4           60  mA

D03 Vt()hi        Input Threshold Voltage hi                                                                    2   V

D04 Vt(lo)        Input Threshold Voltage lo                                                        800             mV

D05 Vt()hys Input Hysteresis                        Vt(hys) = Vt()hi - Vt()lo                       150 250         mV

D06 Ipu()         Input Pull-up Current             V() = 0...VDD - 1 V                             -750 -300 -60   A

D07 Vpu()         Input Pull-up Voltage             Vpu() = VDD - V(), I() = -5 A                              400 mV

D08 fclk(SCL) Clock Frequency                                                                       45 62.5 80      kHz

D09 tbusy()cfg Duration Of Startup Configuration error free EEPROM access                                13     15  ms
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                          Rev D1, Page 12/59

ELECTRICAL CHARACTERISTICS

Operating conditions: VDD = VACO = 5 V 10 %, Tj = -40...125 C,
IBP calibrated to 200 A, reference point GNDA (GND for digital I/O pins), unless otherwise stated

Item Symbol Parameter                        Conditions                                                                                Unit
No.                                                                                                 Min. Typ. Max.

I/O Interface: RS442 Line Driver Outputs SLO, NSLO

E01 Vs()hi    Saturation Voltage hi          Vs() = VDD - V();
                                             DSC(1:0) = 00, I() = -1.2 mA
                                             DSC(1:0) = 01, I() = -4 mA                                            200 mV
                                             DSC(1:0) = 10, I() = -20 mA                                           200 mV
                                             DSC(1:0) = 11, I() = -50 mA                                           400 mV
                                                                                                                   900 mV
E02 Vs()lo    Saturation Voltage lo          DSC(1:0) = 00, I() = 1.2 mA
                                             DSC(1:0) = 01, I() = 4 mA                                             200 mV
                                             DSC(1:0) = 10, I() = 20 mA                                            200 mV
                                             DSC(1:0) = 11, I() = 50 mA                                            400 mV
                                                                                                                   900 mV

E03 Isc()hi   Short-circuit Current hi       V() = 0 V;
                                             DSC(1:0) = 00
                                             DSC(1:0) = 01                                           -3            -1.2 mA
                                             DSC(1:0) = 10                                          -10
                                             DSC(1:0) = 11                                          -45            -4   mA
                                                                                                    -120
                                                                                                                   -20 mA
                                                                                                    1.2
                                                                                                      4            -50 mA
                                                                                                     20
E04 Isc()lo   Short-circuit Current lo       V() = VDD                                               50
                                             DSC(1:0) = 00                                          -10
                                             DSC(1:0) = 01                                                         3    mA
                                             DSC(1:0) = 10                                           10
                                             DSC(1:0) = 11                                           22            10   mA
                                                                                                     60
                                                                                                    250            45   mA

                                                                                                      5            120 mA
                                                                                                     22
E05 Ilk()tri  Tristate Leakage Current       DTRI(1:0) = 11                                          60            10   A
                                                                                                    250
E06 tr()      Rise Time hi                   RL = 100  to GND, DSC(1:0) = 11;                       -100
                                             DSR(1:0) = 00
                                             DSR(1:0) = 01                                                         30   ns
                                             DSR(1:0) = 10
                                             DSR(1:0) = 11                                                         40   ns

                                                                                                                   140  ns

                                                                                                                   350  ns

E07 tf()      Fall Time lo                   RL = 100  to VDD, DSC(1:0) = 11;
                                             DSR(1:0) = 00
                                             DSR(1:0) = 01                                                         15   ns
                                             DSR(1:0) = 10
                                             DSR(1:0) = 11                                                         40   ns

                                                                                                                   140  ns

                                                                                                                   350  ns

E08 Ilk()     Residual Current with Reverse                                                                        100 A
              Polarity

I/O Interface: RS442 Line Receiver MA, NMA

F01 Vin()     Permissible Input Voltage                                                             -7             12   V

F02 Rin()     Input Resistance               MA vs. GND, NMA vs. GND                                15    20       25   k

F03 Vhys()    Differential Input Hysteresis  Vhys() = ( V(MA) - V(NMA) ) / 2                        50             200 mV

F04 Vt()hi    Input Threshold Voltage hi at MA pin NMA open                                                        2    V

F05 Vt()lo    Input Threshold Voltage lo at MA pin NMA open                                         800                 mV

F06 fclk()    Permissible Clock Frequency:   MODE_ST = 0x05 to 0x0B, 0x0D to 0x0F                                  4    MHz
              SSI protocol

F07 fclk()    Permissible Clock Frequency:   NBISS = 0                                                             10 MHz
              BiSS protocol

F08 tp(MA-    Propagation Delay:             RL(SLO/NSLO) = 120                                     10             50   ns
        SLO)  MA edge vs. SLO output

F09 tbusy_s   Processing Time Singlecycle    Nonius modes:
              Data (delay of start bit)      MODE_ST = 0x00 to 0x02
                                             MODE_ST = 0x03 to 0x04, 2 track                              tcnv *1       s
                                             MODE_ST = 0x03 to 0x04, 3 track
                                             MODE_ST = 0x05 to 0x0B                                       tcnv *2       s
                                             MT modes:
                                             MODE_ST = 0x0C, 3 track                                      tcnv *3       s
                                             MODE_ST = 0x0D to 0x0F
                                                                                                          0             s

                                                                                                          tcnv *3       s

                                                                                                          0             s

F10 tbusy_r   Processing Time Register Ac-   with read access to EEPROM                                            2    ms
              cess (delay of start bit)

F11 tidle     Interface Blocking Time        powering up without EEPROM                                            2    ms
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                         Rev D1, Page 13/59

ELECTRICAL CHARACTERISTICS

Operating conditions: VDD = VACO = 5 V 10 %, Tj = -40...125 C,
IBP calibrated to 200 A, reference point GNDA (GND for digital I/O pins), unless otherwise stated

Item Symbol Parameter                     Conditions                                                                                   Unit
No.                                                                                                 Min. Typ. Max.

I/O Interface: Clock Line Output MAO

G01 Vs()hi   Saturation Voltage hi        Vs()hi = VDD - V(), I() = -4 mA                                    450 mV

G02 Vs()lo   Saturation Voltage lo        I() = 4 mA                                                         450 mV

G03 Isc()hi  Short-circuit Current hi                                                               -85      -30 mA

G04 Isc()lo  Short-circuit Current lo                                                               20       65  mA

Test Signal Inputs: T2, T3

H01 Vt()hi   Input Threshold Voltage hi                                                                      2   V

H02 Vt()lo   Input Threshold Voltage lo                                                             800          mV

H03 Vt()hys Input Hysteresis                                                                        150 250      mV

H04 Ipd()    Input-Pull-Down-Current at T2 V() = 1 V...VDD                                          4    30  75  A

H05 Vpd()    Input-Pull-Down-Voltage at T2 I() = 5 A                                                        650 mV

H06 Ipu()    Input Pull-up Current at T3  V() = 0...VDD - 1 V                                       -65 30   -5  A

H07 Vpu()    Input Pull-up Voltage at T3  Vpu() = VDD - V(), I() = -5 A                                     650 mV

Test Signal Outputs: T0, T1

I01 Vs()hi   Saturation Voltage hi        Vs()hi = VDD - V(), I() = -4 mA                                    500 mV

I02 Vs()lo   Saturation Voltage lo        I() = 4 mA                                                         600 mV

I03 Isc()hi  Short-circuit Current hi                                                               -60      -15 mA

I04 Isc()lo  Short-circuit Current lo                                                               15       60  mA

I05 Voffs()  Analog Buffer Offset Voltage at Vos() = V(T1) - V(T0), operating mode TBOS -25                  25  mV
             T0

I/O Interface: Input SLI

J01 Vt()hi   Input Threshold Voltage hi                                                                      2   V

J02 Vt()lo   Input Threshold Voltage lo                                                             0.8          V

J03 Vt()hys Input Hysteresis                                                                        150 250      mV

J04 Ipd()    Input Pull-down Current      V() = 1 V...VDD                                           4    30  75  A

J05 Vpd()    Input Pull-Down Voltage      I() = 5 A                                                         650 mV

Digital Inputs: DIR, PRES

K01 Vt()hi   Input Threshold Voltage hi                                                                      2   V

K02 Vt()lo   Input Threshold Voltage lo                                                             0.8          V

K03 Vt()hys Input Hysteresis                                                                        150 250      mV

K04 Ipd()    Input Pull-down Current      V() = 1 V ... VDD                                         20.5 120 296 A

K05 Vs()hi   Saturation Voltage hi        Vs()hi = VDD - V(); I() = 1.6 mA                                   295 mV

K06 Vs()lo   Saturation Voltage lo        during test function, I() = 1.6 mA                                 275 mV

K07 Vpd()    Input Pull-down Voltage      during test function, I() = 5 A                                   600 mV
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                          Rev D1, Page 14/59

ELECTRICAL CHARACTERISTICS

Operating conditions: VDD = VACO = 5 V 10 %, Tj = -40...125 C,
IBP calibrated to 200 A, reference point GNDA (GND for digital I/O pins), unless otherwise stated

Item Symbol Parameter                          Conditions                                                                              Unit
No.                                                                                                 Min. Typ. Max.

Error Message Input/Output: NERR

L01 Vs()lo   Saturation Voltage lo             I() = 4 mA                                                        450 mV

L02 Isc()lo  Short-circuit Current lo                                                               4            60     mA

L03 Vt()hi   Input Threshold Voltage hi                                                                          2      V

L04 Vt()lo   Input Threshold Voltage lo                                                             0.8                 V

L05 Vt()hys Input Hysteresis                   Vt(hys) = Vt()hi - Vt()lo                            150 250             mV

L06 Ipu()    Input Pull-up Current             V() = 0... VDD - 1 V                                 -750 -300 -60       A

L07 Vpu()    Input Pull-up Voltage             Vpu() = VDD - V(), I() = -5 A                                    400 mV

L08 Ilk()    Residual Current with Reverse                                                          -100         100 A
             Polarity

Multiturn Interface: MTMA, MTSLI

M01 Vt()hi   Input Threshold Voltage hi        MODE_MT = 11                                                        2      V
                                                                                                                          V
M02 Vt()lo   Input Threshold Voltage lo        MODE_MT = 11                                         0.8           75    mV
                                                                                                    150          650     A
M03 Vt()hys Input Hysteresis                   MODE_MT = 11                                                250   -20.5  mV
                                                                                                      4     30   600     A
M04 Ipd()    Input Pull-down Current MTSLI V() = 1 V ... VDD                                        -296  -120   450    mV
                                                                                                                 450    mV
M05 Vpd()    Input Pull-down Voltage MTSLI I() = 5 A                                               -85   0.125   -30   mV
                                                                                                     20     1     65    mA
M06 Ipu()    Input Pull-up Current MTMA        V() = 0 V ... VDD - 1 V                                      8           mA
                                                                                                                 256    MHz
M07 Vpu()    Input Pull-up Voltage MTMA        Vpu() = VDD - V(), I() = -5 A                                           MHz
                                                                                                                         s
M08 Vs()hi   Saturation Voltage hi at MTMA Vs()hi = VDD - V(), I() = 4 mA                                                ms

M09 Vs()lo   Saturation Voltage lo at MTMA I() = 4 mA

M10 Isc()hi  Short-circuit Current hi at MTMA

M11 Isc()lo  Short-circuit Current lo at MTMA

M12 fclk()   SSI Clock Frequency at MTMA

M13 fclk()   BiSS Clock Frequency at MTMA MODE_MT = 01

M14 tcycle   Max. BiSS Read Cycle Duration MODE_MT = 01
M15 tcycle
             MT Data Update Interval           MODE_MT = 01 or 10, CHK_MT = 1
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                           Rev D1, Page 15/59

OPERATING REQUIREMENTS: I/O Interface

Operating conditions: VDD = 5 V 10 %, Ta = -40...95(110) C,
IBP calibrated for fosc = 8 MHz, reference point GNDA (GND for digital I/O pins), unless otherwise stated

Item Symbol Parameter                          Conditions                                                                        Unit
No.                                                                                                                 Max.
                                                                                                           Min.

SSI Protocol

I001  TMAS    Permissible Clock Period         tout selected in accordance to Table 50                     250      2x tout  ns
I002  tMASh
I003  tMASl   Clock Signal Hi Level Duration   MODE_ST = 0x05...0x07,                                      25       tout     ns
I004  tcycle                                   UBL_M = 13 bit, UBL_N + SBL_N = 7 bit,
              Clock Signal Lo Level Duration   UBL_S + SBL_S = 7 bit                                       25       tout     ns
              Permissible Cycle Time:
              Example for 19-bit ST data from                                                              11.25             s
              3-track nonius calculation

BiSS C Protocol (NBISS = 0x0)

I005  TMAS    Permissible Clock Period         tout selected in accordance to Table 58                     100               ns
I006  tMASh   Clock Signal Hi Level Duration
I007  tMASl   Clock Signal Lo Level Duration                                                               25       tout     ns
I008  tbusy   Minimum Data Output Delay
                                                                                                           25                ns

                                               MODE_ST = 0x05...0x0B, 0x0D...0x0F,                         2x TMAS           s

                                               MA lohi until SLO lohi

I009 tbusy    Maximum Data Output Delay:       MODE_ST = 0x00...0x02, fclk(MA) = 10 MHz,                            5.3      s
              Example for 19-bit ST data from  UBL_x and SBL_x see I004
              3-track nonius calculation

I010 tbusy    Maximum Data Output Delay:       MODE_ST = 0x03...0x04, fclk(MA) = 10 MHz,                            10       s
              Example for 19-bit ST data from  UBL_x and SBL_x see I004
              3-track nonius calculation

I011 tbusy    Maximum Data Output Delay:       MODE_ST = 0x0C, fclk(MA) = 10 MHz,                                   14       s
              Example for 39-bit ST data from  UBL_M 13 bit, UBL_N 13 bit, UBL_S 13 bit
              3-track interpolation without
              synchronization

I012 tcycle   Permissible Cycle Time:          MODE_ST = 0x05...0x07,                                      11.25             s
              Example for 19-bit ST data from  UBL_x and SBL_x see I004
              3-track nonius calculation

                                   Figure 1: I/O Interface timing with SSI protocol
                               Figure 2: I/O Interface timing with BiSS C protocol
iC-MN 25-BIT NONIUS ENCODER                                                            Rev D1, Page 16/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

CONFIGURATION PARAMETERS

Analog Parameters (valid for all channels)          I/O Interface With Extended Functions

CFGIBP: Bias Trimming (P. 28)                       NBISS:        Interface Protocol (P. 38)

CFGTA:         Temperature Sensor Calib. (P. 28)    TOS:          Timeout (S. 38)

DCPOS: Input Current Polarity (P. 23)               DL_ST:        ST Data Length (P. 39)

ENF:           Noise Filter Enable (P. 28)          M2S:          MT Data Output (P. 39)

CVREF:         VREF Source Selection (P. 23)        DIR:          Inversion Of Code Direction (P. 39)

REFVOS: Offset Reference Source (P. 24)             GRAY_SCD: Data Format (P. 39)

RIN:           Input Resistance (P. 23)             CID_SCD: CRC Start Value (P. 39)

TUIN:          Input Voltage Divider (P. 23)        NC_BISS: Communication Disable (S. 39)

UIN:           Signal Mode (P. 23)                  ELC:          Lifecounter (P. 40)

Signal Conditioning                                 Driver Settings

x = M, S, N (for master, segment, nonius channel)   DSC:          Driver Short-Circuit Current (P. 41)

ACOC_x: Signal Level Control: Current (P. 27)       DTRI:         Driver Output Mode (P. 41)

ACOR_x: Signal Level Control: Range (P. 27)         DSR:          Driver Slew Rate (P. 41)

ACOT_x: Signal Level Control: Op. Mode (P. 27)      Command And Status Register
                                                    STATUS: Status Register (P. 43)
GFC_x:         Gain Factor Cosine (P. 24)           MN_CMD: Implemented Commands (P. 42)
                                                    AUTORES: Automatic Reset Function (S. 42)
GR_x:          Gain Range (P. 24)

GFS_x:         Gain Factor Sine (P. 24)

MPS_x:         Intermediate Voltage Sine (P. 25)    Error And Warning Bit

MPC_x:         Intermediate Voltage Cosine (P. 25)  CFGEW: Error And Warning Bit Config. (P. 44)

OFC_x:         Offset Factor Cosine (P. 26)         S2ERR:        Visibility For Warning Bit (P. 45)

ORC_x:         Offset Range Cosine (P. 25)          S2WRN: Visibility For Error Bit (P. 45)

OFS_x:         Offset Factor Sine (P. 25)           E2EPR:        Diagnosis Memory Enable (P. 43)

ORS_x:         Offset Range Sine (P. 25)            MT Interface

PH_x:          S/C Phase Correction (P. 26)         MODE_MT: MT Interface Operating Mode (P. 46)

Operating Modes                                     DL_MT:        MT Data Length (P. 46)

TRACMODE: Op. Mode Parameter (P. 21)                SBL_MT: MT Synch. Bit Length (P. 47)

CALMODE: Op. Mode Parameter (P. 21)                 LNT_MT: Leading/Trailing Gear Box Assembly

BYP:           Bypass Switch (P. 21)                              (P. 47)

                                                    CHK_MT: Period Counter Verification (P. 47)

Sine-To-Digital Conversion                          GRAY_MT: MT Interface Data Format (P. 47)

MODE_ST: S/D Conversion Mode (P. 30)                MT Interface with Extended Functions
                                                    MODE_MT: MT Interface Operating Mode (P. 46)
UBL_M:         Bit Length Master (P. 29)            GET_MT: Direct BiSS Communication Enable for

UBL_N:         Used Bit Length Nonius (P. 29)                          MT Sensor via I/O Interface (P. 49)
                                                    NCRC_MT: MT Interface CRC Verification (P. 49)
SBL_N:         Synch. Bit Length Nonius (P. 29)     SWC_MT: MT Interface CRC Polynomial (P. 49)

UBL_S:         Used Bit Length Segment (P. 29)

SBL_S:         Synch. Bit Length Segment (P. 29)

FRQ_TH: Signal Frequency Monitoring (P. 32)         Preset Function
                                                    OFFS_ST: Position Offset for ST Data Output
SPO_N:         Offset Nonius Track (P. 35)
                                                                       (P. 50)
SPO_S:         Offset Segment Track (P. 35)         PRES_ST: Preset Value for ST Data Output (P. 50)
                                                    OFFS_MT: Position Offset for MT Data Output
I/O Interface
                                                                       (P. 50)
TOS:           Timeout (P. 36)                      PRES_MT: Preset Value for MT Data Output (P. 50)

DL_ST:         ST Data Length (P. 36)

M2S:           MT Data Output (P. 39)

ESSI:          Error Bit (P. 37)                    EEPROM Interface
                                                    CFG_E2P: Config. Of External Memory (P. 52)
GRAY_SCD: Data Format (P. 37)                       CRC_E2P: EEPROM Data Check Sum (P. 52)
                                                    PROT_E2P: Register Access Control (P. 53)
RSSI:          Ring Operation (P. 37)

DIR:           Inversion Of Code Direction (P. 37)
iC-MN 25-BIT NONIUS ENCODER                                                          Rev D1, Page 17/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

REGISTER MAP (EEPROM)

OVERVIEW

Adr   Bit 7      Bit 6              Bit 5    Bit 4        Bit 3       Bit 2          Bit 1    Bit 0

Signal Conditioning Master Channel

0x00                                GFC_M                                            GR_M

0x01                                              GFS_M(7:0)

0x02                             MPS_M(4:0)                                     GFS_M(10:8)

0x03             MPC_M(2:0)                                           MPS_M(9:5)

0x04  ORS_M(0)                                            MPC_M(9:3)

0x05                                         OFS_M(6:0)                                       ORS_M(1)

0x06      OFC_M(1:0)                       ORC_M          OFS_M(10)*              OFS_M(9:7)

0x07                                              OFC_M(9:2)

0x08                                         PH_M(6:0)                                        OFC_M(10)*

0x09                                                                  PH_M(9)*       PH_M(8:7)

Signal Conditioning Master Channel and Analog Parameters

0x0A      1      DCPOS              REFVOS                 TUIN                 RIN           UIN

0x0B                                                CVREF             0              BYP        1

0x0C  ACOT_M(0)  ACOR_M(1:0)                                          ACOC_M(4:0)

0x0D             CFGTA(2:0)                                   CFGIBP(3:0)                        ACOT_M(1)

0x0E                                ENF(1:0)                                         CFGTA(4:3)

0x0F

*) MSB and signum respectively.

                                           Table 5: Register layout
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                   Rev D1, Page 18/59

OVERVIEW

Adr   Bit 7      Bit 6               Bit 5   Bit 4       Bit 3        Bit 2        Bit 1      Bit 0

Signal Conditioning Segment Channel

0x10                                GFC_S                                          GR_S

0x11                                               GFS_S(7:0)

0x12                             MPS_S(4:0)                                     GFS_S(10:8)

0x13             MPC_S(2:0)                                           MPS_S(9:5)

0x14  ORS_S(0)                                           MPC_S(9:3)

0x15                                         OFS_S(6:0)                                       ORS_S(1)

0x16      OFC_S(1:0)                        ORC_S        OFS_S(10)*               OFS_S(9:7)

0x17                                               OFC_S(9:2)

0x18                                         PH_S(6:0)                                        OFC_S(10)*

0x19                                                                  PH_S(9)*     PH_S(8:7)

0x1A

0x1B  ACOT_S(0)                     ACOR_S                            ACOC_S(4:0)
0x1C

0x1D                                                                                          ACOT_S(1)

0x1E

0x1F

Signal Conditioning Nonius Channel

0x20                                GFC_N                                          GR_N

0x21                                               GFS_N(7:0)

0x22                             MPS_N(4:0)                                     GFS_N(10:8)

0x23             MPC_N(2:0)                                           MPS_N(9:5)

0x24  OSR_N(0)                                           MPC_N(9:3)

0x25                                         OFS_N(6:0)                                       OSR_N(1)

0x26      OFC_N(1:0)                        ORC_N        OFS_N(10)*               OFS_N(9:7)

0x27                                               OFC_N(9:2)

0x28                                         PH_N(6:0)                                        OFC_N(10)*

0x29                                                                  PH_N(9)*     PH_N(8:7)

0x2A

0x2B  ACOT_N(0)                     ACOR_N                            ACOC_N(4:0)
0x2C

0x2D                                                                                          ACOT_N(1)

0x2E

0x2F

*) MSB and signum respectively.

                                            Table 6: Register layout
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                          Rev D1, Page 19/59

OVERVIEW

Adr   Bit 7         Bit 6       Bit 5    Bit 4        Bit 3           Bit 2     Bit 1         Bit 0

Digital Parameters

0x30                                               OFFS_ST(7:0)

0x31                                               OFFS_ST(15:8)

0x32                                     OFFS_ST(23:16)

0x33                                     OFFS_ST(31:24)

0x34      0                                           OFFS_ST(38:32)

0x35                                               OFFS_MT(7:0)

0x36                                     OFFS_MT(15:8)

0x37                                     OFFS_MT(23:16)

0x38                                                  SPO_S(7:0)

0x39                SPO_N(2:0)                                    SPO_S(12:8)

0x3A                                               SPO_N(10:3)
0x3B
0x3C         UBL_S(1:0)                               UBL_M(3:0)                          SPO_N(12:11)
0x3D                 UBL_N(2:0)
0x3E                       MODE_ST(3:0)               SBL_S(2:0)                             UBL_S(3:2)
                     DL_MT(2:0)
                                                                  SBL_N(2:0)                  UBL_N(3)

                                                                  DL_ST(4:0)

0x3F  GRAY_SCD      ELC         ESSI     RSSI         NBISS                     M2S(1:0)      DL_MT(3)

0x40      0         CHK_MT      DIR                MODE_MT(1:0)                 CFG_E2P(2:0)

0x41  E2EPR         SWC_MT      GET_MT   NCRC_MT      GRAY_MT         LNT_MT              SBL_MT(1:0)

0x42                                               CFGEW(7:0)
0x43
          FRQ_TH(1:0)           NC_BISS            0  S2ERR           S2WRN     PROT_E2P(1:0)

0x44      0         0           0                                                         AUTORES(1:0)

0x45

0x46

0x47                                     TRACMODE(1:0)                          CALMODE(2:0)

0x48                                     DSR(1:0)                 DTRI(1:0)                  DSC(1:0)

0x49

0x4A

0x4B                CID_SCD(3:0)                                                             TOS(1:0)
0x4C

0x4D                0           0                  0                         0            0            1

0x4E                                               CRC_E2P(9:2)

0x4F      CRC_E2P(1:0)

0x50                                               PRES_ST(7:0)

0x51                                     PRES_ST(15:8)

0x52                                     PRES_ST(23:16)

0x53                                     PRES_ST(31:24)

0x54      0                                           PRES_ST(38:32)

0x55                                               PRES_MT(7:0)

0x56                                     PRES_MT(15:8)

0x57                                     PRES_MT(23:16)

0x58

...

0x74
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                             Rev D1, Page 20/59

OVERVIEW

Adr    Bit 7    Bit 6               Bit 5     Bit 4   Bit 3                 Bit 2   Bit 1        Bit 0

STATUS Register (with read access)

0x75   TH_WRN   EPR_ERR FRQ_WDR             FRQ_STUP  NON_CTR               MT_CTR  MT_ERR       MT_WRN

0x76   ACS_MAX  AM_MIN              AM_MAX  ACM_MIN ACM_MAX                 CT_ERR  RF_ERR       TH_ERR

0x77   CMD_EXE  AN_MIN              AN_MAX  ACN_MIN ACN_MAX                 AS_MIN  AS_MAX       ACS_MIN

COMMAND Register: MN_CMD (with write access)

0x77      0     0                   0         0               0                     MN_CMD(2:0)

Device Identification (preset values after start-up without EEPROM)

0x78                                             0x4D  M

0x79                                             0x4E  N

0x7A                                        Internal identifier (0x04  Y2)

0x7B      0     0                   0       BANK_ACT* GRAY_SCD                     M2S(1:0)      DL_MT(3)

0x7C                                        equivalent to address 0x4C

0x7D                                        equivalent to address 0x3E

0x7E                                                 0x69  i

0x7F                                             0x43  C

Hints  All registers can be written and read as long as no protection level has been set (see PROT_E2P). Addresses with gray
       face box are located in the external EEPROM
       *) Bank selection is active. BANK_ACT = 1, if CFG_E2P /= 000

                                           Table 7: Register layout
iC-MN 25-BIT NONIUS ENCODER                                                                       Rev D1, Page 21/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

OPERATING MODES and CALIBRATION PROCEDURES

iC-MN supports a number of different calibration           troller signal CGUCKx available at pin T0 are devoid of
strategies, providing both digital and analog test sig-    AC contents.
nals to this end. The following tables give the various
modes of operation.                                        In calibration modes TWIB and TEIB the temper-
                                                           ature monitoring and bias reference source IBP can
For the adjustment of the signal conditioning unit         be adjusted. Here the temperature threshold is set to
analog test signals are output in analog calibration       the required value for either warning or shutdown; the
modes ANA_x, with digital signals activated by digital     other value is determined by the fixed difference of the
calibration modes DIG_x, enabling the signal condi-        switching thresholds.
tioning to be set across measurements of various duty
cycles. The order of the procedure for both modes of       As the VTTx measurement voltages and CGUCKx sig-
calibration is described in the following chapter.         nals are only available via a buffer stage the buffer off-
                                                           set voltage must be taken into account if the tempera-
Alternatively, with an active signal level controller iC-  ture thresholds are to be adjusted with any accuracy.
MN can be calibrated in controller modes AAC_x,            To this end the buffer offset voltage can be measured
where the residual signal ripple is minimized. For this    in calibration mode TBOS. A voltage is then applied
purpose the signal gain, offset and phase correction       to pin T1, with the buffer offset voltage being the differ-
parameters must be set in such a way that the con-         ence between this and pin T0.

          Parameter                                        Output Signals

Op. Mode TRACMODE CALMODE BYP* Pins PSOUT, NSOUT, PCOUT, NCOUT Pin T0 Pin T1 Pin DIR

Normal 0     0       Output of master track via line driver                      0             0  -

                     Table 8: Normal operating mode

          Parameter                                        Output Signals

Op. Mode TRACMODE CALMODE BYP* Pins PSOUT, NSOUT, PCOUT, NCOUT Pin T0                          Pin T1 Pin DIR

Signal calibration modes with VDCx intermediate voltages

ANA_M 1   0          0 Calib. signals of master chan.                            SVDCM CVDCM -

       1  0          1 PSINM, NSINM, PCINM, NCINM                                SVDCM CVDCM -

ANA_S 2   0          0 Calib. signals of segment chan.                           SVDCS CVDCS -

       2  0          1 PSINS, NSINS, PCINS, NCINS                                SVDCS CVDCS -

ANA_N 3   0          0 Calib. signals of nonius chan.                            SVDCN CVDCN -

       3  0          1 PSINN, NSINN, PCINN, NCINN                                SVDCN CVDCN -

Signal calibration modes with AC noise evaluation (with active sine-square level controlling)

AAC_M 1   4          Calib. signals of master chan.                              CGUCKM              -

AAC_S 2   4          Calib. signals of segment chan.                             CGUCKS -            -

AAC_N 3   4          Calib. signals of nonius chan.                              CGUCKN -            -

Bias calibration, temperature-sensor calibration, and buffer offset measurement

TWIB   0  5          Output of master track via line driver                      VTSw          VTth IBP

TEIB   0  6          Output of master track via line driver                      VTSe          VTtherr IBP

TBOS   0  7          Output of master track via line driver                      BUFFOUT BUFFIN -

Notes  S/D conversion modes with a cyclic conversion, such as 0x08, 0x09, 0x0A, are not permitted during

       signal calibration. Cyclic BiSS data requests must also be avoided due to its trigger for sample-and-hold.

       Analog calibration signals are output via 5 k source impedance. The maximum permissible signal

       frequency is 2 kHz for a load of 200 pF (see Elec. Char. 709, 710)

       * Bypass function: inputs (without voltage divider) to outputs, ca. 7 k source impedance

             Table 9: Operating modes for analog signal calibration
iC-MN 25-BIT NONIUS ENCODER                                                                  Rev D1, Page 22/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

Calibration Using
Comparated Sine/Cosine Signals

                  Parameter                                            Output Signals

Op. Mode TRACMODE CALMODE BYP* Pins PSOUT, NSOUT, PCOUT, NCOUT Pin T0                        Pin T1     Pin DIR

Signal calibration modes with comparated sine/cosine signals                                 DIGOFFSIN  -
                                                                                             DIGAMP     -
DIGO_M 1               1       Calib. signals of master chan.                   DIGOFFCOS    DIGPHASE   -
                                                                                             DIGOFFSIN  -
DIGA_M 1               2       Calib. signals of master chan.                   0            DIGAMP     -
                                                                                             DIGPHASE   -
DIGP_M 1               3       Calib. signals of master chan.                   0            DIGOFFSIN  -
                                                                                             DIGAMP     -
DIGO_S 2               1       Calib. signals of segment chan.                  DIGOFFCOS    DIGPHASE   -

DIGA_S 2               2       Calib. signals of segment chan.                  0

DIGP_S 2               3       Calib. signals of segment chan.                  0

DIGO_N 3               1       Calib. signals of nonius chan.                   DIGOFFCOS

DIGA_N 3               2       Calib. signals of nonius chan.                   0

DIGP_N 3               3       Calib. signals of nonius chan.                   0

                               Table 10: Operating modes for digital signal calibration

Calibration Of Signal Offsets                                 Calibration Of Signal Amplitudes And Phase

Fig. 3: The duty ratio is set accurately to 50 % using        Fig. 5: To calibrate the duty cycle to exactly 50 % the
parameter OFS_x. This measurement requires a high             fine gain parameters GFC_x und GFS_x can balance
resolution, for instance of 0.06 %, for calibrating the off-  the signal amplitudes. If a signal amplitude difference
set to 0.2 % with reference to the signal amplitude. The      of 0.67 % remains after calibration, the interpolation
resulting interpolation error of 3 LSB (referred to a res-    error enlarges to approx. 4.5 LSB at 13 bit resolution.
olution of 13 bits) corresponds to an angle error of 0.11
degree (360 degree means one signal period).                  Fig. 6: Duty cycle calibration to exactly 50 % is carried
                                                              out using parameter PH_x. A remaining phase error of
Fig. 4: The duty ratio is set accurately to 50 % using        0.7 degree reduces the interpolation accuracy to 10 bit
parameter OFC_x.                                              (equal to 8 LSB error at 13 bit resolution, respectively).

degree   90  180  270     360                                 degree   90  180     270  360
0.2                                                           0.2
0.1                                                           0.1
0                                                             0
-0.1                                                          -0.1
-0.2                                                          -0.2

      0                                                             0

Figure 3: Mode DIGO_x: DIGOFFSIN at Pin T1.                   Figure 5: Mode DIGA_x: DIGAMP at Pin T1.

degree                                                        degree
0.2                                                           0.4
0.1
                                                              0.2
0
                                                              0
-0.1
                                                              -0.2
-0.2
      0  90  180  270     360                                 -0.4     90  180     270  360
                                                                    0

Figure 4: Mode DIGO_x: DIGOFFCOS at Pin T0.                   Figure 6: Mode DIGP_x: DIGPHASE at Pin T1.
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WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                                        Rev D1, Page 23/59

SIGNAL CONDITIONING for MASTER-, SEGMENT- and NONIUS-Channel (x= M,S,N)

                                                         DCPOS  Addr. 0x0A; bit 6
                                                         Code
                                                         0      Polarity Isensor   VREFin()
                                                         1
                                                                Negative           2.5 V

                                                                Positive           1.5 V

                                                                Table 12: Input current polarity

                                                         RIN             Addr. 0x0A; bit 2:1
                                                         Code   Resistance
                                                         0      1.6 k
                                                         1      2.3 k
                                                         2      3.2 k
                                                         3      4.6 k

                                                                Table 13: Input resistance with I mode

      Figure 7: Schematic of Input Stage                 Voltage Signals
                                                         If the voltage signals are too large the input signal can
The input stages for sine and cosine are instrumen-      be quartered by an internal divider. The voltage divider
tation amplifiers and can process current and voltage    is referenced to the VREFin reference source which is
signals; selection is made for all three tracks using    set by DCPOS. In order to use the input voltage range
UIN. Signal conditioning should be performed in the      of the input amplifier to its full capacity DCPOS should
order given in the following.                            be set to 1 in voltage divider mode.

UIN            Addr. 0x0A; bit 0                         TUIN            Addr. 0x0A; bit 3
Code  Function                                           Code   Function
0     I Mode: current inputs                             0      Not active
1     V Mode: voltage inputs                             1      Voltage divider active

                                                                Table 14: Input voltage divider

      Table 11: Signal mode                              Additionally, using CVREF the user can select whether
                                                         VREFin is the reference potential generated internally
                                                         or a voltage provided externally.

      Figure 8: Direction of current flow                CVREF           Addr. 0x0B; bit 4:3
                                                         Code   Function
                                                         00     Generated internally
                                                         01     Reserved
                                                         10     Internal VREFin() output to pin ACOS*
                                                         11     External ref. voltage supplied to pin ACOS
                                                         Note   *) No load permitted, buffer required.

Current Signals                                                       Table 15: VREF Source Selection
For current signals internal reference VREFin is
adapted to the input current polarity using DCPOS.       All other settings are to be carried out for each indi-
The input resistance is set using RIN (1:0). When        vidual track separately. A small x in the register name
selecting the input resistance the average potentials    stands for (M)aster, (S)egment and (N)onius respec-
SVDC and CVDC should be between 125 mV and               tively.
250 mV to obtain a reasonable offset calibration range.
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WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                           Rev D1, Page 24/59

Gain Adjustment                                               Offset Calibration
The gain is set in three stages. The gain range               When calibrating the offset the offset reference source
is first determined for sine and cosine using register        must first be selected using REFVOS (1:0). This set-
GR_x (2:0). Register GFC_x (4:0) can then be used             ting is valid for all three tracks. If VDC is selected
to finely adjust the gain of the cosine track. In the         as the offset reference SVDCx is the reference for the
final stage of the process the amplitude of the sine          sine track and CVDCx for the cosine. The VDC refer-
track is adapted to suit the cosine track using regis-        ence enables the offset calibration to be automatically
ter GFS_x (10:0). With differential input signals the         tracked dependent on the DC level of the input signal.
overall sine gain of one track is thus calculated as          If ACO is chosen as the offset reference the voltage at
GAINS_x = GR_x * GFS_x; the total cosine gain is then         pin ACOx, divided into 1/20, acts as a reference. This
GAINC_x = GR_x * GFC_x.                                       enables the offset to be calibrated dependent on the
                                                              supply voltage of the sensor.

GR_M                Addr. 0x00; bit 2:0
GR_S                Addr. 0x10; bit 2:0
GR_N                Addr. 0x20; bit 2:0
Code      Coarse gain
0         6.0
1         12.4
2         16.2
3         20.2
4         26.0
5         31.6
6         39.5
7         48.0

        Table 16: Gain range sine/cosine

GFC_M            Addr. 0x00; bit 7:3                          Figure 9: Principle offset calibration circuit with se-
GFC_S            Addr. 0x10; bit 7:3                                      lectable reference sources.
GFC_N            Addr. 0x20; bit 7:3
Code k
0x00                                                     k
0x01
0x02    Fine gain GFC = 6.25 31
...     1
0x1F    1.07
        1.13
        ...
        6.25

         Table 17: Gain factor cosine

                                                              REFVOS  Addr. 0x0A; bit 5:4
                                                              Code
                                                              0       Type of source
                                                              1
GFS_M            Addr. 0x02; bit 2:0                          2       Feedback of pin ACO REFVOS = V(ACOx)/20
                 Addr. 0x01; bit 7:0                          3
GFS_S            Addr. 0x12; bit 2:0                                  Reference V05       REFVOS = 0.5 V
                 Addr. 0x11; bit 7:0
GFS_N            Addr. 0x22; bit 2:0                                  Reference V025      REFVOS = 0.25 V
                 Addr. 0x21; bit 7:0
Code k                                                                Tracked source VDC  REFVOS = SVDCx,
0x000                                                      k                              CVDCx
0x001
0x002   Fine gain GFS = 6.25 1984                                     Table 19: Offset reference source
...     1
0x7FF   1.0009                                                Source VDC is to be used as reference for current
        1.0018                                                inputs. The average potentials of sine (SVDCx) and
        ...                                                   cosine (CVDCx) are determined by:
        6.6245
                                                              SVDCx = (1 - ks) V (PSi) + ks V (NSi)
           Table 18: Gain factor sine
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                                                                                      Rev D1, Page 25/59

and                                                       ORC_M              Addr. 0x06; bit 5:4
         CVDCx = (1 - kc) V (PCi) + kc V (NCi)        ORC_S              Addr. 0x16; bit 5:4
                                                          ORC_N              Addr. 0x26; bit 5:4
Using MPS_x (9:0) and MPC_x (9:0) ks and kc should        Code      Range
be configured in such a way that the AC fraction is min-  0         maxVOSC_x = 3 * REFVOS
imal with both voltages.                                  1         maxVOSC_x = 6 * REFVOS
                                                          2         maxVOSC_x = 18 * REFVOS
                                                          3         maxVOSC_x = 36 * REFVOS

MPS_M           Addr. 0x03; bit 4:0                                 Table 23: Offset range cosine
                Addr. 0x02; bit 7:3
MPS_S           Addr. 0x13; bit 4:0                       The achievable angle accuracy following interpolation
                Addr. 0x12; bit 7:3                       is affected by the internal signal strength and the offset
MPS_N           Addr. 0x23; bit 4:0                       calibration step width, depending on the set correction
                Addr. 0x22; bit 7:3                       range and reference source. By way of example these
Code   SVDC = (1 - ks) V (PSi) + ks V (NSi)           dependencies are shown in the following table, for half
0x000  ks = 0.3333                                        and full scale signal levels (FS means 6 Vpp).
0x001  ks = 0.3336
...    ...                                                Range     maxVOSC_x Cal. Step           Limitation Of
0x3FF  ks = 0.6666                                        x Source  maxVOSS_x Width (LSB)         Angle Accuracy
                                                                                                  @ 100 % (6 Vpp)
       Table 20: Intermediate voltage sine                                                        @ 50 % (3 Vpp)

MPC_M           Addr. 0x04; bit 6:0                       3 x 0.25 V 750 mV  732 V               none (>13 bit)
                Addr. 0x03; bit 7:5                       6 x 0.25 V 1.5 V   1465 V              none (>13 bit)
MPC_S           Addr. 0x14; bit 6:0                       6 x 0.5 V 3 V      4396 V
                Addr. 0x13; bit 7:5                       18 x 0.5 V 9 V     8789 V              none (>13 bit)
MPC_N           Addr. 0x24; bit 6:0                                                               none (>13 bit)
                Addr. 0x23; bit 7:5
Code   CVDC = (1 - kc ) V (PCi) + kc V (NCi)                                                  0.08, ca. 12 bit
0x000  kc = 0.3333                                                                                0.16, ca. 11 bit
0x001  kc = 0.3336
...    ...                                                                                        0.16, ca. 11 bit
0x3FF  kc = 0.6666                                                                                0.32, ca. 10 bit

                                                          Table 24: Offset calibration and influence on angle ac-
                                                                       curacy

                                                          The sine and cosine offsets are calibrated by a linear
                                                          voltage divider using OFS_x (10:0) and OFC_x (10:0).

       Table 21: Intermediate voltage cosine

The calibration range for the offset of sine and cosine   OFS_M              Addr. 0x06; bit 3:0
is dependent on the source selected by REFVOS and                            Addr. 0x05; bit 7:1
is set using ORS_x (1:0) and ORC_x (1:0). The offset      OFS_S              Addr. 0x16; bit 3:0
correction accuracy is influenced with the above.                            Addr. 0x15; bit 7:1
                                                          OFS_N              Addr. 0x26; bit 3:0
ORS_M           Addr. 0x05; bit 0                                            Addr. 0x25; bit 7:1
                Addr. 0x04; bit 7                         Code      OFS_x = OffsS_x*maxVOSS_x
ORS_S           Addr. 0x15; bit 0                         0x000     OffsS_x = 0
                Addr. 0x14; bit 7                         0x001     OffsS_x = -0.0009
ORS_N           Addr. 0x25; bit 0                         0x002     OffsS_x = -0.0019
                Addr. 0x24; bit 7                         ...       ...
Code   Range                                              0x3FF     OffsS_x = -1
0      maxVOSS_x = 3 * REFVOS                             0x400     OffsS_x = 0
1      maxVOSS_x = 6 * REFVOS                             0x401     OffsS_x = 0.0009
2      maxVOSS_x = 18 * REFVOS                            0x402     OffsS_x = 0.0019
3      maxVOSS_x = 36 * REFVOS                            ...       ...
                                                          0x7FF     OffsS_x = 1

       Table 22: Offset range sine                                  Table 25: Offset voltage sine
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WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

OFC_M            Addr. 0x08; bit 0                                                   Rev D1, Page 26/59
                 Addr. 0x07; bit 7:0
OFC_S            Addr. 0x06; bit 7:6    Phase Correction
                 Addr. 0x18; bit 0      The phase between sine and cosine is calibrated by
OFC_N            Addr. 0x17; bit 7:0    PH_x (9:0). With a phase error of 2.5 or more the am-
                 Addr. 0x16; bit 7:6    plitude and offset must be readjusted for a track reso-
Code             Addr. 0x28; bit 0      lution accuracy of 13 bits.
0x000            Addr. 0x27; bit 7:0
0x001            Addr. 0x26; bit 7:6    PH_M            Addr. 0x09; bit 2:0
0x002  OFC_x = OffsC_x*maxVOSC_x                        Addr. 0x08; bit 7:1
...    OffsC_x = 0                      PH_S            Addr. 0x19; bit 2:0
0x3FF  OffsC_x = -0.0009                                Addr. 0x18; bit 7:1
0x400  OffsC_x = -0.0019                PH_N            Addr. 0x29; bit 2:0
0x401  ...                                              Addr. 0x28; bit 7:1
0x402  OffsC_x = -1                     Code   Function
...    OffsC_x = 0                      0x000  +0
0x7FF  OffsC_x = 0.0009                 0x001  + 0.0204
       OffsC_x = 0.0019                 ...    ...
       ...                              0x1FF  + 10.396
       OffsC_x = 1                      0x200  -0
                                        0x201  - 0.0204
       Table 26: Offset voltage cosine  ...    ...
                                        0x3FF  - 10.396

                                               Table 27: Sine/cosine phase correction
iC-MN 25-BIT NONIUS ENCODER                                                                         Rev D1, Page 27/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

ANALOG PARAMETERS

Signal Level Controller                                     ACOC_M(4:0)       Addr. 0x0C; bit 4:0
By tracking the sensor's power supply via the con-
trolled current sources (outputs ACOM, ACOS and             Code       Setpoint
ACON) iC-MN can keep the sine/cosine track signals
for the ensuing sine-to-digital converter constant re-      0x00       3.125% * Imax(ACOM)
gardless of temperature and aging effects.                  0x01       6.25% * Imax(ACOM)
                                                            ...        ...
When adjusting the signal conditioning a constant cur-
rent source is used in place of the controlled current      0x1E       96.875% * Imax(ACOM)
source, the set current of which can be adjusted using      0x1F       100% * Imax(ACOM)
ACOR_M(6:0) or ACOR_x(5:0) (x = S, N). This current
must be so low as to leave enough reserve for tem-             Table 30: Current source setpoint, ACOM output
perature and aging effects and ensure that no unnec-
essary power dissipation is generated. However, the         ACOT_S(7:6)       Addr. 0x1D; bit 0
source current may not be too low so as to permit a
better signal contrast and improved signal to noise ra-                       Addr. 0x1C; bit 7
tio. Using this current the signal calibration can then be
performed so that the sine/cosine signals at the sine-      ACOT_N(7:6)       Addr. 0x2D; bit 0
to-digital converter have a (differential) value of 6 Vpp
in their calibrated state. Once calibration has proved                        Addr. 0x2C; bit 7
successful the signal level controller can be activated.
                                                            Code       Operating mode

                                                            00         Quadratic regulation active

                                                            01         Sum regulation active

                                                            10         Constant current source mode

                                                            11         Not permitted

                                                            Table 31: Controller op. mode, ACOS/ACON outputs

There are three integrated signal level control units in    ACOR_S(5)         Addr. 0x1C; bit 5
iC-MN, all of which are powered by VACO. It is thus
possible to regulate each track individually or, in opti-   ACOR_N(5)         Addr. 0x2C; bit 5
cal systems with an LED, for example, all three tracks
using the master signal level controller. If the control    Code       Current range Imax(ACOS), Imax(ACON)
unit's working range is exceeded, an error is gener-
ated.                                                       0          5 mA

                                                            1          10 mA

                                                            Table 32: Current source range, ACOS/ACON outputs

ACOT_M(8:7)  Addr. 0x0D; bit 0

             Addr. 0x0C; bit 7                              ACOC_S(4:0)       Addr. 0x1C; bit 4:0

Code  Operating mode                                        ACOC_N(4:0)       Addr. 0x2C; bit 4:0

00    Quadratic regulation active*                          Code       Setpoint

01    Sum regulation active                                 0x00       3.125% * Imax(ACOS, ACON)
                                                            0x01       6.25% * Imax(ACOS, ACON)
10    Constant current source mode                          ...        ...

11    Not permitted

*) Quadratic regulation of V()scq =                         0x1E       96.875% * Imax(ACOS, ACON)
p(V (PSOUT - V (NSOUT ))2 + (V (PCOUT - V (NCOUT ))2        0x1F       100% * Imax(ACOS, ACON)

    Table 28: Controller op. mode, ACOM output              Table 33: Current source setpoint, ACOS/ACON out-
                                                                         put

ACOR_M(6:5)  Addr. 0x0C; bit 6:5

Code  Current range Imax(ACOM)

00    5 mA

01    10 mA

10    25 mA

11    50 mA

    Table 29: Current source range, ACOM output
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                   Rev D1, Page 28/59

Bias Current Source                                        required warning temperature Tw, temperature coef-
The calibration of the bias current source in operation    ficients TCs and TCth (see Electrical Characteristics,
mode TWIB or TEIB is prerequisite for adherence to
the given electrical characteristics and also instrumen-   Section C) and measurement value VTSw(Tcurr) are
tal in the determination of the chip timing (e.g. SCL      entered into this calculation:
clock frequency). For the calibration of source IBP to
its target value of 200 A the voltage across the 5 k      VTth(T curr)  =     VTSw(T curr) + TCs (Tw - T curr)
measurement resistor has to be adjusted to 1 V.
                                                                                               TCth
                                                                            1  +  1+TCth(Tcurr -T norm)    (Tw  -  Tcurr )

CFGIBP         Addr. 0x0D; bit 4:1
Code k
0x0     IBP      31
0x1            31-k
...                                                        The reference temperature Tnorm is 27 C. Activation
0xF     100.00 %                                           threshold voltage VTth(Tcurr) is provided for a high
                                                           impedance measurement (10 M) at output pin T0 and
        103.3 %                                            must be set by programming CFGTA(4:0) to the calcu-
                                                           lated value.
        ...

        193.7 %

Table 34: Bias current source calibration

                                                           CFGTA              Addr. 0x0E; bit 1:0

                                                           Code k             Addr. 0x0D; bit 7:5
                                                           0x00
               iC-MN                                       0x01    VTth        100+5k
                                                           ...                   100
                                                IBP        0x1F
                                    DIR                            100 %

Param          Code Op. Mode                                       105 %

TRACMODE 0x0                                 R       V             ...
CALMODE 0x5                               5k
                           TWIB                                    255 %
                      0x6  TEIB

                                    GNDA                   Table 35: Calibration of temperature monitoring

               Figure 10: Measurement circuit              Signal Noise Filters
                                                           iC-MN has a noise filter for both the analog output
Temperature Sensor                                         drivers and the sine-to-digital converter. These filters
As regards temperature two settings can be made; ei-       can be activated by ENF.
ther a temperature threshold for an excessive tempera-
ture warning or an excessive temperature error can be      ENF(0)           Addr. 0x0E; bit 1
set. The excessive temperature error and warning are       Code    Function
coupled to one another (see Characteristics C07). Cal-     0       Disabled
ibration of the excessive temperature warning in cali-     1       Sin/Cos Output driver noise filter activated
bration mode TWIB is described by way of example.
                                                           Table 36: Noise filter for the output drivers
To set the required warning temperature Tw the tem-
perature sensor voltage VTSw(Tcurr) at which the warn-     ENF(1)           Addr. 0x0E; bit 2
ing is generated is first determined. Tcurr is the actual  Code    Function
temperature. To this end a voltage ramp from VDD           0       Disabled
towards GND is applied to pin T1 until pin NERR in-        1       S/D Conversion noise filter activated
dicates the error message. The necessary activation
threshold voltage VTth(Tcurr) is then calculated. The      Table 37: Noise filter for the sine-to-digital converter
iC-MN 25-BIT NONIUS ENCODER                                                                        Rev D1, Page 29/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

SINE-TO-DIGITAL CONVERSION MODES

iC-MN has two principle modes of operation. In no-       Internal Bit Lengths
nius modes 2 or 3 tracks are combined by a nonius        The used bit length is set for the master, segment
calculation with synchronization; in multiturn modes     and nonius tracks using registers UBL_M, UBL_S and
the up to 3 tracks are combined to form an absolute      UBL_N. From these used bits the internal singleturn
word via gear box code synchronization.                  data word is then generated, for which purpose syn-
                                                         chronization bits are used. The bit lengths used
The used and synchronization bit lengths (parameters     for synchronization can be set separately via register
UBL_x and SBL_x) are selectable for both operating       SBL_S for the segment track and register SBL_N for
modes; in multiturn modes it is also possible to output  the nonius track. Limitations governing the settable bit
unsynchronized data from all tracks.                     lengths are summarized in Table 41.

With both principle operating modes iC-MN offers var-    UBL_M                Addr. 0x3B; bit 5:2
ious sine-to-digital conversion modes. With a data re-   Code        Bit length master
quest via the I/O interface this determines:             0x00        0
                                                         0x01..0x03  not permitted
    The sample time and thus the "age" of the output   0x04        4
       data                                              ...         ...
                                                         0x0D        13
    The necessary processing time prior to genera-
       tion of the output data word.                                 Table 38: Bit length master

                                                         UBL_S                Addr. 0x3C; bit 1:0
                                                                              Addr. 0x3B; bit 7:6
                                                         UBL_N                Addr. 0x3D; bit 0
                                                                              Addr. 0x3C; bit 7:5
                                                         Code        Used bit length
                                                         0x00        0
                                                         ...         ...
                                                         0x0D        13

                                                         Table 39: Used bit length for segment and nonius

                                                         SBL_S                Addr. 0x3C; bit 4:2
                                                         SBL_N                Addr. 0x3D; bit 3:1
                                                         Code        Synchronization bit length
                                                         0x00        0
                                                         ...         ...
                                                         0x04        4

                                                         Table 40: Synchronization segment and nonius

                                                         Track       Count of bits processed  Possible bit count P
                                                         Master      UBL_M                    0, 4..13
                                                         Segment     UBL_S+SBL_S              0, 4..13
                                                         Nonius      UBL_N+SBL_N              0, 4..13

                                                         Table 41: Possible bit counts for
                                                                      UBL_M and UBL_x+SBL_x
iC-MN 25-BIT NONIUS ENCODER                                   Rev D1, Page 30/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

S/D CONVERSION with NONIUS CALCULATION

For the nonius modes iC-MN has a flash counter which          Output Data Verification
counts the zero crossings of the master track. When           It is possible to verify the counted period when a non-
the system is started this flash counter is preloaded         ius calculation has been completed. Possible settings
with the absolute period information which has been           include:
most recently calculated using the nonius and segment
tracks (or only the nonius track).                               1. No verification of counted periods

The output data word always is the flash counter value           2. Frequency-dependent verification of counted pe-
synchronized with the master track. Furthermore, it is               riods. Exceeding the maximum master track sig-
possible to output synchronized singleturn and multi-                nal frequency set by FRQ_TH (see Table 46) dis-
turn position data which can be set using the parame-                ables the flash counter verification versus nonius
ter MODE_MT (see page 46).                                           calculation. If the limit is again undershot, future
                                                                     conversions are again verified.
MODE_ST  Addr. 0x3D; bit 7:4
                                                                 3. Period verification versus nonius calculation is al-
Operation modes with nonius calculation (Nonius Modes)               ways enabled and executed with each conver-
                                                                     sion.
Code     Description
                                                              Op. Mode Descriptions Of Nonius Modes
         Data outp. following S/D conversion of master track
                                                              MODE_ST Codes 0x00, 0x01, 0x02
0x00     Period verification disabled                         With this mode the processing time is largely deter-
                                                              mined by the conversion time of the master track. The
0x01     Frequency-dependent period verification              conversion procedure is as follows:

0x02     Period verification enabled                             1. A data readout request triggers the conversion of
                                                                     all selected tracks
         Data output following S/D conversion of all tracks
                                                                 2. Following conversion of the master track: syn-
0x03     Frequency-dependent period verification                     chronization with the internal flash counter and
                                                                     output of the synchronized postion value
0x04     Period verification enabled
                                                                 3. During data readout: conversion of the remaining
         Zero-delay data output: result of previously                tracks and nonius calculation
         triggered S/D conversion
                                                                 4. Generation of NON_CTR with the next data read-
0x05     Period verification disabled                                out cycle

0x06     Frequency-dependent period verification

0x07     Period verification enabled

         Zero-delay data output: last result of background
         S/D conversion (asynchronous)

0x08     Period verification disabled

0x09     Frequency-dependent period verification

0x0A     Period verification enabled

         Zero-delay data output: last result of S/D
         conversion triggered by pin T3

0x0B     Period verification enabled

Notes    On changing parameter MODE_ST during
         operation command SOFT_RES should be issued.

         Modes 0x08, 0x09, 0x0A are not permitted during
         calibration via Op.Mode's ANA_x oder DIGx_x.

         Table 42: Nonius modes                               MODE_ST Codes 0x03, 0x04
                                                              The processing time is largely determined by the sum
                                                              of the conversion time of the tracks for conversion. The
                                                              conversion procedure is as follows:

                                                              1. A data readout triggers the complete conversion
                                                                  of the set tracks

                                                              2. Following conversion of the master track: syn-
                                                                  chronization with the internal flash counter

                                                              3. Following conversion of the remaining tracks: no-
                                                                  nius calculation and generation of NON_CTR
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                    Rev D1, Page 31/59

   4. Transmission of the synchronized position value.     Principle PPR And Bit Length Dependencies
       The transmitted NON_CTR counts as part of the       With a nonius system with three tracks UBL_M must be
       current conversion.                                 set so that it is at least as large as the maximum value
                                                           of MAX(UBL_S+SBL_S, UBL_N+SBL_N). If only two
MODE_ST Codes 0x05, 0x06, 0x7                              tracks are used, UBL_S and SBL_S must be set to
The processing time is low as "old" data is transmitted,   zero. UBL_M must then at least match the maximal
the time of sampling is, however, known (NB: The data      value of MAX(UBL_N+SBL_N).
from the first readout is invalid following a SOFT_RES).
The conversion procedure is as follows:                    The necessary number of signal periods per revolution
                                                           for the individual tracks is then determined by the se-
   1. With a data readout: immediate transmission of       lected used bit lengths:
       the data from the last readout cycle including the
       relevant NON_CTR                                    Track       Required signal periods
                                                           Master      2UBL_S+UBL_N
   2. With a data readout: start of a new conversion       Segment     2UBL_S+UBL_N - 2UBL_N
       and providing of data for the next data readout     Nonius      2UBL_S+UBL_N - 1
       cycle. NON_CTR is output directly at the NERR
       pin.

MODE_ST Codes 0x08, 0x09, 0xA                              The following tables show the possible settings and
The processing time is low and the time of sampling        required number of signal periods. The total physi-
not precisely known. The conversion procedure is as        cal angle resolution in nonius mode is obtained from
follows:                                                   the sum of UBL_M+UBL_S+UBL_N. At the same time
                                                           the bit lengths set for synchronization determine a limit
   1. Regardless of the data readout: permanent            up to which a nonius calculation is possible. This limit
       background conversion                               is given in Table 45 as the maximum tolerable phase
                                                           deviation which may occur between the segment and
   2. With a data readout: transmission of current         master track or nonius and master track (with reference
       data. Each NON_CTR is output directly at the        to the electrical 360 period of the master signal).
       NERR pin. In data transmission a NON_CTR er-
       ror is only signaled when the error occurs during   Bits/Track      Signal periods/Turn      Physical
       the relevant nonius calculation.
                                                                                                    resolution a)
MODE_ST Code 0x0B
This mode can be used in systems in which sampling         UBL_S UBL_N Master Segm. Nonius min b) max
must be synchronized to a frequency determined ex-
ternally and independent of the data readout cycles.       2        2      16  12               15  2+2+4 2+2+13
The conversion procedure is as follows:
                                                           3        2      32  28               31  2+3+5 2+3+13
   1. A conversion with nonius synchronization is trig-
       gered via pin T3. NON_CTR is output directly at     3        3      64  56               63  3+3+5 3+3+13
       the NERR pin.
                                                           4        3      128 120 127 3+4+6 3+4+13
   2. With a data readout the most recent conversion
       data triggered by pin T3 is transmitted including   4        4      256 240 255 4+4+6 4+4+13
       the relevant NON_CTR.
                                                           5        4      512 496 511 4+5+7 4+5+13

                                                           5        5      1024 992 1023 5+5+7 5+5+13

                                                           6        5      2048 2016 2047 5+6+8 5+6+13

                                                           6        6      4096 4032 4095 6+6+8 6+6+13

                                                           a) For configuration of the output data length, see Table 51
                                                           b) For the minimum data length SBL_x = 0x02 is assumed

                                                              Table 43: Settings for 3-track nonius mode

                                                           Bits/Track Signal periods/Turn Physical resolution a)

                                                           UBL_N Master Nonius min b)               max

                                                           4           16  15      4+6              4+13

                                                           5           32  31      5+7              5+13

                                                           6           64  63      6+8              6+13

                                                           a) For configuration of the output data length, see Table 51
                                                           b) For the minimum data length SBL_x = 0x02 is assumed

                                                              Table 44: Settings for 2-track nonius mode
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                   Rev D1, Page 32/59

UBL_N/  SBL_N/  Permissible Max. Phase Deviation             Digital Frequency Monitoring
UBL_S   SBL_S   [given in degree per signal period of 360]  iC-MN features an integrated frequency monitoring cir-
2       2       +/- 22.5                                    cuit for the master track. A signal frequency warning
        3       +/- 33.75                                   threshold can be configured by FRQ_TH.
3       4       +/- 39.38
        2       +/- 11.25                                   FRQ_TH           Addr. 0x43; bit 7:6
4       3       +/- 16.88                                   Code    Warning Threshold
        4       +/- 19.69                                   00      7.625 kHz
5       2       +/- 5.63                                    01      31.25 kHz
        3       +/- 8.44                                    10      62.5 kHz
6       4       +/- 9.84                                    11      125 kHz
        2       +/- 2.81
        3       +/- 4.22                                    Table 46: Signal frequency monitoring
        4       +/- 4.92
        2       +/- 1.41                                    FRQ_TH is used by the frequency-dependent period
        3       +/- 2.11                                    verification feature available for nonius modes (see
        4       +/- 2.46                                    MODE_ST = 0x01, 0x03, 0x06 and 0x09).

Table 45: Tolerable phase deviation for the master ver-      The following applies to all modes with nonius synchro-
             sus the nonius or segment track (with refer-    nization: if the frequency of the master track is too high
             ence to 360, electrical)                       at power on, FRQ_STUP and FRQ_WDR remain set
                                                             until the period verification was successful below the
The synchronization principle is summarized in Figure        frequency warning threshold. In nonius modes without
11, where  represents the digitized angle of the rele-       an enabled period verification it must be observed that
vant track.                                                  FRQ_STUP remains permanently set and can only be
                                                             reset by SOFT_RES when the warning threshold is un-
                                                             dershot.

Figure 11: Principle of nonius mode synchroniza-
              tion
iC-MN 25-BIT NONIUS ENCODER                                    Rev D1, Page 33/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

S/D CONVERSION with MULTITURN SYNCHRONIZATION

In multiturn modes the output data word always                 Op. Mode Descriptions Of Multiturn Modes
matches the current converted and synchronized track
data. For 1 to 3 selected tracks parameters SBL_S and          MODE_ST Code 0x0C
SBL_N adjust the gear box synchronization, whereas             The processing time is largely determined by the sum
the selected used bit lengths (UBL_x) determine the            of the conversion time of the configured tracks. Proce-
reduction ratio required for the multiturn gear box:           dure of conversion:

Synchronization           Gear reduction                          1. A data readout request triggers the complete
                                                                      conversion of the set tracks
Master track  Singleturn              2UBL_M
                                                                  2. Gear box synchronization
Segment track  Master track 2UBL_S                                3. Transmission of the output data

Nonius track  Segment track 2UBL_N                             MODE_ST Code 0x0D
                                                               The processing time is low as "old" data is transmitted,
One limitation in multiturn mode is that neither an ex-        the time of sampling is, however, known. The conver-
ternal multiturn can be configured nor counted mul-            sion procedure is as follows:
titurn data output. Parameters MODE_MT and M2S
must be set to 0. Figure 12 shows the synchronization
principle, where  represents the digitized angle of the
relevant track.

                                                               1. With a data readout: immediate transmission of
                                                                   the data from the last readout cycle

                                                               2. With a data readout: start of a new conversion
                                                                   and providing of data for the next readout cycle.

                                                               NB: The data from the first readout is invalid following
                                                               a SOFT_RES.

Figure 12: Principle of multiturn synchronisation              MODE_ST Code 0x0E
                                                               The processing time is low and the time of sampling
MODE_ST          Addr. 0x3D; bit 7:4                           not precisely known. The conversion procedure is as
                                                               follows:
Operation modes with multiturn synchronization (MT Modes)
                                                                  1. Regardless of the data readout: permanent
Code     Description                                                  background conversion

         Data output following S/D conversion of all tracks       2. With a data readout: transmission of current
                                                                      data.
0x0C     with MT synchronization configured via SBL_x
                                                               MODE_ST Code 0x0F
         Data output: result of previously triggered S/D       This mode can be used in systems which require that
         conversion                                            asynchronous sampling is independent of the data
                                                               readout timing. The conversion procedure is as fol-
0x0D     with MT synchronization configured via SBL_x          lows:

         Data output: last result of background S/D               1. A conversion is triggered via pin T3, if applicable
         conversion (asynchronous)                                    with gear box code synchronization.

0x0E     with MT synchronization configured via SBL_x             2. With a data readout the most recent output data
                                                                      triggered by pin T3 is transmitted.
         Data output: last result of S/D conversion triggered
         by pin T3

0x0F     with MT synchronization configured via SBL_x

Notes    On changing parameter MODE_ST during
         operation command SOFT_RES should be issued.

         Table 47: Multiturn modes
iC-MN 25-BIT NONIUS ENCODER                                    Rev D1, Page 34/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

S/D CONVERSION with DIRECT OUTPUT

iC-MN functions as a simultaneous sampling, 3-                 Op. Mode Descriptions Of Direct Output Modes
channel sine-to-digital converter when the multiturn
modes are selected with deactivated synchronization.           MODE_ST Code 0x0C
When SBL_S = 0 and SBL_N = 0 no track synchro-                 The processing time is largely determined by the sum
nization takes place; the data from all three tracks is        of the conversion time of the configured tracks. The
queued up for output without any further processing.           conversion procedure is as follows:

                                                               1. A data readout request triggers the complete
                                                                   conversion of the set tracks

                                                               2. Transmission of the output data

Figure 13: Principle of simultaneous sampling, 3-              MODE_ST Code 0x0D
              channel S/D conversion with direct data          The processing time is low as "old" data is transmitted,
              output                                           the time of sampling is, however, known (NB: The data
                                                               from the first readout is invalid following a SOFT_RES).
MODE_ST  Addr. 0x3D; bit 7:4                                   The conversion procedure is as follows:

Direct output via MT modes with deactivated                       1. With a data readout: immediate transmission of
synchronization                                                       the data from the last readout cycle

Code     Description                                              2. With a data readout: start of a new conversion
                                                                      and providing of data for the next readout cycle.
         Data output following S/D conversion of all tracks;
                                                               MODE_ST Code 0x0E
0x0C     synchronization disabled (SBL_x = 0)                  The processing time is low and the time of sampling
                                                               not precisely known. The conversion procedure is as
         Data output: result of previously triggered S/D       follows:
         conversion;
                                                                  1. Regardless of the data readout: permanent
0x0D     synchronization disabled (SBL_x = 0)                         background conversion

         Data output: last result of background S/D               2. With a data readout: transmission of current
         conversion (asynchronous);                                   data.

0x0E     synchronization disabled (SBL_x = 0)                  MODE_ST Code 0x0F
                                                               This mode can be used especially for resolver sys-
         Data output: last result of S/D conversion triggered  tems, in which 1 to 3 channels need to be sampled in
         by pin T3;                                            synchronism with a specific carrier frequency. An ex-
                                                               ternal trigger signal supplied to pin T3 takes over the
0x0F     synchronization disabled (SBL_x = 0)                  sampling control and thus decouples it from the data
                                                               readout timing. The conversion procedure is as fol-
Notes    On changing parameter MODE_ST during                  lows:
         operation command SOFT_RES should be issued.

       Table 48: MT modes used for direct output

                                                               1. A conversion is triggered by pin T3

                                                               2. With a data readout the most recent output data
                                                                   triggered by pin T3 is transmitted.
iC-MN 25-BIT NONIUS ENCODER                                                                                             Rev D1, Page 35/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

TRACK OFFSET CALIBRATION

Depending on the track resolution the offset values of                            SPO_N            Addr. 0x3B; bit 1:0
the nonius and segment tracks (POV = Phase-Offset-                                                 Addr. 0x3A; bit 7:0
Value) must be justified to the left in the SPO_N and                             SPO_S            Addr. 0x39; bit 7:5
SPO_S registers. These offsets are added to the con-                              0x0000           Addr. 0x39; bit 4:0
version result of each track prior to synchronization                             ...              Addr. 0x38; bit 7:0
and are instrumental in calibrating the track.                                    0x1FFF
                                                                                          Track Offset

                 datalength defined by UBL_x+SBL_x

                                                                                  Table 49: Track offsets for nonius and segment

SPO_x MSB                                            LSB   0  0  0
register: POV_x                                     POV_x

S: ADR 0x39, bit 4                                            S: ADR 0x38, bit 0  Note: For nonius synchronization (see MODE_ST) it is
N: ADR 0x3B, bit 1                                            N: ADR 0x39, bit 5  important that the used tracks within the 2UBL_S+UBL_N
                                                                                  master track periods have a shared zero crossing
                 Figure 14: SPO_x (x=S,N)                                         once. With SPO_S or SPO_N the segment and nonius
                                                                                  tracks can be shifted to the master track accordingly.
iC-MN 25-BIT NONIUS ENCODER                                                                           Rev D1, Page 36/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

I/O INTERFACE

Protocol                                                     TOS         Addr. 0x4C; bit 1:0
iC-MN can transmit position data according to the SSI        Code
protocol where both data length and error messag-            00     Timeout tout                  Internal clock counts
ing are configurable. The selected mode of opera-            01
tion for sine-to-digital conversion can limit the permissi-  10     typ. 16 s                    31-32
ble SSI clock frequency (see Operating Conditions on         11
page 15). The highest possible SSI clock frequency           Notes  typ. 8 s                     15-16
of 4 MHz is permissible for converter modes with an
immediate data output.                                              typ. 2 s                     3-4

                                                                    typ. 1 s                     1-2

                                                                    One  clock  count  is  equal  to   4    (see  Char.  A01)
                                                                                                      fosc

                                                                         Table 50: Timeout

Figure 15: Example of SSI line signals

Output Data Length                                           DL_ST           Addr. 0x3E; bit 4:0
For singleturn data lengths (DL_ST) which are less           Code   Bit count
than 13 bits the SSI data word is zero filled. The op-       0x00   8 bit plus zeroes (+1 error bit)*
tional error bit is always the final bit of the data word.   ...    ...
                                                             0x05   13 bit (+1 error bit)*
If enabled by M2S, multiturn data is always transmitted      ...    ...
upfront the singleturn data. The format option Gray or       0x11   25 bit (+1 error bit)*
binary code covers the MT and ST data word in its en-               Bit counts listed below are valid only for multiturn
tirety; filled in zeros and the error bit remain untouched.  0x12   synchronization mode (s.P. 30 ff.)
                                                             ...    26 bit (+1 error bit)*
The output bit count is determined by parameters             0x19   ...
DL_ST, M2S and ESSI:                                         0x1A   33 bit (+1 error bit)*
                                                             Notes  39 bit (+1 error bit)*
max(13, DL_ST+ESSI) + MT bits                                       *) When enabled by ESSI = 1

Example: DL_ST = 0 (8 Bit); ESSI = 1.                                  Table 51: ST Data length

Result: 8 bits of data + 4 zeros + 1 error bit are trans-    M2S             Addr. 0x3F; bit 2:1
mitted = 13 bits of data.                                    Code   Function
                                                             00     no output
                                                             01     MT data output of lowest 4 bits
                                                             10     MT data output of lowest 8 bits
                                                             11     Complete output, MT bit count following DL_MT

                                                                    Table 52: MT Data output
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

Output Options                                    RSSI                                Rev D1, Page 37/59
                                                  Code
ESSI               Addr. 0x3F; bit 5              0               Addr. 0x3F; bit 4
Code      Error bit output                               Ring operation
0         Not included                            1      Normal output
1         Error bit enabled                       Notes  If the clock count exceeds the data length, zero bits
                                                         are supplied.
                  Table 53: Error bit                    Ring operation
                                                         When enabling RSSI with the BiSS C protocol, pin
                                                         SLI reads in data to be output via SLO.

                                                            Table 55: Ring operation

GRAY_SCD        Addr. 0x3F; bit 7                 The behavior of the output data depending on the
                                                  sense of rotation can be altered using pin DIR or via
Code      Data format                             register DIR. Both signals are EXOR-gated and switch
                                                  output data from increasing to decreasing values or
0         Binary coded                            vice versa.

1         Gray coded

   Table 54: Data format (covers MT and ST data)

                                                  DIR             Addr. 0x3D; bit 6
                                                  Code   Code direction
                                                  0      Not inverted
                                                  1      Inverted

                                                         Table 56: Code direction up/down
iC-MN 25-BIT NONIUS ENCODER                                                                        Rev D1, Page 38/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

I/O INTERFACE with EXTENDED FUNCTIONS

Protocol                                                  NBISS           Addr. 0x3F; bit 3
For the fast and safe transmission of converter data iC-  Code   Protocol
MN's serial I/O interface has a BiSS C protocol which     0      BiSS C protocol (NC_BiSS = 0, RSSI = 1)
enables bidirectional register communication without      1      Advanced SSI protocol (NC_BiSS = 0)
changing the permanent cyclic data output. In order to    1      SSI protocol (NC_BiSS = 1)
simplify master implementation at the control unit end
this protocol does not utilize multicycle data.           TOS      Table 57: Interface protocol
                                                          Code
Alternatively, an advanced SSI protocol can be se-        00          Addr. 0x4C; bit 1:0
lected which permits unidirectional register communi-     01
cation for the transferral of parameters from the master  10     Timeout tout                  Internal clock counts
to the slave iC-MN.                                       11
                                                          Notes  typ. 16 s                    31-32

                                                                 typ. 8 s                     15-16

                                                                 typ. 2 s                     3-4

                                                                 typ. 1 s                     1-2

                                                                 One  clock  count  is  equal  to   4    (see  Char.  A01)
                                                                                                   fosc

                                                                      Table 58: Timeout

Figure 16: Example of line signals for BiSS C protocol

Figure 17: Example of line signals for Advanced SSI protocol
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                        Rev D1, Page 39/59

Output Data Length                                              The code direction of the output data word can be al-
The output bit count is derived from the parameters             tered using pin DIR or register DIR. Both signals are
DL_ST, M2S and DL_MT. In accordance with the se-                EXOR-gated and together comprise the internal direc-
lected protocol two additional bits for the error and           tion of rotation signal.
warning messages are always transmitted.
                                                                DIR                Addr. 0x3D; bit 6
The output bit length for singleturn data can be set in-        Code      Direction of rotation
dependent of the internal converter resolution. For bit         0         Not inverted
lengths which exceed the internal word length the data          1         Inverted
following the LSB is zero filled. If enabled by M2S mul-
titurn data is always transmitted before singleturn data.                Table 62: Inversion of code direction

DL_ST              Addr. 0x3E; bit 4:0                          For reasons of data security iC-MN provides fixed CRC
Code      Bit count                                             polynomials (see Table 63). The CRC start value can
0x00      8 bit +2 bit for E/W                                  be freely selected, thus enabling a PLC to clearly allo-
...       ...                                                   cate data to the source (for safety applications). Reg-
0x05      13 bit +2 bit for E/W                                 ister communication can be optionally blocked by pa-
...       ...                                                   rameter NC_BiSS.
0x11      25 bit +2 bit for E/W
          Bit counts listed below are valid only for multiturn  Data      CRC       Polynomial          Calculation
0x12      synchronization mode (see P. 30)                      Channel   HEX Code                      Start Value
...       26 bit +2 bit for E/W                                                     x6+x1+x0
0x19      ...                                                   SCD       0x43      x4+x1+x0            see CID_SCD
0x1A      33 bit +2 bit for E/W                                 CDM, CDS  0x13                          0x0
          39 bit +2 bit for E/W
                                                                          Table 63: BiSS CRC polynomials

          Table 59: ST Data length                              CID_SCD            Addr. 0x4C; bit 7:4
                                                                Code      CRC start value SCD
M2S                Addr. 0x3F; bit 2:1                          0x00
Code      Function                                              ...       CID_SCD
00        No output                                             0x0F
01        MT data output of lowest 4 bits
10        MT data output of lowest 8 bits                                 Table 64: CRC start value for SCD
11        Complete output, MT bit count following DL_MT

             Table 60: MT Data output                           NC_BISS            Addr. 0x43; bit 2
                                                                Code
Output Options                                                  0         Function
The Gray or binary code format option covers the sin-           1
glecycle word in its entirety (MT and ST data); only                      BiSS C register communication enabled
filled in zeros and the error and warning bits remain           Notes
unaltered.                                                                Communication disable
                                                                          (no execution of commands, no access to RAM or
                                                                          EEPROM

                                                                          If the device setup and a set communication disable
                                                                          NC_BiSS are to be stored to the EEPROM, the
                                                                          preset function can be triggered at pin PRES.

GRAY_SCD  Addr. 0x3F; bit 7                                               Table 65: Communication disable

Code      Data format

0         Binary coded

1         Gray coded

   Table 61: Data format (covers MT and ST data)
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

Safety Application Settings                              ELC                                   Rev D1, Page 40/59

It is possible to transmit a life counter value in the sen- Code           Addr. 0x3F; bit 6
                                                                  Function (only with BiSS C protocol)
sor data for safety applications. When the life counter 0         Life counter not active
                                                                  Life counter enabled
is activated, a 6-bit counter value is transmitted in the 1
                                                                       Table 66: Life counter
sensor data which is incremented with each new sen-

sor data readout. The life counter has a range of 1 to

64.

     Figure 18: Example of line signals for BiSS C protocol with life counter

Busy Register                                            the two slaves. Should the busy register not be suffi-
iC-MN has a 16-bit busy register. If, for example, two   cient, i.e. should iC-MN need longer to convert data
identically configured iC-MNs are connected up to the    than the subsequent slave, iC-MN generates the start
BiSS master as slaves in a chain, with the help of the   bit and marks the data it has output as faulty. This en-
busy register an internal clock jitter can be avoided    sures that the data of the ensuing slave is not lost.
which could lead to different data conversion times for
iC-MN 25-BIT NONIUS ENCODER                                                                 Rev D1, Page 41/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

CONFIGURATION OF DIGITAL DRIVER OUTPUTS

The digital outputs SLO and NSLO can be used as ei-     DSC            Addr. 0x48; bit 1:0
ther a push-pull, lowside or highside driver. The mode  Code  Short-circuit current
of operation is determined by DTRI. The driving capa-   00    50 mA
bility is set via the short-circuit current parameter.  01    20 mA
                                                        10    4 mA
In order to meet RS422 specifications a short-circuit   11    1.2 mA
current of 50 mA should be selected as well as to re-
duce the internal power dissipation. The driving ca-          Table 68: Driver short-circuit current
pability can be reduced when external line drivers are
used.                                                   DSR           Addr. 0x48; bit 5:4
                                                        Code
                                                              Slew rate  Permissible
                                                        00               transmission frequency
In order to reduce crosstalk and to improve EMC the     01
slew rate can be selected to suit the line length. If   10    10 ns      10 MHz max.
the edge steepness is reduced to 300 ns the maxi-       11
mum permissible transmission frequency is limited to          30 ns      3 MHz max.
ca. 300 kHz if RS422 specifications are to be adhered
to.                                                           100 ns     1 MHz max.

                                                              300 ns     300 kHz max.

                                                              Table 69: Driver slew-rate

DTRI           Addr. 0x48; bit 3:2
Code  Operating mode
00    Push-pull operation
01    Highside driver mode (P channel open drain)
10    Lowside driver mode (N channel open drain)
11    Not permitted

      Table 67: Driver output mode
iC-MN 25-BIT NONIUS ENCODER                                                             Rev D1, Page 42/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

COMMAND and STATUS REGISTERS

Execution Of Internal Commands                              command can be used for SSI encoders to later enable
The command register at address 0x77 can be ac-             parameterization, for example.
cessed fully independent of the internal state of op-
eration. Depending on the data value written to this        Execution Of Protocol Commands
register the execution of an implemented command is         iC-MN supports selected BiSS C protocol commands:
triggered.

MN_CMD  Addr. 0x77; bit 2:0                  W              CMD      Selected address   Broadcast address
Code                                                                 (IDS > 0x00)       (IDS = 0x00)
0x0     Command      Description                            10
                                                            11       Execute SOFT_PRES  -
0x1     SOFT_RES     Soft reset                                      Execute CRC_CHECK  -
0x2                  (new startup using
0x3                  internal config. data)                      Table 71: Implemented protocol commands
0x4
        WRITE_CONF   Transfers internal config.
...0xF               data to the EEPROM
                                                            Automatic Reset Function
        SOFT_PRES    Calls preset routine                   AUTORES can be used to set whether the command
                                                            SOFT_RES is automatically generated or not if the er-
        CRC_CHECK    CRC verification of the                ror AM_MIN occurs.
                     internal config. data

        TOG_BISS     Temporal toggle of
                     interface protocol:
                     BiSS C  SSI                            AUTORES           Addr. 0x44; bit 1:0
                                                            Code     Function
        No function                                         00       No automatic reset
                                                            01       SOFT_RES after error AM_MIN, timeout 8 ms
        Table 70: Implemented commands                      10       SOFT_RES after error AM_MIN, timeout 16 ms
                                                            11       SOFT_RES after error AM_MIN, timeout 32 ms
The command SOFT_RES resets internal state ma-
chines, counters, and the status registers. The config-              Table 72: Automatic reset function
uration RAM is not reset here. During the command
execution a write access to the configuration RAM is        For as long as the amplitude of the master track is too
still possible, whereas the external EEPROM is not ac-      low or the AM_MIN error is set, SOFT_RES is active.
cessible.                                                   When AM_MIN is no longer set, the timeout config-
                                                            ured using AUTORES expires. It is only after this that
If the device is in nonius mode (see page 30), the first    SOFT_RES is reset and the device subsequently re-
conversion is used to determine the period and the re-      turns to normal operation.
sult stored as an initial value for the period fraction of
the internal flash counter. If an external multiturn de-    Should an AM_MIN error occur while a command or
vice is configured (MODE_MT = 00), its data is read         the preset function is being carried out, SOFT_RES is
in and stored as the initial value for the multiturn data   only implemented once the command has been termi-
fraction of the internal flash counter.                     nated.

With WRITE_CONF the internal configuration is stored        The behavior of the I/O interface with an active
to the EEPROM. The CRC (CRC_E2P) is automat-                SOFT_RES depends on the protocol selected. For
ically updated and written to address 0x4E or 0x4F.         BiSS C a zero is returned as a data value and the error
For a description of the preset routine initiated by        and warning bits are set; for SSI the last data value to
SOFT_PRES see page 50.                                      be output is repeated (the error bit is set if configured
                                                            via SSIE). In both cases the error state is indicated at
CRC_CHECK starts a CRC verification of the inter-           pin NERR by a low signal.
nal configuration RAM. During the check the internal
data bus may not be accessed. Should the check not
confirm the configuration data as error free, status bit
EPR_ERR is set.

Command TOG_BISS only causes the communication
protocol to switch temporarily (BiSS  SSI, or SSI
BiSS). RAM parameter NBISS is not altered here. The
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                               Rev D1, Page 43/59

Status Register                                                 ROM has been recognized, EPR_ERR remains set
The status register is reached by a read access to ad-          even after SOFT_RES.
dresses 0x75 to 0x77. In the event of an error the
relevant bit is set and maintained until the status reg-        CMD_CNV and CMD_EXE are signaled on the same
ister is read out or the command SOFT_RES is per-               status bit and not stored, as opposed to the other
formed (with the exception of status bits EPR_ERR               status bits. CMD_CNV is set on the initialization
and CMD_EXE). The status register can be accessed               of a command which requires the internal converter.
independent of the internal state of operation.                 CMD_EXE is set on commands which employ the in-
                                                                ternal data bus.

STATUS          Addr. 0x75; bit 7:0                          R
Bit Name
7 TH_WRN        Description of status message                   STATUS    Addr. 0x77; bit 7:0                          R
6 EPR_ERR
                Excessive temperature warning                   Bit Name  Description of status message
5 FQ_WDR
4 FQ_STUP       Configuration error on startup:                 7 CMD_EXE Command execution in progress, or
3 NON_CTR       - No EEPROM (flag EPR_NO set)                            CMD_CNV iC-MN in startup phase
2 MT_CTR        - Invalid check sum (flag EPR_NV set)
1 MT_ERR                                                        6 AN_Min Signal error: poor level (nonius track)

0 MT_WRN        Excessive signal frequency on master track*:    5 AN_Max Signal error: clipping (nonius track)
         Notes  on current readout request
                                                                4 ACN_Min Control error: range at min. limit

                Excessive signal frequency on master track*:    3 ACN_Max Control error: range at max. limit
                during startup
                                                                2 AS_Min Signal error: poor level (segment track)

                Period counter consistency error:               1 AS_Max Signal error: clipping (segment track)
                counted period  calculated Nonius position
                                                                0 ACS_Min Control error: range at min. limit
                Multiturn data consistency error:
                counted multiturn  external MT data             Notes     Error indication logic: 1 = true, 0 = false

                Multiturn communication error:                            Table 75: Status register 0x77
                - Error bit set
                - CRC error                                     Non-Volatile Diagnosis Memory
                - No start bit                                  By enabling E2EPR all status messages can be stored
                - General communication error                   to the external EEPROM the first time they occur
                                                                (physical EEPROM addresses 0x75 to 0x77).
                Multiturn data indicates warning message
                (BiSS warning bit set)

                *) Relevant for nonius synchronization          On a system startup iC-MN reads in the status mes-
                modes (MODE_ST = 0x00 to 0x0B); the             sages already stored in the EEPROM. As soon as an
                warning threshold can be set using              error message occurs which has not been noted in the
                parameter FRQ_TH;                               external memory the corresponding status register bit
                Error indication logic: 1 = true, 0 = false     is transfered to the EEPROM. This way a "cumulative"
                                                                error register is compiled in which all messages are
Table 73: Status register 0x75                                  stored which occur during operation. Only the current
                                                                errors can be read out via the status register (BiSS ad-
STATUS          Addr. 0x76; bit 7:0                          R  dresses 0x75 to 0x77).
Bit Name
7 ACS_Max       Description of status message
6 AM_Min
5 AM_Max        Control error: range at max. limit
4 ACM_Min
3 ACM_Max       Signal error: poor level (master track)
2 CT_ERR
1 RF_ERR        Signal error: clipping (master track)           The cumulative errors which are stored at EEPROM
                                                                addresses 0x75 to 0x77 can only be read out via BiSS
0 TH_ERR        Control error: range at min. limit              with CFG_E2P > 000 and PROT_E2P = 00 to bank 1,
         Notes                                                  address 0x35-0x37 (see page 52 ff. for memory map).
                Control error: range at max. limit

                Readout cycle repetition to short*

                Excessive SSI clock frequency: conversion
                data not valid when latching data for output.

                Excessive temperature error                     Note: Once configuration has been completed and be-
                                                                fore the system is delivered the data at the EEPROM
                *) Relevant for nonius synchronization          addresses 0x75 to 0x77 should be initialized with ze-
                modes MODE_ST = 0x00 to 0x07                    roes.
                (calculation routines must end before a new
                request is received)                            E2EPR              Addr. 0x41; bit 7
                Error indication logic: 1 = true, 0 = false     Code      Description
                                                                0         Disabled
Table 74: Status register 0x76                                  1         EEPROM savings of cumulative status messages
                                                                          enabled
EPR_ERR indicates that no EEPROM was found on
system startup (EPR_NO) or that a CRC error was rec-                    Table 76: Diagnosis memory enable
ognized for the internal setup (EPR_NV). If no EEP-
iC-MN 25-BIT NONIUS ENCODER                                          Rev D1, Page 44/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

ERROR AND WARNING BIT

For the error and warning bit output the logic is always    featuring open-drain alarm outputs a wired-or bus logic
low active; a logic zero displays an active error or warn-  can be installed.
ing message. With the exception of an external system
error message (read in via I/O pin NERR and assigned        EXT_ERR  Description
to EXT_ERR) all error codes mentioned in the follow-        Code
ing are stored in the status register should the corre-     0        No external error
sponding error event occur.                                 1        External component indicating an error to pin
                                                                     NERR

The allocation of error messages to the error and warn-              Table 79: External error message
ing bit is either fixed or can be varied with the CFGEW
parameter. The following tables explain the fixed and
optional visibility.

           Fixed Allocation Of Error Messages               CFGEW    Adr 0x42, bit(7:0)
                                                            Bit      Visibility for error bit
Message    Visibility via error bit Conditions              7        Ax_MAX, Ax_MIN
                                                            6        EXT_ERR
EPR_NV*        None                                        5        TH_ERR
EPR_NO                                                               Enables additional functions, please refer to the
CMD_CNV**                                                   Bit      description given below.
CT_ERR                                                      4        Visibility for warning bit
                                                            3        FQ_WDR
RF_ERR         Visible when                                2        Ax_MAX and Ax_MIN
                                                            1        ACx_MAX and ACx_MIN
                NBISS = 1                                   0        TH_WRN
                                                            Notes    MT_WRN
MT_ERR         Visible when                                         x = M, S, N
MT_CTR                                                               Encoding of bit 7...0:
                MODE_MT = 01, 10                                     0 = message enabled, 1 = message disabled

NON_CTR        Visible when
FQ_STUP
                MODE_ST set for

                nonius synch.

Notes      *) Reset by command SOFT_RES
           **) CMD_CNV is also visible for warning bit.

Table 77: Fixed allocation of messages for error bit in-    Table 80: Error and warning bit configuration
             dication

           Variable Allocation Of Error Messages            The visibility of the temperature error can be config-
                                                            ured on the error bit by CFGEW(5) = 0. The occurrence
Message    Visibility via error bit Visibility via warning  of a temperature error then causes:
                                          bit
MT_WRN                                                         1. The setpoint of the signal level controller to be
TH_WRN     n/a                                                     reduced to the lowest setting
FQ_WDR
ACx_MAX    n/a                                                 2. The analog output voltages to switch to VDD/2 at
ACx_MIN                                                            outputs PSOUT, NSOUT, PCOUT and NCOUT
Ax_MAX     n/a                                 
Ax_MIN                                                         3. The RS422 output driving capability to be limited
TH_ERR     n/a                                                     to 20 mA.
EXT_ERR
Notes      n/a                                              The following must also be taken into account:

                                                                Error messages which are signaled via the error
                                                                   bit of the serial I/O interface are also indicated by
                                                                   a low signal at the NERR pin

                                               n/a               Nonius synchronization errors (NON_CTR) are
                                                                   indicated directly at the NERR pin
                                               n/a

            = configurable via CFGEW
           x = M, S, N

Table 78: Variable allocation of error messages for er-
             ror/warning bit indication

EXT_ERR can only be configured to the error bit and
is not latched by the status register. It permits iC-MN to
signal an error state of further ICs to the PLC, when the
messaging IC pulls down the NERR pin. With devices
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                    Rev D1, Page 45/59

    Temperature and signal level errors are indicated      of the error bit and the NERR pin can be influenced by
       directly at the NERR pin. These errors are only       S2ERR.
       signaled via the error bit if they are active at the
       point when data is accepted into the output shift     S2WRN           Addr. 0x43; bit 2
       register.                                             Code   Visibility for warning bit
                                                             0      Current messages configured to the warning bit
All errors which occur during operation are stored in        1      As above, or-gated with latched status messages
the status register regardless of the configuration of              which are configured to the warning bit
the error/warning bit (see page 43).
                                                                    Table 81: Visibility for warning bit
Visibility Of Latched Status Messages
Parameter S2WRN enables status messages config-              S2ERR           Addr. 0x43; bit 3
ured to the warning bit using CFGEW and stored in the        Code   Visibility for error bit and NERR
status register to be output to the warning bit. In this     0      Current messages configured to the error bit
instance the warning bit is set until the relevant status    1      As above, or-gated with latched status messages
register is read out. Parallel to S2WRN the behavior                which are configured to the error bit

                                                             Table 82: Visibility for error bit (and NERR pin)
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                                             Rev D1, Page 46/59

MT INTERFACE

In nonius modes iC-MN can connect to an external                                                                         180 270 0 90 180 270 0 90
multiturn sensor via the serial MT interface. Follow-
ing synchronization of the MT data with the ST data           ideal 2 bit                                   ST MSB-1
the multiturn period counter is set to its initial position.     synchronisation
Each further revolution is then logged by the internal                  SBL_MT=0x1                            ST MSB
period counter.
                                                                                           leading         MT LSB -1
Even when the MT interface is not employed, the in-                                           SBL_MT=0x0
ternal 24-bit multiturn period counter can be config-                                            LNT_MT=1      MT LSB
ured to complement singleturn position data output by                                                         multiturn
a counted multiturn position (see M2S).                                                                    data output
                                                                                                           MT LSB -1

Additionally, the MT interface can be configured as a         ideal 1 bit synchronisation                  MT LSB
parallel two-pin interface to read in a single bit multi-
turn position accompanied by a synchronization bit. In                                                     multiturn     +1      +1
this way coverage of the absolute singleturn position
can be doubled if additional sensors provide 180 and                                                       data output
90 degree sector information.
                                                                                           trailing        MT LSB -1
                                                                                              SBL_MT=0x0
MODE_MT           Addr. 0x40; bit 4:3                                                            LNT_MT=0      MT LSB        -1      -1
Code
00*      Function                                                                                             multiturn
10*                                                                                                        data output
11*      Multiturn position counted internally
                                                                                                                                            /ST
Notes    Serial MT interface active (SSI)
                                                              Figure 19: Principle of MT synchronization for 1 bit
         Parallel MT interface active (2-bit mode):                         and 2 bit synchronization signals
         Pin MTMA is input for 180 and pin MTSLI input for
         90 sector information

         *) NCRC_MT = 0 required
         If MODE_MT is altered during operation, command
         SOFT_RES must be issued (see page 42).

          Table 83: MT Interface operation mode               With a synchronization bit length of two or more bits
                                                              iC-MN ignores parameter LNT_MT selecting for lead-
Configuration Of Data Lengths                                 ing or trailing MT data. Synchronization bit lengths of
The bit length of the internal MT counter and of the          3 bit or 4 bit enlarge further the synchronization toler-
multiturn data word is set using parameter DL_MT.             ance between multiturn and singleturn (see Table 85).
For synchronization purposes the synchronization bit
length must be set by SBL_MT. Synchronization oc-             DL_MT                                 Addr. 0x3E; bit 7:5
curs between the external multiturn data read in and          Code                         Multiturn bit count*
the period information counted internally. At synchro-        0x00                         8
nization bit lengths > 1 bit synchronization can occur        ...                          ...
automatically within the relevant phase tolerances.           0x0C                         20
                                                              0x0D                         24
With a single synchronization bit (SBL_MT = 00) no au-        0x0E                         1
tomatic synchronization can take place. Here, iC-MN           0x0F                         4
cannot recognize whether the external multiturn sen-          Notes                        *) Does not include synchronization bits of the
sor provides leading or trailing position data (what may                                   external MT sensor.
vary depending on gear box assembly). This must be
set manually by parameter LNT_MT.                             Table 84: MT data length (and counter depth)

Figure 19 shows the principle of MT synchronization
for ideal signals (without indication of synchronization
tolerance limits). It shows 2 bit and 1 bit synchroniza-
tion for leading and trailing signals.
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

SBL_MT           Addr. 0x41; bit 1:0                                                                      Rev D1, Page 47/59
Code
         MT synchronization bit Synchronization range        further readouts are attempted and MT_ERR remains
00                                                           permanently set.
01       length                      (ST resolution)
10                                                                                    startup
11       1 bit                        90                                       sequence with
                                                                                 16 ms timeout
         2 bit                        90

         3 bit                        135

         4 bit                        157.5

Table 85: MT synchronization bit length                             read external                                    mt-error-counter ++
                                                                      multiturn
                                                                                                                               yes
LNT_MT            Addr. 0x41; bit 2                          serial-communication error?            yes              mt_error-counter < 4
Code     Function (single sync. bit, SBL_MT = 0x00)
0        Trailing                                                       no                                                     no
1        Leading                                                                                                         set MT_ERR

Table 86: Leading/trailing gear box assembly

Via CHK_MT the device can be configured so that the                 sync to flashcounter                             proceed with
counted multiturn period is verified every 8 ms. An                 proceed with                                     startup-sequence
error in the multiturn check (the comparison of the                 startup-sequence                                 no further multiturn-readouts
counted multiturn period and the external multiturn po-                                                              started
sition data) is signaled via the error bit (MT_CTR is set
in the status register, see page 43).                        Figure 20: Error handling during start up phase

                                                                            normal operation:
                                                                            ready for
                                                                            sensordata-requests

CHK_MT            Addr. 0x40; bit 6                                                CHK_MT?
Code     Function                                                                      yes
0        Verification disabled
1        Cyclic verification each 8 ms                                             start timer

        Table 87: Period counter verification

GRAY_MT           Addr. 0x41; bit 3                                                timer == 8 ms?            yes     read external
Code     Data format                                                                                                   multiturn
0        Binary coded
1        Gray coded                                                         sync to flashcounter                           serial
                                                                                                                     communication
                                                                            and compare to counted       no
                                                                                                                          error?
                                                                            multiturn-value

         Table 88: MT Interface data format

                                                                    no             compare-error?                         yes

Error Handling                                                                                           yes
If a communication error appears when reading in ex-
ternal multiturn data during the startup phase (such                                                     set MT_CTR  set MT_ERR
as pin MTSLI reading a permanent logic 0 or the exter-
nal MT sensor not responding), the first conversion and      Figure 21: Error handling during normal operation
request for the external multiturn data are repeated up                    with cyclic period counter verification
to three times (see Figure 20). If the error persists after
a fourth attempted readin, the device goes into normal       MTMA
operating mode. Conversion requests for the single-
turn position data are possible, but MT_ERR remains          MTSLI
permanently set.
                                                                                   MSB                               LSB
The error handling in normal operating mode when
the multiturn data verification is activated is shown in                                        DL_MT + SBL_MT                      tout
Figure 21. If there is an error in communication no
                                                             Figure 22: Line signals of the serial MT interface
                                                                           MODE_MT = 0x10 (SSI)
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                                                                                 Rev D1, Page 48/59

MT Interface with 2-bit mode                                                                                       calculated nonius                        max            max
In this mode pin MTMA functions as an additional in-                                                                  position
put, besides pin MTSLI. The inputs now expect digi-                                                                                               sector 0       sector 1
tal signals phase shifted by 90, whereas MTMA reads
the single bit period information, and MTSLI the shifted
synchronization bit. The following figure explains the
principle and the table below gives the necessary set-
tings.

calculated nonius position                                                                                         external 2 bit sector signals  MTSLI                                                                   trailing  LNT_MT=1 LNT_MT=0
                                                                                                                      gray coded                  MTMA
             max            max                     master      analog
                                                    segment  sensorinterface                                                                      MTSLI
   sector 0       sector 1                          nonius                           resulting dataword                                           MTMA
                                                                                                            2*max
                                                    MTSLI                                                                                                      0 45 90 135 180 225 270 315 0
0                           360                    MTMA                                                                                                                                                             /rev

                                             /rev                            iC-MN
                                             .
2 bit sector code (gray coded)

                                                                multiturn-           0    360
                                                             interface
                                                                                          /rev                                                                                                                           leading
                                                                                          .

0                           360

                            /rev
                            .

             Figure 23: Principle of 2-bit mode

Parameter                                           Description                                                     Figure 24: Position of switch points in reference to
MODE_MT = 11                                        MT interface op. mode: 2-bit mode                                              the parameter LNT_MT
DL_MT = 0x0E                                        MT data length: 1 bit
SBL_MT = 00                                         Synchronization bit length: 1 bit                              A typical application example where the 2-bit mode can
LNT_MT = 0 or 1                                     Depending on MTMA signal: leading or                           be used for, is a magnetic angle encoder scanning the
                                                    trailing                                                       pole wheel by MR sensors. A nonius coded wheel of
GRAY_MT = 1                                         MT data format: Gray coded                                     16, 15 and 12 pole pairs yields 32, 30 and 24 sine pe-
M2S = 11                                            Enable for MT plus ST data output                              riods per turn on iC-MN's analog inputs. The nonius
                                                                                                                   calculation would not produce absolute angle position
   Table 89: Required settings for 2-bit mode                                                                      data over a single revolution since the maximum sin-
                                                                                                                   gleturn value is achieved twice. The distinction as to
The required position of the multiturn and synchro-                                                                which half of the revolution the axis is in can only be
nization bit depends on parameter LNT_MT. Figure 24                                                                made using section sensors, two Hall sensors for ex-
shows the required signal positions with leading re-                                                               ample, whose digital outputs are connected up directly
spectively trailing operation. The green arrows are in-                                                            to MTMA and MTSLI. Furthermore, the 2-bit mode can
dicating the permissible relative position tolerances.                                                             be used also with systems based on a 2 track nonius
                                                                                                                   calculation.
iC-MN 25-BIT NONIUS ENCODER                                                                    Rev D1, Page 49/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

MT INTERFACE with EXTENDED FUNCTIONS

The serial multiturn interface can be operated in the     SWC_MT            Addr. 0x41; bit 6
BiSS C protocol which enables multiturn sensor error      Code     CRC polynomial (HEX)
messages to be evaluated (via the error and warning       0        0x43
bits, each of which are low active) and communica-        1        0x25
tion to be monitored (evaluation of the CRC bits, see
Figure 25).                                               Table 91: MT Interface CRC polynomial

The error behavior of the multiturn interface has al-     NCRC_MT           Addr. 0x41; bit 4
ready been described in Figures 20 and 21; only a set     Code     Function
error bit (low) or a CRC error are now also classified    0*       CRC verification active
as a communication error.                                 1        Disabled
                                                          Note     *) Only permitted with MODE_MT = 01.

MODE_MT           Addr. 0x40; bit 4:3                     Table 92: MT Interface CRC verification
Code     Function
00       Internal multiturn period counting
01       BiSS C protocol
Notes    If MODE_MT is altered during operation, command
         SOFT_RES must be issued (see page 42).

Table 90: MT Interface operation mode

MTMA

MTSLI

         ACK START  MSB                                   LSB NERR NWRN MSB                    LSB

                                       DL_MT + SBL_MT              MT_ERR +      CRC (NCRC_MT = 0)       tout
                                                                         MT_WRN

         Figure 25: Example of the MT interface line signals with BiSS C protocol

Direct Communication To Multiturn Sensor                  ing the singleturn data. With GET_MT enabled, the
Making use of the BiSS Interface bus capabilities, iC-    external multiturn can then be addressed via BiSS ID
MN can connect the external multiturn sensor to the       0 and the singleturn via BiSS ID 1. This temporal
BiSS master controller when GET_MT is enabled. To         chain operation eases device parameterization during
this end pin MA receiving the BiSS master's clock sig-    encoder manufacturing.
nal is fed through to pin MTMA and the MTSLI pin is
activated in place of the SLI pin. Upon enabling this     GET_MT            Addr. 0x41; bit 5
mode the singlecycle timeout must have elapsed and        Code     Function
an additional init command carried out by the BiSS        0        Disabled
master, before it can run the first register communi-     1        MT sensor communication enabled
cation.
                                                          Table 93: Direct BiSS communication enable for MT
Example: external multiturn sensor built with iC-MN is                 sensor via I/O Interface
connected to the MT interface of a first iC-MN, prepar-
iC-MN 25-BIT NONIUS ENCODER                                                                                                            Rev D1, Page 50/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

PRESET FUNCTION

The preset function sets the output position data to a       Figure 26; see Figure 27 for multiturn synchronization
predefined position value and is initiated by a high flank   operating mode.
at pin PRES or by calling the SOFT_PRES command
(writing 0x02 to the command register, see Table 70).        In the PRES_MT register the multiturn preset values
If an external EEPROM is available the preset values         are always justified to the right with the LSB (starting
are read in from the preset registers. A preset value of     at address 0x55, bit 0).
zero is otherwise assumed. The current position is de-
termined. Correction factors for the output (OFFS_ST,        OFFS_MT                            Addr. 0x37; bit 7:0
OFFS_MT) are calculated and stored in the internal                                              Addr. 0x36; bit 7:0
RAM. With an EEPROM available the entire contents            0x000                              Addr. 0x35; bit 7:0
of the RAM are written to said EEPROM, thus storing          ...
the OFFS_ST and OFFS_MT data.                                0xFFF                     Multiturn output offset

Note: Command SOFT_PRES blocks iC-MN's internal              Table 96: Position offset for MT data output
RAM for accesses over a certain time.

For the output the OFFS_ST and OFFS_MT values are            PRES_MT                            Addr. 0x57; bit 7:0
subtracted from the internal synchronized result with                                           Addr. 0x56; bit 7:0
each conversion (Note: In MODE_ST = 0x05-0x07 and            0x000                              Addr. 0x55; bit 7:0
0x0D the sensor data is designated faulty after the first    ...
readout. The readout data is equivalent to the correc-       0xFFF                     Preset register multiturn (EEPROM only)
tion factor.)

OFFS_ST           Addr. 0x34; bit 6:0                                     Table 97: Preset value for MT data output
                  Addr. 0x33; bit 7:0
0x00000           Addr. 0x32; bit 7:0                                               up to 12 bit period-information                    up to 13 bit master-information
...               Addr. 0x31; bit 7:0                                                                   UBL_S+UBL_N                        UBL_M
0x7FFFF           Addr. 0x30; bit 7:0
                                                             physical                         MSB                     LSB     MSB                 LSB
         Singleturn output offset                            resolution:                      period                 period  master              master

                                                             PRES_ST      0         0  0        MSB                                      LSB  0  0       0     0        0
                                                             register:                        ST_DW                                    ST_DW

Table 94: Position offset for ST data output

                                                                          ADR 0x54                    ADR 0x53               ADR 0x53                          ADR 0x51
                                                                          bit 6                       bit 3                  bit 2                             bit 6

PRES_ST           Addr. 0x54; bit 6:0                                                                 datalength defined by DL_ST
                  Addr. 0x53; bit 7:0
0x00000           Addr. 0x52; bit 7:0                        Figure 26: PRES_ST with nonius synchronization
...               Addr. 0x51; bit 7:0                                      mode
0x7FFFF           Addr. 0x50; bit 7:0
                                                                                              up to 39 bit preset-information MSB left aligned
         Preset register singleturn (EEPROM only, see text)                                    datalength defined by DL_ST

                                                             PRES_ST                     MSB                                             LSB     0          0           0
                                                             register:                 ST_DW                                           ST_DW
Table 95: Preset value for ST data output

The position of the preset value for the singleturn data                            ADR 0x54                                                                ADR 0x50
word (ST_DW) in preset register PRES_ST varies de-                                  bit 6                                                                   bit 0
pending on the converter mode (MODE_ST see Table
42). For nonius synchronization operating mode see           Figure 27: PRES_ST with multiturn synchronization
                                                                           mode
iC-MN 25-BIT NONIUS ENCODER                                                                             Rev D1, Page 51/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

STARTUP BEHAVIOR

Figure 28 shows the startup behavior of iC-MN. After                                                    If an error occurs while the EEPROM data is being
turning on the power supply (power-on reset) iC-MN                                                      read (a CRC error or communication error with the
reads the configuration data from the EEPROM. If the                                                    EEPROM), the current readin process is canceled and
data can be read without error, a timeout of 8 ms is                                                    restarted. Following a third failed attempt the readin
allowed to elapse.                                                                                      procedure is ended and the internal iC-MN configura-
                                                                                                        tion registers (addresses 0x00 to 0x4D) initialized with
If the multiturn interface has been configured for an ex-                                               a zero.
ternal sensor, the device waits for a longer timeout of
16 ms to elapse. The multiturn data is then read in and                                                 In doing so, NBISS = 0 selects for the BiSS C protocol
the first conversion performed in order to determine the                                                for the I/O interface enabling BiSS C register commu-
absolute position (see page 47). iC-MN then goes into                                                   nication.
normal operation.
                                                                                                        If an attempt to read sensor data is made iC-MN would
                                                                   startup                              reply an 8-bit zero value with set error and warning
                                                                                                        bits (sequence: start bit 1x high, position 8x zero, er-
                                                              read EEPROM                               ror/warning 2x zero, CRC 6x high followed by zero bits
                                                         (max 3 times on error)                         when the clock signal is continued).

                         EEPROM ok?                                                                     Following successful configuration using the I/O inter-
                                                                                                        face command SOFT_RES must be issued in order to
serial-interface active                                                                                 switch iC-MN to normal operation (see page 42).

for configuration                              MODE_MT = 00
(no sensor data request

possible)                yes                                                    no

                         8 ms timeout                        16 ms timeout

                   via command SOFT_RES

                                               MODE_ST:                         yes

                                               sync_mode is

                                               nonius?

command execution                  no                                      yes       MODE_MT = 00
                                                                                              no
                         normal operation:     first conversion to get
                         ready for             initial period information            multiturn-startup
                         sensor data requests

                   Figure 28: Startup behavior
iC-MN 25-BIT NONIUS ENCODER                                                                      Rev D1, Page 52/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

EEPROM INTERFACE

The serial EEPROM interface consists of the two pins      CFG_E2P                Adr 0x40; Bit 2:0
SCL and SDA and enables read and write access to a
serial EEPROM (such as a 24C02 with 128 bytes, 5 V                               Banks per area
type with a 3.3 V function). The data in the EEPROM
is secured by a CRC to the addresses 0x4E and 0x4F.                              (64 bytes each)

Application Hints                                         Code     Bytes CONF EDS USER EEPROM, Typ
To protect the EEPROM against a reversed power sup-
ply voltage it can be connected to the integrated supply  For SSI applications:
switch (pins VDDA and GNDA). The EEPROM speci-
fications and absolute maximum ratings should com-        000*     128 2         -            -     1 kbit, C01 up
ply to the pin voltages of VDDA, SCL and SDA during
startup and operation. A protective circuit may be ad-    001      256 3         1            -     2 kbit, C02 up
visable depending on the EEPROM model.
                                                          For BiSS applications with EDS:

                                                          010      512 3         4            1     4 kbit, C04 up

                                                          011      1024 3        4            9     8 kbit, C08 up

                                                          100      1024 3        12           1     8 kbit, C08 up

                                                          101      2048 3        4            25    16 kbit, C016 up

                                                          110      2048 3        12           17    16 kbit, C016 up

                                                          111      2048 3        24           5     16 kbit, C016 up

                                                          Notes    *) direct addressing mode

                                                                Table 99: Configuration of external memory

For EEPROM selection the following minimal require-       Direct Addressing
ments must be fulfilled: (e. g. Atmel AT24C01B, 128x8)    The registers can be accessed via the I/O interface
                                                          and direct addressing (for CFG_E2P = 000). In ac-
Operation from 3.3 V to 5 V, I2C-Interface              cordance with the BiSS protocol the number of bytes
Minimal 1024 bit, 128x8                                 addressed is restricted to 128. Accessing addresses
                                                          0x00 to 0x4F reads or writes to iC-MN's internal RAM
                                                          register. The data from this special address area can
                                                          only be transmitted to the EEPROM by the command
                                                          WRITE_CONF.

CRC_E2P(1:0) Addr. 0x4F; bit 7:6                          The registers for addresses 0x50 to 0x70, 0x78 to
                                                          0x7B and 0x7D to 0x7F are in the EEPROM and can
CRC_E2P(9:2) Addr. 0x4E; bit 7:0                          be accessed byte-wise by a BiSS register access for
                                                          read or write.
Code   Description
                                                          The addresses missing in the above are located in iC-
0x000                                                     MN: the status register from 0x75 to 0x77 (read only),
                                                          the MN_CMD register at 0x77 (write only), and the I/O
...    CRC formed by CRC polynomial 0x409                 interface parameters CID_SCD and TOS at address
                                                          0x7C. The latter has no access limitations and can
0x3FF                                                     always be read and written to (content is mirrored to
                                                          0x4C).
       Table 98: EEPROM Data Check Sum
                                                          Bank-Wise Addressing
Memory Map And Register Access                            iC-MN also supports bank-wise addressing (for
Depending on the EEPROM size different bank assign-       CFG_E2P = 000) according to the BiSS Interface C
ments can be configured using CFG_E2P. There are          Protocol Description. In this mode of configuration iC-
three areas, placed one after the other, which are des-   MN divides the internal address sections into banks of
ignated for this purpose in the memory:                   64 bytes each. The address sections visible via the I/O
                                                          interface recognizes a "dynamic" section (addresses
1. CONF: iC-MN configuration data                         0x00 to 0x3F) and a "static" section which is perma-
2. EDS : Electronic Data Sheet                            nently visible (addresses 0x40 to 0x7F). The static ad-
3. USER: OEM data, free user area                         dress section is always independent of the bank cur-
                                                          rently selected. Figure 29 illustrates how the banks
                                                          selected by BANKSEL are addressed.
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                       Rev D1, Page 53/59

            iC-MN internal                      address-space visible via BiSS
            linear address-                               (CFG_E2P > 000)
            space divided into n
            banks of size 64                                          bank n-1
            byte                                         (e.g. CFG_E2P > 101; n=32)

                  ADR                                          bank 3            ...
                 0x00
                                                               bank 2

                                          ADR               bank 1
                                          0x00           bank 0

                      0x3F
                      0x40

                      0x7F                0x3F               BANKSEL             selects
                      0x80                0x40              EDSBANK
                                                              profile ID
                      0xBF                0x7F             serial number
                      0xC0                               SLAVE-registers
                                                              STATUS
                      0xFF
                                                              BiSS-ID
                      ...

                             Figure 29: Principle of bank-wise memory addressing

Register access can be restricted via PROT_E2P (see      PROT_E2P(1:0) Addr. 0x43; bit 1:0
Table 100). PROT_E2P = 10 selects safety level 2, a
shipping mode with limited access. Shipping 2 can be                      Range
set back to level 1 (shipping 1), for which purpose the
content of address 0x43 must be written anew.            RPL*             CONF            EDS          USER
                                                                                                       r/w
                                                         RP0              r/w             r/w          r/w

                                                         RP1              STATUS n/a r/w               r/w

                                                                          r/w for others

PROT_E2P(1:0) Addr. 0x43; bit 1:0                        RP2              n/a             r only

Code  Mode                      Access Limitation        Note             * Register Protection Level
                                (see Figure 30 and 31)

00    Configuration Mode,       RP0                      Table 101: Register Read/Write Protection Levels
                                                                       (n/a: iC-MN refuses access to those regis-
      free access                                                      ter addresses.)

01    Configuration Mode,       RP1

      limited access

10    Shipping Mode 1,          RP2

      reset to RP1 is possible                           Figure 30 shows the static memory area and Figure 31
                                                         the area which can be altered by BANKSEL. The BiSS
11    Shipping Mode 2,          RP2                      register access limitations which are generated by pa-
                                                         rameter PROT_E2P are marked "R/W" for read/write
      reset is not possible                              access and "R" for read only. The original site of data
                                                         returned by access to the BiSS register is designated
      Table 100: Register Access Control                 by "RAM" for iC-MN's internal RAM, by "E2P" for the
                                                         EEPROM and by "INT" for those of iC-MN's internal
Sections CONF, EDS and USER are protected at dif-        registers which cannot be preloaded on startup.
ferent levels in shipping mode for read and write ac-
cess.
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                         Rev D1, Page 54/59

static part: BiSS addresses 0x3F-0x7F

                                                                       register-
                                                                       protection-

addressing scheme                                                      level                   data

bank address                  content                mapped to address RP1 RP2 location

      0x40 BANKSEL                                   internal                 R/W INT

      0x41 EDSBANK                                   0x081

      0x42                    profile ID             0x082
      0x43
                                                     0x083

      0x44                                           0x084

      ...                     serial number          ...

      0x47                                           0x087                    R                E2P
                                                     0x088
      0x48

      ...                     SLAVE-registers        ...

      0x6F                                           0x0AF

0-31  0x70                                           0x0B0             R/W

      ...                     reserved               ...

      0x74                                           0x0B4

      0x75 STATUS

      0x76 STATUS                                    internal                 R/W INT

      0x77 STATUS/MN_CMD

      0x78                                           0x078                    R                E2P
                                                     0x04C
      ... ...0x7C BISS-ID                            0x07F... ...             R/W RAM

      0x7F                                                                    R                E2P

Figure 30: User view: BiSS memory access 0x40 to 0x7F, con-
              tent independent of BANKSEL; CFG_E2P = 000

bank switched part: BiSS addresses 0x00-0x3F

addressing scheme                                                                 register-    data
                                                                                  protection-  location
bank address                  content                                             level
                                                                                                  RAM
                                                     mapped to address RP1 RP2

      0x00                                           0x000

0     ...                                                 ...

      0x3F parameter values                          0x03F                    n/a

      0x00 with CRC                                  0x040

      ... ...0x0C                                    0x04C... ...      R/W R/W
                                                                                 n/a
      0x0F                                           0x04F
                                                     0x050                      R/W
      0x10
                                                     0x057
      ... ...                 preset-values               ... ...
                                                     0x075
1     0x17                                           0x076
                                                     0x077
                              free                   0x078

      0x35                    STATUS accumulated                       n/a n/a                 E2P
      0x36                    (see E2EPR for

      0x37 details)

      0x38                                                                    R

      ... ...0x3C BiSS-ID                            0x04C... ...             R/W RAM

      0x3F                                           0x07F
                                                     0x080
      0x00 reserved                                  0x081

      0x01 EDSBANK, profile ID,                      0x0AF                        R
                                                     0x0B0             R/W
      ...                     serial number, SLAVE-       ...
                                                     0x0BF                                 E2P
2     0x2F registers                                 0x0C0
                                                                                  R
      0x30                                           0x0FF                       or
                                                                                R/W
      ...                     reserved               0x7C0...

      0x3F                                           0x7FF

      0x00

3                ... ... ...                              ... ... ...

      0x3F

...                                       ...

             0x00
31

             0x3F

Figure 31: User view: BiSS memory access 0x00 to 0x3F, con-
              tent switchable with BANKSEL; CFG_E2P = 000
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                                                                        Rev D1, Page 55/59

APPLICATION NOTES: Configuration As BiSS C-Slave Including EDS (Electronic Data Sheet)

Preconditions:                                              BiSS Profile  12-12
                                                            MODE_ST       0x00-0x0B (Nonius)
1. CFG_E2P  b000. The bank switch function must           NBISS         0
be activated.                                               ELC           0
                                                            GRAY_SCD      0
2. EDSBANK = 0x03. No other values possible. Ad-            DL_ST         0x04 (12)
dressing via BiSS: Bank: 2, Adr: 0x01 or direct to EEP-     DL_MT         0x04 (12)
ROM: Adr: 0x081                                             M2S           0x03
                                                            R_MT          0x0C (12)
3. Setting of profile ID according to the following ta-     R_ST          UBL_M+UBL_S+UBL_N
bles; Addressing via BiSS: Bank: 2, Adr: 0x02-0x03 or       SBL_x         = 0x00
direct to EEPROM: Adr: 0x082-0x083                          Notes         UBL_M+UBL_S+UBL_N  12

                                                            Table 105: Setup for BiSS profile 12-12

BiSS Profile  0-12                                          BiSS Profile  12-24
MODE_ST                                                     MODE_ST       0x00-0x0B (Nonius)
NBISS         0x00-0x0B (Nonius)     0x0C-0x0F (Multiturn)  NBISS         0
ELC                                                         ELC           0
GRAY_SCD      0                                             GRAY_SCD      0
DL_ST                                                       DL_ST         0x10 (24)
DL_MT         0                                             DL_MT         0x04 (12)
M2S                                                         M2S           0x03
R_MT          0                                             R_MT          0x0C (12)
R_ST                                                        R_ST          UBL_M+UBL_S+UBL_N
SBL_x         0x04 (12)                                     SBL_x         = 0x00
Notes                                                       Notes         UBL_M+UBL_S+UBL_N  24
              -

              0x00

              0x00 (0)

              UBL_M+UBL_S+UBL_N

              = 0x00                 -

              UBL_M+UBL_S+UBL_N  12

Table 102: Setup for BiSS profile 0-12                      Table 106: Setup for BiSS profile 12-24

BiSS Profile  0-24
MODE_ST
NBISS         0x00-0x0B (Nonius)     0x0C-0x0F (Multiturn)
ELC
GRAY_SCD      0                                             BiSS Profile  12-24++
DL_ST                                                       MODE_ST       0x00-0x0B (Nonius)
DL_MT         0                                             NBISS         0
M2S                                                         ELC           0
R_MT          0                                             GRAY_SCD      0
R_ST                                                        DL_ST         0x11(25)
SBL_x         0x10 (24)                                     DL_MT         0x04 (12)
Notes                                                       M2S           0x03
              -                                             R_MT          0x0C (12)
                                                            R_ST          0x19 (25)
              0x00                                          SBL_x         = 0x00
                                                            Notes         UBL_M=13, UBL_S=6, UBL_N=6
              0x00 (0)

              UBL_M+UBL_S+UBL_N

              = 0x00

              UBL_M+UBL_S+UBL_N  24

Table 103: Setup for BiSS profile 0-24

                                                            Table 107: Setup for BiSS profile 12-24++

BiSS Profile  0-24++                 0x0C-0x0F (Multiturn)  BiSS Profile  24-12
MODE_ST       0x00-0x0B (Nonius)                            MODE_ST       0x00-0x0B (Nonius)
NBISS         0                      > 0x10 (24)            NBISS         0
ELC           0                      < 0x18 (32)            ELC           0
GRAY_SCD      0                                             GRAY_SCD      0
DL_ST         0x11(25)               UBL_M+UBL_S+UBL_N      DL_ST         0x04 (12)
                                     UBL_M+UBL_S+UBL_N =    DL_MT         0x0D (24)
DL_MT         -          UBL_S=6,    DL_ST;                 M2S           0x03
M2S           0x00                   UBL_M+UBL_S+UBL_N >    R_MT          0x18 (24)
R_MT          0x00 (0)               24                     R_ST          UBL_M+UBL_S+UBL_N
R_ST          0x19 (25)                                     SBL_x         = 0x00
SBL_x         = 0x00                                        Notes         UBL_M+UBL_S+UBL_N  12
Notes         UBL_M=13,
              UBL_N=6

Table 104: Setup for BiSS profile 0-24++                    Table 108: Setup for BiSS profile 24-12
iC-MN 25-BIT NONIUS ENCODER

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

                                                                       Rev D1, Page 56/59

BiSS Profile  24-24                        Remarks to iC-MN with EDS:
MODE_ST       0x00-0x0B (Nonius)
NBISS         0                            1. CFG_E2P = b000 (i.e. bank switch function has
ELC           0                                been activated.)
GRAY_SCD      0
DL_ST         0x10 (24)                    2. EDSBANK must be set 0x03 (no other values are
DL_MT         0x0D (24)                        possible)
M2S           0x03                             Addressing via BiSS: Bank: 2, Adr: 0x01
R_MT          0x18 (24)                        or direct to EEPROM: Adr: 0x081
R_ST          UBL_M+UBL_S+UBL_N
SBL_x         = 0x00                       3. Set profile ID.
Notes         UBL_M+UBL_S+UBL_N  24            Addressierung via BiSS: Bank: 2, Adr: 0x02-
                                               0x03
Table 109: Setup for BiSS profile 24-24        or direct to EEPROM: Adr: 0x082-0x083

BiSS Profile  24-24++
MODE_ST       0x00-0x0B (Nonius)
NBISS         0
ELC           0
GRAY_SCD      0
DL_ST         0x11(25)
DL_MT         0x0D (24)
M2S           0x03
R_MT          0x18 (24)
R_ST          0x19 (25)
SBL_x         = 0x00
Notes         UBL_M=13, UBL_S=6, UBL_N=6

Table 110: Setup for BiSS profile 24-24++
iC-MN 25-BIT NONIUS ENCODER                                Rev D1, Page 57/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

APPLICATION NOTES: PLC Operation

PLC Operation                                              ther the supply VDD nor the output pins, which are
There are PLCs with a remote sense supply which re-        also monitored, must fall to below ground potential (pin
quire longer for the voltage regulation to settle. At the  GND); otherwise the device is not configured and the
same time the PLC inputs can have high-impedance           outputs remain permanently set to tristate.
resistances versus an internal, negative supply voltage
which define the input potential for open inputs.          In order to ensure that iC-MN starts with the PLCs
                                                           mentioned above pull-up resistors can be used in the
In this instance iC-MN's reverse polarity protection fea-  encoder. Values of 100 k are usually sufficient; it
ture can be activated as the outputs are tristate during   is, however, recommended that PLC specifications be
the start phase and the resistances in the PLC deter-      specifically referred to here.
mine the pin potential. During the start phase nei-
iC-MN 25-BIT NONIUS ENCODER                                                                Rev D1, Page 58/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

DESIGN REVIEW: Notes On Chip Functions

iC-MN Y2

No.       Function, Parameter/Code  Description and Application Hints

                                                 No exclusions known at time of printing.

          Table 111: Notes on chip functions regarding iC-MN chip releas Y2

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mark rights of a third party resulting from processing or handling of the product and/or any other use of the product.
As a general rule our developments, IPs, principle circuitry and range of Integrated Circuits are suitable and specifically designed for appropriate use in technical
applications, such as in devices, systems and any kind of technical equipment, in so far as they do not infringe existing patent rights. In principle the range of
use is limitless in a technical sense and refers to the products listed in the inventory of goods compiled for the 2008 and following export trade statistics issued
annually by the Bureau of Statistics in Wiesbaden, for example, or to any product in the product catalogue published for the 2007 and following exhibitions in
Hanover (Hannover-Messe).
We understand suitable application of our published designs to be state-of-the-art technology which can no longer be classed as inventive under the stipulations
of patent law. Our explicit application notes are to be treated only as mere examples of the many possible and extremely advantageous uses our products can
be put to.
iC-MN 25-BIT NONIUS ENCODER                                                            Rev D1, Page 59/59

WITH 3-CH. SAMPLING 13-BIT Sin/D INTERPOLATION

ORDERING INFORMATION

Type               Package                     Order Designation

iC-MN              48-pin QFN 7x7 mm           iC-MN QFN48
Evaluation Board   Size 140mm x 100mm          iC-MN EVAL MN1D

For technical support, information about prices and terms of delivery please contact:

iC-Haus GmbH       Tel.: +49 (61 35) 92 92-0
Am Kuemmerling 18  Fax: +49 (61 35) 92 92-192
D-55294 Bodenheim  Web: http://www.ichaus.com
GERMANY            E-Mail: sales@ichaus.com

Appointed local distributors: http://www.ichaus.com/sales_partners
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