电子工程世界电子工程世界电子工程世界

关键词

搜索

型号

搜索
 

IC-MDTSSOP20

器件型号:IC-MDTSSOP20
厂商名称:iC-Haus GmbH
厂商官网:http://www.ichaus.biz
下载文档

器件描述

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

IC-MDTSSOP20器件文档内容

iC-MD RS-422 QUADRATURE                                                   preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                                          Rev A1, Page 1/23

FEATURES                                                                      APPLICATIONS
                                                                              o PLC interface to linear scales,
o Configurable quadrature 3-channel binary counter of
   16, 24, 32 and 48 bit (TTL, RS422 or LVDS input)                              rotary encoders, digital gauges
                                                                              o Motion control
o Fast RS422 12 V receiver for differential A/B/Z encoder signal
o Count frequency to 40 MHz                                                   PACKAGES
o Monitoring of A/B phase logic with error message
o Evaluation of distance-coded reference marks                                                TSSOP 20
o Pin-triggered touch-probe function with

   selectable hi/lo edge sensitivity
o Error and warning signal generation
o Operation from 3.3 V to 5 V
o Configuration via bus capable SPI and BiSS Interface
o Two actuator output signals
o Default operation mode permits plug & play

   without programming
o 3 Channel 16 bit counting (TTL: A/B)
o 2 Channel 16, 24 or 16+32 bit counting

   (TTL: AP/AN/BP, BN/CP/CN)
o 1 Channel 16, 24, 32 or 48 bit counting

   (TTL: AP/AN/BP or RS422, LVDS: A/B/C differential)

BLOCK DIAGRAM

    RS-422/TTL RECEIVERS            REFERENCE-TO-REFERENCE                    DATA I/O               VDD
                                                    COUNTER 24 Bit            AND        ERROR
AP           MULTIPLEXER                                                      STATUS     WARNING           NERR
                                                                              REGISTERS                    NWARN
          +                                                UPD Register

        -                           REFCNT

AN                                                         REF Register

BP

          +                     A0                              CONFIGURABLE

        -                       B0                              COUNTERS                 ACTUATOR OUTPUT

BN                              Z0  CNT 0               CNT 1   CNT 2                                      ACT1
                                                                                                           ACT0
                                    24 Bit              -       -

                                A1  24 Bit              24 Bit  -

CP                              B1  48 Bit              -       -

          +                     Z1  32 Bit              -       -

        -                           32 Bit              16 Bit  -                        SPI INTERFACE      NCS
                                                                                                            SCK
CN                              A2  16 Bit              -       -                        SERIAL INTERFACE  MISO
                                                                                         BiSS C            MOSI
                                B2  16 Bit              16 Bit  -                        SSI
                                                                                                              MA
                                    16 Bit              16 Bit  16 Bit                                       SLI
                                                                                                            SLO
iC-MD                              ENTP                        TOUCH PROBE
                                                     &                 TP1
TPI
                                                                       TP2

                                                                                         GND

Copyright 2006, 2010 iC-Haus                                                                            http://www.ichaus.com
iC-MD RS-422 QUADRATURE                                   preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                     Rev A1, Page 2/23

DESCRIPTION

iC-MD evaluates incremental encoder signals with A,       An event at the input pin TPI (configurable as rising,
B and index tracks from up to three encoders.             falling or both edges) loads the register TP1 with the
                                                          actual value of the counter 0, and shift the old value
After power-on the iC-MD has all the RAM bits at 0 as     of TP1 in register TP2. This registers can also be
default configuration, that means one 24 bit counter      loads through the instruction bit TP, via SPI or BiSS
configured, and differential inputs. The device can be    (Register communication).
programmed via the SPI interface or BiSS Interface.
                                                          Two bidirectional ports are used as error and warning
The 48 bit counter can be configured as up to three       output (low active) and can be pulled down from out-
counters with variable counter depths of 16, 24, 32 or    side to signals an external error or external warning.
48 bits, but the sum of bits of all the configured coun-  This external error and warning are internally latched
ters can not be higher than 48 bits. Some of the pos-     in the status registers.
sible configurations are 1x48 bit, 2x24 bit, 3x16 bit,
1x32 + 1x16 bit. Each edge of the synchronized en-        A set of status registers monitor the status of the
coder signal counts (fourfold edge evaluation).           counter, TP1, TP2, REF, UPD, power on and external
                                                          error and warning pins.
An additional 24bit counter REF counter is used to
store the distance (number of pulses) between the         The BiSS Interface reads out the counter and regis-
first two index pulses after power-on and the distance    ters TP1, TP2 and UPD as Sensor data. REF regis-
between every last two index pulses in UPD register.      ter is read via BiSS register communication.

PACKAGES                                                 PIN FUNCTIONS
                                                          No. Name Function
PIN CONFIGURATION
TSSOP20 4.4 mm, lead pitch 0.65 mm

                                                          1 SLO BiSS/SSI Interface, data output

             1                      20                    2 SLI   BiSS/SSI Interface, data input
SLO                                        TPI
                                                          3 MA    BiSS/SSI Interface, clock input
             2                      19
SLI                                        ACT1           4 AP    Signal Input (CNT0 / CNT0)

             3                      18                    5 AN    Signal Input (CNT0 / CNT0)
MA                                         ACT0
                                                          6 BP    Signal Input (CNT0 / CNT1)
             4                      17
AP                                         VDD            7 BN    Signal Input (CNT1 / CNT1)

             5                      16                    8 CP    Signal Input (CNT1 / CNT2)
AN                                         NCS
                                                          9 CN    Signal Input (CNT1 / CNT2)
             6                      15
BP                                         SCK            10 GND Ground

             7                      14                    11 NERR Error Message Output (low active)
BN                                         MOSI
                                                                  / System Error Message Input
             8                      13
CP                                         MISO           12 NWARN Warning Message Output (low active)

             9                      12                            / System Warning Message Input
CN                                         nWARN
                                                          13 MISO SPI Interface, data ouput
             10                     11
GND                                        nERR

                                                          14 MOSI SPI Interface, data input

                                                          15 SCK SPI Interface, clock input

                                                          16 NCS SPI Interface, chip select (low active)

                                                          17 VDD 3.0 . . . 5.5 VSupply Voltage

                                                          18 ACT0 Actuator Output 0

                                                          19 ACT1 Actuator Output 1

                                                          20 TPI  Touch Probe Input
iC-MD RS-422 QUADRATURE                                       preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                                                         Rev A1, Page 3/23

ABSOLUTE MAXIMUM RATINGS

These ratings do not imply operating conditions; functional operation is not guaranteed. Beyond these ratings device damage may occur.

Item Symbol Parameter                             Conditions                                                                          Unit
No.                                                                                                                      Max.
                                                                                                                   Min.

G001 V()     Voltage at VDD                                                                                        -0.3  7    V

G002 V()     Voltage at MA, SLI, NERR, NWARN,                                                                      -0.3  7    V
             NCS, SCK, MOSI, TPI

G003 I()     Current in MA, SLI, NERR, NWARN,                                                                      -4    4    mA
             NCS, SCK, MOSI, TPI

G004 V()     Voltage at AP, AN, BP, BN, CP, CN                                                                     -7    7    V

G005 I()     Current in AP, AN, BP, BN, CP, CN                                                                     -20   20   mA

G006 Vd()    ESD Susceptibilty at all pins        HBM 100 pF discharged through 1.5 k                                    2    kV

G007 Tj      Junction Temperature                                                                                  -40   150  C

G008 Ts      Storage Temperature Range                                                                             -40   150  C

THERMAL DATA

Item Symbol  Parameter                            Conditions                                                                                      Unit
No.                                                                                                                Min. Typ. Max.

  T01 Ta     Operating Ambient Temperature Range                                                                   -40   125 C

All voltages are referenced to ground unless otherwise stated.
All currents flowing into the device pins are positive; all currents flowing out of the device pins are negative.
iC-MD RS-422 QUADRATURE                                            preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                                 Rev A1, Page 4/23

ELECTRICAL CHARACTERISTICS

Operating Conditions: VDD = 3 . . . 5.5 V, Tj = -40 . . . 125 C, unless otherwise noted.

Item Symbol Parameter                         Conditions                                                                      Unit
No.                                                                                        Min. Typ. Max.

General

001 VDD       Voltage Supply VDD                                                           3         5.5  V
002 I(VDD)    Supply Current in VDD
                                              TTL input configuration, 48 bits counter               15   mA
                                              10 MHz signal in AP (0 phase) and AN
                                              (90 phase), BP, BN, CP and CN to GND

003 Vc()hi    Clamp Voltage hi                Vc()hi = V() - VDD, I() = 1 mA               0.4       1.5  V
                                              Vc()hi = V() - VDD, I() = 10 mA
004 Vc()lo    Clamp Voltage lo                                                             -1.5      -0.25 V
                                              VDD = 4.5 . . . 5.5 V
Digital Inputs: MA, SLI, SCK, MOSI, NCS, TPI  VDD = 3 . . . 5.5 V

101 Vt()hi    Input Threshold Voltage hi      V() = 1 V . . . VDD                                    2    V
                                              V() = 0 V . . . VDD - 1 V
102 Vt()lo    Input Threshold Voltage lo      NBISS = 1 (SSI protocol)                     0.8            V
                                              NBISS = 0 (BiSS protocol)
                                                                                           0.75           V
                                              Referenced to VDD
103 Vt()hys   Input Hysteresis                Referenced to GND                            150 250        mV
104 Ipd()
              Input Pull-down Current at      V() = 0 V . . . VDD - 1 V                    2     30  75   A
105 Ipu()     SCK, MOSI, TPI
                                              VDD = 4.5 . . . 5.5 V                        -75 -30   -2   A
106 fclk(MA)  Input Pull-Up Current at        VDD = 3 . . . 5.5 V
              NCS, MA                                                                                4    MHz
107 Voc()     Permissible Clock Frequency at
108 Ri()      MA                                                                                     10 MHz

              Pin Open Voltage at SLI                                                      42 46.5 51 %VDD
              Internal Resistance at SLI
                                                                                           70        170 k

                                                                                           40        110 k

109 fclk(SCK) Permissible Clock Frequency at                                                         10 MHz
                        SCK

Bidirectional Pins: NWARN, NERR

201 Ipu()     Pull-Up Current                                                              -750 -100 -10  A

202 Vt()hi    Input Threshold Voltage hi                                                             2    V

203 Vt()lo    Input Threshold Voltage lo                                                   0.8            V

                                                                                           0.75           V

204 Vt()hys Input Hysteresis                                                               150 250        mV

205 Vs()lo    Saturation Voltage lo           I() = 4 mA                                             450 mV

206 Isc()lo   Short-Circuit Current lo        V() = 0 V . . . VDD                          4         100 mA

ABZ Counter

301 R()       Counter Resolution                                                                     48   bit

302 fcnt()    Permissible Count Frequency                                                            40 MHz

303 PHab2     Permissible A/B Phase Distance edge A vs. edge B and vice versa
                                                            TTL=1
                                                            TTL=0, LVDS=X                  5              ns

                                                                                           13             ns

Power-Down Reset and Oscillator

601 VDDon Power-On Supply Voltage                                                                    2.9  V

602 VDDoff Power-Down Voltage                                                              2.1            V

603 VDDhys Power-On Hysteresis                VDDon - VDDoff                               35 100         mV

604 Frq(CLK) Internal Oscillator Frequency                                                 1.4       5.3 MHz

Digital Outputs: SLO, MISO, ACT0, ACT1

701 Vs()hi    Saturation Voltage hi           Vs()hi = VDD - V(), I() = -4 mA                        450 mV
                                                                                                     450 mV
702 Vs()lo    Saturation Voltage lo           I() = 4 mA
                                                                                                                 mA
703 Isc()hi   Short-Circuit Current hi        V() = 0 . . . VDD                            -115      100 mA

704 Isc()lo   Short-Circuit Current lo        V() = 0 . . . VDD
iC-MD RS-422 QUADRATURE                                                    preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                                 Rev A1, Page 5/23

ELECTRICAL CHARACTERISTICS

Operating Conditions: VDD = 3 . . . 5.5 V, Tj = -40 . . . 125 C, unless otherwise noted.

Item Symbol Parameter                            Conditions                                                                   Unit
No.                                                                                        Min. Typ. Max.

RS-422 Configuration: Differential Inputs AP, AN, BP, BN, CP, CN

A01 Vcm()    Common Mode Voltage Range           TTL = 0, LVDS = 0
                                                 VDD = 4.5 . . . 5.5 V
                                                 VDD = 3 . . . 5.5 V                         0       3    V
                                                                                             0
                                                                                                     1.5  V
                                                                                           -300
A02 Vd()     Differential Input Threshold        TTL = 0, LVDS = 0,                                  300 mV
             Voltage                             V() = V(AP) - V(AN)
                                                 V() = V(BP) - V(BN)
                                                 V() = V(CP) - V(CN)

A03 Vhys()   Differential Input Hysteresis       TTL = 0, LVDS = 0,                        2.5       10   mV
                                                 Vhys() = Vth()hi-Vth()lo
                                                 (guaranteed by design)

TTL Configuration: Input AP, AN, BP, BN, CP, CN

B01 Vt()hi   Input Threshold Voltage hi at       TTL = 1, LVDS = 0                                   2    V
             AP, AN, BP, BN, CP, CN

B02 Vt()lo   Input Threshold Voltage lo at       TTL = 1, LVDS = 0                         0.8            V
             AP, AN, BP, BN, CP, CN

B03 Vt()hys  Input Hysteresis at                 TTL = 1, LVDS = 0                         150 300        mV
             AP, AN, BP, BN, CP, CN

B04 Rpd()    Pull-Down Resistor                  TTL = 1, LVDS = 0                         35    50  65   k

LVDS Configuration: Differential Inputs AP, AN, BP, BN, CP, CN

C01 Vin()    Input Voltage Range                 TTL = 0, LVDS = 1
                                                 VDD = 4.5 . . . 5.5 V
                                                 VDD = 3 . . . 5.5 V                       0.8       3    V
                                                                                           0.8
                                                                                                     1.5  V
                                                                                           -200
C02 Vd()     Differential Input Threshold        TTL = 0, LVDS = 1                                   200 mV
             Voltage                             V() = V(AP)-V(AN)
                                                 V() = V(BP)-V(BN)
                                                 V() = V(CP)-V(CN)

C03 Vhys()   Differential Input Hysteresis       TTL = 0, LVDS = 1                         1.2       8    mV
                                                 Vhys() = Vth()hi-Vth()lo
                                                 (guaranteed by design)
iC-MD RS-422 QUADRATURE                                    preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                                                    Rev A1, Page 6/23

OPERATING REQUIREMENTS: SPI Interface

Operating Conditions: VDD = 3 . . . 5.5 V, Tj = -40 . . . 125 C, unless otherwise noted.

Item Symbol Parameter                          Conditions                                                                        Unit
No.                                                                                                                 Max.
                                                                                                              Min.
SPI Interface
                                                                                                               15
I001 tsCCL     Setup Time:                                                                                              ns
               NCS hi  lo before SCK lo  hi                                                                    20

I002 tsDCL     Setup Time:                                                                                      0       ns
               MOSI stable before SCK lo  hi
                                                                                                               25
I003 thDCL     Hold Time:                                                                                      25       ns
               MOSI stable after SCK lo  hi                                                                    25
                                                                                                                0
I004 tCLh      Signal Duration SCK hi                                                                                   ns

I005 tCLI      Signal Duration SCK lo                                                                                   ns

I006 thCLC Hold Time: NCS lo after SCK lo  hi                                                                           ns

I007 tCSh      Signal Duration NCS hi                                                                                   ns

I008 tpCLD     Propagation Delay:                                                                                   40  ns
               MISO stable after SCK hi  lo

I009 tpCSD     Propagation Delay:                                                                                   25  ns
               MISO high impedance after
               NCS lo  hi

I010 f(SCK) Clock Frequency                                                                                         10  MHz

                                                                                                              tCSh

NCS            tsCCL                                       tCLh tpCLl                      thCLC
SCK
MOSI                         tsDCL thDCL
MISO
               MSB in                                      LSB in

               tristate

                                                                                                              tCSh

NCS                                                        tpCLh tpCLl                     thCLC
SCK
MOSI           don't care              tpCLD                                                           tpCSD
MISO
                tpCLD                                                                      LSB out

                       MSB out

                         Figure 1: SPI write cycle (top) and read cycle (bottom)
iC-MD RS-422 QUADRATURE                               preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                 Rev A1, Page 7/23

CONFIGURATION PARAMETERS                       Read-Only Registers
Read/Write Registers

Configuration                                   Status

INVZ(1:0)      invert Z signal                  AB       counter values

EXCH(2:0) exchange inputs AB                    NERR error bit (low active)

CNTCFG(2:0) counter configuration               NWARN warning bit (low active)

TTL            TTL/differential inputs          TP1      touch-probe 1 register

CBZ(1:0)       clear counter by zero            NTPVAL touch-probe valid (low active)

CFGZ(1:0) zero signal configuration             NABERR AB counter error (low active)

TPCFG(1:0) TPI configuration                    TP2      touch-probe 2 register

PRIOR          SPI/BiSS communication priority  REF      reference register

MASK(9:0) error/warning mask                    UPD      update register

NMASK(1:0) error/warning not mask               NUPDVAL update register valid (low active)

LVDS           LVDS/RS-422 differential inputs

CH2SEL         BiSS channel 2 select                     Table 7: Counter Registers

ENCH2          BiSS channel 2 enable

CH1SEL         BiSS channel 1 select            Error
                                                ABERRx AB signals error in counter x
ENCH1          BiSS channel 1 enable            EXTERR external error

CH0SEL         BiSS channel 0 select

NENCH0         BiSS channel 0 not enable

                                                         Table 8: Error Registers

           Table 5: Register description

                                                Warning

Write-Only Registers                            OVFx     overflow in counter x

                                                ZEROx signals zero value in counter x

                                                PDWN     power-down reset

Instructions                                    RVAL     REF value valid

ACT1 set value of ACT1 pin                      UPDVAL update register up to date

ACT0 set value of ACT0 pin                      OVFREF overflow in REF counter

TP         latch TP1 and TP2                    TPVAL    new touch-probe value available

ZCEN enable zero codification                   EXTWARN external warning

ABRES2 reset AB counter 2                       COMCOL communication collision

ABRES1 reset AB counter 1                       TPS      actual TPI pin status

ABRES0 reset AB counter 0                       ENSSI    SSI enabled

              Table 6: Instruction Byte                  Table 9: Warning Registers
iC-MD RS-422 QUADRATURE                                          preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                             Rev A1, Page 8/23

REGISTER MAP

PROGRAMMING

Adr     Bit 7     Bit 6                  Bit 5  Bit 4            Bit 3         Bit 2   Bit 1        Bit 0

Configuration

0x00           INVZ(1:0)                        EXCH(2:0)                              CNTCFG(2:0)

0x01    TTL                    CBZ(1:0)                CFGZ(1:0)                 TPCFG(1:0)         PRIOR

0x02                                                   MASK(7:0)

0x03    LVDS                                                         NMASK(1:0)               MASK(9:8)

0x04    CH2SEL    ENCH2             CH1SEL      ENCH1      CH0SEL              NENCH0

0x05

0x06                                            IDDQ

0x07    TE                SE                                                  CLK2ACT1 SSIGRAY           IVA

Measurement Data (SPI read only)

0x08                                            AB/SPICH(47:0) + NWARN + NERR

0x09

0x0A                                            UPD(23:0) + NUPDVAL + NABERR

0x0B

0x0C                                            TP1(23:0) + NTPVAL + NABERR

0x0D

0x0E                                            TP2(23:0) + NTPVAL + NABERR

Measurement Data (SPI and BiSS read only)

0x10                                                REF(23:16)

0x11                                                   REF(15:8)

0x12                                                   REF(7:0)

SPI write only data. (read via AB)

0x20                                            SPICH(47:40)

0x21                                            SPICH(39:32)

0x22                                            SPICH(31:24)

0x23                                            SPICH(23:16)

0x24                                                SPICH(15:8)

0x25                                                SPICH(7:0)

Instruction Byte (write only)

0x30              ACT1                   ACT0   TP         ZCEN                ABRES2  ABRES1       ABRES0

BiSS Profile ROM

0x42                                            BiSS Profile ROM - 0x33

0x43                                            BiSS Profile ROM - 0x18

Status

0x48    ABERR0    OVF0              ZERO0       PDWN             RVAL          UPDVAL  OVFREF       TPVAL

0x49    ABERR1    OVF1              ZERO1       PDWN       EXTERR             EXTWARN COMCOL        TPS

0x4A    ABERR2    OVF2              ZERO2       PDWN       EXTERR             EXTWARN COMCOL        ENSSI

BiSS Device and Manufacturer ID

0x78                                            Device ID - 0x4D ('M')

0x79                                            Device ID - 0x44 ('D')

0x7A                                            Revision - 0x59 ('Y')

0x7B                                            Revision - 0x00 ('0')

0x7C                                            Revision - 0x00 (")
iC-MD RS-422 QUADRATURE           preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                       Rev A1, Page 9/23

PROGRAMMING

Adr   Bit 7  Bit 6  Bit 5  Bit 4  Bit 3                         Bit 2  Bit 1  Bit 0

0x7D                       Revision - 0x00 (")

0x7E                       BiSS Manufacturer ID (default 0x69)

0x7F                       BiSS Manufacturer ID (default 0x43)

                           Table 10: Register layout
iC-MD RS-422 QUADRATURE                                         preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                            Rev A1, Page 10/23

RS-422, LVDS, TTL RECEIVERS

The input stage for the incremental signals ABZ is con- LVDS    Addr. 0x03; bit (7)              0

figurable as single-ended TTL and differential (RS-422 Code     Function

or LVDS). Differential inputs are possible only for one 0       differential RS-422 inputs

counter configuration. If two or more counters are con- 1       differential LVDS inputs

figured, it must be used one of the TTL inputs configu- Notes   condition: TTL=0

ration shown in table 11.

                                                                Table 13: LVDS/RS-422 Inputs

Counters A0 B0 Z0 A1 B1 Z1 A2 B2                The configuration bit EXCH exchanges the input A and
1xTTL AP AN BP - - - - -                       the input B of the counters. The default counting di-
2xTTL AP AN BP BN CP CN - -                    rection is positive in clockwise (CW) direction (A edge
3xTTL AP AN - BP BN - CP CN                    take place before B edge). But it is also possible to
                                                change the counting direction with the register EXCH.
    Table 11: TTL Input Counters Configuration  See table 14.

                                                EXCH            Addr. 0x00; bit (5:3)            000

Note that the three counters configuration don't imple- Code    Function

ment any Zero signal. It has only A and B input signals. xx1    exchange AB CNT0 (CCW positive)

Register bits TTL and LVDS set the configuration of the x1x     exchange AB CNT1 (CCW positive)

quadrature input signals.                       1xx             exchange AB CNT2 (CCW positive)

TTL            Addr. 0x01; bit (7)                         Table 14: Exchange AB Inputs
Code  Function
0     differential inputs           0
1     TTL inputs
                                           The index (Z) signal can be inverted as shown in table
                                           15 with the register bits INVZ(1:0).

      Table 12: TTL Inputs                      INVZ            Addr. 0x00; bit (7:6)            00

                                                Code            Function

                                                x1              invert Z CNT0 (Z=0 active)

It is possible to configure the differential input stage of 1x  invert Z CNT1 (Z=0 active)
iC-MD in two different modes; differential RS-422 and
differential LVDS. See table 13.                                   Table 15: Invert Z Signal
iC-MD RS-422 QUADRATURE                                         preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                            Rev A1, Page 11/23

48 BIT COUNTER

iC-MD has a 48 bit counter configurable as from one       EXCH = 0 and INVZ = 0. All other configurations are
up to three counters with bit lengths from 16 to 48 bit.  also possible.
Table 16 shows all the possible counters configuration.

                                                          CFGZ  Addr. 0x01; bit (4:3)                 00

The counter configuration is given by the registers       Code  Function:
CNTCFG as shown in table 16. If it is configured with
more than one counter, the input stage must be set to     00    Z active: when A = 1 B = 1
TTL (table 12).
                                                          01    Z active: when A = 1 B = 0

                                                          10    Z active: when A = 0 B = 1

                                                          11    Z active: when A = 0 B = 0

CNTCFG  Addr. 0x00; bit (2:0)        000

Code    Counter Configuration                                   Table 17: Index Signal Configuration

000     1x24 bit counter

001     2x24 bit counter                                  It can also be deactivated the clearing of counter by
                                                          the index signal with the configuration bit CBZ ( table
010     1x48 bit counter                                  18 ).

100     1x32 bit counter

101     1x32 bit + 1x16 bit counter

011     1x16 bit counter                                  The CBZ configuration is only applicable after the sec-
                                                          ond index pulse after power-on or the activation of
110     2x16 bit counter                                  ZCEN (table 23), because after it, the iC-MD will reset
                                                          the counter value by the firsts two index pulse, inde-
111     3x16 bit counter                                  pendently of the CBZ configuration, in order to have
                                                          the AB Counter value referenced to the second index
        Table 16: Counter Length                          pulse. By default, CBZ is set to 0, also the counters
                                                          are not reset to 0 by the index signal. But the firsts two
The 48 bit register of the AB counter is also used as     Index pulse always reset the counters.
"SPI data channel" for data exchanging between SPI
and BiSS interface, for that purpose the bit CH0SEL       CBZ   Addr. 0x01; bit (6:5)                 00
(table 45) must be set to 1. When CH0SEL = 1, the
counting function for all the counters is deactivated.

                                                          Code  Function

                                                          x1    CNT0 cleared by Z0 signal

Index Signal (Z)                                          1x    CNT1 cleared by Z1 signal
In default operation configuration, the index signal (Z)
is active when A = B = 1, as shown in table 17 with             Table 18: Clear by Z
iC-MD RS-422 QUADRATURE                                      preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                          Rev A1, Page 12/23

24 BIT REFERENCE COUNTER

An aditional 24 bit counter is integrated in order to load   Since the internal counter for REF and UPD is 24 bit
the REF and UPD registers. The value of this internal
counter can not be read, it can only be read the values      long, the maximum number of edges that can be eval-
of REF and UPD registers. The reference counter is
activated by default after power-on and reset with ev-       uated (loaded in UPD and REF) between two index
ery index signal (it is not affected by the configuration    signal goes from -223 (negative counting direction) to
bit CFGZ, table 17).                                         223-1 (positive counting direction).

REF REGISTER

After the start up (Power on), the iC-MD counts the          dex signals. The AB counter is then set to 0 with the
number of edges between the first two different index        second index signal. The counter value is then refer-
signals (Z) in the register REF. This function is always     enced to the position of the second Z signal, and the
activated by the following situations:                       number of edges between the first two index signals
                                                             stored in REF.
- after power-on.
- by activating the zero codification function via instruc-  After the second index signal, the status bit RVAL (ta-
tion byte (table 23).                                        ble 31) is set and remains at this value until the next
                                                             power on, the activation of the zero codification func-
The process runs as following: the "reference counter"       tion or until the reseting of the counter 0.
is set to zero with the first index signal, and the second
index signal (must be different of the first one) loads      The following diagrams show the reference position ac-
the register REF with the value of "reference counter".      quisition process also called as zero codification func-
It is the distance between the first and the second in-      tion.

Figure 2: Zero-Codification: REF and UPD registers after activation of Zero Codification function
                         Figure 3: Zero-Codification: reference position acquisition
iC-MD RS-422 QUADRATURE                                                                 preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                                                                       Rev A1, Page 13/23

UPD REGISTER

The register UPD is load at every index pulse with the                         The status bit UPDVAL (table 32) signals that a new
value of the "reference counter", it is the number of AB                       UPD value is available (UPD register was loaded and
edges between the last two index pulses (value of the                          still not read).
reference counter). It is used to check that any AB
pulse was lost.                                                                The following diagram shows the value of REF and
                                                                               UPD after activating the zero codification function
                                                                               when counting in negative direction.

                          5000                                        5000                                           5000

                                                       5005                                5005                                           5005

                 Z  2510                      2490  Z        2515           Z  2485     Z                   2520           Z  2480     Z        2525      Z
                                Z
Bit ZCEN=1                                                                     Negative counting direction
                                             -2510
REF                 0                        -2510             -2510            -2510                        -2510             -2510             -2510
                                                               -2490            -2515                        -2485             -2520             -2480
UPD                 X                          0+n           -2490+n           -2515+n                      -5000+n           -5520+n           -10000+n

CNT                 X

                                Figure 4: REF and UPD registers in negative direction
iC-MD RS-422 QUADRATURE                                           preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                        Rev A1, Page 14/23

TP1, TP2 and AB REGISTERS

TP1, TP2 Registers                                          TPCFG  Addr. 0x01; bit (2:1)            00
The touch probe registers consist of two 24 bit regis-
ters which are load with a TPI pin event (see table 19)     Code   Function
or writing the instruction bit TP (table 24) via SPI/BiSS.
At every TPI pin or TP instruction event, the register      00     both edges active
TP2 is load with the value of TP1 and TP1 is load with
the actual value of counter 0.                              01     rising edge active

For using TP registers, AB counter must be configured       10     falling edge active
to 24 bit, but if 2x24 bit counters are configured, only
the counter 0 will be latched into TP1/TP2 registers.       11     pin TPI disabled

The TPI pin events can be configured as falling, rising            Table 19: TPI Pin Configuration
or both edges, as shown in table 19.
                                                            The following diagram (figure 5) shows the function of
                                                            the pin TPI when configured for both rising and falling
                                                            edge.

Figure 5: Function of TPI pin when TPCFG=11

AB Register                                                 the bit length is set by the configuration bits CNTCFG
A 48 bit register (AB) is used to store and shift out the   (table 16)
ABCNT Registers (Counters), and also the "SPI Chan-
nel Data" (SPICH). The register AB is read via BiSS         The bit CH0SEL (table 45) selects the data to be load
(sensor data, channel 0) or via SPI (Adr 0x08), and         in the AB register when reading the channel 0 via BiSS
                                                            or the address 0x08 via SPI.
iC-MD RS-422 QUADRATURE                                          preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                            Rev A1, Page 15/23

COMMUNICATION CONTROL

iC-MD can communicate simultaneously via SPI and ABRES2          Addr. 0x30; bit 2                            0

BiSS in order to exchange data between SPI and BiSS. Code        Function

For this purpose, SPI writes the data to be read by 1            reset of counter 2

BiSS in the AB register, and BiSS reads the SPICH

(BiSS channel 0 configured as SPICH, see table 45).              Table 22: Counter 2 Reset

                                                          ZCEN   Addr. 0x30; bit 3                            1

If both interfaces attempt to read or write at the same   Code   Function
time a different RAM address than the SPICH (Adr.
0x20 to 0x25), then the bit error COMCOL (table 37)       1      enable zero codification
is set and the communication of the interface without
priority (see table 43) is not valid.                            Table 23: Enable Zero Codification

Instruction Byte                                          TP     Addr. 0x30; bit 4                            -
                                                          Code
Register address 0x30 contains the write only instruc-    1      Function
tion byte. When one of these bits is set to 1, then the
corresponding operation is executed and then set back     Notes  load TP2 with TP1 value, and TP1 with ABCNT
to 0, excepts the bits ACT0 and ACT1 which remain to             value
the written value.
                                                                 counter must be configured to 24 bit length

                                                                 Table 24: Touch Probe Instruction

                                                          The instruction bits ACT0 and ACT1 set the actuator
                                                          pins ACT0 and ACT1 to high or low voltage.

                                                          ACT0   Addr. 0x30; bit 5                            0

ABRES0  Addr. 0x30; bit 0          0                      Code   Function

Code    Function                                          0      actuator pin 0 set to GND

1       reset of counter 0                                1      actuator pin 0 set to VDD

        Table 20: Counter 0 Reset                                Table 25: Actuator Pin 0

                                                          ACT1   Addr. 0x30; bit 6                            0

ABRES1  Addr. 0x30; bit 1          0                      Code   Function

Code    Function                                          0      actuator pin 1 set to GND

1       reset of counter 1                                1      actuator pin 1 set to VDD

        Table 21: Counter 1 Reset                                Table 26: Actuator Pin 1

STATUS REGISTER and ERROR/WARNING INDICATION

The three bytes status registers (Adr. 0x48 to 0x4A)      Two of this status bits are error bits; ABERR (AB de-
indicate the state of the iC-MD. All the status bits are  codification error, table 27) and EXTERR (external er-
latched (except TPS) when an error/warning occurs         ror, table 35), all others status bits signal warnings.
and are reset when reading the error/warning via SPI
or BiSS excepts RVAL. The status bits TPVAL and UP-
DVAL are also reset by reading the register TP1 and
UPD respectively.

The status bit TPS (table 38) is not latched, it signals  Status bits ABERRx indicate a decodification error of
the actual state of the input pin TPI.                    the AB inputs, it ocurrs if the counting frequency is too
                                                          high or if two incremental edges are too close (PHab2,
                                                          Spec. Item No.303).
iC-MD RS-422 QUADRATURE                                         preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                             Rev A1, Page 16/23

ABERRx           Addr. 0x48, 0x49, 0x4A;                 RVAL status bit indicates that the reference value was
                 bit 7                                   load in the REF register, after the "Zero Codification"
Code    Description                                      process. After power-on, this bit remains at 0 until the
0                                                        second different Index pulse.
1       No decodification error in counter x
Notes   Decodification error in counter x                RVAL             Addr. 0x48; bit 3
                                                         Code    Description
        x = 0, 1, 2                                      0       REF Reg. not valid
        Reset by reading Adr. 0x48 (ABERR0), 0x49        1       REF Reg. valid
        (ABERR1) and 0x4A (ABERR2)                       Notes   Reset by the instruction ZCEN(see table 23)
        The corresponding counter must be reset (ABRES)
        after an error                                           Table 31: REF Register Valid

        Table 27: AB Decodification Error

The maximum counting range of the counters depends       Every time that the UPD register is loaded, the status
on the counter configuration (see table 16). A counter   bit UPDVAL (UPD valid) is set to 1 until the status bit
with the bit length "n" has the maximum counting range   UPD or the register UPD is read via SPI or BiSS.
will be from -2n-1 up to 2n-1-1. The corresponding bit
OVFx is set to 1 if the counter exceeds these values.

OVFx             Addr. 0x48, 0x49, 0x4A;                 UPDVAL           Addr. 0x48; bit 2
                 bit 6                                   Code    Description
Code    Description                                      0       UPD Reg. not valid
0       no overflow in counter x                         1       UPD Reg. valid
1       overflow in counter x                            Notes   Reset by reading Adr. 0x48 or the register UPD via
Notes   x = 0, 1, 2                                              SPI (Adr. 0x0A) or BiSS (Channel 1)
        reset by reading Adr. 0x48 (OVF0), 0x49 (OVF1)
        and 0x4A (OVF2)                                          Table 32: UPD Register Valid

        Table 28: Counter Overflow Warning               If the number of AB edges between two index signals
                                                         is greater than 223-1=8388607 or lower than -223=-
ZEROx bits indicate that the counter value has           8388608 the status bit OVFREF is set to 1 and indi-
reached the zero value.                                  cates that the value of the UPD and REF registers are
                                                         not valid.

ZEROx            Addr. 0x48, 0x49, 0x4A;                 OVFREF           Addr. 0x48; bit 1
                 bit 5                                   Code    Description
Code    Description                                      0       No Overflow in reference counter
0                                                        1       Overflow in reference counter
1       no zero of counter x                             Notes   Reset by reading Adr. 0x48
Notes   zero of counter x
        x = 0, 1, 2
        reset by reading Adr. 0x48 (ZERO0), 0x49
        (ZERO1) and 0x4A (ZERO2)

                                                                Table 33: Reference Counter Overflow

        Table 29: Zero Value in Counter x

If VDD reaches the power off supply level (VDDoff,       After loading TP1/TP2 register, either via pin TPI or in-
Spec. Item No. 602), the iC-MD is reset and the RAM      struction TP (see table 24), the bit TPVAL is set to 1
initialized to the default value. Status bit PDWN indi-  and remains at 1 until the reading of TPVAL, TP1 or
cates that this initialization has taken place.          TP2 via SPI or BiSS.

PDWN             Addr. 0x48, 0x49, 0x4A;                 TPVAL            Addr. 0x48; bit 0
                 bit 4                                   Code    Description
Code    Description                                      0
0       No undervoltage                                  1       TPx registers not loaded
1       Undervoltage                                     Notes   New value loaded in TPx
Notes   Reset by reading Adr. 0x48, 0x49 or 0x4A
                                                                 Reset by reading Adr. 0x48, register TP1 or register
                                                                 TP2 via SPI (Adr. 0x0C and 0x0E) or BiSS
                                                                 (channel 1 and channel 2, see table 45)

        Table 30: Undervoltage Reset                             Table 34: Touch-Probe Valid
iC-MD RS-422 QUADRATURE                                           preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                               Rev A1, Page 17/23

The status bit (EXTERR: external error) indicates if the   TPS                Addr. 0x49; bit 0
pin NERR was either pulled-down from outside or set        Code     Description
to 0 from inside (an internal masked error has ocurred).   0        TPI pin at low
                                                           1        TPI pin at high

EXTERR            Addr. 0x49, 0x4A; bit 3                         Table 38: Touch-Probe Pin Status
Code     Description
0        no external error                                 Status bit ENSSI signals if the SSI interface instead of
1        external error                                    BiSS is configured. This is configured by the SLI pin,
Notes    Reset by reading Adr. 0x49 or 0x4A                if the pin is open, the SSI interface is selected. ENSSI
                                                           has an internal digital filter of 12.5 s.
         Table 35: External Error

The status bit (EXTWARN: external warning) bit indi-       ENSSI           Addr. 0x4A; bit 0
cates if the pin NWARN was either pulled-down from         Code   Description
outside or set to 0 from inside (an internal masked        0      SSI not enabled
warning has ocurred).                                      1      SSI enabled (pin SLI open)

                                                                        Table 39: Enable SSI

EXTWARN           Addr. 0x49, 0x4A; bit 2                  Error and warning mask
Code     Description
0        no external warning                               The masks (MASK) and not masks (NMASK) bits, stip-
1        external warning                                  ulate whether error and warning events are signaled
Notes    reset by reading Adr. 0x49 or 0x4A                as an alarm via the open drain I/O pins NERR and
                                                           NWARN.
         Table 36: External Warning

If BiSS/SSI and SPI try to access at the same time         MASK   Adr 0x02, bit 7:0; Adr 0x03, bit 1:0
to the internal data bus (BiSS register communication      Bit    Error/Warning Event
and SPI communication) the bit COMCOL will be set          9      enable SSI (warning)
indicating that a collision has taken place. If SPICH is   8      external error (error)
activated (table 45), the writing process of AB via SPI    7      zero value of active counter 0, 1 or 2 (warning)
and reading of channel 0 via BiSS at the same time will    6      touch-probe valid (warning)
generates no COMCOL warning.                               5*     power down (RAM was initialized) (warning)
                                                           4      overflow of reference counter (warning)
If a communication collision take place, only the inter-   3      overflow of counter 0, 1 or 2 (warning)
face with priority (See table 43) executes the write/read  2      REF reg. valid (warning)
process correctly, but the other interface doesn't write   1      external warning (warning)
any data or read a false value.                            0      register comunication collision (warning)
                                                           Notes  encoding of bit 9 . . . 0:
                                                                  0 = message disabled, 1 = message enabled

COMCOL            Addr. 0x49, 0x4A; bit 1                         Table 40: Error/Warning Event Masks
Code     Description
0        no communication collision                        NMASK  Adr 0x03, bit 3:2
1        communication collision                           Bit    error/warning event
Notes    reset by reading Adr. 0x49 or 0x4A                1
                                                                  AB decodification error. e.g. too high
        Table 37: Communication Collision                  0      frequency(error)
                                                           Notes  UPD reg. valid (warning)

Bit TPS signals the actual state of the input pin TPI. If         encoding of bit 1...0:
the pin TPI is high, the bit TPS remains at 1, and if TPI         0 = message enabled, 1 = message disabled
is set to low, TPS status bit is 0.
                                                                 Table 41: Error/Warning Event Not Masks
iC-MD RS-422 QUADRATURE                                                                     preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                                                                               Rev A1, Page 18/23

SPI INTERFACE

The Serial Peripheral Interface (SPI) of iC-MD consists                                 The rising edge of NCS ends all data transfer and
of a SPI slave interface with polarity 0 and phase 0.                                    resets internal counter and command register

Each transmission starts with a falling edge of NCS                                     Data transfer out from MISO starts with the falling
and ends with the rising edge. During transmission,                                      edge of SCK immediately after the last bit of the
commands and data are controlled by SCK and NCS                                          SPI command is sampled in on the rising edge
according to the following rules:                                                        of SCK

Commands and data are shifted; MSB first, LSB                            Data transfer to MOSI continues immediately af-
  last                                                                       ter receiving the command in all cases where
                                                                             data is to be written to iC-MD internal registers
Each output data/status bits are shifted out on
  the falling edge of SCK (MISO line) and each bit                    SPI Communication
  is sampled on the rising edge of SCK (Polarity 0,                   The first byte to be transmitted to the iC-MD via SPI is
  Phase 0).                                                           the instruction (or command) wich determine the com-
                                                                      munication direction (read or write), and has the follow-
After the device is selected with the falling edge                  ing structure:
  of NCS, an 8-bit command is received. The com-
  mand defines the operations to be performed
  (Write/Read) and the address.

                                                   SPI Commands

Bit 7  Bit 6                      Bit 5         Bit 4            Bit 3                         Bit 2                Bit 1                         Bit 0
R/W
                                                                 ADDRESS(6:0)

                                                Table 42: SPI command structure

The following diagrams show the SPI write and read
processes.

NCS                                                         Polarity 0, Phase 0
SCLK
MOSI           0                  ADR(6:0)      7      6    5    4          3          2    1  0           7  6  5  4  3                    2  1  0      X

MISO                                                             Byte to write in ADR                               Byte to write in ADR+1

                                                            High Impedance

                                                Figure 6: SPI Write Data

NCS                                                         Polarity 0, Phase 0
SCLK
MOSI           1                  ADDRESS(6:0)                                                 don't care
MISO
                  High Impedance                n      n-1  n-2  n-3        n-4        n-5                       5  4  3                    2  1  0      X High Impedance

                                                Figure 7: SPI Read Data

The data length to be written is always 8 bit, but it is if the NCS signal is not reset and SCLK continues be-
possible to transmit several bytes of data consecutively ing clocked. The address transmitted is then the start
iC-MD RS-422 QUADRATURE                                          preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                     Rev A1, Page 19/23

address which is internally increased by 1 following       succefully the register. The error in the interface with-
each transmitted byte.                                     out priority will be signalized by the collision Status bit:
                                                           SPICOL or BISSCOL, Adr.0x4A, bit(1:0).
The data length to be read after the read instruction is
variable:                                                  PRIOR  Addr. 0x03; bit 1             0

8 bit                                                      Code   Function
For configuration data (Adr.- 0x00 to 0x07), REF and
SPICH (Adr.- 0x10 to 0x25), ROM (Adr.- 0x42, 0x43)         0      BiSS priority
and Status Bit (Adr.- 0x48 to 0x4A). But it is possi-
ble to read several bytes of data consecutively if the     1      SPI priority
NCS signal is not reset and SCLK continues being
clocked. The address transmitted is then the start ad-            Table 43: Interface Priority
dress which is internally increased by 1 following each
transmitted byte.                                          SPI Channel: SPI to BiSS communication
                                                           The counter register is also used for the transmission
24+2 bit                                                   of data from SPI to BiSS. The data exchanging take
For TP1, TP2 and UPD registers.                            place as following:

Variable                                                      1. SPI writes the data to be transmitted in address
For counter data, it depends on the counter configura-            0x20 to 0x25, this data is written in the counter
tion CNTCFG (Adr. 0x00 bit (2:0)). See the table 16.              registers. The data lenght to be transmitted is
The total length is CNT length + 2 bit (NERR, NWARN)              selected by CNTCFG (Table 16) and can be con-
                                                                  figured as 16, 24, 32 or 48-bit
Interface Priority
The Configuration bit PRIOR (Adr. 0x03, bit 1), set           2. After the writing process, the bit SPICHVAL is set
which interface has priority when taking place a Read-            to 1 and read via BiSS as Warning bit of channel
/Write interface collision. It means that if BiSS and SPI         0.
try to access to the configuration register at the same
time, then only the one with the priority will write/read     3. BiSS reads out the channel 0, the data written
                                                                  via SPI and two status bits, NERR and NWARN
                                                                  wich indicates if the read data is valid.
iC-MD RS-422 QUADRATURE                                        preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                              Rev A1, Page 20/23

BiSS and SSI INTERFACE

The BiSS interface is a bidirectional serial interface,  For a detailed description of the protocol, see the BiSS
which is used to read out the sensor data values and     C specification.
to write and read the internal configuration registers.
                                                         It consist of 3 configurable channels:

        channel        eata          error  warning data length CRC polynom                   CRC mode
          CH0      AB counter                                                                   inverted
                                     NERR NWARN 16 + 2 bit 1000011
          CH1     SPI Channel                                                                   inverted
          CH2                                                24 + 2 bit
         Notes         UPD                                                                      inverted
                       TP1                                   32 + 2 bit                         inverted
                       TP1                                                                      inverted
                       TP2                                   48 + 2 bit                         inverted

                                     NERR NSPICHVAL 16 + 2 bit 1000011

                                                             24 + 2 bit

                                                             32 + 2 bit

                                                             48 + 2 bit

                                    NABERR NUPDVAL 24 + 2 bit                  100101

                                    NABERR NTPVAL 24 + 2 bit                   100101

                                    NABERR NTPVAL 24 + 2 bit                   100101

                                    NABERR NTPVAL 24 + 2 bit                   100101

                                     channel 0 data length configurable via:

                                            CNTCFG (Adr.0x00, bit 3:0)

                                            Table 44: BiSS Channels

The error (NERR) and warning (NWARN) bit of the          The three channel are enabled by default, but all of
channel 0 signal the same data to be output at the pins  them can be disable with the registers NENCH0 (table
NERR and NWARN, it's by default:                         46) and ENCHx (table 47)

NERR: ABERR (AB signal error)                            NENCH0          Addr. 0x04; bit (2)              0

                                                         Code        Function

NWARN: UPDVAL (UPD Reg. up to date)                      0           BiSS channel 0 enabled

                                                         1           BiSS channel 0 disabled

This bits can also be configured like the NERR and              Table 46: Not Enable BiSS Channel 0
NWARN outputs, with the registers MASK (table 40)
and NMASK(table 41)                                      ENCHx           Addr. 0x04; bit (6,4)            00

                                                         Code        Function

Two different data can be selected for each chan-        X0          BiSS channel 1 disabled
nel, register CHxSEL (table 45) selects the data to be
transmitted by the channels.                             0X          BiSS channel 2 disabled

                                                               Table 47: Enable BiSS Channel 1 and 2

CHxSEL  Addr. 0x04; bit (7,5,3)             000

Code    Function                                         SSI Protocol
                                                         An SSI protocol is selected if the input pin SLI is open.
XX0     channel 0: AB counter data                       This enable signal has an internal digital filter of 5 s.

XX1     channel 0: SPI data channel                      A clock pulse train from a controller is used to gate out
                                                         sensor data. Between each clock pulse train there is a
X0X     channel 1: UPD data                              SSI timeout during which fresh data is moved into the
                                                         register. Data is shifted out when the iC-MD receives
X1X     channel 1: TP1 data                              a pulse train from the controller. When the least sig-

0XX     channel 2: TP1 data

1XX     channel 2: TP2 data

        Table 45: BiSS Channel Selection
iC-MD RS-422 QUADRATURE                                  preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                      Rev A1, Page 21/23

nificant bit (LSB) goes high after the SSI timeout, new continues being clocked without SSI timeout, it will be

data is available to read.                               output a total of 94 bit with the following scheme:

The AB counter data transmitted is in the form of a bi-
nary code (24 bit + NERR + NWARN). If the input MA

                                                Figure 8: Output data with SSI protocol

ACTUATOR OUTPUTS, ERROR and WARNING I/O PINS

The pins NERR and NWARN are low active bidirec- error/warning will be read by the controller via SPI or
tional ports (open collector outputs and digital inputs). BiSS as status bits.
The inputs are used to latch an external error/warn- The instruction bits ACT0 and ACT1 (tables 25 and 26)
ing (tables 35 and 36) and makes possible that this set the value of the output pins ACT0 and ACT1.
iC-MD RS-422 QUADRATURE                                                                    preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                                               Rev A1, Page 22/23

APPLICATIONS NOTES

RS422 12 V capable inputs setup

The following figure shows the resistors configuration
used for a 12 V capable RS422 inputs. (see Fig. 9).

VDD

     0..5.5V

                                                                                                                                            VDD

                                                                         RS-422 Receivers         24-bit REF Counter

                                 1k 1k                              AP AP     AP           A0
                                 1k 1k
                              R  R                                                                                                REFCNT(23:0)

                      4.7k                                                                 B0               Z Signal

APR                        R                                               +               Z0     COUNT               Reset       RESAB
ANR -12..12V
                           R                                                  AD
            -12..12V
                       4.7k                                                -
                                                                    AN AN
                              R  R                                            AN

                                            R  1k 1kR               BP BP     BP                  1x48bit Counter
                                               1k 1k
BPR                                 4.7k                                   +  BD                  1x32bit Counter
BNR
     -12..12V                            R                                 -                      1,2x24bit Counters
     -12..12V
                                         R                                                        1,2,3x16bit Counters
                                                                    BN BN
                                     4.7k

                                            R  R                              BN

                                                                                           A1

                                                             1k 1k  CP CP                  B1         Z  &
                                                             1k 1k                                CBZ
                                                                              CP
                                                          R  R                             Z1

CPR                                               4.7k                     +                                1         DQ          AB(47:0)
CNR
     -12..12V                                          R                      CD           A2
     -12..12V
                                                       R                   -               B2
                                                                    CN CN
                                                   4.7k

                                                          R  R                CN

                                                                                                                          CNTFLG

                                                                    TPI

                                                      Figure 9: RS422 12 V capable configuration

iC-Haus expressly reserves the right to change its products and/or specifications. An info letter gives details as to any amendments and additions made to the
relevant current specifications on our internet website www.ichaus.de/infoletter; this letter is generated automatically and shall be sent to registered users by
email.
Copying even as an excerpt is only permitted with iC-Haus' approval in writing and precise reference to source.
iC-Haus does not warrant the accuracy, completeness or timeliness of the specification and does not assume liability for any errors or omissions in these
materials.
The data specified is intended solely for the purpose of product description. No representations or warranties, either express or implied, of merchantability, fitness
for a particular purpose or of any other nature are made hereunder with respect to information/specification or the products to which information refers and no
guarantee with respect to compliance to the intended use is given. In particular, this also applies to the stated possible applications or areas of applications of
the product.
iC-Haus conveys no patent, copyright, mask work right or other trade mark right to this product. iC-Haus assumes no liability for any patent and/or other trade
mark rights of a third party resulting from processing or handling of the product and/or any other use of the product.
As a general rule our developments, IPs, principle circuitry and range of Integrated Circuits are suitable and specifically designed for appropriate use in technical
applications, such as in devices, systems and any kind of technical equipment, in so far as they do not infringe existing patent rights. In principle the range of
use is limitless in a technical sense and refers to the products listed in the inventory of goods compiled for the 2008 and following export trade statistics issued
annually by the Bureau of Statistics in Wiesbaden, for example, or to any product in the product catalogue published for the 2007 and following exhibitions in
Hanover (Hannover-Messe).
We understand suitable application of our published designs to be state-of-the-art technology which can no longer be classed as inventive under the stipulations
of patent law. Our explicit application notes are to be treated only as mere examples of the many possible and extremely advantageous uses our products can
be put to.
iC-MD RS-422 QUADRATURE                     preliminary

ENCODER RECEIVER/COUNTER WITH SPI AND BiSS

                                                                                       Rev A1, Page 23/23

ORDERING INFORMATION

Type                    Package                     Order Designation

iC-MD                   TSSOP20                     iC-MD TSSOP20
Evaluation Board iC-MD  100 mm x 80 mm PCB          iC-MD EVAL MD1D

For technical support, information about prices and terms of delivery please contact:

iC-Haus GmbH            Tel.: +49 (61 35) 92 92-0
Am Kuemmerling 18       Fax: +49 (61 35) 92 92-192
D-55294 Bodenheim       Web: http://www.ichaus.com
GERMANY                 E-Mail: sales@ichaus.com

Appointed local distributors: http://www.ichaus.com/sales_partners
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

器件索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z
搜索索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2021 EEWORLD.com.cn, Inc. All rights reserved