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I0198

器件型号:I0198
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厂商名称:LATTICE [Lattice Semiconductor]
厂商官网:http://www.latticesemi.com
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I0198器件文档内容

LOW-POWER SERDES, HIGH-SPEED DDR3, HIGH-CALIBER DSP

LatticeECP3 Family

Build Leading Edge Systems with                                    LatticeECP3 Features and Benefits
Proven 3rd Generation FPGAs
                                                                    Embedded SERDES
LatticeECP3TM is the best-in-class mid-range FPGA with high-
performance SERDES, full-featured DSP blocks, and support for          3.2Gbps operation with less than 110mW power per
state-of-the-art memory interfaces including DDR3. It offers 35%       channel
to 100% more silicon resources in smaller packages compared            Built-in pre-emphasis and equalization
to competitors. Low-power LatticeECP3 FPGAs are used in                Supports PCIe, Ethernet (GbE, XAUI, & SGMII), SMPTE,
a wide range of applications, such as wireless and wireline            Serial RapidIO, CPRI and JESD204A
communication, video processing, security and surveillance,            Quad-based architecture with mix and match of different
industrial networking, industrial automation, computing, storage,      protocols within a quad
medical equipment, and consumer.                                       Single-channel granularity for 3G/HD/SD SDI
                                                                       Support low latency variation CPRI links for multi-hop
LatticeECP3 FPGAs offer up to 150K LUTs of logic capacity              RRH applications
and 7 Mbits of memory for system integration, cascadable high-
performance DSP blocks for signal processing, high-speed memory     Cascadable DSP with ALU
interfaces including DDR3 at 800 Mbps, and up to 1 Gbps LVDS
performance for ADC/DAC and SPI4.2 interfaces. LatticeECP3             Fully cascadable slice for high performance filter and
further enables you to build high-speed systems with proven 3.2        wide arithmetic functions
Gbps low-power SERDES qualified for a number of protocols PCI        Implement rounding and truncation functions with 54-bit
Express 1.1, Ethernet (GbE, SGMII & XAUI), SMPTE SDI (3G/HD/           cascadable arithmetic logic unit
SD), Serial RapidIO 2.1, low-latency CPRI, and JESD204A.               Multiply, accumulate, addition and subtraction
                                                                       Up to 320 18x18 multipliers
To accelerate design of LatticeECP3 powered systems, Lattice also
offers a number of generic and application-specific development     High-Speed I/O
kits, an expanding portfolio of free readymade reference designs,
and a set of economical IP suites.                                     Pre-engineered DDR3 memory (800Mbps)
                                                                       Up to 1Gbps LVDS
FPGA Fabric Features and Capabilities                                  ADC/DAC, 7:1 LVDS, XGMII

   Low-Power, High-Value FPGA Fabric                                Advanced Configuration Options
    Low-power 65nm process with 4-input look-up table (LUT)
                                                                       Configure with SPI boot flash or parallel burst mode flash
     fabric                                                            Protect your designs with 128-bit AES
    Logic densities from 17K to 149K LUTs                             Dual-boot provides backup configuration copy
    Up to 7Mbits of Embedded Block RAM (EBR) and 303Kbits of          TransFRTM I/O support updates while system operates

     distributed RAM

   High-Speed Embedded SERDES
    Up to 16 channels with data rates from 150Mbps to 3.2Gbps
    Less than 110mW power per channel at 3.2Gbps
    Supports PCI Express, Ethernet (GbE, XAUI, SGMII),

     SMPTE, Serial RapidIO 2.1, CPRI

   Flexible sysIOTM Buffers
    LVCMOS 33/25/18/15/12, PCI
    SSTL 33/25/18/15 & HSTL15 & HSTL18
    LVDS, Bus-LVDS, RSDS, MLVDS & LVPECL
    800Mbps DDR3
    Up to 1Gbps LVDS

   Wide Range of Package & User I/O Options
    Up to 586 user I/O pins
    Proven low-cost wirebond fpBGA packages
    Density migration across all densities
    Pb-free / RoHS-compliant

   sysCLOCKTM PLL and DLL
    2 DLLs per device, 2 to 10 PLLs per device

                                                                   LATTICESEMI.COM
LatticeECP3 Architecture

Architecture Overview                                                               LatticeECP3 Block Diagram

LatticeECP3 FPGAs utilize Lattice's third generation of cost                        Embedded 3.2Gbps SERDES                                              Pre-Engineered Source
optimized transceivers and a low-power 65-nm process FPGA                           support PCI Express, Ethernet                                        Synchronous Support
architecture. Building on the successful LatticeECP2MTM FPGA                        (XAUI, 1GbE, SGMII), CPRI,                                           implements DDR3 at
family, LatticeECP3 devices deliver high-performance SERDES                         and 3G/HD/SD-SDI.                                                    800Mbps and generic
blocks, cascadable high-performance sysDSPTM, ultra-high logic                                                                                           interfaces up to 1Gbps.
and sysMEMTM embedded RAM, distributed memory, sysCLOCK
PLLs, DDR3 memory interface, and sysIO buffers. LatticeECP3                         Programmable                                             SERDES SERDES SERDES SERDES
provides a low-cost, low-power programmable solution for a                          Function Unit
wide variety of wireless and wireline applications.                                 (PFU)                                                                                                  Cascadable
                                                                                    perform Logic,                                                                                         sysDSP Blocks
Programmable Function                                                               Arithmetic,                                                                                            implements
Unit (PFU) Block Diagram                                                            Distributed RAM                                                                                        high-performance
                                                                                    and Distributed                                                                                        multiplier, MAC,
                       Carry Chain                                                  ROM functions.                                                                                         wide adder
                                                                                                                                                                                           trees, and ALU
                                                                                    sysCLOCK PLLs                                                                                          functions
                                                                                    & DLLs for                                                                                             efficiently.
                                                                                    clock
                                                                                    management.

                           Slice 3                                                  Flexible sysIO                            Configuration Logic supports                            JTAG
                                                                                    Buffers support                           dual boot, encryption and TransFR
         LUT4                                                                       LVCMOS,                                   updates.                                    sysMEM Embedded Block
                                                                                    HSTL, SSTL,                                                                           RAM (EBR) provides 18kbit
         LUT4                                                                       LVDS and more.                                                                        dual port RAM.

                           Slice 2                                                  On-Chip
                                                                                    Oscillator
         LUT4
                                    FF

         LUT4                                        sysMEM Config Options                                                                   Dual-boot and 128-bit AES
         LUT4                                                                                                                                Encryption
From                FF                        To    Single Port             Dual Port                 Pseudo-Dual
Routing                                     Routing                                                          Port                            SPI Configuration
                  Slice 1                             16384 x 1              16384 x 1                                                            Memory
                                                       8192 x 2              8192 x 2                    16384 x 1                                                                LatticeECP3
                                                       4096 x 4              4096 x 4                     8192 x 2
                  FF                                   2048 x 9              2048 x 9                     4096 x 4                                                        Read    Decryption
                                                      1024 x 18              1024 x 18                    2048 x 9                                                        Data      Engine
                                                       512 x 36                                          1024 x 18                           [ Sector 0  Configuration A
         LUT4        FF                                                           --                      512 x 36                           [ Sector 1  Configuration B                               FPGA
                                                                                                                                                                                                       Logic
                  Slice 0
                                                                                                                                                                          Control 128-bit Key
                     FF
         LUT4

             LUT4                                    LatticeECP3 EBR SRAM (Mbits)                                                            Pre-Engineered Source
                                        FF                                                                                                   Synchronous Interfaces
                                                              7         UP TO
         Carry Chain                                          6                                                                                 DDR3 (800 Mbps)
                                                              5         7Mb                                                                     7:1 LVDS, ADC/DAC
                                                              4
sysDSP Block Diagram                                 (Mbits)  3                                                                                                              Tri-State
                                                              2                                                                                                           Register Block
                                                              1                                                                                                           (2 Flip/Flops)
                                                              0
     Slice 0         Slice 1                                                                                                                                4:1   Output Register              ISI
Input Registers   Input Registers                                  17K                                                                                   Gearbox        Block              Correction

                                                                        33K     67K                    92K 149K                               FPGA                 (6 Flip/Flops)
                                                                                                                                             Fabric
                                                                                LUTs

   Multipliers       Multipliers                                                                                                                            4:1           Input Register
    Pipeline          Pipeline                                                                                                                           Gearbox               Block
    Registers         Registers
                                                     sysCLOCK PLL Block Diagram                                                                                           (15 Flip/Flops)
       ALU               ALU
                                                       Control          Divider Divider                                   3                             DQS/Strobe Delay & Transition Detect
  &+               &+                                Signals                                Divider    Phase/                                                 & Write Clock Generation
   ==                ==                                                                                Duty Cycle/
                                                         Clock            Phase                         Duty Trim             Clock Outputs
Output Registers  Output Registers                       Input          Frequency
                                                                        Detector /                      Duty Trim
                                                         Clock
                                                     Feedback            Voltage
                                                                         Control
                                                                        Oscillator

                                                             Internal Feedback                         Divider
                                                     Reset                                             Lock Detect
High-Value, Low-Power Serial                                                                        Evaluation &
Protocol Solutions                                                                                  Development
                                                                                                    Boards
LatticeECP3 Multi-Protocol Stack
                                                                                                    To accelerate your design development,
   Supports commonly used Ethernet protocols (1GbE, SGMII, and XAUI),                               Lattice offers several development boards
   Wireless protocols, such as CPRI, are supported by extension                                     to support LatticeECP3 designs. These
                                                                                                    boards enable you to evaluate the benefits
Supports PCI Express and Serial RapidIO                                                             and capabilities of LatticeECP3 devices in
                                                                                                    a lab setting.
Supported      GbE / SGMII*                   XAUI                  PCI              Serial
PHYs                                                              Express           RapidIO             The LatticeECP3 Versa Evaluation Board
                                                                                                         is the industry's lowest cost FPGA board
Soft IP         GbE & SGMII              XAUI PCS                PCIe PHY       State Machine          with PCI Express and two Gigabit Ethernet
                State Machine            Soft Logic              Soft Logic       Soft Logic           ports. It is useful for appreciating the quality
Embedded       Auto Negotiation          XAUI State               Framing                              of LatticeECP3 SERDES and developing a
SERDES                                    Machine                                  RX State           wide-range of networking and system design
and            Clock Tolerance                                      LTSSM          Machine
Physical        Compensation          Clock Tolerance                                                                       applications.
Coding                                Compensation            Clock Tolerance  Clock Tolerance
Sub-Layers          8b/10b                                    Compensation     Compensation                  The Lattice HDR-60 Video Camera
(PCS)               Rx Link               Channel                                                       Development Kit is an FPGA-based HDR
                 Synchronize             Alignment                Channel          Channel                camera capable of supporting 1080p60
                                                                 Alignment        Alignment             over HDMI/DVI output. The design needs
                                           8b/10b                                                     no external frame buffer, enabling the lowest
                                                                   8b/10b           8b/10b          cost FPGA HDR camera BOM. Features include
                                          Rx Link
                                        Synchronize               Rx Link          Rx Link                 Auto White Balance, industry's fastest
                                                                Synchronize      Synchronize            auto-exposure, extremely low-latency and

                               Tx Rx          Tx Rx               Tx Rx             Tx Rx                        120dB High Dynamic Range.
* CPRI Supported By Extension
                                              LatticeECP3 SERDES                                    The LatticeECP3 Serial Protocol Board provides
                                                                                                    a platform to evaluate the LatticeECP3 device's
CPRI Low Latency Option                                                                             multi-protocol serial protocol functionality as well

   Supports data rates for up to 3.072Gbps CPRI links                                                    as DDR2 and DDR3 memory interfaces.

   Supports multi-hop RRH applications through innovative low-latency                               The LatticeECP3 Video Protocol Board provides
   variation SERDES implemementation                                                                a platform to evaluate the LatticeECP3 device's
                                                                                                    multi-rate 3G/HD/SDI and 7:1 LVDS capabilities.
   Library of CPRI, JESD204A, SRIO, Ethernet and DSP cores and reference                            Breakout options for other display interfaces are
   designs for single-chip RF and baseband implementations
                                                                                                                          also available.
                       SERDES/PCS                                       FPGA Fabric  rx_clk
            Recovered Clock                                   ff_rxi_clk

RX  CDR Des             WA            10b/8b      Bypassable                CPRI
                                                                           IP Core
                                                  Bridge      8b or 16b
                                                  FIFO        rx data

                        Offset                                To SCI                   IP Core
                                                                                    User Interface

Word Aligner Variation                               Bypassable Bridge FIFO
      Reported in                                         for Single Clock

   Offset Registers                                  Domain Implementation

Enhanced SMPTE Support

   Any rate, any channel, any direction for SD/HD and 3G
    New x11 divider setting
    Added independent Rx clocking per channel

Truly independent Rx/Tx multi-rate support for SD/HD/3G!

HD          3G 3G              148.35 MHz            148.5 MHz SD                      HD
                        HD 148.5 MHz                                           3G Fractional SD
                                      Reference Clock Reference Clock

                                              Rx              Tx

     Tx 3           Tx 2                       PLL (x20)                   Tx 1       Tx 0
                                      SMPTE Divider Settings
      Rx 3          Rx 2                                                  Rx 1        Rx 0
    Rec Clk 3      Rec Clk 2               DIV1: 2.97 Gbps               Rec Clk 1   Rec Clk 0
                                          DIV2: 1.485 Gbps
                                          DIV11: 270 Mbps

                                               Fabric
Design Made Simple with Advanced Design Software and IP

Lattice Diamond Design Software                                       LatticeCORE IP Suites for LatticeECP3 FPGAs

Lattice Diamond design software offers leading-edge design and        IP Suite                                Included IP Cores
implementation tools optimized for cost sensitive, low-power Lattice     Value
FPGA architectures. Diamond is the next generation replacement                         DDR3/DDR2/DDR Memory          FIR Filter Generator
for ispLEVER featuring design exploration, ease of use, improved         PCI           Controller                     Triple Speed 10/100/1G
design flow, and numerous other enhancements. The combination          Express
of new and enhanced features allows users to complete designs                         FFT Compiler                    Ethernet MAC
faster, easier, and with better results than ever before.                Gigbit
                                                                       Ethernet       PCI Express Endpoint x1 / x4   PCI Master/Target 32-bit /
Intellectual Property                                                                  PCI Express Root Complex        64-bit
                                                                        Signal
Lattice offers an expanding portfolio of IP cores (LatticeCORETM) to  Processing        Lite x1 / x4                   Scatter Gather DMA
support the easy integration of commonly used functions. Lattice                      PCI Target 32-bit / 64-bit
also offers IP Suites that are a collection of related IP cores for     Video &
select applications/markets at very attractive prices. The following    Display       10Gb+ Ethernet MAC             Triple Speed 10/100/1G
table provides a partial listing of IP Suites available for the                        Scatter Gather DMA              Ethernet MAC
LatticeECP3 family. In addition to these, LatticeCORE Connections                      SGMII & Gigabit Ethernet
Partners also offer a wide range of IP. For a complete list of IP                                                      XAUI
options, please visit www.latticesemi.com/ip.                                           MAC

                                                                                       Advanced FIR Filter            Dynamic Block Reed Solomon
                                                                                       Block Convolutional Encoder     Decoder / Encoder
                                                                                       Block Viterbi Decoder
                                                                                       Cascaded Integrated Comb       FFT Compiler
                                                                                                                      FIR Filter Generator
                                                                                        Filter - CIC                   Interleaver / De-interleaver
                                                                                       CORDIC                         Numerically Controlled
                                                                                       Correlator
                                                                                       Distributed Arithmetic FIR      Oscillator
                                                                                                                      Turbo Decoder / Encoder
                                                                                        Filter

                                                                                       2D FIR Filter                  Median Filter
                                                                                       Color Space Converter          Tri-rate SDI PHY
                                                                                       Edge Detector                  Scaler
                                                                                       Gamma Corrector

LatticeECP3 (Economy Plus FPGAs with SERDES, sysDSP Blocks, & Source Synchronous I/O)

Parameter                              ECP3-17                        ECP3-35         ECP3-70                     ECP3-95        ECP3-150
                                            17
LUTs (K)                                   38                              33              67                          92             149
Number of EBR SRAM Blocks                 700                              72             240                         240             372
EBR Block SRAM (K bits)                    36                            1327            4420                        4420            6850
Distributed RAM (K bits)                   24                              68             145                         188             303
18x18 Embedded Multipliers                  4                              64             128                         128             320
3.2Gbps SERDES Channels                   222                               4              12                          12              16
Maximum Available I/O                     2+2                             310             490                         490             586
Number of PLLs/DLLs                                                       4+2            10+2                        10+2            10+2
Power Grades1                            -S, -L                          -S, -L          -S, -L                      -S, -L          -S, -L
Speed Grades2                          -6, -7, -8                    -6, -7, -8, -9  -6, -7, -8, -9              -6, -7, -8, -9  -6, -7, -8, -9

Packages & SERDES / I/O Combinations     2/116                       4/133           4/295                           4/295
                                          4/133                       4/295           8/380                           8/380
328-ball csBGA (10 x 10 mm)              4/222                       4/310           12/490                          12/490
256-ball ftBGA (17 x 17 mm)
484-ball fpBGA (23 x 23 mm)                                                                                                              8/380
672-ball fpBGA (27 x 27 mm)                                                                                                              16/586
1156-ball fpBGA (35 x 35 mm)
1. -S = Standard Power; -L = Low Power
2. -9 = High-Speed Device

Applications Support
1-800-LATTICE (528-8423)
503-268-8001
techsupport@latticesemi.com

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May 2012
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