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I.MX27L_11

器件型号:I.MX27L_11
器件类别:微处理器
文件大小:1172.46KB,共0页
厂商名称:FREESCALE [Freescale Semiconductor, Inc]
厂商官网:http://www.freescale.com
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器件描述

32-BIT, 400 MHz, MICROPROCESSOR,

32位, 400 MHz, 微处理器,

参数

I.MX27L_11功能数量 1
I.MX27L_11端子数量 473
I.MX27L_11最大工作温度 85 Cel
I.MX27L_11最小工作温度 -40 Cel
I.MX27L_11最大供电/工作电压 1.52 V
I.MX27L_11最小供电/工作电压 1.38 V
I.MX27L_11额定供电电压 1.45 V
I.MX27L_11外部数据总线宽度 16
I.MX27L_11线速度 400 MHz
I.MX27L_11加工封装描述 19 × 19 MM, 0.80 MM PITCH, ROHS COMPLIANT, 塑料, MAPBGA-473
I.MX27L_11无铅 Yes
I.MX27L_11欧盟RoHS规范 Yes
I.MX27L_11中国RoHS规范 Yes
I.MX27L_11状态 ACTIVE
I.MX27L_11包装形状 SQUARE
I.MX27L_11包装尺寸 GRID 阵列, 低 PROFILE, FINE PITCH
I.MX27L_11表面贴装 Yes
I.MX27L_11端子形式 BALL
I.MX27L_11端子间距 0.8000 mm
I.MX27L_11端子涂层 锡 银 铜
I.MX27L_11端子位置 BOTTOM
I.MX27L_11包装材料 塑料/环氧树脂
I.MX27L_11温度等级 INDUSTRIAL
I.MX27L_11地址总线宽度 26
I.MX27L_11位数 32
I.MX27L_11边界扫描 Yes
I.MX27L_11最大FCLK时钟频率 26 MHz
I.MX27L_11集成缓存 Yes
I.MX27L_11低功耗模式 Yes
I.MX27L_11微处理器类型 微处理器

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I.MX27L_11器件文档内容

Freescale Semiconductor                                             Document Number: MCIMX27EC
Data Sheet, Technical Data                                                              Rev. 1.7, 05/2011

                                                             i.MX27 and i.MX27L

i.MX27 and i.MX27L                                                              Package Information
Data Sheet                                                                          Plastic Package
                                                                                     Case 1816-01
Multimedia Applications                                                             (MAPBGA404)
Processor                                                                            Case 1931-04
                                                                                    (MAPBGA-473)

                                                                             Ordering Information

                                                             See Table 1 on page 4 for ordering information.

1 Introduction                                                                                   Contents

The i.MX27 and i.MX27L (MCIMX27/MX27L)                       1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Multimedia Applications Processors represents the next
step in low-power, high-performance application                    1.1. Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
processors. Unless otherwise specified, the material in            1.2. Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
this data sheet is applicable to both the i.MX27 and               1.3. Ordering Information . . . . . . . . . . . . . . . . . . . . . . 4
i.MX27L processors and referred to singularly                2. Functional Description and Application Information . . . . 4
throughout this document as i.MX27.                                2.1. ARM926 Microprocessor Core Platform . . . . . . . . 4
                                                                   2.2. Module Inventory . . . . . . . . . . . . . . . . . . . . . . . . . 5
The i.MX27L does not include the following features:               2.3. Module Descriptions . . . . . . . . . . . . . . . . . . . . . . . 9
ATA-6 HDD Interface, Memory Stick Pro, VPU:                  3. Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
MPEG-4/ H.263/H.264 HW encoder/decoder, and                        3.1. Power-Up Sequence . . . . . . . . . . . . . . . . . . . . . . 35
eMMA (PrP processing, CSC, deblock, dering).                       3.2. EMI Pins Multiplexing . . . . . . . . . . . . . . . . . . . . . 35
                                                             4. Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . 40
Based on an ARM926EJ-STM microprocessor core, the                  4.1. i.MX27/iMX27L Chip-Level Conditions . . . . . . . . 40
i.MX27/27L processor provides the performance with                 4.2. Module-Level Electrical Specifications . . . . . . . . 43
low-power consumption required by modern digital                   4.3. Timing Diagrams . . . . . . . . . . . . . . . . . . . . . . . . 54
devices such as the following:                               5. Package Information and Pinout . . . . . . . . . . . . . . . . 109
                                                                   5.1. Full Package Outline Drawing (17 mm 17 mm) 109
    Feature-rich cellular phones                                 5.2. Pin Assignments (17 mm 17 mm) . . . . . . . . . 110
                                                                   5.3. Full Package Outline Drawing (19 mm 19 mm) 129
    Portable media players and mobile gaming                     5.4. Pin Assignments (19 mm 19 mm) . . . . . . . . . 130
         machines                                            6. Product Documentation . . . . . . . . . . . . . . . . . . . . . . . 150
                                                             7. Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
    Personal digital assistants (PDAs) and wireless
         PDAs

Freescale Semiconductor, Inc., 2011. All rights reserved.
Introduction

    Portable DVD players
    Digital cameras

The i.MX27/MX27L processor features the advanced and power-efficient ARM926EJ-S core operating at
speeds up to 400 MHz, and is optimized for minimal power consumption using the most advanced
techniques for power saving (for example, DPTC, power gating, and clock gating). With 90 nm technology
and dual Vt, the i.MX27/MX27L device provides the optimal performance vs. leakage current balance.

The performance of the i.MX27/MX27L processors are both boosted by an on-chip cache system, and
features peripheral devices, such as an MPEG-4, H.263, an H.264 video codec (up to D1--720 x 486--@
30 FPS), LCD, eMMA_lt, and CMOS Sensor Interface controllers.

The i.MX27/MX27L processors supports connections to various types of external memories, such as
266-MHz DDR, NAND Flash, NOR Flash, SDRAM, and SRAM. The i.MX27/MX27L devices can be
connected to a variety of external devices using technology, such as high-speed USBOTG 2.0, the
Advanced Technology Attachment (ATA), Multimedia/Secure Data (MMC/SDIO), and CompactFlash.

                                                           NOTE
                            The i.MX27L does not support the ATA-6 HDD interface.

1.1 Features

The MX27/MX27L processors are targeted for video and voice over-IP (V2IP) and smart remote
controllers. It also provides low-power solutions for any high-performance and demanding multimedia and
graphics applications.

The systems include the following features:
    Multi-standard video codec (i.MX27 only)
         -- MPEG-4 part-II simple profile encoding/decoding
         -- H.264/AVC baseline profile encoding/decoding
         -- H.263 P3 encoding/decoding
         -- Multi-party call: one stream encoding and two streams decoding simultaneously
         -- Multi-format: encodes MPEG-4 bitstream, and decodes H.264 bitstream simultaneously
         -- On-the-fly video processing that reduces system memory load (for example, the
             power-efficient viewfinder application with no involvement of either the memory system or the
             ARM CPU)
    Advanced power management (i.MX27/27L)
         -- Dynamic process and temperature compensation
         -- Multiple clock and power domains
         -- Independent gating of power domains
    Multiple communication and expansion ports

   i.MX27 and i.MX27L Data Sheet, Rev. 1.7

2                                           Freescale Semiconductor
                                                                                                               Introduction

1.2 Block Diagram

Figure 1 shows the i.MX27 simplified interface block diagram.

                          DDR/      NOR/NAND                                LCD Display    Camera
                         SDRAM          Flash

   10/100 Audio/Power        M3IF                        AHB Switch Fabric      LCDC       AP Peripherals
ETH XVR Management        SDRAMC                                               SLCDC
                                                                                              AUDMUX
                              NFC                                                 CSI           SSI (2)
                             WEIM                                                              CSPI (3)
                         PCMCIA/CF                                             ARM926           I2C (2)
                                                                               Platform
                                 VRAM                                       ARM926EJ-S        UART (6)
                                                                             L1 I/D cache   USBOTG HS
                                  iROM
                                                                                  AITC          1-Wire
                           Security                                              ETM9             FEC
                         SAHARA2                                                                  ATA
                                                                               eMMA-lt        SDHC (3)
                             RTIC                                                               MSHC
                             SCC                                            Video Codec          GPIO
                              IIM                                                                JTAG
                                                                                 DMA             CRM
                            Timers                                                               PWM
                            WDOG                                                                  KPP
                           GPT (6)
                                                                            Application Processor Domain (AP)
                             RTC
JTAG

   IrDA
XVR

                         Bluetooth                 WLAN  USBOTG             MMC/SDIO       Keypad  Access
                                                           XVR                                      Conn.

Note: The i.MX27L does not support the following:

ATA-6 HDD Interface
Memory Stick Pro
VPU: MPEG-4/.263/H.264 HW encoder/decoder
eMMA (PrP processing, CSC, deblock, dering)

                         Figure 1. i.MX27/MX27L Simplified Interface Block Diagram

                                    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                        3
Functional Description and Application Information

1.3 Ordering Information

Table 1 provides ordering information for the MAPBGA, lead-free packages.

                                                       Table 1. Ordering Information

          Device                                      Temperature     Package
    MCIMX27VOP4A                                    20 C to +85 C  1816-01
   MCIMX27LVOP4A                                    20 C to +85 C  1816-01
   MCIMX27MOP4A                                     40 C to +85 C  1931-04
   MCIMX27LMOP4A                                    40 C to +85 C  1931-04
    MCIMX27VJP4A                                    20 C to +85 C  1816-01
   MCIMX27LVJP4A                                    20 C to +85 C  1816-01
    MCIMX27MJP4A                                    40 C to +85 C  1931-04
   MCIMX27LMJP4A                                    40 C to +85 C  1931-04

2 Functional Description and Application Information

2.1 ARM926 Microprocessor Core Platform

The ARM926 Platform consists of the ARM926EJ-S processor, ETM9, ETB9, a 6 3 Multi-Layer AHB
crossbar switch (MAX), and a "primary AHB" complex.

    The instruction bus (I-AHB) of the ARM926EJ-S processor is connected directly to MAX Master
         Port 0.

    The data bus (D-AHB) of the ARM926EJ-S processor is connected directly to MAX Master Port 1.

Four alternate bus master interfaces are connected to MAX Master Ports 25. Three slave ports of the
MAX are AHB-Lite compliant buses. Slave Port 0 is designated as the "primary" AHB. The primary AHB
is internal to the platform and has five slaves connected to it: the AITC interrupt module, the MCTL
memory controller, and two AIPI peripheral interface gaskets. Slave Ports 1 and 2 of the MAX are referred
to as "secondary" AHBs. Each of the secondary AHB interfaces is only accessible off platform.

The ARM926EJ-S processor supports the 32-bit and 16-bit ARM Thumb instruction sets, enabling the
user to trade off between high performance and high-code density. The ARM926EJ-S processor includes
features for efficient execution of Java byte codes, providing Java performance similar to the just-in-time
(JIT) compiler--which is a type of Java compiler--but without the associated code overhead.

The ARM926EJ-S processor supports the ARM debug architecture and includes logic to assist in both
hardware and software debugging. The ARM926EJ-S processor has a Harvard cached architecture and
provides a complete high-performance processor subsystem, including the following:

    An ARM9EJ-S integer core
    A Memory Management Unit (MMU)
    Separate instruction and data AMBA AHB bus interfaces
    ETM and JTAG-based debug support

   i.MX27 and i.MX27L Data Sheet, Rev. 1.7

4                                                                                     Freescale Semiconductor
                                                                                                                     Functional Description and Application Information

The ARM926EJ-S processor provides support for external coprocessors enabling floating-point or other
application-specific hardware acceleration to be added. The ARM926EJ-S processor implements ARM
architecture version 5TEJ.

The four alternate bus master ports on the ARM926 Platform, which are connected directly to master ports
of the MAX, are designed to support connections to multiple AHB masters external to the platform. An
external arbitration AHB control module is needed if multiple external masters are desired to share an
ARM926 Platform alternate bus master port. However, the alternate bus master ports on the platform
support seamless connection to a single master with no external interface logic required.

A primary AHB MUX (PAHBMUX) module performs address decoding, read data muxing, bus
watchdog, and other miscellaneous functions for the primary AHB within the platform. A clock control
module (CLKCTL) is provided to support a power-conscious design methodology, as well as
implementation of several clock synchronization circuits.

2.1.1 Memory System

The ARM926EJ-S complex includes 16-Kbyte Instruction and 16-Kbyte Data caches. The embedded
45-Kbyte SRAM (VRAM) can be used to avoid external memory accesses or it can be used for
applications. There is also a 24-Kbyte ROM for bootstrap code.

2.2 Module Inventory

Table 2 shows an alphabetical listing of the modules in the i.MX27/MX27L multimedia applications
processors. A cross-reference to each module's section and page number goes directly to a more detailed
module description for additional information.

                                                  Table 2. Digital and Analog Modules

Block Mnemonic Block Name  Functional    Brief Description                                                Section/
                           Grouping                                                                         Page

1-Wire  1-Wire Interface  Connectivity  The 1-Wire module provides bi-directional communication          2.3.1/9
                            Peripheral   between the ARM926EJ-S and the Add-Only-Memory EPROM
                                         (DS2502). The 1-Kbit EPROM is used to hold information
                                         about battery and communicates with the ARM926 Platform
                                         using the IP interface.

AIPI     AHB-Lite IP Bus Control The AIPI acts as an interface between the ARM Advanced                   2.3.2/10

         Interface                       High-performance Bus Lite. (AHB-Lite) and lower bandwidth

         Module                          peripherals that conforms to the IP Bus specification, Rev 2.0.

AITC     ARM9EJ-S          Bus Control AITC is connected to the primary AHB as a slave device. It         2.3.3/10
          Interrupt                           generates the normal and fast interrupts to the ARM926EJ-S
         Controller                           processor.

ARM926EJS ARM926EJ-S       CPU           The ARM926EJ-S (ARM926) is a member of the ARM9 family 2.3.4/10
                                         of general-purpose microprocessors targeted at multi-tasking
                                         applications.

ATA      Advanced          Connectivity The ATA block is an AT attachment host interface. It interfaces 2.3.5/11

         Technology(AT) Peripheral with IDE hard disc drives and ATAPI optical disc drives.

         Attachment

                           i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                   5
Functional Description and Application Information

                            Table 2. Digital and Analog Modules (continued)

Block Mnemonic Block Name       Functional               Brief Description                                           Section/
                                Grouping                                                                               Page

    AUDMUX   Digital Audio      Multimedia          The AUDMUX interconnections allow multiple, simultaneous         2.3.6/11
       CRM    Multiplexer       Peripheral          audio/voice/data flows between the ports in point-to-point or
        CSI                                         point-to-multipoint configurations.
       CSPI
                Clock and         Clock and The CRM generates clock and reset signals used throughout                2.3.7/12
      DMAC   Reset Module       Reset Control the i.MX27/MX27L processors and also for external
    eMMA_lt
                                                     peripherals.
       EMI
             CMOS Sensor        Multimedia          The CSI is a logic interface which enables the i.MX27/MX27L 2.3.8/12
   ESDRAMC      Interface        Interface          processors to connect directly to external CMOS sensors and
       FEC                                          a CCIR656 video source.

      GPIO     Configurable     Connectivity        The i.MX27/MX27L processors have three CSPI modules.             2.3.9/13
       GPT   Serial Peripheral   Peripheral         CSPI is equipped with two data FIFOs and is a master/slave
        I2C                                         configurable serial peripheral interface module, allowing the
               Interface (x3)                       i.MX27/MX27L processors to interface with both external SPI
                                                    master and slave devices.

             Direct Memory      Standard            The DMAC of the i.MX27/MX27L processors provides 16              2.3.10/13
                  Access         System             channels supporting linear memory, 2D memory, FIFO and
                                Resource            end-of-burst enable FIFO transfers to support a wide variety of
                Controller                          DMA operations.

             eMMA_lt                H/W             eMMA_lt consists of a PreProcessor and PostProcessor, and        2.3.11/13
                                Accelerator         provides video acceleration. The PrP and PP can be used for
                                 Functions          generic video pre and post processing such as scaling,
                                                    resizing, and color space conversions.

             External           Memory The EMI includes                                                              --

             Memory             Interface (EMI) Multi-Master Memory Interface (M3IF)
             Interface                                 Enhanced SDRAM/MDDR memory controller (ESDRAMC)

                                                    PCMCIA memory controller (PCMCIA)

                                                    NAND Flash Controller (NFC)

                                                    Wireless External Interface Module (WEIM)

             Enhanced           External            The ESDRAMC provides interface and control for synchronous 2.3.12/15
              SDRAM             Memory              DRAM memories for the system.
             Controller         Interface

             Fast Ethernet      Connectivity        The FEC performs the full set of IEEE 802.3/Ethernet             2.3.13/15
               Controller        Peripheral         CSMA/CD media access control and channel interface
                                                    functions. The FEC supports connection and functionality for
                                                    the 10/100 Mbps 802.3 media independent interface (MII). It
                                                    requires an external transceiver (PHY) to complete the
                                                    interface to the media.

               General          Pins                The GPIO provides 32 bits of bidirectional, general purpose 2.3.14/16
             Purpose I/O
                                                    I/O. This peripheral provides dedicated general-purpose pins
                Module
                                                    that can be configured as either inputs or outputs.

                  General           Timer           The GPT is a multipurpose module used to measure intervals 2.3.15/16
             Purpose Timer       Peripheral         or generate periodic output.

                  Inter IC      Connectivity        The I2C provides serial interface to control the sensor interface 2.3.16/17
             Communication       Peripheral         and other external devices. Data rates of up to 100 Kbits/s are
                                                    supported.

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

6                                                                                                Freescale Semiconductor
                                         Functional Description and Application Information

                           Table 2. Digital and Analog Modules (continued)

Block Mnemonic Block Name  Functional    Brief Description                                                  Section/
                           Grouping                                                                           Page

   IIM  IC Identification  Security      The IIM provides an interface for reading--and in some cases,      2.3.17/17
             Module                      programming, and overriding identification and control
JTAGC                                   information stored in on-chip fuse elements.
  KPP                                    Contact your Freescale Semiconductor sales office or
LCDC                                    distributor for additional information on SCC, RTIC, IIM,
  M3IF                                   SAHARA2
  MAX
        JTAG Controller    Debug         The JTAGC provides debug access to the ARM926 core,                2.3.18/17
MSHC                                    built-in self-test (BIST), and boundary scan test control.
  NFC
PCMCIA  Keypad Port        Connectivity The KPP is used for key pad matrix scanning or as a general 2.3.19/17
                            Peripheral purpose I/O. This peripheral simplifies the software task of
   PLL
  PWM                                          scanning a keypad matrix.

        Liquid Crystal     Multimedia The LCDC provides display data for external gray-scale or             2.3.20/17
            Display         Interface color LCD panels.

          Controller

        Multi-Master       External      The M3IF controls memory accesses from one or more                 2.3.21/18
          Memory           Memory        masters through different port interfaces to different external
          Interface        Interface     memory controllers ESDCTL/MDDRC, PCMCIA, NFC, and
                                         WEIM.

        Multi-layer AHB    Bus Control   The ARM926EJ-S processor's instruction and data buses and          2.3.22/18
        Crossbar Switch                  all alternate bus master interfaces arbitrate for resources via a
                                         6 3 MAX. There are six fully functional master ports (M0M5)
                                         and three fully functional slave ports (S0S2). The MAX is
                                         uni-directional. All master and slave ports are AHB-Lite
                                         compliant.

        Memory Stick       Connectivity  The MSHC is placed in between the AIPI and the customer            2.3.23/19
        Host Controller     Peripheral   memory stick to support data transfer from the i.MX27 device
                                         to the customer memory stick.

                                         Note: The i.MX27L does not support the MSHC feature

        NAND Flash         External      The NFC is a submodule of EMI. The NFC implements the              2.3.24/19
         Controller        Memory        interface to standard NAND Flash memory devices.
                           Interface

           Personal        External      The PCMCIA host adapter module provides the control logic          2.3.25/20
          Computer         Memory        for PCMCIA socket interfaces, and requires some additional
        Memory Card        Interface     external analog power switching logic and buffering.
        International
         Association

        Phase Lock           Clock and The two DPLLs provide clock generation in digital and mixed 2.3.26/20
            Loop           Reset Control analog/digital chips designed for wireless communication and

                                                other applications.

        Pulse-Width          Timer       The PWM has a 16-bit counter and is optimized to generate 2.3.27/20
         Modulator         Peripheral    sound from stored sample audio images. It can also generate
                                         tones.

                           i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                     7
Functional Description and Application Information

                           Table 2. Digital and Analog Modules (continued)

Block Mnemonic Block Name     Functional            Brief Description                                                    Section/
                              Grouping                                                                                     Page

      RTC   Real Time Clock     Timer               The RTC module provides a current stamp of seconds,                  2.3.28/20
      RTIC                    Peripheral            minutes, hours, and days. Alarm and timer functions are also
   SAHARA2                                          available for programming. The RTC supports dates from the
      SCC                                           year 1980 to 2050.

     SDHC   Run-Time          Security              The RTIC ensures the integrity of the contents of the peripheral     2.3.29/21
    SLCDC    Integrity                              memory and assists with boot authentication.
            Checkers
       SSI                                          Contact your Freescale Semiconductor sales office or
      UART                                          distributor for additional information on SCC, RTIC, IIM,
                                                    SAHARA2

            Symmetric/        Security              SAHARA2 is a security co-processor which forms part of the           2.3.30/21
            Asymmetric                              Platform Independent Security Architecture (PISA), and can be
            Hashing and                             used on cell phone baseband processors or wireless PDAs.

              Random                                Contact your Freescale Semiconductor sales office or
            Accelerator                             distributor for additional information on SCC, RTIC, IIM,
                                                    SAHARA2

             Security         Security              The SCC is a hardware component composed of two                      2.3.31/21
            Controller                              blocks--the Secure RAM module, and the Security Monitor.
                                                    The Secure RAM provides a way of securely storing sensitive
             Module                                 information. The Security Monitor implements the security
                                                    policy, checking algorithm sequencing, and controlling the
                                                    Secure State.
                                                    Contact your Freescale Semiconductor sales office or
                                                    distributor for additional information on SCC, RTIC, IIM,
                                                    SAHARA2

            Secured Digital   Connectivity The SDHC controls the MMC (MultiMediaCard), SD (Secure 2.3.32/21
            Host Controller    Peripheral Digital) memory, and I/O cards by sending commands to cards

                                                  and performing data accesses to and from the cards.

             Smart Liquid     Multimedia The SLCDC module transfers data from the display memory 2.3.33/22
            Crystal Display    Interface buffer to the external display device.

               Controller

             Synchronous      Multimedia            The SSI is a full-duplex, serial port that allows the chip to        2.3.34/22
            Serial Interface  Peripheral
                                                    communicate with a variety of serial devices, such as standard

                                                    codecs, digital signal processors (DSPs), microprocessors,

                                                    peripherals, and popular industry audio codecs that implement
                                                    the inter-IC sound bus standard (I2S) and Intel AC97 standard.

               Universal      Connectivity          The UART provides serial communication capability with               2.3.35/23
            Asynchronous       Peripheral           external devices through an RS-232 cable or through use of
                                                    external circuitry that converts infrared signals to electrical
               Receiver/                            signals (for reception) or transforms electrical signals to signals
              Transmitter                           that drive an infrared LED (for transmission) to provide low
                                                    speed IrDA compatibility.

                              i.MX27 and i.MX27L Data Sheet, Rev. 1.7

8                                                                           Freescale Semiconductor
                                             Functional Description and Application Information

                           Table 2. Digital and Analog Modules (continued)

Block Mnemonic Block Name      Functional    Brief Description                                                Section/
                               Grouping                                                                         Page

     USB     Universal Serial  Connectivity  The i.MX27/MX27L processors provide two USB Host                 2.3.36/23
               Bus2 Host      Peripherals   controllers and one USBOTG of which:
Video Codec
   WDOG      Controllers and                  USB Host 1 is designed to support transceiverless
    WEIM           1 OTG                       connection to the on-board peripherals in Low Speed and
                                               Full Speed mode, and connection to the ULPI
              (On-The-Go)                      (UTMI+Low-Pin Court) and Legacy Full Speed transceivers

                                              USB Host 2 is designed to support transceiverless
                                               connection to the Cellular Modem Baseband Processor

                                              The USBOTG controller offers HS/FS/LS capabilities in Host
                                               mode and HS/FS in device mode. In Host mode, the
                                               controller supports direct connection of a FS/LS device
                                               (without external hub). In device (bypass) mode, the OTG
                                               port functions as gateway between the Host 1 Port and the
                                               OTG transceiver.

             Video Codec        Hardware Video Codec module supports full duplex video codec with 25 2.3.39/25
                               Acceleration fps VGA image resolution, integrates H.264 BP, MPEG-4 SP

                                                   and H.263 P3 video processing standard together.

             Watchdog Timer      Timer       The WDOG module protects against system failures by              2.3.37/24
                   Module      Peripheral
                                             providing a method for the system to recover from unexpected

                                             events or programming errors.

             Wireless          External      The Wireless External Module (WEIM) handles the interface to     2.3.38/25
             External          Memory        devices external to chip, including generation of chip selects,
             Interface         Interface     clock and control for external peripherals and memory. It
             Module                          provides asynchronous and synchronous access to devices
                                             with SRAM-like interface.

2.3 Module Descriptions

This section provides a brief text description of all the modules included in the i.MX27/MX27L devices,
arranged in alphabetical order.

2.3.1 1-Wire Module

The 1-Wire module provides bi-directional communication between the ARM926 core and the Add-Only
Memory EPROM, DS2502. The 1-Kbit EPROM holds information about the battery and communicates
with the ARM926 Platform using the IP interface. Through the 1-Wire interface, the ARM926 acts as the
bus master while the DS2502 device is the slave. The 1-Wire peripheral does not trigger interrupts; hence
it is necessary for the ARM926 to poll the 1-Wire to manage the module. The 1-Wire uses an external pin
to connect to the DS2502. Timing requirements are met in hardware with the help of a 1 MHz clock. The
clock divider generates a 1 MHz clock that is used as a time reference by the state machine. Timing
requirements are crucial for proper operation, and the 1-Wire state machine and the internal clock provide
the necessary signal. The clock must be configured to approximately 1 MHz. You can then set the 1-Wire
register to send and receive bits over the 1-Wire bus.

                               i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                       9
Functional Description and Application Information

2.3.2 AHB-Lite IP Interface Module (AIPI)

The AIPI acts as an interface between the ARM Advanced High-performance Bus Lite. (AHB-Lite) and
lower bandwidth peripherals conforming to the IP bus specification Rev 2.0. There are two AIPI modules
in i.MX27/MX27L processors.

The following list summarizes the key features of the AIPI:
    All peripheral read transactions require a minimum of two system clocks (R-AHB side) and all
         write transactions require a minimum of three system clocks (R-AHB side).
    The AIPI supports 8-bit, 16-bit, and 32-bit IP bus peripherals. Byte, half word, and full word reads
         and writes are supported.
    The AIPI supports multi-cycle accesses by providing 16-bit to 8-bit peripherals operations and
         32-bit to both 16-bit and 8-bit peripherals operations.
    The AIPI supports 31 external IP bus peripherals each with a 4-Kbyte memory map (a slot).

2.3.3 ARM926EJ-S Interrupt Controller (AITC)

The ARM926EJ-S Interrupt Controller (AITC) is a 32-bit peripheral that collects interrupt requests from
up to 64 sources and provides an interface to the ARM926EJ-S core. The AITC includes software
controlled priority levels for normal interrupts.

The AITC performs the following functions:
    Supports up to 64 interrupt sources
    Supports fast and normal interrupts
    Selects normal or fast interrupt request for any interrupt source
    Indicates pending interrupt sources via a register for normal and fast interrupts
    Indicates highest priority interrupt number via register. (Can be used as a table index.)
    Independently can enable or disable any interrupt source
    Provides a mechanism for software to schedule an interrupt
    Supports up to 16 software controlled priority levels for normal interrupts and priority masking
    Can single-bit disable all normal interrupts and all fast interrupts. (Used in enabling of secure
         operations.)

2.3.4 ARM926EJ-S Platform

The ARM926EJ-S (ARM926) is a member of the ARM9 family of general-purpose microprocessors
targeted at multi-tasking applications. The ARM926 supports the 32-bit ARM and 16-bit Thumb
instructions sets. The ARM926 includes features for efficient execution of Java byte codes. A JTAG port
is provided to support the ARM Debug Architecture, along with associated signals to support the ETM9
real-time trace module. The ARM926EJ-S is a Harvard cached architecture including an ARM9EJ-S
integer core, a Memory Management Unit (MMU), separate instruction and data AMBA AHB interfaces,
separate instruction and data caches, and separate instruction and data tightly coupled memory (TCM)
interfaces. The ARM926 co-processor, instruction TCM, and data TCM interfaces will be tied off within
the ARM926 Platform and will not be available for external connection.

    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

10                                           Freescale Semiconductor
                                                                                                                     Functional Description and Application Information

The ARM926EJ-S processor is a fully synthesizable macrocell, with a configurable memory system. Both
instruction and data caches will be 16 kbytes on the platform. The cache is virtually accessed and virtually
tagged. The data cached has physical tags as well. The MMU provides virtual memory facilities which are
required to support various platform operating systems such as Symbian OS, Windows CE, and Linux. The
MMU contains eight fully associative TLB entries for lockdown and 64 set associative entries. Refer to the
ARM926EJ-S Technical Reference Manual for more information.

2.3.5 Advanced Technology Attachment (ATA)

The Advanced Technology Attachment (ATA) host controller complies with the ATA/ATAPI-6
specification. The primary use of the ATA host controller is to interface with IDE hard disc drives and
Advanced Technology Attachment Packet Interface (ATAPI) optical disc drives. It interfaces with the ATA
device over a number of ATA signals.

This host controller supports interface protocols as specified in ATA/ATAPI-6 standard, as follows:
    PIO mode 0, 1, 2, 3, and 4
    Multiword DMA mode 0, 1, and 2
    Ultra DMA modes 0, 1, 2, 3, and 4 with bus clock of 50 MHz or higher
    Ultra DMA mode 5 with bus clock of 80 MHz or higher

Before accessing the ATA bus, the host must program the timing parameters to be used on the ATA bus.
The timing parameters control the timing on the ATA bus. Most timing parameters are programmable as a
number of clock cycles (1 to 255). Some are implied. All of the ATA device-internal registers are visible
to users, and they are defined as mirror registers in ATA host controller. As specified in ATA/ATAPI-6
standard, all the features/functions are implemented by reading/writing to the device's internal registers.

There are basically two protocols that can be active at the same time on the ATA bus, as follows:
    The first and simplest protocol (PIO mode access) can be started at any time by the ARM926 to the
         ATA bus. The PIO mode is a slow protocol, mainly intended to be used to program an ATA disc
         drive, but also can be used to transfer data to/from the disc drive.
    The second protocol is the DMA mode access. DMA mode is started by the ATA interface after
         receiving a DMA request from the drive, and only if the ATA interface has been programmed to
         accept the DMA request. In DMA mode, either multiword-DMA or ultra-DMA protocol is used
         on the ATA bus. All transfers between FIFO and the host IP or DMA IP bus are zero wait states
         transfer, so a high-speed transfer between FIFO and DMA/host bus is possible.

2.3.6 Digital Audio MUX (AUDMUX)

The Digital Audio MUX (AUDMUX) provides programmable interconnecting for voice, audio, and
synchronous data routing between host serial interfaces--for example, SSI, SAP, and peripheral serial
interfaces--such as, audio and voice codecs. The AUDMUX allows audio system connectivity to be
modified through programming, as opposed to altering the design of the system into which the chip is
designed. The design of the AUDMUX allows multiple simultaneous audio/voice/data flows between the
ports in point-to-point or point-to-multipoint configurations.

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                           11
Functional Description and Application Information

Included in the AUDMUX are two types of interfaces. The internal ports connect to the processor serial
interfaces, and the external ports connect to off-chip audio devices and serial interfaces of other processors.
A desired connectivity is achieved by configuring the appropriate internal and external ports.

The module includes full 6-wire SSI interfaces for asynchronous receive and transmit, as well as a
configurable 4-wire (synchronous) or 6-wire (asynchronous) peripheral interface. The AUDMUX allows
each host interface to be connected to any other host or peripheral interface in a point-to-point or
point-to-multipoint (network mode).

2.3.7 Clock and Reset Module (CRM)

The Clock and Reset Module (CRM) generates clock and reset signals used throughout the
i.MX27/MX27L processor and for external peripherals. It also enables system software to control,
customize, or read the status of the following functions:

    Chip ID
    Multiplexing of I/O signals
    I/O Driving Strength
    I/O Pull Enable Control
    Well-Bias Control
    System boot mode selection
    DPTC Control

2.3.8 CMOS Sensor Interface (CSI)

The CMOS Sensor Interface (CSI) is a logic interface that enables the i.MX27/MX27L processors to
connect directly to external CMOS sensors and CCIR656 video source.

The capabilities of the CSI include the following:
    Configurable interface logic to support popular CMOS sensors in the market
    Support traditional sensor timing interface
    Support CCIR656 video interface, progressive mode for smart sensor, interlace mode for PAL and
         NTSC input
    8-bit input port for YCC, YUV, Bayer, or RGB data
    32 32 FIFO storing image data supporting Core data read and DMA data burst transfer to system
         memory
    Full control of 8-bit and 16-bit data to 32-bit FIFO packing
    Direct interface to eMMA-lt Pre-Processing block (PrP) - Not available on the i.MX27L
    Single interrupt source to interrupt controller from maskable sensor interrupt sources: Start of
         Frame, End of Frame, Change of Field, FIFO full
    Configurable master clock frequency output to sensor
    Asynchronous input logic design. Sensor master clock can be driven by either the i.MX27/MX27L
         processor or by external clock source.

    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

12                                           Freescale Semiconductor
                                                                                                                     Functional Description and Application Information

    Statistic data generation for Auto Exposure (AE) and Auto White Balance (AWB) control of the
         camera (for Bayer data only)

2.3.9 Configurable Serial Peripheral Interface (CSPI)

The Configurable Serial Peripheral Interface (CSPI) is used for fast data communication with fewer
software interrupts. There are three CSPI modules in the i.MX27/MX27L processors, which provide a
full-duplex synchronous serial interface, capable of interfacing to the SPI master and slave devices. CSPI1
and CSPI2 are master/slave configurable and include three chip selects to support multiple peripherals.
CSPI3 is only a master and has one chip-select signal. The transfer continuation function of the CSPI
enables unlimited length data transfers using 32-bit wide by 8-entry FIFO for both TX and RX data DMA
support.

The CSPI Ready (SPI_RDY) and Chip Select (SS) control signals enable fast data communication with
fewer software interrupts. When the CSPI module is configured as a master, it uses a serial link to transfer
data between the CSPI and an external device. A chip-enable signal and a clock signal are used to transfer
data between these two devices. When the CSPI module is configured as a slave, the user can configure
the CSPI Control register to match the external SPI master's timing.

2.3.10 Direct Memory Access Controller (DMAC)

The Direct Memory Access Controller (DMAC) provides 16 channels to support linear memory, 2D
memory, FIFO, and end-of-burst enable FIFO transfers to support a wide variety of DMA operations.
Features include the following:

    Support of 16 channels linear memory, 2D memory, and FIFO for both source and destination
    Support of 8-bit, 16-bit, or 32-bit FIFO port size and memory port size data transfer
    Configurability of DMA burst length of up to a maximum of 16 words, 32 half-words, or 64 bytes

         for each channel
    Bus utilization control for a channel that is not triggered by DMA request
    Interrupts that are provided to interrupt handler on bulk data transfer complete or transfer error
    DMA burst time-out error to terminate DMA cycle when the burst cannot be completed in a

         programmed timing period
    Dedicated external DMA request and grant signal
    Support of increment, decrement, and no increment for source and destination addressing
    Support of DMA chaining

2.3.11 enhanced MultiMedia Accelerator Light (eMMA_lt)

The enhanced MultiMedia Accelerator Light (eMMA_lt) consists of the video pre-processor (PrP) and
post-processor (PP). In contrast with i.MX21 processor's components, this eMMA does not include the
video codec. A more powerful video codec is included as a separate module.

                                                           NOTE
                  The i.MX27L does not have a eMMA_lt module.

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                           13
Functional Description and Application Information

Each module has individual control and configuration registers that are accessed via the IP interface, and
are capable of bus mastering the AMBA bus to independently access system memory without any CPU
intervention. This enables each module to be used independently of each other, and enables the
pre-processor and post-processor modules to provide acceleration features for other software codec
implementations and image processing software. These blocks work together to provide video
acceleration, and to off-load the CPU from computation intensive tasks. The PrP and PP can be used for
generic video pre- and post-processing, such as scaling, resizing, and color space conversions. A
32-bit-to-64-bit AHB gasket is used to convert a PrP AHB bus from a 32-bit to 64-bit protocol. A bypass
function is implemented to bypass this 64-bit gasket if it is not needed.

eMMA_lt supports the following image/video processing features:
    Pre-processor:
         -- Data input:
             System memory
             Private DMA between CMOS Sensor Interface module and pre-processor
         -- Data input formats:
             Arbitrarily formatted RGB pixels (16 or 32 bits)
             YUV 4:2:2 (Pixel interleaved)
             YUV 4:2:0 (IYUV, YV12)
         -- Input image size: 32 32 to 2044 2044
         -- Image scaling:
             Programmable independent CH-1 and CH-2 resizer. Can program to be in cascade or
                 parallel.
             Each resizer supports downscaling ratios from 1:1 to 8:1 in fractional steps.
         -- Channel-1 output data format
             Channel 1
             RGB 16 and 32 bpp
             YUV 4:2:2 (YUYV, YVYU, UYVY, VYUY)
         -- Channel-2 output data format
             YUV 4:2:2 (YUYV)
             YUV 4:4:4
             YUV 4:2:0 (IYUV, YV12)
             RGB data and YUV data format can be generated concurrently
         -- 32/64-bit AHB bus
    Post-processor
         -- Input data:
             From system memory
         -- Input format:
             YUV 4:2:0 (IYUV, YV12)
         -- Image Size: 32 32 to 2044 2044

    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

14                                           Freescale Semiconductor
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         -- Output format:
             YUV 4:2:2 (YUYV)
             RGB16 and RGB32 bpp

         -- Image Resize
             Upscaling ratios ranging from 1:1 to 1:4 in fractional steps
             Downscaling ratios ranging from 1:1 to 2:1 in fractional steps and a fixed 4:1
             Ratios provide scaling between QCIF, CIF, QVGA (320 240, 240 320)

2.3.12 Enhanced Synchronous Dynamic RAM Controller (ESDRAMC)

The Enhanced Synchronous Dynamic RAM Controller (ESDRAMC) provides an interface and control for
synchronous DRAM memories for the system. SDRAM memories use a synchronous interface with all
signals registered on a clock edge. A command protocol is used for initialization, read, write, and refresh
operations to the SDRAM, and is generated on the signals by the controller (when required due to external
or internal requests). It has support for both single data rate RAMs and double data rate SDRAMs. It
supports 64 Mbits, 128 Mbits, 256 Mbits, and 512 Mbits, 1 Gbit, 2 Gbits, four bank synchronous DRAM
by two independent chip selects and with up to 256 Mbytes addressable memory per chip select.

2.3.13 Fast Ethernet Controller (FEC)

The Fast Ethernet Controller (FEC) is designed to support both 10 and 100 Mbps
Ethernet/IEEE Std 802.3TM networks. An external transceiver interface and transceiver function are
required to complete the interface to the media. The FEC supports the 10/100 Mbps MII and the 10
Mbps-only 7-wire interface, which uses a subset of the MII pins for connection to an external Ethernet
transceiver.

The FEC incorporates the following features:
    Support for three different Ethernet physical interfaces:
         -- 100-Mbps IEEE 802.3 MII
         -- 10-Mbps IEEE 802.3 MII
         -- 10-Mbps 7-wire interface (industry standard)
    IEEE 802.3 full duplex flow control
    Programmable max frame length supports IEEE Std 802.1TM VLAN tags and priority
    Support for full-duplex operation (200 Mbps throughput) with a minimum system clock rate of
         50 MHz
    Support for half-duplex operation (100 Mbps throughput) with a minimum system clock rate of
         25 MHz
    Retransmission from transmit FIFO following a collision (no processor bus utilization)
    Automatic internal flushing of the receive FIFO for runts (collision fragments) and address
         recognition rejects (no processor bus utilization)
    Address recognition
         -- Frames with broadcast address may be always accepted or always rejected

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                           15
Functional Description and Application Information

         -- Exact match for single 48-bit individual (unicast) address
         -- Hash (64-bit hash) check of individual (unicast) addresses
         -- Hash (64-bit hash) check of group (multicast) addresses
         -- Promiscuous mode
    Independent DMA engine with multiple channels allowing transmit data, transmit descriptor,
         receive data, and receive descriptor accesses to provide high performance
    Independent RISC-based controller that provides the following functions in the FEC:
         -- Initialization (those internal registers not initialized by the user or hardware)
         -- High level control of the DMA channels (initiating DMA transfers)
         -- Interpreting buffer descriptors
         -- Address recognition for receive frames
         -- Random number generation for transmit collision backoff timer
    The Message Information Block (MIB) in FEC maintains counters for a variety of network events
         and statistics. The counters supported are the RMON (RFC 1757) Ethernet Statistics group and
         some of the IEEE 802.3 counters.

2.3.14 General Purpose I/O Module (GPIO)

The general-purpose input/output (GPIO) module provides dedicated general-purpose pins that can be
configured as either inputs or outputs. When it is configured as an output, you can write to an internal
register to control the state driven on the output pin. When configured as an input, you can detect the state
of the input by reading the state of an internal register. The GPIO includes all of the general purpose
input/output logic necessary to drive a specific data to the pad and control the direction of the pad using
registers in the GPIO module. The ARM926 is able to sample the status of the corresponding pads by
reading the appropriate status register. The GPIO supports up to 32 interrupts and has the ability to identify
interrupt edges as well as generate three active high interrupts.

2.3.15 General Purpose Timer (GPT)

The i.MX27/MX27L processors contains six identical 32-bit General Purpose Timers (GPT) with
programmable prescalers and compare and capture registers. Each timer's counter value can be captured
using an external event, and can be configured to trigger a capture event on the rising or/and falling edges
of an input pulse. Each GPT can also generate an event on the TOUT pin, and an interrupt when the timer
reaches a programmed value. Each GPT has an 11-bit prescaler that provides a programmable clock
frequency derived from multiple clock sources, including ipg_clk_32k, ipg_clk_perclk, ipg_clk_perclk/4,
and external clock from the TIN pin. The counter has two operation modes: free-run and restart mode. The
GPT can work in low-power mode.

    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

16                                           Freescale Semiconductor
                                                                                                                     Functional Description and Application Information

2.3.16 Inter IC Communication (I2C)

Inter IC Communication (I2C) is a two-wire, bidirectional serial bus that provides a simple, efficient
method of data exchange, minimizing the interconnection between devices. This bus is suitable for
applications requiring occasional communications over a short distance between many devices. The
flexible I2C enables additional devices to be connected to the bus for expansion and system development.
The I2C operates up to 400 kbps dependent on pad loading and timing. (For pad requirement details, refer
to Phillips I2C Bus Specification, Version 2.1.) The I2C system is a true multiple-master bus, including
arbitration and collision detection that prevents data corruption if multiple devices attempt to control the
bus simultaneously. This feature supports complex applications with multiprocessor control and can be
used for rapid testing and alignment of end products through external connections to an assembly-line
computer.

2.3.17 IC Identification Module (IIM)

The IC Identification Module (IIM) provides an interface for reading and in some cases programming
and/or overriding identification and control information stored in on-chip fuse elements. The module
supports laser fuses (L-Fuses) or electrically-programmable poly fuses (e-Fuses) or both.

Contact your Freescale Semiconductor sales office or distributor for additional information on SCC, RTIC,
IIM, SAHARA2

2.3.18 JTAG Controller (JTAGC)

The JTAG Controller (JTAGC) module supports debug access to the ARM926 Platform and tristate enable
of the I/O pads. The overall strategy is to achieve good test and debug features without increasing the pin
count and reducing the complexity of I/O muxing. The JTAG Controller is compatible with
IEEE Std 1149.1TM Standard Test Access Port and Boundary Scan Architecture.

2.3.19 Keypad Port (KPP)

The Keypad Port (KPP) is designed to interface with a keypad matrix with 2-contact or 3-point contact
keys. KPP is designed to simplify the software task of scanning a keypad matrix. With appropriate software
support, the KPP is capable of detecting, debouncing, and decoding one or multiple keys pressed
simultaneously in the keypad. The KPP supports up to 8 8 external key pad matrix. Its port pins can be
used as general purpose I/O. Using an open drain design, the KPP includes glitch suppression circuit
design, multiple keys, long key, and standby key detection.

2.3.20 Liquid Crystal Display Controller (LCDC)

The Liquid Crystal Display Controller (LCDC) provides display data for external gray-scale or color LCD
panels. The LCDC is capable of supporting black-and-white, gray-scale, passive-matrix color (passive
color or CSTN), and active-matrix color (active color or TFT) LCD panels.

The LCDC provides the following features:
    Configurable AHB bus width (32-bit/64-bit)

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                           17
Functional Description and Application Information

    Support for single (non-split) screen monochrome or color LCD panels and self-refresh type LCD
         panels

    16 simultaneous gray-scale levels from a palette of 16 for monochrome display
    Support for:

         -- Maximum resolution of 800 600
         -- Passive color panel:

             4 (mapped to RGB444)/8 (mapped to RGB444)/12 (RGB444) bits per pixel (bpp)
         -- TFT panel:

             4 (mapped to RGB666)/8 (mapped to RGB666)/12 (RGB444)/16 (RGB565)/18 (RGB666)
                 bpp

         -- 16 and 256 colors out of a palette of 4096 colors for 4 bpp and 8 bpp CSTN display,
             respectively

         -- 16 and 256 colors out of a palette of 256 colors for 4 bpp and 8 bpp TFT display, respectively
         -- True 4096 colors for a 12 bpp display
         -- True 64-Kbyte colors for 16 bpp
         -- True 256-Kbyte colors for 18 bpp
         -- 16-bit AUO TFT LCD Panel
         -- 24-bit AUO TFT LCD Panel

2.3.21 Multi-Master Memory Interface (M3IF)/M3IF-ESDCTL/MDDRC
            Interface

The M3IF-ESDCTL/MDDRC interface is optimized and designed to reduce access latency by generating
multiple accesses through the dedicated ESDCTL/MDDRC arbitration (MAB) module, which controls the
access to and from the Enhanced SDRAM/MDDR memory controller. For the other port interfaces, the
M3IF only arbitrates and forwards the master requests received through the Master Port Gasket (MPG)
interface and M3IF Arbitration (M3A) module toward the respective memory controller. The masters that
interface with the M3IF include the ARM Platform, FEC, LCDC, H.264, and the USB. The controllers are
the ESDCTL/MDDRC, PCMCIA, NFC, and WEIM.

2.3.22 Multi-Layer AHB Crossbar Switch (MAX)

The ARM926EJ-S processor's instruction and data buses--and all alternate bus master
interfaces--arbitrate for resources via a 6 34 Multi-Layer AHB Crossbar Switch (MAX). There are six
(M0M5) fully functional master ports and three (S0S2) fully functional slave ports. The MAX is
uni-directional. All master and slave ports are AHB-Lite compliant.

The design of the crossbar switch enables concurrent transactions to proceed from any master port to any
slave port. That is, it is possible for all three slave ports to be active at the same time as a result of three
independent master requests. If a particular slave port is simultaneously requested by more than one master
port, arbitration logic exists inside the crossbar to allow the higher priority master port to be granted the
bus, while stalling the other requestor(s) until that transaction has completed. The slave port arbitration

    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

18                                           Freescale Semiconductor
                                                                                                                     Functional Description and Application Information

schemes supported are fixed, programmable fixed, programmable default input port parking, and a round
robin arbitration scheme.

The Crossbar Switch also monitors the ccm_br input (clock control module bus request), which requests
a bus grant from all four slave ports. The priority of ccm_br is programmable and defaults to the highest
priority. Upon receiving bus grants for all four output ports, the ccm_bg output will assert. At this point,
the clock control and reset module (CRM) can turn off hclk and be assured there are no outstanding AHB
transactions in progress. Once the CRM is granted a port, no other master will receive a grant on that port
until the CRM bus request (ccm_br) negates.

2.3.23 Memory Stick Host Controller (MSHC)

The Memory Stick Host Controller (MSHC) is located between the AIPI and the Sony Memory Stick and
provides support for data transfers between the i.MX27 processor and the Memory Stick (MS). The MSHC
consists of two sub-modules; the MSHC gasket and the Sony Memory Stick Host Controller (SMSC). The
SMSC module, which is the actual memory stick host controller, is compatible with Sony Memory Stick
Ver 1.x and Memory Stick PRO. The gasket connects the AIPI IP bus to the SMSC interface to allow
communication and data transfers via the IP Bus.

                                                           NOTE
                                 The i.MX27L does not include the MSHC feature.

The MSHC gasket uses a reduced IP Bus interface that supports the IP bus read/write transfers that include
a back-to-back read or write. DMA transfers also take place via the IP Bus interface.

A transfer can be initiated by the DMA or the host (through the AIPI) response to an MSHC DMA request
or interrupt. The SMSC has two DMA address modes--a single address mode and a dual address mode.

The MSHC is set to dual-address mode for transfers with the DMA. In dual-address mode, when the
MSHC requests a transfer with the DMA request (XDRQ), the DMA will initiate a transfer to the MSHC.

                                                           NOTE
                  Details regarding the operation of the MSHC module can be found
                  separately in Memory Stick/Memory Stick PRO Host Controller IP
                  Specification 1.3.

2.3.24 NAND Flash Controller (NFC)

NAND Flash Controller (NFC) interfaces standard NAND Flash devices to the i.MX27/MX27L
processors and hides the complexities of accessing the NAND Flash. It provides a glueless interface to both
8-bit and 16-bit NAND Flash parts with page sizes of 512 Bytes or 2 Kbytes. Its addressing scheme enables
it to access flash devices of almost limitless capacity. The 2-Kbyte RAM buffer of the NAND Flash is used
as the boot RAM during a cold reset (if the i.MX27/MX27L device is configured for a boot to be carried
out from the NAND Flash device). After the boot procedure completes, the RAM is available as buffer
RAM. In addition, the NAND Flash controller provides an X16-bit and X32-bit interface to the AHB bus
on the chip side, and an X8/X16 interface to the NAND Flash device on the external side.

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                           19
Functional Description and Application Information

2.3.25 Personal Computer Memory Card International Association
            (PCMCIA)

The Personal Computer Memory Card International Association (PCMCIA) provides the PCMCIA 2.1
standard, which defines the usage of memory and I/O devices as insertable and exchangeable peripherals
for personal computers or PDAs. Examples of these types of devices include CompactFlash and WLAN
adapters.

The pcmcia_if host adapter module provides the control logic for PCMCIA socket interfaces, and requires
some additional external analog power switching logic and buffering. The additional external buffers allow
the pcmcia_if host adapter module to support one PCMCIA socket. The pcmcia_if shares its chip level I/O
with the external interface to memory (EIM) pins. Additional logic is required to multiplex the EIM and
the pcmcia_if on the same pins.

2.3.26 Digital Phase Lock Loop (DPLL)

Two on-chip Digital Phase Lock Loop (DPLLs) provide clock generation in digital and mixed
analog/digital chips designed for wireless communication and other applications. The DPLLs produce a
high-frequency chip clock signals with a low frequency and phase jitter.

2.3.27 Pulse-Width Modulator (PWM)

The Pulse-Width Modulator (PWM) has a 16-bit counter and is optimized to generate sounds from stored
sample audio images; it can also generate tones. The PWM uses 16-bit resolution and a 4 16 data FIFO
to generate sound. The 16-bit up-counter has a source selectable clock with 4 16 FIFO to minimize
interrupt overhead. Clock-in frequency is controlled by a 12-bit prescaler for the division of a clock.
Capable of sound and melody generation, the PWM has an active-high or active-low configurable output,
and can be programmed to be active in low-power and debug modes. The PWM can be programmed to
generate interrupts at compare and rollover events.

2.3.28 Real Time Clock (RTC)

The Real Time Clock (RTC) module maintains the system clock, provides stopwatch, alarm, and
interrupt functions, and supports the following features:

    Full clock--days, hours, minutes, seconds
    Minute countdown timer with interrupt
    Programmable daily alarm with interrupt
    Sampling timer with interrupt
    Once-per-day, once-per-hour, once-per-minute, and once-per-second interrupts
    Operation at 32.768 kHz or 32 kHz, or 38.4 kHz (determined by reference clock crystal)

The prescaler converts the incoming crystal reference clock to a 1 Hz signal, which is used to increment
the seconds, minutes, hours, and days TOD counters. The alarm functions, when enabled, generate RTC
interrupts when the TOD settings reach programmed values. The sampling timer generates
fixed-frequency interrupts, and the minute stopwatch allows for efficient interrupts on very small
boundaries.

    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

20                                           Freescale Semiconductor
                                                                                                                     Functional Description and Application Information

2.3.29 Run-TIme Integrity Checker (RTIC)

The Run-Time Integrity Checker (RTIC) is one of the security components in the i.MX27/MX27L
processors. Its purpose is to ensure the integrity of the peripheral memory contents and assist with boot
authentication. The RTIC has the ability to verify the memory contents during system boot and during
run-time execution. If the memory contents at runtime fail to match the hash signature, an error in the
security monitor is triggered.

Contact your Freescale Semiconductor sales office or distributor for additional information on SCC, RTIC,
IIM, SAHARA2

2.3.30 Symmetric/Asymmetric Hashing and Random Accelerator
            (SAHARA2)

SAHARA2 is a security co-processor, it implements encryption algorithms (AES, DES, and 3DES),
hashing algorithms (MD5, SHA-1, SHA_224, and SHA-256), stream cipher algorithm (ARC4), and a
hardware random number generator.

Contact your Freescale Semiconductor sales office or distributor for additional information on SCC, RTIC,
IIM, SAHARA2

2.3.31 Security Controller Module (SCC)

The Security Controller Module (SCC) is a hardware security component. Overall, its primary
functionality is associated with establishing a centralized security state controller and hardware security
state with a hardware configured, unalterable security policy.

Contact your Freescale Semiconductor sales office or distributor for additional information on SCC, RTIC,
IIM, and SAHARA2.

2.3.32 Secure Digital Host Controller (SDHC)

The Secure Digital Host Controller (SDHC) controls the MultiMedia Card (MMC), Secure Digital (SD)
memory, and I/O cards by sending commands to cards and performing data accesses to/from the cards. The
Multimedia Card/Secure Digital Host (MMC/SD) module integrates both MMC support along with SD
memory and I/O functions. The SDHC is fully compatible with the MMC System Specification Version
3.0, as well as with the SD Memory Card Specification 1.0, and SD I/O Specification 1.0 with 1/4
channel(s). The maximum data rate in 4-bit mode is 100 Mbps. The SDHC uses a built-in programmable
frequency counter for the SDHC bus, and provides a maskable hardware interrupt for an SDIO interrupt,
internal status, and FIFO status. It has a pair of 32 16-bit data FIFO buffers built in.

The MultiMedia Card (MMC) is a universal, low-cost data storage and communication media that is
designed to cover a wide area of applications, including, for example, electronic toys, organizers, PDAs,
and smart phones. The MMC communication is based on an advanced 7-pin serial bus designed to operate
in a low-voltage range.

The Secure Digital Card (SD) is an evolution of MMC technology, with two additional pins in the form
factor. It is specifically designed to meet the security, capacity, performance, and environment
requirements inherent in newly emerging audio and video consumer electronic devices. The physical form

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                           21
Functional Description and Application Information

factor, pin assignment, and data transfer protocol are forward-compatible with the MultiMedia Card with
some additions. Under SD, it can be categorized into Memory and I/O. The memory card invokes a
copyright protection mechanism that complies with the security of the SDMI standard, which is faster and
provides the capability for a higher memory capacity. The I/O card provides high-speed data I/O with
low-power consumption for mobile electronic devices.

2.3.33 Smart Liquid Crystal Display Controller Module (SLCDC)

The Smart Liquid Crystal Display Controller (SLCDC) module transfers data from the display memory
buffer to the external display device. Direct Memory Access (DMA) transfers the data transparently with
minimal software intervention. Bus utilization of the DMA is controllable and deterministic.

As cellular phone displays become larger and more colorful, demands on the processor increase. More
CPU power is needed to render and manage the image. The role of the display controller is to reduce the
CPU's involvement in the transfer of data from memory to the display device so the CPU can concentrate
on image rendering. DMA is used to optimize the transfer. Embedded control information needed by the
display device is automatically read from a second buffer in system memory and inserted into the data
stream at the proper time to completely eliminate the CPU's role in the transfer.

A typical scenario for a cellular phone display is to have the display image rendered in main system
memory. After the image is complete, the CPU triggers the SLCDC module to transfer the image to the
display device. Image transfer is accomplished by burst DMA, which steals bus cycles from the CPU.
Cycle-stealing behavior is programmable so bus use is kept within predefined bounds. After the transfer is
complete, a maskable interrupt is generated indicating the status. For animated displays, it is suggested that
a two-buffer ping-pong scheme be implemented so that the DMA is fetching data from one buffer while
the next image is rendered into the other.

Several display sizes and types are used in the various products that use the SLCDC. The SLCDC module
has the capability of directly interfacing to the selected display devices. Both serial and parallel interfaces
are supported. The SLCDC module only supports writes to the display controller. SLCDC read operations
from the display controller are not supported.

2.3.34 Synchronous Serial Interface (SSI)

The Synchronous Serial Interface (SSI) is a full-duplex serial port that allows the chip to communicate
with a variety of serial devices. These serial devices can be standard codecs, Digital Signal Processors
(DSPs), microprocessors, peripherals, and popular industry audio codecs that implement the inter-IC
sound bus standard (I2S) and Intel AC97 standard.

The SSI is typically used to transfer samples in a periodic manner. The SSI consists of independent
transmitter and receiver sections with independent clock generation and frame synchronization.

The SSI contains independent (asynchronous) or shared (synchronous) transmit and receive sections with
separate or shared internal/external clocks and frame syncs, operating in Master or Slave mode. The SSI
can work in Normal mode operation using frame sync, and in Network mode operation allowing multiple
devices to share the port with as many as thirty-two time slots.

The SSI provides two sets of Transmit and Receive FIFOs. Each of the four FIFOs is 8 24 bits. The two
sets of Tx/RX FIFOs can be used in Network mode to provide two independent channels for transmission

    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

22                                           Freescale Semiconductor
                                                                                                                     Functional Description and Application Information

and reception. It also has programmable data interface modes such as I2S, LSB, and MSB aligned and
programmable word lengths. Other program options include frame sync, clock generation, and
programmable I2S modes (Master, Slave, or Normal). Oversampling clock, ccm_ssi_clk is available as
output from SRCK in I2S Master mode.

In addition to AC97 support, the SSI has completely separate clock and frame sync selections for the
receive and transmit sections. In the AC97 standard, the clock is taken from an external source and frame
sync is generated internally. The SSI also has a programmable internal clock divider and Time Slot Mask
registers for reduced CPU overhead (for Tx and RX both).

2.3.35 Universal Asynchronous Receiver/Transmitter (UART)

The i.MX27/MX27L processors contain six UART modules. Each UART module is capable of standard
RS-232 non-return-to-zero (NRZ) encoding format and IrDA-compatible infrared modes. The UART
provides serial communication capability with external devices through an RS-232 cable or through use of
external circuitry that converts infrared signals to electrical signals (for reception); or it transforms
electrical signals to signals that drive an infrared LED (for transmission) to provide low-speed IrDA
compatibility.

The UART transmits and receives characters that are either 7 or 8 bits in length (program selectable). To
transmit, data is written from the peripheral data bus to a 32-byte transmitter FIFO (TxFIFO). This data is
passed to the shift register and shifted serially out on the transmitter pin (TXD). To receive, data is received
serially from the receiver pin (RXD) and stored in a 32-half-word-deep receiver FIFO (RxFIFO). The
received data is retrieved from the RxFIFO on the peripheral data bus. The RxFIFO and TxFIFO generate
maskable interrupts as well as DMA requests when the data level in each of the FIFO reaches a
programmed threshold level.

The UART generates baud rates based on a programmable divisor and input clock. The UART also
contains programmable auto baud detection circuitry to receive 1 or 2 stop bits as well as odd, even, or no
parity. The receiver detects framing errors, idle conditions, BREAK characters, parity errors, and overrun
errors.

2.3.36 Universal Serial Bus (USB)

The i.MX27/MX27L processors provide three USB ports. The USB module provides high performance
USB On-The-Go (OTG) functionality, compliant with the USB 2.0 specification, the OTG supplement,
and the ULPI 1.0 Low Pin Count specification. The module consists of three independent USB cores, each
controlling one USB port.

In addition to the USB cores, the USB module provides for Transceiverless Link (TLL) operation on host
Ports 1 and 2, and provides the ability of routing the OTG transceiver interface to Host Port 1 such that this
transceiver can be used to communicate with a USB peripheral connected to Host Port 1. The USB module
has two connections to the CPU bus--one IP-bus connection for register accesses and one AHB-bus
connection for the DMA transfer of data to and from the FIFOs.

The USB module includes the following features:
    Full Speed/Low speed Host only core (HOST 1)
    Transceiverless Link Logic (TLL) for on board connection to a FS/LS USB peripheral

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                           23
Functional Description and Application Information

    Bypass mode to route Host Port 1 signals to OTG I/O port
    High Speed /Full Speed/Low Speed Host Only core (Host 2)
    Full Speed/Low Speed interface for Serial transceiver
    TLL function for direct connection to USB peripheral in FS/LS (serial) operation
    High-speed OTG core

The USB module has two main modes of operation: Normal mode and Bypass mode. Furthermore, the
USB interfaces can be configured for high-speed operation (480 Mbps) and/or full/low speed operation
(12/1.5 Mbps). In Normal mode, each USB core controls its corresponding port. In additional to th4e
major operational modes, each port can work in one or more modes, as follows:

PHY mode               In PHY mode, an external serial transceiver is connected to the port. This is used
                       for off-board USB connections.

TLL mode               In TLL mode, internal logic is enabled to emulate the functionality of two
                       back-to-back connected transceivers. This mode is typically used for on-board
                       USB connections to USB-capable peripherals.

Host Port 2 supports ULPI and Serial Transceivers. The OTG port requires a transceiver and is intended
for off-board USB connections.

Serial Interface mode  In serial mode, a serial OTG transceiver must be connected. The port does not
                       support dedicated signals for OTG signaling. Instead, a transceiver with built-in
                       OTG registers must be used. Typically, the transceiver registers are accessible over
                       an I2C or SPI interface.

ULPI mode              In this mode, a ULPI transceiver is connected to the port pins to support
                       high-speed off board USB connection.

Bypass mode            Bypass mode affects the operation of the OTG port and Host Port 1. This mode is
                       only available when a serial transceiver is used on the OTG port, and the peripheral
                       device on Port 1 is using a TLL connection. Bypass mode is activated by setting
                       the bypass bit in the USBCONTROL register. In this mode, the USB OTG port
                       connections are internally routed to the USB Host 1 port, such that the transceiver
                       on the OTG port connects to a peripheral USB device on Host Port 1. The OTG
                       core and the Host 1 core are disconnected from their ports when bypass is active.

Low Power mode         Each of the three USB cores has an associated power control module that is
                       controlled by the USB core and clocked on a 32-kHz clock. When a USB bus is
                       idle, the transceiver can be placed in low-power mode (suspend), after which the
                       clocks to the USB core can be stopped. The 32-kHz low power clock must remain
                       active as it is needed for walk-up detection.

2.3.37 Watchdog Timer Module (WDOG)

The Watchdog Timer module (WDOG) protects against system failures by providing a method of escaping
from unexpected events or programming errors. Once the WDOG module is activated, it must be serviced
by software on a periodic basis. If servicing does not take place, the timer times out. Upon a time-out, the
WDOG Timer module either asserts the wdog signal or a system reset signal wdog_rst, depending on
software configuration. The WDOG Timer module also generates a system reset via a software write to

                       i.MX27 and i.MX27L Data Sheet, Rev. 1.7

24                                                              Freescale Semiconductor
                                                                                                                     Functional Description and Application Information

the Watchdog Control Register (WCR) when there is a detection of a clock monitor event, an external reset,
an external JTAG reset signal, or if a power-on-reset has occurred.

2.3.38 Wireless External Interface Module (WEIM)

The Wireless External Interface Module (WEIM) handles the interface to devices external to the chip,
including generation of chip selects, clocks and controls for external peripherals and memory. It provides
asynchronous and synchronous access to devices with an SRAM-like interface.

The WEIM includes six chip selects for external devices, with two CS signals covering a range of
128 Mbytes, and the other four each covering a range of 32 Mbytes. The 128-Mbyte range can be increased
to 256 Mbytes when combined with the two signals. The WEIM offers selectable protection for each chip
select as well as programmable data port size. There is a programmable wait-state generator for each chip
select and support for Big Endian and Little Endian modes of operation per access.

2.3.39 Video Codec

The Video Codec module is the video processing module in the i.MX27 processor. It supports full duplex
video codec with 25 fps VGA resolution, supports multi-party calls, and integrates multiple video
processing standards, including H.264 BP, MPEG-4 SP, and H.263 P3 (including annex I, J, K, and T), D1
resolution, 30 fps--half-duplex.

                                                           NOTE
                            The Video Codec feature is not available on the i.MX27L

It has three 64-bit AHB-Lite master bus interfaces connecting to the EMI, which includes two read
channels and one write channel. Its 32-bit AHB-Lite master bus is connected to ARM Platform to access
system-internal SRAM.

The Video Codec module contains three major architectural components: video codec processing IP,
AXI-to-AHB bus protocol transfer module, and a 32-bit to 64-bit AHB master bus protocol transfer
module.

The Video Codec module supports following video stream processing features:
    Multi-standard video codec
         -- MPEG-4 part-II simple profile encoding/decoding
         -- H.264/AVC baseline profile encoding/decoding
         -- H.263 P3 encoding/decoding
         -- Multi-party call: max processing four image/bitstream encoding and/or decoding
             simultaneously
         -- Multi-format: for example, encodes MPEG-4 bitstream, and decodes H.264 bitstream
             simultaneously
    Coding tools
         -- High-performance motion estimation
             Single reference frame for both MPEG-4 and H.264 encoding
             Support 16 reference frame for H.264 decoding

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                           25
Signal Descriptions

             Quarter-pel and half-pel accuracy motion estimation
             [+/-16, +/-16] Search range
             Unrestricted motion vector
         -- All variable block sizes are supported (in case of encoding, 8 4, 4 8, and 4 4 block sizes
             are not supported).
         -- MPEG-4 AC/DC prediction and H.264 Intra prediction
         -- H.263 Annex I, J, K(RS = 0 and ASO =0), and T are supported. In case of encoding, the Annex
             I and K(RS=1 or ASO=1) are not supported.
         -- CIR (Cyclic Intra Refresh)/AIR (Adaptive Intra Refresh)
         -- Error resilience tools
             MPEG-4 re-synchronize marker and data-partitioning with RVLC (fixed number of

                 bits/macroblocks between macroblocks)
             H.264/AVC FMO and ASO
             H.263 slice structured mode
         -- Bit-rate control (CBR and VBR)
    Pre/post rotation/mirroring
         -- 8 rotation/mirroring modes for image to be encoded
         -- 8 rotation/mirroring modes for image to be displayed
    Programmability
         -- Embeds 16-bit DSP processor that is dedicated to processing bitstream and driving codec
             hardware
         -- General purpose registers and interrupt generation for communication between system and
             video codec module

3 Signal Descriptions

This section discusses the following:
    Identifies and defines all device signals in text, tables, and (as appropriate) figures. Signals can be
         organized by group, as applicable.
    Contains pin-assignment/contact-connection diagrams, if the sequence of information in the data
         sheet requires them to be included here.

Table 3 shows the i.MX27/MX27L signal descriptions.

                                             Table 3. i.MX27/MX27L Signal Descriptions

          Pad Name     Function/Notes

A [13:0]                               External Bus/Chip Select (EMI)
MA10
                    Address bus signals, shared with SDRAM/MDDR, WEIM and PCMCIA, A[10] for
                    SDRAM/MDDR is not the address but the pre-charge bank select signal.
                    Address bus signals for SDRAM/MDDR

                    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

26                                                           Freescale Semiconductor
             Pad Name                                                                                                                        Signal Descriptions
A [25:14]
SDBA[1:0]                Table 3. i.MX27/MX27L Signal Descriptions (continued)
SD[31:0]
SDQS[3:0]                                                                      Function/Notes
DQM0DQM3
EB0                        Address bus signals, shared with WEIM and PCMCIA
EB1                        SDRAM/MDDR bank address signals
OE                         Data bus signals for SDRAM, MDDR
                           MDDR data sample strobe signals
CS [5:0]                   SDRAM data mask strobe signals
                           Active low external enable byte signal that controls D [15:8], shared with PCMCIA PC_REG.
ECB                        Active low external enable byte signal that controls D [7:0], shared with PCMCIA PC_IORD.
                           Memory Output Enable--Active low output enables external data bus, shared with PCMCIA
LBA                        PC_IOWR.
                           Chip Select--The chip select signals CS [3:2] are multiplexed with CSD [1:0] and are selected
BCLK                       by the Function Multiplexing Control Register (FMCR) in the System Control chapter. By default
RW                         CSD [1:0] is selected. DTACK is multiplexed with CS4.
                           CS[5:4] are multiplexed with ETMTRACECLK and ETMTRACESYNC; PF22, 21.
RAS                        Active low input signal sent by flash device to the EIM whenever the flash device must terminate
CAS                        an on-going burst sequence and initiate a new (long first access) burst sequence.
SDWE                       Active low signal sent by flash device causing external burst device to latch the starting burst
SDCKE0                     address.
SDCKE1                     Clock signal sent to external synchronous memories (such as burst flash) during burst mode.
SDCLK                      RW signal--Indicates whether external access is a read (high) or write (low) cycle. This signal
SDCLK_B                    is also shared with the PCMCIA PC_WE.
NFWE_B                     SDRAM/MDDR Row Address Select signal
NFRE_B                     SDRAM/MDDR Column Address Select signal
NFALE                      SDRAM Write Enable signal
NFCLE                      SDRAM Clock Enable 0
NFWP_B                     SDRAM Clock Enable 1
NFCE_B                     SDRAM Clock
NFRB                       SDRAM Clock_B
D[15:0]                    NFC Write enable signal, multiplexed with ETMPIPESTAT2; PF6
                           NFC Read enable signal, multiplexed with ETMPIPESTAT1; PF5
                           NFC Address latch signal, multiplexed with ETMPIPESTAT0; PF4
                           NFC Command latch signal, multiplexed with ETMTRACEPKT0; PF1
                           NFC Write Permit signal, multiplexed with ETMTRACEPKT1; PF2
                           NFC Chip enable signal, multiplexed with ETMTRACEPKT2; PF3
                           NFC read Busy signal, multiplexed with ETMTRACEPKT3; PF0
                           Data Bus signal, shared with EMI, PCMCIA, and NFC

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                           27
Signal Descriptions    Table 3. i.MX27/MX27L Signal Descriptions (continued)

             Pad Name                                                        Function/Notes
PC_CD1_B
PC_CD2_B                 PCMCIA card detect signal, multiplexed with ATA ATA_DIOR signal; PF20
PC_WAIT_B                PCMCIA card detect signal, multiplexed with ATA ATA_DIOW signal; PF19
PC_READY                 PCMCIA WAIT signal, multiplexed with ATA ATA_CS1 signal; PF18
PC_PWRON                 PCMCIA READY/IRQ signal, multiplexed with ATA ATA_CS0 signal; PF17
PC_VS1                   PCMCIA signal, multiplexed with ATA ATA_DA2 signal; PF16
PC_VS2                   PCMCIA voltage sense signal, multiplexed with ATA ATA_DA1 signal; PF14
PC_BVD1                  PCMCIA voltage sense signal, multiplexed with ATA ATA_DA0 signal; PF13
PC_BVD2                  PCMCIA Battery voltage detect signal, multiplexed with ATA ATA_DMARQ signal; PF12
PC_RST                   PCMCIA Battery voltage detect signal, multiplexed with ATA ATA_DMACK signalPF11
IOIS16                   PCMCIA card reset signal, multiplexed with ATA ATA_RESET_B signal; PF10
PC_RW_B                  PCMCIA mode signal, multiplexed with ATA ATA_INTRQ signal; PF9
PC_POE                   PCMCIA read write signal, multiplexed with ATA ATA_IORDY signal; PF8
                         PCMCIA output enable signal, multiplexed with ATA ATA_BUFFER_EN signal; PF7
CLKO
                                                     Clocks and Resets
EXT_60M
EXT_266M                 Clock Out signal selected from internal clock signals. Refer to the clock controller for internal
OSC26M_TEST              clock selection; PF15.
                         This is a special factory test signal. To ensure proper operation, connect this signal to ground.
RESET_IN                 This is a special factory test signal. To ensure proper operation, connect this signal to ground.
                         This is a special factory test signal. To ensure proper operation, leave this signal as a no
RESET_OUT                connect.
                         Master Reset--External active low Schmitt trigger input signal. When this signal goes active,
POR                      all modules (except the reset module, SDRAMC module, and the clock control module) are
                         reset.
XTAL26M                  Reset_Out--Output from the internal Hreset_b; and the Hreset can be caused by all reset
EXTAL26M                 source: power on reset, system reset (RESET_IN), and watchdog reset.
                         Power On Reset--Active low Schmitt trigger input signal. The POR signal is normally generated
CLKMODE[1:0]             by an external RC circuit designed to detect a power-up event.
                         Oscillator output to external crystal
EXTAL32K                 Crystal input (26 MHz), or a 16 MHz to 32 MHz oscillator (or square-wave) input when internal
XTAL32K                  oscillator circuit is shut down.
Power_cut                These are special factory test signals. To ensure proper operation, do not connect to these
Power_on_reset           signals.
                         32 kHz crystal input (Note: in the RTC power domain)
28                       Oscillator output to 32 kHz crystal (Note: in the RTC power domain)
                         (Note: in the RTC power domain)
                         (Note: in the RTC power domain)

                       i.MX27 and i.MX27L Data Sheet, Rev. 1.7

                                                                Freescale Semiconductor
                                                                                             Signal Descriptions

                         Table 3. i.MX27/MX27L Signal Descriptions (continued)

Pad Name                                                     Function/Notes

osc32K_bypass            The signal for osc32k input bypass (Note: in the RTC power domain)

                                                 Bootstrap

BOOT [3:0]               System Boot Mode Select--The operational system boot mode of the i.MX27/MX27L processor
                         upon system reset is determined by the settings of these pins. BOOT[1:0] are also used as
                         handshake signals to PMIC(VSTBY).

                                                 JTAG

JTAG_CTRL                JTAG Controller select signal--JTAG_CTRL is sampled during rising edge of TRST. Must be
                         pulled to logic high for proper JTAG interface to debugger. Pulling JTAG_CRTL low is for internal
TRST                     test purposes only.
TDO
TDI                      Test Reset Pin--External active low signal used to asynchronously initialize the JTAG controller.
TCK
TMS                      Serial Output for test instructions and data. Changes on the falling edge of TCK.

RTCK                     Serial Input for test instructions and data. Sampled on the rising edge of TCK.

                         Test Clock to synchronize test logic and control register access through the JTAG port.

                         Test Mode Select to sequence JTAG test controller's state machine. Sampled on rising edge of
                         TCK.

                         JTAG Return Clock used to enhance stability of JTAG debug interface devices. This signal is
                         multiplexed with 1-Wire; thus, utilizing 1-Wire will render RTCK unusable and vice versa; PE16.

                         Secure Digital Interface (X2)

SD1_CMD                  SD Command bidirectional signal--If the system designer does not want to make use of the
                         internal pull-up, via the Pull-up enable register, a 4. 7K69 K external pull up resistor must be
                         added. This signal is multiplexed with CSPI3_MOSI; PE22.

SD1_CLK                  SD Output Clock. This signal is multiplexed with CSPI3_SCLK; PE23.

SD1_D[3:0]               SD Data bidirectional signals--If the system designer does not want to make use of the internal
                         pull-up, via the Pull-up enable register, a 50 K69 K external pull up resistor must be added.
                         SD1_D[3] is muxed with CSPI3_SS while SD1_D[0] is muxed with CSPI3_MISO PE2118.

SD2_CMD                  SD Command bidirectional signal. This signal is multiplexed with MSHC_BS; through GPIO
                         multiplexed with SLCDC1_CS; PB8.

SD2_CLK                  SD Output Clock signal. This signal is multiplexed with MSHC_SCLK, through GPIO
                         multiplexed with SLCDC1_CLK; PB9.

SD2_D[3:0]               SD Data bidirectional signals. SD2_D[3:0] multiplexed with MSHC_DATA[0:3], also through
                         GPIO SD2_1:0] multiplexed with SLCDC1_RS and SLDCD1_D0; PB7PB4.

SD3_CMD                  SD Command bidirectional signal. This signal is multiplexed with ETMTRACEPKT15 and also
                         through GPIO PD1 multiplexed with FEC_TXD0.

SD3_CLK                  SD Output Clock signal. This signal is through GPIO PD0 multiplexed with FEC_TXD1.

Note: SD3_DATA is multiplexed with ATA_DATA30.

                                                 UARTs (X6)

UART1_RTS                Request to Send input signal; PE15

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                           29
Signal Descriptions

                     Table 3. i.MX27/MX27L Signal Descriptions (continued)

      Pad Name                                           Function/Notes

UART1_CTS            Clear to Send output signal; PE14

UART1_RXD            Receive Data input signal; PE13

UART1_TXD            Transmit Data output signal, PE12

UART2_RXD            Receive Data input signal. This signal is multiplexed with KP_ROW6 signal from KPP; PE7.

UART2_TXD            Transmit Data output signal. This signal is multiplexed with KP_COL6 signal from KPP; PE6.

UART2_RTS            Request to Send input signal. This signal is multiplexed with KP_ROW7 signal from KPP; PE4.

UART2_CTS            Clear to Send output signal. This signal is multiplexed with KP_COL7 signal from KPP; PE3.

UART3_RTS            Request to Send input signal, PE11

UART3_CTS            Clear to Send output signal; PE10

UART3_RXD            Receive Data input signal; PE9

UART3_TXD            Transmit Data output signal; PE8

Note: UART 4, 5, and 6 are multiplexed with COMS Sensor Interface signals.

                     Keypad

KP_COL[5:0]          Keypad Column selection signals. KP_COL[7:6] are multiplexed with UART2_CTS and
                     UART2_TXD respectively. Alternatively, KP_COL6 is also available on the internal factory test
                     signal TEST_WB2. The Function Multiplexing Control Register in the System Control chapter
                     must be used in conjunction with programming the GPIO multiplexing (to select the alternate
                     signal multiplexing) to choose which signal KP_COL6 is available.

KP_ROW[5:0]          Keypad Row selection signals. KP_ROW[7:6] are multiplexed with UART2_RTS and
                     UART2_RXD signals respectively. The Function Multiplexing Control Register in the System
                     Control chapter must be used in conjunction with programming the GPIO multiplexing (to select
                     the alternate signal multiplexing) to choose which signals KP_ROW6 and KP_ROW7 are
                     available.

Note: KP_COL[7:6] and KP_ROW[7:6] are multiplexed with UART2 signals as show above, also see UARTs table.

                     PWM

PWMO                 PWM Output. This signal is multiplexed with PC_SPKOUT of PCMCIA, as well as TOUT2 and
                     TOUT3 of the General Purpose Timer module; PE5.

                     CSPI (X3)

CSPI1_MOSI           Master Out/Slave In signal, PD31
CSPI1_MISO           Master In/Slave Out signal, PD30
CSPI1_SS[2:0]        Slave Select (Selectable polarity) signal, the CSPI1_SS2 is multiplexed with
                     USBH2_DATA5/RCV; and CSPI1_SS1 is multiplexed with EXT_DMAGRANT; PD2628.
CSPI1_SCLK           Serial Clock signal, PD29
CSPI1_RDY            Serial Data Ready signal, shared with Ext_DMAReq_B signal; PD25
CSPI2_MOSI           Master Out/Slave In signal, multiplexed with USBH2_DATA1/TXDP; PD24
CSPI2_MISO           Master In/Slave Out signal, multiplexed with USBH2_DATA2/TXDm; PD23

                     i.MX27 and i.MX27L Data Sheet, Rev. 1.7

30                                                                          Freescale Semiconductor
                                                                                                  Signal Descriptions

                         Table 3. i.MX27/MX27L Signal Descriptions (continued)

Pad Name                      Function/Notes

CSPI2_SS[2:0]            Slave Select (Selectable polarity) signals, multiplexed with USBH2_DATA4/RXDM,
                         USBH2_DATA3/RXDP, USBH2_DATA6/SPEED; PD19PD21

CSPI2_SCLK               Serial Clock signal, multiplexed with USBH2_DATA0/OEn; PD22

Note: CSPI3 CSPI3_MOSI, CSPI3_MISO, CSPI3_SS, andCSPI3_SCLK are multiplexed with SD1 signals.

                         I2C

I2C2_SCL                 I2C2 Clock, through GPIO, multiplexed with SLCDC_data8; PC6
I2C2_SDA                 I2C2 Data, through GPIO, multiplexed with SLCDC_data7; PC5
I2C_CLK                  I2C1 Clock; PD18
I2C_DATA                 I2C1 Data; PD17

                         CMOS Sensor Interface

CSI_HSYNC                Sensor port horizontal sync, multiplexed with UART5_RTSP; PB21
CSI_VSYNC                Sensor port vertical sync, multiplexed with UART5_CTS; PB20
CSI_D7                   Sensor port data, multiplexed with UART5_RXD; PB19
CSI_D6                   Sensor port data, multiplexed with UART5_TXD; PB18
CSI_D5                   Sensor port data; PB17
CSI_PIXCLK               Sensor port data latch clock; PB16
CSI_MCLK                 Sensor port master clock, PB15
CSI_D4                   Sensor port data, PD14
CSI_D3                   Sensor port data, multiplexed with UART6_RTS; PB13
CSI_D2                   Sensor port data, multiplexed with UART6_CTS; PB12
CSI_D1                   Sensor port data, multiplexed with UART6_RXD; PB11
CSI_D0                   Sensor port data, multiplexed with UART6_TXD; PB10

                         Serial Audio Port--SSI (Configurable to I2S Protocol and AC97) (2 to 4)

SSI1_CLK                 Serial clock signal that is output in master or input in slave; PC23
SSI1_TXD                 Transmit serial data; PC22
SSI1_RXD                 Receive serial data; PC21
SSI1_FS                  Frame Sync signal that is output in master and input in slave; PC20
SSI2_CLK                 Serial clock signal that is output in master or input in slave, multiplexed with GPT4_TIN. PC27
SSI2_TXD                 Transmit serial data signal, multiplexed with GPT4_TOUT; PC26
SSI2_RXD                 Receive serial data, multiplexed with GPT5_TIN; PC25
SSI2_FS                  Frame Sync signal which is output in master and input in slave, multiplexed with GPT5_TOUT:
                         PC24

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                  31
Signal Descriptions

                      Table 3. i.MX27/MX27L Signal Descriptions (continued)

       Pad Name               Function/Notes

SSI3_CLK              Serial clock signal which is output in master or input in slave. This signal is multiplexed with
SSI3_TXD              SLCDC2_CLK; through GPIO multiplexed with PC_WAIT_B; PC31.
SSI3_RXD
SSI3_FS               Transmit serial data signal which is multiplexed with SLCDC2_CS, through GPIO multiplexed
SSI4_CLK              with PC_READY; PC30
SSI4_TXD
SSI4_RXD              Receive serial data which is multiplexed with SLCDC2_RS; through GPIO multiplexed with
SSI4_FS               PC_VS1; PC29

                      Frame Sync signal which is output in master and input in slave. This signal is multiplexed with
                      SLCDC2_D0; through GPIO multiplexed with PC_VS1; PC28.

                      Serial clock signal which is output in master or input in slave; through GPIO multiplexed with
                      PC_BVD1; PC19

                      Transmit serial data; through GPIO multiplexed with PC_BVD2; PC18

                      Receive serial data; through GPIO multiplexed with IOIS16; PC17

                      Frame Sync signal which is output in master and input in slave; PC16

                      General Purpose Timers (X6)

TIN                   Timer Input Capture or Timer Input Clock--The signal on this input is applied to GPT 13

                      simultaneously. This signal is muxed with the Walk-up Guard Mode WKGD signal in the PLL,

                      Clock, and Reset Controller module, and is also multiplexed with GPT6_TOUT; PC15.

TOUT1                 Timer Output signal from General Purpose Timer1 (GPT1). This signal is multiplexed with
                      SSI1_MCLK and SSI2_MCLK signal of SSI1 and SSI2. The pin name of this signal is simply
                      TOUT, and is also multiplexed with GPT6_TIN; PC14.

Note: TOUT2, TOUT3 are multiplexed with PWMO pad; GPT4 and GPT5 signals are multiplexed with SSI2 pads.

                      USB2.0

USBOTG_DIR/TXDM       USB OTG direction/Transmit Data Minus signal, multiplexed with KP_ROW7A; PE2
USBOTG_STP/TXDM       USB OTG Stop signal/Transmit Data Minus signal, multiplexed with KP_ROW6A; PE1
USBOTG_NXT/TXDM       USB OTG NEXT/Transmit Data Minus signal, multiplexed with KP_COL6A; PE0
USBOTG_CLK/TXDM       USB OTG Clock/Transmit Data Minus signal, PE24
USBOTG_DATA7/SUSPEND  USB OTG Data7/Suspend signal, PE25
USBH2_STP/TXDM        USB Host2 Stop signal/Transmit Data Minus signal, PA4
USBH2_NXT/TXDM        USB Host2 NEXT/Transmit Data Minus signal, PA3
USBH2_DATA7/SUSPEND   USB Host2 Data7/Suspend signal, PA2
USBH2_DIR/TXDM        USB Host2 Direction/Transmit Data Minus signal, PA1
USBH2_CLK/TXDM        USB Host2 Clock/Transmit Data Minus signal; PA0
USBOTG_DATA3/RXDP     USB OTG data4/Receive Data Plus signal; multiplexed with SLCDC1_DAT15 through PC13
USBOTG_DATA4/RXDM     USB OTG data4/Receive Data Minus signal; multiplexed with SLCDC1_DAT14 through PC12
USBOTG_DATA1/TXDP     USB OTG data1/Transmit Data Plus signal; multiplexed with SLCDC1_DAT13 through PC11
USBOTG_DATA2/TXDm     USB OTG data2/Transmit Data Minus signal; multiplexed with SLCDC1_DAT12 through PC10

                      i.MX27 and i.MX27L Data Sheet, Rev. 1.7

32                                                                           Freescale Semiconductor
             Pad Name                                                                                                                        Signal Descriptions
USBOTG_DATA0/Oen
USBOTG_DATA6/SPEED       Table 3. i.MX27/MX27L Signal Descriptions (continued)

USBOTG_DATA5/RCV                                                               Function/Notes
USBH1_RXDP
USBH1_RXDM                 USB OTG data0/Output Enable signal; multiplexed with SLCDC1_DAT11 through PC9
                           USB OTG data6/Suspend signal; multiplexed with SLCDC1_DAT10 and USBG_TXR_INT_B
USBH1_TXDP                 through PC8
USBH1_TXDM                 USB OTG data5/RCV signal; multiplexed with SLCDC1_DAT9 through PC7
USBH1_OE_B                 USB Host1 Receive Data Plus signal, multiplexed with UART4_RXD; multiplexed with
USBH1_FS                   SLCDC1_DAT6 and UART4_RTS_ALT through PB31
                           USB Host1 Receive Data Minus signal; multiplexed with SLCDC1_DAT5 and UART4_CTS
USBH1_RCV                  through PB30
USB_OC_B                   USB Host1 Transmit Data Plus signal; multiplexed with UART4_CTS, multiplexed with
USB_PWR                    SLCDC1_DAT4 and UART4_RXD_ALT through PB29
USBH1_SUSP                 USB Host1 Transmit Data Minus signal; multiplexed with UART4_TXD, multiplexed with
                           SLCDC1_DAT3 through PB28
OE_ACD                     USB Host1 Output Enable signal; multiplexed with SLCDC1_DAT2 through PB27
CONTRAST                   USB Host1 Full Speed output signal, multiplexed with UART4_RTS, multiplexed with
VSYNC                      SLCDC1_DAT1 through PB26
                           USB Host1 RCV signal; multiplexed with SLCDC1_DAT0 through PB25
HSYNC                      USB OC signal. PB24
SPL_SPR                    USB Power signal; PB23
PS                         USB Host1 Suspend signal; PB22

CLS                                   LCD Controller and Smart LCD Controller
REV
LD [17:0]                  Alternate Crystal Direction/Output Enable; PA31
                           This signal is used to control the LCD bias voltage as contrast control; PA30
LSCLK                      Frame Sync or Vsync--This signal also serves as the clock signal output for gate;
                           driver (dedicated signal SPS for Sharp panel HR-TFT); PA29.
                           Line Pulse or HSync; PA28
                           Sampling start signal for left and right scanning. Through GPIO, this signal is multiplexed with
                           the SLCDC1_CLK; PA27.
                           Control signal output for source driver (Sharp panel dedicated signal). This signal is multiplexed
                           with the SLCDC1_CS; PA26.
                           Start signal output for gate driver. This signal is invert version of PS (Sharp panel dedicated
                           signal). This signal is multiplexed with the SLCDC1_RS; PA25.
                           Signal for common electrode driving signal preparation (Sharp panel dedicated signal). This
                           signal is multiplexed with SLCDC1_D0; PA24.
                           LCD Data Bus--All LCD signals are driven low after reset and when LCD is off. Through GPIO,
                           LD[15:0] signals are multiplexed with SLCDC1_DAT[15:0], SLCDC. PA23PA6.
                           Shift Clock; PA5

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                           33
Signal Descriptions

                     Table 3. i.MX27/MX27L Signal Descriptions (continued)

         Pad Name                                       Function/Notes

Note: SLCDC signals are multiplexed with LCDC signals.

                     ATA (not available on i.MX27L)

ATA_DATA150         ATA Data Bus, [15:0] are multiplexed with
                     ETMTRACEPKT412,
                     FEC_MDIO,
                     ETMTRACEPKT1314
                     SD3_D30;
                     Through GPIO also are multiplexed with SLCDC 150, and FEC signals; PF23, PD16PD2.

                     Noisy I/O Supply Pins

NVDD115, AVDD       Noisy Supply for the I/O pins. There are 16 I/O voltage pads, NVDD1 through NVDD15 + AVDD.
                                               Analog Supply Pins

FPMVDD               Supply for analog blocks
MPLLVDD              Quiet GND for analog blocks
OSC26VDD
UPLLVDD
OSC32VDD
OSC32VSS

FPMVSS
MPLLVSS
OSC26VSS
UPLLVSS

QVDD                                      QVDD Internal Power Supply
QVSS                 Power supply pins for silicon internal circuitry
FUSEVDD              GND pins for silicon internal circuitry
RTCVDD               For FuseVDD
RTCVSS               For RTC, SCC power supply
                     For RTC, SCC GND

                     i.MX27 and i.MX27L Data Sheet, Rev. 1.7

34                                                                          Freescale Semiconductor
                                                                                Signal Descriptions

                         Table 3. i.MX27/MX27L Signal Descriptions (continued)

Pad Name                 Function/Notes

Note: Both 1-Wire and Fast Ethernet Controller signals are multiplexed with other signals. As a result these signal names do not
        appear in this list. The signals are listed below with the named signal that they are multiplexed.

1-Wire Signals:
    The 1-Wire input and output signal is multiplexed with JTAG RTCK pad, PE16.

Fast Ethernet Controller (FEC) Signals on the i.MX27. The ATA module does not exist on the i.MX27L:
    FEC_TX_EN: Transmit enable signal, through GPIO multiplexed with ATA_DATA15 pad; PF23
    FEC_TX_ER: Transmit Data Error; through GPIO multiplexed with ATA_DATA14 pad; PD16
    FEC_COL: Collision signal; through GPIO multiplexed with ATA_DATA13 pad; PD15
    FEC_RX_CLK: Receive Clock signal; through GPIO multiplexed with ATA_DATA12 pad; PD14
    FEC_RX_DV: Receive data Valid signal; through GPIO multiplexed with ATA_DATA11 pad; PD13
    FEC_RXD0: Receive Data0; through GPIO multiplexed with ATA_DATA10 pad; PD12
    FEC_TX_CLK: Transmit Clock signal; through GPIO multiplexed with ATA_DATA9 pad; PD11
    FEC_CRS: Carrier Sense enable; through GPIO multiplexed with ATA_DATA8 pad; PD10
    FEC_MDC: Management Data Clock; through GPIO multiplexed with ATA_DATA7 pad; PD9
    FEC_MDIO: Management Data Input/Output, multiplexed with ATA_DATA6 pad; PD8
    FEC_RXD31: Receive Data; through GPIO multiplexed with ATA_DATA53 pad; PD75
    FEC_RX_ER: Receive Data Error; through GPIO multiplexed with ATA_DATA2 pad; PD4
    FEC_TXD32: Transmit Data; through GPIO multiplexed with ATA_DATA10; pad; PD32
    FEC_TXD1: Transmit Data; through GPIO multiplexed with SD3_CLK pad; PD1
    FEC_TXD0: Transmit Data; through GPIO multiplexed with SD3_CMD pad; PD0

Note: The Rest ATA signals are multiplexed with PCMCIA Pads.

3.1 Power-Up Sequence

The i.MX27/MX27L processor consists of three major sets for power supply voltage named QVDD (core
logic supply), FUSEVDD (analog supply for FUSEBOX), and NVDD
VDDA (IO supply). The External
Voltage Regulators and power-on devices must provide the applications processor with a specific sequence
of power and resets to ensure proper operation.

It is important that the applications processor power supplies be powered-up in a certain order to avoid
unintentional fuse blown. QVDD should be powered up before FUSEVDD. The recommended order is:

    1. QVDD(1.5 V)
    2. FUSEVDD (1.8 V)
NVDD (1.8/2.775 V), and Analog Supplies (2.775 V). See Table 3 for signal

         descriptions.

or
    1. QVDD (1.5 V), NVDD (1.8/2.775 V), and Analog Supplies (2.775 V). See Table 3 for signal
         descriptions.
    2. FUSEVDD (1.8 V).

3.2 EMI Pins Multiplexing

This section discusses the multiplexing of EMI signals. The EMI signals' multiplexing is done inside the
EMI. Table 4 lists the i.MX27 pin names, pad types, and the memory devices' equivalent pin names.

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                         35
Signal Descriptions

                                     Table 4. EMI Multiplexing

    Pin Name         Pad Type  WEIM  SDRAM   PCMCIA                     DDR   NFC
         A0           regular    A0    MA0       A0                     MA0    --
         A1           regular    A1    MA1       A1                     MA1    --
         A2           regular    A2    MA2       A2                     MA2    --
         A3           regular    A3    MA3       A3                     MA3    --
         A4           regular    A4    MA4       A4                     MA4    --
         A5           regular    A5    MA5       A5                     MA5    --
         A6           regular    A6    MA6       A6                     MA6    --
         A7           regular    A7    MA7       A7                     MA7    --
         A8           regular    A8    MA8       A8                     MA8    --
         A9           regular    A9    MA9       A9                     MA9    --
        A10           regular   A10      --     A10                            --
                      regular    --   MA10       --                       --   --
      MA10            regular   A11   MA11      A11                     MA10   --
        A11           regular   A12   MA12      A12                     MA11   --
        A12           regular   A13   MA13      A13                     MA12   --
        A13           regular   A14      --     A14                     MA13   --
        A14           regular   A15      --     A15                            --
        A15           regular   A16      --     A16                       --   --
        A16           regular   A17      --     A17                       --   --
        A17           regular   A18      --     A18                       --   --
        A18           regular   A19      --     A19                       --   --
        A19           regular   A20      --     A20                       --   --
        A20           regular   A21      --     A21                       --   --
        A21           regular   A22      --     A22                       --   --
        A22           regular   A23      --     A23                       --   --
        A23           regular   A24      --     A24                       --   --
        A24           regular   A25      --     A25                       --   --
        A25           regular    --             CE1                       --   --
     SDBA1            regular    --  SDBA1      CE2                       --   --
     SDBA0               ddr     --  SDBA0       --                       --   --
       SD0               ddr     --              --                       --   --
       SD1               ddr     --    SD0       --                       --   --
       SD2               ddr     --    SD1       --                       --   --
       SD3               ddr     --    SD2       --                       --   --
       SD4               ddr     --    SD3       --                       --   --
       SD5                             SD4                                --
                                       SD5                                --

                               i.MX27 and i.MX27L Data Sheet, Rev. 1.7

36                                                                      Freescale Semiconductor
                                                                       Signal Descriptions

                         Table 4. EMI Multiplexing (continued)

Pin Name  Pad Type       WEIM  SDRAM   PCMCIA                     DDR  NFC
   SD6        ddr          --    SD6       --                      --   --
   SD7        ddr          --    SD7       --                      --   --
   SD8        ddr          --    SD8       --                      --   --
   SD9        ddr          --    SD9       --                      --   --
   SD10       ddr          --   SD10       --                      --   --
   SD11       ddr          --   SD11       --                      --   --
   SD12       ddr          --   SD12       --                      --   --
   SD13       ddr          --   SD13       --                      --   --
   SD14       ddr          --   SD14       --                      --   --
   SD15       ddr          --   SD15       --                      --   --
   SD16       ddr          --   SD16       --                      --   --
   SD17       ddr          --   SD17       --                      --   --
   SD18       ddr          --   SD18       --                      --   --
   SD19       ddr          --   SD19       --                      --   --
   SD20       ddr          --   SD20       --                      --   --
   SD21       ddr          --   SD21       --                      --   --
   SD22       ddr          --   SD22       --                      --   --
   SD23       ddr          --   SD23       --                      --   --
   SD24       ddr          --   SD24       --                      --   --
   SD25       ddr          --   SD25       --                      --   --
   SD26       ddr          --   SD26       --                      --   --
   SD27       ddr          --   SD27       --                      --   --
   SD28       ddr          --   SD28       --                      --   --
   SD29       ddr          --   SD29       --                      --   --
   SD30       ddr          --   SD30       --                      --   --
   SD31       ddr          --   SD31       --                      --   --
  DQM0        ddr          --   DQM0       --                      --   --
  DQM1        ddr          --   DQM1       --                      --   --
  DQM2        ddr          --   DQM2       --                      --   --
  DQM3        ddr          --   DQM3       --                      --   --
    EB0                   EB0      --                              --   --
    EB1    regular        EB1      --    REG                       --   --
    OE     regular        OE       --    IORD                      --   --
   CS0     regular        CS0      --   IOWR                       --   --
   CS1     regular        CS1      --                              --   --
           regular                         --
                                           --

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                     37
Signal Descriptions

                               Table 4. EMI Multiplexing (continued)

    Pin Name         Pad Type  WEIM  SDRAM   PCMCIA                      DDR   NFC
       CS2            regular   CS2   CSD0       --                        --   --
       CS3            regular   CS3   CSD1       --                        --   --
       CS4            regular   CS4      --      --                        --   --
       CS5            regular   CS5      --      --                        --   --
       ECB            regular   ECB      --      --                        --   --
        LBA           regular   LBA      --     OE                         --   --
      BCLK            regular  BCLK      --      --                        --   --
        RW            regular   RW       --     WE                         --   --
       RAS            regular    --    RAS       --                        --   --
       CAS            regular    --    CAS       --                        --   --
                      regular    --   SDWE       --                        --   --
      SDWE            regular    --              --                        --   --
    SDCKE0            regular    --  SDCKE0      --                        --   --
    SDCKE1            regular    --  SDCKE1      --                        --   --
     SDCLK                --     --  SDCLK       --                        --   --
     SDCLK               ddr     --              --                             --
     SDQS0               ddr     --      --      --                     SDQS0   --
     SDQS1               ddr     --      --      --                     SDQS1   --
     SDQS2               ddr     --      --      --                     SDQS2   --
     SDQS3            regular    --      --      --                     SDQS3  WE
                      regular    --      --      --                            RE
      NFWE            regular    --      --      --                        --  ALE
      NFRE            regular    --      --      --                        --  CLE
      NFALE           regular    --      --      --                        --  WP
     NFCLE            regular    --      --      --                        --  CE
      NFWP            regular    --      --      --                        --  R/B
      NFCE            regular   D15      --     D15                        --  D15
      NFRB            regular   D14      --     D14                        --  D14
        D15           regular   D13      --     D13                        --  D13
        D14           regular   D12      --     D12                        --  D12
        D13           regular   D11      --     D11                        --  D11
        D12           regular   D10      --     D10                        --  D10
        D11           regular    D9      --      D9                        --   D9
        D10           regular    D8      --      D8                        --   D8
                      regular    D7      --      D7                        --   D7
        D9                               --                                --
        D8                               --                                --
        D7

                               i.MX27 and i.MX27L Data Sheet, Rev. 1.7

38                                                                      Freescale Semiconductor
                                                                       Signal Descriptions

                         Table 4. EMI Multiplexing (continued)

  Pin Name  Pad Type     WEIM  SDRAM     PCMCIA                   DDR  NFC
       D6    regular       D6      --        D6                    --   D6
       D5    regular       D5      --        D5                    --   D5
       D4    regular       D4      --        D4                    --   D4
       D3    regular       D3      --        D3                    --   D3
       D2    regular       D2      --        D2                    --   D2
       D1    regular       D1      --        D1                    --   D1
       D0    regular       D0      --        D0                    --   D0
             regular       --      --       CD1                    --   --
   PC_CD1    regular       --      --       CD2                    --   --
   PC_CD2    regular       --      --                              --   --
  PC_WAIT    regular       --      --       WAIT                   --   --
PC_READY    regular       --      --     READY                    --   --
PC_PWRON     regular       --      --  PC_PWRON                    --   --
   PC_VS1    regular       --      --                              --   --
   PC_VS2    regular       --      --       VS1                    --   --
  PC_BVD1    regular       --      --       VS2                    --   --
  PC_BVD2    regular       --      --      BVD1                    --   --
   PC_RST    regular       --      --      BVD2                    --   --
    IOIS16   regular       --      --       RST                    --   --
   PC_RW     regular       --      --   IOIS16/WP                  --   --
   PC_POE    regular       --      --        RW                    --   --
M_REQUEST    regular       --      --       POE                    --   --
M_GRANT                                      --
                                              --

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                     39
Electrical Characteristics

4 Electrical Characteristics

This section provides the chip-level and module-level electrical characteristics for the i.MX27/iMX27L.

4.1 i.MX27/iMX27L Chip-Level Conditions

This section provides the chip-level electrical characteristics for the IC. See Table 5 for a quick reference
to the individual tables and sections.

                                           Table 5. i.MX27/iMX27L Chip-Level Conditions

                                            For these characteristics...                          Topic appears...
    Table 6, "DC Absolute Maximum Conditions"                                                         on page 40
    Table 7, "DC Operating Conditions"                                                                on page 40
    Table 9, "Interface Frequency"                                                                    on page 42
    Table 10, "Frequency Definition for Power Consumption Measurement"                                on page 42
    Table 11, "Current Consumption"                                                                   on page 42
    Section 4.1.3, "Test Conditions and Recommended Settings"                                         on page 43

Table 6 provides the DC absolute maximum operating conditions.

                                                        CAUTION
                  Stresses beyond those listed under Table 6 may cause permanent damage to
                  device. These are stress ratings only. Functional operation of device at these
                  or any other conditions beyond those indicated under "DC operating
                  conditions" is not implied. Exposure to absolute-maximum-rated conditions
                  for extended periods may affect device reliability.

                                             Table 6. DC Absolute Maximum Conditions

    Ref.  Parameter                     Symbol                                        Min         Max         Units
    Num
                                         VDDmax
    1 Supply Voltage                    VDDIOmax                                      0.5        1.52              V
    2 Supply Voltage (Level Shift I/O)
    3 Input Voltage Range                 VImax                                       0.5        3.3               V
    4 Storage Temperature Range          Tstorage
                                                                                      0.5 NVDD (1, 513) + 0.3 V

                                                                                      20         125               oC

Table 7 provides the DC recommended operating conditions.

                                                    Table 7. DC Operating Conditions

ID        Parameter                     Symbol                                              Min Typical Max Units
                                         QVDD
    1 Core Supply Voltage (@266 MHz)     QVDD                                               1.2   1.3   1.52            V
    2 Core Supply Voltage (@400 MHz)
                                                                                            1.38  1.45  1.52            V

                                      i.MX27 and i.MX27L Data Sheet, Rev. 1.7

40                                                                                                Freescale Semiconductor
                                                                                               Electrical Characteristics

                              Table 7. DC Operating Conditions (continued)

ID                       Parameter                              Symbol                Min      Typical        Max   Units
                                                                                                  --          1.52    V
3 RTC, SCC separate Supply Voltage                                RTCVDD              1.2         --          2.8     V
4 I/O Supply Voltage, Fast (7, 11, 12, 14, 15)1                 NVDD_FAST             1.75        --          3.05    V
5 I/O Supply Voltage, Slow (5, 6, 8, 9, 10, 13, AVDD)           NVDD_SLOW             1.75        --          3.1     V
                                                                NVDD_SLOW             1.75        --          1.9     V
6 I/O Supply Voltage, DDR (1, 2, 3, 4)2                          NVDD_DDR             1.75        1.4         1.6     V
7 Analog Supply Voltage: FPMVDD, UPLLVDD, MPLLVDD                                     1.35                    1.95    V
8 Fusebox read Supply Voltage                                        VDD              1.7       1.875
                                                                 FUSEVDD
                                                                (read mode)

9 Fusebox Program Supply Voltage                                FUSEVDD               3.00     3.15           3.30  V

                                                                (program mode)

10 OSC32VDD                                                     VOSC32                1.1      --             1.6   V

11 OSC26VDD                                                     VOSC26                2.68     --           2.875   V

12 Operating Ambient Temperature (17mm x17mm package)           TA                    20      --             85    oC

13 Operating Ambient Temperature (19mm x19mm package)           TA                    40      --             85    oC

Note:

1 Segments 11, 14, 15 are mixture of Fast and Slow GPIO.
2 Segments 1, 3, 4 are mixture of DDR and Fast GPIO.

4.1.1 DPLL Frequency Specification

Table 8 provides the frequency specifications for the DPLL.

                                              Table 8. DPLL FREQUENCY Specifications

                         Parameter                        Min   Typical               Max               Unit

       Output Duty Cycle (dpdck)                          48.5      50.0              51.5              %

       Output Duty Cycle (dpgdck_2)                       48.5      50.0              51.5              %

       Frequency Lock Time                                --        --                     80           s
       (FOL mode or non-integer MF)

       Phase Lock Time                                    --        --                100               s

       Cycle-to-Cycle Jitter                              --        --                0.2               ns

       MPLL Operating Frequency1                          --        --                600               MHz

       1 A 600 MHz MPLL frequency equals 1.2 GHz at the 2x clock port (see figure 3-2 in MCIMX27 reference
          manual), so by using the DIV3 divider, it results in an ARM clock frequency of 400 MHz.

                                    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                                41
Electrical Characteristics

Table 9 provides information for interface frequency limits.

                                                        Table 9. Interface Frequency

    ID                      Parameter                    Symbol                       Min      Typical  Max    Units
                                                                                                   5    33.25  MHz
    1 JTAG: TCK Frequency of Operation                   fJTAG                        DC

4.1.2 Current Consumption

Table 10 defines the frequency settings used for specifying power consumption in Table 11. All power
states are specified. The temperature setting of 25 C is used for specifying the Deep Sleep Mode (DSM)
per the temperature range shown in Table 7.

                          Table 10. Frequency Definition for Power Consumption Measurement

            ID              Parameter                       Symbol                         Value        Units
                                                                                             266        MHz
            1 MCU core                                   fMCUmeas@266                        400        MHz
            2 MCU core                                   fMCUmeas@400                        133        MHz
            3 MCU AHB bus                                fMCU-AHBmeas                        66         MHz
            4 MCU IP bus                                                                   32.768        kHz
            5 OSC32                                       fMCU-IPmeas
                                                         fosc32khzmeas

Table 11 shows the power consumption for the i.MX27/iMX27L device.

                                                      Table 11. Current Consumption

        ID  Parameter                        Conditions                               Symbol Typical Max Units

        1   RUN Current RUN Current at 266 MHz                                        IddRUN       215  260 mA

            (QVDD current) QVDD = 1.3 V. Ta = 25oC

                            RUN Current at 400 MHz                                    IddRUN       366  420 mA
                            QVDD = 1.45 V, Ta = 25oC

        2   Doze Current QVDD = 1.2 V                                               IddDOZE      11   13.5 mA

                            NVDD = 1.75 V

                            ARM is in wait for interrupt mode.

                            ARM well bias is enabled.

                            MCU PLL is on.

                            SPLL is off.

                            FPM is on.

                            26MHz oscillator is on.

                            32 kHz oscillator is on.

                            Other modules are off.

                            TA = 25 C.

                                       i.MX27 and i.MX27L Data Sheet, Rev. 1.7

42                                                                                                      Freescale Semiconductor
                                                                                                 Electrical Characteristics

                              Table 11. Current Consumption (continued)

ID  Parameter                                   Conditions                  Symbol Typical Max Units

3   Sleep Current QVDD = 1.2 V.                                           IddSLEEP 0.9         3.5 mA

                               NVDD = 1.75 V.

                               Both PLLs are off.

                               FPM is off.

                               ARM well bias is enabled.

                               32 kHz oscillator is on.

                               26MHz oscillator is off.

                               All the modules are off.

                               TA = 25 C.

4   Power Gate NVDD13 is on. See Table 7 for specific values. IddPG                   50       TBD A

                               RTCVDD, OSC32VDD are on. See Table 7 for

                              specific values.

                               All other VDD = 0 V
                               TA = 25 C.

4.1.3 Test Conditions and Recommended Settings

Unless specified, AC timing parameters are specified for 15 pF loading on i.MX27/iMX27L pads. Drive
strength has been kept at default/reset values for testing. EMI timing has been verified with high drive
strength setting and 25 pF loads. SDHC timing has also been verified with high drive strength setting.
Unless otherwise noted, AC/DC parameters are guaranteed at operating conditions shown in Table 7.

4.2 Module-Level Electrical Specifications

This section contains the i.MX27/iMX27L electrical information including timing specifications, arranged
in alphabetical order by module name.

4.2.1 Pads IO (PADIO) Electricals

4.2.1.1 DC Electrical Characteristics

The over-operating characteristics appear in Table 12 for GPIO pads and Table 13 for DDR (Double Data
Rate) pads (unless otherwise noted).

                                           Table 12. GPIO Pads DC Electrical Parameters

                   Parameter  Symbol                 Test Conditions        Min         Typical  Max       Units
High-level output voltage       VOH                                                                          V
                                                          IOH = -1 mA       NVDD -0.15  --           --      V
Low-level output voltage        VOL                                                                  --      V
                                                     IOH = specified Drive 0.8*NVDD     --          0.15     V
                                                                                                 0.2*NVDD
                                                          IOL = 1 mA        --          --

                                                     IOL = specified Drive  --          --

                              i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                    43
Electrical Characteristics

                            Table 12. GPIO Pads DC Electrical Parameters (continued)

       Parameter                          Symbol  Test Conditions              Min        Typical      Max    Units
                                                                                             --         --     mA
High-level output current, slow slew rate IOH_S   VOH = 0.8*NVDD
                                                                                             --         --     mA
                                                  Normal                       2
                                                                                             --         --     mA
                                                  High                         4
                                                                                             --         --     mA
                                                  Max High1                    8
                                                                                             --         --      V
High-level output current, fast slew rate IOH_F   VOH = 0.8*NVDD                             --         --      V
                                                                                             --    0.5*QVDD     V
                                                  Normal                       4            22         59
                                                                                             47        128     k
                                                  High                         6           100        268
                                                                                            100        343     A
                                                  Max High1                    8           0.33        1     A
                                                                                             --                A
Low-level output current, slow slew rate IOL_S    VOL = 0.2*NVDD                             --        115     A
                                                                                             --        0.1     A
                                                  Normal                           2         --         53     A
                                                                                            0.33       0.1     A
                                                  High                             4         --         25     A
                                                                                             --        0.1     A
                                                  Max High1                        8                  0.25     A
                                                                                                        28      V
Low-level output current, fast slew rate  IOL_F   VOL = 0.2*NVDD                                        2      V

                                                  Normal                           4                 VDDIO
                                                                                                   0.3*VDDIO
                                                  High                             6

                                                  Max High1                        8

Input Hysteresis                          VHYS    Hysteresis enabled              0.25
Schmitt trigger VT+                       VT +                                 0.5*QVDD
Schmitt trigger VT-                       VT -    Hysteresis enabled
Pull-up resistor (22 k PU)                RPU                                      --
Pull-up resistor (47 k PU)                RPU     Hysteresis enabled               15
Pull-up resistor (100 k PU)               RPU                                      30
Pull-down resistor (100 k PD)             RPD                --                    34
Input current (no PU/PD)                   IIN                                     25
                                                             --                    --
Input current (22 k PU)                    IIN
                                                             --                    --
Input current (47 k PU)                    IIN
                                                             --                    --
Input current (100 k PU)                   IIN
                                                          VI = 0                   --
Input current (100 k PD)                   IIN          VI = NVDD
                                                                                   --
Tri-state input leakage current             IZ            VI = 0
                                                        VI = NVDD                  --

                                                          VI = 0
                                                        VI = NVDD

                                                          VI = 0
                                                        VI = NVDD

                                                          VI = 0
                                                        VI = NVDD

                                                     VI = NVDD or 0
                                                      I/O = high Z

High Level DC Input Voltage               VIH     --                           0.7*VDDIO

Low-Level DC Input Voltage                VIL     --                               0

Note:

1 Max High strength should be avoided due to excessive overshoot and ringing.

                                          i.MX27 and i.MX27L Data Sheet, Rev. 1.7

44                                                                                        Freescale Semiconductor
                                                                                    Electrical Characteristics

Table 13. DDR (Double Data Rate) I/O Pads DC Electrical Parameters

Parameter                  Symbol Test Conditions              Min         Typical  Max            Units

High-level output voltage  VOH       IOH = -1 mA               NVDD_DDR       --    --             V

                                                               0.08

                                     IOH = specified Drive 0.8*NVDD_          --    --             V

                                                               DDR

Low-level output voltage   VOL       IOL = 1 mA                --             --    0.08           V
High-level output current
                                     IOL = specified Drive     --             --    0.2*NVDD_ V

                                                                                    DDR

                           IOH       VOH=0.8*NVDD_DDR                         --    --             mA

                                     Normal                    3.6

                                         High                  7.2
                                     Max High1                 10.8
                                     DDR Drive1                14.4

Low-level output current   IOL       VOL=0.2*NVDD_DDR                         --    --             mA

                                     Normal                    3.6

                                             High              7.2

                                     Max High1                 10.8

                                     DDR Drive1                14.4

Low-level input current    IIL               VI = 0            --          1.7                2    A
High-level input current
Tri-state current          IIH       VI = NVDD_DDR             --                             2    A

                           IZ        VI = NVDD_DDR or 0        --          1.7                2    A

                                     I/O = high Z

Note:
1 Max High and DDR Drive strengths should be avoided due to excessive overshoot and ringing.

4.2.1.2 AC Electrical Characteristics

Figure 2 depicts the load circuit for output pads. Figure 3 depicts the output pad transition time waveform.
The range of operating conditions appear in Table 14 for slow general I/O, Table 15 for fast general I/O,
and Table 16 for DDR I/O (unless otherwise noted).

                                From Output        Test Point
                                 Under Test         CL

                           CL includes package, probe and jig capacitance
                             Figure 2. Load Circuit for Output Pad

                                80%                                                          NVDD
                                                                                    80%
Output (at pad)                 20%
                                                                                       20%
                                                                                             0V

                                PA1                                      PA1

                           Figure 3. Output Pad Transition Time Waveform

                           i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                   45
Electrical Characteristics

                            Table 14. AC Electrical Characteristics of Slow General I/O Pads

    ID                      Parameter                 Symbol Test Condition Min Typical Max              Units
                                                                                                           ns
PA1 Output Pad Transition Times (Max High)            tpr  25 pF                     1.25 1.9      3.2     ns
                                                                                                           ns
                                                           50 pF                     1.95  2.9     4.75    ns

        Output Pad Transition Times (High)            tpr  25 pF                     1.45     --   4.8

                                                           50 pF                     2.6           8.4

        Output Pad Transition Times (Standard Drive)  tpr  25 pF                     2.6      --   8.5
                                                           50 pF
                                                                                     5.1           16.5
                                                             --
    -- Maximum Input Transition Times1                trm                            --       --   25

Note:
1 Hysteresis mode is recommended for input with transition time greater than 25 ns.

                            Table 15. AC Electrical Characteristics of Fast General I/O Pads

    ID                      Parameter                 Symbol Test Condition Min Typical Max              Units
                                                                                                           ns
    PA1 Output Pad Transition Times (Max High)        tpr  25 pF                     0.9      1.2  2.0     ns
                                                                                                           ns
                                                           50 pF                     1.7      2.4  4.0     ns

        Output Pad Transition Times (High)            tpr  25 pF                     1.15     1.6  2.7

                                                           50 pF                     2.3      3.1  5.3

            Output Pad Transition Times (Normal)      tpr  25 pF                     1.7      2.4  4.0
    -- Maximum Input Transition Times1
                                                           50 pF                     3.4      4.7  8.0

                                                      trm  --                        --       --   25

Note:
1 Hysteresis mode is recommended for input with transition time greater than 25 ns.

                            Table 16. AC Electrical Characteristics of DDR I/O Pads

    ID                      Parameter                 Symbol Test Condition Min Typical Max              Units
                                                                                                           ns
    PA1 Output Pad Transition Times (DDR Drive)       tpr  25 pF                     0.5   0.75    1.2     ns
                                                                                                           ns
                                                           50 pF                     1.0   1.45    2.4     ns
                                                                                                           ns
        Output Pad Transition Times (Max High)        tpr  25 pF                     0.67     1.0  1.6

                                                           50 pF                     1.3      2.0  3.1

        Output Pad Transition Times (High)            tpr  25 pF                     1.0      1.5  2.4

                                                           35 pF                     1.95     2.9  4.7

        Output Pad Transition Times (Normal)          tpr  25 pF                     2.0      2.9  4.8

                                                           50 pF                     3.9      5.9  8.4

    -- Maximum Input Transition Times                 trm  --                        --       --   5

4.2.2 1-Wire Electrical Specifications

Figure 4 depicts the RPP timing, and Table 17 lists the RPP timing parameters.

                                       i.MX27 and i.MX27L Data Sheet, Rev. 1.7

46                                                                                            Freescale Semiconductor
                                                                                     Electrical Characteristics

                           1-Wire Tx                      DS2502 Tx
                         "Reset Pulse"                "Presence Pulse"

One-Wire bus                                         OW2
(BATT_LINE)

                         OW1                         OW3

                                                                    OW4

                         Figure 4. Reset and Presence Pulses (RPP) Timing Diagram

              Table 17. RPP Sequence Delay Comparisons Timing Parameters

ID                       Parameters          Symbol       Min Typical Max                 Units
                                                                                            s
OW1  Reset Time Low                        tRSTL          480       511                     s
OW2  Presence Detect High                  tPDH                                             s
OW3  Presence Detect Low                   tPDL           15        --               60     --
OW4  Reset Time High                       tRSTH
                                                          60        --               240

                                                          480       512              --

Figure 5 depicts Write 0 Sequence timing, and Table 18 lists the timing parameters.

                                                     OW6

     One-Wire bus
     (BATT_LINE)

                                                       OW5
                         Figure 5. Write 0 Sequence Timing Diagram

                         Table 18. WR0 Sequence Timing Parameters

ID                             Parameter  Symbol         Min       Typical          Max  Units
OW5           Write 0 Low Time             tWR0_low        60
OW6           Transmission Time Slot                      OW5       100              120  s
                                             tSLOT
                                                                    117              120  s

Figure 6 depicts Write 1 Sequence timing, Figure 7 depicts the Read Sequence timing, and Table 19 lists
the timing parameters.

                                                     OW8

     One-Wire bus
     (BATT_LINE)

                                  OW7
                         Figure 6. Write 1 Sequence Timing Diagram

                           i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                          47
Electrical Characteristics

                                                                     OW8

             One-Wire bus
             (BATT_LINE)

                                       OW7

                                                      OW9

                                       Figure 7. Read Sequence Timing Diagram

                                       Table 19. Write 1/Read Timing Parameters

         ID                    Parameter                   Symbol         Min    Typical      Max   Units
        OW7  Write 1/Read Low Time
        OW8  Transmission Time Slot                        tLOW1          1      5            15    s
        OW9  Release Time
                                                           tSLOT          60     117          120   s

                                                           tRELEASE       15     --           45    s

4.2.3 ATA Electrical Specifications

This section describes the electrical information of the Parallel ATA module compliant with ATA/ATAPI-6
specification.

                                                           NOTE
                  The parallel ATA module is not available on the i.MX27L

Parallel ATA module can work on PIO/Multi-Word DMA/Ultra DMA transfer modes. Each transfer mode
has different data transfer rate, Ultra DMA mode 4 data transfer rate is up to 100 MB/s. Parallel ATA
module interface consist of a total of 29 pins, Some pins act on different function in different transfer
mode. There are different requirements of timing relationships among the function pins conform with
ATA/ATAPI-6 specification and these requirements are configurable by the ATA module registers.

Below defines the AC characteristics of all the interface signals on all data transfer modes.

4.2.3.1 General Timing Requirements
These are the general timing requirements for the ATA interface signals.

                                       Table 20. AC Characteristics of All Interface Signals

    ID                      Parameter                 Symbol              Min                 Max       Unit

    SI1 Rising edge slew rate for any signal on ATA        Srise          --                  1.25      V/ns

        interface (see note)

    SI2 Falling edge slew rate for any signal on ATA       Sfall          --                  1.25      V/ns

        interface (see note)

                                       i.MX27 and i.MX27L Data Sheet, Rev. 1.7

48                                                                                            Freescale Semiconductor
                                                                                  Electrical Characteristics

               Table 20. AC Characteristics of All Interface Signals (continued)

ID                       Parameter                 Symbol       Min          Max  Unit

SI3 Host interface signal capacitance at the host  Chost        --           20   pF

    connector

Note: SRISE and SFALL meets this requirement when measured at the sender's connector from 1090% of full signal
amplitude with all capacitive loads from 15 pf through 40 pf where all signals have the same capacitive load value.

    ATA Interface Signals

                                    SI2                    SI1

                           Figure 8. ATA interface Signals Timing Diagram

4.2.4 Digital Audio Mux (AUDMUX)

The AUDMUX provides a programmable interconnect logic for voice, audio and data routing between
internal serial interfaces (SSI, SAP) and external serial interfaces (audio and voice codecs). The AC timing
of AUDMUX external pins is hence governed by SSI and SAP modules. Please refer to their respective
electrical specifications.

4.2.5 CMOS Sensor Interface (CSI)

This section describes the electrical information (AC timing) of the CSI.

4.2.5.1 Gated Clock Mode Timing

VSYNC, HSYNC, and PIXCLK signals are used in this mode. A frame starts with a rising/falling edge on
VSYNC, then HSYNC goes high and holds for the entire line. The pixel clock is valid as long as HSYNC
is high. Figure 9 and Figure 10 depict the gated clock mode timings of CSI, and Table 21 lists the timing
parameters.

                                    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                              49
Electrical Characteristics

Figure 9 shows sensor output data on the pixel clock falling edge. The CSI latches data on the pixel clock
rising edge.

                                                      1

    VSYNC                                               7

    HSYNC                  2                 5                6
    PIXCLK

    DATA[7:0]     Valid Data     Valid Data                      Valid Data

               3              4

  Figure 9. CSI Timing Diagram, Gated, PIXCLK--Sensor Data at Falling Edge, Latch Data at Rising Edge

Figure 10 shows sensor output data on the pixel clock rising edge. The CSI latches data on the pixel clock
falling edge.

                                                   1

    VSYNC                                       7

    HSYNC         2              5                         6
    PIXCLK

    DATA[7:0]  Valid Data        Valid Data                   Valid Data

               3              4

Figure 10. CSI Timing Diagram, Gated, PIXCLK--Sensor Data at Rising Edge, Latch Data at Falling Edge

               i.MX27 and i.MX27L Data Sheet, Rev. 1.7

50                                                               Freescale Semiconductor
                                                                             Electrical Characteristics

                         Table 21. Gated Clock Mode Timing Parameters

Number                                  Parameter  Minimum        Maximum    Unit
    1                    csi_vsync to csi_hsync     9*THCLK            --     ns
    2                    csi_hsync to csi_pixclk                              ns
    3                    csi_d setup time               3          (Tp/2)-3   ns
    4                    csi_d hold time                1              --     ns
    5                    csi_pixclk high time           1              --     ns
    6                    csi_pixclk low time         THCLK             --     ns
    7                    csi_pixclk frequency        THCLK             --    MHz
                                                        0
                                                                   HCLK/2

HCLK = AHB System Clock, THCLK = Period for HCLK, Tp = Period of CSI_PIXCLK

The limitation on pixel clock rise time/fall time is not specified. It should be calculated from the hold
time and setup time based on the following assumptions:
Rising-edge latch data:

         max rise time allowed = (positive duty cycle--hold time)
         max fall time allowed = (negative duty cycle--setup time)

In most of case, duty cycle is 50/50, therefore:
         max rise time = (period/2--hold time)
         max fall time = (period/2--setup time)

For example: Given pixel clock period = 10 ns, duty cycle = 50/50, hold time = 1 ns, setup time = 1 ns.
         positive duty cycle = 10/2 = 5 ns
         max rise time allowed = 5 1 = 4 ns
         negative duty cycle = 10/2 = 5 ns
         max fall time allowed = 5 1 = 4 ns

Falling-edge latch data:
         max fall time allowed = (negative duty cycle--hold time)
         max rise time allowed = (positive duty cycle--setup time)

4.2.5.2 Non-Gated Clock Mode Timing

In non-gated mode only, the VSYNC, and PIXCLK signals are used; the HSYNC signal is ignored. Figure
3 and Figure 4 show the different clock edge timing of CSI and Sensor in Non-Gated Mode. Table 3 is the
parameter value. Figure 11 and Figure 12 show the non-gated clock mode timings of CSI, and Table 22
lists the timing parameters.

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                            51
Electrical Characteristics

Figure 11 shows sensor output data on the pixel clock falling edge. The CSI latches data on the pixel clock
rising edge.

                                                         1

    VSYNC                                                   6
    PIXCLK
                                                      4           5

    DATA[7:0]     Valid Data                Valid Data               Valid Data

               2                         3

  Figure 11. CSI Timing Diagram, Non-Gated, PIXCLK--Sensor Data at Falling Edge, Latch Data at Rising
                                                                        Edge

Figure 12 shows sensor output data on the pixel clock rising edge. The CSI latches data on the pixel clock
falling edge.

                                                           1

    VSYNC                                                      6

                                                         5           4

    PIXCLK

    DATA[7:0]        Valid Data             Valid Data               Valid Data

                  2                      3

Figure 12. CSI Timing Diagram, Non-Gated, PIXCLK--Sensor Data at Rising Edge, Latch Data at Falling
                                                                      Edge

               Table 22. Non-Gated Clock Mode Parameters

    Number                    Parameter     Minimum            Maximum           Unit
        --     csi_vsync to csi_pixclk       9*THCLK                --            ns
        --     csi_d setup time                                     --            ns
                                                 1

               i.MX27 and i.MX27L Data Sheet, Rev. 1.7

52                                                                      Freescale Semiconductor
                         Table 22. Non-Gated Clock Mode Parameters (continued)  Electrical Characteristics

Number                                  Parameter  Minimum        Maximum           Unit
    --                   csi_d hold time                1              --             ns
    --                   csi_pixclk high time                          --             ns
    --                   csi_pixclk low time         THCLK             --             ns
    --                   csi_pixclk high time        THCLK                          MHz
                                                                   HCLK/2
                                                        0

HCLK = AHB System Clock, THCLK = Period of HCLK

4.2.6 Configurable Serial Peripheral Interface (CSPI)

This section describes the electrical information of the CSPI.

4.2.6.1 CSPI Timing

Figure 13 and Figure 14 show the master mode and slave mode timings of CSPI, and Table 23 lists the
timing parameters.

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                              53
Electrical Characteristics

4.3 Timing Diagrams

Figure 13 and Figure 14 depict the master mode and slave mode timing diagrams of the CSPI and Table 23
lists the timing parameters. The values shown in timing diagrams were tested using a worst case core
voltage of 1.1 V, slow pad voltage of 2.68 V, and fast pad voltage of 1.65 V.

   SSn                                                                                    t7 t5
(output)
                                                                                                    t9
                     t8

                         t6

CSPI1_RDY

(input)                              t1        t2 t3

SCLK                        t10 t11                   t4 t4
(output)                    t12 t13
MOSI

MISO

                                     Figure 13. CSPI Master Mode Timing Diagram
                                                                                                             t7' t5'

   SSn                   t6'                   t2' t3'
(Input)                                   t1'               t4 t4

SCLK                      t10 t11
(Input)
MISO                     t12 t13

MOSI

                                               Figure 14. CSPI Slave Mode Timing Diagram

                                               i.MX27 and i.MX27L Data Sheet, Rev. 1.7

54                                                                                                                    Freescale Semiconductor
                                                                                                     Electrical Characteristics

                              Table 23. CSPI Interface Timing Parameters

ID                      Parameter Description          Symbol                 Minimum               Maximum  Units
Num                                                                                                             ns
                                                                                                                ns
t1     CSPI master SCLK cycle time                                    tclko    45.12                    -       ns
                                                                                                      --        ns
t2     CSPI master SCLK high time                                     tclkoH   22.65                  --        ns
                                                                                                      --        ns
t3     CSPI master SCLK low time                                      tclkoL   22.47                  --        ns
                                                                                                      --        --
t1'    CSPI slave SCLK cycle time                                     tclki    60.2                   8.5       --
                                                                                                       --       --
t2'    CSPI slave SCLK high time                                      tclkiH   30.1                    --
                                                                                                       --       --
t3'    CSPI slave SCLK low time                                       tclkiL   30.1
                                                                                                      --        --
t4     CSPI SCLK transition time                                      tpr1     2.6
                                                                                                       --       ns
t5     SSn output pulse width                                         tWsso    2Tsclk2  +T       3
                                                                                            wait       --       --

t5'    SSn input pulse width                                          tWssi    Tper4                 5Tper      ns
                                                                                                                --
t6     SSn output asserted to first SCLK edge (SS output tSsso                 3Tsclk                  --
                                                                                                       --       --
       setup time)
                                                                                                       --       ns
t6'    SSn input asserted to first SCLK edge (SS input                tSssi    Tper + 20 ns                     ns
                                                                                                      --
       setup time)                                                                                     --

t7     CSPI master: Last SCLK edge to SSn deasserted tHsso                     2Tsclk

       (SS output hold time)

t7'    CSPI slave: Last SCLK edge to SSn deasserted                   tHssi    30

       (SS input hold time)

t8     CSPI master: CSPI1_RDY low to SSn asserted                     tSrdy           2Tper

       (CSPI1_RDY setup time)                                                            0

t9     CSPI master: SSn deasserted to CSPI1_RDY low tHrdy                      (tclkoL or tclkoH or
                                                                                tclkiL or tclkiH) -
t10 Output data setup time                              tSdatao                       Tipg5
                                                                               tclkoL or tclkoH or
t11 Output data hold time                               tHdatao                   tclkiL or tclkiH
                                                                                   Tipg + 0.5
t12 Input data setup time                                             tSdatai            5

t13 Input data hold time                                tHdatai

Note:

1 The output SCLK transition time is tested with 25 pF drive.

2 Tsclk = CSPI clock period
3 Twait = Wait time as per the Sample Period Control Register value.
4 Tper = CSPI reference baud rate clock period (PERCLK2)
5 Tipg = CSPI main clock IPG_CLOCK period

                               i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                              55
Electrical Characteristics

4.3.1 Direct Memory Access Controller (DMAC)

After assertion of External DMA Request the DMA burst will start when the corresponding DMA channel
becomes the current highest priority channel. The External DMA Request should be kept asserted until it
is serviced by the DMAC. One External request will initiate at least one DMA burst.

The output External Grant signal from the DMAC is an active-low signal. This signal will be asserted
during the time when a DMA burst is ongoing for an External DMA Request, when the following
conditions are true:

    The DMA channel for which the DMA burst is ongoing has requested source as external DMA
         Request (as per RSSR settings).

    REN and CEN bit of this channel are set.
    External DMA Request is asserted.
Once the grant is asserted the External DMA Request will not be sampled until completion of the DMA
burst. The priority of the external request will become low, for the next consecutive burst, if another DMA
request signal is asserted.
The waveforms are shown for the worst case--that is, smallest burst (1 byte read/write). Minimum and
maximum timings for the External request and External grant signal are present in the data sheet.

Figure 15 shows the minimum time for which the External Grant signal remains asserted if External DMA
request is de-asserted immediately after sensing grant signal active.

                    Ext_DMAReq

                  Ext_DMAGrant

                                                                                                        tmin_assert
                                        Figure 15. Assertion of DMA External Grant Signal

Figure 16 shows the safe maximum time for which External DMA request can be kept asserted, after
sensing grant signal active such that a new burst is not initiated.

           Ext_DMAReq

    Ext_DMAGrant

                     tmax_req_assert

    Data read from   tmax_read
    External device

    Data written to                                           tmax_write
    External device

    NOTE: Assuming worst case that the data is read/written from/to external device as per the above waveform.
           Figure 16. Timing Diagram of Safe Maximums for External Request De-Assertion

                     i.MX27 and i.MX27L Data Sheet, Rev. 1.7

56                                                            Freescale Semiconductor
                                                                              Electrical Characteristics

                         Table 24. DMAC Timing Parameters

                                                   3.0 V                      1.8 V

Parameter                Description                                                                 Unit

                                              WCS         BCS            WCS         BCS

Tmin_assert  Minimum assertion time of External Grant signal 8hclk+8.6 8hclk+2.74 8hclk+7.17 8hclk+3.25 ns

Tmax_req_assert Maximum External Request assertion time after 9hclk20.66 9hclk6.7 9hclk17.96 9hclk8.16 ns
                     assertion of Grant signal

Tmax_read    Maximum External Request assertion time after 8hclk6.21 8hclk0.77 8hclk5.84 8hclk0.66 ns
             first read completion

Tmax_write   Maximum External Request assertion time after 3hclk5.87 3hclk8.83 3hclk15.9 3hclkv91.2 ns
             first write completion

4.3.2 Fast Ethernet Controller (FEC)

This section describes the AC timing specifications of the FEC. The MII signals are compatible with
transceivers operating at a voltage of 3.3 V.

4.3.2.1 MII Receive Signal Timing (FEC_RXD[3:0], FEC_RX_DV, FEC_RX_ER,
               and FEC_RX_CLK)

The receiver functions correctly up to a FEC_RX_CLK maximum frequency of 25 MHz + 1%. There is
no minimum frequency requirement. In addition, the FEC IPG clock frequency must exceed twice the
FEC_RX_CLK frequency.

Figure 17 shows the MII receive signal timings, and Table 25 lists the timing parameters.

                                                                                  M3

FEC_RX_CLK (input)

                                                           M4

FEC_RXD[3:0] (inputs)
             FEC_RX_DV
             FEC_RX_ER

                         M1               M2

                         Figure 17. MII Receive Signal Timing Diagram

                         Table 25. MII Receive Signal Timing Parameters

      ID                 Parameter1                               Min Max                Unit
M1                                                                                        ns
M2           FEC_RXD[3:0], FEC_RX_DV, FEC_RX_ER to FEC_RX_CLK setup 5     --              ns
M3                                                                        --  FEC_RX_CLK period
             FEC_RX_CLK to FEC_RXD[3:0], FEC_RX_DV, FEC_RX_ER hold 5     65%

             FEC_RX_CLK pulse width high                   35%

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                              57
Electrical Characteristics

                            Table 25. MII Receive Signal Timing Parameters (continued)

    ID                              Parameter1                               Min Max          Unit

M4      FEC_RX_CLK pulse width low                               35% 65% FEC_RX_CLK period

Note:
1 FEC_RX_DV, FEC_RX_CLK, and FEC_RXD0 have the same timing in 10 Mbps 7-wire interface mode.

4.3.2.2 MII Transmit Signal Timing (FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER,
               and FEC_TX_CLK)

The transmitter functions correctly up to a FEC_TX_CLK maximum frequency of 25 MHz + 1%. There
is no minimum frequency requirement. In addition, the FEC IPG clock frequency must exceed twice the
FEC_TX_CLK frequency.

Figure 18 shows the MII transmit signal timings, and Table 26 lists the timing parameters.

                                                                                 M7

        FEC_TX_CLK (input)

                                               M5                M8

    FEC_TXD[3:0] (outputs)
                  FEC_TX_EN
                  FEC_TX_ER

                                                         M6
                             Figure 18. MII Transmit Signal Timing Diagram

                             Table 26. MII Transmit Signal Timing Parameters

    ID                             Parameter1                                Min Max          Unit

    M5 FEC_TX_CLK to FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER invalid              5  --            ns

    M6 FEC_TX_CLK to FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER valid                -- 20            ns

    M7 FEC_TX_CLK pulse width high                                           35% 65% FEC_TX_CLK period

    M8 FEC_TX_CLK pulse width low                                            35% 65% FEC_TX_CLK period

Note:
1 FEC_TX_EN, FEC_TX_CLK, and FEC_TXD0 have the same timing in 10 Mbps 7-wire interface mode.

                                    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

58                                                                                      Freescale Semiconductor
                                                                                                                                                           Electrical Characteristics

4.3.2.3 MII Asynchronous Inputs Signal Timing (FEC_CRS and FEC_COL)
Figure 19 shows the MII asynchronous input timings, and Table 27 lists the timing parameters.

         FEC_CRS, FEC_COL
                                                                                     M9

                         Figure 19. MII Asynchronous Inputs Signal Timing Diagram

                         Table 27. MII Asynchronous Inputs Signal Timing Parameter

     ID                  Parameter                               Min       Max                             Unit

M91      FEC_CRS to FEC_COL minimum pulse width                       1.5  --                              FEC_TX_CLK period

Note:
1 FEC_COL has the same timing in 10 Mbit 7-wire interface mode.

4.3.2.4 MII Serial Management Channel Timing (FEC_MDIO and FEC_MDC)

The FEC functions correctly with a maximum MDC frequency of 2.5 MHz. The MDC frequency should
be equal to or less than 2.5 MHz to be compliant with IEEE 802.3 MII specification. However the FEC
can function correctly with a maximum MDC frequency of 15 MHz.

Figure 20 shows the MII serial management channel timings, and Table 28 lists the timing parameters.

                                                                               M14

                                                                                                             M15
            FEC_MDC (output)

                                                                 M10

         FEC_MDIO (output)
                                                                                                      M11

          FEC_MDIO (input)
                                                           M12 M13

                                 Figure 20. MII Serial Management Channel Timing Diagram

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                                       59
Electrical Characteristics

                            Table 28. MII Serial Management Channel Timing Parameters

ID                                               Parameter                        Min Max           Unit

M10 FEC_MDC falling edge to FEC_MDIO output invalid (minimum propagation delay)   0--               ns
M11 FEC_MDC falling edge to FEC_MDIO output valid (max propagation delay)
M12 FEC_MDIO (input) to FEC_MDC rising edge setup                                 --5               ns
M13 FEC_MDIO (input) to FEC_MDC rising edge hold
M14 FEC_MDC pulse width high                                                      18 --             ns
M15 FEC_MDC pulse width low
                                                                                  0--               ns

                                                                                  40% 60% FEC_MDC period

                                                                                  40% 60% FEC_MDC period

4.3.3 Inter IC Communication (I2C)

This section describes the electrical information of the I2C module.

4.3.3.1 I2C Module Timing

The I2C communication protocol consists of seven elements: START, Data Source/Recipient, Data
Direction, Slave Acknowledge, Data, Data Acknowledge, and STOP. Figure 21 shows the timing of the
I2C module. Table 29 lists the I2C module timing parameters.

         SDA

                                 IC5
                                                        IC3 IC4

         SCL

                            IC1  IC2                                                     IC6

                                            Figure 21. I2C Bus Timing Diagram

                                 Table 29. I2C Module Timing Parameters

                                                                 1.8 V +/0.10 V  3.0 V +/0.30 V

    ID                           Parameter                                                              Unit

                                                                 Min    Max       Min         Max

    --                      SCL Clock Frequency                  0      100         0         100         kHz
                                                                                  111.1
    IC1       Hold time (repeated) START Condition               114.8  --                    --          ns
                                                                                    0
    IC2                          Data Hold Time                  0      69.7      1.76        72.3        ns
                                                                                  68.3
    IC3                          Data Setup Time                 3.1    --        335.1       --          ns
                                                                                  111.1
    IC4       HIGH period of the SCL clock                       69.7   --                    --          ns

    IC5       LOW period of the SCL clock                        336.4  --                    --          ns

    IC6       Setup Time for STOP condition                      110.5  --                    --          ns

                                 i.MX27 and i.MX27L Data Sheet, Rev. 1.7

60                                                                                       Freescale Semiconductor
                                                                                       Electrical Characteristics

4.3.4 JTAG Controller (JTAGC)

This section details the electrical characteristics for the JTAGC module. Figure 22 shows the JTAGC test
clock input timing; Figure 23 shows the JTAGC boundary scan timing; Figure 24 shows the JTAGC test
access port; Figure 25 shows the JTAGC TRST timing; and Table 30 lists the JTAGC timing parameters.

                                   J1

                               J2                                                  J2

Tck
(input)

                         J3                                                 J3

                         Figure 22. Test Clock Input Timing Diagram

TCK
(input)

Data                                                                     J5
(inputs)                                    J4

                                   Input Data Valid

  Data                       J6
(outputs)                                                Output Data Valid

   Data                           J7
(outputs)
                                   J6
   Data                                                         Output Data Valid
(outputs)
                         Figure 23. Boundary Scan Timing Diagram

                             i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                61
Electrical Characteristics                                                                       J9
                                                                  J8
                     TCK                                 Input Data Valid
                    (input)
                             J10
               TDI, TMS                                  Output Data Valid
                 (inputs)

                    TD0
                 (outputs)

       TD0                           J11
    (outputs)
                                       J10
       TD0                                                          Output Data Valid
    (outputs)
                             Figure 24. Test Access Port (TAP) Diagram

                              TCK
                             (input)

                                                          J13
                              TRST
                             (input)

                              J12
                             Figure 25. TRST Timing Diagram

                             Table 30. JTAGC Timing Parameters

                                                               All Frequencies

    ID                       Parameter                                                               Unit

                                                               Min                     Max

    J1 TCK cycle time in crystal mode                          30.08                   --            ns
    J2 TCK clock pulse width measured at VM1
    J3 TCK rise and fall times                                 15.04                   --            ns
    J4 Boundary scan input data set-up time
    J5 Boundary scan input data hold time                      --                      2.0           ns

                                                               3.5                     --            ns

                                                               16.0                    --            ns

                             i.MX27 and i.MX27L Data Sheet, Rev. 1.7

62                                                                                                   Freescale Semiconductor
                                                                                  Electrical Characteristics

                             Table 30. JTAGC Timing Parameters (continued)

                                                All Frequencies

           ID                   Parameter                                         Unit

                                                Min                         Max

           J6 TCK low to output data valid      --                          25.0  ns
           J7 TCK low to output high impedance
           J8 TMS, TDI data set-up time         --                          25.0  ns
           J9 TMS, TDI data hold time
          J10 TCK low to TDO data valid         3.5                         --    ns
          J11 TCK low to TDO high impedance
          J12 TRST assert time                  20.0                        --    ns
          J13 TRST set-up time to TCK low
        Note:                                   --                          29.0  ns
       1 Midpoint voltage
                                                --                          29.0  ns

                                                70.0                        --    ns

                                                2.5.0                       --    ns

4.3.5 Liquid Crystal Display Controller Module (LCDC)

Figure 26 and Figure 27 depict the timings of the LCDC, and Table 31 and Table 32 list the timing
parameters.

                          T5

    FLM

LP     Line 1 Line 2                            Line n Line 1

       T2

LP

                         T1                                                       T6

LSCLK

                         T3 T4

LD

                             Figure 26. LCDC Non-TFT Mode Timing Diagram

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                            63
Electrical Characteristics

                                Table 31. LCDC Non-TFT Mode Timing Parameters

    ID                               Description                         Min            Max      Unit

    T1 Pixel Clock period                                                22.5  1000              ns

    T2 LP width                                                          1              --       T1

    T3 LD setup time                                                     5              --       ns

    T4 LD hold time                                                      5              --       ns

    T5 Wait between LP and FLM rising edge                               2              --       T1

    T6 Wait between last data and LP rising edge                         1              --       T1

     Note:
    1 T is pixel clock period.

    VSYNC   Line 1 Line 2                                                Line n Line 1
    HSYNC

    HSYNC   T2                                                                               T6
        OE          T5
                                T1
    LSCLK                     T3 T4

    LD

                                Figure 27. LCDC TFT Mode Timing Diagram

                                Table 32. LCDC TFT Mode Timing Parameters

    ID                               Description                         Min    Ma               Unit
                                                                               1000
    T1                          Pixel Clock period                       22.5                     ns
                                                                                --                T1
    T2                          HSYNC width                              1      --                ns
                                                                                --                ns
    T3                          LD setup time                            5      --                T1
                                                                                --                T1
    T4                               LD hold time                        5

    T5 Delay from the end of HSYNC to the beginning of the OE pulse.     3

    T6      Delay from end of OE to the beginning of the HSYNC pulse.    1

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

64                                                                             Freescale Semiconductor
                                                                                         Electrical Characteristics

1 T is pixel clock period.

4.3.6 Memory Stick Host Controller (MSHC)

Figure 30, Figure 28, and Figure 29 show the MSHC timings. Table 33 and Table 34 list the timing
parameters.

                                                           NOTE
                                 The i.MX27L does not contain an MSHC module.

                                                                                          tSCLKc

MSHC_SCLK                   tBSsu                                    tBSh
   MSHC_BS

                            tDsu                                     tDh

MSHC_DATA
      (Output)

                                                                                    tDd
MSHC_DATA

         (Input)

                Figure 28. Transfer Operation Timing Diagram (Serial)

                            i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                           65
Electrical Characteristics

                                                       tSCLKc

    MSHC_SCLK                       tBSsu                                                      tBSh
       MSHC_BS

                                            tDsu                                               tDh

    MSHC_DATA
          (Output)

                                                  tDd

    MSHC_DATA
             (Input)

                            Figure 29. Transfer Operation Timing Diagram (Parallel)

                                                                  tSCLKc  tSCLKwl
                                                  tSCLKwh

    MSHC_SCLK

                            tSCLKr                                                     tSCLKf
                                    Figure 30. MSHC_CLK Timing Diagram

                                    Table 33. Serial Interface Timing Parameters

                                                                                               Standards

    Signal                          Parameter     Symbol                                                      Unit

                                                   tSCLKc                 Min.                 Max.
                                                  tSCLKwh
    MSHC_SCLK               Cycle                 tSCLKwl                    50                           --  ns
                            H pulse length         tSCLKr
                            L pulse length         tSCLKf                    15                           --  ns
                            Rise time
                            Fall time                                        15                           --  ns

                                                                             --                     10        ns

                                                                             --                     10        ns

                                    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

66                                                                                                            Freescale Semiconductor
                                                                                       Electrical Characteristics

                         Table 33. Serial Interface Timing Parameters (continued)

                                                                  Standards

    Signal                         Parameter   Symbol                                       Unit
MSHC_BS
MSHC_DATA                Setup time             tBSsu   Min.              Max.
                         Hold time               tBSh
                         Setup time              tDsu             5                --       ns
                         Hold time                tDh
                         Output delay time        tDd             5                --       ns

                                                                  5                --       ns

                                                                  5                --       ns

                                                                  --               15       ns

                         Table 34. Parallel Interface Timing Parameters

                                                                         Standards

    Signal                          Parameter  Symbol             Min                  Max         Unit
MSHC_SCLK
                         Cycle                  tSCLKc               25                --   ns
MSHC_BS                 H pulse length        tSCLKwh                                      ns
MSHC_DATA                L pulse length        tSCLKwl                5                --   ns
                         Rise time              tSCLKr                                      ns
                         Fall time                                    5                --   ns
                         Setup time             tSCLKf                                      ns
                         Hold time               tBSsu                --               10   ns
                         Setup time               tBSh                                      ns
                         Hold time                tDsu                --               10   ns
                         Output delay time                                                  ns
                                                  tDh                 8                --
                                                  tDd
                                                                      1                --

                                                                      8                --

                                                                      1                --

                                                                      --               15

4.3.7 NAND Flash Controller Interface (NFC)

Figure 31, Figure 32, Figure 33, and Figure 34 show the relative timing requirements among different
signals of the NFC at module level, and Table 35 lists the timing parameters. The NAND Flash Controller
(NFC) timing parameters are based on the internal NFC clock generated by the Clock Controller module,
where time T is the period of the NFC clock in ns. The relationship between the NFC clock and the external
timing parameters of the NFC is provided in Table 35.

Table 35 also provides two examples of external timing parameters with NFC clock frequencies of
22.17 MHz and 33.25 MHz. Assuming a 266 MHz FCLK (CPU clock), NFCDIV should be set to
divide-by-12 to generate a 22.17 MHz NFC clock and divide-by-8 to generate a 33.25 MHz NFC clock.
The user should compare the parameters of the selected NAND Flash memory with the NFC external
timing parameters to determine the proper NFC clock. The maximum NFC clock allowed is 66 MHz. It
should also be noted that the default NFC clock on power up is 16.63 MHz.

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                  67
Electrical Characteristics

                            NFCLE                                                         NF2
                                                      NF1                                 NF4
                                                     NF3

                            NFCE

                                                                            NF5
                            NFWE

                                   NF6                                                    NF7

                            NFALE

                                                           NF8                            NF9

    NFIO[7:0]                                                                    command

                                   Figure 31. Command Latch Cycle Timing Diagram

    NFCLE

                                   NF1

    NFCE                                                                         NF4

                                   NF3

                                                           NF5

         NFWE                      NF6
        NFALE                                                               NF7
    NFIO[7:0]
                                                           NF8                   NF9

                                                                         Address                        Address

                                                Time it takes for SW to issue the next address command

                                   Figure 32. Address Latch Cycle Timing Diagram

                                   i.MX27 and i.MX27L Data Sheet, Rev. 1.7

68                                                                                                      Freescale Semiconductor
                                                                                         Electrical Characteristics

    NFCLE

                                NF1

                                NF3
      NFCE

                                                          NF10                      NF4

                                               NF5        NF11

    NFWE

                              NF6
    NFALE

                                               NF8        NF9

    NFIO[15:0]                                          Data to Flash

                         Figure 33. Write Data Latch Timing Diagram

    NFCLE
     NFCE

                                     NF3                  NF14

                                                    NF13             NF15

    NFRE                                            NF16                 NF17
    NFRB

    NFIO[15:0]                                      Data from Flash

                               NF12

                         Figure 34. Read Data Latch Timing Diagram

                         Table 35. NFC Target Timing Parameters

                                     Relationship to NFC NFC clock 22.17 MHz NFC clock 33.25 MHz

ID  Parameter            Symbol clock period (T)                     T = 45 ns           T = 30 ns  Unit

                                          Min       Max         Min            Max  Min  Max

NF1 NFCLE Setup Time     tCLS             T         --               45        --   30   --         ns
NF2 NFCLE Hold Time
NF3 NFCE Setup Time      tCLH             T         --               45        --   30   --         ns
NF4 NFCE Hold Time
NF5 NF_WP Pulse Width    tCS              T         --               45        --   30   --         ns

                         tCH              T         --               45        --   30   --         ns

                         tWP              T         --               45        --   30   --         ns

                              i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                 69
Electrical Characteristics

                            Table 35. NFC Target Timing Parameters (continued)

                                  Relationship to NFC NFC clock 22.17 MHz NFC clock 33.25 MHz

    ID  Parameter           Symbol clock period (T)     T = 45 ns                   T = 30 ns  Unit

                                  Min   Max          Min   Max                  Min  Max

    NF6 NFALE Setup Time    tALS  T     --           45                   --    30   --        ns

    NF7 NFALE Hold Time     tALH  T     --           45                   --    30   --        ns

    NF8 Data Setup Time     tDS   T     --           45                   --    30   --        ns

    NF9 Data Hold Time      tDH   T     --           45                   --    30   --        ns

NF10 Write Cycle Time       tWC   2T    --           90                   --    60   --        ns

NF11 NFWE Hold Time         tWH   T     --           45                   --    30   --        ns

NF12 Ready to NFRE Low      tRR   4T    --           180                  --    120  --        ns

NF13 NFRE Pulse Width       tRP   1.5T  --           67.5                 --    45   --        ns

NF14 READ Cycle Time        tRC   2T    --           90                   --    60   --        ns

NF15 NFRE High Hold Time tREH     0.5T  --           22.5                 --    15   --        ns

NF16 Data Setup on READ tDSR      15    --           15                   --    15   --        ns

NF17 Data Hold on READ      tDHR  0     --           0                    --    0    --        ns

                                                 NOTE

        High is defined as 80% of signal value and low is defined as 20% of signal
        value. All timings are listed according to this NFC clock frequency
        (multiples of NFC clock period) except NF16, which is not NFC clock
        related.

        The read data is generated by the NAND Flash device and sampled with the
        internal NFC clock.

                                 i.MX27 and i.MX27L Data Sheet, Rev. 1.7

70                                                                                   Freescale Semiconductor
                                                                                                                                                           Electrical Characteristics

4.3.8 Personal Computer Memory Card International Association
            (PCMCIA)

Figure 35 and Figure 36 show the timings pertaining to the PCMCIA module, each of which is an example
of one clock of strobe setup time and one clock of strobe hold time. Table 36 lists the timing parameters.

      HCLK                   ADDR 1
   HADDR                  CONTROL 1
CONTROL
  HWDATA                             DATA write 1

HREADY                                OKAY                         OKAY             OKAY
HRESP                               ADDR 1
  A[25:0]

D[15:0]                              DATA write 1

                    WAIT             REG
                     REG
OE/WE/IORD/IOWR

CE1/CE2
  RD/WR
      POE

                                     PSST                          PSL              PSHT

                          Figure 35. Write Accesses Timing Diagram--PSHT=1, PSST=1

                          i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                   71
Electrical Characteristics

                       HCLK      ADDR 1
                    HADDR     CONTROL 1
                CONTROL
                   RWDATA                                              DATA read 1
                   HREADY
                     HRESP                          OKAY      OKAY               OKAY
                     A[25:0]                       ADDR 1
                     D[15:0]
                                                   REG
                        WAIT
                         REG
    OE/WE/IORD/IOWR
                  CE1/CE2
                     RD/WR
                         POE

                                                   PSST         PSL                    PSHT

                              Figure 36. Read Accesses Timing Diagram--PSHT=1, PSST=1         Unit
                                                                                              clock
                              Table 36. PCMCIA Write and Read Timing Parameters               clock
                                                                                              clock
       Symbol                           Parameter          Min         Max
    PSHT       PCMCIA strobe hold time
    PSST       PCMCIA strobe set up time                   0                     63
    PSL        PCMCIA strobe length
                                                           1                     63

                                                           1           128

                              i.MX27 and i.MX27L Data Sheet, Rev. 1.7

72                                                                                     Freescale Semiconductor
                                                                                                 Electrical Characteristics

4.3.9 SDRAM (DDR and SDR) Memory Controller

Figure 37, Figure 38, Figure 39, Figure 40, Figure 41, and Figure 42 depict the timings pertaining to the
ESDCTL module, which interfaces Mobile DDR or SDR SDRAM. Table 37, Table 38, Table 39, Table 40,
Table 41, and Table 42 list the timing parameters.

                                                                 SD1

SDCLK                                                                               SD2
SDCLK
                                            SD4                  SD3
      CS

                                                            SD5
             SD4
     RAS

     CAS                         SD5
                                                 SD4

             SD4                                  SD5
     WE                          SD5

          SD6
                                       SD7

    ADDR                 ROW/BA             COL/BA

                                             SD10                SD8
     DQ                                                                        SD9

                                                                           Data

                                                          SD4
     DQM

                                                                            Note: CKE is high during the read/write cycle.

                                                                  SD5

                                 Figure 37. SDRAM Read Cycle Timing Diagram

                         Table 37. DDR/SDR SDRAM Read Cycle Timing Parameters

ID                               Parameter                                          Symbol  Min  Max                        Unit

SD1       SDRAM clock high-level width                                              tCH     3.4  4.1                        ns

SD2       SDRAM clock low-level width                                               tCL     3.4  4.1                        ns

SD3       SDRAM clock cycle time                                                    tCK     7.5  --                         ns

SD4       CS, RAS, CAS, WE, DQM, CKE setup time                                     tCMS    2.0  --                         ns

SD5       CS, RAS, CAS, WE, DQM, CKE hold time                                      tCMH    1.8  --                         ns

                                 i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                                           73
Electrical Characteristics

               Table 37. DDR/SDR SDRAM Read Cycle Timing Parameters (continued)

    ID                      Parameter               Symbol           Min         Max         Unit

          SD6  Address setup time                   tAS              2.0         --          ns
          SD7  Address hold time
          SD8  SDRAM access time                    tAH              1.8         --          ns
          SD9  Data out hold time1
         SD10  Active to read/write command period  tAC              --          6.47        ns
    Note:
                                                    tOH              1.8         --          ns

                                                    tRC              10          --          clock

1 Timing parameters are relevant only to SDR SDRAM. For the specific DDR SDRAM data related timing parameters, see
   Table 41 and Table 42.

                                                        NOTE

               SDR SDRAM CLK parameters are being measured from the 50%
               point--that is, high is defined as 50% of signal value and low is defined as
               50% of signal value. SD1 + SD2 does not exceed 7.5 ns for 133 MHz.

               The timing parameters are similar to the ones used in SDRAM data
               sheets--that is, Table 37 indicates SDRAM requirements. All output signals
               are driven by the ESDCTL at the negative edge of SDCLK and the
               parameters are measured at maximum memory frequency.

                            i.MX27 and i.MX27L Data Sheet, Rev. 1.7

74                                                                        Freescale Semiconductor
SDCLK                                                                                               Electrical Characteristics
SDCLK                                                   SD1

       CS                                                               SD2
                                                          SD3

                                                                       SD4

                                                                                     SD5

      RAS                               SD11                  SD4
      CAS

             SD4                                                                SD5
                                                        SD4

         WE                      SD5                                          SD5
      ADDR                         SD7
                                                        SD12

                         SD6                  ROW / BA        COL/BA
                             BA

                                                        SD13                  SD14
                                                                    DATA
       DQ

      DQM

                         Figure 38. SDR SDRAM Write Cycle Timing Diagram

                                 Table 38. SDR SDRAM Write Timing Parameters

  ID                                  Parameter               Symbol          Min       Max  Unit
SD1    SDRAM clock high-level width
SD2    SDRAM clock low-level width                            tCH             3.4       4.1  ns
SD3    SDRAM clock cycle time
SD4    CS, RAS, CAS, WE, DQM, CKE setup time                  tCL             3.4       4.1  ns
SD5    CS, RAS, CAS, WE, DQM, CKE hold time
SD6    Address setup time                                     tCK             7.5       --   ns
SD7    Address hold time
SD11   Precharge cycle period1                                tCMS            2.0       --   ns
SD12   Active to read/write command delay1
                                                              tCMH            1.8       --   ns

                                                              tAS             2.0       --   ns

                                                              tAH             1.8       --   ns

                                                              tRP                    1  4    clock

                                                              tRCD                   1  8    clock

                                 i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                             75
Electrical Characteristics

                            Table 38. SDR SDRAM Write Timing Parameters (continued)

           ID                        Parameter                Symbol                  Min     Max   Unit
         SD13
         SD14       Data setup time                           tDS                     2.0       --  ns
    Note:           Data hold time
                                                              tDH                     1.3       --  ns

1 SD11 and SD12 are determined by SDRAM controller register settings.

                                                         NOTE
               SDR SDRAM CLK parameters are being measured from the 50%
               point--that is, high is defined as 50% of signal value and low is defined as
               50% of signal value.

               The timing parameters are similar to the ones used in SDRAM data
               sheets--that is, Table 38 indicates SDRAM requirements. All output signals
               are driven by the ESDCTL at the negative edge of SDCLK and the
               parameters are measured at maximum memory frequency.

        SDCLK                                         SD1
        SDCLK
                                                                      SD2
        CS                                               SD3

    RAS                              SD11
    CAS
     WE                                         SD10                            SD10

               SD6          SD7

    ADDR            BA           Figure 39. SDRAM Refresh Timing Diagram              ROW/BA

                                     Table 39. SDRAM Refresh Timing Parameters

    ID                               Parameter        Symbol                    Min        Max      Unit
                                                        tCH
    SD1 SDRAM clock high-level width                     tCL                    3.4        4.1      ns
    SD2 SDRAM clock low-level width
                                                                                3.4        4.1      ns

                                     i.MX27 and i.MX27L Data Sheet, Rev. 1.7

76                                                                                         Freescale Semiconductor
                                                                                Electrical Characteristics

                         Table 39. SDRAM Refresh Timing Parameters (continued)

       ID                           Parameter  Symbol                  Min      Max      Unit
     SD3                                         tCK                                      ns
     SD6   SDRAM clock cycle time                 tAS                  7.5      --        ns
     SD7   Address setup time                    tAH                                      ns
    SD10   Address hold time                     tRP                   1.8      --       clock
    SD11   Precharge cycle period1               tRC                                     clock
Note:      Auto precharge command period1                              1.8      --

                                                                       1        4

                                                                       2        20

1 SD10 and SD11 are determined by SDRAM controller register settings.

                                                    NOTE

           SDR SDRAM CLK parameters are being measured from the 50%
           point--that is, high is defined as 50% of signal value and low is defined as
           50% of signal value.

           The timing parameters are similar to the ones used in SDRAM data
           sheets--that is, Table 39 indicates SDRAM requirements. All output signals
           are driven by the ESDCTL at the negative edge of SDCLK and the
           parameters are measured at maximum memory frequency.

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                         77
Electrical Characteristics

            SDCLK
                  CS

               RAS
              CAS
                WE

    ADDR                    BA

    CKE                         SD16                 SD16

          Don't care

                     Figure 40. SDRAM Self-Refresh Cycle Timing Diagram

                                                   NOTE

          The clock continues to run unless both CKEs are low. Then the clock is
          stopped in low state.

                                Table 40. SDRAM Self-Refresh Cycle Timing Parameters

      ID                          Parameter  Symbol                      Min          Max  Unit
    SD16  CKE output delay time               tCKS
                                                                         1.8          --   ns

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

78                                                                                    Freescale Semiconductor
                                                                                               Electrical Characteristics

          SDCLK                                                               SD19 SD20
          SDCLK
                         SD17             SD18  SD17                  SD18
    DQS (output)               Data Data        Data                    Data
      DQ (output)                                               Data          Data  Data       Data

    DQM (output)               DM  DM           DM              DM    DM      DM    DM         DM

                         SD17                   SD17

                                   SD18                               SD18

                         Figure 41. Mobile DDR SDRAM Write Cycle Timing Diagram

                         Table 41. Mobile DDR SDRAM Write Cycle Timing Parameters1

ID                             Parameter                                      Symbol Min Max Unit

SD17 DQ and DQM setup time to DQS                                            tDS   0.95 -- ns
SD18 DQ and DQM hold time to DQS
SD19 Write cycle DQS falling edge to SDCLK output delay time.                tDH   0.95 -- ns
SD20 Write cycle DQS falling edge to SDCLK output hold time.
Note:                                                                         tDSS 1.8 -- ns

                                                                              tDSH 1.8 -- ns

1 Test condition: Measured using delay line 5 programmed as follows: ESDCDLY5[15:0] = 0x0703.

                                             NOTE

    SDRAM CLK and DQS related parameters are being measured from the
    50% point--that is, high is defined as 50% of signal value and low is defined
    as 50% of signal value.

    The timing parameters are similar to the ones used in SDRAM data
    sheets--that is, Table 41 indicates SDRAM requirements. All output signals
    are driven by the ESDCTL at the negative edge of SDCLK and the
    parameters are measured at maximum memory frequency.

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                              79
Electrical Characteristics

        SDCLK
        SDCLK

                            SD23

        DQS (input)                    SD21   SD22    Data       Data  Data               Data  Data  Data
         DQ (input)                     Data    Data

        Figure 42. Mobile DDR SDRAM DQ versus DQS and SDCLK Read Cycle Timing Diagram

                            Table 42. Mobile DDR SDRAM Read Cycle Timing Parameters

    ID                                   Parameter                                              Symbol Min Max Unit
                                                                                                tDQSQ -- 0.85 ns
SD21 DQSDQ Skew (defines the Data valid window in read cycles related to DQS).
SD22 DQS DQ HOLD time from DQS                                                                     tQH 2.3 -- ns
SD23 DQS output access time from SDCLK posedge                                                  tDQSCK -- 6.7 ns

                                                              NOTE

                     SDRAM CLK and DQS related parameters are being measured from the
                     50% point--that is, high is defined as 50% of signal value and low is defined
                     as 50% of signal value.

                     The timing parameters are similar to the ones used in SDRAM data
                     sheets--that is, Table 42 indicates SDRAM requirements. All output signals
                     are driven by the ESDCTL at the negative edge of SDCLK and the
                     parameters are measured at maximum memory frequency.

4.3.9.1 SDHC Electrical DC Characteristics
Table 43 lists the SDHC electrical DC characteristics.

                                            Table 43. SDHC Electrical DC Characteristics

        ID                  Parameter         Min           Max        Unit               Comments
                                                                                                --
        General                               0.3    VDD + 0.3        V                        --
         SD10 Peak Voltage on All Lines       10                                               --
                                                            10         A
        All Inputs
         SD11 Input Leakage Current           10           10         A

        All Outputs
         SD12 Output Leakage Current

        Power Supply

                                       i.MX27 and i.MX27L Data Sheet, Rev. 1.7

80                                                                                              Freescale Semiconductor
                                                                             Electrical Characteristics

                         Table 43. SDHC Electrical DC Characteristics

ID                       Parameter      Min         Max        Unit          Comments

SD13 Supply Voltage (low voltage)       1.65        1.95       V 1.95 ~2.7 V is not supported.

SD14 Supply Voltage (high voltage)      2.7         3.6        V

SD15 Power Up Time                      --          250        ms                          --
                                                                                           --
SD16 Supply Current                     100         --         mA
                                                                                     Internal PU
Bus Signal Line Load                                                           For MMC cards only

SD17 Pull-up Resistance                 10          100        k                           --
                                                                                    IOH=-100 mA
SD18 Open Drain Resistance              NA          NA         k
                                                                                      IOL= 2 mA
Open Drain Signal Level
                                                                             IOH=-100 mA @VDD min
SD19 Output High Voltage                VDD 0.2   --         V             IOL=100 mA @VDD min
SD20 Output Low Voltage
                                        --          0.3        V                           --
                                                                                           --
Push-Pull Signal Levels (High Voltage)
                                                                             IOH=-100 mA @VDD min
SD21 Output HIGH Voltage                0.75 x VDD  --         V             IOL=100 mA @VDD min

SD22 Output LOW Voltage                 --          0.125 x VDD V                          --
                                                                                           --
SD23 Input HIGH Voltage                 0.625 x VDD VDD + 0.3  V

SD24 Input LOW Voltage                  VSS 0.3 0.25 x VDD   V

Push-Pull Signal Levels (Low Voltage)

SD25 Output HIGH Voltage                VDD 0.2   --         V
SD26 Output LOW Voltage
                                        --          0.2        V

SD27 Input HIGH Voltage                 0.7 x VDD VDD + 0.3    V
SD28 Input LOW Voltage
                                        VSS 0.3 0.3 x VDD    V

                                    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                            81
Electrical Characteristics

4.3.10 Smart Liquid Crystal Display Controller (SLCDC)

Figure 43 and Figure 44 show the timings of the SLCDC, and Table 44 and Table 45 list the timing
parameters.

                                            tcss                                                          tcsh
                          LCD_CS                       tcyc
    LCD_CLK (LCD_DATA[6])
                                                                        tcl      tch
        SDATA (LCD_DATA[7])
                                                             tds                 tdh                               trsh
                                  RS                                                                            LSB
                                                  MSB
                                                                                      trss

                                                          RS=0 => command data, RS=1=> display data

                                  This diagram illustrates the timing when the SCKPOL = 1, CSPOL = 0

                                          tcss                                                            tcsh
                          LCD_CS                       tcyc
    LCD_CLK (LCD_DATA[6])
                                                                        tcl      tch
        SDATA (LCD_DATA[7])
                                                             tds                 tdh                               trsh
                                  RS                                                                            LSB
                                                  MSB

                                                                  trss

                                                       RS=0 => command data, RS=1=> display data

                                  This diagram illustrates the timing when the SCKPOL = 0, CSPOL = 0

                                  tcss                                                tcsh

                          LCD_CS                       tcyc
    LCD_CLK (LCD_DATA[6])
                                                                        tcl      tch

                                                             tds                 tdh                               trsh
                                                                                                                LSB
    SDATA (LCD_DATA[7])                           MSB
                              RS
                                                                                    trss
                                                       RS=0 => command data, RS=1=> display data

                                                  This diagram illustrates the timing when the SCKPOL = 1, CSPOL = 1

                                  tcss                                                tcsh

                          LCD_CS                       tcyc
    LCD_CLK (LCD_DATA[6])
                                                                        tcl      tch

                                                             tds                 tdh                               trsh
                                                                                                                LSB
    SDATA (LCD_DATA[7])                           MSB
                              RS
                                                                  trss

                                                       RS=0 => command data, RS=1=> display data

                                                  This diagram illustrates the timing when the SCKPOL = 0, CSPOL = 1

    Figure 43. SLCDC Timing Diagram--Serial Transfers to LCD Device

                                        i.MX27 and i.MX27L Data Sheet, Rev. 1.7

82                                                                                                              Freescale Semiconductor
                                                                                                Electrical Characteristics

                         Table 44. SLCDC Serial Interface Timing Parameters

Symbol                   Parameter                              Min               Typical Max Units

tcss Chip select setup time                       (tcyc / 2) () tprop                 --   --  ns
                                                  (tcyc / 2) () tprop
tcsh Chip select hold time                        39 () tprop                         --   --  ns

tcyc Serial clock cycle time                      18 () tprop                         --   2641 ns
                                                  18 () tprop
tcl                      Serial clock low pulse   (tcyc / 2) () tprop                 --   --  ns
                                                  (tcyc / 2) () tprop
tch                      Serial clock high pulse  (15 * tcyc / 2) () tprop            --   --  ns
                                                  (tcyc / 2) () tprop
tds                      Data setup time                                               --   --  ns

tdh                      Data hold time                                                --   --  ns

trss Register select setup time                                                        --   --  ns

trsh Register select hold time                                                         --   --  ns

        LCD_CLK                                   trss trsh
          LCD_RS                                                   tcyc
          LCD_CS
                                                    tds                  display data
LCD_DATA[15:0]                                                  tdh

                                                  command data

                                          This diagram illustrates the timing when CSPOL=0

     LCD_CLK

        LCD_RS                                    trss trsh
        LCD_CS                                                     tcyc

                                                  tds  tdh

LCD_DATA[15:0]                                    command data           display data

                                       This diagram illustrates the timing when CSPOL=1

     Figure 44. SLCDC Timing Diagram--Parallel Transfers to LCD Device

                         Table 45. SLCDC Parallel Interface Timing Parameters

Symbol                   Parameter                              Min               Typical Max Units

tcyc Parallel clock cycle time                    78 () tprop                         --   4923 --
                                                  (tcyc / 2) () tprop
tds                      Data setup time          (tcyc / 2) () tprop                 --   --  --

tdh                      Data hold time                                                --   --  --

                                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                              83
Electrical Characteristics

                            Table 45. SLCDC Parallel Interface Timing Parameters (continued)

    Symbol                  Parameter                     Min                Typical Max Units
                                            (tcyc / 2) () tprop
    trss Register select setup time         (tcyc / 2) () tprop             --   --          --
    trsh Register select hold time
                                                                             --   --          --

4.3.11 Synchronous Serial Interface (SSI)

This section describes the electrical information of SSI.

4.3.11.1 SSI Transmitter Timing with Internal Clock

Figure 45 and Figure 46 show the SSI transmitter timing with internal clock, and Table 46 lists the timing
parameters.

                                       SS1         SS5                       SS3

                            SS2                    SS4

        AD1_TXC                             SS8
          (Output)
                            SS6             SS10                  SS14                          SS12
                                             SS16                      SS17
    AD1_TXFS (bl)                                                            SS15
     (Output)                                                                           SS18

    AD1_TXFS (wl)                              SS43                               SS19
      (Output)                              SS42

        AD1_TXD
         (Output)

      AD1_RXD
         (Input)

    Note: SRXD Input in Synchronous mode only
                  Figure 45. SSI Transmitter with Internal Clock Timing Diagram

                                 i.MX27 and i.MX27L Data Sheet, Rev. 1.7

84                                                                                      Freescale Semiconductor
                                                                                    Electrical Characteristics

                                SS1                 SS5                  SS3

                         SS2                        SS4

   DAM1_T_CLK                                  SS8       SS14                                SS12
      (Output)                             SS10                SS17
                           SS6                                           SS15
                                            SS16                                     SS18
DAM1_T_FS (bl)
     (Output)                                  SS43                           SS19
                                           SS42
DAM1_T_FS (wl)
    (Output)

     DAM1_TXD
      (Output)

   DAM1_RXD
     (Input)

Note: SRXD Input in Synchronous mode only
             Figure 46. SSI Transmitter with Internal Clock Timing Diagram

    Table 46. SSI Transmitter with Internal Clock Timing Parameters

ID                              Parameter                Min             Max        Unit

Internal Clock Operation                                 81.4            --         ns
  SS1 (Tx/Rx) CK clock period                            36.0
  SS2 (Tx/Rx) CK clock high period                        --             --         ns
  SS3 (Tx/Rx) CK clock rise time                         36.0
  SS4 (Tx/Rx) CK clock low period                         --                  6     ns
  SS5 (Tx/Rx) CK clock fall time                          --
  SS6 (Tx) CK high to FS (bl) high                        --             --         ns
  SS8 (Tx) CK high to FS (bl) low                         --
SS10 (Tx) CK high to FS (wl) high                        --                  6     ns
SS12 (Tx) CK high to FS (wl) low                         --
SS14 (Tx/Rx) Internal FS rise time                       --             15.0       ns
SS15 (Tx/Rx) Internal FS fall time                       --
SS16 (Tx) CK high to STXD valid from high impedance      --             15.0       ns
SS17 (Tx) CK high to STXD high/low                       --
SS18 (Tx) CK high to STXD high impedance                 --             15.0       ns
SS19 STXD rise/fall time
                                                                         15.0       ns

                                                                              6     ns

                                                                              6     ns

                                                                         15.0       ns

                                                                         15.0       ns

                                                                         15.0       ns

                                                                              6     ns

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                            85
Electrical Characteristics

        Table 46. SSI Transmitter with Internal Clock Timing Parameters (continued)

    ID                           Parameter               Min              Max      Unit

    Synchronous Internal Clock Operation                 10.0                  --  ns
     SS42 SRXD setup before (Tx) CK falling
     SS43 SRXD hold after (Tx) CK falling                0                     --  ns
     SS52 Loading
                                                         --                    25  pF

    All the timings for the SSI are given for a non-inverted serial clock polarity (TSCKP/RSCKP = 0)
        and a non-inverted frame sync (TFSI/RFSI = 0). If the polarity of the clock and/or the frame sync
        have been inverted, all the timing remains valid by inverting the clock signal STCK/SRCK and/or
        the frame sync STFS/SRFS shown in the tables and in the figures.

    All timings are on AUDMUX pads when SSI is being used for data transfer.

    "Tx" and "Rx" refer to the Transmit and Receive sections of the SSI.

    For internal Frame Sync operation using external clock, the FS timing will be same as that of Tx
        Data (for example, during AC97 mode of operation).

4.3.11.2 SSI Receiver Timing with Internal Clock

Figure 47 and Figure 48 show the SSI receiver timing with internal clock, and Table 47 lists the timing
parameters.

                                 SS1

                                             SS5                          SS3

                            SS2              SS4

         AD1_TXC                                SS9                                SS13
          (Output)                          SS11

                           SS7                     SS20
     AD1_TXFS (bl)
                                 SS47        SS51        SS21
       (Output)                               SS50                   SS49

    AD1_TXFS (wl)
      (Output)

        AD1_RXD
          (Input)

                        SS48

        AD1_RXC
        (Output)

              Figure 47. SSI Receiver with Internal Clock Timing Diagram

                                 i.MX27 and i.MX27L Data Sheet, Rev. 1.7

86                                                                                 Freescale Semiconductor
                                                                                       Electrical Characteristics

                               SS1                                      SS3

                                          SS5

                         SS2                     SS4

  DAM1_T_CLK                   SS7 SS9                                                 SS13
      (Output)                       SS11
                                           SS20
DAM1_T_FS (bl)
    (Output)                                                 SS21

DAM1_T_FS (wl)
    (Output)

   DAM1_RXD
    (Input)

                               SS47       SS51
                                           SS50
                         SS48                                           SS49

DAM1_R_CLK
   (Output)

                         Figure 48. SSI Receiver with Internal Clock Timing Diagram

                         Table 47. SSI Receiver with Internal Clock Timing Parameters

ID                             Parameter                 Min            Max            Unit

                               Internal Clock Operation

SS1 (Tx/Rx) CK clock period                              81.4           --             ns

SS2 (Tx/Rx) CK clock high period                         36.0           --             ns

SS3 (Tx/Rx) CK clock rise time                           --             6              ns

SS4 (Tx/Rx) CK clock low period                          36.0           --             ns

SS5 (Tx/Rx) CK clock fall time                           --             6              ns

SS7 (Rx) CK high to FS (bl) high                         --             15.0           ns

SS9 (Rx) CK high to FS (bl) low                          --             15.0           ns

SS11 (Rx) CK high to FS (wl) high                        --             15.0           ns

SS13 (Rx) CK high to FS (wl) low                         --             15.0           ns

SS20 SRXD setup time before (Rx) CK low                  10.0           --             ns

SS21 SRXD hold time after (Rx) CK low                    0              --             ns

                               Oversampling Clock Operation

SS47 Oversampling clock period                           15.04          --             ns
SS48 Oversampling clock high period                        6
                                                                        --             ns

                               i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                      87
Electrical Characteristics

    Table 47. SSI Receiver with Internal Clock Timing Parameters (continued)

    ID                                            Parameter                  Min          Max        Unit

    SS49 Oversampling clock rise time                                        --           3          ns
    SS50 Oversampling clock low period
    SS51 Oversampling clock fall time                                        6            --         ns

                                                                             --           3          ns

                                             NOTE
    All the timings for the SSI are given for a non-inverted serial clock polarity
    (TSCKP/RSCKP = 0) and a non-inverted frame sync (TFSI/RFSI = 0). If the
    polarity of the clock and/or the frame sync have been inverted, all the timing
    remains valid by inverting the clock signal STCK/SRCK and/or the frame
    sync STFS/SRFS shown in the tables and in the figures.

    All timings are on AUDMUX pads when SSI is being used for data transfer.

    "Tx" and "Rx" refer to the Transmit and Receive sections of the SSI.

    For internal Frame Sync operation using external clock, the FS timing is the
    same as that of Tx Data, for example, during the AC97 mode of operation.

4.3.11.3 SSI Transmitter Timing with External Clock

Figure 49 and Figure 50 show the SSI transmitter timing with external clock, and Table 48 lists the timing
parameters.

                                                  SS22

                            SS23                                       SS25
                                                                     SS26
                                                                                          SS24

                            AD1_TXC                          SS29
                             (Input)
                                            SS27

    AD1_TXFS (bl)                                            SS31                                            SS33
       (Input)                                                 SS37                                  SS39

    AD1_TXFS (wl)                                                                SS38
        (Input)                                                                     SS45

        AD1_TXD
         (Output)

                                                             SS44

                     AD1_RXD                                                                   SS46
                       (Input)

    Note: SRXD Input in Synchronous mode only

                            Figure 49. SSI Transmitter with External Clock Timing Diagram

                                  i.MX27 and i.MX27L Data Sheet, Rev. 1.7

88                                                                                              Freescale Semiconductor
                                                                                        Electrical Characteristics

                               SS22                 SS26
                                                     SS25
                                                                        SS24

                         SS23

   DAM1_T_CLK                                 SS29                                            SS33
        (Input)                            SS31                                         SS39
                         SS27
                                             SS37          SS38
DAM1_T_FS (bl)                                                 SS45
     (Input)

DAM1_T_FS (wl)
       (Input)

      DAM1_TXD
       (Output)

                                           SS44

    DAM1_RXD
      (Input)

Note: SRXD Input in Synchronous mode only                                   SS46

                         Figure 50. SSI Transmitter with External Clock Timing Diagram

    Table 48. SSI Transmitter with External Clock Timing Parameters

ID                             Parameter                   Min          Max             Unit

                               External Clock Operation

SS22 (Tx/Rx) CK clock period                               81.4         --              ns
SS23 (Tx/Rx) CK clock high period                          36.0
SS24 (Tx/Rx) CK clock rise time                              --         --              ns
SS25 (Tx/Rx) CK clock low period                           36.0
SS26 (Tx/Rx) CK clock fall time                              --         6.0             ns
SS27 (Tx) CK high to FS (bl) high                          10.0
SS29 (Tx) CK high to FS (bl) low                           10.0         --              ns
SS31 (Tx) CK high to FS (wl) high                          10.0
SS33 (Tx) CK high to FS (wl) low                           10.0         6.0             ns
SS37 (Tx) CK high to STXD valid from high impedance          --
SS38 (Tx) CK high to STXD high/low                           --         15.0            ns
SS39 (Tx) CK high to STXD high impedance                     --
                                                                        --              ns

                                                                        15.0            ns

                                                                        --              ns

                                                                        15.0            ns

                                                                        15.0            ns

                                                                        15.0            ns

                               Synchronous External Clock Operation

SS44 SRXD setup before (Tx) CK falling                     10.0         --              ns

SS45 SRXD hold after (Tx) CK falling                       2.0          --              ns

SS46 SRXD rise/fall time                                   --           6.0             ns

                               i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                             89
Electrical Characteristics

                                                           NOTE
                  All the timings for the SSI are given for a non-inverted serial clock polarity
                  (TSCKP/RSCKP = 0) and a non-inverted frame sync (TFSI/RFSI = 0). If the
                  polarity of the clock and/or the frame sync have been inverted, all the timing
                  remains valid by inverting the clock signal STCK/SRCK and/or the frame
                  sync STFS/SRFS shown in the tables and in the figures.

                  All timings are on AUDMUX pads when the SSI is being used for data
                  transfer.

                  "Tx" and "Rx" refer to the Transmit and Receive sections of the SSI.

                  For internal Frame Sync operation using external clock, the FS timing will
                  be same as that of Tx Data, for example, during the AC97 mode of
                  operation.

4.3.11.4 SSI Receiver Timing with External Clock

Figure 51 and Figure 52 show the SSI receiver timing with external clock, and Table 49 lists the timing
parameters.

                                SS22

                                      SS26                               SS24
                                        SS25
    SS23

         AD1_TXC                        SS30                                   SS34
           (Input)
                          SS28        SS32         SS41
                                      SS35                     SS36
    AD1_TXFS (bl)
        (Input)                              SS40

    AD1_TXFS (wl)
       (Input)

        AD1_RXD
          (Input)

    Figure 51. SSI Receiver with External Clock Timing Diagram

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

90                                                                             Freescale Semiconductor
                                                                                       Electrical Characteristics

                               SS22

                                          SS26                          SS24
                                            SS25
                         SS23

  DAM1_T_CLK                           SS30                                            SS34
       (Input)
                        SS28         SS32                     SS41 SS36
                                     SS35
DAM1_T_FS (bl)
      (Input)                               SS40

DAM1_T_FS (wl)
      (Input)

    DAM1_RXD
        (Input)

                         Figure 52. SSI Receiver with External Clock Timing Diagram

                         Table 49. SSI Receiver with External Clock Timing Parameters

ID                             Parameter                 Min            Max            Unit

                               External Clock Operation

SS22 (Tx/Rx) CK clock period                             81.4           --             ns
SS23 (Tx/Rx) CK clock high period                        36.0
SS24 (Tx/Rx) CK clock rise time                            --           --             ns
SS25 (Tx/Rx) CK clock low period                         36.0
SS26 (Tx/Rx) CK clock fall time                            --           6.0            ns
SS28 (Rx) CK high to FS (bl) high                        10.0
SS30 (Rx) CK high to FS (bl) low                         10.0           --             ns
SS32 (Rx) CK high to FS (wl) high                        10.0
SS34 (Rx) CK high to FS (wl) low                         10.0           6.0            ns
SS35 (Tx/Rx) External FS rise time                         --
SS36 (Tx/Rx) External FS fall time                         --           15.0           ns
SS40 SRXD setup time before (Rx) CK low                  10.0
SS41 SRXD hold time after (Rx) CK low                     2.0           --             ns

                                                                        15.0           ns

                                                                        --             ns

                                                                        6.0            ns

                                                                        6.0            ns

                                                                        --             ns

                                                                        --             ns

                               i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                      91
Electrical Characteristics

                                                           NOTE
                  All the timings for the SSI are given for a non-inverted serial clock polarity
                  (TSCKP/RSCKP = 0) and a non-inverted frame sync (TFSI/RFSI = 0). If the
                  polarity of the clock and/or the frame sync have been inverted, all the timing
                  remains valid by inverting the clock signal STCK/SRCK and/or the frame
                  sync STFS/SRFS shown in the tables and in the figures.

                  All timings are on AUDMUX pads when the SSI is being used for data
                  transfer.

                  "Tx" and "Rx" refer to the Transmit and Receive sections of the SSI.

                  For internal Frame Sync operation using external clock, the FS timing will
                  be same as that of Tx Data, for example, during the AC97 mode of
                  operation.

4.3.12 Wireless External Interface Module (WEIM)

All WEIM output control signals may be asserted and deasserted by internal clock related to BCLK rising
edge or falling edge according to corresponding assertion/negation control fields. Address always begins
related to BCLK falling edge but may be ended both on rising and falling edge in muxed mode according
to control register configuration. Output data begins related to BCLK rising edge except in muxed mode
where both rising and falling edge may be used according to control register configuration. Input data,
ECB and DTACK all captured according to BCLK rising edge time. Figure 53 shows the timing of the
WEIM module, and Table 50 lists the timing parameters.

    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

92                                           Freescale Semiconductor
                                                                                                        Electrical Characteristics

                                                         WEIM Outputs Timing

                                                   WE21  WE22                              WE23

BCLK (for rising edge timing)

                                                                       ...

                                                                                      ...               WE2
BCLK (for falling edge timing)                                                                          WE4
                                                                                                        WE6
                                         WE1

                         Address   WE3
                            CS[x]

                         RW        WE5

                                       WE7                                                              WE8
                          OE                                                                            WE10
                         EB[x] WE9

                                    WE11                                                                WE12
                         LBA

                                             WE13                                                       WE14
                         Output Data

                                                   WEIM Inputs Timing

BCLK (for rising edge timing)                      WE15  WE16
                      Input Data                   WE17  WE18
                            ECB                          WE20
                          DTACK

                                                   WE19

                                   Figure 53. WEIM Bus Timing Diagram

                                   Table 50. WEIM Bus Timing Parameters

                                                                                                 1.8 V

ID                                 Parameter                                                                  Unit

                                                                                           Min          Max

WE1 Clock fall to address valid                                                            0.68         2.05  ns
WE2 Clock rise/fall to address invalid
WE3 Clock rise/fall to CS[x] valid                                                         0.68         2.49  ns
WE4 Clock rise/fall to CS[x] invalid
                                                                                           0.45         2.25  ns

                                                                                           0.45         2.25  ns

                                   i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                             93
Electrical Characteristics

                            Table 50. WEIM Bus Timing Parameters (continued)

                                                                              1.8 V

    ID                               Parameter                                             Unit

                                                                     Min             Max

    WE5 Clock rise/fall to RW Valid                                  0.90            2.60  ns

    WE6 Clock rise/fall to RW Invalid                                0.90            2.60  ns

    WE7 Clock rise/fall to OE Valid                                  1.17            3.57  ns

    WE8 Clock rise/fall to OE Invalid                                1.17            3.57  ns

    WE9 Clock rise/fall to EB[x] Valid                               0.73            2.43  ns

    WE10 Clock rise/fall to EB[x] Invalid                            0.73            2.43  ns

    WE11 Clock rise/fall to LBA Valid                                1.03            2.84  ns

    WE12 Clock rise/fall to LBA Invalid                              1.03            2.84  ns

    WE13 Clock rise/fall to Output Data Valid                        1.04            4.01  ns

    WE14 Clock rise to Output Data Invalid                           1.04            4.01  ns

    WE15 Input Data Valid to Clock rise, FCE=0 (in the case there is 1/2BCLK --            ns

        ECB_B asserted during access)                                +3.6

    WE15 Input Data Valid to Clock rise, FCE=0 (in the case there is NO 6.95         --    ns

        ECB_B asserted during access)

    WE16 Cloc/k rise to Input Data Invalid, FCE=0                    2.35            --    ns

    WE17 Input Data Valid to Clock rise, FCE=1                       1.24            --    ns

    WE18 Clock rise to Input Data Invalid, FCE=1                     0.23            --    ns

    WE19 ECB setup time, FCE=0                                       7.23            --    ns

    WE20 ECB hold time, FCE=0                                        2.93            --    ns

    WE21 ECB setup time, FCE=1                                       1.08            --    ns

    WE22 ECB hold time, FCE=1                                        0               --    ns

    WE23 DTACK setup time                                            5.35            --    ns

    WE24 DTACK hold time                                             3.19            --    ns
    WE25 BCLK High Level Width1
    WE26 BCLK Low Level Width1                                       3.0             --    ns
    WE27 BCLK Cycle time1
                                                                     3.0             --    ns

                                                                     7.5             --    ns

     Note:

    1 BCLK parameters are being measured from the 50% point--that is, high is defined as 50% of signal
       value and low is defined as 50% of signal value.

                                                 NOTE

        High is defined as 80% of signal value and low is defined as 20% of signal
        value.

                            i.MX27 and i.MX27L Data Sheet, Rev. 1.7

94                                                                                   Freescale Semiconductor
                                                                                                                                                           Electrical Characteristics

                  Test conditions: pad voltage, 1.71.95 V; pad capacitance, 25 pF.
                  Recommended drive strength for all controls, address, and BCLK is Max
                  High.

Figure 54, Figure 55, Figure 34, Figure 57, Figure 58, and Figure 59 show examples of basic WEIM
accesses to external memory devices with the timing parameters mentioned in Table 50 for specific control
parameter settings.

BCLK                               WE1               WE2                             Next Address
ADDR      Last Valid Address                  V1                                       WE4
CS[x]
                                   WE3

RW                      WE11                                                         WE12
LBA
  OE                     WE7                                                          WE8
EB[y]
DATA                     WE9                                                          WE10

                                                                                                                 WE16
                                                                                         V1

                                                                                    WE15

                         Figure 54. Asynchronous Memory Timing Diagram for
                                               Read Access--WSC=1

BCLK                               WE1                       WE2                      Next Address
ADDR      Last Valid Address                     V1

  CS[x]                             WE3                       WE4
    RW
     LBA                            WE5                      WE6

                                  WE11        WE12

  OE                                     WE9  WE10
EB[y]
DATA                                                                                                                   WE14

                                                                                  V1
                                         WE13

                         Figure 55. Asynchronous Memory Timing Diagram for
                           Write Access--WSC=1, EBWA=1, EBWN=1, LBN=1

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                                      95
Electrical Characteristics

    BCLK

                                 WE1                                         WE2

    ADDR Last Valid Addr                    Address V1                            Address V2

    CS[x]                        WE3                                                                 WE4

          RW

                         WE11               WE12
          LBA
                                                                                                     WE8
                           WE7
           OE

          EB[y]                  WE9                                                                 WE10

                                      WE18                          WE18

          ECB

                                      WE17              WE17

                                            WE16                    WE16

          DATA                                       V1 V1+2                      V2          V2+2
                                                 Halfword Halfword
                                                                                  Halfword Halfword

                                      WE15                          WE15

           Figure 56. Synchronous Memory Timing Diagram for Two Non-Sequential
                                 Read Accesses: WSC=2, SYNC=1, DOL=0

    BCLK                                                                                      WE2
                                                                                              WE4
                            WE1                                                               WE6

    ADDR Last Valid Addr                                         Address V1
                                            WE12
    CS[x]        WE3

     RW          WE5
    LBA         WE11

      OE         WE9                                                                          WE10
    EB[y]

                                            WE18

    ECB                                     WE17
    DATA
                                                        WE14                      WE14

                                            V1                               V1+4 V1+8 V1+12

                            WE13                        WE13

                            Figure 57. Synchronous Memory TIming Diagram for Burst
                             Write Access--BCS=1, WSC=4, SYNC=1, DOL=0, PSR=1

                                      i.MX27 and i.MX27L Data Sheet, Rev. 1.7

96                                                                                                   Freescale Semiconductor
                                                                                    Electrical Characteristics

BCLK                     WE1

ADDR/                                                 WE2                WE14
M_DATA                                                                    WE4
        Last Valid Addr        Address V1                    Write Data    WE6

CS[x]                    WE3                          WE13

   RW                     WE5                         Write
LBA                      WE11
                                           WE12

OE                      WE9                                             WE10
EB[y]

                         Figure 58. Muxed A/D Mode Timing Diagram for Asynchronous
                                    Write Access--WSC=7, LBA=1, LBN=1, LAH=1

BCLK

                      WE1                        WE2                     WE16
ADDR/                                                                    Read Data
M_DATA Last Valid Addr         Address V1
                                                                           WE15
CS[x]                    WE3                                               WE4

RW                             WE11                                        WE8
LBA                                                                      WE10
                                           WE12
  OE
EB[y]                                      WE7

                         WE9

                         Figure 59. Muxed A/D Mode Timing Diagram for Asynchronous
                              Read Access--WSC=7, LBA=1, LBN=1, LAH=1, OEA=7

4.3.12.1 WEIM Synchronous Mode Sample Point

                               i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                             97
Electrical Characteristics

Figure 60 shows the AHB first sample point is the time marker A.

                                            A  B                         C  D

    HCLK

    HTRANS NONSEQ               SEQ

    HWRITE

    HADDR                   V1

    HREADY

    RDATA                                                         WORD1          WORD2

    BCLK                             Addr0

    ADDR Last Valid Addr
     CS0
     OEA
      LBA
      RW
       EB

    DATA_IN                          RD0       RD1                RD2       RD3

    ECB
         Figure 60. FCE=0,SYNC=1,BCD=1,WSC=4,BCS=0,CSA=0,OEA=0

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

98                                                                               Freescale Semiconductor
                                                                                                                   Electrical Characteristics

Figure 61 AHB first sample point is the time marker A                                                 B         C       D

                                                                                                   A

HCLK

HTRANS NONSEQ                SEQ

HWRITE

HADDR                    V1

HREADY

RDATA                                                                                                      WORD1           WORD2

BCLK                              Addr0

ADDR Last Valid Addr
CS0
OEA
  LBA
  RW
   EB

DATA_IN                                  RD0                                                          RD1  RD2     RD3

ECB
     Figure 61. FCE=0,SYNC=1,BCD=1,WSC=6,BCS=0,CSA=0,OEA=0

                             i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                                           99
Electrical Characteristics

Figure 62 AHB first sample point is the time marker A.

                                                                    A       B       C       D

     HCLK

     HTRANS NONSEQ         SEQ

     HWRITE

     HADDR    V1

     HREADY

     RDATA                                                                     WORD1           WOR

     BCLK                       Addr0

     ADDR Last Valid Addr
      CS0
      OEA
       LBA
       RW
        EB

     DATA_IN                                            RD0            RD1     RD2     RD3

     ECB
          Figure 62. FCE=0,SYNC=1,BCD=1,WSC=8,BCS=0,CSA=0,OEA=0

                           i.MX27 and i.MX27L Data Sheet, Rev. 1.7

100                                                                            Freescale Semiconductor
                                                                                  Electrical Characteristics

Figure 63 AHB first sample point is the time marker A, If ECB is asserted during access, the sample point
will be changed to the negative of the BCLK(just like the sample point C&D).

                                         A  B                                     C         D

HCLK

HTRANS NONSEQ                SEQ

HWRITE

HADDR                    V1

HREADY

RDATA                                                                 WORD1                    WORD2

BCLK                              Addr0

ADDR Last Valid Addr
CS0
OEA
  LBA
  RW
   EB

DATA_IN                           RD0       RD1                              RD2       RD3

                           ECB
                              Figure 63. FCE=0,SYNC=1,BCD=1,WSC=4,BCS=0,CSA=0, OEA=0

4.3.13 USBOTG Electricals

This section describes the electrical information of the USB OTG port and host ports.

                             i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                        101
Electrical Characteristics

4.3.14 Serial Interface

In order to support four serial different interfaces, the USBOTG transceiver can be configured to operate
in one of the following modes:

    DAT_SE0 bidirectional, 3-wire mode
    DAT_SE0 unidirectional, 6-wire mode
    VP_VM bidirectional, 4-wire mode
    VP_VM unidirectional, 6-wire mode

4.3.14.1 DAT_SE0 Bidirectional Mode

                                  Table 51. Signal Definitions--DAT_SE0 Bidirectional Mode

          Name   Direction                              Signal Description
     USB_TXOE_B
     USB_DAT_VP      Out    Transmit enable, active low

     USB_SE0_VM      Out    TX data when USB_TXOE_B is low
                      In    Differential RX data when USB_TXOE_B is high

                     Out    SE0 drive when USB_TXOE_B is low
                      In    SE0 RX indicator when USB_TXOE_B is high

                                                                                            USB_DAT_VP
                                                                                            USB_SE0_VM

     Figure 64. USB Transmit Waveform in DAT_SE0 Bidirectional Mode

                                                                                                              USB_TXOE_B
                                                                                                                 USB_DAT_VP
                                                                                                                USB_SE0_VM

     Figure 65. USB Receive Waveform in DAT_SE0 Bidirectional Mode

                 i.MX27 and i.MX27L Data Sheet, Rev. 1.7

102                                                                                         Freescale Semiconductor
                                                                                     Electrical Characteristics

                    Table 52. OTG Port Timing Specification in DAT_SE0 Bidirectional Mode

         Parameter       Signal Name  Direction  Min               Max   Unit                 Conditions/
                                                                                           Reference Signal
TX Rise/Fall Time
TX Rise/Fall Time        USB_DAT_VP   Out        --                5.0   ns                50 pF
TX Rise/Fall Time
TX Duty Cycle            USB_SE0_VM   Out        --                5.0   ns                50 pF
Enable Delay
                         USB_TXOE_B   Out        --                5.0   ns                50 pF
Disable Delay
RX Rise/Fall Time        USB_DAT_VP   Out        49.0              51.0  %                 --
RX Rise/Fall Time
                         USB_DAT_VP   In         --                8.0   ns                USB_TXOE_B

                         USB_SE0_VM

                         USB_DAT_VP   In         --                10.0  ns                USB_TXOE_B

                         USB_SE0_VM

                         USB_DAT_VP   In         --                3.0   ns                35 pF

                         USB_SE0_VM   In         --                3.0   ns                35 pF

4.3.14.2  DAT_SE0 Unidirectional Mode

                        Table 53. Signal Definitions--DAT_SE0 Unidirectional Mode

               Name      Direction               Signal Description
          USB_TXOE_B
          USB_DAT_VP     Out          Transmit enable, active low
          USB_SE0_VM
                         Out          TX data when USB_TXOE_B is low.
             USB_VP1
            USB_VM1      Out          SE0 drive when USB_TXOE_B is low.
            USB_RCV
                         In           Buffered data on DP when USB_TXOE_B is high.

                         In           Buffered data on DM when USB_TXOE_B is high.

                         In           Differential RX data when USB_TXOE_B is high.

                                                                                     USB_DAT_VP
                                                                                     USB_SE0_VM

                    Figure 66. USB Transmit Waveform in DAT_SE0 Unidirectional Mode

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                           103
Electrical Characteristics

                                                                                        USB_DAT_VP/
                                                                                        USB_SE0_VM

                                                                                                  VP, VM,
                                                                                                  RCV

                    Figure 67. USB Receive Waveform in DAT_SE0 Unidirectional Mode

                    Table 54. OTG Port Timing Specification in DAT_SE0 Unidirectional Mode

         Parameter          Signal Name Signal Source  Min   Max                  Unit            Condition/
                                                                                              Reference Signal
TX Rise/Fall Time
TX Rise/Fall Time           USB_DAT_VP          Out    --            5.0          ns          50 pF
TX Rise/Fall Time
TX Duty Cycle               USB_SE0_VM          Out    --            5.0          ns          50 pF
Enable Delay
                            USB_TXOE_B          Out    --            5.0          ns          50 pF
Disable Delay
RX Rise/Fall Time           USB_DAT_VP          Out    49.0  51.0                 %           --
RX Rise/Fall Time
RX Rise/Fall Time           USB_DAT_VP          In     --            8.0          ns          USB_TXOE_B

                            USB_SE0_VM

                            USB_DAT_VP          In     --    10.0                 ns          USB_TXOE_B

                            USB_SE0_VM

                            USB_VP1             In     --            3.0          ns          35 pF

                            USB_VM1             In     --            3.0          ns          35 pF

                            USB_RCV             In     --            3.0          ns          35 pF

4.3.14.3  VP_VM Bidirectional Mode

                          Table 55. Signal Definitions--VP_VM Bidirectional Mode

               Name                  Direction                            Signal Description
          USB_TXOE_B
          USB_DAT_VP                     Out          Transmit enable, active low

          USB_SE0_VM                  Out (Tx)       TX VP data when USB_TXOE_B is low
                                       In (Rx)       RX VP data when USB_TXOE_B is high
            USB_RCV
                                      Out (Tx)       TX VM data when USB_TXOE_B low
                                       In (Rx)       RX VM data when USB_TXOE_B high

                                          In          Differential RX data

                            i.MX27 and i.MX27L Data Sheet, Rev. 1.7

104                                                                                   Freescale Semiconductor
                                                                                                                     Electrical Characteristics

                                                                                                           USB_TXOE_B
                                                                                                           USB_DAT_VP
                                                                                                            USB_SE0_VM

                                                              USB_SE0_VM
Figure 68. USB Transmit Waveform in VP_VM Bidirectional Mode

                                                                                                            USB_TXOE_B
                                                                                                            USB_DAT_VP

                                                                                                            USB_SE0_VM

                                                                  USB_SE0_VM

Figure 69. USB Receive Waveform in VP_VM Bidirectional Mode

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                       105
Electrical Characteristics

                    Table 56. OTG Port Timing Specification in VP_VM Bidirectional Mode

         Parameter          Signal Name  Direction  Min               Max          Unit      Condition/
                                                                                         Reference Signal
TX Rise/Fall Time
TX Rise/Fall Time           USB_DAT_VP   Out                   --     5.0          ns    50 pF
TX Rise/Fall Time
TX Duty Cycle               USB_SE0_VM   Out                   --     5.0          ns    50 pF
TX High Overlap
TX Low Overlap              USB_TXOE_B   Out                   --     5.0          ns    50 pF

Enable Delay                USB_DAT_VP   Out        49.0              51.0         %     --

Disable Delay               USB_SE0_VM   Out        0.0               --           ns    USB_DAT_VP

RX Rise/Fall Time           USB_SE0_VM   Out                   --     0.0          ns    USB_DAT_VP
RX Rise/Fall Time
RX Skew                     USB_DAT_VP   In                    --     8.0          ns    USB_TXOE_B
RX Skew
                            USB_SE0_VM

                            USB_DAT_VP   In                    --     10.0         ns    USB_TXOE_B

                            USB_SE0_VM

                            USB_DAT_VP   In                    --     3.0          ns    35 pF

                            USB_SE0_VM   In                    --     3.0          ns    35 pF

                            USB_DAT_VP   Out        4.0              +4.0         ns    USB_SE0_VM

                            USB_RCV      Out        6.0              +2.0         ns    USB_DAT_VP

4.3.14.4  VP_VM Unidirectional Mode

                         Table 57. Signal Definitions--VP_VM Unidirectional Mode

               Name         Direction                          Signal Description
          USB_TXOE_B
          USB_DAT_VP        Out          Transmit enable, active low
          USB_SE0_VM
                            Out          TX VP data when USB_TXOE_B is low
             USB_VP1
            USB_VM1         Out          TX VM data when USB_TXOE_B is low
            USB_RCV
                            In           RX VP data when USB_TXOE_B is high

                            In           RX VM data when USB_TXOE_B is high

                            In           Differential RX data

                            i.MX27 and i.MX27L Data Sheet, Rev. 1.7

106                                                                                    Freescale Semiconductor
                                                                                                                      Electrical Characteristics

                                                                                                            USB_TXOE_B
                                                                                                             USB_DAT_VP
                                                                                                             USB_SE0_VM

                                                               USB_SE0_VM
Figure 70. USB Transmit Waveform in VP_VM Unidirectional Mode

                                                                                                             USB_TXOE_B
                                                                                                             USB_VP1

                                                                                                             USB_VM1

                                                                  UH1_RXD

Figure 71. USB Receive Waveform in VP_VM Unidirectional Mode

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                    107
Electrical Characteristics

                            Table 58. USB Timing Specification in VP_VM Unidirectional Mode

         Parameter          Signal      Direction  Min   Max              Unit                  Conditions/
                                                                                             Reference Signal
TX Rise/Fall Time
TX Rise/Fall Time           USB_DAT_VP  Out        --                5.0  ns                 50 pF
TX Rise/Fall Time
TX Duty Cycle               USB_SE0_VM  Out        --                5.0  ns                 50 pF
TX High Overlap
TX Low Overlap              USB_TXOE_B  Out        --                5.0  ns                 50 pF

Enable Delay                USB_DAT_VP  Out        49.0  51.0             %                  --

Disable Delay               USB_SE0_VM  Out        0.0               --   ns                 USB_DAT_VP

RX Rise/Fall Time           USB_SE0_VM  Out        --                0.0  ns                 USB_DAT_VP
RX Rise/Fall Time
RX Skew                     USB_DAT_VP  In         --                8.0  ns                 USB_TXOE_B
RX Skew
                            USB_SE0_VM

                            USB_DAT_VP  In         --    10.0             ns                 USB_TXOE_B

                            USB_SE0_VM

                            USB_VP1     In         --                3.0  ns                 35 pF

                            USB_VM1     In         --                3.0  ns                 35 pF

                            USB_VP1     Out        4.0  +4.0             ns                 USB_SE0_VM

                            USB_RCV     Out        6.0  +2.0             ns                 USB_DAT_VP

                            i.MX27 and i.MX27L Data Sheet, Rev. 1.7

108                                                                           Freescale Semiconductor
                                                                                                                                                Package Information and Pinout

5 Package Information and Pinout

The i.MX27/MX27L processor is available in a 17 mm 17 mm, 0.65 mm pitch, 404-pin MAPBGA
package and a 19 mm 19 mm, 0.8 mm pitch, 473-pin MAPBGA package.

5.1 Full Package Outline Drawing (17 mm 17 mm)

Figure 72 shows the package drawings and dimensions of the production package.

Figure 72. i.MX27/MX27L 17 mm 17 mm Full Package MAPBGA: Mechanical Drawing

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                        109
Package Information and Pinout

5.2 Pin Assignments (17 mm 17 mm)

Table 59 on page 111 shows the i.MX27 full 17 17 mm package MAPBGA pin assignments.

Table 60 on page 116 identifies the pin assignments for the ball grid array (BGA) for full package. The
list is sorted alphabetically by the name of the contact. The connections of these pins depend solely upon
the user application, however there are a few factory test signals that are not used in a normal application.
Following is a list of these signals and how they are to be terminated for proper operation of the
i.MX27/MX27L processor:

    CLKMODE[1:0]: To ensure proper operation, leave these signals as no connects.
    OSC26M_TEST: To ensure proper operation, leave this signal as no connect.
    EXT_60M: To ensure proper operation, connect this signal to ground.
    EXT_266M: To ensure proper operation, connect this signal to ground.
    Most of the signals shown in Table 59 are multiplexed with other signals. For ease of reference, all

         of the signals at a particular pad are shown in the form of a compound signal name. Please refer to
         Table 3 for complete information on the signal multiplexing schemes of these signals.

     i.MX27 and i.MX27L Data Sheet, Rev. 1.7

110                                           Freescale Semiconductor
                                                                                                                                                     Package Information and Pinout

                                                                20 21 22 23 24            GND            GND       USBH1_OE_B_PB27 USBH1_TXDP_UART4 USBH1_RXDP_       20 21 22 23 24

                                                                                          GND            GND                        _CTS_PB29        UART4_RXD

                                                                                CSPI1_MISO_PD30      CSPI1_SS0     CSPI2_SS1_USBH2 CSPI2_SCLK_USBH2  CSPI2_MOSI_
                                                                                                        _PD28                                        USBH2_DATA1
                                                                                 SD1_CMD_CSPI3                     _DATA3_PD2       _DATA0_PD22
                                                                                    _MOSI_PE22       CSPI1_RDY
                                                                                                        _PD25                       CSPI2_SS2_USBH2 CSPI1_SS2_USBH2
                                                                                  SD1_D0_CSPI3
                                                                                    _MISO_PE18     SD1_D2_PE20                      _DATA4_PD19      _DATA5
                                                                                   RTCK_OWIRE
                                                                                         _PE16                     CSPI1_MOSI_PD31

                                                                                UART1_CTS_PE14                     CSPI1_SS1_PD27

                                                                19                  UART3_CTS_     TMS                                               USBH1_FS_UART4   19
                                                                                          PE10                                                            _RTS_PB26
Table 59. i.MX27 Full 17 17 mm Package MAPBGA Pin Assignment  18                                 TDI                                                                18
                                                                                  UART2_TXD_KP                                                         SD1_D3_CSPI3
                                                                17                   _COL6_PE6     UART1_TXD              TRST_B                           _SS_PE21   17
                                                                                      KP_COL2          _PE12       UART1_RTS_PE15
                                                                16                                                                                      SD1_D1_PE19   16
                                                                                                   UART3_TXD
                                                                15                                      _PE8                                                   TDO    15

                                                                                                    KP_COL4                                          UART3_RTS_PE11

                                                                14              UART2_RTS_KP          KP_COL0                                        UART2_RXD_KP     14
                                                                                  _ROW7_PE4        I2C_CLK_PD18                                        _ROW6_PE7
                                                                13                                                 PWMO_PE5                                           13
                                                                                    KP_ROW5                                                              KP_COL3

                                                                12              KP_ROW1            KP_ROW3         KP_ROW2                            UART2_CTS_KP    12
                                                                                                                                                         _COL7_PE3
                                                                11              SSI3_RXDAT_SLCDC2  SSI3_CLK_                                               KP_ROW4    11

                                                                                _RS_PC29           SLCDC2CLK_PC31                                    SSI3_FS_SLCDC2
                                                                                                                                                           _D0_PC28
                                                                10              SSI2_RXDAT_GPT5    SSI2_CLK_GPT4                                                      10
                                                                                     _TIN_PC25        _TIN_PC27                                      SSI1_TXDAT_PC22

                                                                                SSI1_RXDAT         SSI1_CLK_PC23   SSI3_TXDAT_                           TOUT_PC14
                                                                                    _PC21
                                                                9                                                  SLCDC2_CS_PC30                    CSI_PIXCLK_PB16  9

                                                                8               SSI4_RXDAT         SSI4_CLK        SD2_D2_MSHC                         CSI_D2_UART6   8
                                                                                    _PC17            _PC19           _DATA2_PB6                           _CTS_PB12

                                                                                   CSI_HSYNC_      TIN_PC15                                            SD2_D1_MSHC
                                                                                UART5_RTS_PB21                                                           _DATA1_PB5
                                                                7                                                                                         LD16_PA22   7
                                                                                                                                                           REV_PA24
                                                                                CSI_D5_PB17        CSI_D7_UART5
                                                                                                     _RXD_PB19
                                                                6                                                                                                     6

                                                                                CSI_D3_UART6_      CSI_MCLK_PB15   SD2_CMD_MSHC
                                                                                    RTS_PB13                            _BS_PB8
                                                                5                                                                                                     5

                                                                4               SD2_CLK_MSHC       CSI_D1_UART6    CSI_D0_UART6                                       4
                                                                                   _SCLK_PB9         _RXD_PB11       _TXD_PB10

                                                                3               SD2_D3_MSHC        SPL_SPR_PA27                     OE_ACD_PA31                       3
                                                                                  _DATA3_PB7                                            PS_PA26

                                                                2               GND                GND               CONTRAST       HSYNC_PA28                        2
                                                                                GND                GND                   _PA30
                                                                1                                                                                                     1
                                                                                                                   SD2_D0_MSHC
                                                                                                                     _DATA0_PB4

                                                                                A                  B                                D                E
                                                                                                                                 C

                                                                                                        i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                                                                                               111
Package Information and Pinout

                                                                            20 21 22 23 24   I2C2_SCL_PC6    USBOTG_DATA6       USBOTG_DATA4           USBH2_DATA7   USBOTG_CLK    20 21 22 23 24
                                                                                            USB_PWR_PB23            _PC8               _PC12                 _PA2          _PE24

                                                                                                             USBOTG_DATA2      USBH2_CLK_PA0         USBH2_STP_PA4  USBH2_DIR_PA1
                                                                                                                    _PC10
                                                                                                                              USBH1_RCV_PB25
                                                                                                                                                     I2C2_SDA_PC5

                                                                                            CSPI2_SS0_USBH2 CSPI2_MISO_USBH2  USB_OC_B_PB24           USBH1_RXDM    USBOTG_DATA3
                                                                                                                              USBOTG_DATA5                  _PB30          _PC13
                                                                                            _DATA6_PD21      _DATA2_PD23
                                                                                                                                      _PC7           USBOTG_DATA0        RTCVDD
Table 59. i.MX27 Full 17 17 mm Package MAPBGA Pin Assignment (continued)  19              USBH1_TXDM_UART4 USBH1_SUSP_PB22        NVDD14                  _PC9                   19
                                                                                                   _TXD_PB28                                                             RTCVSS
                                                                                                                                    NVDD15               UPLLVDD
                                                                            18              CSPI1_SCLK_PD29  USBOTG_DATA1         LD15_PA21                                        18
                                                                                                                    _PC11         LD13_PA19

                                                                            17              TCK              SD1_CLK_CSPI3                                                         17
                                                                                                               _SCLK_PE23

                                                                            16              UART1_RXD_PE13                                                                         16

                                                                            15              UART3_RXD_PE9    NVDD8                                                  GND            15
                                                                                                                                                                    GND
                                                                            14              KP_COL5          NVDD9                                                  GND            14
                                                                                                                                                                    GND
                                                                            13              KP_COL1          QVDD                                                   GND            13
                                                                                                                                                                    GND
                                                                            12              I2C_DATA_PD17    QVDD                                                                  12

                                                                            11              KP_ROW0          NVDD10                                                                11

                                                                            10              SSI2_TXDAT_GPT4         NVDD11                                                         10
                                                                                                _TOUT_PC26
                                                                            9                 SSI1_FS_PC20     SSI2_FS_GPT5                                                        9
                                                                                                                _TOUT_PC24
                                                                                              SSI4_FS_PC16   SSI4_TXDAT_PC18

                                                                            8                                                                                                      8

                                                                            7               CSI_D6_UART5     CSI_VSYNC_UART5                         LD11_PA17      LD9_PA15       7
                                                                                              _TXD_PB18           _CTS_PB20                          LD5_PA11       LD1_PA7
                                                                                                                                                     LD7_PA13       LD3_PA9
                                                                                             CSI_D4_PB14            CLS_PA25

                                                                            6                                                                                                      6

                                                                                            VSYNC_PA29       LD17_PA23

                                                                            5                                                                                                      5

                                                                            4                                                                                                      4

                                                                            3                                                 LD12_PA18              LD2_PA8                       3

                                                                            2               LD10_PA16        LD6_PA12         LD4_PA10               LD0_PA6        LSCLK_PA5      2
                                                                                            LD14_PA20        LD8_PA14
                                                                            1                                                 NFRB_ETMTRACEPKT3_PF0  NFWP_B_        NFALE_ETMPIPE  1

                                                                                                                                                     ETMTRACEPKT1_PF2 STAT0_PF4

                                                                                            F                G                                       J              K
                                                                                                                                              H

                                                                                                                   i.MX27 and i.MX27L Data Sheet, Rev. 1.7

112                                                                                                                                                                 Freescale Semiconductor
                                                                            20 21 22 23 24  OSC32K_BYPASS    EXTAL32K              XTAL32K       SD3_CLK_ETMTRACE   Package Information and Pinout20 21 22 23 24
                                                                                                                                 OSC32VSS               PKT15_PD1
                                                                                            USBOTG_STP_KP            OSC32VDD   POWER_CUT                          ATA_DATA1_SD3_
                                                                                              _ROW6A_PE1     USBOTG_DATA7_PE25                       SD3_CMD_PD0         D1_PD3

                                                                                                                                                                   ATA_DATA0_SD3_
                                                                                                                                                                         D0_PD2

                                                                            19              USBH2_NXT_PA3    USBOTG_NXT_KP        USBOTG_DIR_KP  ATA_DATA2_SD3            ATA_DATA10_  19
                                                                                                   NVDD7        _COL6A_PE0          _ROW7A_PE2        _D2_PD4      ETMTRACEPKT9_PD12
                                                                                                   NVDD7
                                                                                                                    NVDD13      POWER_ON_RESET   ATA_DATA6_FEC              FUSEVSS
                                                                                                                                                    _MDIO_PD8
Table 59. i.MX27 Full 17 17 mm Package MAPBGA Pin Assignment (continued)
                                                                            18                               FPMVDD             NVDD6            NVDD6             FUSEVDD             18

                                                                            17                                                                                                         17

                                                                            16                                                                                                         16

                                                                            15              GND              UPLLVSS            GND              FPMVSS            MPLLVSS             15
                                                                                            GND                 GND             GND                GND                GND
                                                                            14              GND                 GND             GND                GND                GND              14
                                                                                            GND                 GND             GND                GND                GND
                                                                            13              GND                 GND             GND                GND                GND              13
                                                                                            GND                 GND             GND                GND                GND
                                                                            12                                                                                                         12

                                                                            11                                                                                                         11

                                                                            10                                                                                                         10

                                                                            9                                                                                                          9

                                                                            8                                                                                                          8

                                                                            7                      NVDD12    NVDD1              NVDD1            QVDD              NVDD2               7
                                                                                                                D9                 D1             A12                 A7
                                                                            6               NFCLE_ETMTRAC      D13                 D3              A9                 A5               6
                                                                                                EPKT0_PF1
                                                                            5                                                                                                          5
                                                                                            NFRE_B_ETMPIP
                                                                                                ESTAT1_PF5

                                                                            4                                                                                                          4

                                                                            3                                D11                D5                                                     3

                                                                            2               NFCE_B_ETMTRACE  D15                D7               D8                D4                  2

                                                                                            PKT2_PF3

                                                                            1               NFWE_B_ETMPIPE   D14                D12              D10               D6                  1

                                                                                            STAT2_PF6

                                                                                            L                M                  N                                  R
                                                                                                                                                                P

                                                                                                                    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                                                                                                                113
Package Information and Pinout

                                                                            20 21 22 23 24  ATA_DATA3_SD3_       ATA_DATA7_ETMTRACE  ATA_DATA9_      ATA_DATA13_         ATA_DATA15_ETM   20 21 22 23 24
                                                                                                  D3_PD5
                                                                                                                 PKT12_PD9           ETMTRACEPKT10_PD11 ETMTRACEPKT6_PD15 TRACEPKT4_PF23

                                                                                            ATA_DATA5_ETMTRACE ATA_DATA12_ETMTRACE   BOOT0                  ATA_DATA11_  BOOT1
                                                                                                                                                     ETMTRACEPKT8_PD13   BOOT3
                                                                                            PKT13_PD7            PKT7_PD14

                                                                                            ATA_DATA4_ETMTRACE ATA_DATA8_ETMTRACE

                                                                                            PKT14_PD6            PKT11_PD10

Table 59. i.MX27 Full 17 17 mm Package MAPBGA Pin Assignment (continued)  19              ATA_DATA14_ETMTRACE  IOIS16_ATA_            PC_POE_ATA   PC_BVD2_ATA         PC_PWRON_ATA     19
                                                                                                     PKT5_PD16   INTRQ_PF9           _BUFFER_EN_PF7  _DMACK_PF11            _DA2_PF16
                                                                            18                           AVSS                                                                             18
                                                                                                                    BOOT2              OSC26M_TEST     PC_VS2_ATA        PC_WAIT_B_ATA
                                                                                                      MPLLVDD                                           _DA0_PF13           _CS1_PF18
                                                                                                                     AVDD                    NVDD5
                                                                                                                                                     PC_CD1_B_ATA                OE_B
                                                                            17                                                               NVDD5     _DIOR_PF20                         17

                                                                                                                                                         EXT_60M

                                                                            16                                                       QVDD            EB0_B               LBA_B            16

                                                                            15                                                       QVDD            CS5_B_ETMTRACE       CS2_B           15
                                                                                                                                     QVDD                  CLK_PF22      SDCKE1
                                                                            14                                                       NVDD4                    CS3_B                       14
                                                                                                                                     NVDD3                  SDWE_B        DQM2
                                                                            13                                                       NVDD3                    DQM1          SD2           13
                                                                                                                                     NVDD2                      A16         A15
                                                                            12                                                       NVDD2                      SD6         SD8           12
                                                                                                                                                               SD13        SD12
                                                                            11                                                         A19                   SDQS1         SD15           11
                                                                                                                                      SD29                     SD25        SD18
                                                                            10                                                        SD28                   SDQS2          A20           10

                                                                            9                                                                                                             9

                                                                            8                                                                                                             8

                                                                            7               NVDD2                NVDD2                                                                    7
                                                                                               A1                  A25
                                                                            6                                     SD31                                                                    6
                                                                                            SDBA1
                                                                                                                                     SD26            SD23

                                                                            5                                                                                                             5

                                                                            4                                                                                                             4

                               MA10                                         3                                    A3                                                        SDQS3          3
                                 D0                                                                                                                                        SDBA0
                                 D2                                         2                                    A11                 A6                      A2                           2
                                                                                                                                                                              A0
114                                                                         1                                    A13                 A8                      A4                           1
                                                                                                                                                                         Freescale Semiconductor
                                                                                            T                    U                   V               W                   Y

                                                                                                                    i.MX27 and i.MX27L Data Sheet, Rev. 1.7
                                                                                                                                                                        Package Information and Pinout

                                                                            20 21 22 23 24  XTAL26M EXTAL26M   GND                      GND             20 21 22 23 24

                                                                                            OSC26VDD OSC26VSS  GND                      GND

                                                                                            RESET_OUT          RESET_IN_B                    POR_B
                                                                                              _B_PE17
                                                                                                                                        PC_RW_B_ATA
                                                                                                       CLKMODE1 PC_RST_ATA_              _IORDY_PF8
                                                                                                                          RESET_B_PF10

                                                                                                       CLKMODE0 PC_VS1_ATA              PC_BVD1_ATA
                                                                                                                             _DA1_PF14  _DMARQ_PF12

                                                                            19                                 PC_CD2_B_ATA PC_READY_ATA                19

Table 59. i.MX27 Full 17 17 mm Package MAPBGA Pin Assignment (continued)                                     _DIOW_PF19               _CS0_PF17

                                                                            18                                 JTAG_CTRL                EXT_266M        18

                                                                            17                         BCLK    EB1_B                    CLKO_PF15       17

                                                                            16                         CS1_B   ECB_B                    CS0_B           16

                                                                            15                                  RW_B                    CS4_B_ETMTRACE  15
                                                                                                               SDCKE0                        SYNC_PF21
                                                                            14                                                                          14
                                                                                                                                               SDCLK_B

                                                                            13                         RAS_B   CAS_B                    SDCLK           13
                                                                                                         SD0
                                                                            12                                 A10                      DQM0            12
                                                                                                         A14
                                                                            11                          SD10   SD1                      DQM3            11

                                                                            10                                 SD4                      SD3             10

                                                                                                               SD5                      SDQS0

                                                                            9                                                                           9

                                                                                                               SD9                      SD7

                                                                            8                                                                           8

                                                                                                               A17                      SD11

                                                                            7                                                                           7

                                                                                                               A18                      SD14

                                                                            6                                                                           6

                                                                                                       SD21    SD17                     SD16

                                                                            5                                                                           5

                                                                                                       A21     SD20                     SD19

                                                                            4                                                                           4

                                                                            3               SD27               A22                      SD22            3
                                                                                             A24               GND                      GND
                                                                            2               SD30       SD24    GND                      GND             2
                                                                                                        A23
                                                                            1                                                                           1

                                                                                            AA         AB      AC                       AD

                                                                                                                    i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                                                                                                                 115
Package Information and Pinout

Table 60 shows the device pin list, sorted by signal identification, including pad locations for ground and
power supply voltages.

                              Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing

                                Contact Name                  Location

                                                        A0     Y1
                                                        A1     T6
                                                       A10    AC12
                                                       A11     U2
                                                       A12     P6
                                                       A13     U1
                                                       A14    AB9
                                                       A15     Y11
                                                       A16    W11
                                                       A17    AC7
                                                       A18    AC6
                                                       A19     V8
                                                        A2     W2
                                                       A20     Y6
                                                       A21    AB4
                                                       A22    AC3
                                                       A23    AB1
                                                       A24    AA2
                                                       A25     U6
                                                        A3     U3
                                                        A4     W1
                                                        A5     R5
                                                        A6     V2
                                                        A7     R6
                                                        A8     V1
                                                        A9     P5
                                        ATA_DATA0_SD3_D0_PD2  R23
                                        ATA_DATA1_SD3_D1_PD3  R24
                                ATA_DATA10_ETMTRACEPKT9_PD12  R20
                                ATA_DATA11_ETMTRACEPKT8_PD13  W23
                                ATA_DATA12_ETMTRACEPKT7_PD14  U23

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

116                                                                      Freescale Semiconductor
                                                                  Package Information and Pinout

Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing (continued)

                         Contact Name                  Location

                         ATA_DATA13_ETMTRACEPKT6_PD15  W24
                         ATA_DATA14_ETMTRACEPKT5_PD16   T20
                         ATA_DATA15_ETMTRACEPKT4_PF23   Y24
                                                        P20
                                 ATA_DATA2_SD3_D2_PD4   T24
                                 ATA_DATA3_SD3_D3_PD5   T22
                         ATA_DATA4_ETMTRACEPKT14_PD6    T23
                         ATA_DATA5_ETMTRACEPKT13_PD7    P19
                              ATA_DATA6_FEC_MDIO_PD8    U24
                         ATA_DATA7_ETMTRACEPKT12_PD9    U22
                         ATA_DATA8_ETMTRACEPKT11_PD10   V24
                         ATA_DATA9_ETMTRACEPKT10_PD11   U18
                                                        T19
                                               AVDD    AB17
                                               AVSS     V23
                                               BCLK     Y23
                                              BOOT0     U19
                                              BOOT1     Y22
                                              BOOT2    AC13
                                              BOOT3    AB20
                                              CAS_B    AB21
                                          CLKMODE0     AD17
                                          CLKMODE1      G6
                                          CLKO_PF15     C2
                                           CLS_PA25    AD16
                                      CONTRAST_PA30    AB16
                                              CS0_B     Y15
                                              CS1_B    W14
                                              CS2_B    AD15
                                              CS3_B    W15
                            CS4_B_ETMTRACESYNC_PF21     C4
                             CS5_B_ETMTRACECLK_PF22     B4
                               CSI_D0_UART6_TXD_PB10    E6
                               CSI_D1_UART6_RXD_PB11
                               CSI_D2_UART6_CTS_PB12

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                  117
Package Information and Pinout

     Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing (continued)

                                              Contact Name   Location
                                     CSI_D3_UART6_RTS_PB13       A5
                                                                 F6
                                               CSI_D4_PB14       A6
                                               CSI_D5_PB17       F7
                                     CSI_D6_UART5_TXD_PB18       B6
                                     CSI_D7_UART5_RXD_PB19       A7
                                  CSI_HSYNC_UART5_RTS_PB21       B5
                                            CSI_MCLK_PB15        E7
                                           CSI_PIXCLK_PB16       G7
                                  CSI_VSYNC_UART5_CTS_PB20      A22
                                           CSPI1_MISO_PD30      C21
                                           CSPI1_MOSI_PD31      B21
                                            CSPI1_RDY_PD25      F18
                                           CSPI1_SCLK_PD29      B22
                                            CSPI1_SS0_PD28      C20
                                            CSPI1_SS1_PD27      E22
                                 CSPI1_SS2_USBH2_DATA5_PD26     G20
                                CSPI2_MISO_USBH2_DATA2_PD23     E23
                                CSPI2_MOSI_USBH2_DATA1_PD24     D23
                                CSPI2_SCLK_USBH2_DATA0_PD22     F20
                                 CSPI2_SS0_USBH2_DATA6_PD21     C23
                                 CSPI2_SS1_USBH2_DATA3_PD20     D22
                                 CSPI2_SS2_USBH2_DATA4_PD19      T2
                                                                 N6
                                                       D0        P1
                                                       D1        M3
                                                      D10        N1
                                                      D11        M5
                                                      D12        M1
                                                      D13        M2
                                                      D14        T1
                                                      D15        N5
                                                       D2        R2
                                                       D3
                                                       D4

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

118                                                                      Freescale Semiconductor
                                                                  Package Information and Pinout

Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing (continued)

                         Contact Name  Location
                                 D5        N3
                                 D6        R1
                                 D7        N2
                                 D8        P2
                                 D9        M6

                              DQM0       AD12
                              DQM1        W12
                              DQM2        Y13
                              DQM3       AD11
                              EB0_B       W16
                              EB1_B      AC17
                              ECB_B      AC16
                           EXT_266M      AD18
                            EXT_60M       W17
                           EXTAL26M      AB24
                           EXTAL32K       M24
                            FPMVDD        M18
                            FPMVSS        P15
                           FUSEVDD        R18
                            FUSEVSS       R19
                               GND         A1
                               GND         A2
                               GND        A23
                               GND        A24
                               GND        AC1
                               GND        AC2
                               GND       AC23
                               GND       AC24
                               GND        AD1
                               GND        AD2
                               GND       AD23
                               GND       AD24
                               GND         B1

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                  119
Package Information and Pinout

     Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing (continued)

                                Contact Name  Location
                                      GND         B2
                                      GND        B23
                                      GND        B24
                                      GND        K10
                                      GND        K11
                                      GND        K12
                                      GND        K13
                                      GND        K14
                                      GND        K15
                                      GND        L10
                                      GND        L11
                                      GND        L12
                                      GND        L13
                                      GND        L14
                                      GND        L15
                                      GND        M10
                                      GND        M11
                                      GND        M12
                                      GND        M13
                                      GND        M14
                                      GND        N10
                                      GND        N11
                                      GND        N12
                                      GND        N13
                                      GND        N14
                                      GND        N15
                                      GND        P10
                                      GND        P11
                                      GND        P12
                                      GND        P13
                                      GND        P14
                                      GND        R10
                                      GND        R11

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

120                                                                      Freescale Semiconductor
                                                                  Package Information and Pinout

Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing (continued)

                                Contact Name   Location
                                      GND         R12
                                      GND         R13
                                      GND         R14
                                                   D1
                                HSYNC_PA28        B13
                               I2C_CLK_PD18       F12
                              I2C_DATA_PD17       F24
                               I2C2_SCL_PC6       J22
                               I2C2_SDA_PC5       U20
                         IOIS16_ATA_INTRQ_PF9    AC18
                                                  B14
                                 JTAG_CTRL        F13
                                   KP_COL0        A15
                                   KP_COL1        E13
                                   KP_COL2        B15
                                   KP_COL3        F14
                                   KP_COL4        F11
                                   KP_COL5        A12
                                  KP_ROW0         C12
                                  KP_ROW1         B12
                                  KP_ROW2         E11
                                  KP_ROW3         A13
                                  KP_ROW4         Y16
                                  KP_ROW5          J2
                                     LBA_B         K6
                                   LD0_PA6         F2
                                   LD1_PA7         J7
                                  LD10_PA16        H3
                                  LD11_PA17        H5
                                  LD12_PA18        F1
                                  LD13_PA19        H6
                                  LD14_PA20        E2
                                  LD15_PA21        G5
                                  LD16_PA22
                                  LD17_PA23

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                  121
Package Information and Pinout

     Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing (continued)

                                            Contact Name  Location
                                                LD2_PA8       J3
                                                LD3_PA9       K5
                                               LD4_PA10       H2
                                               LD5_PA11       J6
                                               LD6_PA12       G2
                                               LD7_PA13       J5
                                               LD8_PA14       G1
                                               LD9_PA15       K7
                                                              K2
                                              LSCLK_PA5       T3
                                                  MA10       T18
                                                             R15
                                               MPLLVDD        K1
                                                MPLLVSS       L2
                                  NFALE_ETMPIPESTAT0_PF4      L6
                                NFCE_B_ETMTRACEPKT2_PF3       H1
                                 NFCLE_ETMTRACEPKT0_PF1       L5
                                  NFRB_ETMTRACEPKT3_PF0       L1
                                 NFRE_B_ETMPIPESTAT1_PF5      J1
                                 NFWE_B_ETMPIPESTAT2_PF6      M7
                                NFWP_B_ETMTRACEPKT1_PF2       N7
                                                             G11
                                                 NVDD1       G10
                                                 NVDD1        L7
                                                NVDD10       M19
                                                NVDD11       H18
                                                NVDD12        H7
                                                NVDD13        R7
                                                NVDD14        T7
                                                NVDD15        U7
                                                 NVDD2       V10
                                                 NVDD2        V9
                                                 NVDD2       V11
                                                 NVDD2
                                                 NVDD2
                                                 NVDD3

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

122                                                                      Freescale Semiconductor
                                                                  Package Information and Pinout

Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing (continued)

                                     Contact Name  Location
                                          NVDD3       V12
                                          NVDD4       V13
                                          NVDD5       V17
                                          NVDD5       V18
                                          NVDD6       N18
                                          NVDD6       P18
                                          NVDD7       L18
                                          NVDD7       L19
                                          NVDD8       G15
                                          NVDD9       G14
                                                       D3
                                     OE_ACD_PA31      Y17
                                           OE_B       V19
                                                     AA23
                                     OSC26M_TEST     AB23
                                       OSC26VDD       L24
                                        OSC26VSS      M23
                                                      N23
                                   OSC32K_BYPASS     AD20
                                       OSC32VDD       W20
                                        OSC32VSS      W18
                                                     AC19
                          PC_BVD1_ATA_DMARQ_PF12      V20
                          PC_BVD2_ATA_DMACK_PF11      Y19
                           PC_CD1_B_ATA_DIOR_PF20    AD19
                           PC_CD2_B_ATA_DIOW_PF19    AC21
                         PC_POE_ATA_BUFFER_EN_PF7    AD21
                           PC_PWRON_ATA_DA2_PF16     AC20
                            PC_READY_ATA_CS0_PF17     W19
                          PC_RST_ATA_RESET_B_PF10     Y18
                            PC_RW_B_ATA_IORDY_PF8    AD22
                                                      N22
                              PC_VS1_ATA_DA1_PF14     N19
                              PC_VS2_ATA_DA0_PF13
                           PC_WAIT_B_ATA_CS1_PF18

                                          POR_B
                                      POWER_CUT
                                 POWER_ON_RESET

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                  123
Package Information and Pinout

     Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing (continued)

                                           Contact Name  Location
                                               PS_PA26       D2
                                                            C13
                                             PWMO_PE5       G12
                                                 QVDD       G13
                                                 QVDD       G16
                                                 QVDD        P7
                                                 QVDD       V14
                                                 QVDD       V15
                                                 QVDD       V16
                                                 QVDD
                                                RAS_B      AB13
                                                           AC22
                                            RESET_IN_B     AA22
                                      RESET_OUT_B_PE17
                                                             E1
                                              REV_PA24      A19
                                       RTCK_OWIRE_PE16      K19
                                                            K18
                                               RTCVDD      AC15
                                               RTCVSS      AB12
                                                           AC11
                                                 RW_B       G17
                                                  SD0       A21
                                                  SD1       A20
                                SD1_CLK_CSPI3_SCLK_PE23     E17
                                SD1_CMD_CSPI3_MOSI_PE22     B20
                                 SD1_D0_CSPI3_MISO_PE18     E18
                                           SD1_D1_PE19      AB8
                                           SD1_D2_PE20      AD7
                                   SD1_D3_CSPI3_SS_PE21      Y9
                                                 SD10        W9
                                                 SD11       AD6
                                                 SD12        Y8
                                                 SD13       AD5
                                                 SD14       AC5
                                                 SD15
                                                 SD16
                                                 SD17

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

124                                                                      Freescale Semiconductor
                                                                  Package Information and Pinout

Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing (continued)

                                       Contact Name  Location
                                             SD18        Y7
                                             SD19       AD4
                                              SD2       Y12
                                                         A4
                            SD2_CLK_MSHC_SCLK_PB9        C5
                              SD2_CMD_MSHC_BS_PB8        C1
                             SD2_D0_MSHC_DATA0_PB4       E3
                             SD2_D1_MSHC_DATA1_PB5       C8
                             SD2_D2_MSHC_DATA2_PB6       A3
                             SD2_D3_MSHC_DATA3_PB7      AC4
                                                        AB5
                                             SD20       AD3
                                             SD21        W5
                                             SD22       AB2
                                             SD23        W7
                                             SD24        V5
                                             SD25       AA3
                                             SD26        V6
                                             SD27        V7
                                             SD28
                                             SD29      AD10
                                              SD3       P24
                         SD3_CLK_ETMTRACEPKT15_PD1      P23
                                      SD3_CMD_PD0       AA1
                                             SD30        U5
                                             SD31      AC10
                                              SD4       AC9
                                              SD5       W10
                                              SD6       AD8
                                              SD7       Y10
                                              SD8       AC8
                                              SD9        Y2
                                            SDBA0        T5
                                            SDBA1      AC14
                                           SDCKE0

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                  125
Package Information and Pinout

     Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing (continued)

                                             Contact Name  Location
                                                 SDCKE1       Y14
                                                  SDCLK      AD13
                                                SDCLK_B      AD14
                                                  SDQS0       AD9
                                                  SDQS1        W8
                                                  SDQS2        W6
                                                  SDQS3        Y3
                                                 SDWE_B       W13
                                                               B3
                                            SPL_SPR_PA27       B9
                                           SSI1_CLK_PC23       F9
                                            SSI1_FS_PC20       A9
                                         SSI1_RXDAT_PC21       E9
                                         SSI1_TXDAT_PC22      B10
                                   SSI2_CLK_GPT4_TIN_PC27      G9
                                   SSI2_FS_GPT5_TOUT_PC24     A10
                                 SSI2_RXDAT_GPT5_TIN_PC25     F10
                                SSI2_TXDAT_GPT4_TOUT_PC26     B11
                                 SSI3_CLK_SLCDC2_CLK_PC31     E10
                                   SSI3_FS_SLCDC2_D0_PC28     A11
                                SSI3_RXDAT_SLCDC2_RS_PC29      C9
                                SSI3_TXDAT_SLCDC2_CS_PC30      B8
                                           SSI4_CLK_PC19       F8
                                            SSI4_FS_PC16       A8
                                         SSI4_RXDAT_PC17       G8
                                         SSI4_TXDAT_PC18      F17
                                                              B18
                                                    TCK       E16
                                                    TDI        B7
                                                    TDO       B19
                                                TIN_PC15       E8
                                                    TMS       C17
                                              TOUT_PC14       A18
                                                 TRST_B
                                          UART1_CTS_PE14

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

126                                                                      Freescale Semiconductor
                                                                  Package Information and Pinout

Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing (continued)

                                       Contact Name  Location
                                    UART1_RTS_PE15      C16
                                   UART1_RXD_PE13       F16
                                    UART1_TXD_PE12      B17
                             UART2_CTS_KP_COL7_PE3      E12
                            UART2_RTS_KP_ROW7_PE4       A14
                            UART2_RXD_KP_ROW6_PE7       E14
                             UART2_TXD_KP_COL6_PE6      A16
                                    UART3_CTS_PE10      A17
                                    UART3_RTS_PE11      E15
                                    UART3_RXD_PE9       F15
                                    UART3_TXD_PE8       B16
                                                        J18
                                          UPLLVDD       M15
                                          UPLLVSS       H20
                                    USB_OC_B_PB24       F23
                                     USB_PWR_PB23       E19
                           USBH1_FS_UART4_RTS_PB26      C24
                                  USBH1_OE_B_PB27       H22
                                   USBH1_RCV_PB25       J20
                                  USBH1_RXDM_PB30       E24
                         USBH1_RXDP_UART4_RXD_PB31      G19
                                  USBH1_SUSP_PB22       F19
                         USBH1_TXDM_UART4_TXD_PB28      D24
                         USBH1_TXDP_UART4_CTS_PB29      H23
                                     USBH2_CLK_PA0      J24
                                   USBH2_DATA7_PA2      K23
                                     USBH2_DIR_PA1      L20
                                    USBH2_NXT_PA3       J23
                                     USBH2_STP_PA4      K24
                                  USBOTG_CLK_PE24       J19
                                 USBOTG_DATA0_PC9       G18
                                 USBOTG_DATA1_PC11      G23
                                 USBOTG_DATA2_PC10      K20
                                 USBOTG_DATA3_PC13

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                  127
Package Information and Pinout

     Table 60. i.MX27 BGA (17 mm 17 mm)-- Contact Name Listing (continued)

                                            Contact Name  Location
                                      USBOTG_DATA4_PC12      H24
                                       USBOTG_DATA5_PC7      H19
                                       USBOTG_DATA6_PC8      G24
                                      USBOTG_DATA7_PE25      M22
                                USBOTG_DIR_KP_ROW7A_PE2      N20
                                USBOTG_NXT_KP_COL6A_PE0      M20
                                USBOTG_STP_KP_ROW6A_PE1      L23
                                                              F5
                                             VSYNC_PA29     AA24
                                                XTAL26M      N24
                                                XTAL32K

                                i.MX27 and i.MX27L Data Sheet, Rev. 1.7

128                                                                      Freescale Semiconductor
                                                                                                                                                Package Information and Pinout

5.3 Full Package Outline Drawing (19 mm 19 mm)

Figure 73 shows the package drawings and dimensions of the production package.

Figure 73. i.MX27/MX27L 19 19 mm Full Package MAPBGA: Mechanical Drawing

                         i.MX27 and i.MX27L Data Sheet, Rev. 1.7

Freescale Semiconductor                                                     129
Package Information and Pinout

5.4 Pin Assignments (19 mm 19 mm)

Table 61 shows the i.MX27 full 19 19 mm package MAPBGA pin assignment.

Table 62 identifies the pin assignments for the ball grid array (BGA) for full package. The connections of
these pins depend solely upon the user application, however there are a few factory test signals that are
not used in a normal application. Following is a list of these signals and how they are to be terminated for
proper operation of the i.MX27/MX27L processor:

    CLKMODE[1:0]: To ensure proper operation, leave these signals as no connects.
    OSC26M_TEST: To ensure proper operation, leave this signal as no connect.
    EXT_60M: To ensure proper operation, connect this signal to ground.
    EXT_266M: To ensure proper operation, connect this signal to ground.
    Most of the signals shown in Table 62 are multiplexed with other signals. For ease of reference, all

         of the signals at a particular pad are shown in the form of a compound signal name. Refer to Table 3
         for complete information on the signal multiplexing schemes of these signals.

     i.MX27 and i.MX27L Data Sheet, Rev. 1.7

130                                           Freescale Semiconductor
                                                                                                                                                                Package Information and Pinout

                                                                   18 19 20 21 22 23     GND            GND           CSPI2_SS0_USBH2 CSPI2_MOSI_USBH2          USBH1_RCV      18 19 20 21 22 23
                                                                                                                                                                    _PB25
                                                                                                                         _DATA6_PD21           _DATA1_PD24

                                                                                         GND            GND           CSPI2_SS1_USBH2 CSPI2_SCLK_USBH2          USB_OC_B
                                                                                                                                                                   _PB24
                                                                                                                         _DATA3_PD20           _DATA0_PD22

                                                                                         CSPI1_MISO       CSPI1_SS0       CSPI1_SS1         CSPI2_SS2_USBH2     USB_PWR_
                                                                                             _PD30           _PD28            _PD27             _DATA4_PD19         PB23

                                                                                      SD1_CMD_CSPI3       CSPI1_RDY      CSPI1_MOSI         CSPI1_SS2_USBH2     CSPI2_MISO_
                                                                                         _MOSI_PE22          _PD25            _PD31
                                                                                                                                               _DATA5_PD26   USBH2_DATA2_PD23
                                                                                        SD1_D1_PE19     SD1_D2_PE20   SD1_CLK_CSPI3_
                                                                                                                          SCLK_PE23            CSPI1_SCLK
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