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HT1622

器件型号:HT1622
器件类别:接口
文件大小:167.81KB,共0页
厂商名称:HOLTEK [Holtek Semiconductor Inc]
厂商官网:http://www.holtek.com/
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器件描述

IC,LCD DISPLAY DRIVER,32-SEG,8-BP,CMOS,QFP,64PIN,

IC,液晶显示器 显示器 驱动,32-SEG,8-BP,CMOS,方型扁平式封装,64PIN,

参数

HT1622端子数量 64
HT1622最小工作温度 -25 Cel
HT1622最大工作温度 70 Cel
HT1622状态 EOL
HT1622显示模式 SEGMENT
HT1622number_of_backplanes 8-BP
HT1622分段数量 32
HT1622包装材料 PLASTIC/EPOXY
HT1622package_code QFP
HT1622package_equivalence_code QFP64(UNSPEC)
HT1622包装尺寸 FLATPACK
HT1622power_supplies__v_ 3/5
HT1622qualification_status COMMERCIAL
HT1622sub_category Other Interface ICs
HT1622最大供电电压 0.4000 mA
HT1622表面贴装 YES
HT1622工艺 CMOS
HT1622温度等级 Other
HT1622端子形式 GULL WING
HT1622端子位置 QUAD

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HT1622器件文档内容

                                                     HT1621

                   RAM Mapping 324 LCD Controller for I/O mC

Features                                              8 kinds of time base/WDT clock sources
                                                      324 LCD driver
Operating voltage : 2.4V~5.2V                      Built-in 324 bit display RAM
Built-in 256kHz RC oscillator                      3-wire serial interface
External 32.768kHz crystal or 256kHz                Internal LCD driving frequency source
                                                      Software configuration feature
    frequency source input                            Data mode and command mode
Selection of 1/2 or 1/3 bias, and selection of
                                                         instructions
    1/2 or 1/3 or 1/4 duty LCD applications          R/W address auto increment
Internal time base frequency sources                Three data accessing modes
Two selectable buzzer frequencies                   VLCD pin for adjusting LCD operating

    (2kHz/4kHz)                                          voltage
Power down command reduces power

    consumption
Built-in time base generator and WDT
Time base or WDT overflow output

General Description                                  systems. Only three or four lines are required
                                                     for the interface between the host controller
The HT1621 is a 128 pattern (324), memory           and the HT1621. The HT1621 contains a power
mapping, and multi-function LCD driver. The          down command to reduce power consumption.
S/W configuration feature of the HT1621
makes it suitable for multiple LCD applica-
tions including LCD modules and display sub-

Selection Table

HT162X HT1620 HT1621 HT1622 HT16220 HT1623 HT1625 HT1626 HT1627 HT16270

COM            4   4   8   8                         8   8   16  16  16

SEG            32  32  32  32                        48  64  48  64  64

Built-in Osc.                                               

Crystal Osc.                                                  

                                                  1                  April 21, 2000
                                                                                             HT1621

Block Diagram

               O SCO    C o n tro l                  D is p la y R A M             COM 0
                O SCI     and                                                      COM 3
                   CS                                 L C D D r iv e r /           SEG 0
                   RD   T im in g                     B ia s C ir c u it
                  WR    C ir c u it                                                S E G 31
               D ATA                                                               V LC D
                        T o n e F re q u e n c y     W a tc h d o g T im e r
                 VDD        G e n e ra to r                  and                   IR Q
                 VSS
                                                  T im e B a s e G e n e r a to r
                    BZ
                   BZ

Note: CS: Chip selection
         BZ, BZ: Tone outputs
         WR, RD, DATA: Serial interface
         COM0~COM3, SEG0~SEG31: LCD outputs
         IRQ: Time base or WDT overflow output

                                                  2                                          April 21, 2000
                                                                                                HT1621

Pin Assignment

       SEG 7    1   48        SEG 8     SEG 7 1         48 S E G 8
       SEG 6                  SEG 9     SEG 6 2         47 S E G 9
       SEG 5    2   47        S E G 10  SEG 5 3         46 S E G 10
       SEG 4                  S E G 11  SEG 4 4         45 S E G 11
       SEG 3    3   46        S E G 12  SEG 3 5         44 S E G 12
       SEG 2                  S E G 13  SEG 2 6         43 S E G 13
       SEG 1    4   45        S E G 14  SEG 1 7         42 S E G 14
       SEG 0                  S E G 15  SEG 0 8         41 S E G 15
                5   44        S E G 16                  40 S E G 16
           CS                 S E G 17      CS 9        39 S E G 17
          RD    6   43        S E G 18      R D 10      38 S E G 18
          WR                  S E G 19     W R 11       37 S E G 19
       D ATA    7   42        S E G 20  D A TA 12       36 S E G 20
         VSS                  S E G 21    V S S 13      35 S E G 21
      O SCO     8   41        S E G 22  O S C O 14      34 S E G 22
          NC                  S E G 23   O S C I 15     33 S E G 23
       O SCI    9   40        S E G 24  V LC D 16       32 S E G 24
V D D /V L C D                S E G 25    V D D 17      31 S E G 25
         IR Q   10  39        S E G 26     IR Q 1 8     30 S E G 26
           BZ                 S E G 27       B Z 19     29 S E G 27
           BZ   11  38        S E G 28       B Z 20     28 S E G 28  SEG 5    1   28            SEG 7
      COM 0                   S E G 29  C O M 0 21      27 S E G 29  SEG 3                      SEG 9
      COM 1     12  37        S E G 30  C O M 1 22      26 S E G 30  SEG 1    2   27            S E G 11
      COM 2                   S E G 31  C O M 2 23      25 S E G 31                             S E G 13
      COM 3     13  36                  C O M 3 24                       CS   3   26            S E G 15
                                                                         RD                     S E G 17
                14  35                                                  WR    4   25            S E G 19
                                                                     D ATA                      S E G 21
                15  34                                                 VSS    5   24            S E G 23
                                                                     V LC D                     S E G 25
                16  33                                                 VDD    6   23            S E G 27
                                                                        IR Q                    S E G 29
                17  32                                                   BZ   7   22            S E G 31
                                                                     COM 0                      COM 2
                18  31                                               COM 1    8   21

                19  30                                                        9   20

                20  29                                                        10  19

                21  28                                                        11  18

                22  27                                                        12  17

                23  26                                                        13  16

                24  25                                                        14  15

                  H T1621                   H T1621B                           H T1621D
                - 48 S S O P            - 4 8 S S O P /D IP                   - 2 8 S k in n y

                                                     3                                April 21, 2000
                                                                                                                        HT1621

Pad Assignment

                                                                                                              S E G 15
                                                                                                        S E G 14
                                                                                                   S E G 13
                                                                                            S E G 12
                                                                                       S E G 11
                                                                                 S E G 10

                                                                           SEG 9
                                                                      SEG 8
                                                                SEG 7
                                                           SEG 6
                                                      SEG 5
                                                SEG 4
                                          SEG 3
                                     SEG 2

                              SEG 1
                        SEG 0

                CS

                1 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33

RD 2                                                                                       32 S E G 16
WR 3                                                                                       31 S E G 17
                                                                                           30 S E G 18
D ATA 4                    (0 ,0 )                                                         29 S E G 19
                                                                                           28 S E G 20
VSS 5                                                                                      27 S E G 21
                                                                                           26 S E G 22
O SCO 6                                                                                    25 S E G 23
                                                                                           24 S E G 24
O SCI 7         11  12  13 14 15 16 17 18 19                                               23 S E G 25
V LC D 8                                                                                   22 S E G 26
                                                                                           21 S E G 27
VDD 9                                                                                     20 S E G 28

           10

                                                                                 S E G 29
                                                                            S E G 30
                                                                      S E G 31
                                                                 COM 3
                                                           COM 2
                                                      COM 1
                                                COM 0

                                       BZ

                           BZ

                IR Q

                                  Chip size: 127 129 (mil)2
* The IC substrate should be connected to VDD in the PCB layout artwork.

                        4                                                                                               April 21, 2000
Pad Coordinates                               HT1621

Pad No.     X       Y       Pad No.     X        Unit:mil

     1   -55.04  59.46          25   58.14      Y
     2   -58.52  22.18          26   58.14
     3   -58.52  15.56          27   58.14   -25.29
     4   -58.52   5.36          28   58.14   -18.66
     5   -58.52  -4.51          29   58.14   -11.94
     6   -58.52  -11.14         30   58.14   -5.31
     7   -58.52  -34.76         31   58.14
     8   -58.52  -41.90         32   58.14    1.32
     9   -58.52  -49.13         33   55.55    7.95
    10   -58.52  -59.08         34   48.92   14.58
    11   -44.07  -59.08         35   42.29   21.21
    12   -31.58  -59.08         36   35.66   59.46
    13   -20.70  -59.08         37   29.03   59.46
    14   -13.98  -59.08         38   22.40   59.46
    15   -7.05   -59.08         39   15.77   59.46
    16   -0.34   -59.08         40    9.14   59.46
    17           -59.08         41    2.42   59.46
    18    6.33   -59.08         42   -4.21   59.46
    19   12.96   -59.08         43   -10.84  59.46
    20   19.59   -58.44         44   -17.47  59.46
    21   58.14   -51.81         45   -24.10  59.46
    22   58.14   -45.18         46   -30.73  59.46
    23   58.14   -38.55         47   -38.17  59.46
    24   58.14   -31.92         48   -45.39  59.46
         58.14                               59.46
                                             59.46
                                             59.46

                         5                   April 21, 2000
                                                                         HT1621

Pad Description

Pad No. Pad Name I/O                                           Function

                       Chip selection input with pull-high resistor

                       When the CS is logic high, the data and command read from or

1       CS          I  written to the HT1621 are disabled. The serial interface circuit
                       is also reset. But if CS is at logic low level and is input to the CS

                       pad, the data and command transmission between the host con-

                       troller and the HT1621 are all enabled.

2       RD                READ clock input with pull-high resistor
                          Data in the RAM of the HT1621 are clocked out on the falling
                    I edge of the RD signal. The clocked out data will appear on the
                          DATA line. The host controller can use the next rising edge to
                          latch the clocked out data.

3       WR                 WRITE clock input with pull-high resistor
                     I Data on the DATA line are latched into the HT1621 on the ris-
4       DATA
                           ing edge of the WR signal.

                    I/O Serial data input/output with pull-high resistor

5       VSS          Negative power supply, ground

7       OSCI        I The OSCI and OSCO pads are connected to a 32.768kHz crystal
                          in order to generate a system clock. If the system clock comes
6       OSCO              from an external clock source, the external clock source should

8       VLCD        O be connected to the OSCI pad. But if an on-chip RC oscillator is
                          selected instead, the OSCI and OSCO pads can be left open.

                    I LCD power input

9       VDD          Positive power supply

10      IRQ         O Time base or WDT overflow flag, NMOS open drain output
11, 12  BZ, BZ      O 2kHz or 4kHz tone frequency output pair

13~16   COM0~COM3   O LCD common outputs
48~17   SEG0~SEG31  O LCD segment outputs

Absolute Maximum Ratings                                       Storage Temperature....................-50oC~125oC
                                                               Operating Temperature..................-25oC~75oC
Supply Voltage .................................-0.3V~5.5V
Input Voltage ....................VSS-0.3V~VDD+0.3V

Note: These are stress ratings only. Stresses exceeding the range specified under Absolute Maxi-
        mum Ratings may cause substantial damage to the device. Functional operation of this de-
        vice at other conditions beyond those listed in the specification is not implied and prolonged
        exposure to extreme conditions may affect device reliability.

                                                            6            April 21, 2000
                                                                HT1621

D.C. Characteristics                                            Ta=25C

Symbol  Parameter                Test Conditions      Min. Typ. Max. Unit

VDD     Operating Voltage   VDD  Conditions           2.4 5.2 V
IDD1    Operating Current             

                            3V No load/LCD ON          150 300 mA
                            5V On-chip RC oscillator
                                                       300 600 mA

IDD2 Operating Current      3V No load/LCD ON          60 120 mA
                            5V Crystal oscillator
                                                       120 240 mA

IDD3 Operating Current      3V No load/LCD ON          100 200 mA
                            5V External clock source
                                                       200 400 mA

ISTB Standby Current        3V No load                0.1  5  mA
                            5V Power down mode
                                                       0.3 10 mA

VIL     Input Low Voltage   3V                        0   0.6 V
                                    DATA, WR, CS, RD
                                                      0   1.0 V
                            5V

VIH Input High Voltage      3V                        2.4 3.0 V
                                    DATA, WR, CS, RD
                                                      4.0 5.0 V
                            5V

IOL1 DATA, BZ, BZ, IRQ      3V VOL=0.3V               0.5 1.2 mA
                            5V VOL=0.5V
                            3V VOH=2.7V               1.3 2.6 mA
                            5V VOH=4.5V
IOH1 DATA, BZ, BZ                                     -0.4 -0.8 mA

                                                      -0.9 -1.8 mA

IOL2    LCD Common Sink     3V VOL=0.3V               80 150 mA
IOH2    Current             5V VOL=0.5V
IOL3                        3V VOH=2.7V               150 250 mA
IOH3    LCD Common Source   5V VOH=4.5V
        Current             3V VOL=0.3V               -80 -120 mA
                            5V VOL=0.5V
        LCD Segment Sink    3V VOH=2.7V               -120 -200 mA
        Current
                                                      60 120 mA
        LCD Segment Source
        Current                                       120 200 mA

                                                      -40 -70 mA

                            5V VOH=4.5V               -70 -100 mA

RPH Pull-high Resistor      3V                        40 80 150 kW
                                    DATA, WR, CS, RD
                                                      30 60 100 kW
                            5V

                                 7                           April 21, 2000
                                                                                     HT1621

A.C. Characteristics                                                                 Ta=25C

Symbol         Parameter                          Test Conditions        Min.  Typ.  Max. Unit

                                             VDD   Conditions                  256      kHz
                                                                               256      kHz
fSYS1 System Clock                           3V On-chip RC oscillator

                                             5V                          

fSYS2 System Clock                           3V                           32.768 kHz
                                                   Crystal oscillator    32.768 kHz

                                             5V

fSYS3 System Clock                           3V   External clock source       256    kHz

                                             5V                               256    kHz

                                              On-chip RC oscillator fSYS1/1024 Hz

fLCD LCD Clock                               Crystal oscillator         fSYS2/128 Hz
tCOM LCD Common Period
                                              External clock source fSYS3/1024 Hz

                                              n: Number of COM n/fLCD s

fCLK1 Serial Data Clock (WR pin)             3V   Duty cycle 50%                   150 kHz

                                             5V                                    300 kHz

fCLK2 Serial Data Clock (RD pin)             3V                                    75 kHz
                                                   Duty cycle 50%
                                                                                   150 kHz
                                             5V

fTONE Tone Frequency                         On-chip RC oscillator 2.0 or 4.0 kHz

tCS     Serial Interface Reset Pulse          CS                             250    ns

        Width         (Figure 3)

                                                   Write mode            3.34       
                                             3V                                               ms
tCLK    WR, RD Input Pulse Width                                         6.67  
                                 (Figure 1)        Read mode                        
                                                   Write mode            1.67       
                                             5V
                                                   Read mode             3.34                ms
                                                                                    

tr, tf  Rise/Fall Time Serial Data 3V                                        120    ns

        Clock Width   (Figure 1) 5V

tsu     Setup Time for DATA to WR, 3V                                        120    ns
        RD Clock Width (Figure 2) 5V

th      Hold Time for DATA to WR, 3V                                         120    ns
        RD Clock Width (Figure 2) 5V

tsu1    Setup Time for CS to WR, RD 3V                                       100    ns

        Clock Width   (Figure 3) 5V

th1     Hold Time for CS to WR, RD 3V                                        100    ns

        Clock Width   (Figure 3) 5V

                                                   8                                 April 21, 2000
                                                                                                                 V A L ID D A T A      HT1621

                  tf                        tr                   V DD                        DB        50%                                      V DD
                      tC LK                     tC LK                                                                                           GND
W R ,R D 90%                                                                                                                                    V DD
           50%                                                                                              tsu                    th           GND
C lo c k   10%                                                   GND

                                                                                             W R ,R D            50%
                                                                                             C lo c k

                             Figure 1                                                                       Figure 2

       CS         50%                                      tC S  V DD
                       tsu1                     th 1             GND
W R ,R D
C lo c k          50%                LA S T                      V DD
                                     C lo c k                    GND
                  F IR S T
                  C lo c k   Figure 3

Functional Description

Display memory - RAM                                                                         System oscillator

The static display memory (RAM) is organized                                                 The HT1621 system clock is used to generate
into 324 bits and stores the displayed data.                                                the time base/Watchdog Timer (WDT) clock fre-
The contents of the RAM are directly mapped to                                               quency, LCD driving clock, and tone frequency.
the contents of the LCD driver. Data in the                                                  The source of the clock may be from an on-chip
RAM can be accessed by the READ, WRITE,                                                      RC oscillator (256kHz), a crystal oscillator
and READ-MODIFY-WRITE commands. The                                                          (32.768kHz), or an external 256kHz clock by
following is a mapping from the RAM to the                                                   the S/W setting. The configuration of the sys-
LCD pattern:                                                                                 tem oscillator is as shown. After the SYS DIS
                                                                                             command is executed, the system clock will
           COM 3 COM 2 COM 1 COM 0                                                           stop and the LCD bias generator will turn off.
                                                                                             That command is, however, available only for
SEG 0                                                  0                                     the on-chip RC oscillator or for the crystal oscil-
                                                                                             lator. Once the system clock stops, the LCD dis-
SEG 1                                                  1                                     play will become blank, and the time base/WDT
                                                                                             lose its function as well.
SEG 2                                                  2
SEG 3                                                                                        The LCD OFF command is used to turn the
                                                       3         A d d r e s s 6 b its       LCD bias generator off. After the LCD bias gen-
                                                                 (A 5 , A 4 , ..., A 0 )     erator switches off by issuing the LCD OFF
                                                                                             command, using the SYS DIS command re-
S E G 31                                               31                                    duces power consumption, serving as a system
              D3                                                                             power down command. But if the external clock
                  D2         D1             D0      A ddr                                    source is chosen as the system clock, using the
                                                D a ta                                       SYS DIS command can neither turn the oscilla-
                                                                                             tor off nor carry out the power down mode. The
                      D a ta 4 b its                                                         crystal oscillator option can be applied to con-
                  (D 3 , D 2 , D 1 , D 0 )                                                   nect an external frequency source of 32kHz to
                                                                                             the OSCI pin. In this case, the system fails to
                             RAM mapping

                                                                                          9                                            April 21, 2000
                                                                                                                                 HT1621

enter the power down mode, similar to the case                                    where the value of n ranges from 0 to 7 by com-
in the external 256kHz clock source operation.                                    mand options. The 32kHz in the above equation
At the initial system power on, the HT1621 is at                                  indicates that the source of the system fre-
the SYS DIS state.                                                                quency is derived from a crystal oscillator of
                                                                                  32.768kHz, an on-chip oscillator (256kHz), or
Time base and Watchdog Timer (WDT)                                                an external frequency of 256kHz.

The time base generator is comprised by an                                        If an on-chip oscillator (256kHz) or an external
8-stage count-up ripple counter and is designed                                   256kHz frequency is chosen as the source of the
to generate an accurate time base. The watch                                      system frequency, the frequency source is by de-
dog timer (WDT), on the other hand, is com-                                       fault prescaled to 32kHz by a 3-stage prescaler.
posed of an 8-stage time base generator along                                     Employing both the time base generator and
with a 2-stage count-up counter, and is de-                                       the WDT related commands, one should be
signed to break the host controller or other sub-                                 careful since the time base generator and WDT
systems from abnormal states such as                                              share the same 8-stage counter. For example,
unknown or unwanted jump, execution errors,                                       invoking the WDT DIS command disables the
etc. The WDT time-out will result in the setting                                  time base generator whereas executing the
of an internal WDT time-out flag. The outputs                                     WDT EN command not only enables the time
of the time base generator and of the WDT                                         base generator but activates the WDT time-out
time-out flag can be connected to the IRQ out-                                    flag output (connect the WDT time-out flag to
put by a command option. There are totally                                        the IRQ pin). After the TIMER EN command is
eight frequency sources available for the time                                    transferred, the WDT is disconnected from the
base generator and the WDT clock. The fre-                                        IRQ pin, and the output of the time base generator
quency is calculated by the following equation.                                   is connected to the IRQ pin. The WDT can be
                                                                                  cleared by executing the CLR WDT command,
              fWDT   =  32kHz                                                     and the contents of the time base generator is
                           2n                                                     cleared by executing the CLR WDT or the CLR

                      O SCI                   C r y s ta l O s c illa to r
                     O SCO                         32768H z

                                              E x te r n a l C lo c k S o u r c e                          S y s te m
                                                       256kH z                                             C lo c k

                                                                                                     1 /8
                                              O n - c h ip R C O s c illa to r

                                                       256kH z

                                               System oscillator configuration

                             T im e r /W D T

S y s te m C lo c k  C lo c k S o u r c e s   /2 5 6                                 T IM E R E N /D IS                    IR Q
                             /2 n                                                 V D D W D T E N /D IS
f= 3 2 k H z
                             n=0~7

                                                                            W DT  D         Q

                                                                            /4       CK                    IR Q E N /D IS

                                                                                         R

                                                                                     C LR W D T

                                              Timer and WDT configurations

                                                                            10                                             April 21, 2000
                                                                     HT1621

       Name      Command Code                              Function
LCD OFF      10000000010X
LCD ON       10000000011X      Turn off LCD outputs

BIAS & COM   1000010abXcX      Turn on LCD outputs

                               c=0: 1/2 bias option
                               c=1: 1/3 bias option
                               ab=00: 2 commons option
                               ab=01: 3 commons option
                               ab=10: 4 commons option

TIMER command. The CLR WDT or the CLR                 Tone output
TIMER command should be executed prior to
the WDT EN or the TIMER EN command re-                A simple tone generator is implemented in the
spectively. Before executing the IRQ EN com-          HT1621. The tone generator can output a pair
mand the CLR WDT or CLR TIMER command                 of differential driving signals on the BZ and BZ,
should be executed first. The CLR TIMER com-          which are used to generate a single tone. By ex-
mand has to be executed before switching from         ecuting the TONE4K and TONE2K commands
the WDT mode to the time base mode. Once the          there are two tone frequency outputs
WDT time-out occurs, the IRQ pin will stay at a       selectable. The TONE4K and TONE2K com-
logic low level until the CLR WDT or the IRQ          mands set the tone frequency to 4kHz and
DIS command is issued. After the IRQ output is        2kHz, respectively. The tone output can be
disabled the IRQ pin will remain at the floating      turned on or off by invoking the TONE ON or
state. The IRQ output can be enabled or dis-          the TONE OFF command. The tone outputs,
abled by executing the IRQ EN or the IRQ DIS          namely BZ and BZ, are a pair of differential
command, respectively. The IRQ EN makes the           driving outputs used to drive a piezo buzzer.
output of the time base generator or of the WDT       Once the system is disabled or the tone output
time-out flag appear on the IRQ pin. The config-      is inhibited, the BZ and the BZ outputs will re-
uration of the time base generator along with         main at low level.
the WDT are as shown. In the case of on-chip
RC oscillator or crystal oscillator, the power        LCD driver
down mode can reduce power consumption
since the oscillator can be turned on or off by       The HT1621 is a 128 (324) pattern LCD driver.
the corresponding system commands. At the             It can be configured as 1/2 or 1/3 bias and 2 or 3
power down mode the time base/WDT loses all           or 4 commons of LCD driver by the S/W configu-
its functions.                                        ration. This feature makes the HT1621 suitable
                                                      for multiply LCD applications. The LCD driving
On the other hand, if an external clock is se-        clock is derived from the system clock. The value
lected as the source of system frequency the          of the driving clock is always 256Hz even when it
SYS DIS command turns out invalid and the             is at a 32.768kHz crystal oscillator frequency, an
power down mode fails to be carried out. That         on-chip RC oscillator frequency, or an external
is, after the external clock source is selected,      frequency. The LCD corresponding commands
the HT1621 will continue working until system         are summarized in the table.
power fails or the external clock source is re-
moved. After the system power on, the IRQ will        The bold form of 1 0 0, namely 1 0 0, indicates
be disabled.                                          the command mode ID. If successive commands
                                                      have been issued, the command mode ID except
                                                      for the first command, will be omitted. The LCD

                                                  11                 April 21, 2000
                                                    HT1621

OFF command turns the LCD display off by dis-       the system is operating in the non-successive
abling the LCD bias generator. The LCD ON           command or the non-successive address data
command, on the other hand, turns the LCD           mode, the CS pin should be set to "1" and the
display on by enabling the LCD bias generator.      previous operation mode will be reset also.
The BIAS and COM are the LCD panel related          Once the CS pin returns to "0" a new operation
commands. Using the LCD related commands,           mode ID should be issued first.
the HT1621 can be compatible with most types
of LCD panels.                                      Interfacing

Command format                                      Only four lines are required to interface with
                                                    the HT1621. The CS line is used to initialize the
The HT1621 can be configured by the S/W set-        serial interface circuit and to terminate the com-
ting. There are two mode commands to configure      munication between the host controller and the
the HT1621 resources and to transfer the LCD        HT1621. If the CS pin is set to 1, the data and
display data. The configuration mode of the         command issued between the host controller and
HT1621 is called command mode, and its com-         the HT1621 are first disabled and then initial-
mand mode ID is 1 0 0. The command mode con-        ized. Before issuing a mode command or mode
sists of a system configuration command, a          switching, a high level pulse is required to initial-
system frequency selection command, a LCD con-      ize the serial interface of the HT1621. The DATA
figuration command, a tone frequency selection      line is the serial data input/output line. Data to
command, a timer/WDT setting command, and           be read or written or commands to be written
an operating command. The data mode, on the         have to be passed through the DATA line. The RD
other hand, includes READ, WRITE, and               line is the READ clock input. Data in the RAM
READ-MODIFY-WRITE operations. The follow-           are clocked out on the falling edge of the RD sig-
ing are the data mode IDs and the command           nal, and the clocked out data will then appear on
mode ID:                                            the DATA line. It is recommended that the host
                                                    controller read in correct data during the interval
      Operation  Mode ID                            between the rising edge and the next falling edge
                                                    of the RD signal. The WR line is the WRITE clock
READ             Data 1 1 0                         input. The data, address, and command on the
                                                    DATA line are all clocked into the HT1621 on the
WRITE            Data 1 0 1                         rising edge of the WR signal. There is an optional
                                                    IRQ line to be used as an interface between the
READ-MODIFY-WRITE Data 1 0 1                        host controller and the HT1621. The IRQ pin can
                                                    be selected as a timer output or a WDT overflow
COMMAND          Command 1 0 0                      flag output by the S/W setting. The host control-
                                                    ler can perform the time base or the WDT func-
The mode command should be issued before the        tion by being connected with the IRQ pin of the
data or command is transferred. If successive       HT1621.
commands have been issued, the command
mode ID, namely 1 0 0, can be omitted. While

                                                12  April 21, 2000
                                                                     HT1621

Timing Diagrams

READ mode (command code : 1 1 0)
CS

WR

RD     1 1 0 A5 A4 A3 A2 A1 A0 D0 D1 D2 D3                           1 1 0 A5 A4 A3 A2 A1 A0 D0 D1 D2 D3
D ATA            M e m o ry A d d re s s 1 (M A 1 ) D a ta (M A 1 )            M e m o r y A d d r e s s 2 ( M A 2 )D a t a ( M A 2 )

READ mode (successive address reading)

CS

WR

RD     1 1 0 A5 A4 A3 A2 A1 A0 D0 D1 D2 D3 D0 D1 D2 D3 D0 D1 D2 D3 D0 D1 D2 D3 D0
D ATA              M e m o ry A d d re s s (M A ) D a ta (M A ) D a ta (M A + 1 ) D a ta (M A + 2 ) D a ta (M A + 3 )

                                        13                           April 21, 2000
                                                                         HT1621

WRITE mode (command code : 1 0 1)
CS

WR     1 0 1 A5 A4 A3 A2 A1 A0 D0 D1 D2 D3                               1 0 1 A5 A4 A3 A2 A1 A0 D0 D1 D2 D3
D ATA            M e m o r y A d d r e s s 1 ( M A 1 )D a t a ( M A 1 )            M e m o r y A d d r e s s 2 ( M A 2 )D a t a ( M A 2 )

WRITE mode (successive address writing)

CS

WR     1 0 1 A5 A4 A3 A2 A1 A0 D0 D1 D2 D3 D0 D1 D2 D3 D0 D1 D2 D3 D0 D1 D2 D3 D0
D ATA              M e m o ry A d d re s s (M A ) D a ta (M A ) D a ta (M A + 1 ) D a ta (M A + 2 ) D a ta (M A + 3 )

                                         14                              April 21, 2000
                                                                                           HT1621

READ-MODIFY-WRITE mode (command code : 1 0 1)

CS

WR

RD     1 0 1 A5 A4 A3 A2 A1 A0 D0 D1 D2 D3 D0 D1 D2 D3                                     1 0 1 A5 A4 A3 A2 A1 A0 D0 D1 D2 D3
D ATA            M e m o r y A d d r e s s 1 ( M A 1 )D a t a ( M A 1 ) D a t a ( M A 1 )            M e m o r y A d d r e s s 2 ( M A 2 )D a t a ( M A 2 )

READ-MODIFY-WRITE mode (successive address accessing)

CS

WR

RD     1 0 1 A5 A4 A3 A2 A1 A0 D0 D1 D2 D3 D0 D1 D2 D3 D0 D1 D2 D3 D0 D1 D2 D3 D0 D1 D2 D3 D0
D ATA              M e m o ry A d d re s s (M A ) D a ta (M A ) D a ta (M A ) D a ta (M A + 1 ) D a ta (M A + 1 ) D a ta (M A + 2 )

       15                                                                                  April 21, 2000
                                                                                                                         HT1621

Command mode (command code : 1 0 0)

CS

WR     1 0 0 C8 C7 C6 C5 C4 C3 C2 C1 C0                       C8 C7 C6 C5 C4 C3 C2 C1 C0
D ATA
                       C om m and 1           C o m m a n d ...  C om m and i                            C om m and
                                                                                                              or

                                                                                                         D a ta M o d e

Mode (data and command mode)

CS

WR

D ATA  C om m and      A d d re s s & D a ta  C om m and      A d d re s s a n d D a ta  C om m and      A d d re s s a n d D a ta
RD     or                                     or                                         or
       D a ta M o d e                         D a ta M o d e                             D a ta M o d e

Note: It is recommended that the host controller should read in the data from the DATA line
         between the rising edge of the RD line and the falling edge of the next RD line.

                                                  16                                                     April 21, 2000
                                                                                                               HT1621

Application Circuits

Host controller with an HT1621 display system

                                         CS

                                  *      RD                                                            VDD     *
                                                                                                               VR
                                         WR                                                            V LC D
                                                                                                                 P ie z o
                  mC                     D ATA     H T1621B

                  C lo c k O u t     *R                                                                BZ
  E x te r n a l C o lc k 1
  E x te r n a l C o lc k 2              IR Q

      O n - c h ip O S C                 O SCI                                                         BZ

  C ry s ta l                            O SCO CO M 0 ~ CO M 3  S E G 0~S E G 31
32768H z
                                                   1 /2 o r 1 /3 B ia s ; 1 /2 , 1 /3 o r 1 /4 D u ty

                                                             LC D P anel

Note: The connection of IRQ and RD pin can be selected depending on the requirement of the mC.
         The voltage applied to VLCD pin must be lower than VDD.
         Adjust VR to fit LCD display, at VDD=5V, VLCD=4V, VR=15kW20%.
         Adjust R (external pull-high resistance) to fit user s time base clock.

                                               17                                                              April 21, 2000
                                                                         HT1621

Command Summary

Name     ID      Command Code      D/C  Function                         Def.
                                                                         Yes
READ     1 1 0 A5A4A3A2A1A0D0D1D2D3 D Read data from the RAM             Yes
                                                                         Yes
WRITE    1 0 1 A5A4A3A2A1A0D0D1D2D3 D Write data to the RAM              Yes

READ-    1 0 1 A5A4A3A2A1A0D0D1D2D3 D READ and WRITE to the RAM          Yes
MODIFY-
WRITE

SYS DIS 1 0 0 0000-0000-X          C    Turn off both system oscillator
                                        and LCD bias generator

SYS EN   1 0 0 0000-0001-X         C Turn on system oscillator

LCD OFF 1 0 0 0000-0010-X          C Turn off LCD bias generator

LCD ON 1 0 0 0000-0011-X           C Turn on LCD bias generator

TIMER DIS 1 0 0 0000-0100-X        C Disable time base output

WDT DIS 1 0 0 0000-0101-X          C    Disable WDT time-out flag
                                        output

TIMER EN 1 0 0 0000-0110-X         C Enable time base output

WDT EN 1 0 0 0000-0111-X           C    Enable WDT time-out flag
                                        output

TONE OFF 1 0 0 0000-1000-X         C Turn off tone outputs

TONE ON 1 0 0 0000-1001-X          C Turn on tone outputs

CLR TIMER 1 0 0 0000-11XX-X        C    Clear the contents of time base
                                        generator

CLR WDT 1 0 0 0000-111X-X          C Clear the contents of WDT stage

XTAL 32K 1 0 0 0001-01XX-X         C    System clock source, crystal
                                        oscillator

RC 256K 1 0 0 0001-10XX-X          C    System clock source, on-chip RC
                                        oscillator

EXT 256K 1 0 0 0001-11XX-X         C    System clock source, external
                                        clock source

                                        LCD 1/2 bias option

BIAS 1/2 1 0 0 0010-abX0-X         C    ab=00: 2 commons option
                                        ab=01: 3 commons option

                                        ab=10: 4 commons option

                                        LCD 1/3 bias option

BIAS 1/3 1 0 0 0010-abX1-X         C    ab=00: 2 commons option
                                        ab=01: 3 commons option

                                        ab=10: 4 commons option

TONE 4K 1 0 0 010X-XXXX-X          C Tone frequency, 4kHz

TONE 2K 1 0 0 011X-XXXX-X          C Tone frequency, 2kHz

IRQ DIS 1 0 0 100X-0XXX-X          C Disable IRQ output

                               18                                     April 21, 2000
                                                                        HT1621

    Name  ID            Command Code      D/C  Function                              Def.

IRQ EN    1 0 0 100X-1XXX-X               C Enable IRQ output

F1        1 0 0 101X-X000-X                     Time base/WDT clock
                                          C output:1Hz

                                                The WDT time-out flag after: 4s

F2        1 0 0 101X-X001-X                     Time base/WDT clock
                                          C output:2Hz

                                                The WDT time-out flag after: 2s

F4        1 0 0 101X-X010-X                     Time base/WDT clock
                                          C output:4Hz

                                                The WDT time-out flag after: 1s

F8        1 0 0 101X-X011-X                     Time base/WDT clock
                                          C output:8Hz

                                                The WDT time-out flag after: 1/2 s

F16       1 0 0 101X-X100-X                     Time base/WDT clock
                                          C output:16Hz

                                                The WDT time-out flag after: 1/4 s

F32       1 0 0 101X-X101-X                     Time base/WDT clock
                                          C output:32Hz

                                                The WDT time-out flag after: 1/8 s

F64       1 0 0 101X-X110-X                     Time base/WDT clock
                                          C output:64Hz

                                                The WDT time-out flag after: 1/16 s

                                               Time base/WDT clock

F128      1 0 0 101X-X111-X               C output:128Hz                             Yes

                                               The WDT time-out flag after: 1/32 s

TEST      1 0 0 1110-0000-X               C Test mode, user don't use.

NORMAL 1 0 0 1110-0011-X                  C Normal mode                              Yes

Note: X : Don,t care

      A5~A0 : RAM addresses

      D3~D0 : RAM data

      D/C : Data/command mode

      Def. : Power on reset default

      All the bold forms, namely 1 1 0, 1 0 1, and 1 0 0, are mode commands. Of these, 1 0 0 indicates
      the command mode ID. If successive commands have been issued, the command mode ID ex-
      cept for the first command will be omitted. The source of the tone frequency and of the time
      base/WDT clock frequency can be derived from an on-chip 256kHz RC oscillator, a 32.768kHz
      crystal oscillator, or an external 256kHz clock. Calculation of the frequency is based on the
      system frequency sources as stated above. It is recommended that the host controller should
      initialize the HT1621 after power on reset, for power on reset may fail, which in turn leads to
      the malfunctioning of the HT1621.

                                      19                                April 21, 2000
    HT1621

Holtek Semiconductor Inc. (Headquarters)
No.3 Creation Rd. II, Science-based Industrial Park, Hsinchu, Taiwan, R.O.C.
Tel: 886-3-563-1999
Fax: 886-3-563-1189

Holtek Semiconductor Inc. (Taipei Office)
5F, No.576, Sec.7 Chung Hsiao E. Rd., Taipei, Taiwan, R.O.C.
Tel: 886-2-2782-9635
Fax: 886-2-2782-9636
Fax: 886-2-2782-7128 (International sales hotline)

Holtek Semiconductor (Hong Kong) Ltd.
RM.711, Tower 2, Cheung Sha Wan Plaza, 833 Cheung Sha Wan Rd., Kowloon, Hong Kong
Tel: 852-2-745-8288
Fax: 852-2-742-8657

Copyright 2000 by HOLTEK SEMICONDUCTOR INC.

The information appearing in this Data Sheet is believed to be accurate at the time of publication. However, Holtek
assumes no responsibility arising from the use of the specifications described. The applications mentioned herein are
used solely for the purpose of illustration and Holtek makes no warranty or representation that such applications
will be suitable without further modification, nor recommends the use of its products for application that may pres-
ent a risk to human life due to malfunction or otherwise. Holtek reserves the right to alter its products without prior
notification. For the most up-to-date information, please visit our web site at http://www.holtek.com.tw.

20  April 21, 2000
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