电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索
 

HSP48410GM-33/883

器件型号:HSP48410GM-33/883
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Intersil ( Renesas )
厂商官网:http://www.intersil.com/cda/home/
下载文档

器件描述

文档预览

HSP48410GM-33/883器件文档内容

                                                                                                    HSP48410/883

            TM                                                                          May 1999                     FN3542.2

                       Data Sheet

Histogrammer/Accumulating Buffer                                 Features

The Intersil HSP48410/883 is an 84 lead Histogrammer IC          This Circuit is Processed in Accordance to MIL-STD-883
int.ended for use in image and signal analysis. The on board        and is Fully Conformant Under the Provisions of
memory is configured as 1024 x 24 array. This translates to         Paragraph 1.2.1.
a pixel resolution of 10 bits and an image size of 4k x 4k with
no possibility of overflow.                                       10-Bit Pixel Data
                                                                  4k x 4k Frame Sizes
In addition to 4-Histogramming, the HSP48410 can generate         Asynchronous Flash Clear Pin
and store the Cumulative Distribution Function for use in         Fully Asynchronous 16-Bit or 24-Bit Host Interface
Histogram Equalization Applications. Other capabilities of       DC to 33MHz Clock Rate
the HSP48410 include: Bin Accumulation, Look Up Table,
24-bit Delay Memory, and Delay and Subtract Mode.                Applications

A flash clear pin is available in all modes of operation and      Histogramming
performs a single cycle reset on all locations of the internal    Histogram Equalization
memory array and all internal data paths.                         Image and Signal Analysis

The HSP48410 includes a fully asynchronous interface             Ordering Information
which provides a means for communications with a host,
such as a microprocessor. The interface includes dedicated                                          TEMP.            PKG.
Read/Write pins and an address port which are                                                RANGE (oC) PACKAGE NO.
asynchronous to the system clock. This allows random                            PART NUMBER
access of the Histogram Memory Array for analysis or                      HSP48410GM-33/883       -55 to 125 84 Ld PGA G84.A
conditioning of the stored data.                                          HSP48410GM-25/883
                                                                                                  -55 to 125 84 Ld PGA G84.A
Block Diagram

                                                                 HISTOGRAM

                                                                 MEMORY

                                                                           ARRAY  DATA       ADDER         DIO       DIO0-23
                                                                 DATA              OUT
                                   MUX                                                                     INTERACE
                                                                 IN

  DIN0-23                                                        ADDRESS
    PIN0-9
              ADDRESS
IOADD0-9    GENERATOR

            1                           CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

                                                                 1-888-INTERSIL or 321-724-7143 | Intersil (and design) is a trademark of Intersil Americas Inc.

                                                                                        Copyright Intersil Americas Inc. 2002. All Rights Reserved
Pinouts                         HSP48410/883

                                       84 PIN PGA
                                        TOP VIEW

         11 DIN8 DIN10 DIN11 DIN13 DIN16 DIN17 DIN19 DIN22 DIO23 DIO22 DIO19

         10 DIN5 DIN7 DIN9 DIN12 DIN15 DIN21 DIN20 DIN23 DIO21 DIO20 DIO17

         9 DIN4 DIN6            DIN14 GND DIN18                DIO18 DIO16

         8 DIN2 DIN3                                           DIO15 DIO14

         7 PIN9 DIN0 GND                                  DIO10 DIO12 DIO11

         6 VCC DIN1 CLK                                   DIO9 DIO8 DIO13
         5 PIN8 PIN7 PIN6                                 DIO6 DIO7 GND

         4 PIN5 PIN4                                           DINO4 DINO5

         3 PIN3 PIN1            FCT0 IOADD9 IOADD8             DIO1 DIO3

         2 PIN2     FC  RD   FCT2 WR  UWS IOADD6 IOADD3 IOADD0 DIO0 DIO2

PIN "A1" ID 1 PIN0 START LD  FCT1 GND IOADD5 IOADD7 IOADD4 IOADD2 IOADD1 VCC

         A          B   C    D  E     F  G          H     J    K     L

                                     84 PIN PGA
                                   BOTTOM VIEW

         DIN19 DIO22 DIO23 DIN22 DIN19 DIN17 DIN16 DIN13 DIN11 DIN10 DIN8 11

         DIO17 DIO20 DIO21 DIN23 DIN20 DIN21 DIN15 DIN12 DIN9 DIN7 DIN5 10

         DIO16 DIO18            DIN18 GND DIN14                DIN6 DIN4 9
         DIO14 DIO15                                           DIN3 DIN2 8

         DIO11 DIO12 DIO10                                GND DIN0 DIN9 7
         DIO13 DIO8 DIO9
          GND DIO7 DIO6                                   CLK  DIN1  VCC      6

                                                          PIN6 PIN7 PIN8 5

         DIO5 DIO4              IOADD8 IOADD9 FCT0             PIN4 PIN5 4
         DIO3 DIO4                                             PIN1 PIN3 3

         DIO2 DIO0 IOADD3 IOADD3 IOADD6 UWS WR FCT2       RD   FC    PIN2 2

         VCC IOADD1 IOADD2 IOADD4 IOADD7 IOADD5 GND FCT1  LD START PIN0 1

         L          K   J    H  G     F  E          D     C    B     A

                 2
                                        HSP48410/883

Pin Description

     SYMBOL      PIN NUMBER       TYPE                                                DESCRIPTION
                                     I
CLK          C6                      I  Clock Input. This input has no effect on the chips functionality when the chip is
                                     I  programmed to an asynchronous mode. All signals denoted as synchronous have
PIN0-9       A1-5, A7, B3-5, C5      I  their timing specified with reference to this signal.

LD           C1                      I  Pixel Input. This input bus is sampled by the rising edge of clock. It provides the on
FCT0-2       D1-2, E3                   chip RAM with address values in Histogram, Bin Accumulate and LUT (write) mode.
                                     I  During Asynchronous modes it is unused.
START        B1                      I
                                        The Load pin is used to load the FCT0-2 bits into the FCT Registers.
FC           B2                         (See below).
DIN0-23
             A8-11, B6-11,              These three pins are decoded to determine the mode of operation for the chip. The
DIO0-23      C10-11, D10-11,            signals are sampled by the rising edge of LD and take effect after the rising edge of
IOADD0-9     E9-11, F10-11,             LD. Since the loading of this function is asynchronous to CLK, it is necessary to
UWS          G9-11, H10-11              disable the START pin during loading and enable START at least 1 CLK cycle
                                        following the LD pulse.
             J5-7, J10-11,
             K2-11, L2-4, L6-11         This pin informs the on chip circuitry which clock cycle will start and/or stop the
                                        current mode of operation. Thus, the modes are asynchronously selected (via LD)
             F1, F3, G1-3, H1-2,        but are synchronously started and stopped. This input is sampled by the rising edge
             J1-2, K1                   of CLK. The actual function of this input depends on the mode that is selected.
                                        START must always be held high (disabled) when changing modes. This will provide
             F2                         a smooth transition from one mode to the next by allowing the part to reconfigure
                                        itself before new mode begins. When START is high, LUT (read) mode is enabled
                                        except for Delay and Subtract Modes.

                                        Flash Clear. This input provides a fully asynchronous signal which effectively resets
                                        all bits in the RAM Array and the input and output data paths to zero.

                                        Data Input Bus. Provides data to the Histogrammer during Bin Accumulate, LUT,
                                        Delay and Delay and Subtract Modes. Synchronous to CLK.

                                  I/O   Asynchronous Data Bus. Provides RAM access for a microprocessor in

                                        preconditioning the memory array and reading the results of the previous operation.

                                        Configurable as either a 24-bit or 16-bit bus.

                                  I     RAM Address in Asynchronous Modes. Sampled on the falling edge of WR or RD.

                                  I     Upper Word Select. In 16-bit asynchronous mode, a one on this pin denotes the

                                        contents of DIO0-7 as being the upper eight-bits of the data in or out of the

                                        Histogrammer. A zero means that DIO0-15 are the lower 16 bits. In all other modes,

                                        this pin has no effect.

WR           E2                   I     Write enable to the RAM for the data on DIO0-23 when the HSP48410 is configured
RD           C2
VCC          A6, L1                     in one of the asynchronous modes. Asynchronous to CLK.
GND          C7, E1, F9, L5
                                  I     Read control for the data on DIO0-23 in asynchronous modes. Output enable for

                                        DIO0-23 in other modes. Asynchronous to CLK.

                                        +5V.

                                        Ground.

                       3
                                                   HSP48410/883

Absolute Maximum Ratings                                                                        Thermal Information

Supply Voltage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .+8V  Thermal Resistance (Typical, Note 1)                JA (oC/W) JC (oC/W)
Input, Output Voltage . . . . . . . . . . . . . . . . .GND -0.5V to VCC +0.5V
ESD Rating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Class 1  PGA Package. . . . . . . . . . . . . . . . . . . .  36       7.0

Operating Conditions                                                                            Maximum Package Power Dissipation at 125oC

Voltage Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +4.5V to +5.5V           PGA Package. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.46
Temperature Range. . . . . . . . . . . . . . . . . . . . . . . . . -55oC to 125oC               Maximum Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . 175oC
                                                                                                Maximum Storage Temperature Range . . . . . . . . . -65oC to 150oC
                                                                                                Maximum Lead Temperature (Soldering 10s) . . . . . . . . . . . . . 300oC

                                                                                                Die Characteristics

                                                                                                Gate Count . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3,500

CAUTION: Stresses above those listed in "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress only rating and operation of the
device at these or any other conditions above those indicated in the operational sections of this specification is not implied.

NOTE:
1. JA is measured with the component mounted on an evaluation PC board in free air.

                                     TABLE 1. DC ELECTRICAL SPECIFICATIONS

Device Guaranteed and 100% Tested

PARAMETER                    SYMBOL  CONDITIONS                                                  GROUP A  TEMP (oC)                   MIN           MAX UNITS
                                                                                                SUBGROUP

Logical One Input Voltage     VIH    VCC = 5.5V                                                 1, 2, 3   -55  TA  125                2.2               -    V
Logical Zero Input Voltage     VIL                                                              1, 2, 3   -55  TA  125
High Level Clock Input       VIHC    VCC = 4.5V                                                 1, 2, 3   -55  TA  125                -                 0.8  V
Low Level Clock Input         VILC                                                              1, 2, 3   -55  TA  125
Output High Voltage           VOH    VCC = 5.5V                                                 1, 2, 3   -55  TA  125                3.0               -    V

Output Low Voltage            VOL    VCC = 4.5V                                                 1, 2, 3   -55  TA  125                -                 0.8  V

Input Leakage Current           IL   IOH = -400A,                                              1, 2, 3   -55  TA  125                2.6               -    V
                                     VCC = 4.5V (Note 2)
I/O Leakage Current            IO                                                               1, 2, 3   -55  TA  125                -                 0.4  V
                                     IOL = +2.0mA,
Standby Supply Current       ICCSB   VCC = 4.5V (Note 2)                                        1, 2, 3   -55  TA  125                -10               10   A

                                     VIN = VCC or GND,                                                                                -10               10   A
                                     VCC = 5.5V
                                                                                                                                      -                 500  A
                                     VOUT = VCC or GND,
                                     VCC = 5.5V

                                     VIN = VCC or GND,
                                     VCC = 5.5V,
                                     Outputs Open

Operating Power Supply Cur-  ICCOP   f = 25.6MHz,                                               1, 2, 3   -55  TA  125                -                 308  mA
rent
                                     VIN = VCC or GND
                                     VCC = 5.5V (Note 3)

Functional Test                 FT   (Notes 4, 5)                                               7, 8      -55  TA  125                -                 -    -

NOTES:

2. Interchanging of force and sense conditions is permitted.

3. Power supply current is proportional to operating frequency. Typical rating for ICCOP is 12mA/MHz. Maximum junction temperature must be
     considered when operating part at high clock frequencies.

4. Tested as follows: f = 1MHz, VIH = 2.6V, VIL = 0.4V, VOH  1.5V, VOL  1.5V, VIHC = 3.4V and VILC = 0.4V.
5. Loading is as specified in the test load circuit with CL = 40pF.

                             4
                                          HSP48410/883

                                                   TABLE 2. AC ELECTRICAL PERFORMANCE CHARACTERISTICS
Device Tested at: VCC = 5.0V 10%, TA = -55oC to 125oC (Note 1)

PARAMETER                SYMBOL   NOTES     GROUP A  TEMP (oC)     -33 (33MHz)                             -25 (25.6MHz)  UNITS
                                          SUBGROUPS                MIN MAX                                 MIN MAX

Clock Period             t CP             9, 10, 11  -55  TA  125  30                                  -   39   -         ns

Clock Low                t CH             9, 10, 11  -55  TA  125  12                                  -   15   -         ns

Clock High               t CL             9, 10, 11  -55  TA  125  12                                  -   15   -         ns

DIN Setup                t DS             9, 10, 11  -55  TA  125  15                                  -   16   -         ns

DIN 0-23 Hold            t DH             9, 10, 11  -55  TA  125  1                                   -   1    -         ns

Clock to DIO 0-23 Valid  t DO             9, 10, 11  -55  TA  125  -                                   19  -    24        ns

FC Pulse Width              t FL          9, 10, 11  -55  TA  125  35                                  -   35   -         ns

FCT 0-2 Setup to LD      t FS             9, 10, 11  -55  TA  125  12                                  -   15   -         ns

FCT 0-2 Hold from LD     t FH             9, 10, 11  -55  TA  125  1                                   -   1    -         ns

START Setup to CLK       t SS             9, 10, 11  -55  TA  125  15                                  -   16   -         ns

START Hold from CLK      t SH             9, 10, 11  -55  TA  125  0                                   -   0    -         ns

PIN 0-9 Setup Time       t PS             9, 10, 11  -55  TA  125  15                                  -   16   -         ns

PIN 0-9 Hold Time        t PH             9, 10, 11  -55  TA  125  1                                   -   1    -         ns

LD Pulse Width              t LL          9, 10, 11  -55  TA  125  12                                  -   15   -         ns

LD Setup to START        t LS     Note 7  9, 10, 11  -55  TA  125  tCP                                     tCP  -         ns

WR Low                   tWL              9, 10, 11  -55  TA  125  15                                  -   20   -         ns

WR High                  t WH             9, 10, 11  -55  TA  125  15                                  -   20   -         ns

Address Setup            t AS             9, 10, 11  -55  TA  125  16                                  -   20   -         ns

Address Hold             t AH             9, 10, 11  -55  TA  125  2                                   -   2    -         ns

DIO Setup to WR          t WS             9, 10, 11  -55  TA  125  16                                  -   20   -         ns

DIO Hold from WR         t WH             9, 10, 11  -55  TA  125  2                                   -   2    -         ns

RD Low                   t RL             9, 10, 11  -55  TA  125  43                                  -   55   -         ns

RD High                  t RH             9, 10, 11  -55  TA  125  17                                  -   20   -         ns

RD Low to DIO Valid      t RD             9, 10, 11  -55  TA  125  -                                   43  -    55        ns

Output Enable Time       t OE     Note 8  9, 10, 11  -55  TA  125  -                                   19  -    24        ns

Read/Write Cycle Time    t CY             9, 10, 11  -55  TA  125  65                                  -   80   -         ns

NOTES:

6. AC Testing is performed as follows: Input levels (CLK) 0.0V and 4.0V; input levels (all other inputs) 0V and 3.0V. Timing reference levels (CLK)
     = 2.0V, (all others) = 1.5V. Output load circuit with CL= 40pF. Output transition measured at VOH  1.5V and VOL  1.5V.

7. There must be at least one rising edge of CLK between the rising edge of LD and the falling edge of START.
8. Transition is measured at 200 mV from steady state voltage with loading as specified in test load circuit with CL= 40pF.

                         5
                                                       HSP48410/883

                                   TABLE 3. ELECTRICAL PERFORMANCE CHARACTERISTICS

PARAMETER            SYMBOL        CONDITIONS            NOTES     TEMP (oC)     -33 (33MHz)              -25 (25.6MHz)  UNITS
                                                                                 MIN MAX                  MIN MAX

Input Capacitance    CIN      VCC = Open, f = 1MHz, all  9            TA = 25    -        12              -  12          pF

                              measurements are refer-

                              enced to device GND.

Output Capacitance   CO       VCC = Open, f = 1MHz, all  9            TA = 25    -        12              -  12          pF

                              measurements are refer-

                              enced to device GND.

DIO Valid After RD   t OH                                9, 10     -55  TA  125  0          -             0  -           ns

High

Output Disable Time  t OD                                9, 10     -55  TA  125  -        27              -  27          ns

Output Rise Time     tr       From 0.8V to 2.0V          9, 10     -55  TA  125  -          9             -  9           ns

Output Fall Time     tf       From 2.0V to 0.8V          9, 10     -55  TA  125  -          9             -  9           ns

NOTES:
9. Parameters listed in Table 3 are controlled via design or process parameters and are not directly tested. These parameters are characterized
     upon initial design and after major process and/or design changes.

10. Loading is as specified in the test load circuit with CL = 40pF.

                                     TABLE 4. APPLICABLE SUBGROUPS

                           CONFORMANCE GROUPS                   METHOD           SUBGROUPS

                     Initial Test                               100%/5004        -

                     Interim Test                               100%/5004        -

                     PDA                                        100%             1

                     Final Test                                 100%             2, 3, 8A, 8B, 10, 11

                     Group A                                    -          1, 2, 3, 7, 8A, 8B, 9, 10, 11

                     Groups C and D                         Samples/5005         1, 7, 9

                           6
                                                          HSP48410/883

Waveforms                                                             t CP

                                               CLK              t CH        t CL
                                          DIN0-23
                                                          t DS  t DH
                                            PIN0-9
                                          DIO0-23         t PS  t PH

                                                          t DO

                               t SS
                                                                           t SH

START
                                                                                                                     t SH

                                                                          t SS

          FC                                        t FL

      LD                                            FIGURE 1. SYNCHRONOUS DATA AND CONTROL TIMING
FCT0-2                                                            tLL

                                                                     tFS
                                                                               tFH

   CLK                                                                        tLS
START                                               FIGURE 2. FUNCTION LOAD TIMING

             7
                                      HSP48410/883

Waveforms (Continued)

                   RD

                          t OE                                                                        t OD

DIO0-23

                                FIGURE 3. SYNCHRONOUS OUTPUT TIMING

                                                                                   tWL                                    tWH
                                                                                                            t WDH
        WR                                    tAH
         RD                     t AS
IOADD0-9
  DIO0-23                                                                                t WDS

                                FIGURE 4. WRITE CYCLE TIMING

        WR                                                                         t RL                     t RH
         RD
IOADD0-9                                                                     t AH
                          t AS
  DIO0-23
                                                   t RD                                         t OD

                                                                                                t OH

                                    FIGURE 5. READ CYCLE TIMING

                                tr                                                       tf

                                2.0V
                                0.8V

                                FIGURE 6. OUTPUT RISE AND FALL TIMES

                       8
Burn-In Circuits                   HSP48410/883

                                          84 PIN PGA
                                           TOP VIEW

             11 DIN8 DIN10 DIN11 DIN13 DIN16 DIN17 DIN19 DIN22 DIO23 DIO22 DIO19

             10 DIN5 DIN7 DIN9 DIN12 DIN15 DIN21 DIN20 DIN23 DIO21 DIO20 DIO17

             9 DIN4 DIN6           DIN14 GND DIN18           DIO18 DIO16

             8 DIN2 DIN3                                     DIO15 DIO14

             7 PIN9 DIN0 GND                              DIO10 DIO12 DIO11

             6 VCC DIN1 CLK                               DIO9 DIO8 DIO13
             5 PIN8 PIN7 PIN6                             DIO6 DIO7 GND

             4 PIN5 PIN4           FCT0 IOADD9 IOADD8        DINO4 DINO5
             3 PIN3 PIN1                                      DIO1 DIO3

             2 PIN2     FC  RD  FCT2 WR  UWS IOADD6 IOADD3 IOADD0 DIO0 DIO2

PIN "A1" ID  1 PIN0 START LD    FCT1 GND IOADD5 IOADD7 IOADD4 IOADD2 IOADD1 VCC

                  A     B   C   D  E     F  G          H  J  K  L

                     9
                                           HSP48410/883

                                           TABLE 5.

PGA    PIN  BURN-IN            PGA   PIN   BURN-IN                 PGA     PIN  BURN-IN  PGA     PIN BURN-IN
PIN  NAME   SIGNAL             PIN  NAME   SIGNAL                  PIN   NAME   SIGNAL   PIN    NAME SIGNAL
A1   PIN0                      B9  DIN6                                 DIN16            J5
A2   PIN2      F1             B10   DIN7  F7                      E11  IOADD5      F2    J6    DIO6    F7
A3   PIN3      F3             B11  DIN10                                 UWS       F6    J7
A4   PIN5      F4              C1         F8                      F1   IOADD9     F11   J10    DIO9    F10
A5   PIN8      F6              C2    LD                                  GND      F10   J11
A6             F9              C5    RD   F11                     F2    DIN21    GND     K1    DIO10   F11
A7    VCC     VCC              C6   PIN6                                DIN17      F7    K2
A8   PIN9     F10              C7   CLK   F11                     F3   IOADD7      F3    K3    DIO21   F7
A9   DIN2      F3             C10   GND                                IOADD6      F8    K4
A10   DIN4      F5             C11   DIN9  F1                      F9   IOADD8      F7    K5    DIO23   F9
A11   DIN5      F6              D1  DIN11                                DIN18      F9    K6
B1   DIN8      F9              D2  FCT1   F7                      F10   DIN20      F4    K7    IOADD1  F2
B2  START     F10             D10  FCT2                                 DIN19      F6    K8
B3    FC      F16             D11  DIN12  F0                      F11  IOADD4      F5    K9    DIO0    F1
B4   PIN1      F2              E1  DIN13                               IOADD3      F5   K10
B5   PIN4      F5              E2   GND   GND                     G1    DIN23      F4   K11    DIO1    F2
B6   PIN7      F8              E3   WR                                  DIN22      F9    L1
B7   DIN1      F2              E9  FCT0   F10                     G2   IOADD2      F8    L2    DIO4    F5
B8   DIN0      F1             E10  DIN14                               IOADD0      F3    L3
      DIN3      F4                  DIN15  F12                     G3               F1    L4    DIO7    F8

                                           F13                     G9                           DIO8    F9

                                           F14                     G10                          DIO12   F13

                                           F13                     G11                          DIO15   F1

                                           F14                     H1                           DIO18   F4

                                           GND                     H2                           DIO20   F6

                                           F2                      H10                          DIO22   F8

                                           F12                     H11                          VCC     VCC
                                                                                                DIO2     F3
                                           F15                     J1

                                           F1                      J2                           DIO3    F4

                                                                                                DIO4    F6

NOTES:

11. VCC/2 (2.7V 10%) used for outputs only.
12. 47k (20%) resistor connected to all pins except VCC and GND.
13. VCC = 5.5 0.5V.
14. 0.1F (min) capacitor between VCC and GND per position.
15. FO = 100kHz 10%, F1 = F0/2, F2 = F1/2 . . . F16 = F15/2,

     40% - 60% duty cycle.

16. Input Voltage Limits: VIL = 0.8V max. VIH = 4.5V 10%.

Die Characteristics                                                GLASSIVATION:

DIE DIMENSIONS:                                                        Type: Nitrox
    330 x 281 x 19 1mils
                                                                      Thickness: 10k
METALLIZATION:
    Type: Si - Al or Si-Al-Cu                                      WORST CASE CURRENT DENSITY:
                                                                       0.47 x 105 A/cm2
   Thickness: 8k

                    All Intersil U.S. products are manufactured, assembled and tested utilizing ISO9000 quality systems.
                          Intersil Corporation's quality certifications can be viewed at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time without
notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and
reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result
from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.

                              For information regarding Intersil Corporation and its products, see www.intersil.com

                                      10
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company

小广播

该厂商的其它器件

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved