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HMP8172CN

器件型号:HMP8172CN
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厂商名称:INTERSIL [Intersil Corporation]
厂商官网:http://www.intersil.com/cda/home/
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HMP8172CN器件文档内容

                                  HMP8170, HMP8171, HMP8172, HMP8173

                            Data Sheet                                       May 1999                  File Number 4284.5

NTSC/PAL Video Encoder                                          Features

The HMP8170, HMP8171, HMP8172, and HMP8173 NTSC                  (M) NTSC and (B, D, G, H, I, M, N, NC) PAL Operation
and PAL encoders are designed for use in systems requiring
the generation of high-quality NTSC and PAL video.               BT.601 and Square Pixel Operation

YCbCr digital video data drive the P0-P15 inputs. The Y data    Digital Input Formats
is optionally lowpass filtered to 6MHz and drives the Y analog     - 8-bit, 16-bit 4:2:2 YCbCr
output. Cb and Cr are each lowpass filtered to 1.3MHz,             - 8-bit BT.656
quadrature modulated, and added together. The result drives
the C analog output. The digital Y and C data are also added    Analog Output Formats
together and drive the two composite analog outputs.               - Y/C + Two Composite
                                                                   - RGB + Composite
The DACs can drive doubly-terminated (37.5) lines, and             - YUV + Composite
run at a 2x oversampling rate to simplify the analog output
filter requirements.                                             Flexible Video Timing Control
                                                                   - Timing Master or Slave
Applications                                                       - Selectable Polarity on Each Control Signal
                                                                   - Programmable Blank Output Timing
DVD Players
                                                                "Sliced" VBI Data Support
Video CD Players                                                 - Closed Captioning
                                                                   - Widescreen Signalling (WSS)
Digital VCRs                                                     - BT.653 System B and C Teletext
                                                                        - NABTS (North American Broadcast Teletext)
Multimedia PCs                                                        - WST (World System Teletext)

Related Products                                                 Four 2x Oversampling, 10-Bit DACs
                                                                Fast I2C Interface
NTSC/PAL Encoders
   - HMP8154, HMP8156A

NTSC/PAL Decoders
   - HMP8115

Ordering Information

PART NUMBER         MACROVISION   RGB / YUV                     TEMP. RANGE  PACKAGE                   PKG. NO.
                           v7.01  OUTPUTS                              (oC)

HMP8170CN              no               no                      0 to 70      64 Ld PQFP (Note 2) Q64.14x14

HMP8171CN (Note 1)     yes              no                      0 to 70      64 Ld PQFP (Note 2) Q64.14x14

HMP8172CN              no               yes                     0 to 70      64 Ld PQFP (Note 2) Q64.14x14

HMP8173CN (Note 1)     yes              yes                     0 to 70      64 Ld PQFP (Note 2) Q64.14x14

HMP817xEVAL1        Daughter Card Evaluation Platform, where x is replaced by 0, 1, 2, or 3 (Note 3).

NOTES:

1. The HMP8171 and HMP8173 may be purchased by Macrovision Authorized Buyers only. These devices are protected by U.S. patent numbers
     4,631,603, 4,577,216, and 4,819,098, and other intellectual property rights. The use of Macrovision's copy protection technology in the devices
     must be authorized by Macrovision and is intended for home and other limited pay-per-view uses only, unless otherwise authorized in writing
     by Macrovision. Reverse engineering or disassembly is prohibited.

2. PQFP is also known as QFP and MQFP.

3. Evaluation board descriptions are in the Applications section.

                    1             CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

                                                                             IntercastTM is a trademark of Intel Corporation.

                                                                http://www.intersil.com or 407-727-9207 | Copyright Intersil Corporation 1999
                                                                                                                                                                                HMP8170, HMP8171, HMP8172, HMP8173P0 - P154:2:2 TOMACROVISIONVBIINTERNAL
                                                                                                                                                                         Functional Block Diagram4:4:4 SAMPLEPROCESSINGDATA1.195V
          CONVERSION                                          (HMP8171 AND   PROCESSING
2                                                             HMP8173 ONLY)                                                                                                                                       REFERENCE

     SA       HOST            2X           Y      (OPTIONAL)                                                                                                                                                                DAC  VREF
    SCL   INTERFACE     UPSAMPLE           Cb/Cr   LP FILTER                                                                                                                                                                     FS
   SDA                                                                                                                                                                                                                      DAC  ADJUST
RESET                       (4:4:4                 LP FILTER                                                                                                                                                                     Y
                              TO                                                                                                                                                                                            DAC
                                                                                                                                                                                                                                 NTSC/
                            8:8:8)                                                                                                                                                                                          DAC  PAL 1

HSYNC       VIDEO                                    CHROMA                                                                                                                                                                      NTSC/
VSYNC       TIMING                                MODULATION                                                                                                                                                                     PAL 2
BLANK     CONTROL
                                                                                                                                                                                                                                 C
    CLK                             FIELD
  CLK2
                 HMP8170, HMP8171, HMP8172, HMP8173

Functional Operation                                             The color difference signals are time multiplexed into one
                                                                 8-bit bus beginning with a Cb sample. The Y and CbCr
The HMP8170 - HMP8173 are fully integrated digital               busses may be input in parallel (16-bit mode) or may be time
encoders. All accept YCbCr digital video input data and          multiplexed and input as a single bus (8-bit mode). The
generate analog video output signals. The four outputs are       single bus may also contain SAV and EAV video timing
two composite video signals and Y/C (S-Video). The               reference codes or ancillary data (BT.656 mode).
HMP8172 and HMP8173 can also be configured to output
one composite and component RGB or YUV video.                          TABLE 1. PIXEL DATA INPUT FORMATS

The HMP817x accepts pixel data in one of several formats and      PIN      16-BIT           8-BIT          BT.656
transforms it into 4:4:4 sampled luminance and chrominance       NAME       4:2:2           4:2:2
(YCbCr) data. The encoder then interpolates the YCbCr data to              YCBCR           YCBCR
twice the pixel rate and low pass filters it to match the
bandwidth of the video output format. If enabled, the encoder    P0    Cb0, Cr0            Ignored
also adds vertical blanking interval (VBI) information to the Y
data. At the same time, the encoder modulates the                P1    Cb1, Cr1
chrominance data with a digitally synthesized subcarrier.
Finally, the encoder outputs luminance, chrominance, and their   P2    Cb2, Cr2
sum as analog signals using 10-bit D/A converters.
                                                                 P3    Cb3, Cr3
The HMP817x provides operating modes to support all
versions of the NTSC and PAL standards and accepts full          P4    Cb4, Cr4
size input data with rectangular (BT.601) and square pixel
aspect ratios. It operates from a single clock at twice the      P5    Cb5, Cr5
pixel clock rate determined by the operating mode.
                                                                 P6    Cb6, Cr6
The HMP817x's video timing control is flexible. It may
operate as the master, generating the system's video timing      P7    Cb7, Cr7
control signals, or it may accept external timing controls. The
polarity of the timing controls and the number of active pixels  P8    Y0                  Y0, Cb0, Cr0
and lines are programmable.                                                                Y1, Cb1, Cr1
                                                                 P9    Y1                  Y2, Cb2, Cr2    YCbCr Data,
Pixel Data Input                                                                           Y3, Cb3, Cr3    SAV and EAV
                                                                 P10   Y2                  Y4, Cb4, Cr4    Sequences,
The HMP817x accepts BT.601 YCbCr pixel data via the                                        Y5, Cb5, Cr5    and
P0-P15 input pins. The definition of each pixel input pin is     P11   Y3                  Y6, Cb6, Cr6    Ancillary Data
determined by the input format selected in the input format                                Y7, Cb7, Cr7
register. The definition for each mode is shown in Table 1.      P12   Y4

The YCbCr luminance and color difference signals are each 8      P13   Y5
bits, scaled 0 to 255. The nominal range for Y is 16 (black) to
235 (white). Y values less than 16 are clamped to 16; values     P14   Y6
greater than 235 are processed normally. The nominal range
for Cb and Cr is 16 to 240 with 128 representing zero. Cb and    P15   Y7
Cr values outside their nominal range are processed normally.
Note that when converted to the analog outputs, some             Pixel Input and Control Signal Timing
combinations of YCbCr outside their nominal ranges would
generate a composite video signal larger than the analog         The pixel input timing and the video control signal
output limit. The composite signal will be clipped, but the      input/output timing of the HMP817x depend on the part's
S-video outputs (Y and C) will note be.                          operating mode. The periods when the encoder samples its
                                                                 inputs and generates its outputs are summarized in Table 2.

                                                                 Figures 1, 2, and 3 show the timing of CLK, CLK2, BLANK,
                                                                 and the pixel input data with respect to each other. BLANK
                                                                 may be an input or an output; the figures show both. When it
                                                                 is an input, BLANK must arrive coincident with the pixel input
                                                                 data; all are sampled at the same time.

                                                                 When BLANK is an output, its timing with respect to the pixel
                                                                 inputs depends on the blank timing select bit in the
                                                                 timing_I/O_1 register. If the bit is cleared, the HMP817x
                                                                 negates BLANK one CLK cycle before it samples the pixel
                                                                 inputs.

                                                                 If the bit is set, the encoder negates BLANK during the same
                                                                 CLK cycle in which it samples the input data. In effect, the
                                                                 input data must arrive one CLK cycle earlier than when the
                                                                 bit is cleared. This mode is not shown in the figures.

                 TABLE 2. PIXEL INPUT AND CONTROL SIGNAL I/O TIMING

              INPUT PIXEL DATA  VIDEO TIMING CONTROL (NOTE)                                            CLK FREQUENCY
                     SAMPLE
INPUT FORMAT                    INPUT SAMPLE                           OUTPUT ON                    INPUT  OUTPUT

16-Bit YCbCr  Rising edge of CLK2 when CLK is low                     Rising edge of CLK2  One-half CLK22
                                                                      when CLK is high.

8-Bit YCbCr   Every rising edge of CLK2 Every rising edge of CLK2 Any rising edge of CLK2 Ignored          One-half CLK2

BT.656        Every rising edge of CLK2 Not Allowed                   Any rising edge of CLK2 Ignored      One-half CLK2

NOTE: Video timing control signals include HSYNC, VSYNC, BLANK and FIELD. The sync and blanking I/O directions are independent; FIELD is
          always an output.

              3
             HMP8170, HMP8171, HMP8172, HMP8173

8-Bit YCbCr Format                                                         8-Bit BT.656 Format

When 8-bit YCbCr format is selected, the data is latched on                When BT.656 format is selected, data is latched on each
each rising edge of CLK2. The pixel data must be [Cb Y Cr Y'               rising edge of CLK2. The pixel input timing is shown in
Cb Y Cr Y' . . . ], with the first active data each scan line being        Figure 3. The figure shows the EAV code at the end of the
Cb data. The pixel input timing is shown in Figure 1.                      line. The format of the SAV and EAV codes are shown in
                                                                           Table 3.
As inputs, BLANK, HSYNC, and VSYNC are latched on
each rising edge of CLK2. As outputs, BLANK, HSYNC, and                    The BT.656 input may also include ancillary data to load the
VSYNC are output following the rising edge of CLK2. If the                 VBI or RTCI data registers. The HMP817x will use the
CLK pin is configured as an input, it is ignored. If configured            ancillary data when enabled in the VBI data input and Timing
as an output, it is one-half the CLK2 frequency.                           I/O registers. The ancillary data formats and the enable
                                                                           registers are described later in this data sheet.
16-Bit YCbCr Format
                                                                           As inputs, the BLANK, HSYNC, and VSYNC pins are
When 16-bit YCbCr format is selected, the pixel data is                    ignored since all timing is derived from the EAV and SAV
latched on the rising edge of CLK2 while CLK is low. The                   sequences within the data stream. As outputs, BLANK,
pixel input timing is shown in Figure 2.                                   HSYNC and VSYNC are output following the rising edge of
                                                                           CLK2. If the CLK pin is configured as an input, it is ignored. If
As inputs, BLANK, HSYNC, and VSYNC are latched on the                      configured as an output, it is one-half the CLK2 frequency.
rising edge of CLK2 while CLK is low. As outputs, HSYNC,
VSYNC, and BLANK are output following the rising edge of
CLK2 while CLK is high. In these modes of operation, CLK is
one-half the CLK2 frequency.

      CLK2   Cb 0  Y0    Cr 0                                        Y1    Cb 2  Y2    YN

    P8-P15

   BLANK
   (INPUT)
   BLANK
(OUTPUT)

                   FIGURE 1. PIXEL INPUT TIMING - 8-BIT YCBCR

    CLK2     Y0    Y1    Y2                                          Y3    Y4    Y5     YN
                                                                                       Cr N-1
        CLK  Cb 0  Cr 0  Cb 2                                        Cr 2  Cb 4  Cr 4

    P8-P15

      P0-P7
   BLANK
   (INPUT)
   BLANK
(OUTPUT)

                              FIGURE 2. PIXEL INPUT TIMING - 16-BIT YCBCR

             4
                                HMP8170, HMP8171, HMP8172, HMP8173

CLK2

P8-P15 Cb 2 Y 2           Cr 2  Y3               Cb 4  Y4          "FF" "00" "00" EAV        "10" "80" "10"

   BLANK
(OUTPUT)

                                                 FIGURE 3. PIXEL INPUT TIMING - BT.656

                                                 TABLE 3. BT.656 EAV AND SAV SEQUENCES

             PIXEL INPUT                         P15       P14     P13     P12          P11  P10  P9          P8

Preamble Word 1                                  1         1       1       1            1    1    1           1

Preamble Word 2                                  0         0       0       0            0    0    0           0

Preamble Word 3                                  0         0       0       0            0    0    0           0

Status Word                                      1         F       V       H            P3   P2   P1          P0

NOTES:
F: 0 = Field 1; 1 = Field 2
V: 0 = Active Line; 1 = Vertical Blanking
H: 0 = Start Active Video; 1 = End Active Video
P3 - P0: Protection bits; Ignored

Video Timing Control                                               resets its vertical half-line counter to the value specified by
                                                                   the field control register. This allows the input and output
The pixel input data and the output video timing of the            syncs to be offset, although the data must still be aligned.
HMP817x are at 50 or 59.94 fields per second interlaced.
The timing is controlled by the BLANK, HSYNC, VSYNC,               The FIELD signal is always an output and changes state
FIELD, and CLK2 pins.                                              near each leading edge of VSYNC. The delay between the
                                                                   syncs and FIELD depends on the encoder's operating mode
HSYNC, VSYNC, and Field Timing                                     as summarized in Table 4. In modes in which the encoder
                                                                   uses CLK to gate its inputs and outputs, the FIELD signal
The leading edge of HSYNC indicates the beginning of a             may be delayed 0-12 additional CLK2 periods.
horizontal sync interval. If HSYNC is an output, it is asserted
for about 4.7s. If HSYNC is an input, it must be active for at                 TABLE 4. FIELD OUTPUT TIMING
least two CLK2 periods. The width of the analog horizontal
sync tip is determined from the video standard and does not             OPERATING MODE
depend on the width of HSYNC.
                                                                    SYNC I/O BLANK I/O CLK2       COMMENTS
The leading edge of VSYNC indicates the beginning of a             DIRECTION DIRECTION DELAY
vertical sync interval. If VSYNC is an output, it is asserted for
3 scan lines in (MM) NTSC and (M, N) PAL modes or 2.5              Input      Input          148 FIELD lags VSYNC
scan lines in (B, D, G, H, I, NC) PAL modes. If VSYNC is an                                              switching from odd to
input, it must be asserted for at least two CLK2 periods.                                                even.

When HSYNC and VSYNC are configured as outputs, their                                             FIELD lags the earlier
leading edges will occur simultaneously at the start of an                                        of VSYNC and HSYNC
odd field. At the start of an even field, the leading edge of                                     when syncs are aligned
VSYNC occurs in the middle of the line.                                                           when switching from
                                                                                                  even to odd.
When HSYNC and VSYNC are configured as inputs, the
HMP817x provides a programmable HSYNC window for                   Input      Output         138 FIELD lags VSYNC.
determining FIELD. The window is specified with respect to
the leading or trailing edge of VSYNC. The edge is selected        Output     Don't Care 32       FIELD leads VSYNC.
in the field control register. When HSYNC is found inside the
window, then the encoder sets FIELD to the value specified         Figure 4 illustrates the HSYNC, VSYNC, and FIELD general
in the field control register.                                     timing for (M) NTSC and (M, N) PAL. Figure 5 illustrates the
                                                                   general timing for (B, D, G, H, I, NC) PAL. In the figures, all
The HMP817x provides programmable timing for the                   the signals are shown active low (their reset state), and
VSYNC input. At the active edge of VSYNC, the encoder              FIELD is low during odd fields.

                          5
   HMP8170, HMP8171, HMP8172, HMP8173

  HSYNC                                                          There must be an even number of active and total pixels per
                                                                 line. In the 8-bit YCbCr modes, the number of active and
  VSYNC                                                          total pixels per line must be a multiple of four. Note that if
                                                                 BLANK is an output, half-line blanking on the output video
    FIELD                                                        cannot be done.

                FIGURE 4A. BEGINNING AN ODD FIELD                The HMP817x never adds a 7.5 IRE blanking setup during
                                                                 the active line time on scan lines 1-21 and 263-284 for (M)
    HSYNC                                                        NTSC, scan lines 523-18 and 260-281 for (M) PAL, and scan
                                                                 lines 623-22 and 311-335 for (B, D, G, H, I, N) PAL, allowing
    VSYNC                                                        the generation of video test signals, timecode, and other
                                                                 information by controlling the pixel inputs appropriately.
      FIELD
               FIGURE 4B. BEGINNING AN EVEN FIELD                The relative timing of BLANK, HSYNC, and the output video
                                                                 depends on the blanking and sync I/O directions. The typical
  FIGURE 4. HSYNC, VSYNC, AND FIELD TIMING FOR                   timing relation is shown in Figure 6. The delays which vary
                  (M) NTSC AND (M, N) PAL                        with operating mode are indicated. The width of the
                                                                 composite sync tip and the location and duration of the color
  HSYNC                                                          burst are fixed based on the video format.

  VSYNC                                                          .

    FIELD                                                          COMPOSITE
                                                                    VIDEO OUT
                FIGURE 5A. BEGINNING AN ODD FIELD
                                                                 HSYNC
    HSYNC
                                                                 BLANK
    VSYNC
                                                                 DATA PIPE   START H BLANK
      FIELD                                                           DELAY   SYNC DELAY

               FIGURE 5B. BEGINNING AN EVEN FIELD                FIGURE 6. HSYNC, BLANK, AND OUTPUT VIDEO TIMING,
  FIGURE 5. HSYNC, VSYNC, AND FIELD TIMING FOR                                   NORMAL MODE

                  (B, D, G, H, I, NC) PAL                        When BLANK is an output, the encoder asserts it during the
                                                                 inactive portions of active scan lines (horizontal blanking)
BLANK Timing                                                     and for all of each inactive scan line (vertical blanking). The
                                                                 inactive scan lines blanked each field are determined by the
The encoder uses the HSYNC, VSYNC, FIELD signals to              start_v_blank and end_v_blank registers. The inactive
generate a standard composite video waveform with no             portion of active scan lines is determined by the
active video (black burst). The signal includes only sync tips,  start_h_blank and end_h_blank registers.
color burst, and optionally, a 7.5 IRE blanking setup. Based
on the BLANK signal, the encoder adds the pixel input data       The zero count for horizontal blanking is 32 CLK2 cycles
to the video waveform.                                           before the 50% point of the composite sync. From this zero
The encoder ignores the pixel input data when BLANK is           point, the HMP817x counts every other CLK2 cycle. When
asserted. Instead of the input data, the encoder generates       the count reaches the value in the start_h_blank register, the
the blanking level. The encoder also ignores the pixel inputs    encoder negates BLANK. When the count reaches the value
when generating VBI data on a specific line, even if BLANK       in the end_h_blank register, BLANK is asserted. There may
is negated.                                                      be an additional 0-3 CLK2 delays in modes which use CLK.

                                                                 The data pipeline delay through the HMP817x is 26 CLK2
                                                                 cycles. In operating modes which use CLK to gate the
                                                                 inputs into the encoder, the delay may be an additional 0-7
                                                                 CLK2 cycles. The delay from BLANK to the start or end of
                                                                 active video is an additional one-half CLK cycle when the
                                                                 blank timing select bit is cleared. The active video may also
                                                                 appear to end early or start late since the HMP817x
                                                                 controls the blanking edge rates.

6
                             HMP8170, HMP8171, HMP8172, HMP8173

                             TABLE 5. TYPICAL VIDEO TIMING PARAMETERS

                     PIXELS PER LINE  HBLANK REGISTER VALUES                 VBLANK REGISTER VALUES

VIDEO STANDARD       TOTAL ACTIVE     START                      END         START        END        CLK2
                                                                                                     (MHz)
RECTANGULAR PIXELS (BT.601)
                                                                                                      27.0
     (M) NTSC        858     720      842 (0x34a)                122 (0x7a)  259 (0x103)  19 (0x13)   27.0
(B, D, G, H, I) PAL                                                                                   27.0
                     864     720      853 (0x355)                133 (0x85)  310 (0x136)  22 (0x16)   27.0
      (M) PAL                                                                                         27.0
       (N) PAL       858     720      842 (0x34a)                122 (0x7a)  259 (0x103)  19 (0x13)
     (NC) PAL                                                                                        24.54
                     864     720      853 (0x355)                133 (0x85)  309 (0x135)  21 (0x15)   29.5
                                                                                                     24.54
                     864     720      853 (0x355)                133 (0x85)  310 (0x136)  22 (0x16)   29.5
                                                                                                      29.5
SQUARE PIXELS

     (M) NTSC        780     640      758 (0x2f6)                118 (0x76)  259 (0x103)  19 (0x13)
(B, D, G, H, I) PAL
                     944     768      923 (0x39b)                155 (0x9b)  310 (0x136)  22 (0x16)
      (M) PAL
       (N) PAL       780     640      758 (0x2f6)                118 (0x76)  259 (0x103)  19 (0x13)
     (NC) PAL
                     944     768      923 (0x39b)                155 (0x9b)  309 (0x135)  21 (0x15)

                     944     768      923 (0x39b)                155 (0x9b)  310 (0x136)  22 (0x16)

The delay from the active edge of HSYNC to the 50% point of      Video Processing
the composite sync is 4-39 CLK2 cycles depending on the
HMP817x operating mode. The delay is shortest when the           Upsampling
encoder is the timing master; it is longest when in slave mode.
                                                                 The encoder begins the video processing with the pixel input
CLK2 Input Timing                                                data. It converts the 4:2:2 YCbCr data to 4:4:4 data. The
                                                                 conversion is done by 2x upsampling the Cb and Cr data.
The CLK2 input clocks all of the HMP817x, including its          The CbCr upsampling function uses linear interpolation. The
video timing counters. For proper operation, all of the          HMP817x then upsamples the 4:4:4 data to generate 8:8:8
HMP817x inputs must be synchronous with CLK2. The                data. Again, the encoder uses linear interpolation for the
frequency of CLK2 depends on the device's operating mode         upsampling.
and the total number of pixels per line. The standard clock
frequencies are shown in Table 5.                                Horizontal Filtering

Note that the color subcarrier is derived from the CLK2 input.   Unless disabled, the HMP817x lowpass filters the Y data to
Any jitter on CLK2 will be transferred to the color subcarrier,  6.0MHz. Lowpass filtering Y removes any aliasing artifacts
resulting in color changes. Just 400ps of jitter on CLK2         due to the upsampling process, and simplifies the analog
causes up to a 1 degree color subcarrier phase shift. Thus,      output filters. The Y 6.0MHz lowpass filter response is
CLK2 should be derived from a stable clock source, such as a     shown in Figure 7. At this point, the HMP817x also scales
crystal. The use of a PLL to generate CLK2 is not                the Y data to generate the proper output levels for the
recommended.                                                     various video standards.

                                                                 The HMP817x lowpass filters the Cb and Cr data to 1.3MHz
                                                                 prior to modulation. The lowpass filtering removes any
                                                                 aliasing artifacts due to the upsampling process (simplifying
                                                                 the analog output filters) and also properly bandwidth-limits
                                                                 Cb and Cr prior to modulation. The chrominance filtering is
                                                                 not optional like luminance filtering. The Cb and Cr 1.3MHz
                                                                 lowpass filter response is shown in Figure 8.

                     7
                                                                  HMP8170, HMP8171, HMP8172, HMP8173

                                0                                                                                     0

                                -10 PAL SQUARE PIXEL                                                                  -0.5
                                        CLK2 = 29.50MHz
                                                                                                                                                PAL SQUARE PIXEL
ATTENUATION (dB)                -20  NTSC OR PAL                                                    ATTENUATION (dB)                            CLK2 = 29.50MHz
                                     RECTANGULAR PIXEL                                                                -1.0

                                     CLK2 = 27.00MHz                                                                                    NTSC OR PAL

                                -30                                                                                   -1.5              RECTANGULAR PIXEL
                                         NTSC SQUARE PIXEL
                                         CLK2 = 24.54MHz                                                                                CLK2 = 27.00MHz

                                -40                                                                                   -2.0

                                -50                                                                                                             NTSC SQUARE PIXEL
                                                                                                                                                CLK2 = 24.54MHz
                                                                                                                      -2.5

       -60                                                                                                            -3.0
             0
                                     2     4             6        8  10   12  14                                            0        1  2       3                 4     5  6              7
.
                                                         FREQUENCY (MHz)                                                                   FREQUENCY (MHz)
         0
      -10                               FIGURE 7A. FULL SPECTRUM                                                                        FIGURE 7B. PASS BAND
      -20
      -30                                                                 FIGURE 7. Y LOWPASS FILTER RESPONSE
      -40
      -50                                                                                                             0
      -60
                                                                               PAL SQUARE PIXEL                       -0.5
            0                                                                  CLK2 = 29.50MHz
                                                                                                                      -1.0                                              PAL SQUARE PIXEL
                                                      NTSC OR PAL
              ATTENUATION (dB)                        RECTANGULAR PIXEL                             ATTENUATION (dB)                                                    CLK2 = 29.50MHz
                                                      CLK2 = 27.00MHz
                                                                                                                      -1.5
                                                      NTSC SQUARE PIXEL
                                                      CLK2 = 24.54MHz                                                 -2.0

                                                                                                                               NTSC OR PAL

                                                                                                                               RECTANGULAR PIXEL

                                                                                                                      -2.5     CLK2 = 27.00MHz

                                                                                                                      -3.0              NTSC SQUARE PIXEL

                                                                                                                                        CLK2 = 24.54MHz

                                                                                                                      -3.5

                                        2             4        6     8    10      12                                  -4.0     0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6
                                                                                                                            0                     FREQUENCY (MHz)

                                                      FREQUENCY (MHz)

                                        FIGURE 8A. FULL SPECTRUM                                                                        FIGURE 8B. PASS BAND

                                                                     FIGURE 8. Cb AND Cr LOWPASS FILTER RESPONSE

Color Subcarrier Generation                                                                      .

The HMP817x uses a numerically controlled oscillator                                                INTERNAL                               + PHINC                   D  Q     PHINT
(NCO) clocked by CLK2 and a sine look up ROM to generate                                                 BT.656
the color subcarrier. As shown in Figure 9, the phase
increment value (PHINC) of the NCO may come from the                                                                        I2C
encoder's internal look up table, BT.656 ancillary data, or a                                                                                              CLK2
control register. The PHINC source is selected in timing I/O
register 2.

                                                                                                                              PHINC        NCO RESET
                                                                                                                            SELECT

                                                                                                                      FIGURE 9. COLOR SUBCARRIER GENERATION NCO.

                                                            8
   HMP8170, HMP8171, HMP8172, HMP8173

The MSBs of the accumulated phase value (PHINT) are                  "Sliced" VBI Data
used to address the encoder's sine look up ROM. The sine
values from the ROM are pre-scaled to generate the proper            The HMP817x generates three types of vertical blanking
levels for the various video standards. Prescaling outside the       interval data: closed captioning, widescreen signalling, and
CbCr data path minimizes color processing artifacts. The             teletext data. The data is generated on the scan lines
HMP817x modulates the filtered 8:8:8 chrominance data                specified by the selected output video standard which are
with the synthesized subcarrier.                                     enabled in the VBI data control register. During scan lines
                                                                     with VBI data, the pixel inputs are ignored.
The SCH phase is 0 degrees after reset but then changes
monotonically over time due to residue in the NCO. In an ideal       Closed Captioning (CC)
system, zero SCH phase would be maintained forever. In
reality, this is impossible to achieve due to pixel clock frequency  The HMP817x captioning data output includes clock run-in and
tolerances and digital rounding errors. When the PHINC source        start bits followed by the captioning data. During closed
is BT.656 data, the SCH phase reset should be disabled.              captioning encoding, the pixel inputs are ignored on the scan
                                                                     lines containing captioning information.
If enabled, the HMP817x resets the NCO periodically to
avoid an accumulation of SCH phase error. The reset occurs           The HMP817x has two 16-bit registers containing the
at the beginning of each field to burst phase sequence. The          captioning information. Each 16-bit register is organized as
sequence repeats every 4 fields for NTSC or 8 fields for PAL.        two cascaded 8-bit registers. One 16-bit register (caption 21)
                                                                     is read out serially during line 18, 21 or 22; the other 16-bit
Resetting the SCH phase every four fields (NTSC) or eight            register (WSS 284) is read out serially during line 281, 284
fields (PAL) avoids the accumulation of SCH phase error at           or 335. The data registers are shifted out LSB first.
the expense of requiring any NTSC/PAL decoder after the
encoder be able to handle very minor "jumps" (up to 2                The captioning output level is 50 IRE for a logic 1 and 0 IRE
degrees) in the SCH phase at the beginning of each four-             for a logic 0. All transitions between levels are controlled to
field or eight-field sequence. Most NTSC/PAL decoders are            have a raised-cosine shape. The rise or fall time of any
able to handle this due to video editing requirements.               transition is 240-288ns.

Composite Video Limiting                                             The caption data registers may be loaded via the I2C interface
                                                                     or as BT.656 ancillary data. Table 6 illustrates the format of the
The HMP817x adds the luminance and modulated                         caption data as BT.656 ancillary data. The transfer should
chrominance together with the sync, color burst, and                 occur only once per field before the start of the SAV sequence
optional blanking pedestal to form the composite video data.         of the line containing the captioning output.
If enabled in the video processing register, the encoder limits
the active video so that it is always greater than one-eighth        When written via the I2C interface, the bytes may be written
of full scale. This corresponds to approximately one-half the        in any order but both must be written within one frame time
sync height. This allows the generation of "safe" video in the       for proper operation. If the registers are not updated, the
event non-standard YCbCr values are input to the device.             encoder resends the previously loaded values.

Controlled Edges                                                     The HMP817x provides a write status bit for each captioning
                                                                     line. The encoder clears the write status bit to `0' when
The NTSC and PAL video standards specify edge rates and              captioning is enabled and both bytes of the captioning data
rise and fall times for portions of the video waveform. The          register have been written. The encoder sets the write status
HMP817x automatically implements controlled edge rates               bit to `1' after it outputs the data, indicating the registers are
and rise and fall times on these edges:                              ready to receive new data.

1. Analog Horizontal Sync (Rising and Falling Edges)                Captioning information may be enabled for either line, both
2. Analog Vertical Sync Interval (Rising and Falling Edges)         lines, or no lines. The captioning modes are summarized in
3. Color Burst Envelope                                             Table 7.
4. Blanking of Analog Active Video
5. Closed Captioning Information
6. WSS Information
7. Teletext Information

9
                             HMP8170, HMP8171, HMP8172, HMP8173

                         TABLE 6. BT.656 ANCILLARY DATA FORMAT FOR CLOSED CAPTIONING DATA

PIXEL INPUT                  P15                    P14  P13           P12            P11    P10          P9           P8
                                                                                                           0            0
Preamble 1                   0                      0             0    0              0      0             1            1
                                                                                                           1            1
Preamble 2                   1                      1             1    1              1      1             0          Line
                                                                                                           0            1
Preamble 3                   1                      1             1    1              1      1             0            1
                                                                                                         bit 13       bit 12
Data ID                      ep#                    ep            1    1              0      0           bit 9        bit 8
                                                                                                         bit 5        bit 4
Data Block Number            ep#                    ep            0    0              0      0           bit 1        bit 0
                                                                                                           X            X
Data Word Count              ep#                    ep            0    0              0      0

Caption Register Byte 3      ep#                    ep            0    0         bit 15      bit 14

Caption Register Byte 1      ep#                    ep            0    0         bit 11      bit 10

Caption Register Byte 1      ep#                    ep            0    0              bit 7  bit 6

Caption Register Byte 0      ep#                    ep            0    0              bit 3  bit 2

CRC                          P14#                   X             X    X              X      X

NOTES:
The even parity (EP and EP#) bits are ignored.
Line = Data Register Select: 0 = Line 21; 1 = 284.
X = Don't Care.

                                                    TABLE 7. CLOSED CAPTIONING MODES

   CLOSED                                                CAPTIONING REGISTER                        WRITE STATUS BIT
CAPTIONING
ENABLE BITS                                              284A               21A

        00               OUTPUT LINE(S)                  284B               21B                 284                   21
        01                                                                                   Always 1
             None                                        Ignored            Ignored          Always 1             Always 1
        10
             21 (NTSC)                                   Ignored          Caption Data                           0 = Loaded
        11   18 (M PAL)                                                                                          1 = Output
             22 (Other PAL)

             284 (NTSC)                                  Caption Data       Ignored          0 = Loaded          Always 1
             281 (M PAL)                                                                     1 = Output
             335 (Other PAL)

             21, 284 (NTSC)                              Caption Data     Caption Data       0 = Loaded          0 = Loaded
             18, 281 (M PAL)                                                                 1 = Output          1 = Output
             22, 335 (Other PAL)

Widescreen Signalling (WSS)                                            The WSS data registers may be loaded via the I2C interface
                                                                       or as BT.656 ancillary data. Table 8 illustrates the format of
The HMP817x WSS data output includes clock run-in and                  the WSS data as BT.656 ancillary data. The transfer should
start codes followed by the WSS data. For NTSC operation,              occur only once per field before the start of the SAV
the WSS data is followed by six bits of CRC data.                      sequence of the line containing the WSS output.

The HMP817x has two 14-bit registers containing the WSS                When written via the I2C interface, the bytes may be written
information and two 6-bit registers containing the WSS CRC             in any order but all three bytes of each enabled line must be
data. Each 14-bit register is organized as a 6-bit register            written within one frame time for proper operation. If the
cascaded with an 8-bit one. One 14-bit register (WSS 20) is            registers are not updated, the encoder resends the
read out serially during line 17, 20 or 23; the other 14-bit           previously loaded values.
register (caption 283) is read out serially during line 280, 283
or 336. The data registers are shifted out LSB first.                  The HMP817x provides a write status bit for each WSS line.
                                                                       The encoder clears the write status bit to `0' when WSS is
The WSS output level depends on the video format. For                  enabled and all bytes of the WSS data register have been
NTSC operation (EIAJ CPX-1204), the WSS output level is 70             written. The encoder sets the write status bit to `1' after it
IRE for a logic 1 and 0 IRE for a logic 0. All transitions             outputs the data, indicating the registers are ready to receive
between levels are controlled to have a raised-cosine shape            new data.
with a rise or fall time of 240ns. For PAL operation (ITU-R
BT.1119), the WSS output level is 71.5 IRE for a logic 1 and 0         WSS information may be enabled for either line, both lines,
IRE for a logic 0. All transitions between levels are controlled       or no lines. The WSS modes are summarized in Table 9.
to have a raised-cosine shape with a rise or fall time of 118ns.

                         10
                          HMP8170, HMP8171, HMP8172, HMP8173

                   TABLE 8. BT.656 ANCILLARY DATA FORMAT FOR WIDESCREEN SIGNALLING DATA

PIXEL INPUT               P15      P14                     P13       P12                      P11     P10          P9         P8
                                                                                                                    0          0
Preamble 1                   0     0                              0  0                        0       0             1          1
                                                                                                                    1          1
Preamble 2                   1     1                              1  1                        1       1             1        Line
                                                                                                                    0          1
Preamble 3                   1     1                              1  1                        1       1             1          0
                                                                                                                  bit 13     bit 12
    Data ID               ep#      ep                             1  1                        0       0           bit 9      bit 8
                                                                                                                  bit 5      bit 4
Data Block Number         ep#      ep                             0  0                        0       0           bit 1      bit 0
                                                                                                                  bit 5      bit 4
Data Word Count           ep#      ep                             0  0                        0       0           bit 1      bit 0
                                                                                                                    0          0
WSS Data Nibble 3         ep#      ep                             0  0                        0       0             0          0
                                                                                                                    X          X
WSS Data Nibble 2         ep#      ep                             0  0                        bit 11  bit 10

WSS Data Nibble 1         ep#      ep                             0  0                        bit 7   bit 6

WSS Data Nibble 0         ep#      ep                             0  0                        bit 3   bit 2

WSS CRC Nibble 1          ep#      ep                             0  0                        0       0

WSS CRC Nibble 0          ep#      ep                             0  0                        bit 3   bit 2

Reserved                  ep#      ep                             0  0                        0       0

Reserved                  ep#      ep                             0  0                        0       0

    CRC                   P14#     X                              X  X                        X       X

NOTES:
The even parity (EP and EP#) bits are ignored.
Line = Data Register Select: 0 = Line 20; 1 = 283.
The WSS CRC data bits are ignored during PAL operation but must be included in the transfer.
X = Don't Care.

                                  TABLE 9. WIDESCREEN SIGNALLING MODES

                                                                     WSS REGISTERS                         WRITE STATUS BIT

      WSS          OUTPUT LINE(S)       283A, 283B,                       20A, 20B,                      283                   20
ENABLE BITS                               CRC283                           CRC20                      Always 1
                                                                                                      Always 1             Always 1
00           None                       Ignored                           Ignored
                                                                                                                          0 = Loaded
01           20 (NTSC)                  Ignored                           WSS Data                                        1 = Output

             17 (M PAL)

             23 (Other PAL)

10           283 (NTSC)                 WSS Data                          Ignored                     0 = Loaded          Always 1
                                                                                                      1 = Output
             280 (M PAL)

             336 (Other PAL)

11           20, 283 (NTSC)             WSS Data                          WSS Data                    0 = Loaded          0 = Loaded
                                                                                                      1 = Output          1 = Output
             17, 280 (M PAL)

             23, 336 (Other PAL)

NOTE: The CRC registers are always ignored during PAL operation.

Teletext                                                             The teletext output level depends on the video format. For
                                                                     system B teletext, the output level is 66 IRE for a logic 1 and 0
The HMP817x supports ITU-R BT.653 625-line and 525-line              IRE for a logic 0. All transitions between levels are controlled to
teletext system B and C generation. WST (World System                have a raised-cosine shape with a rise or fall time of 200ns. For
Teletext) is the same as BT.653 system B. NABTS (North               system C teletext, the output level is 70 IRE for a logic 1 and 0
American Broadcast Teletext Specification) is the same as            IRE for a logic 0. All transitions between levels are controlled to
BT.653 525-line system C. NABTS is also used to transmit             have a raised-cosine shape with a rise or fall time of 200ns.
Intel Intercast information.
                                                                     The HMP817x generates teletext output on any scan line
During the teletext encoding, the line's pixel inputs are            that includes teletext data in that line's BT.656 ancillary data.
ignored. The teletext information includes a 16-bit clock            The encoder must receive the ancillary data before the SAV
synchronization code; the HMP817x automatically                      sequence in order to output the teletext data. Table 10 shows
generates it.                                                        the BT.656 ancillary data format for loading the teletext data
                                                                     registers.

                   11
                       HMP8170, HMP8171, HMP8172, HMP8173

                       TABLE 10. BT.656 ANCILLARY DATA FORMAT FOR TELETEXT DATA

PIXEL INPUT            P15                          P14         P13   P12       P11      P10        P9       P8
                                                                                                     0        0
Preamble 1             0                            0           0     0         0        0           1        1
                                                                                                     1        1
Preamble 2             1                            1           1     1         1        1           0        0
                                                                                                     0        1
Preamble 3             1                            1           1     1         1        1           1        0
                                                                                                  bit 341  bit 340
Data ID                ep#                          ep          1     1         0        1        bit 337  bit 336

Data Block Number      ep#                          ep          0     0         0        0         bit 5    bit 4
                                                                                                   bit 1    bit 0
Data Word Count        ep#                          ep          0     1         0        1
                                                                                                     0        0
Teletext Register      ep#                          ep          Line  Sys       bit 343  bit 342     0        0
        Data                                                                                         X        X
                       ep#                          ep          0     0         bit 339  bit 338
   (86 Nibbles)                                                                                     P9       P8
                                                                                                     0        0
                                                                           ...                       1        1
                                                                                                     1        1
                       ep#                          ep          0     0         bit 7    bit 6       0        1
                                                                                                     0        1
                       ep#                          ep          0     0         bit 3    bit 2       1        1
                                                                                                  bit 13   bit 12
Reserved               ep#                          ep          0     0         0        0         bit 9    bit 8
                                                                                                   bit 5    bit 4
Reserved               ep#                          ep          0     0         0        0         bit 1    bit 0
                                                                                                  bit 29   bit 28
CRC                    P14#                         X           X     X         X        X        bit 25   bit 24

NOTES:                                                                                             bit 5    bit 4
    The even parity (EP and EP#) bits are ignored.                                                 bit 1    bit 0
    Line = Standard Select: 0 = 525 Lines; 1 = 625 Lines
    Sys = System Select: 0 = System B; 1 = System C.                                                 X        X
    625-line system B uses 43 bytes; all bits are used.
    525-line system B uses 35 bytes; bits 343-280 are ignored.
    525-line system C uses 34 bytes; bits 343-272 are ignored.
    X = Don't Care.

                       TABLE 11. BT.656 ANCILLARY DATA FORMAT FOR PHINC DATA

PIXEL INPUT            P15                          P14         P13   P12       P11      P10

Preamble 1             0                            0           0     0         0        0

Preamble 2             1                            1           1     1         1        1

Preamble 3             1                            1           1     1         1        1

Data ID                ep#                          ep          1     1         0        1

Data Block Number      ep#                          ep          0     0         0        0

Data Word Count        ep#                          ep          0     0         0        0

   HPLL                ep#                          ep          0     0         bit 15   bit 14
Increment
(4 Nibbles)            ep#                          ep          0     0         bit 11   bit 10

                       ep#                          ep          0     0         bit 7    bit 6

                       ep#                          ep          0     0         bit 3    bit 2

FSCPLL                ep#                          ep          PSW   0         bit 31   bit 30
Increment
(8 Nibbles)            ep#                          ep          F2    F1        bit 27   bit 26

                                                                           ...

                       ep#                          ep          0     0         bit 7    bit 6

                       ep#                          ep          0     0         bit 3    bit 2

CRC                    P14#                         X           X     X         X        X

NOTES:
    The even parity (EP and EP#) bits are ignored.
    HPLL, PSW, F2, and F1 are ignored.
    X = Don't Care.

                   12
                   HMP8170, HMP8171, HMP8172, HMP8173

Macrovision                                                        Output DAC Filtering

The HMP8171 and HMP8173 provide the copy protection                Since the DACs run at 2x the pixel sample rate, the sin(x)/x
system specified by the Macrovision Antitaping Process for         rolloff of the outputs is greatly reduced, and there are fewer
Digital Platforms document, revision 7.01, September 6, 1996.      high frequency artifacts in the output spectrum. This allows
                                                                   using simple analog output filters. The analog output filter
The devices are protected by U.S. patent numbers                   should be flat to Fs/4 and have good rejection at 3Fs/4.
4,631,603, 4,577,216, and 4,819,098 and other intellectual         Example filters are shown in the Applications section.
property rights. The use of Macrovision's copy protection
technology in the device must be authorized by Macrovision         Composite + Y/C Output Mode
and is intended for home and other limited pay-per-view
uses only, unless otherwise authorized in writing by               The HMP817x provides composite with S-video output
Macrovision. Reverse engineering or disassembly is                 mode. When S-video outputs are selected, the encoder
prohibited.                                                        outputs the luminance, modulated chrominance, and two
                                                                   copies of the composite video signals. All four outputs are
Additional information about Macrovision in the HMP8171            time aligned. The output pin assignments are summarized in
and HMP8173 is available to Macrovision Authorized Buyers          Table 12.
only. Tech Brief 359, HMP8171/HMP8173 Macrovision
Registers provides the details required.                           Composite + RGB Output Mode

Analog Outputs                                                     The HMP8172/HMP8173 also provide composite with
                                                                   component RGB output mode. When analog RGB video is
The HMP817x converts the video data into analog signals            selected, the HMP817x transforms the filtered 8:8:8 YCbCr
using four 10-bit DACs running at the CLK2 rate. The DACs          data into 8:8:8 RGB data. The transform matrix uses
output a current proportional to the digital data. The full scale  different coefficients to generate NTSC or PAL video levels.
output current is determined by the reference voltage VREF
and an external resistor RSET. The full scale output current       The analog RGB outputs have a range of 0.3-1.0V with an
is given by:                                                       optional blanking pedestal. Composite sync information
                                                                   (0.0-0.3V) may be optionally added to the green output. VBI
IFULLSCALE (mA) = 3.9 * VREF (V)/RSET (k)        (EQ 1.)           data is not included on the RGB outputs. The HMP817x also
                                                                   generates composite video when in RGB output mode. All
VREF must be chosen such that it is within the part's              four outputs are time aligned.
operating range; RSET must be chosen such that the
maximum output current is not exceeded.                            The HMP817x provides selectable pin outs for the RGB
                                                                   outputs. When the SCART compatibility bit is cleared, the
If the VREF pin is not connected, the HMP817x uses the             analog composite video is output onto the NTSC/PAL 1 pin.
internal reference voltage. Otherwise, the applied voltage         Red information is output onto the NTSC/PAL 2 pin, blue
overdrives the internal reference. If an external reference is     information is output onto the C pin, and green information is
used, it must decoupled from any power supply noise. An            output onto the Y pin.
example external reference circuit is shown in the
Applications section.                                              When the bit is set, the analog composite video is output
                                                                   onto the Y pin. Red information is output onto the C pin, blue
The HMP817x generates 1VP-P nominal video signals                  video is output on the NTSC/PAL 2 pin, and the green signal
across 37.5 loads, corresponding to doubly terminated              is output on the NTSC/PAL 1 pin. The output pin
75 lines. The encoder may also drive larger loads. The full        assignments are summarized in Table 12.
scale output current and load must be chosen such that the

maximum output voltage is not exceeded.

                   TABLE 12. OUTPUT PIN ASSIGNMENTS

                                                                   OUTPUT MODE (SCART SELECT BIT)

PIN NAME   PIN #  COMP. WITH Y/C                                  COMP. W/ RGB  COMP. W/ RGB      COMP. W/ YUV
       Y      3              (X)                                            (0)           (1)              (X)
       C      7
              11                           Luma                    Green         Composite            Composite
NTSC/PAL 1    15                                                                                            V
NTSC/PAL 2         Chroma                                          Blue          Red                        Y
                                                                                                            U
                   Composite                                       Composite     Green

                   Composite                                       Red           Blue

            13
    HMP8170, HMP8171, HMP8172, HMP8173

Composite + YUV Output Mode                                        I2C write cycle are written to the control registers, beginning
                                                                   with the register specified by the address register. The 7-bit
The HMP8172/HMP8173 also provide composite with                    address register is incremented after each data byte in the
component YUV output mode. When analog YUV video is                I2C write cycle. Data written to reserved bits within registers
selected, the HMP817x scales the filtered YCbCr data to            or reserved registers is ignored.
match the levels required by its DACs. During the scaling,
values less than 16 are clamped to 16. The scaling factors         During I2C read cycles, data from the control register
for Cb and Cr are the same, but the CbCr scaling factor is         specified by the address register is output. The address
different from the Y scaling factor. The encoder uses              register is incremented after each data byte in the I2C read
different sets of scale factors for NTSC and PAL to                cycle. Reserved bits within registers return a value of "0".
accommodate their different black levels.                          Reserved registers return a value of 00H.

The analog YUV outputs have a range of 0.3-1.0V with an            The HMP817x's operating modes are determined by the
optional blanking pedestal. Composite sync information             contents of its internal registers which are accessed via the
(0.0-0.3V) may be optionally added to the Y output. VBI data       I2C interface. All internal registers may be written or read by
is included on the Y output. The HMP817x also generates            the host processor at any time. However, some of the bits
composite video when in YUV output mode. All four outputs          and words are read only or reserved and data written to
are time aligned. The output pin assignments are                   these bits is ignored.
summarized in Table 12.
                                                                   Table 13 lists the HMP817x's internal registers. Their bit
Power Down Modes                                                   descriptions are listed in Tables 14 through 45.

To reduce power dissipation, any of the four output DACs           TABLE 13. CONTROL REGISTER NAMES
may be turned off. Each DAC has an independent enable bit.
Each output may be disabled in the host control register.          SUB ADDRESS  CONTROL REGISTER       RESET
                                                                         (HEX)                      CONDITION
When the power down mode is enabled, all of the DACs and
internal voltage reference are powered down (forcing their           00         product ID           -
outputs to zero) and the data pipeline registers are disabled.       01
The host processor may still read from and write to the              02         output format        00H
internal control registers.                                          03
                                                                     04         input format         06H
Host Interfaces                                                      05
                                                                     06         video processing     80H
Reset                                                                07
                                                                   08-0D        timing I/O 1         00H
The HMP817x resets to its default operating mode on power            0E
up, when the reset pin is asserted for at least four CLK             0F         timing I/O 2         00H
cycles, or when the software reset bit of the host control           10
register is set. During the reset cycle, the encoder returns its     11         VBI data enable      00H
internal registers to their reset state and deactivates the I2C      12
interface.                                                           13         VBI data input       00H
                                                                     14
I2C Interface                                                        15         reserved             -
                                                                     16
The HMP817x provides a standard I2C interface and                    17         host control 1       1EH
supports fast-mode (up to 400Kbps) transfers. The device             18
acts as a slave for receiving and transmitting data only. It will    19         host control 2       00H
not respond to general calls or initiate a transfer. The           1A-1F
encoder's slave address is either 0100 000xB when the SA             20         caption_21A          80H
input pin is low or 0100 001xB when it is high. (The `x' bit in      21
the address is the I2C read flag.)                                   22         caption_21B          80H
                                                                     23
The I2C interface consists of the SDA and SCL pins. When             24         caption_284A         80H
the interface is not active, SCL and SDA must be pulled high         25
using external 4-6k pull-up resistors. The I2C clock and             26         caption_284B         80H
data timing is shown in Figures 10 and 11.                           27
                                                                   28-2F        WSS_20A              00H
During I2C write cycles, the first data byte after the slave       30-6A
address specifies the sub address, and is written into the         6B-6F        WSS_20B              00H
address register. Only the seven LSBs of the subaddress are        70-7F
used; the MSB is ignored. Any remaining data bytes in the                       WSS_283A             00H

                                                                                WSS_283B             00H

                                                                                CRC_20               3FH

                                                                                CRC_283              3FH

                                                                                reserved             -

                                                                                start h_blank low    4AH

                                                                                start h_blank high   03H

                                                                                end h_blank          7AH

                                                                                start v_blank low    03H

                                                                                start v_blank high   01H

                                                                                end v_blank          13H

                                                                                field control 1      00H

                                                                                field control 2      00H

                                                                                reserved             -

                                                                                test and unused      -

                                                                                phase increment      -

                                                                                test and unused      -

14
                                      HMP8170, HMP8171, HMP8172, HMP8173

         SDA

         SCL                          1-7         8            9        1-7        8    9                  P
                               S                                                      ACK               STOP
                                                                                                   CONDITION
                     START            ADDRESS     R/W       ACK              DATA
                  CONDITION                                                                       S = START CYCLE
                                                                                                  P = STOP CYCLE
                                               FIGURE 10. I2C SERIAL TIMING FLOW                  A = ACKNOWLEDGE
                                                                                                  NA = NO ACKNOWLEDGE
DATA WRITE
                                                                                                        FROM MASTER
               S  CHIP ADDR       A SUB ADDR   A  DATA      A     DATA       AP
DATA READ                                                                                               FROM ENCODER
                    0x40 OR                       REGISTER     OPTIONAL FRAME
                       0x42                        POINTED     MAY BE REPEATED

                                                     TO BY             n TIMES
                                                  SUBADDR

         S CHIP ADDR              A SUB ADDR A S  CHIP ADDR       A DATA     A DATA   NA P

                  0x40 OR                           0x41 OR       REGISTER       OPTIONAL FRAME
                     0x42                              0x43        POINTED       MAY BE REPEATED

                                                                     TO BY               n TIMES
                                                                  SUBADDR

                                      FIGURE 11. REGISTER WRITE PROGRAMMING FLOW

    BIT           FUNCTION                                TABLE 14. PRODUCT ID REGISTER                                                     RESET
NUMBER                                                               SUB ADDRESS = 00H                                                      STATE

7-0      Product ID                                                                      DESCRIPTION                                          70H
                                      This 8-bit register specifies the last two digits of the product number. It is a read-only register.    71H
                                      Data written to it is ignored.                                                                          72H
                                                                                                                                              73H

    BIT           FUNCTION                             TABLE 15. OUTPUT FORMAT REGISTER                                                     RESET
NUMBER                                                                                                                                      STATE
                                                                     SUB ADDRESS = 01H                                                       000B
7-5      Video Timing
                                                                                         DESCRIPTION                                          00B
         Standard                                                                                                                            111B
                                      000 = (M) NTSC
4-3      Output Format                001 = reserved
                                      010 = (B, D, G, H, I) PAL
2-0      NTSC / PAL                   011 = (M) PAL
                                      100 = (N) PAL
         Setup Select                 101 = (NC) PAL
                                      110 = reserved
                                      111 = reserved

                                      00 = Composite + Y/C
                                      01 = Composite + YUV (HMP8172 and HMP8173 only)
                                      10 = Composite + RGB without sync on green (HMP8172 and HMP8173 only)
                                      11 = Composite + RGB with sync on green (HMP8172 and HMP8173 only)

                                      These bits specify the blanking pedestal during active video, from 0 IRE ("000") to 7.5 IRE
                                      ("111"). Typically, these bits should be a "111" during (M) NTSC and (M, N) PAL operation.
                                      Otherwise, they should be a "000". These bits do not affect the analog RGB or YUV outputs.

                                  15
                             HMP8170, HMP8171, HMP8172, HMP8173

                             TABLE 16. INPUT FORMAT REGISTER
                                         SUB ADDRESS = 02H

    BIT        FUNCTION                                                DESCRIPTION                                             RESET
NUMBER   Input Format                                                                                                          STATE
                             000 = 16-bit 4:2:2 YCbCr
    7-5                      001 = 8-bit 4:2:2 YCbCr                                                                            000B
                             010 = 8-bit BT.656
                             011 = Reserved                                                                                    00000B
                             100 = Reserved
                             101 = Reserved
                             110 = Reserved
                             111 = Reserved

4 - 0 Reserved

    BIT        FUNCTION                    TABLE 17. VIDEO PROCESSING REGISTER                                                 RESET
NUMBER                                                                                                                         STATE
         Luminance                                          SUB ADDRESS = 03H
     7   Processing                                                                                                               1B
                                                                                DESCRIPTION                                       0B
     6   Composite Video                                                                                                          1B
         Limiting            0 = None                                                                                             0B
     5                       1 = Y Lowpass filtering enabled
         SCH Phase                                                                                                                0B
     4   Mode                0 = None
                             1 = Lower limit of composite active video is about half the sync height                            000B
         RGB / YUV
         Setup Select        0 = Never reset SCH phase
                             1 = Reset SCH phase every 4 (NTSC) or 8 (PAL) fields
3        RGB Output
                             This bits specifies the blanking pedestal on the analog RGB and YUV outputs during active
         Pins Select         video. Typically, this bit should be a "1" during (M) NTSC and (M, N) PAL operation. Otherwise,
                             it should be a "0". This bit does not affect the analog composite or Y/C outputs.
                             0 = 0 IRE
                             1 = 7.5 IRE

                             This bit configures on what pins the analog RGB video is output.
                             0 = HMP8156 compatible
                             1 = SCART compatible

2-0      Reserved

    BIT        FUNCTION                          TABLE 18. TIMING I/O REGISTER #1                                              RESET
NUMBER                                                      SUB ADDRESS = 04H                                                  STATE
         BLANK
     7   Timing Select                                                          DESCRIPTION                                       0B
                             This bit is ignored unless BLANK is configured to be an output.
6        Reserved            0 = Data for the first active pixel of the scan line must arrive the CLK cycle after the encoder     0B
                             negates BLANK.                                                                                       0B
5        BLANK Output        1 = Data for the first active pixel of the scan line must arrive immediately after the encoder       0B
                             negates BLANK.                                                                                       0B
         Control
                             0 = BLANK is an input
4        BLANK               1 = BLANK is an output
                             0 = Active low (low during blanking)
         Polarity            1 = Active high (high during blanking)
                             0 = HSYNC and VSYNC are inputs
3        HSYNC and           1 = HSYNC and VSYNC are outputs

         VSYNC Output

         Control

2        HSYNC               0 = Active low (low during horizontal sync)                                                       0B

         Polarity            1 = Active high (high during horizontal sync)

1        VSYNC               0 = Active low (low during vertical sync)                                                         0B

         Polarity            1 = Active high (high during vertical sync)

0        FIELD               0 = Active low (low during odd fields)                                                            0B

         Polarity            1 = Active high (high during odd fields)

                         16
                               HMP8170, HMP8171, HMP8172, HMP8173

    BIT        FUNCTION                            TABLE 19. TIMING I/O REGISTER #2                                                RESET
NUMBER   Reserved                                             SUB ADDRESS = 05H                                                    STATE
         CLK Polarity Control
    7-6                                                                           DESCRIPTION                                        00B
     5   CLK Output Control                                                                                                           0B
                               0 = Inputs are sampled when CLK is low (see Table 2).                                                  0B
     4   Aspect Ratio Mode     1 = Inputs are sampled when CLK is high.                                                               0B
                               0 = CLK is an input                                                                                    0B
     3   Reserved              1 = CLK is an output                                                                                  00B
         Subcarrier PHINC      This bit must be set to "0" during BT.656 input mode.
     2   Select                0 = Rectangular (BT.601) pixels                                                                     RESET
    1-0                        1 = Square pixels                                                                                   STATE

                               Selects the source of the color subcarrier NCO phase increment value.                                 00B
                               00 = Internal (fixed) data.
                               01 = Reserved                                                                                         00B
                               10 = BT.656 RTCI ancillary data
                               11 = I2C interface PHINC register                                                                     00B

    BIT        FUNCTION                   TABLE 20. AUXILIARY DATA ENABLE REGISTER                                                   00B
NUMBER
         Closed Captioning                                    SUB ADDRESS = 06H                                                    RESET
    7-6  Enable                                                                                                                    STATE
                                                                                  DESCRIPTION
5-4      WSS Enable            00 = Closed caption disabled                                                                           0B
                               01 = Closed caption enabled for odd fields: line 21 for NTSC, line 18 for (M) PAL, or line 22 for
3        Teletext Enable       (B, D, G, H, I, N, NC) PAL                                                                             0B
                               10 = Closed caption enabled for even fields: line 284 for NTSC, line 281 for (M) PAL, or line
                               335 for (B, D, G, H, I, N, NC) PAL                                                                     0B
                               11 = Closed caption enabled for both odd and even fields
                               00 = WSS disabled                                                                                      0B
                               01 = WSS enabled for odd fields: line 20 for NTSC; line 17 for (M) PAL, or line 23 for (B, D, G,
                               H, I, N, NC) PAL                                                                                    0000B
                               10 = WSS enabled for even fields: line 283 for NTSC, line 280 for (M) PAL, or line 336 for (B,
                               D, G, H, I, N, NC) PAL
                               11 = WSS enabled for both odd and even fields
                               00 = Teletext disabled
                               01 = System B teletext enabled
                               10 = System C teletext enabled
                               11 = reserved

1-0      Reserved

    BIT        FUNCTION                          TABLE 21. VBI DATA INPUT REGISTER
NUMBER
         Closed Caption                                       SUB ADDRESS = 07H
     7   Line 21
         BT.656 Enable                                                            DESCRIPTION
                               Setting this bit enables BT.656 ancillary data to be written into the closed caption line 21 data
6        Closed Caption        registers. It is ignored unless in the BT.656 input mode.
                               0 = Ignore BT.656 ancillary data
         Line 284              1 = Use BT.656 ancillary data
                               Setting this bit enables BT.656 ancillary data to be written into the closed caption line 284 data
         BT.656 Enable         registers. It is ignored unless in the BT.656 input mode.
                               0 = Ignore BT.656 ancillary data
5        WSS Line 20           1 = Use BT.656 ancillary data
                               Setting this bit enables BT.656 ancillary data to be written into the WSS line 20 data registers.
         BT.656 Enable         It is ignored unless in the BT.656 input mode.
                               0 = Ignore BT.656 ancillary data
4        WSS Line 283          1 = Use BT.656 ancillary data
                               Setting this bit enables BT.656 ancillary data to be written into the WSS line 283 data registers.
         BT.656 Enable         It is ignored unless in the BT.656 input mode.
                               0 = Ignore BT.656 ancillary data
                               1 = Use BT.656 ancillary data

3-0      Reserved

                          17
                              HMP8170, HMP8171, HMP8172, HMP8173

    BIT        FUNCTION                       TABLE 22. HOST CONTROL REGISTER 1                                                       RESET
NUMBER                                                      SUB ADDRESS = 0EH                                                         STATE
         Reserved
    7-5                                                                          DESCRIPTION                                           000B
     4   Closed Caption                                                                                                                  1B
         Line 21              0 = Caption_21A and Caption_21B data registers contain unused data
     3   Write Status         1 = Data has been output, host processor may now write to the registers

     2   Closed Caption       0 = Caption_284A and Caption_284B data registers contain unused data                                    1B
         Line 284
     1   Write Status         1 = Data has been output, host processor may now write to the registers

     0   WSS                  0 = WSS_20A, WSS_20B, CRC_20A, and CRC_20B data registers contain                                       1B
         Line 20
         Write Status         unused data

         WSS                  1 = Data has been output, host processor may now write to the registers
         Line 283
         Write Status         0 = WSS_283A and WSS_283B data registers contain unused data                                            1B

         Reserved             1 = Data has been output, host processor may now write to the registers

    BIT        FUNCTION                       TABLE 23. HOST CONTROL REGISTER 2                                                          0B
NUMBER   Software Reset                                      SUB ADDRESS = 0FH
                                                                                                                                      RESET
     7                                                                           DESCRIPTION                                          STATE
                              Setting this bit to "1" initiates a software reset. It is automatically reset to a "0" after the reset
6        General              sequence is complete.                                                                                      0B
                              This bit powers down all DAC outputs and most of the digital circuitry.                                    0B
         Power Down           0 = Normal operation                                                                                       0B
                              1 = Power down mode                                                                                        0B
5        Power Down           This bit powers down only the NTSC/PAL 1 DAC output.                                                       0B
                              0 = Normal operation                                                                                       0B
         NTSC/PAL 1           1 = Power down mode                                                                                       00B
                              This bit powers down only the NTSC/PAL 2 DAC output.
         Output DAC           0 = Normal operation                                                                                    RESET
                              1 = Power down mode                                                                                     STATE
4        Power Down           This bit powers down only the Y DAC output.
                              0 = Normal operation                                                                                      80H
         NTSC/PAL 2           1 = Power down mode
                              This bit powers down only the C DAC output.
         Output DAC           0 = Normal operation
                              1 = Power down mode
3        Power Down
                                      TABLE 24. CLOSED CAPTION_21A DATA REGISTER
         Y Output DAC                                        SUB ADDRESS = 10H

2        Power Down                                                              DESCRIPTION
                              This register is cascaded with the closed caption_21B data register and they are read out
         C Output DAC         serially as 16 bits during line 18, 21, or 22 if line 21 captioning is enabled. Bit D0 of the 21A
                              data register is shifted out first.
1-0      Reserved

    BIT        FUNCTION
NUMBER
         Line 21 Caption
    7-0  LSB Data

    BIT        FUNCTION               TABLE 25. CLOSED CAPTION_21B DATA REGISTER                                                      RESET
NUMBER                                                       SUB ADDRESS = 11H                                                        STATE
         Line 21 Caption
    7-0  MSB Data                                                                DESCRIPTION                                            80H
                              This register is cascaded with the closed caption_21A data register and they are read out
                              serially as 16 bits during line 18, 21, or 22 if line 21 captioning is enabled. Bit D0 of the 21A
                              data register is shifted out first.

                          18
                               HMP8170, HMP8171, HMP8172, HMP8173

    BIT        FUNCTION               TABLE 26. CLOSED CAPTION_284A DATA REGISTER                                                 RESET
NUMBER                                                        SUB ADDRESS = 12H                                                   STATE
         Line 284 Caption
    7-0  LSB Data                                                                 DESCRIPTION                                       80H
                               This register is cascaded with the closed caption_284B data register and they are read out
                               serially as 16 bits during line 281, 284, or 335 if line 284 captioning is enabled. Bit D0 of the
                               284A data register is shifted out first.

    BIT        FUNCTION               TABLE 27. CLOSED CAPTION_284B DATA REGISTER                                                 RESET
NUMBER                                                        SUB ADDRESS = 13H                                                   STATE
         Line 284 Caption
    7-0  MSB Data                                                                 DESCRIPTION                                       80H
                               This register is cascaded with the closed caption_284A data register and they are read out
                               serially as 16 bits during line 281, 284, or 335 if line 284 captioning is enabled. Bit D0 of the
                               284A data register is shifted out first.

    BIT        FUNCTION                          TABLE 28. WSS_20A DATA REGISTER                                                  RESET
NUMBER                                                        SUB ADDRESS = 14H                                                   STATE
         Line 20
    7-0  WSS LSB Data                                                             DESCRIPTION                                       00H
                               This register is cascaded with the WSS_20B data register and they are read out serially as 14
                               bits during line 17, 20, or 23 if WSS is enabled. Bit D0 of the WSS_20A data register is shifted
                               out first.

    BIT        FUNCTION                          TABLE 29. WSS_20B DATA REGISTER                                                  RESET
NUMBER   Reserved                                             SUB ADDRESS = 15H                                                   STATE
         Line 20
   7-6   WSS MSB Data                                                             DESCRIPTION                                        00B
   5-0                                                                                                                            000000B
                               This register is cascaded with the WSS_20A data register and they are read out serially as 14
                               bits during line 17, 20, or 23 if WSS is enabled. Bit D0 of the WSS_20A data register is shifted
                               out first.

    BIT        FUNCTION                         TABLE 30. WSS_283A DATA REGISTER                                                  RESET
NUMBER                                                        SUB ADDRESS = 16H                                                   STATE
         Line 283
    7-0  WSS LSB Data                                                             DESCRIPTION                                       00H
                               This register is cascaded with the WSS_283B data register and they are read out serially as
                               14 bits during line 280, 283, or 336 if WSS is enabled. Bit D0 of the WSS_283A data register
                               is shifted out first.

    BIT        FUNCTION                         TABLE 31. WSS_283B DATA REGISTER                                                  RESET
NUMBER   Reserved                                             SUB ADDRESS = 17H                                                   STATE
         Line 283
   7-6   WSS MSB Data                                                             DESCRIPTION                                        00B
   5-0                                                                                                                            000000B
                               This register is cascaded with the WSS_283A data register and they are read out serially as
                               14 bits during line 280, 283, or 336 if WSS is enabled. Bit D0 of the WSS_283A data register
                               is shifted out first.

    BIT        FUNCTION                                TABLE 32. CRC_20 REGISTER                                                  RESET
NUMBER   Reserved                                             SUB ADDRESS = 18H                                                   STATE
         Line 20
    7-6  WSS CRC Data                                                             DESCRIPTION                                        00B
    5-0                                                                                                                           111111B
                               This register is read out serially after the 14 bits of NTSC WSS data, if WSS is enabled. It is
                               ignored during PAL WSS operation. Bit D0 is shifted out first.

                           19
                            HMP8170, HMP8171, HMP8172, HMP8173

    BIT  FUNCTION                                  TABLE 33. CRC_283 REGISTER                                                    RESET
NUMBER                                                     SUB ADDRESS = 19H                                                     STATE

7-6      Reserved                                                              DESCRIPTION                                          00B
                                                                                                                                 111111B
5-0      Line 283           This register is read out serially after the 14 bits of NTSC WSS data, if WSS is enabled. It is
                            ignored during PAL WSS operation. Bit D0 is shifted out first.
         WSS CRC Data

    BIT  FUNCTION                        TABLE 34. START H_BLANK LOW REGISTER                                                    RESET
NUMBER                                                                                                                           STATE
                                                           SUB ADDRESS = 20H
7-0      LSB Assert BLANK                                                                                                          4AH
                                                                               DESCRIPTION
         Output Signal
                            This 8-bit register is cascaded with Start H_Blank High Register to form a 10-bit
         (Horizontal)       start_horizontal_blank register. It specifies the horizontal count (in 1x clock cycles) at which to
                            start ignoring pixel data each scan line. The leading edge of HSYNC is count 020H. This
                            register is ignored unless BLANK is configured as an output.

                            TABLE 35. START H_BLANK HIGH REGISTER

    BIT  FUNCTION           SUB ADDRESS = 21H                                                                                    RESET
NUMBER                                          DESCRIPTION                                                                      STATE

7-2      Reserved                                                                                                                000000B
                                                                                                                                    11B
1-0      MSB Assert BLANK This 2-bit register is cascaded with Start H_Blank Low Register to form a 10-bit

         Output Signal      start_horizontal_blank register. It specifies the horizontal count (in 1x clock cycles) at which to

         (Horizontal)       start ignoring pixel data each scan line. The leading edge of HSYNC is count 020H. This
                            register is ignored unless BLANK is configured as an output.

    BIT  FUNCTION                              TABLE 36. END H_BLANK REGISTER                                                    RESET
NUMBER                                                     SUB ADDRESS = 22H                                                     STATE

7-0      Negate BLANK                                                          DESCRIPTION                                         7AH
                            This 8-bit register specifies the horizontal count (in 1x clock cycles) at which to start inputting
         Output Signal      pixel data each scan line. The leading edge of HSYNC is count 000H. This register is ignored
                            unless BLANK is configured as an output.
         (Horizontal)

                            TABLE 37. START V_BLANK LOW REGISTER

    BIT  FUNCTION           SUB ADDRESS = 23H                                                                                    RESET
NUMBER                                          DESCRIPTION                                                                      STATE

7-0      LSB Assert BLANK This 8-bit register is cascaded with Start V_Blank High Register to form a 9-bit                         03H

         Output Signal      start_vertical_blank register. During normal operation, it specifies the line number (n) to start

         (Vertical)         ignoring pixel input data (and what line number to start blanking the output video) each odd

                            field; for even fields, it occurs on line (n + 262) or (n + 313).

                            The leading edge of VSYNC at the start of an odd field is count 000H (note that this does not
                            follow standard NTSC or PAL line numbering). This register is ignored unless BLANK is

                            configured as an output.

                        20
                              HMP8170, HMP8171, HMP8172, HMP8173

                              TABLE 38. START V_BLANK HIGH REGISTER

    BIT  FUNCTION             SUB ADDRESS = 24H                                                                                    RESET
NUMBER                                            DESCRIPTION                                                                      STATE

7-1 Reserved                                                                                                                       0000000B

0        MSB Assert BLANK This 1-bit register is cascaded with Start V_Blank Low Register to form a 9-bit                          1B

         Output Signal        start_vertical_blank register. This register is ignored unless BLANK is configured as an output.

         (Vertical)

    BIT  FUNCTION                                TABLE 39. END V_BLANK REGISTER                                                    RESET
NUMBER                                                                                                                             STATE
                                                             SUB ADDRESS = 25H
7-0      Negate BLANK                                                                                                                13H
                                                                                 DESCRIPTION
         Output Signal
                              During normal operation, this 8-bit register specifies the line number (n) to start inputting pixel
         (Vertical)           input data (and what line number to start generating active output video) each odd field; for
                              even fields, it occurs on line (n + 262) or (n + 313).
                              The leading edge of VSYNC at the start of an odd field is count 000H (note that this does not
                              follow standard NTSC or PAL line numbering). This register is ignored unless BLANK is
                              configured as an output.

    BIT  FUNCTION                             TABLE 40. FIELD CONTROL REGISTER 1                                                   RESET
NUMBER                                                                                                                             STATE
                                                             SUB ADDRESS = 26H
7-0      Field Detect                                                                                                                80H
                                                                                 DESCRIPTION
         Window Size Low
                              This 8-bit register is cascaded with Field Detect Window Size High to form a 9-bit Field Detect
                              Window Size value. The value specifies the number of 1x clock cycles in the detection window
                              before and after the selected edge of VSYNC. It may range from 0 to 511. If the leading edge
                              of HSYNC occurs within the window, it is the start of an odd or even field, as specified by the
                              FIELD Detect Select bit. This register is ignored unless HSYNC and VSYNC are configured
                              as inputs.

    BIT  FUNCTION                             TABLE 41. FIELD CONTROL REGISTER 2                                                   RESET
NUMBER                                                                                                                             STATE
                                                             SUB ADDRESS = 27H                                                     00000B
7-4      Half Line Count
                                                                                 DESCRIPTION                                          0B
         Reset Value
                              These bits specify the value to load to the vertical half line counter when the selected edge of        0B
2        VSYNC Edge           VSYNC. The value is ignored when HSYNC and VSYNC are configured as outputs.
                                                                                                                                      0B
         Select               This bit specifies whether the encoder uses the leading or trailing edge of VSYNC to determine
                              the field and to reset the half line counter. It is ignored unless HSYNC and VSYNC are
1        FIELD Detect         configured as inputs.
                              0 = leading edge
         Select               1 = trailing edge

0        Field Detect         This bit specifies whether an odd or even field is starting when the leading edge of HSYNC
                              occurs within the FIELD Detect Window. It is ignored unless HSYNC and VSYNC are
         Window Size High     configured as inputs.
                              0 = odd field
                              1 = even field

                              This bit is cascaded with Field Detect Window Size Low to form a 9-bit Field Detect Window
                              Size value. This bit is ignored unless HSYNC and VSYNC are configured as inputs.

                          21
                       HMP8170, HMP8171, HMP8172, HMP8173

    BIT  FUNCTION                    TABLE 42. PHASE INCREMENT REGISTER 0                                         RESET
NUMBER                                               SUB ADDRESS = 6BH                                            STATE

7-0      PHINC 0                                                          DESCRIPTION                               00H
                       The 8-bit registers PHINC 03 are cascaded together to form a 32-bit PHINC value. The
         (LSB)         PHINC value is the phase increment value of the color subcarrier generation NCO. When the
                       BT.656 ancillary data is selected as the PHINC source, the PHINC registers may be read to
                       determine the last PHINC value loaded via the selected interface.

    BIT  FUNCTION                   TABLE 43. PHASE INCREMENT REGISTER 1                                          RESET
NUMBER                                               SUB ADDRESS = 6CH                                            STATE

7-0      PHINC 1                                                          DESCRIPTION                               00H

                       The 8-bit registers PHINC 03 are cascaded together to form a 32-bit PHINC value. The
                       PHINC value is the phase increment value of the color subcarrier generation NCO. When the
                       BT.656 ancillary data is selected as the PHINC source, the PHINC registers may be read to
                       determine the last PHINC value loaded via the selected interface.

    BIT  FUNCTION                   TABLE 44. PHASE INCREMENT REGISTER 2                                          RESET
NUMBER                                               SUB ADDRESS = 6DH                                            STATE

7-0      PHINC 2                                                          DESCRIPTION                               00H

                       The 8-bit registers PHINC 03 are cascaded together to form a 32-bit PHINC value. The
                       PHINC value is the phase increment value of the color subcarrier generation NCO. When the
                       BT.656 ancillary data is selected as the PHINC source, the PHINC registers may be read to
                       determine the last PHINC value loaded via the selected interface.

    BIT  FUNCTION                   TABLE 45. PHASE INCREMENT REGISTER 1                                          RESET
NUMBER                                               SUB ADDRESS = 6EH                                            STATE

7-0      PHINC 3                                                          DESCRIPTION                               00H

         (MSB)         The 8-bit registers PHINC 03 are cascaded together to form a 32-bit PHINC value. The
                       PHINC value is the phase increment value of the color subcarrier generation NCO. When the
                       BT.656 ancillary data is selected as the PHINC source, the PHINC registers may be read to
                       determine the last PHINC value loaded via the selected interface.

                   22
Pinout                  HMP8170, HMP8171, HMP8172, HMP8173

                                                             HMP817X
                                                               (PQFP)

                                                            TOP VIEW

                                           COMP 1
                                               COMP 2
                                                   FS_ADJUST
                                                        VREF
                                                            GND
                                                                GND
                                                                     P0
                                                                         VAA
                                                                              GND
                                                                                  P1
                                                                                      P2
                                                                                           P3
                                                                                               P4
                                                                                                   P5
                                                                                                        P6
                                                                                                            P7

                                           64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

                          VAA           1         48                                                            P8
                            VAA                                                                                 P9
                                Y       2         47                                                            P10
                           GND                                                                                  P11
                            VAA         3         46                                                            P12
                           GND                                                                                  P13
                                C       4         45                                                            GND
                           GND                                                                                  CLK2
                            VAA         5         44                                                            VAA
                           GND                                                                                  CLK
                                        6         43                                                            P14
                  NTSC/PAL1
                           GND          7         42                                                            P15
                            VAA                                                                                 VSYNC
                                        8         41                                                            HSYNC
                           GND                                                                                  FIELD
                  NTSC/PAL2             9         40                                                            BLANK

                           GND          10        39

                                        11        38

                                        12        37

                                        13        36

                                        14        35

                                        15        34

                                        16        33

                                            17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                            GND
                                                SCL

                                                    SA
                                                        SDA
                                                            RESV

                                                                NC
                                                                     NC
                                                                         VAA
                                                                             RESET
                                                                                 GND
                                                                                     NC
                                                                                         NC
                                                                                              NC
                                                                                                  NC
                                                                                                      NC
                                                                                                          NC

Pin Descriptions

PIN        PIN          INPUT/                                                               DESCRIPTION
NAME    NUMBER          OUTPUT              Pixel input pins. See Table 1. Any pixel inputs not used should be connected to GND.

P0-P15  58, 55-43,           I
          38, 37

NC      32-27, 23,                 I        No connect pins. These pins are not used. They may be left floating or may be connected to

        22                                  GND.

RESV    21                         I        This pin is reserved and should be connected to GND.

FIELD   34                         O        FIELD output. The field output indicates that the encoder is outputting the odd or even video

                                            field. The polarity of FIELD is programmable.

HSYNC   35                         I/O      Horizontal sync input/output. As an input, this pin must be asserted during the horizontal

                                            sync intervals. If it occurs early, the line time will be shortened. If it occurs late, the line time

                                            will be lengthened by holding the outputs at the front porch level. As an output, it is asserted

                                            during the horizontal sync intervals. The polarity of HSYNC is programmable. If not driven,

                                            the circuit for this pin should include a 4-12k pull up resistor connected to VAA.

VSYNC   36                         I/O      Vertical sync input/output. As an input, this pin must be asserted during the vertical sync

                                            intervals. If it occurs early, the field time will be shortened. If it occurs late, the field time will

                                            be lengthened by holding the outputs at the blanking level. As an output, it is asserted during

                                            the vertical sync intervals. The polarity of VSYNC is programmable. If not driven, the circuit

                                            for this pin should include a 4-12k pull up resistor connected to VAA.

BLANK   33                         I/O      Composite blanking input/output. As an input, this pin must be asserted during the horizontal

                                            and vertical blanking intervals. As an output, it is asserted during the horizontal and vertical

                                            blanking intervals. The polarity of BLANK is programmable. If not driven, the circuit for this

                                            pin should include a 4-12k pull up resistor connected to VAA.

                    23
                         HMP8170, HMP8171, HMP8172, HMP8173

Pin Descriptions (Continued)

PIN            PIN       INPUT/                                                     DESCRIPTION
NAME        NUMBER       OUTPUT
                                   1x pixel clock input/output. As an input, this clock must be free-running and synchronous to
CLK         39                I/O  the clock signal on the CLK2 pin. As an output, this pin may drive a maximum of one LS TTL
                                   load. CLK is generated by dividing CLK2 by two or four, depending on the mode. If not
CLK2        41                I    driven, the circuit for this pin should include a 4-12k pull up resistor connected to VAA.

SCL         18                I    2x pixel clock input. This clock must be a continuous, free-running clock.

SA          19                I    I2C interface clock input. The circuit for this pin should include a 4-6k pull-up resistor
                                   connected to VAA.
SDA         20                I/O
                                   I2C interface address select input.
RESET       25                I
                                   I2C interface data input/output. The circuit for this pin should include a 4-6k pull-up resistor
Y           3                 O    connected to VAA.

C           7                 O    Reset control input. A logical zero for a minimum of four CLK cycles resets the device.
                                   RESET must be a logical one for normal operation.
NTSC/PAL 1  11                O
                                   Luminance analog current output. This output contains luminance video, sync, blanking, and
NTSC/PAL 2  15                O    information. In analog YUV or RGB output mode, an alternate signal is generated (see Table
                                   12). It is capable of driving a 37.5 load. If not used, it should be connected to GND.
VREF        61                I/O
                                   Chrominance analog current output. This output contains chrominance video, and blanking
FS_ADJUST   62                     information. In analog YUV or RGB output mode, an alternate signal is generated (see Table
                                   12). It is capable of driving a 37.5 load. If not used, it should be connected to GND.
COMP 1      64
                                   Composite video analog current output. This output contains composite video, sync,
COMP 2      63                     blanking, and information. In analog YUV or RGB output mode, an alternate signal is
                                   generated (see Table 12). It is capable of driving a 37.5 load. If not used, it should be
VAA                                connected to GND.

GND                                Composite video analog current output. This output contains composite video, sync,
                                   blanking, and information. In analog YUV or RGB output mode, an alternate signal is
                                   generated (see Table 12). It is capable of driving a 37.5 load. If not used, it should be
                                   connected to GND.

                                   Voltage reference. An optional external 1.235V reference may be used to drive this pin. If
                                   left floating, the internal voltage reference is used.

                                   Full scale adjust control. A resistor (RSET) connected between this pin and GND sets the
                                   full-scale output current of each of the DACs.

                                   Compensation pin. A 0.1F ceramic chip capacitor should be connected between this pin
                                   and VAA, as close to the device as possible.

                                   Compensation pin. A 0.1F ceramic chip capacitor should be connected between this pin
                                   and VAA as close to the device as possible.

                                   +5V power. A 0.1F ceramic capacitor, in parallel with a 0.01F chip capacitor, should be
                                   used between each group of VAA pins and GND. These should be as close to the device as
                                   possible.

                                   Ground

                     24
                                    HMP8170, HMP8171, HMP8172, HMP8173

Absolute Maximum Ratings                                                                           Thermal Information

Supply Voltage (VAA to GND) . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.0V             Thermal Resistance (Typical, Note 4)              JA oC/W
All Signal Pins . . . . . . . . . . . . . . . . . . . . . (GND 0.5V) to (VAA + 0.5V)
ESD Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Class 2     PQFP Package. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
                                                                                                   Maximum Junction Temperature . . . . . . . . . . . . . . . . . . . . . . .150oC
Operating Conditions                                                                               Maximum Storage Temperature Range . . . . . . . . . . -65oC to 150oC
                                                                                                   Vapor Phase Soldering, 1 Minute . . . . . . . . . . . . . . . . . . . . . .220oC
Temperature Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0oC to 70oC
                                                                                                   (PQFP - Lead Tips Only)

CAUTION: Stresses above those listed in the "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress only rating and operation of the
device at these or any other conditions above those indicated in the operation section of this specification is not implied.

NOTE:

4. JA is measured with the component mounted on an evaluation printed circuit board in free air. Dissipation rating assumes that the device is
     mounted with all its leads soldered to the PCB.

Electrical Specifications VAA = +5V 5%, RSET = 133, VREF Unconnected, TA = 25oC, Unless Otherwise Specified

                   PARAMETER                    TEST CONDITION                                     MIN                                   TYP   MAX UNITS

DC PARAMETERS, DIGITAL INPUTS EXCEPT CLK2, SDA, SCL

Input Logic Low Voltage, VIL                                                                                                -            -     0.8   V
Input Logic High Voltage, VIH
Input Logic Low Current, IIL                                                                       2.0                                   -     -     V
Input Logic High Current, IIH
Input Capacitance, CIN              VIN = 0.0V                                                                              -            -     -10   A
DC PARAMETERS, CLK2 INPUT           VIN = VAA
                                                                                                                            -            -     10    A

                                                                                                                            -            8     -     pF

Input Logic Low Voltage, VIL                                                                                                -            -     0.3 x VAA V
Input Logic High Voltage, VIH
Input Logic Low Current, IIL                                                                       0.7 x VAA                             -     -     V
Input Logic High Current, IIH
Input Capacitance, CIN              VIN = 0.0V                                                                              -            -     -10   A
DC PARAMETERS, SDA AND SCL INPUTS   VIN = VAA
                                                                                                                            -            -     10    A

                                                                                                                            -            8     -     pF

Input Logic Low Voltage, VIL                                                                                                -            -     0.3 x VAA V

Input Logic High Voltage, VIH                                                                      0.7 x VAA                             -     -     V

Input Current, II                   VIN = 0.0V VAA                                                                        -            -      10  A

Input Capacitance, CIN                                                                                                      -            8     -     pF

DC PARAMETERS, DIGITAL OUTPUTS, EXCEPT SDA

Output Logic Low Voltage, VOL       IOL = 2mA                                                                               -            -     0.4   V
Output Logic High Voltage, VOH      IOH = -2mA
Output Capacitance, COUT                                                                           2.4                                   -     -     V
DC PARAMETERS, SDA OUTPUT
                                                                                                                            -            8     -     pF

Output Logic Low Voltage, VOL       IOL = 3mA                                                                               -            -     0.4   V
Output Capacitance, COUT
DC PARAMETERS, ANALOG OUTPUTS                                                                                               -            8     -     pF

DAC Resolution                                                                                                              -            10    -     Bits

Integral Nonlinearity, INL                                                                                                  -            0.5   2    LSB

Differential Nonlinearity, DNL                                                                                              -            0.5   1    LSB

Output Current                                                                                                              -            -     34.8  mA

Output Impedance                    IOUT = 0mA                                                                              -            2M    -     
                                    IOUT = 34mA
Output Capacitance                  IOUT = 0mA, CLK = 13.5MHz                                                               -            300K  -     
Output Compliance Range
                                                                                                                            -            15    -     pF

                                                                                                                            0            -     1.4   V

                                25
                                    HMP8170, HMP8171, HMP8172, HMP8173

Electrical Specifications VAA = +5V 5%, RSET = 133, VREF Unconnected, TA = 25oC, Unless Otherwise Specified (Continued)

                PARAMETER                    TEST CONDITION                            MIN   TYP                                    MAX   UNITS

Video Level Error                   (Note 5)                                             -     -                                     10     %
    Internal Voltage Reference      VREF Unconnected, RSET = 133                         -     -                                     10     %
                                                                                         -     -                                             %
External Voltage Reference          VREF = 1.230V (Figure 27), RSET = 140              1.13  1.19                                     5      V
                                                                                       -50     -                                    1.32     A
DAC to DAC Matching                                                                    1.11  1.23                                    50      V
                                                                                       -500    -                                    1.36     A
VREF Output Voltage                 Pin not connected, using internal reference                                                     500
                                                                                         -     1                                             %
VREF Output Current                                                                      -     1                                      -   Degree
                                                                                         -    70                                      -
VREF Input Voltage                  Pin connected to external reference shown in         -     2                                      -      dB
VREF Input Current                  Figure 27.                                           -     2                                      -   Degree
                                                                                         -     1                                      -
AC PARAMETERS, ANALOG OUTPUTS                                                            -   -60                                      -      %
                                                                                         -    1.5                                    -      %
Differential Gain Error             Using analog output filter shown in Figure 28A.      -     -                                      -      dB
                                                                                         -     -                                      3   Degree
Differential Phase Error                                                                 -   -60                                     12      ns
                                                                                         -    35                                      -      ns
SNR (Weighted)                                                                                                                        -      dB
                                                                                         8     -                                           pV-s
Hue Accuracy                                                                             0     -                                      -
                                                                                         3     -                                      -      ns
Color Saturation Accuracy                                                                -     -                                     15      ns
                                                                                       13.6    -                                    30.0     ns
Luminance Nonlinearity                                                                 13.6    -                                    20.3   MHz
                                                                                         4     -                                    20.3     ns
Residual Subcarrier                                                                                                                   -      ns
                                                                                                                                            CLK
SCH Phase                           SCH Phase Reset enabled                                                                               Cycles

Analog Output Skew, tASK                                                                                                                     dB
Analog Output Delay, tAD                                                                                                                     V
DAC-DAC Crosstalk                                                                                                                           mA
                                                                                                                                             A
Glitch Energy                       Using analog output filter shown in Figure 28A.                                                         mW
                                    Includes clock and data feedthrough

AC PARAMETERS, DIGITAL INPUTS AND OUTPUTS EXCEPT SCL AND SDA

Setup Time, tS                      Note 6.
Hold Time, tH
CLK2 to Output Delay, tD
CLK2 Frequency

CLK2 High Time, CLK2H
CLK2 Low Time, CLK2L
RESET* Pulse Width Low, tRES

AC PARAMETERS, SCL AND SDA (I2C INTERFACE)
All AC parameters meet the fast-mode I2C Bus Interface specification.

POWER SUPPLY CHARACTERISTICS

DAC PSRR at DC                      Note 7                                             -     64                                     -

Power Supply Range, VAA                                                                4.75  5.0                                    5.25
Normal Supply Current, IAA
Power-Down Supply Current, IAA                                                         -     -                                      260
Power Dissipation
                                    Note 8                                             -     -                                      750

                                                                                       -     1100                                   1300

NOTES:

5. Output level is dependent on the voltage on VREF, the value of RSET, and the load.

6. Test performed with CL= 40pF, IO = 2mA, VIH = 3.0V, VIL = 0.0V. Input reference level is 2.0V for all inputs.
7. The supply voltage rejection is the relative variation of the full-scale output driving a 37.5 load for a 5% supply variation:

    PSRR = 20 x log (VAA/VOUT).

8. If using an external voltage reference, it is not powered down. The internal voltage reference is powered down.

                                26
                              HMP8170, HMP8171, HMP8172, HMP8173

Typical Performance Curves

    0.0  FIELD = 1 LINE = 47                                                     APL = 44.3%  SYSTEM LINE L 47 F1
   -5.0  AMPLITUDE (0dB = 714mVP-P)                                                           ANGLE (DEG) 0.0
-10.0   BANDWIDTH 10kHz TO FULL                                                              GAIN x1.000
-15.0
-20.0                                                Wfm ---> PEDESTAL                                 0.000dB
-25.0                                                NOISE LEVEL = -79.9dB RMS               525 LINE NTSC
-30.0                                                                                        BURST FROM SOURCE
-35.0
-40.0
-45.0
-50.0
-55.0
-60.0
-65.0
-70.0
-75.0
-80.0
-85.0
-90.0
-95.0
-100.0

         1.0      2.0  3.0    4.0          5.0                                   SETUP 7.5%
                                                                                      FIGURE 13. NTSC COLOR BAR VECTOR SCOPE PLOT
         AVERAGE       (MHz)

         FIGURE 12. NOISE SPECTRUM (NTSC)

                                                   FIGURE 14. NTSC FCC COLOR BAR

                       27
                                HMP8170, HMP8171, HMP8172, HMP8173

Typical Performance Curves (Continued)

105.0  FIELD = 1 LINE = 47          wfm ---> 5 STEP
104.5  LUMINANCE NON LINEARITY (%)  PEAK-TO-PEAK = 2.1
104.0
103.5                                                 100.0  LINE FREQUENCY ERROR         0.00 (%)
103.0                                 99.8
102.5           99.1  99.1
102.0
101.5  97.9
101.0
100.5                                                        -0.4         -0.2            0.0       0.2     0.4
100.0
                                                                                          (%)
99.5
99.0  1ST      2ND   3RD           4TH     5TH              LINE FREQUENCY 15.734 (kHz)
98.5                                                        FIELD FREQUENCY 59.94 (Hz)
98.0
97.5
97.0
96.5
96.0
95.5
95.0

       AVERAGE                                               AVERAGE OFF

       FIGURE 15. LUMINANCE NON LINEARITY (NTSC)                          FIGURE 16. LINE FREQUENCY (NTSC)

LINE   JITTER (LINE 20 TO 250)      2nsP-P                                525 LINE NTSC
                                                                          MEAN SCH
                                                                          0.8 DEGREES

       FIGURE 17. H SYNC JITTER IN A FRAME (NTSC)                  AVERAGE
                                                                   FIGURE 18. SCH PHASE MEASUREMENT

                                                             APL = 40.0%                            SYSTEM LINE L 72
                                                                                                    ANGLE (DEG) 0.0
                                                                                                    GAIN x1.000

                                                                                                              0.000dB
                                                                                                    625 LINE PAL
                                                                                                    BURST FROM SOURCE
                                                                                                    DISPLAY +V AND -V

AVERAGE                                                      FIGURE 20. PAL COLOR BAR VECTOR SCAPE PLOT
           FIGURE 19. NOISE SPECTRUM (PAL)

                               28
                                 HMP8170, HMP8171, HMP8172, HMP8173

Typical Performance Curves (Continued)

                LINE = 72                                                           Wfm ---> COLOR BAR

                                         FIGURE 21. COLORBAR (PAL)

105.0  LINE = 72                    wfm ---> 5 STEP           LINE FREQUENCY ERROR         0.00 (%)
104.5  LUMINANCE NON LINEARITY (%)  PEAK-TO-PEAK = 1.4
104.0
103.5           99.1       99.1                        100.0
103.0                                 99.8
102.5  97.9
102.0                                                         -0.4         -0.2            0.0       0.2  0.4
101.5
101.0                                                                                      (%)
100.5
                                                              LINE FREQUENCY 15.625 (kHz)
100.0                                                         FIELD FREQUENCY 50.00 (Hz)
99.5
99.0                                                         AVERAGE OFF
98.5
98.0
97.5
97.0
96.5
96.0
95.5
95.0

       1ST      2ND        3RD      4TH  5TH

       AVERAGE

       FIGURE 22. LUMINANCE NON LINEARITY (PAL)                     FIGURE 23. LINE FREQUENCY (PAL)

                      29
                                  HMP8170, HMP8171, HMP8172, HMP8173
Typical Performance Curves (Continued)

           FIGURE 24. H SYNC JITTER IN A FRAME (PAL)                          FIGURE 25. SCH PHASE MEASUREMENT

Application Information                                        The small connection between the ground areas should be
                                                               made wide enough so that most of the encoders digital
PCB Considerations                                             inputs can be routed over or under it. It is especially
                                                               important that the CLK and CLK2 signals cross through the
A PCB board with a minimum of 4 layers is recommended,         connection.
with layers 1 and 4 (top and bottom) for signals and layers 2
and 3 for power and ground. The PCB layout should              The HMP817x should have its own power plane that is
implement the lowest possible noise on the power and           isolated from the common power plane of the board, with a
ground planes by providing excellent decoupling. PCB trace     gap between the two power planes of at least 1/8 inch. All
lengths between groups of VAA and GND pins should be as        VAA pins of the HMP817x must be connected to this isolated
short as possible.                                             power plane.

Component Placement                                            The HMP817x power plane should be connected to the
                                                               board's normal VCC power plane at a single point though a
The optimum layout places the HMP817x at the edge of the       low-resistance ferrite bead, such as a Ferroxcube
PCB and as close as possible to the video output connector.    5659065-3B, Fair-Rite 2743001111, or TDK BF45-4001. The
External components should be positioned as close as           ferrite bead provides resistance to switching currents,
possible to the appropriate pin, ideally such that traces can  improving the performance of HMP817x. A single, large
be connected point to point. Chip capacitors are               capacitor should also be used between the HMP817x power
recommended where possible, with radial lead ceramic           plane and the ground plane to control low-frequency power
capacitors the second-best choice.                             supply ripple.

Traces containing digital signals should not be routed over,
under, or adjacent to the analog output traces to minimize
crosstalk. If this is not possible, coupling can be minimized
by routing the digital signals at a 90 degree angle to the
analog signals. The analog output traces should also not
cross over or under the VCC power plane to maximize high-
frequency power supply rejection.

Power and Ground Planes

A common ground plane for all devices, including the
HMP817x, is recommended. However, placing the encoder
on an electrically connected GND peninsula reduces noise
levels. All GND pins on the HMP817x must be connected to
the ground plane. Typical power and ground planes are
shown in Figure 26.

                                     30
         HMP8170, HMP8171, HMP8172, HMP8173

         FERRITE  BULK AREA
           BEAD   CAPACITOR

VCC

                                                                815841/871x56A      LP   ANALOG
                                                                                FILTERS   CONN.

                                          VAA
                                                                                                                      PCB

                  FIGURE 26A. VCC AND VAA PLANES

GND

                                                                815841/871x56A      LP   ANALOG
                                                                                FILTERS   CONN.

                                                                                                 PCB

                  FIGURE 26B. COMMON GROUND PLANE
         FIGURE 26. EXAMPLE POWER AND GROUND PLANES

For proper operation, power supply decoupling is required. It   VAA pins exceeds 200mV. About 10% of the noise (that is
should be done using a 0.1F ceramic capacitor in parallel      less than 1MHz) on the VAA pins will couple onto the analog
with a 0.01F chip capacitor for each group of VAA pins to      outputs.
ground. These capacitors should be located as close to the
VAA and GND pins as possible, using short, wide traces.         External Reference Voltage

If a separate linear regulator is used to provide power to the  If an external reference voltage is used, its circuitry should
HMP817x power plane, the power-up sequence should be            receive power from the same plane as the HMP817x. The
designed to ensure latchup will not occur. A separate linear    external VREF must also be stable and well decoupled from
regulator is recommended if the power supply noise on the       the power plane. An example VREF circuit using a band gap
                                                                reference diode is shown in Figure 27.

     31
                           HMP8170, HMP8171, HMP8172, HMP8173

             VAA                   1.235V                      Analog Output Filters
      6.8K
                  + 4.7F                                      The various video standards specify the frequency response
ICL8069                                                        of the video signal. The HMP817x uses 2X oversampling
                                                               DACs to simplify the reconstruction filter required. Example
                                                               post filters are shown in Figure 28. The analog output filters
                                                               should be as close as possible to the HMP817x.

                           0.01F

FIGURE 27. EXTERNAL REFERENCE VOLTAGE CIRCUIT

                           1.0H                                      1.0H

                                           2.2H

                  75                                                         RL

                           82pF    330pF                       330pF 39pF    75

                                   FIGURE 28A. HIGH QUALITY FILTER

                                           2.7H

                  75                                                         RL

                                   560pF                       560pF         75

                                     FIGURE 28B. LOW COST FILTER
                           FIGURE 28. EXAMPLE POST-FILTER CIRCUITS

Evaluation Kits                                                converted/decoded to the digital domain and input to the
                                                               encoder. The board also provides a 3 megabyte video RAM
The HMP817xEVAL1 is a small (index card size) printed          for image capture and display and a BT.656 connector and
circuit board containing the encoder, voltage references and   interface.
bypassing, analog output filters, and input/output
connectors. The board allows the encoder's operation and       For simpler operation, the HMP817xEVAL1 may also be
performance to be observed and measured.                       driven by external power supplies, a BT.656 signal
                                                               generator, and a PC parallel port. The evaluation kit includes
The HMP817xEVAL1 board has a 50 pin, two row receptacle        application software to program the part using its I2C bus
which allows connection into an existing system. The           connected to the printer port. The board includes the
connector provides access to all of the encoder's digital      standard 25 pin BT.656 connector and interface.
inputs and outputs.

The HMP8156EVAL2 is the Intersil designed mother board
for the HMP817xEVAL1. The mother board is a standard
size PC add in card with an ISA bus interface and application
software. The HMP8156EVAL2 kit is a complete system
which allows demonstrating all of both encoders' operating
modes. It has analog video inputs for composite, S-video,
and component RGB signals. The analog signals are

                      32
                                    HMP8170, HMP8171, HMP8172, HMP8173

Metric Plastic Quad Flatpack Packages (MQFP/PQFP)

                                 D                                           Q64.14x14 (JEDEC MO-108BD-2 ISSUE A)
                                 D1
                                                                             64 LEAD METRIC PLASTIC QUAD FLATPACK PACKAGE
                                          -D-
                                                                             SYM-       INCHES                                        MILLIMETERS
                                                                             BOL
                                                                                     MIN      MAX                                     MIN      MAX   NOTES

                                                                             A       -        0.130                                   -        3.30  -

                                                                             A1      0.004 0.010 0.10                                          0.25  -

                                                                             A2      0.100 0.120 2.55                                          3.05  -

      -A-                                                      -B-           B       0.012 0.018 0.30                                          0.45  6

E E1                                                                         B1      0.012 0.016 0.30                                          0.40  -

                                                                             D       0.667 0.687 16.95 17.45                                         3

                                                                             D1      0.547 0.555 13.90 14.10                                         4, 5

                                                                             E       0.667 0.687 16.95 17.45                                         3

                                                                e            E1      0.547 0.555 13.90 14.10                                         4, 5

                                                                             L       0.026 0.037 0.65                                          0.95  -

                PIN 1                                                        N            64                                               64        7
     -H-
                                                                             e       0.032 BSC                                           0.80 BSC    -
0.40
0.016 MIN                                                       SEATING                                                                              Rev. 0 1/94
0o MIN                                                     A PLANE
0o-7o                                                                        NOTES:

           L                                                           0.10  1. Controlling dimension: MILLIMETER. Converted inch
                                                                      0.004      dimensions are not necessarily exact.
                                                                -C-
                       5o-16o                                                2. All dimensions and tolerances per ANSI Y14.5M-1982.
                             A2 A1  0.20       M  C  A-B S  DS               3. Dimensions D and E to be determined at seating plane -C- .
                                    0.008

                                                            B                4. Dimensions D1 and E1 to be determined at datum plane
                                                                                  -H- .

                                                            B1               5. Dimensions D1 and E1 do not include mold protrusion.
                                                                                 Allowable protrusion is 0.25mm (0.010 inch) per side.

                       5o-16o        0.13/0.17                               6. Dimension B does not include dambar protrusion. Allowable
                                    0.005/0.007                                  dambar protrusion shall be 0.08mm (0.003 inch) total.

                                     BASE METAL                              7. "N" is the number of terminal positions.
                                       WITH PLATING
                                                               0.13/0.23
                                                             0.005/0.009

All Intersil semiconductor products are manufactured, assembled and tested under ISO9000 quality systems certification.

Intersil semiconductor products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design and/or specifications at any time with-
out notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and
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