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HMP8156CN

器件型号:HMP8156CN
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厂商名称:INTERSIL [Intersil Corporation]
厂商官网:http://www.intersil.com/cda/home/
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HMP8156CN器件文档内容

                NOc1NTo-8nOR8tEaR8cC-EItNOCoTMOuErMMRTEMSeNEIcLDhNoEnDriDEcwaDFwlORSwRuE.ipPNnpLtEeoAWrrCst iEDCl.McEeonSEmtINeG/rTtNsaSct  HMP8156

September 2003                                                                                                                                           NTSC/PAL Encoder

Features                                                                                  Description

(M) NTSC and (B, D, G, H, I, M, N, CN) PAL Operation                                    The HMP8156 NTSC and PAL encoder is designed for use
                                                                                          in systems requiring the generation of high-quality NTSC
ITU-R BT.601 and Square Pixel Operation                                                 and PAL video from digital image data.

Digital Input Formats                                                                   YCbCr or RGB digital video data drive the P0-P23 inputs.
   - 4:2:2 YCbCr                                                                          Overlay inputs are processed and the data is 2x upsampled.
      - 8-Bit or 16-Bit                                                                   The Y data is optionally lowpass filtered to 5MHz and drives
   - 4:4:4 RGB                                                                            the Y analog output. Cb and Cr are each lowpass filtered to
      - 16-Bit (5, 6, 5) or 24-Bit (8, 8, 8)                                              1.3MHz, quadrature modulated, and summed. The result
      - Linear or Gamma-Corrected                                                         drives the C analog output. The digital Y and C data are also
   - 8-Bit Parallel ITU-R BT.656                                                          added together and drive the two composite analog outputs.
   - Seven Overlay Colors
                                                                                          The YCbCr data may also be converted to RGB data to drive
Analog Output Formats                                                                   the DACs, allowing support for the European SCART con-
   - Y/C + Two Composite                                                                  nector.
   - RGB + Composite (SCART)
                                                                                          The DACs can drive doubly-terminated (37.5) lines, and
Flexible Video Timing Control                                                           run at a 2x oversampling rate to simplify the analog output
   - Timing Master or Slave                                                               filter requirements.
   - Selectable Polarity on Each Control Signal
   - Programmable Blank Output Timing                                                     Table of Contents                                  Page
   - Field Output
                                                                                          Functional Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . 2
Closed Caption Encoding for NTSC and PAL
                                                                                          Functional Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2x Upscaling of SIF Video
                                                                                          Pixel Data Input Formats . . . . . . . . . . . . . . . . . . . . . . . . . 3
Four 2x Oversampling, 10-Bit DACs
I2C Interface                                                                           Input Processing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

Verilog Models Available                                                                Pixel Input and Control Signal Timing . . . . . . . . . . . . . . . 5

                                                                                          Video Timing Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

                                                                                          Video Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

Applications                                                                              Analog Outputs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Multimedia PCs                                                                          Host Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Video Conferencing
Video Editing                                                                           Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
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                                                                                          Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
   - NTSC/PAL Encoders: HMP8170
   - NTSC/PAL Decoders: HMP8117                                                           Applications Information . . . . . . . . . . . . . . . . . . . . . . . . . . 30

Ordering Information                                                                      Evaluation Kits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

                               TEMP.                                         PKG. NO.
PART NUMBER RANGE (oC) PACKAGE

HMP8156CN       0 to 70 64 PQFP                                Q64.14x14

HMP8156EVAL1 Daughter Card Evaluation Platform (Note)

HMP8156EVAL2 Frame Grabber Evaluation Platform (Note)

NOTE: Described in the Applications Section

CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.                                       FN4269.4

1-888-INTERSIL or 321-724-7143 | Intersil (and design) is a registered trademark of Intersil Americas Inc.

Copyright Intersil Americas Inc. 2003. All Rights Reserved.                          1

All other trademarks mentioned are the property of their respective owners.
Functional Block Diagram

P0 - P23

                             Y/Cb/Cr       OVERLAY
                                 4:4:4  PROCESSING

            OPTIONAL      (2:2:2 SIF)
              GAMMA

          CORRECTION

              COLOR
               SPACE
          CONVERSION

              4:2:2 TO                   OPTIONAL                         CLOSED    INTERNAL
          4:4:4 SAMPLE                         2X                      CAPTIONING      1.225V
          CONVERSION                                                   PROCESSING
                                        UPSCALING                                  REFERENCE
                                        (SIF MODE)
                                                                                             DAC
                                                                                                                                                                                        HMP8156SA(OPTIONAL)VREF
    SCL                                                     LP FILTER                        DAC  FS
2  SDA                                                                                            ADJUST
RESET                                                  Y    LP FILTER                        DAC
              HOST                            2X    Cb/Cr                                         Y/G
          INTERFACE                                                                          DAC
                                        UPSAMPLE                                                  NTSC/
                                            4:4:4                                                 PAL 1
                                              TO
                                            8:8:8                                                 NTSC/
                                                                                                  PAL 2/
HSYNC       VIDEO                                             CHROMA                              R
VSYNC       TIMING                                         MODULATION
BLANK     CONTROL                                                                                 C/B

    CLK
  CLK2

                          FIELD
                        HMP8156

Functional Operation                                                input format selected in the input format register. The defini-
                                                                    tion for each mode is shown in Table 2.
The HMP8156 is a fully integrated digital encoder. It accepts
digital video input data and generates four analog video out-       YCbCr Pixel Data
put signals. The input data format is selectable and includes
YCbCr, RGB, and overlay data. The outputs are config-               The HMP8156 accepts 4:2:2 sampled YCbCr input data.
urable to be either two composite video signals and Y/C (S-         The luminance and color difference signals are each 8 bits,
Video) or one composite and component RGB video.                    scaled 0 to 255. Values outside their nominal ranges (16-
                                                                    235 for Y and 16-240 for Cb and Cr) are processed normally.
The HMP8156 accepts pixel data in one of several formats            The color difference signals are time multiplexed into one 8-
and transforms it into 4:4:4 sampled luminance and chromi-          bit bus beginning with a Cb sample. The Y and CbCr busses
nance (YCbCr) data. If enabled, the encoder also mixes              may be input in parallel (16-bit mode) or may be time multi-
overlay data with the input data. The encoder then interpo-         plexed and input as a single bus (8-bit mode). The single
lates the YCbCr data to twice the pixel rate and low pass fil-      bus may also contain SAV and EAV video timing reference
ters it to match the bandwidth of the video output format. If       codes (ITU-R BT.656 mode).
enabled, the encoder also adds Closed Captioning informa-
tion to the Y data. At the same time, the encoder modulates         RGB Data
the chrominance data with a digitally synthesized subcarrier.
Finally, the encoder outputs the luminance, chrominance,            The HMP8156 accepts 4:4:4 sampled RGB component
and their sum as analog signals using 10-bit D/A converters.        video input data. The color signals may be (8,8,8) for 24-bit
                                                                    mode or (5,6,5) for 16-bit mode. In 24-bit mode, they are
The HMP8156 provides operating modes to support all ver-            scaled 0 to 255, black to white. In 16-bit mode, the encoder
sions of the NTSC and PAL standards and accepts full and            left shifts the input so that it has the same scale as 24-bit
SIF size input data with rectangular (ITU-R BT.601) and             input. The RGB data may be linear or gamma corrected; if
square pixel ratios. It operates from a single clock at twice       enabled, the encoder will gamma correct the input data.
the pixel clock rate determined by the operating mode.
                                                                    Overlay Data
The HMP8156's video timing control is flexible. It may oper-
ate as the master generating the system's video timing con-         The HMP8156 accepts 5 bits of pixel overlay input data and
trol signals or it may accept external timing controls. The         combines it with the input pixel data. The data specifies an
polarity of the timing controls and the number of active pixels     overlay color and the fractions of the new and original colors
and lines are programmable.                                         to be summed.

Pixel Data Input Formats                                            Blue Screen Generation

The HMP8156 accepts pixel data via the P0-P23 input pins.           In blue screen mode, the HMP8156 ignores the pixel input
The definition of each pixel input pin is determined by the         data and generates a solid, blue screen. The overlay inputs
                                                                    may be used to place information over the blue screen.

Input Processing                                                    pixel basis. The overlay color palette is shown in Table 1.

COLOR SPACE CONVERSION                                              TABLE 1. OVERLAY COLOR PALETTE

For linear RGB input formats, the encoder applies gamma-            OL2-OL0     COLOR
correction using a selectable gamma value of 1/2.2 or 1/2.8.
The gamma-corrected RGB data from either the correction                000     Pixel Data
function in linear mode or the input port otherwise is con-            001     75% Blue
verted to 4:4:4 sampled YCbCr data.                                    010      75% Red
                                                                       011   75% Magenta
For the YCbCr input formats, the encoder converts the 4:2:2            100    75% Green
sampled data to 4:4:4 sampled data. The conversion is done             101     75% Cyan
by 2x upsampling the Cb and Cr data. The upsampling func-              110    75% Yellow
tion uses linear interpolation.                                        111    100% White

OVERLAY PROCESSING                                                  Note that overlay capability is not available when the 24-bit
                                                                    RGB input format is used.

The HMP8156 accepts overlay data via the OL0-OL2, M0,               The encoder provides 4 methods for mixing the overlay data
and M1 pins. Overlay mixing is done using the 4:4:4 YCbCr           with the pixel data: disabled, external mixing, internal mixing
pixel data from the color space converter. The YCbCr data           and no mixing. The method used is selected in the input for-
following overlay processing is used as input data by the           mat control register.
video processing functions.
                                                                    Overlay Mixing: Disabled
The OL0-OL2 inputs select the color to be mixed with the
pixel data. Overlay colors 1-7 are standard color bar colors.       When overlay mixing is disabled, the OL0-OL2, M0, and M1
Overlay color 0 is special and disables mixing on a pixel by        inputs are ignored and the pixel data is not changed.

                                                                 3
                                              HMP8156

                          TABLE 2. PIXEL DATA INPUT FORMATS

PIN       16-BIT          8-BIT                                BT.656    BLUE   16-BIT     24-BIT
NAME        4:2:2          4:2:2                                        SCREEN    RGB        RGB
          YCBCR           YCBCR                                                  (5, 6, 5)
  P0                                                                                          B0
  P1      Cb0, Cr0                            Ignored                               B0        B1
  P2      Cb1, Cr1                                                                  B1        B2
  P3      Cb2, Cr2        Y0, Cb0, Cr0            YCbCr Data,           Ignored     B2        B3
  P4      Cb3, Cr3        Y1, Cb1, Cr1           SAV and EAV                        B3        B4
  P5      Cb4, Cr4        Y2, Cb2, Cr2                                              B4        B5
  P6      Cb5, Cr5        Y3, Cb3, Cr3             Sequences                        G0        B6
  P7      Cb6, Cr6        Y4, Cb4, Cr4                                              G1        B7
          Cb7, Cr7        Y5, Cb5, Cr5        OL0                                   G2
  P8                      Y6, Cb6, Cr6        OL1                                             G0
  P9          Y0          Y7, Cb7, Cr7        OL2                                   G3        G1
P10          Y1                              M0                                    G4        G2
P11          Y2                              M1                                    G5        G3
P12          Y3                                                                    R0        G4
P13          Y4                                -                                   R1        G5
P14          Y5                                -                                   R2        G6
P15          Y6                                -                                   R3        G7
              Y7                                                                    R4
P16                                                                                          R0
P17                                                                                          R1
P18                                                                                          R2
P19                                                                                          R3
P20                                                                                          R4
P21                                                                                          R5
P22                                                                                          R6
P23                                                                                          R7

Overlay Mixing: External                                           before the selection of the overlay color (OL2-OL1!= 000).
                                                                   The first pixel output before the overlay uses 12.5% overlay
When external overlay mixing is selected, mixing of overlay        color plus 87.5% pixel color. The next output is aligned with
data and pixel data is controlled by the M1 and M0 inputs.         the selection of the overlay color and uses 87.5% overlay
M1 and M0 indicate the mixing level between the pixel inputs       color plus 12.5% pixel color. Additional outputs use 100%
and the overlay inputs, on a pixel-by-pixel basis. M1 and M0       overlay color.
are ignored if OL2-OL0 = 000. Otherwise, they select the
percentage of each color to sum as shown in Table 3.               When going from overlay to pixel data, mixing starts one
                                                                   pixel before the selection of the pixel color (OL2-OL0 = 000).
          TABLE 3. OVERLAY MIXING FACTORS                          The last pixel output of the overlay uses 87.5% overlay color
                                                                   plus 12.5% pixel color. The next output uses 12.5% overlay
M1, M0    % OVERLAY       % PIXEL                                  color plus 87.5% pixel color. Additional outputs use 100%
             COLOR        COLOR                                    pixel color.

      00            0             100                              When going from one overlay color to another, mixing starts
                                                                   one pixel before the selection of the new overlay color, and
      01            12.5          87.5                             uses 12.5% new overlay color plus 87.5% old overlay color.
                                                                   The next output is aligned with the selection of the new over-
      10            87.5          12.5                             lay color and uses 87.5% new overlay color plus 12.5% old
                                                                   overlay color. Additional outputs use 100% new overlay
      11            100                    0                       color.

In external mixing mode, there is no minimum number of pix-        Overlay Mixing: No Mixing
els an overlay color or pixel color must be selected. The mix-
ing level may also vary at any rate.                               With no overlay mixing selected, whenever the OL0-OL2
                                                                   inputs are non-zero, the overlay color is displayed. The M0
Overlay Mixing: Internal                                           and M1 inputs are ignored, and no internal mixing is done.
                                                                   Essentially, this is a hard switch between overlay and pixel
Mixing of overlay and pixel data may also be controlled inter-     data. In this mode, there is no minimum number of pixels an
nally, and the M1 and M0 input pins are ignored. A transition      overlay color or pixel color must be selected.
from pixel data to overlays, from overlays to pixel data, or
between different overlay colors triggers the mixing function.     2X Upscaling
An overlay color must be selected for a minimum of three
pixels for proper overlay operation in this mode. Internal
overlay mixing should not be used with the BT.656 input for-
mat.

When going from pixel to overlay data, mixing starts one pixel

                                                                4
                                                      HMP8156

Following overlay processing, 2X upscaling may optionally            frame of SIF size input has about the same number of lines
be applied to the pixel data. In this mode, the HMP8156              as a field of full size input. After 2X upscaling, the input is
accepts SIF resolution video at 50 or 59.94 frames per sec-          4:4:4 YCbCr data ready for video processing.
ond and generates standard interlaced video at 262.5 lines
per field (240 active) at 59.94 fields per second for (M,            Pixel Input and Control Signal Timing
NSM) NTSC and (M) PAL, and 312.5 lines per field (288
active) at 50 fields per second for (B, D, G, H, I, N, CN) PAL.      The pixel input timing and the video control signal input/out-
This mode of operation allows SIF video to be upscaled to            put timing of the HMP8156 depend on the part's operating
full resolution and recorded on a VCR or displayed on a TV.          mode. The periods when the encoder samples its inputs and
                                                                     generates its outputs are summarized in Table 5.
The input pixel data rate is reduced by half when 2X upscal-
ing is enabled. The color space conversion generates, and            Figures 1-9 show the timing of CLK, CLK2, BLANK, and the
the overlay mixer uses, 2:2:2 YCbCr data instead of 4:4:4            pixel and overlay input data with respect to each other.
data. For rectangular pixel NTSC and PAL video, the input            BLANK may be an input or an output; the figures show both.
rate is 6.75MHz during the active portion of each line instead       When it is an input, BLANK must arrive coincident with the
of 13.5MHz. Example SIF input resolutions and resulting              pixel and overlay input data; all are sampled at the same
output resolutions are shown in Table 4.                             time.

TABLE 4. TYPICAL RESOLUTIONS FOR 2X UPSCALING                        When BLANK is an output, its timing with respect to the pixel

INPUT ACTIVE                          OUTPUT ACTIVE                  and overlay inputs depends on the blank timing select bit in
RESOLUTION                              RESOLUTION                   the timing_I/O_1 register. If the bit is cleared, the HMP8156
                                                                     deasserts BLANK one CLK cycle before it samples the pixel
   352 x 240                               704 x 480                 and overlay inputs. As shown in the timing figures, the
   352 x 288                               704 x 576                 encoder samples the inputs 1-7 CLK2 periods after negating
   320 x 240                               640 x 480                 BLANK, depending on the operating mode.
   384 x 288                               768 x 576

The HMP8156 performs horizontal 2X upscaling by linear               If the bit is set, the encoder deasserts BLANK during the
interpolation. The vertical scaling is done by line duplication.     same CLK cycle in which it samples the input data. In effect,
For typical line duplication, the same frame of SIF pixel input      the input data must arrive one CLK cycle earlier than when
data is used for both the odd and even fields. Note that a           the bit is cleared. This mode is not shown in the figures.

                                      TABLE 5. PIXEL INPUT AND CONTROL SIGNAL I/O TIMING

               2X UPSCALING  INPUT PORT SAMPLING                     VIDEO TIMING CONTROL (NOTE)  CLK FREQUENCY

INPUT FORMAT                 PIXEL DATA OVERLAY DATA INPUT SAMPLE OUTPUT ON                       INPUT   OUTPUT

8-Bit YCbCr    Off Every rising edge Same edge that Every rising edge Any rising edge of Ignored          One-half
                                                                                                          CLK2
                             of CLK2     latches Y                   of CLK2  CLK2

               On Rising edge of Same edge that Rising edge of Rising edge of                     One-half CLK2

                             CLK2 when CLK latches Y data CLK2 when CLK CLK2 when CLK

                             is low.                                 is low.  is high.

16-Bit YCbCr,  Off Rising edge of CLK2 when CLK is low                        Rising edge of       One-half CLK2
16-Bit RGB,   On 2nd rising edge of CLK2 when CLK is low                     CLK2 when CLK       One-fourth CLK2
                                                                              is high.
       or
24-Bit RGB                                                                   Either rising
                                                                              CLK2 edge when
                                                                              CLK is high

BT.656         Off Every rising edge Same edge that Not Allowed               Any rising edge of Ignored  One-half
                                                                              CLK2                        CLK2
                             of CLK2     latches Y

               On                                                             Not Available

NOTE: Video timing control signals include HSYNC, VSYNC, BLANK and FIELD. The sync and blanking I/O directions are independent;
           FIELD is always an output.

8-Bit YCbCr Format without 2X Upscaling                              enabled, the data is latched on each rising edge of CLK2.

When 8-bit YCbCr format is selected and 2X upscaling is not          The pixel data must be [Cb Y Cr Y' Cb Y Cr Y'. . . ], with the
                                                                     first active data each scan line being Cb data. Overlay data

                                                                  5
                               HMP8156

is latched when the Y input data is latched. The pixel and          the rising edge of CLK2 while CLK is low. The pixel data
overlay input timing is shown in Figure 1.                          must be [Cb Y Cr Y' Cb Y Cr Y'. . . ], with the first active data
                                                                    each scan line being Cb data. Overlay data is latched on the
As inputs, BLANK, HSYNC, and VSYNC are latched on                   rising edge of CLK2 that latches Y pixel input data. The pixel
each rising edge of CLK2. As outputs, BLANK, HSYNC, and             and overlay input timing is shown in Figure 2.
VSYNC are output following the rising edge of CLK2. If the
CLK pin is configured as an input, it is ignored. If configured     As inputs, BLANK, HSYNC, and VSYNC are latched on the
as an output, it is one-half the CLK2 frequency                     rising edge of CLK2 while CLK is low. As outputs, HSYNC,
                                                                    VSYNC, and BLANK are output following the rising edge of
8-Bit YCbCr Format with 2X Upscaling                                CLK2 while CLK is high. In this mode of operation, CLK is
                                                                    one-half the CLK2 frequency.
When 8-bit YCbCr format is selected, the data is latched on

CLK2

    P8-P15  Cb 0           Y0  Cr 0                                 Y1  Cb 2           Y2             YN
                                                                                           PIXEL N
OL0-OL2,          PIXEL 0            PIXEL 1                                  PIXEL 2
    M1, M0
   BLANK    FIGURE 1. PIXEL AND OVERLAY INPUT TIMING - 8-BIT YCBCR WITHOUT 2X UPSCALING
   (INPUT)
   BLANK

(OUTPUT)

     CLK2

CLK

P8-P15      Cb 0           Y0  Cr 0                                 Y1  Cb 2           Y2  YN

OL0-OL2,          PIXEL 0            PIXEL 1                                  PIXEL 2      PIXEL N
    M1, M0

   BLANK
   (INPUT)

   BLANK
(OUTPUT)

            FIGURE 2. PIXEL AND OVERLAY INPUT TIMING - 8-BIT YCBCR WITH 2X UPSCALING

16-Bit YCbCr, 16-Bit RGB, 24-Bit RGB Formats without                CLK2 while CLK is high. In these modes of operation, CLK is
2X Upscaling                                                        one-half the CLK2 frequency.

When 16-bit YCbCr, 16-bit RGB data, or 24-bit RGB format            16-Bit YCbCr, 16-Bit RGB, 24-Bit RGB Formats with 2X
is selected without 2X upscaling, the pixel data is latched on      Upscaling
the rising edge of CLK2 while CLK is low. Overlay data is
also latched on the rising edge of CLK2 while CLK is low.           When 16-bit YCbCr, 16-bit RGB data, or 24-bit RGB format
The pixel and overlay input timing is shown in Figures 3 - 5.       is selected and 2X upscaling is enabled, data is latched on
                                                                    the rising edge of CLK2 while CLK is low. Overlay data is
As inputs, BLANK, HSYNC, and VSYNC are latched on the               latched on the rising edge of CLK2 while CLK is low. The
rising edge of CLK2 while CLK is low. As outputs, HSYNC,            pixel and overlay input timing is shown in Figures 6-8
VSYNC, and BLANK are output following the rising edge of

                                                                 6
                                                       HMP8156

As inputs, BLANK, HSYNC, and VSYNC are latched on the CLK2 while CLK is high. CLK is one-fourth the CLK2 fre-
rising edge of CLK2 while CLK is low. As outputs, HSYNC, quency.
VSYNC, and BLANK are output following the rising edge of

    CLK2     Y0     Y1     Y2        Y3    Y4     Y5           YN
                                                              Cr N-1
        CLK  Cb 0   Cr 0   Cb 2      Cr 2  Cb 4   Cr 4        PIXEL N

    P8-P15   PIXEL 0 PIXEL 1 PIXEL 2 PIXEL 3 PIXEL 4 PIXEL 5

      P0-P7  FIGURE 3. PIXEL AND OVERLAY INPUT TIMING 6-BIT YCBCR WITHOUT 2X UPSCALING
OL0-OL2,
             RGB 0  RGB 1  RGB 2  RGB 3    RGB 4  RGB 5       RGB N
    M1, M0                                                    PIXEL N
   BLANK     PIXEL 0 PIXEL 1 PIXEL 2 PIXEL 3 PIXEL 4 PIXEL 5
   (INPUT)
   BLANK
(OUTPUT)

       CLK2

        CLK

     P0-P15

OL0-OL2,
     M1, M0
    BLANK
    (INPUT)
    BLANK

(OUTPUT)

             FIGURE 4. PIXEL AND OVERLAY INPUT TIMING - 16-BIT RGB WITHOUT 2X UPSCALING

                                  7
                              HMP8156

      CLK2    RGB 0  RGB 1    RGB 2  RGB 3    RGB 4  RGB 5  RGB N

        CLK   FIGURE 5. PIXEL AND OVERLAY INPUT TIMING - 24-BIT RGB WITHOUT 2X UPSCALING

    P0-P24              Y0             Y1                     YN
   BLANK              Cb 0             Cr 0                 Cr N-1
   (INPUT)           PIXEL 0         PIXEL 1                PIXEL N
   BLANK
(OUTPUT)

       CLK2

         CLK

     P8-P15

      P0-P7
OL0-OL2,

     M1, M0
    BLANK
    (INPUT)
    BLANK
(OUTPUT)

              FIGURE 6. PIXEL AND OVERLAY INPUT TIMING - 16-BIT YCBCR WITH 2X UPSAMPLING

                                     8
                                           HMP8156

      CLK2                 RGB 0           RGB 1                                            RGB N
                           PIXEL 0         PIXEL 1                                          PIXEL N
        CLK

    P0-P15

OL0-OL2,
    M1, M0
   BLANK
   (INPUT)
   BLANK

(OUTPUT)

             FIGURE 7. PIXEL AND OVERLAY INPUT TIMING - 16-BIT RGB WITH 2X UPSAMPLING

CLK2

CLK

    P0-P24                 RGB 0                               RGB 1                        RGB N

   BLANK
   (INPUT)

   BLANK
(OUTPUT)

             FIGURE 8. PIXEL AND OVERLAY INPUT TIMING - 24-BIT RGB WITH 2X UPSAMPLING

CLK2

P8-P15 Cb 2 Y 2  Cr 2  Y3  Cb 4     Y4                                "FF" "00" "00" "XY" "10" "80" "10"

OL0-OL2,         PIXEL 0          PIXEL 1                             PIXEL N-2  PIXEL N-1  PIXEL N
   M1, M0

   BLANK
(OUTPUT)

                       FIGURE 9. PIXEL AND OVERLAY INPUT TIMING - BT.656

8-Bit Parallel ITU-R BT.656 Format                                HSYNC and VSYNC are output following the rising edge of
                                                                  CLK2. If the CLK pin is configured as an input, it is ignored. If
When ITU-R BT.656 format is selected, data is latched on          configured as an output, it is one-half the CLK2 frequency.
each rising edge of CLK2. Overlay data is latched when the
Y input data is latched. However, the overlay data must           Square pixel operation, overlay processing with internal mix-
arrive three pixels after its corresponding Y data. The pixel     ing, and SIF mode 2X upsampling are not supported for the
and overlay input timing is shown in Figure 9.                    BT.656 input format. Also, the HSYNC, VSYNC, and BLANK
                                                                  signals must be configured as outputs.
As inputs, the BLANK, HSYNC, and VSYNC pins are
ignored since all timing is derived from the EAV and SAV
sequences within the data stream. As outputs, BLANK,

                                                               9
                                         HMP8156

Video Timing Control                                                   HSYNC
                                                                       VSYNC
The pixel and overlay data must be presented to the
HMP8156 at 50 or 59.94 fields per second (interlaced). The
video timing is controlled by the BLANK, HSYNC, VSYNC,
FIELD, and CLK2 pins.

HSYNC, VSYNC, and FIELD Timing                                             FIELD

The leading edge of HSYNC indicates the beginning of a                               FIGURE 10A. BEGINNING AN ODD FIELD
horizontal sync interval. If HSYNC is an output, it is asserted
for about 4.7 s. If HSYNC is an input, it must be active for at          HSYNC
least two CLK2 periods. The width of the horizontal compos-               VSYNC
ite sync tip is determined from the video standard and does
not depend on the width of HSYNC.                                           FIELD

The leading edge of VSYNC indicates the beginning of a                               FIGURE 10B. BEGINNING AN EVEN FIELD
vertical sync interval. If VSYNC is an output, it is asserted for      FIGURE 10. HSYNC, VSYNC, AND FIELD TIMING FOR
3 scan lines in (M, NSM) NTSC and (M, N) PAL modes or
2.5 scan lines in (B, D, G, H, I, CN) PAL modes. If VSYNC is                            (M, NSM) NTSC AND (M, N) PAL
an input, it must be asserted for at least two CLK2 periods.
                                                                        HSYNC
When HSYNC and VSYNC are configured as outputs, their                   VSYNC
leading edges will occur simultaneously at the start of an odd
field. At the start of an even field, the leading edge of                  FIELD
VSYNC occurs in the middle of the line.
                                                                                     FIGURE 11A. BEGINNING AN ODD FIELD
When HSYNC and VSYNC are configured as inputs, if the
leading edge of HSYNC occurs within 127 CLK2 cycles of                   HSYNC
the leading edge of VSYNC, the encoder assumes it is at the               VSYNC
start of an odd field. Otherwise, it assumes it is processing
an even field.                                                              FIELD

The FIELD signal is always an output and changes state
near each leading edge of VSYNC. The delay between the
syncs and FIELD depends on the encoder's operating mode
as summarized in Table 6. In modes in which the encoder
uses CLK to gate its inputs and outputs, the FIELD signal
may be delayed 0-12 additional CLK2 periods.

Figure 10 illustrates the HSYNC, VSYNC, and FIELD gen-
eral timing for (M, NSM) NTSC and (M, N) PAL. Figure 11
illustrates the general timing for (B, D, G, H, I, CN) PAL. In
the figures, all the signals are shown active low (their reset
state), and FIELD is low during odd fields.

                     TABLE 6. FIELD OUTPUT TIMING

OPERATING MODE                                                                       FIGURE 11B. BEGINNING AN EVEN FIELD

SYNC I/O BLANK I/O CLK2   COMMENTS                                    FIGURE 11. HSYNC, VSYNC, AND FIELD TIMING FOR
DIRECTION DIRECTION DELAY                                                               (B, D, G, H, I, CN) PAL

Input  Input    148 FIELD lags VSYNC switch-
                          ing from odd to even.
                          FIELD lags the earlier of
                          VSYNC and HSYNC when
                          syncs are aligned when
                          switching from even to odd.

Input  Output   138 FIELD lags VSYNC.

Output Don't Care 32 FIELD leads VSYNC.

                                                                   10
                           HMP8156

BLANK Timing                                                          The zero count for horizontal blanking is 32 CLK2 cycles
                                                                      before the 50% point of the composite sync. From this zero
The encoder uses the HSYNC, VSYNC, FIELD signals to                   point, the HMP8156 counts every other CLK2 cycle. When
generate a standard composite video waveform with no                  the count reaches the value in the start_h_blank register, the
active video. The signal includes only sync tips, color burst,        encoder negates BLANK. When the count reaches the value
and optionally, a 7.5 IRE blanking setup. Based on the                in the end_h_blank register, BLANK is asserted. There may
BLANK signal, the encoder adds the pixel and overlay input            be an additional 0-7 CLK2 delays in modes which use CLK.
data to the video waveform.
                                                                      The data pipeline delay through the HMP8156 is 26 CLK2
The encoder ignores the pixel and overlay input data when             cycles. In operating modes which use CLK to gate the inputs
BLANK is asserted. Instead of the input data, the encoder             into the encoder, the delay may be an additional 0-7 CLK2
generates the blanking level. The encoder also ignores the            cycles. The delay from BLANK to the start or end of active
pixel and overlay inputs when generating closed captioning            video is an additional one-half CLK cycle when the blank tim-
data on a specific line, even if BLANK is negated.                    ing select bit is cleared. The active video may also appear to
                                                                      end early or start late since the HMP8156 controls the blank-
There must be an even number of active and total pixels per           ing edge rates.
line. In the 8-bit YCbCr modes, the number of active and
total pixels per line must be a multiple of four. Note that if        The delay from the active edge of HSYNC to the 50% point
BLANK is an output, half-line blanking on the output video            of the composite sync is 4-39 CLK2 cycles depending on the
cannot be done.                                                       HMP8156 operating mode. The delay is shortest when the
                                                                      encoder is the timing master; it is longest when in slave
The HMP8156 never adds a 7.5 IRE blanking setup during                mode.
the active line time on scan lines 1-21 and 263-284 for (M,
NSM) NTSC, scan lines 523-18 and 260-281 for (M) PAL,                 CLK2 Input
and scan lines 623-22 and 311-335 for (N) PAL, allowing the
generation of video test signals, timecode, and other infor-          The CLK2 input clocks all of the HMP8156, including its
mation by controlling the pixel inputs appropriately.                 video timing counters. For proper operation, all of the
                                                                      HMP8156 inputs must be synchronous with CLK2. The fre-
The relative timing of BLANK, HSYNC, and the output video             quency of CLK2 depends on the device's operating mode
depends on the blanking and sync I/O directions. The typical          and the total number of pixels per line. The standard clock
timing relation is shown in Figure 12. The delays which vary          frequencies are shown in Table 7.
with operating mode are indicated. The width of the compos-
ite sync tip and the location and duration of the color burst         Note that the color subcarrier is derived from the CLK2 input.
are fixed based on the video format.                                  Any jitter on CLK2 will be transferred to the color subcarrier,
                                                                      resulting in color changes. Just 400ps of jitter on CLK2
  COMPOSITE                                                           causes up to a 1o color subcarrier phase shift. Thus, CLK2
   VIDEO OUT                                                          should be derived from a stable clock source, such as a
                                                                      crystal. The use of a PLL to generate CLK2 is not recom-
         HSYNC                                                        mended.

    BLANK   START H BLANK
             SYNC DELAY
DATA PIPE
     DELAY

   FIGURE 12. HSYNC, BLANK, AND OUTPUT VIDEO TIMING

When BLANK is an output, the encoder asserts it during the
inactive portions of active scan lines and for all of each inac-
tive scan line. The inactive scan lines blanked each field are
determined by the start_v_blank and end_v_blank registers.
The inactive portion of active scan lines is determined by the
start_h_blank and end_h_blank registers.

                                                                  11
                                           HMP8156

                          TABLE 7. TYPICAL VIDEO TIMING PARAMETERS

                     PIXELS PER LINE HBLANK REGISTER VALUES                                        VBLANK REGISTER VALUES

VIDEO STANDARD       TOTAL ACTIVE          START                                        END        START               END            CLK2
                                                                                                                                      (MHZ)
FULL INPUT RESOLUTION, RECTANGULAR PIXELS
                                                                                                                                       27.0
(M, NSM) NTSC       858  720             842 (0x34a)                 122 (0x7a)                   259 (0x103)         19 (0x13)       27.0
(B, D, G, H, I) PAL                                                                                                                    27.0
                     864  720             853 (0x355)                 133 (0x85)                   310 (0x136)         22 (0x16)       27.0
      (M) PAL                                                                                                                          27.0
       (N) PAL       858  720             842 (0x34a)                 122 (0x7a)                   259 (0x103)         19 (0x13)
     (CN) PAL                                                                                                                         24.54
                     864  720             853 (0x355)                 133 (0x85)                   309 (0x135)         21 (0x15)       29.5
                                                                                                                                      24.54
                     864  720             853 (0x355)                 133 (0x85)                   310 (0x136)         22 (0x16)       29.5
                                                                                                                                       29.5
FULL INPUT RESOLUTION, SQUARE PIXELS
                                                                                                                                       27.0
(M, NSM) NTSC       780  640             758 (0x2f6)                 118 (0x76)                   259 (0x103)         19 (0x13)       27.0
(B, D, G, H, I) PAL                                                                                                                    27.0
                     944  768             923 (0x39b)                 155 (0x9b)                   310 (0x136)         22 (0x16)       27.0
      (M) PAL                                                                                                                          27.0
       (N) PAL       780  640             758 (0x2f6)                 118 (0x76)                   259 (0x103)         19 (0x13)
                                                                                                                                      24.54
     (CN) PAL        944  784             923 (0x39b)                 155 (0x9b)                   309 (0x135)         21 (0x15)       29.5
                                                                                                                                      24.54
                     944  768             923 (0x39b)                 155 (0x9b)                   310 (0x136)         22 (0x16)       29.5
                                                                                                                                       29.5
SIF INPUT RESOLUTION, RECTANGULAR PIXELS

(M, NSM) NTSC       429  352             834 (0x342)                 130 (0x82)                   259 (0x103)         19 (0x13)
(B, D, G, H, I) PAL
                     432  352             845 (0x34d)                 141 (0x8d)                   310 (0x136)         22 (0x16)
      (M) PAL
       (N) PAL       429  352             842 (0x34a)                 122 (0x7a)                   259 (0x103)         19 (0x13)
     (CN) PAL
                     432  352             853 (0x355)                 133 (0x85)                   309 (0x135)         21 (0x15)

                     432  352             853 (0x355)                 133 (0x85)                   310 (0x136)         22 (0x16)

SIF INPUT RESOLUTION, SQUARE PIXELS

(M, NSM) NTSC       390  320             758 (0x2f6)                 118 (0x76)                   259 (0x103)         19 (0x13)
(B, D, G, H, I) PAL
                     472  384             923 (0x39b)                 155 (0x9b)                   310 (0x136)         22 (0x16)
      (M) PAL
       (N) PAL       390  320             758 (0x2f6)                 118 (0x76)                   259 (0x103)         19 (0x13)
     (CN) PAL
                     472  392             923 (0x39b)                 155 (0x9b)                   309 (0x135)         21 (0x15)

                     472  384             923 (0x39b)                 155 (0x9b)                   310 (0x136)         22 (0x16)

Video Processing                                                   .

                                                                                        0

Upsampling                                                                              -10 PAL SQUARE PIXEL
                                                                                                CLK2 = 29.50MHz
Video processing begins with the 4:4:4 sampled YCbCr data
from the input processor. After overlay mixing and optional           ATTENUATION (dB)  -20     NTSC OR PAL
2X upscaling, the HMP8156 upsamples the 4:4:4 data to                                           RECTANGULAR PIXEL
generate 8:8:8 data. The encoder uses linear interpolation
for the upsampling.                                                                             CLK2 = 27.00MHz

Filtering                                                                               -30
                                                                                                 NTSC SQUARE PIXEL
If enabled, the HMP8156 lowpass filters the Y data to                                            CLK2 = 24.54MHz
5.0MHz. Lowpass filtering Y removes any aliasing artifacts
due to the upsampling process, and simplifies the analog                                -40
output filters. The Y 5.0MHz lowpass filter response is
shown in Figure 13. At this point, the HMP8156 also scales                              -50
the Y data to generate the proper output levels for the vari-
ous video standards                                                                     -60

The HMP8156 lowpass filters the Cb and Cr data to 1.3MHz                                     0  2  4             6  8  10         12  14
prior to modulation. The lowpass filtering removes any alias-
ing artifacts due to the upsampling process (simplifying the                                                     FREQUENCY (MHz)
analog output filters) and also properly bandwidth-limits Cb
and Cr prior to modulation. The chrominance filtering is not                                          FIGURE 13A. FULL SPECTRUM
optional like luminance filtering. The Cb and Cr 1.3MHz low-                                 FIGURE 13. Y LOWPASS FILTER RESPONSE
pass filter response is shown in Figure 14.

                                                               12
                                                                                HMP8156

.                                                                                                      Chrominance Modulation

           0                                                                                           The HMP8156 uses a numerically controlled oscillator (NCO)
                                                                                                       clocked by CLK2 and a sine look up ROM to generate the
ATTENTUATION (dB)  -0.5                                                                                color subcarrier. The subcarrier from the ROM is pre-scaled to
                                                                                                       generate the proper levels for the various video standards.
                                             PAL SQUARE PIXEL                                          Prescaling outside the CbCr data path minimizes color pro-
                                             CLK2 = 29.50MHz                                           cessing artifacts. The HMP8156 modulates the filtered 8:8:8
                   -1.0                                                                                chrominance data with the synthesized subcarrier.

                                  NTSC OR PAL                                                          Subcarrier Phase

                   -1.5           RECTANGULAR PIXEL                                                    The SCH phase is 0o after reset but then changes monotoni-
                                                                                                       cally over time due to residue in the NCO. In an ideal sys-
                                  CLK2 = 27.00MHz                                                      tem, zero SCH phase would be maintained forever. In
                                                                                                       reality, this is impossible to achieve due to pixel clock fre-
                   -2.0                                                                                quency tolerances.
                                             NTSC SQUARE PIXEL
                                             CLK2 = 24.54MHz                                           If enabled, the HMP8156 resets the NCO periodically to
                                                                                                       avoid an accumulation of SCH phase error. The reset occurs
                   -2.5                                                                                at the beginning of each field to burst phase sequence. The
                                                                                                       sequence repeats every 4 fields for NTSC or 8 fields for
                   -3.0                                                                                PAL.

                            0  1  2            3      4               5      6                  7      Resetting the SCH phase every four fields (NTSC) or eight
                                                                                                       fields (PAL) avoids the accumulation of SCH phase error at
                                     FREQUENCY (MHz)                                                   the expense of requiring any NTSC/PAL decoder after the
                                                                                                       encoder be able to handle very minor "jumps" (up to 2o) in
                                         FIGURE 13B. PASS BAND                                         the SCH phase at the beginning of each four-field or eight-
                            FIGURE 13. Y LOWPASS FILTER RESPONSE                                       field sequence. Most NTSC/PAL decoders are able to han-
                                                                                                       dle this due to video editing requirements.
                   0
                                                                                                       Composite Video Limiting
                                                                              PAL SQUARE PIXEL
                                                                              CLK2 = 29.50MHz          The HMP8156 adds the luminance and modulated chromi-
                                                                                                       nance together with the sync, color burst, and optional
ATTENTUATION (dB)  -10                                                                                 blanking pedestal to form the composite video data. If
                                                       NTSC OR PAL                                     enabled in the video processing register, the encoder limits
                                                       RECTANGULAR PIXEL                               the active video so that it is always greater than one-eighth
                                                                                                       of full scale. This corresponds to approximately one-half the
                                                       CLK2 = 27.00MHz                                 sync height. This allows the generation of "safe" video in the
                   -20                                                                                 event non-standard YCbCr values are input to the device.

                                     NTSC SQUARE PIXEL                                                 Closed Captioning

                   -30               CLK2 = 24.54MHz                                                   If enabled in the auxiliary data control register, the HMP8156
                                                                                                       generates closed captioning data on specified scan lines.
                   -40                                                                                 The captioning data stream includes clock run-in and start
                                                                                                       bits followed by the captioning data. During closed caption-
                   -50                                                                                 ing encoding, the pixel and overlay inputs are ignored on the
                                                                                                       scan lines containing captioning information.
                   -60
                                                                                                       The HMP8156 has two 16-bit registers containing the cap-
                         0     1     2             3            4         5                     6      tioning information. Each 16-bit register is organized as two
                                                                                                       cascaded 8-bit registers. One 16-bit register (caption 21) is
                                     FREQUENCY (MHz)                                                   read out serially during line 18, 21 or 22; the other 16-bit reg-
                                                                                                       ister (caption 284) is read out serially during line 281, 284 or
                               FIGURE 14A. FULL SPECTRUM                                               335. The data registers are shifted out LSB first.

                   0                                                                                   The bytes may be written in any order but both must be writ-
                                                                                                       ten within one frame time for proper operation. If the regis-
                   -0.5                                                                                ters are not updated, the encoder resends the previously
                                                                                                       loaded values.
                   -1.0                                         PAL SQUARE PIXEL

ATTENTUATION (dB)                                               CLK2 = 29.50MHz

                   -1.5

                   -2.0

                                  NTSC OR PAL

                   -2.5           RECTANGULAR PIXEL

                                  CLK2 = 27.00MHz

                   -3.0

                                                   NTSC SQUARE PIXEL
                                                   CLK2 = 24.54MHz
                   -3.5

                   -4.0        0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6
                         0                        FREQUENCY (MHz)

                                       FIGURE 14B. PASS BAND
                   FIGURE 14. Cb AND Cr LOWPASS FILTER RESPONSE

                                                                                                   13
                                           HMP8156

The HMP8156 provides a write status bit for each captioning            Controlled Edges
line. The encoder clears the write status bit to `0' when cap-
tioning is enabled and both bytes of the captioning data reg-          The NTSC and PAL video standards specify edge rates and
ister have been written. The encoder sets the write status bit         rise and fall times for portions of the video waveform. The
to `1' after it outputs the data, indicating the registers are         HMP8156 automatically implements controlled edge rates
ready to receive new data.                                             and rise and fall times on these edges:

Captioning information may be enabled for either line, both            1. Analog horizontal sync (rising and falling edges)
lines, or no lines. The captioning modes are summarized in             2. Analog vertical sync interval (rising and falling edges)
Table 8.                                                               3. Color burst envelope
                                                                       4. Blanking of analog active video
                                                                       5. Overlay with internal mixing
                                                                       6. Closed captioning information

                                  TABLE 8. CLOSED CAPTIONING MODES

   CLOSED                                  CAPTIONING REGISTER                       WRITE STATUS BIT
CAPTIONING
ENABLE BITS                                284A                        21A

        00         OUTPUT LINE(S)          284B                        21B              284           21
        01                                                                           Always 1
             None                          Ignored                     Ignored       Always 1     Always 1
        10
             21 (NTSC)                     Ignored                     Caption Data              0 = Loaded
        11   18 (M PAL)                                                                          1 = Output
             22 (Other PAL)

             284 (NTSC)                    Caption Data                Ignored       0 = Loaded  Always 1
             281 (M PAL)                                                             1 = Output
             335 (Other PAL)

             21, 284 (NTSC)                Caption Data                Caption Data  0 = Loaded  0 = Loaded
             18, 281 (M PAL)                                                         1 = Output  1 = Output
             22, 335 (Other PAL)

Analog Outputs

The HMP8156 converts the video data into analog signals                Output DAC Filtering
using four 10-bit DACs running at the CLK2 rate. The DACs
output a current proportional to the digital data. The full scale      Since the DACs run at 2x the pixel sample rate, the sin(x)/x
output current is determined by the reference voltage VREF             rolloff of the outputs is greatly reduced, and there are fewer
and an external resistor RSET. The full scale output current           high frequency artifacts in the output spectrum. This allows
is given by                                                            using simple analog output filters. The analog output filter
                                                                       should be flat to Fs/4 and have good rejection at 3Fs/4.
IFULLSCALE (mA) = 3.6 * VREF (V)/RSET (k)  (EQ 1.)                     Example filters are shown in the Applications section.

VREF must be chosen such that it is within the part's operat-          Composite + Y/C Output Mode
ing range; RSET must be chosen such that the maximum
output current is not exceeded.                                        The HMP8156 provides three output modes: S-video, RGB,
                                                                       and power down. When S-video outputs are selected, the
If the VREF pin is not connected, the HMP8156 provides an              encoder outputs the luminance, modulated chrominance,
internal reference voltage. Otherwise, the applied voltage             and two copies of the composite video signals. All four out-
overdrives the internal reference. If an external reference is         puts are time aligned.
used, it must decoupled from any power supply noise. An
example external reference circuit is shown in the Applica-            To reduce power dissipation, the second composite output
tions section.                                                         DAC may be turned off. The output may be disabled in the
                                                                       host control register.
The HMP8156 generates 1VPP nominal video signals
across 37.5 loads corresponding to doubly terminated 75                Composite + RGB Output Mode

lines. The encoder may also drive larger loads. The full scale         When analog RGB video is selected, the HMP8156 trans-
                                                                       forms the filtered 8:8:8 YCbCr data into 8:8:8 RGB data. The
output current and load must be chosen such that the maxi-             transform matrix uses fixed coefficients to generate PAL
                                                                       video levels for interfacing to a European SCART connector.
mum output voltage is not exceeded.                                    The encoder will not generate proper video levels if RGB
                                                                       output is selected with NTSC format.

                                                                   14
                                                        HMP8156

The analog RGB outputs have a range of 0.3-1.0V with no            Host Interfaces
blanking pedestal. Composite sync information (0.0-0.3V)
may be optionally added to the green output. Closed cap-           Reset
tioning data is not included on the RGB outputs.
                                                                   The HMP8156 resets to its default operating mode on power
The HMP8156 also generates composite video when in                 up, when the reset pin is asserted for at least four CLK
RGB output mode. The analog composite video is output              cycles, or when the software reset bit of the host control reg-
onto the NTSC/PAL 1 pin. Red information is output onto the        ister is set. During the reset cycle, the encoder returns its
NTSC/PAL 2 pin, blue information is output onto the C pin,         internal registers to their reset state and deactivates the I2C
and green information is output onto the Y pin. All four out-      interface.
puts are time aligned.
                                                                   I2C Interface
Power Down Mode
                                                                   The HMP8156 provides a standard I2C interface and sup-
When the power down mode is enabled, all of the DACs are           ports fast-mode (up to 400 KBPS) transfers. The device acts
powered down (forcing their outputs to zero) and most of the       as a slave for receiving and transmitting data only. It will not
internal clocks are stopped. The host processor may still          respond to general calls or initiate a transfer. The encoder's
read from and write to the internal control registers.             slave address is either 0100 000xB when the SA input pin is
                                                                   iloswthoerI20C10r0ea0d01flxaBg.w) hen it is high. (The `x' bit in the address

                                                                   The I2C interface consists of the SDA and SCL pins. When
                                                                   the interface is not active, SCL and SDA must be pulled high
                                                                   using external 4-6k pull-up resistors. The I2C clock and
                                                                   data timing is shown in Figures 15 and 16.

SDA

SCL                               1-7         8                9   1-7             8     9           P
                      S                                                               ACK
                                                                                                  STOP
     START                        ADDRESS     R/W         ACK                DATA             CONDITION

     CONDITION

                                              FIGURE 15. I2C SERIAL TIMING FLOW

DATA WRITE
                     0100 000 OR
                       0100 0010

               S CHIP ADDR        A SUB ADDR  A DATA A DATA A P                               S = START CYCLE
                        0x40 OR                                                               P = STOP CYCLE
                           0x42               REGISTER  OPTIONAL FRAME                        A = ACKNOWLEDGE
                                               POINTED  MAY BE REPEATED                       NA = NO ACKNOWLEDGE
DATA READ
                                                 TO BY          n TIMES                             FROM MASTER
                                              SUBADDR
                                                                                                    FROM HMP8156
S CHIP ADDR A SUB ADDR A S CHIP ADDR A DATA A DATA NA P

                                                 0x41 OR           REGISTER  OPTIONAL FRAME
                                                    0x43            POINTED  MAY BE REPEATED

                                                                      TO BY          n TIMES
                                                                   SUBADDR

                                  FIGURE 16. REGISTER WRITE PROGRAMMING FLOW

                                                               15
                        HMP8156

During I2C write cycles, the first data byte after the slave          TABLE 9. CONTROL REGISTER NAMES
address specifies the sub address, and is written into the
address register. Only the seven LSBs of the subaddress               SUB ADDRESS   CONTROL REGISTER                   RESET
are used; the MSB is ignored. Any remaining data bytes in                   (HEX)
the I2C write cycle are written to the control registers, begin-                            Product ID              CONDITION
ning with the register specified by the address register. The                  00        Output Format
7-bit address register is incremented after each data byte in                  01          Input Format                  56H
the I2C write cycle. Data written to reserved bits within regis-               02      Video Processing                  00H
ters or reserved registers is ignored.                                         03          Timing I/O 1                  06H
                                                                               04          Timing I/O 2                  A0H
During I2C read cycles, data from the control register speci-                  05       Aux Data Enable                  00H
fied by the address register is output. The address register is                06                                        00H
incremented after each data byte in the I2C read cycle.                     07-0E            Reserved                    00H
Reserved bits within registers return a value of "0". Reserved                 0F          Host Control
registers return a value of 00H.                                               10    Closed Caption_21A                     -
                                                                               11    Closed Caption_21B
The HMP8156's operating modes are determined by the                            12   Closed Caption_284A                  18H
contents of its internal registers which are accessed via the                  13   Closed Caption_284B                  80H
I2C interface. All internal registers may be written or read by              14-1F                                       80H
the host processor at any time. However, some of the bits                      20            Reserved                    80H
and words are read only or reserved and data written to                        21      Start H_Blank Low                 80H
these bits is ignored.                                                         22     Start H_Blank High
                                                                               23                                           -
Table 9 lists the HMP8156's internal registers. Their bit                      24         End H_Blank
descriptions are listed in Tables 10-27.                                       25      Start V_Blank Low                 4AH
                                                                             26-2F    Start V_Blank High                 03H
                                                                             30-7F                                       7AH
                                                                                          End V_Blank                    03H
                                                                                             Reserved                    01H
                                                                                                                         13H
                                                                                        Test and Unused
                                                                                                                            -

                                                                                                                            -

    BIT  FUNCTION                         TABLE 10. PRODUCT ID REGISTER                                             RESET
NUMBER                                              SUB ADDRESS = 00H                                               STATE

7-0      Product ID                                                     DESCRIPTION                                   56H
                        This 8-bit register specifies the last two digits of the product number. It is a read-only
                        register. Data written to it is ignored.

    BIT  FUNCTION                     TABLE 11. OUTPUT FORMAT REGISTER                                              RESET
NUMBER                                                                                                              STATE
                                                    SUB ADDRESS = 01H
7-5      Video Timing                                                                                                000B
                                                                        DESCRIPTION
         Standard                                                                                                     00B
                        000 = (M) NTSC
4-3      Output Format  001 = (M) NTSC with a 0 IRE setup; also called (NSM) NTSC                                    000B
                        010 = (B, D, G, H, I) PAL
                        011 = (M) PAL
                        100 = (N) PAL
                        101 = combination (N) PAL; also called (CN) PAL
                        110 = reserved
                        111 = reserved

                        These bits must be set to "00" during (M, NSM) NTSC and (M, N, CN) PAL modes.
                        00 = Composite + Y/C
                        01 = reserved
                        10 = Composite + RGB (no sync on green)
                        11 = Composite + RGB (with sync on green)

2-0      Reserved

                                                                  16
                           HMP8156

    BIT  FUNCTION                          TABLE 12. INPUT FORMAT REGISTER                                          RESET
NUMBER                                                                                                              STATE
                                                       SUB ADDRESS = 02H
7-5      Input Format                                                                                                000B
                                                                           DESCRIPTION
4        Gamma                                                                                                         0B
                           000 = 16-bit 4:2:2 YCbCr                                                                    0B
         Select            001 = 8-bit 4:2:2 YCbCr                                                                    11B
                           010 = 8-bit parallel ITU-R BT.656
3        Reserved          011 = 16-bit linear RGB                                                                     0B
                           100 = 16-bit gamma-corrected RGB
2-1      Overlay Mixing    101 = 24-bit linear RGB
                           110 = 24-bit gamma-corrected RGB
         Mode              111 = Blue screen

0        Input Resolution  These bits are ignored except during linear RGB input modes.
                           0 = 1 / 2.2
                           1 = 1 / 2.8

                           These bits must be set to "11" in 24-bit RGB input modes. Internal mixing should not be
                           selected in BT.656 input mode.
                           00 = No mixing
                           01 = Internal mixing
                           10 = External mixing
                           11 = Disable overlays

                           This bit must be set to "0" during BT.656 input mode.
                           0 = Full resolution (2x upscaling disabled)
                           1 = SIF resolution (2x upscaling enabled)

    BIT  FUNCTION                      TABLE 13. VIDEO PROCESSING REGISTER                                          RESET
NUMBER                                                 SUB ADDRESS = 03H                                            STATE

7        Luminance                                                         DESCRIPTION                                 1B
                           0 = None
         Processing        1 = Y Lowpass filtering enabled                                                             0B
                           0 = None
6        Composite Video   1 = Lower limit of composite active video is about half the sync height                     1B
                           0 = Never reset SCH phase
         Limiting          1 = Reset SCH phase every 4 (NTSC) or 8 (PAL) fields                                     00000B

5        SCH Phase

         Mode

4-0      Reserved

                           17
                                                 HMP8156

    BIT  FUNCTION                        TABLE 14. TIMING I/O REGISTER #1                                               RESET
NUMBER                                              SUB ADDRESS = 04H                                                   STATE

7        BLANK                                                          DESCRIPTION                                        0B

         Timing Select  This bit is ignored unless BLANK is configured to be an output.                                    0B
                        0 = Data for the first active pixel of the scan line must arrive the CLK cycle after the           0B
6        Reserved       encoder negates BLANK.                                                                             0B
                        1 = Data for the first active pixel of the scan line must arrive immediately after the encoder     0B
5        BLANK Output   negates BLANK.

         Control        0 = BLANK is an input
                        1 = BLANK is an output
4        BLANK
                        0 = Active low (low during blanking)
         Polarity       1 = Active high (high during blanking)

3        HSYNC and      0 = HSYNC and VSYNC are inputs
                        1 = HSYNC and VSYNC are outputs
         VSYNC Output

         Control

2        HSYNC          0 = Active low (low during horizontal sync)                                                     0B

         Polarity       1 = Active high (high during horizontal sync)

1        VSYNC          0 = Active low (low during vertical sync)                                                       0B

         Polarity       1 = Active high (high during vertical sync)

0        FIELD          0 = Active low (low during odd fields)                                                          0B

         Polarity       1 = Active high (high during odd fields)

                        TABLE 15. TIMING I/O REGISTER #2

    BIT  FUNCTION                                SUB ADDRESS = 05H                                                      RESET
NUMBER                                                              DESCRIPTION                                         STATE

7-5      Reserved                                                                                                        000B
                                                                                                                           0B
4        CLK Output Control 0 = CLK is an input
                                                                                                                           0B
                        1 = CLK is an output
                                                                                                                          00B
3        Aspect Ratio Mode This bit must be set to "0" during BT.656 input mode.

                        0 = Rectangular (BT.601) pixels

                        1 = Square pixels

2-0      Reserved

                        TABLE 16. AUXILIARY DATA ENABLE REGISTER

    BIT  FUNCTION                                SUB ADDRESS = 06H                                                      RESET
NUMBER                                                              DESCRIPTION                                          STATE

7-6      Closed Captioning 00 = Closed caption disabled                                                                    00B

         Enable         01 = Closed caption enabled for odd fields: line 21 for NTSC, line 18 for (M) PAL, or line      000000B

                        22 for (B, D, G, H, I, N, CN) PAL

                        10 = Closed caption enabled for even fields: line 284 for NTSC, line 281 for (M) PAL, or

                        line 335 for (B, D, G, H, I, N, CN) PAL

                        11 = Closed caption enabled for both odd and even fields

5-0      Reserved

                                                         18
                           HMP8156

    BIT  FUNCTION                         TABLE 17. HOST CONTROL REGISTER                                                    RESET
NUMBER                                                 SUB ADDRESS = 0FH                                                     STATE

7        Software Reset                                                    DESCRIPTION                                          0B

6        Power Down        Setting this bit to "1" initiates a software reset. It is automatically reset to a "0" after the     0B
                           reset sequence is complete.
         Enable                                                                                                                 0B
                           0 = Normal operation
5        NTSC/PAL 2        1 = Power down mode                                                                                  1B

         Output Mode       0 = Enabled
                           1 = Disabled
4        Closed Caption
                           0 = Caption_21A and Caption_21B data registers contain unused data
         Line 21           1 = Data has been output, host processor may now write to the registers

         Write Status

3        Closed Caption    0 = Caption_284A and Caption_284B data registers contain unused data                              1B

         Line 284          1 = Data has been output, host processor may now write to the registers

         Write Status

2-0      Reserved                                                                                                            000B

    BIT  FUNCTION               TABLE 18. CLOSED CAPTION_21A DATA REGISTER                                                   RESET
NUMBER                                                 SUB ADDRESS = 10H                                                     STATE

7-0      Line 21 Caption                                                   DESCRIPTION                                         80H
                           This register is cascaded with the closed caption_21B data register and they are read
         Data              out serially as 16 bits during line 18, 21, or 22 if line 21 captioning is enabled. Bit D0 of
                           the 21A data register is shifted out first.
         (First Byte)

    BIT  FUNCTION               TABLE 19. CLOSED CAPTION_21B DATA REGISTER                                                   RESET
NUMBER                                                 SUB ADDRESS = 11H                                                     STATE

7-0      Line 21 Caption                                                   DESCRIPTION                                         80H
                           This register is cascaded with the closed caption_21A data register and they are read
         Data              out serially as 16 bits during line 18, 21, or 22 if line 21 captioning is enabled. Bit D0 of
                           the 21A data register is shifted out first.
         (Second Byte)

    BIT  FUNCTION              TABLE 20. CLOSED CAPTION_284A DATA REGISTER                                                   RESET
NUMBER                                                 SUB ADDRESS = 12H                                                     STATE

7-0      Line 284 Caption                                                  DESCRIPTION                                         80H
                           This register is cascaded with the closed caption_284B data register and they are read
         Data              out serially as 16 bits during line 281, 284, or 335 if line 284 captioning is enabled. Bit
                           D0 of the 284A data register is shifted out first.
         (First Byte)

                           19
                           HMP8156

    BIT  FUNCTION              TABLE 21. CLOSED CAPTION_284B DATA REGISTER                                              RESET
NUMBER                                                 SUB ADDRESS = 13H                                                STATE

7-0      Line 284 Caption                                                  DESCRIPTION                                    80H
                           This register is cascaded with the closed caption_284A data register and they are read
         Data              out serially as 16 bits during line 281, 284, or 335 if line 284 captioning is enabled. Bit
                           D0 of the 284A data register is shifted out first.
         (Second Byte)

    BIT  FUNCTION                    TABLE 22. START H_BLANK LOW REGISTER                                               RESET
NUMBER                                                 SUB ADDRESS = 20H                                                STATE

7-0      Assert BLANK                                                      DESCRIPTION                                    4AH

         Output Signal     This 8-bit register is cascaded with Start H_Blank High Register to form a 10-bit
                           start_horizontal_blank register. It specifies the horizontal count (in 1x clock cycles) at
         (Horizontal)      which to start ignoring pixel data each scan line. The leading edge of HSYNC is count
                           020H. This register is ignored unless BLANK is configured as an output.

                           TABLE 23. START H_BLANK HIGH REGISTER

    BIT  FUNCTION          SUB ADDRESS = 21H                                                                            RESET
NUMBER                                        DESCRIPTION                                                               STATE

7-2      Reserved                                                                                                       000000B
                                                                                                                           11B
1-0      Assert BLANK      This 2-bit register is cascaded with Start H_Blank Low Register to form a 10-bit
                           start_horizontal_blank register. It specifies the horizontal count (in 1x clock cycles) at
         Output Signal     which to start ignoring pixel data each scan line. The leading edge of HSYNC is count
                           020H. This register is ignored unless BLANK is configured as an output.
         (Horizontal)

    BIT  FUNCTION                          TABLE 24. END H_BLANK REGISTER                                               RESET
NUMBER                                                 SUB ADDRESS = 22H                                                STATE

7-0      Negate BLANK                                                      DESCRIPTION                                    7AH
                           This 8-bit register specifies the horizontal count (in 1x clock cycles) at which to start
         Output Signal     inputting pixel data each scan line. The leading edge of HSYNC is count 000H. This reg-
                           ister is ignored unless BLANK is configured as an output.
         (Horizontal)

                           20
                                 HMP8156

    BIT  FUNCTION                 TABLE 25. START V_BLANK LOW REGISTER                                                 RESET
NUMBER                                                                                                                 STATE
                                                    SUB ADDRESS = 23H
7-0      Assert BLANK                                                                                                    03H
                                                                        DESCRIPTION
         Output Signal
                        This 8-bit register is cascaded with Start V_Blank High Register to form a 9-bit
         (Vertical)     start_vertical_blank register. During normal operation, it specifies the line number (n) to
                        start ignoring pixel input data (and what line number to start blanking the output video)
                        each odd field; for even fields, it occurs on line (n + 262) or (n + 313).

                        During SIF input mode, the register value (n) specifies the line number to start ignoring
                        pixel input data each noninterlaced input frame. The output video will be blanked starting
                        on line number (n) each odd field; for even fields, it occurs on line (n + 262) or (n + 313).

                        The leading edge of VSYNC at the start of an odd field is count 000H (note that this does
                        not follow standard NTSC or PAL line numbering). This register is ignored unless BLANK
                        is configured as an output.

                                 TABLE 26. START V_BLANK HIGH REGISTER

    BIT  FUNCTION                SUB ADDRESS = 24H                                                                     RESET
NUMBER                                              DESCRIPTION                                                        STATE

7-1      Reserved                                                                                                      0000000B

0        Assert BLANK   This 1-bit register is cascaded with Start V_Blank Low Register to form a 9-bit                1B

         Output Signal  start_vertical_blank register. This register is ignored unless BLANK is configured as an

         (Vertical)     output.

    BIT  FUNCTION                       TABLE 27. END V_BLANK REGISTER                                                 RESET
NUMBER                                                                                                                 STATE
                                                    SUB ADDRESS = 25H
7-0      Negate BLANK                                                                                                    13H
                                                                        DESCRIPTION
         Output Signal
                        During normal operation, this 8-bit register specifies the line number (n) to start inputting
         (Vertical)     pixel input data (and what line number to start generating active output video) each odd
                        field; for even fields, it occurs on line (n + 262) or (n + 313).

                        During SIF input mode, the register value (n) specifies the line number to start inputting
                        pixel input data each noninterlaced input frame. The output video will be active starting
                        on line number (n) each odd field; for even fields, it occurs on line (n + 262) or (n + 313).

                        The leading edge of VSYNC at the start of an odd field is count 000H (note that this does
                        not follow standard NTSC or PAL line numbering). This register is ignored unless BLANK
                        is configured as an output.

                                 21
Pinout                                   HMP8156

                                            HMP8156
                                             (PQFP)

                                           TOP VIEW

                                        COMP 1
                                            COMP 2
                                                FS_ADJUST
                                                     VREF
                                                         GND
                                                             GND
                                                                  P0
                                                                      VAA
                                                                           GND
                                                                               P1
                                                                                   P2
                                                                                        P3
                                                                                            P4
                                                                                                 P5
                                                                                                     P6
                                                                                                          P7

                                        64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

                               VAA   1                                          48                              P8
                               VAA                                                                              P9
                                Y/G  2                                          47                              P10
                              GND                                                                               P11
                               VAA   3                                          46                              P12
                              GND                                                                               P13
                                C/B  4                                          45                              GND
                              GND                                                                               CLK2
                               VAA   5                                          44                              VAA
                              GND                                                                               CLK
                     NTSC/PAL1       6                                          43                              P14
                              GND
                               VAA   7                                          42                              P15
                                                                                                                VSYNC
                              GND    8                                          41                              HSYNC
                     NTSC/PAL2                                                                                  FIELD
                                     9                                          40                              BLANK
                              GND
                                     10                                         39

                                     11                                         38

                                     12                                         37

                                     13                                         36

                                     14                                         35

                                     15                                         34

                                     16                                         33

                                         17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                         GND
                                             SCL

                                                 SA
                                                     SDA
                                                         GND
                                                             P23
                                                                  P22
                                                                      VAA
                                                                          RESET
                                                                              GND
                                                                                  P21
                                                                                       M1/P20
                                                                                           M0/P19
                                                                                               OL2/P18
                                                                                                   OL1/P17
                                                                                                       OL0/P16

Pin Descriptions

PIN         PIN      INPUT/                                             DESCRIPTION
NAME     NUMBER      OUTPUT

P0-P15   58, 55-43,       I              Pixel input pins. See Table 2.
           38, 37

P16-P23  32-27, 23,  I                   Overlay or pixel inputs. See Table 2.
              22

FIELD    34          O                   FIELD output. The field output indicates that the encoder is outputting the odd or even

                                         video field. The polarity of FIELD is programmable.

HSYNC    35          I/O                 Horizontal sync input/output. As an input, this pin must be asserted during the horizontal

                                         sync intervals. If it occurs early, the line time will be shortened. If it occurs late, the line

                                         time will be lengthen by holding the outputs at the front porch level. As an output, it is as-

                                         serted during the horizontal sync intervals. The polarity of HSYNC is programmable.

VSYNC    36          I/O                 Vertical sync input/output. As an input, this pin must be asserted during the vertical sync

                                         intervals. If it occurs early, the field time will be shortened. If it occurs late, the field time

                                         will be lengthened by holding the outputs at the blanking level. As an output, it is assert-

                                         ed during the vertical sync intervals. The polarity of VSYNC is programmable.

BLANK    33          I/O                 Composite blanking input/output. As an input, this pin must be asserted during the hor-

                                         izontal and vertical blanking intervals. As an output, it is asserted during the horizontal

                                         and vertical blanking intervals. The polarity of BLANK is programmable.

CLK      39          I/O                 1x pixel clock input/output. As an input, this clock must be free-running and synchro-

                                         nous to the clock signal on the CLK2 pin. As an output, this pin may drive a maximum

                                         of one LS TTL load. CLK is generated by dividing CLK2 by two or four, depending on

                                         the mode.

                                                    22
                                 HMP8156

Pin Descriptions (Continued)

PIN            PIN   INPUT/                                                    DESCRIPTION
NAME        NUMBER   OUTPUT
                                 2x pixel clock input. This clock must be a continuous, free-running clock.
CLK2        41                I
                                 I2C interface clock input.
SCL         18                I
                                 I2C interface address select input.
SA          19                I
                                 I2C interface data input/output. The circuit for this pin should include a 4-6k pull up
SDA         20       I/O         resistor connected to VAA.

RESET       25                I  Reset control input. A logical zero for a minimum of four CLK cycles resets the device.
                                 RESET must be a logical one for normal operation.
Y           3        O
                                 Luminance analog current output. This output contains luminance video, sync, blank-
(G)                              ing, and closed captioning information. In analog RGB output mode, green analog video
                                 is generated. It is capable of driving a 37.5 load. If not used, it should be connected
C           7        O           to GND.

(B)                              Chrominance analog current output. This output contains chrominance video, and
                                 blanking information. In analog RGB output mode, blue analog video is generated. It is
NTSC/PAL 1  11       O           capable of driving a 37.5 load. If not used, it should be connected to GND.

NTSC/PAL 2  15       O           Composite video analog current output. This output contains composite video, sync,
                                 blanking, and closed captioning information. It is capable of driving a 37.5 load. If not
(R)                              used, it should be connected to GND.

VREF        61                I  Composite video analog current output. This output contains composite video, sync,
                                 blanking, and closed captioning information. In analog RGB output mode, red analog
FS_ADJUST   62                   video is generated. It is capable of driving a 37.5 load. If not used, it should be con-
                                 nected to GND.
COMP 1      64
                                 Voltage reference input. An optional external 1.235V reference may be used to drive
COMP 2      63                   this pin. If left floating, the internal voltage reference is used.

VAA                              Full scale adjust control. A resistor (RSET) connected between this pin and GND sets
                                 the full-scale output current of each of the DACs.
GND
                                 Compensation pin. A 0.1F ceramic chip capacitor should be connected between this
                                 pin and VAA, as close to the device as possible.

                                 Compensation pin. A 0.1F ceramic chip capacitor should be connected between this
                                 pin and VAA, as close to the device as possible.

                                 +5V power. A 0.1F ceramic capacitor, in parallel with a 0.01F chip capacitor, should
                                 be used between each group of VAA pins and GND. These should be as close to the
                                 device as possible.

                                 Ground

                                 23
                                               HMP8156

Absolute Maximum Ratings                                                                                  Thermal Information

VAA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +6V      Thermal Resistance (Typical, Note 1)            JA oC/W
All Signal Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .-0.5V to +6V
Analog Output Short Circuit Duration. . . . . . . . . . . . . . . . . . ..Indefinite                            PQFP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Input Current, All Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1mA          Maximum Junction Temperature. . . . . . . . . . . . . . . . . . . . . . . 150oC
Vapor Phase Soldering, 1 Minute. . . . . . . . . . . . . . . . . . . . . . 220oC
                                                                                                          Maximum Storage Temperature Range . . . . . . . . . -65oC to 150oC
Operating Conditions
                                                                                                          Maximum Lead Temperature (Soldering 10s). . . . . . . . . . . . . 300oC
Temperature Range . . . . . . . . . . . . . . . . . . . . . . . . . . . .0oC to 70oC
                                                                                                          (Lead Tips Only)

CAUTION: Stresses above those listed in "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress only rating and operation
of the device at these or any other conditions above those indicated in the operational sections of this specification is not implied.

NOTE:
1. JA is measured with the component mounted on an evaluation PC board in free air.

Electrical Specifications         VAA = +5V 5%, RSET = 124, VREF_IN = 1.225V, Unless otherwise specified

                       PARAMETER               TEST CONDITION                                                                  MIN              TYP  MAX  UNITS

DC PARAMETERS, DIGITAL INPUTS EXCEPT CLK2, SDA, SCL

Input Logic Low Voltage, VIL                                                                                                   -                -    0.8  V
Input Logic High Voltage, VIH
Input Logic Low Current, IIL                                                                                                   2.0              -    -    V
Input Logic High Current, IIH
Input Capacitance, CIN             VIN = 0.4V                                                                                  -                -    -1   A
DC PARAMETERS, CLK2 INPUT          VIN = 2.4V
                                                                                                                               -                -    1    A

                                                                                                                               -                5    -    pF

Input Logic Low Voltage, VIL                                                                                                   -                -    0.3 x VAA V
Input Logic High Voltage, VIH
Input Logic Low Current, IIL                                                                                                0.7 x VAA           -    -    V
Input Logic High Current, IIH
Input Capacitance, CIN             VIN = 0.5V                                                                                  -                -    -10  mA
DC PARAMETERS, SDA AND SCL INPUTS  VIN = VAA -0.5V
                                                                                                                               -                -    10   mA

                                                                                                                               -                5    -    pF

Input Logic Low Voltage, VIL                                                                                                   -                -    0.3 x VAA V
Input Logic High Voltage, VIH
Input Logic Low Current, IIL                                                                                                0.7 x VAA           -    -    V
Input Logic High Current, IIH
Input Capacitance, CIN             VIN = 0.5V                                                                                  -                -    -1   mA
DC PARAMETERS, DIGITAL OUTPUTS     VIN = VAA -0.5V
                                                                                                                               -                -    1    mA

                                                                                                                               -                5    -    pF

Output Logic Low Voltage, VIL      IOL = 2mA                                                                                   -                -    0.4  V
Output Logic High Voltage, VIH     IOH = -2mA
Output Capacitance, COUT                                                                                                       2.4              -    -    V
DC PARAMETERS, ANALOG OUTPUTS
                                                                                                                               -                5    -    pF

DAC Resolution                                                                                                                 10               10   10   Bits

Integral Nonlinearity, INL                                                                                                     -                2    -    LSB

Differential Nonlinearity, DNL                                                                                                 -                0.5  -    LSB

                                                                                                      24
                                             HMP8156

Electrical Specifications         VAA = +5V 5%, RSET = 124, VREF_IN = 1.225V, Unless otherwise specified (Continued)

                       PARAMETER             TEST CONDITION                   MIN    TYP    MAX UNITS

Output Current                                                                -      -      34.8   mA

Output Impedance                                                              -      100K   -      Ohms

Output Capacitance                IOUT = 0mA, CLK = 13.5MHz                   -      25     -                          pF
Output Compliance Range
                                                                              0      -      1.4                        V

Video Level Error                 Note 2                                      -      -      10                      %

   Internal Voltage Reference                                                               5                         %
   External Voltage Reference

DAC to DAC Matching                                                           -      -      5                          %

VREF Output Voltage               Pin not driven, using internal reference    1.13   1.225  1.32                       V

VREF Output Current               Pin not driven, using internal reference    -50    -      50     A

VREF Input Voltage                Pin connected to external reference shown in 1.112 1.235 1.358                       V

                                  Figure 32

VREF Input Current                Pin connected to external reference shown in -500  -      500    A

                                  Figure 32

AC PARAMETERS, ANALOG OUTPUTS

Differential Gain Error           Using analog output filter shown in Figure  -      1      -                          %
Differential Phase Error
                                  33A.

                                                                              -      1      -      Degree

SNR (Weighted)                                                                -      70     -                          dB

Hue Accuracy                                                                  -      2      -      Degree

Color Saturation Accuracy                                                     -      2      -                          %

Luminance Nonlinearity                                                        -      1      -                          %

Residual Subcarrier                                                           -      -60    -                          dB

SCH Phase                         SCH Phase Reset enabled                     -1.5   0      1.5 Degree

Analog Output Skew, TASK                                                      -      -      5                          ns
Analog Output Delay, TAD
DAC-DAC Crosstalk                                                             -      -      12                         ns

                                                                              -      -60    -                          dB

Glitch Energy                     Using analog output filter shown in Figure  -      35     -      pV-s

                                  33A. Includes clock and data feedthrough

AC PARAMETERS, PIXEL INTERFACE - INPUTS

Pixel Setup Time, TS                                                          6      -      -                          ns
Pixel Hold Time, TH
Control Setup Time, TS                                                        0      -      -                          ns
Control Hold Time, TH
CLK Frequency                                                                 6      -      -                          ns

                                                                              0      -      -                          ns

                                                                              -      -      14.75 MHz

CLK High Time, CLKH                                                           27.1   -      40.7                       ns
CLK Low Time, CLKL
CLK2 Frequency                                                                27.1   -      40.7                       ns

                                                                              -      -      29.5 MHz

                                             25
                                                    HMP8156

Electrical Specifications         VAA = +5V 5%, RSET = 124, VREF_IN = 1.225V, Unless otherwise specified (Continued)

                       PARAMETER                    TEST CONDITION                                MIN   TYP   MAX UNITS

CLK2 High Time, CLK2H                                                                             13.6  -     20.3                     ns
CLK2 Low Time, CLK2L
CLK to CLK2 Setup Time, CLKSU                                                                     13.6  -     20.3                     ns
CLK to CLK2 Hold Time, CLKH
AC PARAMETERS, PIXEL INTERFACE - OUTPUTS                                                          6     -     -                        ns

                                                                                                  0     -     -                        ns

Control Output Delay, TD                                                                          3     -     12                       ns
CLK2 to CLK Output Delay, CLKD
AC PARAMETERS, I2C INTERFACE                                                                      0     -     12                       ns
All AC and DC parameters meet the fast-mode I2C Bus Interface specification.

RESET* Pulse Width Low, TRES                                                                      4     -     -                        CLK

                                                                                                                                       Cycles

POWER SUPPLY CHARACTERISTICS

DAC PSRR at DC                              Note 4                                                -     50    -                        dB

Power Supply Range, VAA                                                                           4.75  5.0   5.25                     V
Normal Supply Current, IAA
Power-Down Supply Current, IAA                                                                    -     -     260                      mA
Power Dissipation
                                            Note 3                                                -     -     750                      A

                                                                                                  -     1100  1300                     mW

NOTES:
2. Output level is dependent on the voltage on VREF, the value of RSET, and the load.
3. If using an external voltage reference, it is not powered down. The internal voltage reference is always powered down.
4. The supply voltage rejection is the relative variation of the full-scale output driving a 37.5 load for a 0.5% supply variation:
     PSRR = 20 x log (VAA/VOUT).

Typical Performance Curves

    0.0  FIELD = 1 LINE = 47                                                         APL = 44.3%              SYSTEM LINE L 47 F1
   -5.0  AMPLITUDE (0dB = 714mVP-P)                                                                           ANGLE (DEG) 0.0
-10.0   BANDWIDTH 10kHz TO FULL                                                                              GAIN x1.000
-15.0
-20.0                                                Wfm ---> PEDESTAL                                                 0.000dB
-25.0                                                NOISE LEVEL = -79.9dB RMS                               525 LINE NTSC
-30.0                                                                                                        BURST FROM SOURCE
-35.0
-40.0
-45.0
-50.0
-55.0
-60.0
-65.0
-70.0
-75.0
-80.0
-85.0
-90.0
-95.0
-100.0

         1.0      2.0             3.0  4.0  5.0                                      SETUP 7.5%

         AVERAGE       (MHz)                                                             FIGURE 18. NTSC COLOR BAR VECTOR SCOPE PLOT

         FIGURE 17. NOISE SPECTRUM (NTSC)

                                                                                 26
                                                       HMP8156
Typical Performance Curves (Continued)

                                    FIGURE 19. NTSC FCC COLOR BAR

105.0  FIELD = 1 LINE = 47             wfm ---> 5 STEP
104.5  LUMINANCE NON LINEARITY (%)     PK-PK = 2.1
104.0
103.5                                               100.0      LINE FREQUENCY ERROR         0.00 (%)
103.0                               99.8
102.5           99.1  99.1
102.0
101.5  97.9
101.0
100.5                                                           -0.4        -0.2            0.0       0.2  0.4
100.0
                                                                                            (%)
99.5
99.0                                                          LINE FREQUENCY 15.734 (kHz)
98.5                                                          FIELD FREQUENCY 59.94 (Hz)
98.0
97.5  1ST      2ND   3RD           4TH  5TH
97.0
96.5
96.0
95.5
95.0

       AVERAGE                                                 AVERAGE OFF

       FIGURE 20. LUMINANCE NON LINEARITY (NTSC)                      FIGURE 21. LINE FREQUENCY (NTSC)

                                                           27
                                                       HMP8156
Typical Performance Curves (Continued)

LINE  JITTER (LINE 20 TO 250)  2nsP-P                              525 LINE NTSC
                                                                   MEAN SCH
                                                                   0.8 DEGREES

      FIGURE 22. H SYNC JITTER IN A FRAME (NTSC)                AVERAGE

                                                                FIGURE 23. SCH PHASE MEASUREMENT

                                                      APL = 40.0%                 SYSTEM LINE L 72
                                                                                  ANGLE (DEG) 0.0
                                                                                  GAIN x1.000

                                                                                            0.000dB
                                                                                  625 LINE PAL
                                                                                  BURST FROM SOURCE
                                                                                  DISPLAY +V AND -V

AVERAGE                                               FIGURE 25. PAL COLOR BAR VECTOR SCAPE PLOT

           FIGURE 24. NOISE SPECTRUM (PAL)

                                                  28
                                                       HMP8156                               Wfm ---> COLOUR BAR
Typical Performance Curves (Continued)

                                    LINE = 72

                                         FIGURE 26. COLOURBAR (PAL)

105.0  LINE = 72                     wfm ---> 5 STEP            LINE FREQUENCY ERROR         0.00 (%)
104.5  LUMINANCE NON LINEARITY (%)   PK-PK = 1.4
104.0
103.5           99.1  99.1                           100.0
103.0                               99.8
102.5  97.9
102.0                                                           -0.4         -0.2            0.0       0.2        0.4
101.5
101.0                                                                                        (%)
100.5
                                                                LINE FREQUENCY 15.625 (kHz)
100.0                                                           FIELD FREQUENCY 50.00 (Hz)
99.5
99.0                                                           AVERAGE OFF
98.5
98.0  1ST      2ND   3RD           4TH  5TH
97.5
97.0
96.5
96.0
95.5
95.0

       AVERAGE

       FIGURE 27. LUMINANCE NON LINEARITY (PAL)                       FIGURE 28. LINE FREQUENCY (PAL)

                                                            29
                                                       HMP8156
Typical Performance Curves (Continued)

FIGURE 29. H SYNC JITTER IN A FRAME (PAL)                              FIGURE 30. SCH PHASE MEASUREMENT

Applications Information

PAL Teletext                                                           sible to the appropriate pin, ideally such that traces can be
                                                                       connected point to point. Chip capacitors are recommended
Teletext encoding may be implemented on any line by driv-              where possible, with radial lead ceramic capacitors the sec-
ing the pixel inputs with appropriate data. For YCbCr input            ond-best choice.
modes, Cb and Cr should equal 128 to disable the color
information. For RGB input modes, R, G, and B should                   Traces containing digital signals should not be routed over,
always have the same value to disable the color information.           under, or adjacent to the analog output traces to minimize
                                                                       crosstalk. If this is not possible, coupling can be minimized
Vertical blanking must be negated on the first scan line con-          by routing the digital signals at a 90 degree angle to the ana-
taining teletext information. If there are unused scan lines           log signals. The analog output traces should also not overlay
between teletext data and active video, BLANK must remain              the HMP8156 and VCC power planes to maximize high-fre-
off and the pixel inputs should be set to the black level.             quency power supply rejection.

Video Test Signals                                                     Power and Ground Planes

Video test signals may be generated by driving the pixel               A common ground plane for all devices, including the
inputs with appropriate data. Most of the video test signals           HMP8156, is recommended. However, placing the encoder
require using YCbCr pixel data.                                        on an electrically connected GND peninsula reduces noise
                                                                       levels. All GND pins on the HMP8156 must be connected to
Vertical blanking must be negated on the first scan line con-          the ground plane. Typical power and ground planes are
taining video test signals. If there are unused scan lines             shown in Figure 31.
between test signal data and active video, BLANK must
remain off and the pixel inputs should be set to the black level.      The HMP8156 should have its own power plane that is iso-
                                                                       lated from the common power plane of the board, with a gap
PCB Considerations                                                     between the two power planes of at least 1/8 inch. All VAA
                                                                       pins of the HMP8156 must be connected to this HMP8156
A PCB board with a minimum of 4 layers is recommended, with            power plane.
layers 1 and 4 (top and bottom) for signals and layers 2 and 3
for power and ground. The PCB layout should implement the              The HMP8156 power plane should be connected to the
lowest possible noise on the power and ground planes by pro-           board's normal VCC power plane at a single point though a
viding excellent decoupling. PCB trace lengths between groups          low-resistance ferrite bead, such as a Ferroxcube 5659065-
of VAA and GND pins should be as short as possible.                    3B, Fair-Rite 2743001111, or TDK BF45-4001. The ferrite
                                                                       bead provides resistance to switching currents, improving the
Component Placement                                                    performance of HMP8156. A single, large capacitor should
                                                                       also be used between the HMP8156 power plane and the
The optimum layout places the HMP8156 at the edge of the               ground plane to control low-frequency power supply ripple.
PCB and as close as possible to the video output connector.
External components should be positioned as close as pos-

                                                                   30
              HMP8156

For proper operation, power supply decoupling is required. It  If a separate linear regulator is used to provide power to the
should be done using a 0.1F ceramic capacitor in parallel     HMP8156 power plane, the power-up sequence should be
with a 0.01F chip capacitor for each group of VAA pins to     designed to ensure latchup will not occur. A separate linear reg-
ground. These capacitors should be located as close to the     ulator is recommended if the power supply noise on the VAA
                                                               pins exceeds 200mV. About 10% of the noise (that is less than
VAA and GND pins as possible, using short, wide traces.        1MHz) on the VAA pins will couple onto the analog outputs.

     FERRITE  BULK AREA
       BEAD   CAPACITOR

VCC

                                                               8156      LP   ANALOG
                                                                     FILTERS   CONN.

                                    VAA
                                                                                                                 PCB

              FIGURE 31A. VCC AND VAA PLANES

GND

                                                               8156      LP   ANALOG
                                                                     FILTERS   CONN.

                                                                                                                       PCB

               FIGURE 31B. COMMON GROUND PLANE
     FIGURE 31. EXAMPLE POWER AND GROUND PLANES

                                      31
                                      HMP8156

External Reference Voltage                                           Analog Output Filters

If an external reference voltage is used, its circuitry should       The various video standards specify the freqency response
receive power from the same plane as the HMP8156. The                of the video signal. The HMP8156 uses 2X oversampling
external VREF must also be stable and well decoupled from            DACs to simplify the reconstruction filter required. Example
the power plane. An example VREF circuit using a band gap            post filters are shown in Figure 33. The analog output filters
reference diode is shown in Figure 32.                               should be as close as possible to the HMP8156.

                                 VAA
                           6.8K

                                                                                1.235V

                     ICL8069          + 4.7F                           0.01F

                     FIGURE 32. EXTERNAL REFERENCE VOLTAGE CIRCUIT

                     1.0H                                              1.0H

                                      2.2H

                 75                                                                     RL

                     82pF             330pF                      330pF 39pF             75

                              FIGURE 33A. HIGH QUALITY FILTER

                                      2.7H

                 75                                                                     RL

                                      560pF                      560pF                  75

                               FIGURE 33B. LOW COST FILTER
                     FIGURE 33. EXAMPLE POST-FILTER CIRCUITS

Evaluation Kits

There are two evaluation platforms available. The                    The HMP8156EVAL2 is a standard size PC add in card with
HMP8156EVAL1 is a small daughter card containing the                 an ISA bus interface and application software. The
encoder, voltage references and bypassing, analog output             HMP8156EVAL2 kit is a complete system which allows dem-
filters and connectors, a BT.656 interface and connector,            onstrating all of the encoder's operating modes. It has ana-
and a 50 pin two row header. The header allows connecting            log video inputs for composite, S-video, and component
the pixel and control pins of the encoder into an existing sys-      RGB signals. The analog signals are converted/decoded to
tem. The analog outputs allow the encoder's performance to           the digital domain and input to the encoder. The board also
be observed and measured.                                            provides a 3 megabyte video RAM for image capture and
                                                                     display and a BT.656 connector and interface.

                                                                 32
                                                                  HMP8156

Metric Plastic Quad Flatpack Packages (MQFP)                                Q64.14x14 (JEDEC MS-022BE ISSUE B)

                                                   D                        64 LEAD METRIC PLASTIC QUAD FLATPACK PACKAGE
                                                   D1
                                                                                       INCHES      MILLIMETERS
                                                            -D-

                                                                            SYMBOL MIN      MAX    MIN                   MAX NOTES

                                                                            A       -       0.124  -                     3.15          -

                                                                            A1      0.004 0.010 0.10                     0.25          -

                                                                            A2      0.100 0.108 2.55                     2.75          -

      -A-                                                    -B-            b       0.012 0.018 0.30                     0.45          6

E E1                                                                        b1      0.012 0.016 0.30                     0.40          -

                                                                            D       0.672 0.682 17.08 17.32                            3

                                                                            D1      0.546 0.556 13.88 14.12                       4, 5

                                                                            E       0.673 0.681 17.10 17.30                            3

                                                              e             E1      0.547 0.555 13.90 14.10                       4, 5

                                                                            L       0.029 0.040 0.73                     1.03          -

                 PIN 1                                                      N           64              64                             7
     -H-
                                                                            e       0.032 BSC         0.80 BSC                         -
0.40
0.016 MIN                                                     SEATING                                                          Rev. 1 4/99
                                                          A PLANE
0o MIN                                                                     NOTES:
0o-7o
                                                                    0.076   1. Controlling dimension: MILLIMETER. Converted inch
           L                                                        0.003       dimensions are not necessarily exact.
                                                              -C-
                        12o-16o                                             2. All dimensions and tolerances per ANSI Y14.5M-1982.
                               A2 A1
                                      0.20   M  C  A-B S  DS                3. Dimensions D and E to be determined at seating plane -C- .
                                      0.008

                                                          b                 4. Dimensions D1 and E1 to be determined at datum plane
                                                                                 -H- .

                                                          b1                5. Dimensions D1 and E1 do not include mold protrusion.
                                                                                Allowable protrusion is 0.25mm (0.010 inch) per side.

                        12o-16o        0.13/0.17                            6. Dimension b does not include dambar protrusion. Allowable
                                      0.005/0.007                               dambar protrusion shall be 0.08mm (0.003 inch) total.

                                       BASE METAL                           7. "N" is the number of terminal positions.
                                         WITH PLATING
                                                                 0.13/0.23
                                                               0.005/0.009

                  All Intersil U.S. products are manufactured, assembled and tested utilizing ISO9000 quality systems.
                        Intersil Corporation's quality certifications can be viewed at www.intersil.com/design/quality

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                                                                                   33
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