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HMN1288D-150

器件型号:HMN1288D-150
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厂商名称:ETC [ETC]
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HMN1288D-150器件文档内容

HANBit                                                                            HMN1288D

                       Non-Volatile SRAM MODULE 1Mbit (128K x 8-Bit), 32Pin-DIP, 5V
                                                                                      Part No. HMN1288D

GENERAL DESCRIPTION

The HMN1288D Nonvolatile SRAM is a 1,048,576-bit static RAM organized as 131,072 bytes by 8 bits.
The HMN1288D has a self-contained lithium energy source provide reliable non-volatility coupled with the unlimited write
cycles of standard SRAM and integral control circuitry, which constantly monitors the single 5V, supply for an out-of-
tolerance condition. When such a condition occurs, the lithium energy source is automatically switched on to sustain the
memory until after VCC returns valid and write protection is unconditionally enabled to prevent garbled data. In addition the
SRAM is unconditionally write-protected to prevent an inadvertent write operation. At this time the integral energy source is
switched on to sustain the memory until after VCC returns valid.
The HMN1288D uses extremely low standby current CMOS SRAM's, coupled with small lithium coin cells to provide non-
volatility without long write-cycle times and the write-cycle limitations associated with EEPROM.

FEATURES                                                         PIN ASSIGNMENT

w Access time : 70, 85, 120, 150 ns                         NC 1     32                       VCC
w High-density design : 1Mbit Design
w Battery internally isolated until power is applied        A16  2   31                       A15
w Industry-standard 32-pin 128K x 8 pinout
w Unlimited write cycles                                    A14  3   30 NC
w Data retention in the absence of VCC                           4   29 /WE
w 10-years minimum data retention in absence of power       A12
w Automatic write-protection during power-up/power-down          5   28
                                                            A7                                A13
   cycles                                                        6   27
w Data is automatically protected during power loss         A6                                A8
w Conventional SRAM operation; unlimited write cycles            7   26
                                                            A5                                A9
                                                                 8   25
                                                            A4                                A11
                                                                 9   24 /OE
                                                            A3
                                                            A2   10  23                       A10

                                                            A1   11  22 /CE

                                                            A0   12  21                       DQ7

                                                            DQ0  13  20                       DQ6

                                                            DQ1  14  19                       DQ5

                                                            DQ2  15  18                       DQ4

                                                            VSS  16  17                       DQ3

OPTIONS                MARKING                                   32-pin Encapsulated Package

w Timing                       - 70
     70 ns                     - 85
     85 ns                     -120
                               -150
    120 ns
    150 ns

URL : www.hbe.co.kr                                      1           HANBit Electronics Co.,Ltd
Rev. 1.0 (June, 2002)
HANBit                                             HMN1288D

FUNCTIONAL DESCRIPTION

The HMN1288D executes a read cycle whenever /WE is inactive(high) and /CE is active(low). The address specified by
the address inputs(A0-A16) defines which of the 131,072 bytes of data is accessed. Valid data will be available to the eight
data output drivers within tACC (access time) after the last address input signal is stable.
When power is valid, the HMN1288D operates as a standard CMOS SRAM. During power-down and power-up cycles, the
HMN1288D acts as a nonvolatile memory, automatically protecting and preserving the memory contents.
The HMN1288D is in the write mode whenever the /WE and /CE signals are in the active (low) state after address inputs
are stable. The later occurring falling edge of /CE or /WE will determine the start of the write cycle. The write cycle is
terminated by the earlier rising edge of /CE or /WE. All address inputs must be kept valid throughout the write cycle. /WE
must return to the high state for a minimum recovery time (tWR) before another cycle can be initiated. The /OE control
signal should be kept inactive (high) during write cycles to avoid bus contention. However, if the output bus been enabled
(/CE and /OE active) then /WE will disable the outputs in tODW from its falling edge.
The HMN1288D provides full functional capability for Vcc greater than 4.5 V and write protects by 4.37 V nominal. Power-
down/power-up control circuitry constantly monitors the VCC supply for a power-fail-detect threshold VPFD. When VCC falls
below the VPFD threshold, the SRAM automatically write-protects the data. All inputs to the RAM become "don't care" and
all outputs are high impedance. As Vcc falls below approximately 3 V, the power switching circuit connects the lithium
energy soure to RAM to retain data. During power-up, when Vcc rises above approximately 3.0 volts, the power switching
circuit connects external Vcc to the RAM and disconnects the lithium energy source. Normal RAM operation can resume
after Vcc exceeds 4.5 volts.

BLOCK DIAGRAM                                          PIN DESCRIPTION

/OE                    128K x 8         A0-A16     A0-A16 : Address Input
/WE                    SRAM          DQ0-DQ7       /CE : Chip Enable
                       Block                       Vss : Ground
/CE                                                DQ0-DQ7 : Data In / Data Out
        Power                    /CE CON           /WE : Write Enable
                                                   /OE : Output Enable
                       Power Fail       VCC      VCC : Power (+5V)
                                                   NC : No Connection
                       Control

                                 Lithium
                                 Cell

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Rev. 1.0 (June, 2002)
HANBit                                                                             HMN1288D

TRUTH TABLE

          MODE          /OE                  /CE       /WE    I/O OPERATION                             POWER
Not selected
Output disable          X                    H             X  High Z                                    Standby
Read
Write                   H                    L             H  High Z                                    Active

                        L                    L             H  DOUT                                      Active
                                                               DIN                                      Active
                        X                    L             L

ABSOLUTE MAXIMUM RATINGS

                     PARAMETER                      SYMBOL    RATING               CONDITIONS

DC voltage applied on VCC relative to VSS           VCC       -0.3V to 7.0V        VT VCC+0.3
DC Voltage applied on any pin excluding VCC          VT       -0.3V to 7.0V        Commercial
relative to VSS                                     TOPR
                                                                0 to 70C            Industrial
Operating temperature                                          -40 to 85C

Storage temperature                                 TSTG      -55C to 125C

Temperature under bias                              TBIAS     -40C to 85C

Soldering temperature                               TSOLDER   260C                For 10 second

NOTE: Permanent device damage may occur if Absolute Maximum Ratings are exceeded.

                                                                                                        Functional

operation should be restricted to the Recommended DC Operating Conditions detailed in this data sheet.

                        Exposure to higher than recommended voltage for extended periods of time could affect

device reliability.

RECOMMENDED DC OPERATING CONDITIONS ( TA= TOPR )

PARAMETER                       SYMBOL              MIN       TYPICAL                 MAX
                                                    4.5V         5.0V                 5.5V
Supply Voltage                  VCC                                0
                                                      0            -                    0
Ground                          VSS                  2.2           -               Vcc+0.3V
                                                    -0.3
Input high voltage              VIH                                                   0.8V

Input low voltage               VIL

NOTE: Typical values indicate operation at TA = 25

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Rev. 1.0 (June, 2002)
HANBit                                                                                            HMN1288D

DC ELECTRICAL CHARACTERISTICS (TA= TOPR, VCCmin VCC  VCCmax )

PARAMETER                  CONDITIONS                        SYMBOL          MIN        TYP.            MAX      UNIT
                                                                  ILI          -          -              1       mA
Input Leakage Current      VIN=VSS to VCC                        ILO           -          -
Output Leakage Current     /CE=VIH or /OE=VIH                   VOH                       -              1       mA
Output high voltage        or /WE=VIL                            VOL         2.4          -
Output low voltage         IOH=-1.0mA                            ISB           -          4               -        V
Standby supply current     IOL= 2.1mA                                          -                         0.4       V
                           /CE=VIH                               ISB1                    2.5              3        
Standby supply current     /CE VCC-0.2V,                                       -
                           0V VIN 0.2V,                          ICC                                    100          mA
                           or VIN VCC-0.2V                      VPFD           -
                                                                 VSO         4.30
Operating supply current   Min.cycle,duty=100%,                                             75          15           
                           /CE=VIL, II/O=0 ,                                   -

Power-fail-detect voltage                                                                   4.37        4.50         V

Supply switch-over voltage                                                                  3           -            V
   NOTE: Typical values indicate operation at TA = 25 .

CAPACITANCE (TA=25 , f=1MHz, VCC=5.0V)

          DESCRIPTION      CONDITIONS                        SYMBOL                MAX            MIN         UNIT
Input Capacitance
Input/Output Capacitance   Input voltage = 0V                CIN                   10             -              pF

                           Output voltage = 0V               CI/O                  10             -              pF

CHARACTERISTICS (Test Conditions)

        PARAMETER                        VALUE                         DOUT  1.9K           +5V                  +5V
Input pulse levels                       0 to 3V                                                DOUT             1.9K
Input rise and fall times                                              1K
Input and output timing                    5 ns                                             100                   5
reference levels                           1.5V                                                     1K
Output load                ( unless otherwise specified)
(including scope and jig)                                                       Figure 1.            Figure 2.
                                 See Figures 1and 2                          Output Load A        Output Load B

URL : www.hbe.co.kr                                       4                                     HANBit Electronics Co.,Ltd
Rev. 1.0 (June, 2002)
HANBit                                                                                               HMN1288D

READ CYCLE (TA= TOPR, VCCmin VCC VCCmax )

                                                              -70              -85             -120             -150

PARAMETER                            SYMBOL CONDITIONS                                                                       UNIT

                                                          MIN MAX MIN MAX MIN MAX MIN MAX

Read Cycle Time                      tRC                  70       -     85         - 120 - 150 -                            ns

Address Access Time                  tACC  Output load A  -        70    -          85     - 120 - 150 ns

Chip enable access time              tACE  Output load A  -        70    -          85     - 120 - 150 ns

Output enable to Output valid        tOE   Output load A  -        35    -          45     -         60     -         70     ns

Chip enable to output in low Z       tCLZ  Output load B 5         -     5          -      5         -      10        -      ns

Output enable to output in low Z     tOLZ  Output load B 5         -     0          -      0         -      5         -      ns

Chip disable to output in high Z     tCHZ  Output load B 0 25 0 35 0 45 0 60 ns

Output disable to output high Z      tOHZ  Output load B 0 25 0 25 0 35 0 50 ns

Output hold from address change      tOH   Output load A 10        -     10         -      10        -      10        -      ns

WRITE CYCLE (TA= TOPR, Vccmin Vcc  Vccmax )

                                                              -70              -85                -120              -150     UNI

        PARAMETER                    SYMBOL CONDITIONS

                                                          MIN MAX MIN MAX MIN MAX Min Max T

Write Cycle Time                     tWC                  70          -  85             - 120 - 150 -                            ns

Chip enable to end of write          tCW   Note 1         65          -  75             - 100 - 100 -                            ns

Address setup time                   tAS   Note 2         0           -     0           -      0         -      0         -      ns

Address valid to end of write        tAW   Note 1         65          -  75             - 100 -                 90        -      ns

Write pulse width                    tWP   Note 1         55          -  65             -     85         -      90        -      ns

Write recovery time (write cycle 1)  tWR1  Note 3         5           -     5           -      5         -      5         -      ns

Write recovery time (write cycle 2)  tWR2  Note 3         15          -  15             -     15         -      15        -      ns

Data valid to end of write           tDW                  30          -  35             -     45         -      50        -      ns

Data hold time (write cycle 1)       tDH1  Note 4         0           -     0           -      0         -      0         -      ns

Data hold time (write cycle 2)       tDH2  Note 4         10          -  10             -     10         -      0         -      ns

Write enabled to output in high Z    tWZ   Note 5         0        25       0          30      0        40      0         50 ns

Output active from end of write      tOW   Note 5         5           -     0           -      0         -      5         -      ns

NOTE: 1. A write ends at the earlier transition of /CE going high and /WE going high.

2. A write occurs during the overlap of allow /CE and a low /WE. A write begins at the later transition of /CE

going low and /WE going low.

3. Either tWR1 or tWR2 must be met.

4. Either tDH1 or tDH2 must be met.

5. If /CE goes low simultaneously with /WE going low or after /WE going low, the outputs remain in high-

impedance state.

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POWER-DOWN/POWER-UP CYCLE (TA= TOPR, VCC=5V)

PARAMETER                    SYMBOL                      CONDITIONS   MIN  TYP.  MAX         UNIT
                                                                             -     -           
VCC slew, 4.75 to 4.25V      tPF                                      300    -     -           
                                                                             -     -           
VCC slew, 4.75 to VSO        tFS                                      10
                                                                            80   120          ms
VCC slew, VSO to VPFD (max)  tPU                                      0
                                                                             -     -         years
                                     Time during which SRAM
                                                                           100   150           
Chip enable recovery time    tCER    is write-protected after VCC     40

Data-retention time in               passes VPFD on power-up.
Absence of VCC
                             tDR                         TA = 25      10
Write-protect time
                                     Delay after VCC slew's down

                             tWPT    past VPFD before SRAM is         40

                                     Write-protected.

TIMING WAVEFORM

- READ CYCLE NO.1 (Address Access)*1,2

        Address                                                  tRC             Data Valid
         DOUT
                                                           tACC
                                                tOH
                                   Previous Data Valid

- READ CYCLE NO.2 (/CE Access)*1,3,4

                                                                tRC
        CE

        DOUT                                       tACE                          tCHZ
                                      tCLZ                                       High-Z

                             High-Z

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- READ CYCLE NO.3 (/OE Access)*1,5

        Address                           tRC                                        tOHZ
           /OE                  tACC                                         Data Valid
          DOUT
                                      tOE
                               tOLZ

                       High-Z                                                                     High-Z

NOTES:  1. /WE is held high for a read cycle.
        2. Device is continuously selected: /CE = /OE =VIL.
        3. Address is valid prior to or coincident with /CE transition low.
        4. /OE = VIL.
        5. Device is continuously selected: /CE = VIL

- WRITE CYCLE NO.1 (/WE-CONTROLLED)*1,2,3

                                                      tWC

        Address                     tAW                                      tWR1
            /CE
             /WE                         tCW
              DIN
             DOUT      tAS                                      tWP

                                                                     tDW                    tDH1

                                                                             Data-in Valid

                                                           tWZ                              tOW

                               Data Undefined (1)                            High-Z

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- WRITE CYCLE NO.2 (/CE-Controlled)*1,2,3,4,5

        Address                                               tWC                     tWR2
                                                                                      tDH2
                                    tAS                  tAW                            High-Z
            /CE                                                tCW

                                                              tWP
            /WE

                                                                        tDW

            DIN                                                              Data-in

                                                    tWZ

            DOUT
                                   Data Undefined

NOTE:  1. /CE or /WE must be high during address transition.
       2. Because I/O may be active (/OE low) during this period, data input signals of opposite

           polarity to the outputs must not be applied.
       3. If /OE is high, the I/O pins remain in a state of high impedance.
       4. Either tWR1 or tWR2 must be met.
       5. Either tDH1 or tDH2 must be met.

- POWER-DOWN/POWER-UP TIMING

                        tPF

       VCC
                  4.75

                        VPFD                                            VPFD

                                         4.25

                                         VSO                       VSO

                                               tFS                           tPU      tCER

                              tWPT                  tDR

       /CE

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PACKAGE DIMENSION

Dimension               Min    Max                              J                                                     H
                                                   A                                                   G
      A                1.680   1.680
      B                0.720   0.740           B                    I
      C                0.365   0.375
      D                0.015   0.025  E                   C
      E                0.008   0.013            F  D
      F                0.590   0.630
      G                0.015   0.021
      H                0.090   0.110
       I               0.080   0.110
       J               0.120   0.160

All dimensions are in inches.

ORDERING INFORMATION

       H M N 1288 D-70 I

                                                 Operating Temp. : Blank = Commercial (0 to 70 C )
                                                                         I = Industrial (-40 to 85C)

                                          Speed options : 70 = 70 ns
                                                              85 = 85 ns
                                                              120 = 120 ns
                                                              150 = 150 ns

                                   Dip type package

                               Device : 128K x 8 bit

                        Nonvolatile SRAM
                   HANBit Memory Module

URL : www.hbe.co.kr                   9                                                                HANBit Electronics Co.,Ltd
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                                                                Copyright Each Manufacturing Company

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