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HD404812FS

器件型号:HD404812FS
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Renesas Electronics Corporation
厂商官网:https://www.renesas.com/
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器件描述

4-BIT, MICROCONTROLLER, PQFP80

4位, 单片机, PQFP80

参数

HD404812FS端子数量 80
HD404812FS加工封装描述 PLASTIC, FP-80
HD404812FS状态 TRANSFERRED
HD404812FS包装形状 RECTANGULAR
HD404812FS包装尺寸 FLATPACK
HD404812FS表面贴装 Yes
HD404812FS端子形式 GULL WING
HD404812FS端子间距 0.8000 mm
HD404812FS端子位置 QUAD
HD404812FS包装材料 PLASTIC/EPOXY
HD404812FS位数 4
HD404812FS微处理器类型 MICROCONTROLLER

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HD404812FS器件文档内容

To all our customers

Regarding the change of names mentioned in the document, such as Hitachi
Electric and Hitachi XX, to Renesas Technology Corp.

The semiconductor operations of Mitsubishi Electric and Hitachi were transferred to Renesas
Technology Corporation on April 1st 2003. These operations include microcomputer, logic, analog
and discrete devices, and memory chips other than DRAMs (flash memory, SRAMs etc.)
Accordingly, although Hitachi, Hitachi, Ltd., Hitachi Semiconductors, and other Hitachi brand
names are mentioned in the document, these names have in fact all been changed to Renesas
Technology Corp. Thank you for your understanding. Except for our corporate trademark, logo and
corporate statement, no changes whatsoever have been made to the contents of the document, and
these changes do not constitute any alteration to the contents of the document itself.

                        Renesas Technology Home Page: http://www.renesas.com

                                                                                             Renesas Technology Corp.
                                                                                             Customer Support Dept.
                                                                                             April 1, 2003
Cautions

Keep safety first in your circuit designs!

1. Renesas Technology Corporation puts the maximum effort into making semiconductor products better
    and more reliable, but there is always the possibility that trouble may occur with them. Trouble with
    semiconductors may lead to personal injury, fire or property damage.
    Remember to give due consideration to safety when making your circuit designs, with appropriate
    measures such as (i) placement of substitutive, auxiliary circuits, (ii) use of nonflammable material or
    (iii) prevention against any malfunction or mishap.

Notes regarding these materials

1. These materials are intended as a reference to assist our customers in the selection of the Renesas
    Technology Corporation product best suited to the customer's application; they do not convey any
    license under any intellectual property rights, or any other rights, belonging to Renesas Technology
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    third-party's rights, originating in the use of any product data, diagrams, charts, programs, algorithms, or
    circuit application examples contained in these materials.

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    subject to change by Renesas Technology Corporation without notice due to product improvements or
    other reasons. It is therefore recommended that customers contact Renesas Technology Corporation
    or an authorized Renesas Technology Corporation product distributor for the latest product information
    before purchasing a product listed herein.
    The information described here may contain technical inaccuracies or typographical errors.
    Renesas Technology Corporation assumes no responsibility for any damage, liability, or other loss
    rising from these inaccuracies or errors.
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    means, including the Renesas Technology Corporation Semiconductor home page
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4. When using any or all of the information contained in these materials, including product data, diagrams,
    charts, programs, and algorithms, please be sure to evaluate all information as a total system before
    making a final decision on the applicability of the information and products. Renesas Technology
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    information contained herein.

5. Renesas Technology Corporation semiconductors are not designed or manufactured for use in a device
    or system that is used under circumstances in which human life is potentially at stake. Please contact
    Renesas Technology Corporation or an authorized Renesas Technology Corporation product distributor
    when considering the use of a product contained herein for any specific purposes, such as apparatus or
    systems for transportation, vehicular, medical, aerospace, nuclear, or undersea repeater use.

6. The prior written approval of Renesas Technology Corporation is necessary to reprint or reproduce in
    whole or in part these materials.

7. If these products or technologies are subject to the Japanese export control restrictions, they must be
    exported under a license from the Japanese government and cannot be imported into a country other
    than the approved destination.
    Any diversion or reexport contrary to the export control laws and regulations of Japan and/or the
    country of destination is prohibited.

8. Please contact Renesas Technology Corporation for further details on these materials or the products
    contained therein.
                HD404818 Series

                    4-Bit Single-Chip Microcomputer

                                                                                              Preliminary
                                                                                                  Rev. 2.0

                                                                                                Sept. 1998

Description

The H D404818 Seri es of 4-bit single-chip HMCS400 series microcomputers provide high program
productivity. It incorporates a large size memory, LCD controller/driver, voltage comparator, and 32-kHz
watch oscillator circuit.

The HD404818 Series has both standard voltage versions and low voltage versions available. The standard
voltage versions operate at 4.0 V to 6.0 V (mask ROM version) and 4.0 V to 5.5 V (PROM version), while
the low voltage versions operate at 2.7 V to 6.0 V (mask ROM) and 3.0 V to 5.5 V (PROM). Low voltage
versions include an L in their product name.

Standard voltage versions: HD404812, HD404814, HD404816, HD404818, HD4074818

Low voltage versions: HD40L4812, HD40L4814, HD40L4816, HD40L4818, HD407L4818

The HD4074818 and HD407L4818, containing PROMs, are ZTATTM microcomputers which can
dramatically shorten system development time and smoothly proceed from debugging to mass production.

ZTATTM : Zero Turn Around Time ZTAT is a trademark of Hitachi Ltd.

Features

2048-word 10-bit ROM (HD404812, HD40L4812)
4096-word 10-bit ROM (HD404814, HD40L4814)
6144-word 10-bit ROM (HD404816, HD40L4816)
8192-word 10-bit ROM (HD404818, HD40L4818, HD4074818, HD407L4818)
1184-digit 4-bit RAM
30 I/O pins, including 10 high-current output pins, all CMOS and programmable as I/O pull-up MOS
LCD controller/driver (32 segments 4 commons)
Three timer/counters
Clock-synchronous 8-bit serial interface
Six interrupt sources

     Two by external sources
     Four by internal sources
HD404818 Series

Subroutine stack up to 16 levels, including interrupts

Instruction cycle time:

     1 s (fOSC = 4 MHz for HD404812/HD404814/HD404816/HD404818/HD4074818)
     5 s (fOSC = 800 kHz for HD40L4812/HD40L4814/HD40L4816/HD40L4818/HD407L4818)
Four low-power dissipation modes

    Standby mode

    Stop mode

    Watch mode

    Subactive mode

Internal oscillator:

    Main clock: Can be driven by ceramic oscillator, crystal oscillator, or external clock

    Subclock: 32.768-kHz crystal

Voltage comparator (2 channels)

Package

    80-pin plastic flat package    (FP-80B, FP-80A)

    80-pin plastic thin flat package (TFP-80)

2
                                                              HD404818 Series

Ordering Information

Type      Supply          Product   Model Name    ROM (Word)  Clock      Package
Mask ROM  Voltage         Name                    2,048       Frequency  FP-80B
                                                              4
ZTATTM    Standard        HD404812  HD404812FS    4,096                  FP-80A
                                                  6,144       0.8        TFP-80
          (4.0 to 6.0 V)                          8,192                  FP-80B
                                                  2,048       4          FP-80A
                                    HD404812H                 0.8        TFP-80
                                                  4,096                  FP-80B
                                    HD404812TF    6,144                  FP-80A
                                                  8,192                  TFP-80
                          HD404814 HD404814FS     8,192                  FP-80B
                                                                         FP-80A
                                    HD404814H                            TFP-80
                                                                         FP-80B
                                    HD404814TF
                                                                         FP-80A
                          HD404816 HD404816FS                            TFP-80
                                                                         FP-80B
                                    HD404816H                            FP-80A
                                                                         TFP-80
                                    HD404816TF                           FP-80B
                                                                         FP-80A
                          HD404818 HD404818FS                            TFP-80
                                                                         FP-80B
                                    HD404818H                            FP-80A
                                                                         TFP-80
                                    HD404818TF                           FP-80B

          Low-voltage HD40L4812 HD40L4812FS                              FP-80A
          operation                                                      TFP-80
                                                                         FP-80B
          (2.7 to 6.0 V)            HD40L4812H
                                                                         FP-80A
                                    HD40L4812TF                          TFP-80

                          HD40L4814 HD40L4814FS

                                    HD40L4814H

                                    HD40L4814TF

                          HD40L4816 HD40L4816FS

                                    HD40L4816H

                                    HD40L4816TF

                          HD40L4818 HD40L4818FS

                                    HD40L4818H

                                    HD40L4818TF

          Standard        HD4074818 HD4074818FS

          (4.0 to 5.5 V)

                                    HD4074818H

                                    HD4074818TF

          Low-voltage HD407L4818 HD407L4818FS
          operation

          (3.0 to 5.5 V)            HD407L4818H

                                    HD407L4818TF

                                                                                  3
HD404818 Series

Pin Arrangement

   80 D1                                                                                                   76 RESET                   72 NUMG  71 NUMO  70 NUMO              66 COM4  65 COM3  64 COM2  63 COM1  62 SEG32
      79 D0                                                                                                                                                                                                         61 SEG31
          78 RESET
              77 OSC2
                  76 OSC1
                      75 VCC
                          74 NUMG
                              73 NUMO
                                  72 NUMO
                                      71 V3
                                          70 V2
                                               69 V1
                                                  68 COM4
                                                      67 COM3
                                                          66 COM2
                                                               65 COM1

            D2 1               64 SEG32                                                    D3  D2  D1  D0            OSC2  OSC1  VCC                             V3  V2  V1
            D3 2               63 SEG31
            D4 3               62 SEG30                                                    80  79  78  77            75    74    73                              69  68  67
            D5 4               61 SEG29
            D6 5   FP-80B      60 SEG28                                             D4 1                                              TFP-80                                                                     60 SEG30
            D7 6               59 SEG27                                             D5 2                                              FP-80A                                                                     59 SEG29
            D8 7               58 SEG26                                             D6 3                                                                                                                         58 SEG28
            D9 8               57 SEG25                                             D7 4                                                                                                                         57 SEG27
            D10 9              56 SEG24                                             D8 5                                                                                                                         56 SEG26
   VCref /D11 10               55 SEG23                                             D9 6                                                                                                                         55 SEG25
COMP0/D12 11                   54 SEG22                                            D10 7                                                                                                                         54 SEG24
COMP1/D13 12                   53 SEG21                                     VCref/D11 8                                                                                                                          53 SEG23
        TEST 13                52 SEG20                                 COMP0/D12 9                                                                                                                              52 SEG22
            X1 14              51 SEG19                                 COMP1/D13 10                                                                                                                             51 SEG21
                               50 SEG18                                         TEST 11                                                                                                                          50 SEG20
            X2 15              49 SEG17                                             X1 12                                                                                                                        49 SEG19
                               48 SEG16                                                                                                                                                                          48 SEG18
         GND 16                47 SEG15                                             X2 13                                                                                                                        47 SEG17
                               46 SEG14                                          GND 14                                                                                                                          46 SEG16
  SCK/R00 17                   45 SEG13                                                                                                                                                                          45 SEG15
      SI/R01 18                44 SEG12                                     SCK/R00 15                                                                                                                           44 SEG14
                               43 SEG11                                        SI/R01 16                                                                                                                         43 SEG13
     SO/R02 19                 42 SEG10                                       SO/R02 17                                                                                                                          42 SEG12
          R03 20               41 SEG9                                             R03 18                                                                                                                        41 SEG11
          R10 21                                                                   R10 19
          R11 22                                                                   R11 20
          R12 23 R20 25
          R13 24     R2 1 26
                        R2 2 27
                            R2 3 28
                                R3 0 29
                                    TIMO/R3 1 30
                                        INT0 /R3 2 31
                                            INT1 /R3 3 32
                                                SEG1 33
                                                    SEG2 34
                                                        SEG3 35
                                                            SEG4 36
                                                                SEG5 37
                                                                    SEG6 38
                                                                        SEG7 39
                                                                            SEG8 40

                                                                                                                                                 R12 21
                                                                                                                                                     R13 22
                                                                                                                                                         R20 23
                                                                                                                                                             R21 24
                                                                                                                                                                 R22 25
                                                                                                                                                                     R23 26
                                                                                                                                                                         R30 27
                                                                                                                                                                            TIMO/R31 28
                                                                                                                                                                                INT0 /R32 29
                                                                                                                                                                                    INT1 /R33 30
                                                                                                                                                                                        SEG1 31
                                                                                                                                                                                            SEG2 32
                                                                                                                                                                                                SEG3 33
                                                                                                                                                                                                    SEG4 34
                                                                                                                                                                                                        SEG5 35
                                                                                                                                                                                                           SEG6 36
                                                                                                                                                                                                               SEG7 37
                                                                                                                                                                                                                   SEG8 38
                                                                                                                                                                                                                       SEG9 39
                                                                                                                                                                                                                           SEG10 40

                                                                                                                                 (top view)

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4
                                                    HD404818 Series

Pin Description

Pin Number                     Pin Number

FP-80B      FP-80A, TFP-80 Pin Name I/O FP-80B  FP-80A, TFP-80 Pin Name I/O

1           79   D2         I/O 31              29  R32/INT0 I/O

2           80   D3         I/O 32              30  R33/INT1 I/O

3           1    D4         I/O 33              31  SEG1  O

4           2    D5         I/O 34              32  SEG2  O

5           3    D6         I/O 35              33  SEG3  O

6           4    D7         I/O 36              34  SEG4  O

7           5    D8         I/O 37              35  SEG5  O

8           6    D9         I/O 38              36  SEG6  O

9           7    D10        I  39               37  SEG7  O

10          8    D11/VCref  I  40               38  SEG8  O

11          9    D12/COMP0 I   41               39  SEG9  O

12          10   D13/COMP1 I   42               40  SEG10 O

13          11   TEST       I  43               41  SEG11 O

14          12   X1         I  44               42  SEG12 O

15          13   X2         O 45                43  SEG13 O

16          14   GND           46               44  SEG14 O

17          15   R00/SCK    I/O 47              45  SEG15 O
                                                    SEG16 O
18          16   R01/SI     I/O 48              46  SEG17 O
                                                    SEG18 O
19          17   R02/SO     I/O 49              47  SEG19 O
                                                    SEG20 O
20          18   R03        I/O 50              48  SEG21 O
                                                    SEG22 O
21          19   R10        I/O 51              49  SEG23 O
                                                    SEG24 O
22          20   R11        I/O 52              50  SEG25 O
                                                    SEG26 O
23          21   R12        I/O 53              51  SEG27 O
                                                    SEG28 O
24          22   R13        I/O 54              52

25          23   R20        I/O 55              53

26          24   R21        I/O 56              54

27          25   R22        I/O 57              55

28          26   R23        I/O 58              56

29          27   R30        I/O 59              57

30          28   R31/TIMO   I/O 60              58

                                                                             5
HD404818 Series

Pin Number              Pin Number

FP-80B      FP-80A, TFP-80 Pin Name I/O FP-80B  FP-80A, TFP-80                   Pin Name I/O

61          59   SEG29  O 71                    69                               V3
                                                                                 NUMO
62          60   SEG30  O 72                    70

63          61   SEG31  O 73                    71                               NUMO

64          62   SEG32  O 74                    72                               NUMG

65          63   COM1   O 75                    73                               VCC

66          64   COM2   O 76                    74                               OSC1  I

67          65   COM3   O 77                    75                               OSC2  O

68          66   COM4   O 78                    76                               RESET I

69          67   V1     79                      77                               D0    I/O

70          68   V2     80                      78                               D1    I/O

Note: I/O: Input/output pin, I: Input pin, O: Output pin, NUMO: Open, NUMG: GND

6
                                                                       HD404818 Series

Pin Functions

Power Supply
VCC: Apply the VCC power supply voltage to this pin.
GND: Connect to ground.
TEST: For test purposes only. Connect it to VCC.
RESET: MCU reset pin. Refer to the Reset section for details.
NUMG: Non-user pin. Connect it to GND.
NUMO: Non-user pin. Do not connect it to any lines.

Oscillators
OSC1, OSC2: Internal oscillator input pins. They both can be connected to a crystal, ceramic resonator, or
external oscillator circuit. Refer to the Internal Oscillator Circuit section for details.
X1, X2: Watch oscillator 32-kHz crystal pins.

Ports
D0D13 (D Port): Fourteen 1-bit I/O ports. D0 to D9 are I/O ports and D10 to D13 are input ports. D0D9 are
high current output ports (15 mA max.). D11D13 are also available as voltage comparators. Refer to the
Input/Output section for details.
R0R3 (R Ports): 4-bit I/O ports. R00, R01, R02, R31, R32, and R33 are multiplexed with SCK, SI, SO,
TIMO, INT0, and INT1, respectively.

Interrupts
INT0, INT1: External interrupt pins. INT1 can be used as an external event input pin for timer B. INT0 and
INT1 are multiplexed with R32 and R33, respectively. For details, see the Interrupts section.

Serial Interface
SCK, SI, SO: The transmit clock I/O pin (SCK), serial data input pin (SI), and serial data output pin (SO)
are used for serial interface. SCK, SI, and SO are multiplexed with R00, R01, and R02, respectively. For
details, see the Serial Interface section.

Timer
TIMO: Variable duty-cycle pulse waveform output pin. See the Timer C section for details.

                                                                                                                                               7
HD404818 Series

LCD Driver/Controller
V1, V2, V3: Power supply pins for the LCD driver. Since the LCD driving resistors are provided internally,
no lines should be connected to these pins. The voltage on each pin is VCC  V1  V2  V3  GND. See the
Liquid Crystal Display section for details.
COM1 to COM4: Common signal output pins for the LCD display. See the Liquid Crystal Display section
for details.
SEG1 to SEG32: Segment signals output pins for the LCD display. See the Liquid Crystal Display section
for details.
Voltage Comparator
COMP0, COMP1, VCref: Analog input pins for the voltage comparator. VCref is used as a reference voltage
pin to input the threshold voltage of the analog input pin.

8
                                                                                                                                        HD404818 Series

Block Diagram

                          RESET
                              TEST
                                       OSC 1
                                            OSC 2
                                                X1
                                                     X2
                                                              VCC
                                                                  GND

INT0           External                                       System control circuit                                                    D0
INT1           interrupt                                                 RAM
                control                                                                                                                 D1
                                                                 (1,184 4 bits)
                circuit                                                     W (2 bits)                                                  D2
                                                                             X (4 bits)
                                                                                         D port                                         D3   High-
                                                                           SPX (4 bits)                                                 D4   current
                                                                             Y (4 bits)                                                 D5   pins
                                                                                                                                        D6
                                                                           SPY (4 bits)
                                                                                                                                        D7

               Timer A                                                                                                                  D8

                                                                                                                                        D9

                                                                                                                                        D10

                                                                                                                                        D11

                                                                                                                                        D12
                                                                                                                                        D13

               Timer B                                                                                                                  R00
                                                                                                                                        R01
                                                                                         Internal data bus                              R02
                                                                                                       R3 port R2 port R1 port R0 port  R03

TIMO           Timer C                                                                                                                  R10
                                                                                                                                        R11
                          Internal data bus                                                                                             R12
                                        Internal address bus                                                                            R13

   SI           Serial                                                                                                                  R20
               interface                                                                                                                R21
SO                                                                                                                                     R22
SCK                                                                                                                                     R23

   VCref                                                                       ALU                                                      R30
                                                              CPU                                                                       R31
COMP0                                                                                                                                   R32
COMP1          Compa-                                                                                                                   R33
                 rator
                                                               ST CA
                                                              (1 bit) (1 bit)

                                                                A (4 bits)

      V1                                                      B (4 bits)
      V2
      V3        LCD                                           SP (10 bits)
COM1          driver
COM2          circuit                                        Instruction  PC (14 bits)
COM3                                                          decoder
COM4
SEG1                                                                ROM
SEG2
SEG3                                                         (2,048 10 bits)
                                                              (4,096 10 bits)
SEG31                                                         (6,144 10 bits)
SEG32                                                         (8,192 10 bits)

                                                                                                                                             : Data bus
                                                                                                                                             : Signal lines

                                                                                                                                                             9
HD404818 Series

Memory Map

ROM Memory Map
The ROM is described in the following paragraphs with the ROM memory map in figure 1.

          0                        $0000  0   JMPL instruction                         $0000
        15                         $000F
        16   Vector address        $0010  1   (jump to reset routine)                  $0001

        63   Zero-page subroutine  $003F  2   JMPL instruction                         $0002
        64   (64 words)            $0040
             Pattern                      3   (jump to INT0 routine)                   $0003
     4095    (4096 words)          $0FFF
     4096                          $1000  4   JMPL instruction                         $0004
                  Program *
     8191                          $1FFF  5   (jump to INT1 routine)                   $0005
     8192           Not used       $2000
                                          6   JMPL instruction                         $0006
    16383                          $3FFF
                                          7   (jump to timer A routine)                $0007

                                          8   JMPL instruction                         $0008

                                          9 (jump to timer B routine) $0009

                                          10  JMPL instruction                         $000A

                                          11 (jump to timer C routine) $000B

                                          12  JMPL instruction                         $000C

                                          13  (jump to serial routine)                 $000D

                                          14                                           $000E

                                          15                                           $000F

                                          Note: * HD404812, HD40L4812: 2048 words
                                                      HD404814, HD40L4814: 4096 words
                                                      HD404816, HD40L4816: 6144 words
                                                      HD404818, HD40L4818,
                                                      HD4074818, HD407L4818: 8192 words

             Figure 1 ROM Memory Map

Vector Address Area ($0000 to $000F): Locations $0000 through $000F are reserved for JMPL
instructions to branch to the starting address of the initialization program and of the interrupt programs.
After reset or an interrupt routine, the program is executed from the vector address.

Zero-Page Subroutine Area ($0000 to $003F): Locations $0000 through $003F are reserved for
subroutines. The program sequence branches to subroutines by the CAL instruction.

Pattern Area ($0000 to $0FFF): Locations $0000 through $0FFF are reserved for ROM data. The P
instruction allows the MCU to reference ROM data as a pattern.

Program Area ($0000 to $07FF: HD404812, HD40L4812; $0000 to $0FFF: HD404814, HD40L4814;
$0000 to $17FF: HD404816, HD40L4816; $0000 to $1FFF: HD404818, HD40L4818, HD4074818,
HD407L4818): Used for program coding.

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                                                                       HD404818 Series

RAM Memory Map
The MCU also contains a 1,184-digit 4-bit RAM as the data and stack area. In addition to these areas,
interrupt control bits and special function registers are mapped on the RAM memory space. The RAM
memory map (figure 2) is described in the following paragraphs.
Interrupt Control Bits Area ($000 to $003): The interrupt control bits area (figure 3) is used for interrupt
control. It is accessible only by RAM bit manipulation instructions. However, the interrupt request flag
cannot be set by software. The RSP bit is used only to reset the stack pointer.
Special Function Registers Area ($004 to $01F, $024 to $03F): The special function registers are the
mode or data registers for the serial interface, timer/counters, LCD, and the data control registers for the
I/O ports. These registers are classified into three types: write-only, read-only, and read/write as shown in
figure 2.
The SEM/REM and SEMD/REMD instructions are available for the LCD control register (LCR).
Other registers cannot be accessed by RAM bit manipulation instructions.
Register Flag Area ($020 to $023): Consist of the LSON, WDON, TGSP, and DTON flags which are bit
registers accessible by the RAM bit manip ula tion instruction.
The WDON flag can only be set, and only by the SEM/SEMD instruction.
The DTON flag can be set, reset, and tested by the SEM/SEMD, REM/REMD, and TMD instructions. Note
that the DTON flag is active only in subactive mode, and is normally reset in active mode.
LCD Data Area ($050 to $06F): Locations $050 to $06F store the LCD data which is automatically
transmitted to the segment driver as display data. The LCD is illuminated with 1s and faded with 0s. This
area can be used as a data area.
Data Area ($040 to $2CF, $100 to $2CF; Bank 0/1): The 16 digits of $040 through $04F are called
memory registers (MR) and are accessible by the LAMR and XMRA instructions (figure 4). 464 digits of
$100 through $2CF are selected as bank 0 or 1 depending on the value of the V register.
Stack Area ($3C0 to $3FF): Locations $3C0 through $3FF are reserved for LIFO stacks to save the
contents of the program counter (PC), status flag (ST), and carry flag (CA) when subroutine calls (CAL or
CALL instruction) and interrupts are processed. This area can be used as a 16-level nesting stack in which
one level requires 4 digits.
Figure 4 shows the save condition. The program counter is restored by the RTN and RTNI instructions. The
status and carry flags are restored only by the RTNI instruction. This area, when not used as a stack, is
available as a data area.

                                                                                                                                              11
HD404818 Series

    0                                    $000       0                                        $000

          RAM-mapped registers                      1      Interrupt control bits area       $001

    63                                   $03F       2                                        $002

    64    Memory registers (MR)          $040       3                                        $003
                                                    4 Port mode register A                   $004
    80 LCD display area (32 digits) $050                                       (PMRA) W

    112                                  $070       5 Serial mode register     (SMR) W $005

          Data (144 digits)                         6 Serial data register lower (SRL) R/W $006

                                         $100       7 Serial data register upper (SRU) R/W $007
                                                    8 Timer mode register A (TMA) W $008

          Data (464 digits 2)                     9 Timer mode register B (TMB) W $009
                 V = 0 (bank 0)
                                                    10 Timer B         (TCBL/TLRL) R/W $00A
                 V = 1 (bank 1)                     11                 (TCBU/TLRU) R/W $00B

                                         $2CF       12 Miscellaneous register  (MIS) W       $00C
                                                    13 Timer mode register C   (TMC) W       $00D
                                         $3BF
              Not used                   $3C0       14 Timer C         (TCCL/TCRL) R/W $00E
          Stack (64 digits)              $3FF       15                 (TCCU/TCRU) R/W $00F

     959                                            16              Not used                 $010
     960
                                                    17              Not used                 $011
    1023
                                                    18 Port mode register B (PMRB) W $012

                                                    19 LCD control register    (LCR) W $013

                                                    20 LCD mode register       (LMR) W       $014

                                                                    Not used

                                                    32                                       $020
                                                                         Register flag area  $023

                                                    35

                                                                               Not used

    The data area has two banks:                    48 Port R0 DCR             (DCR0) W      $030
    bank 0 (V = 0) and bank 1 (V = 1)               49 Port R1 DCR             (DCR1) W      $031

                                                    50 Port R2 DCR             (DCR2) W $032

                                         $100       51 Port R3 DCR             (DCR3) W $033

    Data (464 digits) Data (464 digits)

    V = 1 (bank 1)      V = 0 (bank 0)                              Not used

                                         $2CF

    Note: Do not use any area labelled "Not used".  59 Port D0 D3DCR          (DCRB) W      $03B
                                                                                             $03C
             R: Read only                           60 Port D4 D7DCR          (DCRC) W      $03D
             W: Write only
             R/W: Read/write                        61 Port D8 D9DCR          (DCRD) W

                                                                    Not used

                                                    63 V register              (V-REG) R/W $03F

                    10  Timer counter B lower           R  Timer load register B lower       W $00A
                                 (TCBL)                                 (TLRL)

                    11  Timer counter B upper           R  Timer load register B upper       W $00B
                                 (TCBU)                                 (TLRU)

                    14  Timer counter C lower           R  Timer load register C lower       W $00E
                                 (TCCL)                                 (TCRL)

                    15  Timer counter C upper           R  Timer load register C upper       W $00F
                                 (TCCU)                                 (TCRU)

                    Figure 2 RAM Memory Map (1,184-digit 4-bit)

12
                                                                  HD404818 Series

           Bit 3                   Bit 2           Bit 1                   Bit 0
                                    IF0                                        IE
           IM0                (IF of INT0 )         RSP
                                              (Reset SP bit)      (Interrupt enable flag) $000
0      (IM of INT0 )               IFTA
                             (IF of timer A)         IM1
1          IMTA                                (IM of INT1 )             IF1           $001
                                  IFTC                             (IF of INT1 )       $002
       (IM of timer A)       (IF of timer C)       IMTB
                                              (IM of timer B)          IFTB
2           IMTC                Not used                          (IF of timer B)
       (IM of timer C)                               IMS
                                               (IM of serial)
3      Not used                                                        IFS             $003
                                                                  (IF of serial)

32            DTON           Not used                 WDON                 LSON        $020
    Direct transfer on flag                   (Watchdog on flag)  (Low speed on flag)  $021

                                              Not used

                                                                                                                                $023

IF: Interrupt request flag
IM: Interrupt mask
IE: Interrupt enable flag
SP: Stack pointer
Note: Bits in the interrupt control bits area and register flag area are set by the SEM or SEMD

          instruction, reset by the REM or REMD instruction, and tested by the TM or TMD instruction.
          Other instructions have no effect.
          However, note the following usage limitations of RAM bit manipulation instructions.

       IF             SEM/SEMD                REM/REMD            TM/TMD
     RSP             Not executed                Allowed          Allowed
    WDON             Not executed                Allowed          Inhibited
    DTON                                                          Inhibited
                        Allowed               Not executed        Allowed
           Not executed in active mode           Allowed

             Used in subactive mode

Note:  WDON is reset only by MCU reset.
       DTON is always reset in active mode.
       If the TM or TMD instruction is executed for the inhibited bits or non-existing bits, the value in
       ST becomes invalid.

       Figure 3 Configuration of Interrupt Control Bits and Register Flag Areas

                                                                                                                                      13
HD404818 Series

        Memory registers  Stack area  $3C0        PC13 to PC0 : Program counter
    64 MR (0) $040 960    Level 16    $3FF        ST:         Status flag
    65 MR (1) $041        Level 15
    66 MR (2) $042        Level 14                CA:         Carry flag
    67 MR (3) $043        Level 13
    68 MR (4) $044        Level 12          1020       Bit 3  Bit 2  Bit 1       Bit 0  $3FC
    69 MR (5) $045        Level 11          1021        ST    PC13   PC12        PC11   $3FD
    70 MR (6) $046        Level 10          1022       PC10   PC 9   PC 8        PC7    $3FE
    71 MR (7) $047        Level 9           1023        CA    PC6    PC 5        PC 4   $3FF
    72 MR (8) $048        Level 8                      PC 3   PC 2   PC 1        PC0
    73 MR (9) $049        Level 7
    74 MR (10) $04A       Level 6
    75 MR (11) $04B       Level 5
    76 MR (12) $04C       Level 4
    77 MR (13) $04D       Level 3
    78 MR (14) $04E       Level 2
    79 MR (15) $04F 1023  Level 1

    Figure 4 Configuration of Memory Registers, Stack Area, and Stack Position

14
                                                                HD404818 Series

Functional Description

Registers and Flags

The MCU provides ten registers and two flags for CPU operations. They are illustrated in figure 5 and
described in the following paragraphs.

                                                                3         0

Accumulator             Initial value: Undefined, R/W              (A)

                                                                3         0

B register              Initial value: Undefined, R/W              (B)
V register              Initial value: 0, R/W
W register              Initial value: Undefined, R/W                      0
X register              Initial value: Undefined, R/W                     (V)
Y register              Initial value: Undefined, R/W
                                                                        10
                                                                         (W)

                                                                3         0

                                                                   (X)

                                                                3         0

                                                                   (Y)

                                                                3         0

SPX register            Initial value: Undefined, R/W              (SPX)

                                                                3         0

SPY register            Initial value: Undefined, R/W              (SPY)

Carry                   Initial value: Undefined, R/W                       0
                                                                          (CA)

Status                  Initial value: 1, no R/W                            0
                                                                          (ST)

Program counter              13                                           0

Initial value: 0,                                      (PC)

no R/W

                                                  9          5                   0
                                                                   (SP)
Stack pointer                                     1 11 1
Initial value: $3FF, no R/W

                        Figure 5 Registers and Flags

Accumulator (A), B Register (B): The accumulator and B register are 4-bit registers which hold the
results of the arithmetic logic unit (ALU), and exchange data between memory, I/O, and other registers.

                                                                                    15
HD404818 Series

V Register (V): The V register, available for RAM address expansion, selects the bank of locations $100
$2CF on the RAM address (464 digits) depending on its value. Therefore, when accessing locations $100
$2CF on the RAM address, specify the value of the V register (V = $0: bank 0; V = $1: bank 1). Locations
$000$0FF and $300$3FF can be accessed independently of the V register. The V register is located at
$03F of the RAM address area.
W Register (W), X Register (X), Y Register (Y): The 2-bit W register and 4-bit X and Y registers address
RAM indirectly. The Y register is also available for addressing port D.
SPX Register (SPX), SPY Register (SPY): The 4-bit SPX and SPY registers are available for assisting the
X and Y registers, respectively.
Carry Flag (CA): The carry flag holds the ALU overflow generated by an arithmetic operation. It is also
affected by the SEC, REC, ROTL, and ROTR instructions. During an interrupt, the carry flag is pushed
onto the stack and restored back from the stack by the RTNI instruction. (It is unaffected by the RTN
instruction.)
Status Flag (ST): The status flag holds the ALU overflow, ALU non-zero, and the results of a bit test
instruction for arithmetic or compare instructions. The status flag is a branch condition of the BR, BRL,
CAL, or CALL instruction. The value of the status flag remains unchanged until an instruction which
affects the next status is executed. The status flag becomes 1 after the BR, BRL, CAL, or CALL instruction
is either executed or skipped. During an interrupt, the status flag is pushed onto the stack and restored back
from the stack by the RTNI instruction, not by the RTN instruction.
Program Counter (PC): The program counter is a 14-bit binary counter for holding the ROM address.
Stack Pointer (SP): The stack pointer is a 10-bit register to indicate the next stacking area up to 16 levels.
The stack pointer is initialized to RAM address $3FF at MCU reset. It is decremented by 4 as data is
pushed onto the stack, and incremented by 4 as data is restored back from the stack. The stack pointer is
initialized to $3FF either by MCU reset or by the RSP bit reset from the REM/REMD instruction.

16
                                                                                HD404818 Series

Reset

Setting the RESET pin high resets the MCU. At power-on or when cancelling the stop mode for the
oscillator, apply the reset input for at least tRC for the oscillator to stabilize. In all other cases, at least two
instruction cycles of reset input are required for the MCU reset.

Table 1 shows the components initialized by MCU reset, and each of its status.

Table 1 Initial Values after MCU Reset

Items                                          Initial Value   Contents
Program counter (PC)                           $0000           Execute program from the top of the ROM
                                                               address
Status flag (ST)                               1               Enable branching with conditional branch
                                                               instructions
Stack pointer (SP)                             $3FF            Stack level is 0
                                                               Bank 0 (memory)
V register (bank register) (V)                 0               Inhibit all interrupts

Interrupt         Interrupt enable flag (IE)   0               No interrupt request
                                                               Masks interrupt request
flags/mask                                                     Enable to transmit high
                                                               Output buffer is off (high impedance)
                  Interrupt request flag (IF)  0               See Port Mode Register A section
                                                               See Port Mode Register B section
                  Interrupt mask (IM)          1               See Timer Mode Register A section

I/O               Port data register (PDR)     All bits are 1  See Timer Mode Register B section
                                                               See Timer Mode Register C section
                  Data control register (DCR) All bits are 0   See Serial Mode Register section

                  Port mode register A (PMRA) 0000

                  Port mode register B (PMRB) 0000

Timer/counters, Timer mode register A (TMA) 0000
serial interface

                  Timer mode register B (TMB) 0000

                  Timer mode register C (TMC) 0000

                  Serial mode register (SMR) 0000

                  Prescaler S                  $000

                  Prescaler W                  $00

                  Timer counter A (TCA)        $00

                  Timer counter B (TCB)        $00

                  Timer counter C (TCC)        $00

                  Timer load register B (TLR) $00

                  Timer load register C (TCR) $00

                  Octal counter                000

                                                                                17
HD404818 Series

Table 1 Initial Values after MCU Reset (cont)

Items            LCD control register (LCR)    Initial Value     Contents
LCD                                            000               Refer to description of LCD Control
                                                                 Register
Bit register     LCD mode register (LMR)       0000              Refer to description of LCD Duty/Clock
                                                                 Control
Miscellaneous    Low speed on flag (LSON) 0                      Refer to description of Low-Power
register                                                         Dissipation Mode
                 Watchdog timer on flag        0                 Refer to description of Timer C

                 (WDON)                                          Refer to description of Low-Power
                                                                 Dissipation Mode
                 Direct transfer on flag (DTON) 0                --

                 (MIS)                         000

Item                       After MCU Reset to Recover from       After MCU Reset to Recover from
                           Stop Mode                             Other Modes

Carry flag (CA)            The contents of the items before      The contents of the items before MCU
                           MCU reset are not retained. It is     reset are not retained. It is necessary to
                           necessary to initialize them by       initialize them by software.
                           software.

Accumulator (A)

B register (B)

W register (W)

X/SPX registers (X/SPX)

Y/SPY registers (Y/SPY)

Serial data register (SR)

RAM                        The contents of RAM before MCU
                           reset (just before STOP instruction)
                           are retained.

18
                                                                       HD404818 Series

Interrupts
Six interrupt sources are available on the MCU: external requests (INT0, INT1), timer/counters (timers A,
B, and C), and the serial interface. For each source, an interrupt request flag (IF), interrupt mask (IM), and
interrupt vector addresses are provided to control and maintain the interrupt request. The interrupt enable
flag (IE) is also used to control interrupt operations.
Interrupt Control Bits and Interrupt Servicing: The interrupt control bits are mapped on $000 through
$003 by the RAM space. They are accessible by RAM bit manipulations instructions, although the interrupt
request flag (IF) cannot be set by software. The interrupt enable flag (IE) and IF are cleared to 0, and the
interrupt mask (IM) is set to 1 after MCU reset.
Figure 6 is a block diagram of the interrupt control circuit. Table 2 shows the interrupt priority and vector
addresses, and table 3 shows the interrupt conditions corresponding to each interrupt source.
The interrupt request is generated when IF is set to 1 and IM is 0. If IE is 1 at this time, the interrupt will be
activated and vector addresses will be generated from the priority PLA corresponding to the interrupt
sources.

                                                                                                                                              19
HD404818 Series

                 $ 000,0                                       Sequence control
                    IE                                          Push PC/CA/ST
                                                                Reset IE
                 $ 000,2                                        Jump to vector
                   IF0
                                                                 address
                 $ 000,3
                   IM0                                                                 Vector
                                                                                       address
                 $ 001,0
                   IF1                                         Priority control logic

                 $ 001,1
                   IM1

                 $ 001,2
                  IFTA

                 $ 001,3
                  IMTA

                 $ 002,0
                  IFTB

                 $ 002,1
                  IMTB

                 $ 002,2
                  IFTC

                 $ 002,3
                  IMTC

                 $ 003,0
                   IFS

                 $ 003,1
                   IMS

                 Note: $m, n is RAM address $m, bit number n.

                          Figure 6 Interrupt Control Circuit Block Diagram

Table 2 Vector Addresses and Interrupt Priority

Reset/Interrupt           Priority                             Vector Addresses
RESET                     --                                   $0000
INT0                      1                                    $0002
INT1                      2                                    $0004
Timer A                   3                                    $0006
Timer B                   4                                    $0008
Timer C                   5                                    $000A
Serial                    6                                    $000C

20
                                                                                         HD404818 Series

Table 3 Interrupt Conditions

                          Interrupt Source

Interrupt Control Bit     INT0     INT1         Timer A         Timer B                  Timer C     Serial
IE                        1        1            1               1                        1           1
IF0 IM0                                       0               0                        0           0
IF1 IM1                 1        0            0               0                        0           0
IFTA IMTA                                     1               0                        0           0
IFTB IMTB               *        1            *               1                        0           0
IFTC IMTC                                     *               *                        1           0
IFS IMS                 *        *            *               *                        *           1
Note: *Don't care.
                          *        *

                          *        *

                          *        *

Figure 7 shows the interrupt processing sequence, and figure 8 shows the interrupt processing flowchart. If
an interrupt is requested, the instruction being executed finishes in the first cycle. The IE is reset in the
second cycle. In the second and third cycles, the carry flag, status flag, and program counter are pushed
onto the stack. In the third cycle, the instruction is executed after jumping to the vector address.

In each vector address, program the JMPL instruction to branch to the starting address of the interrupt
program. The IF, which caused the interrupt, must be reset by software in the interrupt program.

Instruction

cycles       1                  2            3               4           5                        6

             Instruction        Stacking;       Stacking;
              execution         reset of IE  vector address

               Interrupt                        generated
             acceptance

                                                             JMPL instruction execution
                                                                on the vector address

                                                                                            Instruction
                                                                                           execution at
                                                                                         starting address
                                                                                          of the interrupt

                                                                                               routine

                                Figure 7 Interrupt Processing Sequence

                                                                                                             21
HD404818 Series                                         Interrupt Yes  No   IE = 1?
                                                       request ?
                            Power                                           Yes
                              on                               No
                                             No                             Accept interrupt
                                                 Execute instruction
                        RESET = 1 ?
                                 Yes

                        Reset MCU

                                                 PC (PC) + 1                     IE 0

                                                                            Stack  (PC)
                                                                            Stack  (CA)
                                                                            Stack  (ST)

                                                 PC $0002              Yes  INT0
                                                 PC $0004
                                                 PC $0006                   interrupt ?
                                                 PC $0008
                                                 PC $000A                   No

                                                                       Yes  INT1

                                                                            interrupt ?

                                                                            No

                                                                       Yes Timer A
                                                                                 interrupt ?

                                                                                          No

                                                                       Yes Timer B
                                                                                 interrupt ?

                                                                                          No

                                                                       Yes Timer C
                                                                                 interrupt ?

                                                                            No

                                                 PC$000C                    (serial interrupt)

    Figure 8 Interrupt Processing Flowchart

22
                                          HD404818 Series

Interrupt Enable Flag (IE: $000, Bit 0): The interrupt enable flag enables/disables interrupt requests
(table 4). It is reset by an interrupt and set by the RTNI instruction.

Table 4 Interrupt Enable Flag

IE        Interrupt Enabled/Disabled

0         Disabled

1         Enabled

External Interrupts (INT0, INT1): The external interrupt request inputs (INT0, INT1) can be selected by
port mode register A (PMRA: $004).

The external interrupt request flags (IF0, IF1) are set at the falling edge of INT0 and INT1 inputs,
respectively (table 5).

The INT1 input can be used as a clock signal input to timer B, in which timer B counts up at each falling
edge of the INT1 input. When using INT1 as the timer B external event input, the external interrupt mask
(IM1) has to be set so that the interrupt request by INT1 will not be accepted (table 6).

More than two instruction cycle times (2tcyc/2tsubcyc) are needed to detect the edge of INT0 or INT1.

External Interrupt Request Flags (IF0: $000, Bit 2; IF1: $001, Bit 0): The external interrupt request
flags (IF0, IF1) are set at the falling edge of the INT0 and INT1 inputs, respectively (table 5).

Table 5 External Interrupt Request Flags

IF0, IF1  Interrupt Request
0         No
1         Yes

External Interrupt Masks (IM0: $000, Bit 3; IM1: $001, Bit 1): The external interrupt masks mask the
external interrupt requests (table 6).

Table 6 External Interrupt Masks

IM0, IM1  Interrupt Request
0         Enabled
1         Disabled (masked)

Timer A Interrupt Request Flag (IFTA: $001, Bit 2): The timer A interrupt request flag is set by the
overflow output of timer A (table 7).

                                          23
HD404818 Series

Table 7 Timer A Interrupt Request Flag

IFTA  Interrupt Request
0     No
1     Yes

Timer A Interrupt Mask (IMTA: $001, Bit 3): The timer A interrupt mask prevents an interrupt request
from being generated by the timer A interrupt request flag (table 8).

Table 8 Timer A Interrupt Mask

IMTA  Interrupt Request
0     Enabled
1     Disabled (masked)

Timer B Interrupt Request Flag (IFTB: $002, Bit 0): The timer B interrupt request flag is set by the
overflow output of timer B (table 9).

Table 9 Timer B Interrupt Request Flag

IFTB  Interrupt Request
0     No
1     Yes

Timer B Interrupt Mask (IMTB: $002, Bit 1): The timer B interrupt mask prevents an interrupt request
from being generated by the timer B interrupt request flag (table 10).

Table 10 Timer B Interrupt Mask

IMTB  Interrupt Request
0     Enabled
1     Disabled (masked)

Timer C Interrupt Request Flag (IFTC: $002, Bit 2): The timer C interrupt request flag is set by the
overflow output of timer C (table 11).

Table 11 Timer C Interrupt Request Flag

IFTC  Interrupt Request
0     No
1     Yes

24
                                        HD404818 Series

Timer C Interrupt Mask (IMTC: $002, Bit 3): The timer C interrupt mask prevents the interrupt from
being generated by the timer C interrupt request flag (table 12).

Table 12 Timer C Interrupt Mask

IMTC  Interrupt Request
0     Enabled
1     Disabled (masked)

Serial Interrupt Request Flag (IFS: $003, Bit 0): The serial interrupt request flag is set when the octal
counter counts eight transmit clock signals, or when data transfer is discontinued by resetting the octal
counter (table 13).

Table 13 Serial Interrupt Request Flag

IFS   Interrupt Request

0     No

1     Yes

Serial Interrupt Mask (IMS: $003, Bit 1): The serial interrupt mask masks the interrupt request (table
14).

Table 14 Serial Interrupt Mask

IMS   Interrupt Request

0     Enabled

1     Disabled (masked)

                                        25
HD404818 Series

Operating Modes

The MCU has five operating modes that are specified by how the clock is used. The functions available in
each mode are listed in table 15, and operations are shown in table 16. Transitions between operating
modes are shown in figure 9.

Table 16 provides additional information for table 26.

Table 15 Functions Available in Each Operating Mode

                      Mode Name

                      Active         Standby            Stop         Watch        Subactive*4

Activation method     RESET          SBY                TMA3 = 0,    TMA3 = 1,    INT0 or timer A
                      cancellation,  instruction        STOP         STOP         interrupt
                      interrupt                         instruction  instruction  request from
                      request                                                     watch mode

Status System oscillator OP          OP                 Stopped      Stopped      Stopped

    Subsystem oscillator OP          OP                 OP *1        OP           OP

    Instruction execution OP         Stopped            Stopped      Stopped      OP
    (CPU)                           OP                 Stopped      Stopped      OP
                                     OP                 Stopped      OP *2        OP *2
    Peripheral function, OP          Retained           Retained     Retained     OP
    interrupt (PER)

    Clock function,   OP

    interrupt (CLK)

    RAM               OP

    Registers/flags   OP             Retained           Reset        Retained     OP

    I/O               OP             Retained           High         Retained*3 OP *3

                                                        impedance*3

Cancellation method   RESET input, RESET input, RESET input          RESET input, RESET input,
                      STOP/SBY interrupt
                      instruction request                            INT0 or timer A STOP/SBY

                                                                     interrupt    instruction

                                                                     request

Notes: OP indicates operating.
          1. To reduce current dissipation, stop all oscillation in external circuits.
          2. Refer to the Interrupt Frame section for details.
          3. Refer to interrupt frame.
          4. Subactive mode is an optional function to be specified on the function option list.
          5. In the watch and subactive modes, the MCU requires a 32.768-kHz crystal oscillator.

26
                                                                                           HD404818 Series

Table 16 Operations in Low-Power Dissipation Modes

Function  Stop Mode     Watch Mode                                           Standby Mode     Subactive Mode*2

CPU       Reset         Retained                                             Retained         OP

RAM       Retained      Retained                                             Retained         OP

Timer A   Reset         OP                                                   OP               OP

Timer B   Reset         Stopped                                              OP               OP

Timer C   Reset         Stopped                                              OP               OP

Serial interface Reset  Stopped*3                                            OP               OP

LCD       Reset         OP                                                   OP               OP

I/O       Reset*1       Retained                                             Retained         OP

Notes: OP indicates operating.
          1. Output pins are at high impedance.
          2. Subactive mode is an optional function to be specified on the function option list.
          3. Transmission/reception is activated if a clock is input in external clock mode. (However,
               interrupts are stopped.)

Table 17 I/O Status in Low-Power Dissipation Modes

D0D9     Output                    Stop Mode                                    Input
D10D 13  Standby Mode, Watch Mode  High impedance                               Active Mode, Subactive Mode
R0R3     Retained                  --                                           Input enabled
          --                        High impedance                               Input enabled
          Retained                                                               Input enabled

                                                                         System Clock (CPU)

                                                                         Operating         Stopped

Non-time-base peripheral function clock (PER) Operating                 Active mode       Standby mode
                                                                Stopped
                                                                         Subactive mode

                                                                         --                Watch mode (TMA3 = 1)

                                                                                           Stop mode (TMA3 = 0)

                                                                                                                 27
HD404818 Series

                                                     Reset

    Standby mode                            Active mode                          Stop mode

                                            (TMA3 = 0)                           (TMA3 = 0)

    f OSC :  Operating      SBY (standby)   f OSC :     Operating  STOP          f OSC :  Stopped
    f X:     Operating                      f X:                                 f X:     Operating
    CPU:   Stopped           Interrupt    CPU:      Operating                CPU:   Stopped
    CLK:   f cyc                           CLK:                               CLK:   Stopped
    PER:   f cyc          Timers A, B, C   PER:      f cyc                     PER:   Stopped
                            Serial,                     f cyc
                            INT0, INT1                  f cyc

                                                                                 Watch mode

                                            (TMA3 = 1)                           (TMA3 = 1, LSON = 0)

    f OSC :  Operating      SBY (standby)   f OSC :     Operating  STOP          f OSC :  Stopped
    f X:     Operating         Interrupt    f X:                                 f X:     Operating
    CPU:   Stopped                         CPU:      Operating  INT0 ,  A*1    CPU:   Stopped
    CLK:   f SUB          Timers A, B, C   CLK:                 Timer          CLK:   fSUB
    PER:   f cyc                           PER:      f cyc                     PER:   Stopped
                                                        f SUB
                                                        f cyc

                            Serial,

                            INT0, INT1               *2                    *3

    f OSC: Main oscillation frequency       Subactive mode            STOP
    f X : Suboscillation frequency
                                                                                 (TMA3 = 1, LSON = 1)
             for time-base                                         INT0 ,
                                            f OSC :     Stopped    Timer         f OSC :  Stopped
    f cyc :  fOSC /4                        f X:                           A*1   f X:     Operating
    f SUB :  fX /8                           CPU:      Operating                CPU:   Stopped
    CPU:   System clock                   CLK:                  STOP/SBY      CLK:   fSUB
    CLK :                                  PER:      f SUB      (LSON = 1)*4   PER:   Stopped
    PER :  Clock for time-base                        f SUB
                                                        f SUB
             Clock for other

             peripheral functions

    LSON: Low speed on flag

    DTON: Direct transfer on flag           Notes: 1. Time-base interrupt
                                                      2. STOP/SBY (DTON = 1, LSON = 0)
                                                      3. STOP/SBY (DTON = 0, LSON = 0)
                                                      4. DTON is not affected

                                     Figure 9 MCU Status Transitions

Active Mode: The MCU operates according to the clock generated by the system oscillators OSC1 and
OSC2.

Standby Mode: The MCU enters standby mode when the SBY instruction is executed from active mode.
In this mode, the oscillators, interrupts, timer/counters, and serial interface continue to operate, but all
instruction execution-related clocks stop. The stopping of these clocks stops the CPU, retaining all RAM
and register contents and maintaining the current I/O pin status.

Standby mode is terminated by a RESET input oran interrupt request. If it is terminated by a RESET input,
the MCU is reset as well. After an interrupt request, the MCU enters active mode and resumes, executing

28
                                                                       HD404818 Series

the next instruction after the SBY instruction. If the interrupt enable flag is 1, that interrupt is then
processed; if it is 0, the interrupt request is left pending and normal instruction execution continues. A
flowchart of operation in standby mode is shown in figure 10.

      Standby                            Watch

Oscillator: Active            Oscillator: Stop
Peripheral clocks:            Suboscillator: Active
Active                        Peripheral clocks: Stop
All other clocks:             All other clocks: Stop
Stop

RESET No            IF0 = No
  =1?                1?
      Yes

                         Yes  IF1 = No    IFTA = No
                               1?           1?
                    IM0 =
                      0 ? No      Yes

                    Yes       IM1 =

                              0 ? No            Yes         IFTB = No
                                                              1?
                         (SBY only) Yes   IMTA =
                                             0 ? No              Yes
                                                                       IFTC = No
                                          Yes               IMTB =        1?
                                                                             Yes
                                                            0 ? No                  IFS = No
                                                                       IMTC =        1?
                                                   (SBY only) Yes         0 ? No
                                                                                         Yes

                                                                    (SBY only) Yes  IMS =
                                                                                      0 ? No

                                                                                    (SBY only) Yes

      Restart                                   Restart
processor clocks                          processor clocks

                                              Execute
                                          next instruction
                                           (active mode)

                                      No     IF = 1,
                                          IM = 0, and

                                          IE = 1?

                                          Yes

Reset MCU               Execute           Accept interrupt
                    next instruction

Figure 10 MCU Operating Flowchart of Watch and Standby Modes

                                                                                                    29

,HD404818 Series  Stop mode
                              Stop Mode: The MCU enters stop mode if the STOP instruction is executed in active mode when TMA3 =
                              0. In this mode, the system oscillator stops, which stops all MCU functions as well.Oscillator
    Internal clock
                              Stop mode is terminated by a RESET input as shown in figure 11. RESET must be high for at least one tRC
                              to stabilize oscillation (refer to the AC Characteristics section). When the MCU restarts after stop mode isRESET
                              cancelled, all RAM contents are retained, but the accuracy of the contents of the accumulator, B register, W
                              register, X/SPX register, Y/SPY register, carry flag, and serial data register cannot be guaranteed.STOP instruction executiont res
                                                tres  tRC (stabilization time)

                    Figure 11 Timing of Stop Mode Cancellation

Watch Mode: The MCU enters watch mode if the STOP instruction is executed in active mode when
TMA3 = 1, or if the STOP or SBY instruction is executed in subactive mode.

Watch mode is terminated by a RESET input or a timer-A/INT0 interrupt request. For details on RESET
input, refer to the Stop Mode section. When terminated by a timer-A/INT0 interrupt request, the MCU

enters active mode if LSON is 0, or subactive mode if LSON is 1. After an interrupt request is generated,

the time required to enter active mode is tRC for a timer A interrupt, and TX (where T + tRC  TX  2T + tRC)
for an INT0 interrupt, as shown in figure 12.

Operation during mode transition is the same as that at standby mode cancellation (figure 10).

30
Active mode             Watch mode                           HD404818 Series

                                                        Oscillation
                                                        stabilization period

                                                            Active mode

Interrupt strobe

INT0

Interrupt request
generation

(During the transition                 T  T        tRC
from watch mode to
active mode only)                         TX

T: Interrupt frame length
tRC: Oscillation stabilization period

                        Figure 12 Interrupt Frame

Subactive Mode: The CPU operates with a clock generated by the X1 and X2 oscillation circuits.
Functions that can operate in subactive mode are listed in table 16. When the STOP or SBY instruction is
executed in subactive mode, the MCU enters either watch or active mode, depending on the statuses of
LSON and DTON. The DTON flag can only be set in subactive mode; it is automatically reset after a
transition to active mode.

Subactive mode is an optional function that the user must specify on the function option list.

Interrupt Frame: In watch and subactive modes, CLK is supplied for timer A and the INT0 circuit.
Prescaler W and timer A operate as time bases to generate interrupt frame timing. Three interrupt frame
cycles (T) can be selected by the settings of the miscellaneous register, as shown in figure 13.

In watch and subactive modes, timer A and INT0 interrupts are generated in synchronism with the interrupt
frame. An interrupt request is generated at an interrupt strobe, except when the MCU enters active mode
from watch mode. The INT0 falling edge is acknowledged regardless of the interrupt frame, but an interrupt
is executed simultaneously with the second interrupt strobe. Timer A generates an overflow and interrupt

request at an interrupt strobe.

                                                                                                31
HD404818 Series

     MIS: $00C                                  MIS          T *1              t      *1     Oscillation circuit
    MIS2 MIS1 MIS0                         1 Bit 0 Bit                            RC         condition
                                                                                             External clock input
                                              0  0                               0.12207 ms
                                                             0.24414 ms 0.24414 ms *2        Ceramic or crystal
                                                                                             oscillator
                     t RC selection           0  1           15.625 ms 7.8125 ms
                                                                                                             --
                     Refer to                 1  0           62.5 ms  31.25 ms
                     table 20
                                              1  1                 Not used

                                                 Notes: 1. The value of t RC applies only when using
                                                                a 32.768-kHz oscillator.

                                                            2. Only direct transfer.

                     Figure 13 Miscellaneous Register

Direct Transfer: By controlling the DTON, the MCU can be placed directly from subactive to active
mode. The detailed procedure is as follows:

Set the DTON flag in subactive mode while LSON = 0.
Execute the STOP or SBY instruction.
After the oscillation stabilization time (a fixed value), the MCU will move automatically from subactive

    to active mode.

Note that DTON ($020, bit 3) is valid only in subactive mode. When the MCU is in active mode, this flag
is always at reset.

The transition time (tD) from subactive to active mode is tRC < tD < T + tRC.

                     STOP/SBY

                     execution Internal                            Oscillation
                                                                   stabilization
                                                 execution         time

                     Subactive mode              time (< T)                                  Active mode

                     (LSON = 0, DTON = 1)

    Interrupt
    strobe

    Direct transfer
    timing

                                           T                          t RC

                                      T: Interrupt frame period
                                      t RC : Oscillation stabilization period

                                           Figure 14 Direct Transfer Timing

MCU Operating Sequence: The MCU operates in the sequence shown in figures 15 to 17. It is reset by an
asynchronous RESET input, regardless of its state.

32
                                                                       HD404818 Series

The low-power mode operation sequence is shown in figure 17. With the IE flag cleared and an interrupt
flag set together with its interrupt mask cleared, if a STOP/SBY instruction is executed, the instruction is
cancelled (regarded as an NOP) and the following instruction is executed. Before executing a STOP/SBY
instruction, make sure all interrupt flags are cleared or all interrupts are masked.

                                    Power on

RESET = 1 ? No    MCU
                operation
       Yes
   Reset          cycle
   MCU

Figure 15 MCU Operating Sequence (power on)

                                             33
HD404818 Series

                                   MCU operation
                                         cycle

                                     IF = 1 ?               Yes   IM = 0 and
                                           No                 No   IE = 1 ?

                                   Instruction                          Yes
                                   execution

                                   Yes SBY/STOP                   IE  0
                                             instruction ?        Stack  (PC),

                                                      No                      (CA),
                                                                              (ST)
                 Low-power mode    PC  next
                  operation cycle   location                       PC  vector
                                                                      address

    IF: Interrupt request flag
    IM: Interrupt mask
    IE: Interrupt enable flag
    PC: Program counter
    CA: Carry flag
    ST: Status flag

            Figure 16 MCU Operating Sequence (MCU operation cycle)

34
Low-power mode                              HD404818 Series
operation cycle
                                         Stop mode
IF = 1 and        No

IM = 0 ?

Yes                       Standby/watch
                                mode

                      No  IF = 1 and

                          IM = 0 ?

                          Yes

Hardware NOP              Hardware NOP
   execution                 execution

PC  next                  PC  next
Iocation                  Iocation

                          Instruction
                          execution

                                         MCU operation
                                               cycle

                       For specific IF and IM, see figure 10, MCU Operating Flowchart

                      Figure 17 MCU Operating Sequence (low-power mode operation)
Notes on Use:
In subactive mode, a timer A interrupt request or an external interrupt request (INT0) occurs in

    synchronism with an interrupt strobe.
    If the STOP or SBY instruction is executed at the same time with an interrupt strobe, these interrupt
    requests will be cancelled and the corresponding interrupt request flags (IFTA, IF0) will not be set.
    In subactive mode, do not use the STOP or SBY instruction at the time of an interrupt strobe.

                                                                                                                                              35
HD404818 Series

When the MCU is in watch mode or subactive mode, if the high level period before the falling edge of
    INT0 is shorter than the interrupt frame, INT0 is not be detected. Also, if the low level period after the
    falling edge of INT0 is shorter than the interrupt frame, INT0 is not be detected.
    Edge detection is shown in figure 18. The level of the INT0 signal is sampled by a sampling clock.
    When this sampled value changes to low from high, a falling edge is detected.
    In figure 19, the level of the INT0 signal is sampled by an interrupt frame. In (a) the sampled value is
    low at point A, and also low at point B. Therefore, a falling edge is not detected. In (b), the sampled
    value is high at point A, and also high at point B. A falling edge is not detected in this case either.
    When the MCU is in watch mode or subactive mode, keep the high level and low level period of INT0
    longer than the interrupt frame.

                                          INT0

                       Sampling

                                 High  Low                   Low

                       Figure 18 Edge Detection

    INT0                               INT0

    Interrupt  A: Low  B: Low          Interrupt             A: High  B: High
    frame                              frame

               (a) High level period                         (b) Low level period
                                 Figure 19 Sampling Example

36
                                                                       HD404818 Series,D0

Internal Oscillator CircuitRESET
          OSC2
Figure 20 shows the block diagram of the internal oscillator circuit. A ceramic oscillator can be connectedOSC1
to OSC 1 and OSC2. A 32.768-kHz crystal oscillator can be connected to X1 and X2. External clockVCC
operation is available for the system oscillator.
        
$&',-!"'.0$*+ NUMG
OSC1    System f OSC     1/4    Timing     f cyc                       System clock
        oscillator     divider                                         (CPU)
OSC2                   circuit  generator                     Mode
    X1                                                                 System clock
    X2                          circuit                       control  (PER)
                                                                       Timer-base
                                                              circuit  clock (CLK)

        Subsystem f X    1/8     Timing    f SUB
         oscillator    divider  generator
                       circuit
                                  circuit

                       Figure 20 Internal Oscillator Circuit

                                COMP1/D13
                                        TEST
                                            X1
                                            X2

                                         GND
                                   SCK/R00

        GND

        Figure 21 Layout of Crystal and Ceramic Oscillators

                                                                                     37
HD404818 Series

Table 18 Examples of Oscillator Circuits

                          Circuit Configuration         Circuit Constants

External clock operation                                HD404812, HD404814, HD404816,
                                                        HD404818, HD4074818
                          Oscillator      OSC 1         Ceramic oscillator: CSA4.00MG
                                                        (Murata)
                          Open            OSC2          Rf = 1M 20%
                                                        C1 = C2 = 30 pF 20%
Ceramic oscillator
                                                        HD40L4812, HD40L4814,
                                  C1          OSC1      HD40L4816, HD40L4818,
                          Ceramic         Rf            HD407L4818
                                                        Ceramic oscillator: CSB400P
                                  C2          OSC2      (Murata)
                          GND                           CSB400P22 (Murata)
                                                        Rf = 1 M 20%
Crystal oscillator                                      C1 = C2 = 220 pF 5%
                                                        CSB800J (Murata)
                            C1                    OSC1  CSB800J122 (Murata)
                                          Rf            Rf = M 20%
                          Crystal                       C1 = C2 = 220 pF 5%
                                                  OSC2  HD404812, HD404814, HD404816,
                            C2                          HD404818, HD4074818
                           GND                          C1: 10 to 22 pF 20%
                                                        C2: 10 to 22 pF 20%
                                                        Rf = 1 M 20%
                                                        Crystal: Equivalent to circut shown
                                                        at bottom left.
                                                        C0: 7 pF max.
                                                        RS: 100  max

                                      L CS RS
                                       C0

38
Table 18 Examples of Oscillator Circuits (cont)                      HD404818 Series

Crystal oscillator  Circuit Configuration                   Circuit Constants
                                                            Crystal: 32.768 kHz: MX38T
                            C1                              (Nippon Denpa Kogyo)
                                                X1          C1: = 20 pF 20%
                                                            C2: = 20 pF 20%
                          Crystal                           RS: = 14 k
                                                            C0: = 1.5 pF
                                               X2
                            C2
                    GND

                                                   L CS RS

                                                    C0

Notes: 1.  The circuit parameters above are recommended by the crystal or ceramic oscillator
           manufacturer. The circuit parameters are affected by the crystal or ceramic oscillator and floating
           capacitance when designing the board. When using the oscillator, consult with the crystal or
           ceramic oscillator manufacturer to determine the circuit parameters.

2. Writing among OSC1 and OSC2 or X1 and X2, and other elements should be as short as
    possible, and should not cross other wires. Refer to figure 21.

3. When the 32.768-kHz crystal oscillator is not used, pin X1 must be fixed to Vcc and pin X2 must
    be left open.

                                                                                       39
HD404818 Series

Input/Output

The MCU provides 26 I/O pins and 4 input-only pins including 10 high-current pins (15 mA max.).
Twenty-six I/O pins contain programmable pull-up MOS. When each I/O pin is used as an input, the data
control register (DCR) controls the output buffer. Table 19 shows the I/O pin circuit types.
The configuration of the I/O buffers is shown in table 19.

40
                                                                                        HD404818 Series

Table 19 I/O Pin Circuit Types

I/O Pins            Circuit                                     Pull-up control signal  Pin Name
                        VCC                                  DCR
I/O common pins                  VCC          Output data                               D0-D9
(wint pull-up MOS)                                                                      R00-R03
                                                                 PDR                    R10-R13
                                                                                        R20-R23
                                                                                        R30-R33

                                                    Input data
                         Input control signal

                    VCC                                                                 SCK

                         VCC                                    Pull-up control signal
                                                             DCR
                                              Output data

                                                                 SCK (internal)

                                                      SCK

Output pins         VCC                                         Pull-up control signal  SO
(with pull-up MOS)           VCC                             DCR                        TIMO
                                              Output data

                                                                 SO or TIMO

Input pins          VCC                                                                 INT0

                                                         Pull-up control signal         INT1
                                              PDR
                                                                                        SI

                                              Input data                                D10
                                                                                        D11/VCref
                    Input control signal
                                                                                        D12/COMP0
                    Input control             Input data                                D13/COMP1
                                                                                        (Multiplexed with
                                        Analog input                                    analog inputs)

                    VCref             +
                                      

                                                  Mode select signal

Note: For RO2/SO, refer to table 20, note 3.

                                                                                                           41
HD404818 Series

D Port: Consists of ten 1-bit I/O ports and four input ports. Pins D0 to D9 are high-current I/O pins (15 mA
max.). The sum of the current for all D-port pins is up to 100 mA. D port can be set/reset by the SED/RED
and SEDD/REDD instructions, and can be tested by the TD/TDD instruction. Output data is stored in the
port data register. The output buffer for port D can be turned on/off by the D-port data control registers
(DCRB, DCRC, DCRD). The DCR is located in the memory address area. Pins D10 to D13 are input-only
pins.
Two operation modes are available for pins D12 and D13: digital input mode and analog input mode. The
operation modes can be selected by port mode register B (PMRB; bits 1, 0). In the digital input mode, these
pins can be used as input with the same characteristics as other I/O pins. In the analog input mode, users
can read the result of the comparison between the reference voltage as input data. The reference voltage is
input through D11/VCref.
R Port: Consists of four 4-bit I/O ports and can receive/transmit data by the LAR/LRA and LBR/LRB
instructions. Output data is stored in the port data register (PDR) of each pin.
The output buffers of the R ports can be turned on/off by the R-port data control registers (DCR0DCR3).
The DCR is located in the memory address area.
Pins R00, R01, and R02 are multiplexed with SCK, SI, and SO, respectively.
Pins R31, R32, and R33 are multiplexed with TIMO, INT0, and INT1, respectively. Refer to figure 23.
Pull-Up MOS Transfer Control: All I/O ports, except for pins D10D13, contain programmable pull-up
MOS.
Bit 3 of port mode register B (PMRB3) controls the activation of all pull-up MOS simultaneously. Pull-up
MOS is controlled by the port data register (PDR) of each pin. Therefore, each bit of pull-up MOS can be
individually turned on or off. Refer to table 20.
The on/off status of each transistor and the peripheral function mode of each pin can be set independently.
Unused I/O Pins: If unused pins are left floating, the LSI may malfunction because of noise. The I/O pins
should be fixed as follows to prevent this: pull-up to VCC through internal pull-up MOS, or pull-up to VCC
through a resistor of approximately 100 k.

42
                                                      HD404818 Series

                                                                                             Pin
                        MPX

Internal bus            Comparator
                               +
                                                      VC ref
                              

              Mode
              register

              Figure 22 Configuration of D12 and D13

                                                                                                  43
HD404818 Series

    SMR (serial mode register) ADR: $005

    3       2          1    0

                                           R00 /SCK pin mode selection

    PMRA (port mode register A) ADR: $004

    3       2          1    0

                                                                  R02 /SO pin mode selection
                                                                  R01 /SI pin mode selection
                                                                  R32 /INT0 pin mode selection
                                                                  R33 /INT1 pin mode selection

    PMRB (port mode register B) ADR: $012

    3       2          1    0

                                           D12 /COMP0 pin mode selection
                                           D13 /COMP1 pin mode selection
                                           R31 /TIMO pin mode selection
                                           Pull-up MOS on/off selection

    SMR        Port
    Bit 3      select

      0        R0 0
      1        SCK

    PMRA       Port         PMRA           Port    PMRA    Port                                 PMRA    Port
     Bit 3     select        Bit 2         select   Bit 1  select                                Bit 0  select

       0       R33             0           R32        0    R01                                     0     R0 2
       1       INT1            1           INT0       1     SI                                     1     SO

    PMRB       Pull-up MOS  PMRB           Port    PMRB     Port                                PMRB     Port
    Bit 3          on/off    Bit 2         select   Bit 1   select                               Bit 0   select
                               0                                                                    0
       0             Off       1           R31        0       D13                                   1     D12
       1             On                    TIMO       1    COMP1                                        COMP0

                               Figure 23 I/O Select Mode Registers

44
                                                                          HD404818 Series

Table 20 Input/Output by Program Control

PMRB Bit 3      0                               1

DCR             0                1              0                         1

PDR             0          1     0          1   0                     1   0      1

PMOS (A)        --         --    --         On  --                    --  --     On

NMOS (B)        --         --    On         --  --                    --  On     --

Pull-up MOS --             --    --         --  --                    On  --     On

Notes: -- indicates off status.

      1. Combine the values of the above mode registers (PMRB3, DCR, and PDR) to select the
          input/output for PMOS (A), NMOS (B), and the pull-up MOS, individually.

          The DCR and PDR control each pin. Also, PMRB3 controls the on/off of all pull-up MOSs.

      2. The second bit of the miscellaneous register (MIS2) controls R02/SO. When MIS2 is 1, PMOS
          (A) is off.

          MIS2      R02/SO
                    PMOS (A)

          0         On

          1         Off

      3. Each bit of DCR corresponds to each port as follows:

DCR                 Bit 3            Bit 2                     Bit 1      Bit 0

DCR0                R03              R02                       R01        R00

DCR1                R13              R12                       R11        R10

DCR2                R23              R22                       R21        R22

DCR3                R33              R32                       R31        R30

DCRB                D3               D2                        D1         D0

DCRC                D7               D6                        D5         D4

DCRD                --               --                        D9         D8

                                                                                                    45
HD404818 Series                                   VCC                   PMRB3
                                                       PMOS (A)         DCR
                                             VCC

                              Pull-up
                              MOS

                                                  NMOS (B)

                                                                        PDR

                                                                        Input data

                                                  Input control signal

    Figure 24 Configuration of the Input/Output Buffer

46
                                                                       HD404818 Series

Timers

The MCU provides prescalers S and W (each with a different input clock source), and three timer/ counters
(timers A, B, and C). Figures 25, 26 and 27 show their diagrams.
Prescaler S: The input to prescaler S is the system clock signal. The prescaler is initialized to $000 by
MCU reset, and starts to count up with the system clock signal as soon as the RESET input goes low. The
prescaler keeps counting up except at MCU reset and in the stop and watch modes. The prescaler provides
input clock signals to timers A to C and the transmit clock of the serial interface. They can be selected by
timer mode registers A (TMA), B (TMB), C (TMC), and the serial mode register (SMR), respectively.
Prescaler W: The input to prescaler W is a clock which divides the X1 input clock by 8. The output of
prescaler W is available as an input clock for timer A by controlling timer mode register A (TMA).
Timer A Operation: After timer A is initialized to $00 by MCU reset, it counts up at every clock input
signal. When the next clock signal is applied after timer A has counted up to $FF, timer A is set to $00
again, and an overflow output is generated. This sets the timer A interrupt request flag (IFTA: $001, bit 2)
to 1. Therefore, timer A can function as an interval timer periodically generating overflow output at every
256th clock signal input (figure 25).
To use timer A as a watch time base, set TMA3 to 1. Timer counter A receives prescaler W output, and
timer A generates interrupts with accurate timing (reference clock = 32-kHz crystal oscil lator). When
using timer A as a watch time base, prescaler W and the timer counter can be initialized to $0 by setting
timer mode register A.
The clock input signals to timer A are selected by timer mode register A (TMA: $008).

                                                                                                                                              47
HD404818 Series

    32.768-kHz  1/4    1/2  (tsubcyc) Prescaler W                                                   Timer A interrupt
    oscillator                                                                                          request flag
                            fSUB                  (PSW)                                                    (IFTA)

                          2 fSUB                  2     8      16    32              Clock Timer
                       1/2 tsubcyc                                                                 counter A
                                                                                                     (TCA) Overflow
                                                  Selector
                                                                                          3
                                                                                Selector          Timer mode           Internal data bus
                                                                                                    register A
    System       PER             Selector248 32 128 512   1024   2048                        (TMA)
    clock                   Prescaler S (PSS)

                            Figure 25 Timer A Block Diagram

48
                                                                       HD404818 Series

Timer B Operation: Timer mode register B (TMB: $009) selects the auto-reload function, input clock
source, and prescaler divide ratio for timer B. When an external event input is used as an input clock signal
to timer B, select R33/INT1 as INT1 by port mode register A (PMRA: $004) to prevent an external interrupt
request from occurring (figure 26)

Timer B is initialized according to the data written into timer load register B by software. Timer B counts
up at every clock input signal. When the next clock signal is applied to timer B after it is set to $FF, it will
generate an overflow output. In this case, if the auto-reload function is selected, timer B is initialized
according to the value of timer load register B. If it is not selected, timer B goes to $00. The timer B
interrupt request flag (IFTB: $002, bit 0) will be set as this overflow is output.

                                                                    Timer B interrupt
                                                                        request flag
                                                                           (IFTB)

                                         Timer latch register BU (TLBU)

                                                       Timer latch
                                                       register BL

                                                         (TLBL)

                                         Clock
                      2
                         4                     Timer counter B
                            8
                               32             (TCB)               Overflow
                                    128
                                       512
                                              2048

                                                                                                                    Internal data bus
   INT1                     Selector            Timer load
                      Prescaler S (PSS)         register BU
System fcyc/fSUB
clock (tcyc/tsubcyc)                              (TLRU)

                                         Free-running        Timer load
                                         control             register BL

                                                               (TLRL)

                                                3

                                                               Timer mode
                                                                register B
                                                                   (TMB)

                                          Figure 26 Timer B Block Diagram

Timer C Operation: Timer mode register C (TMC: $00D) selects the auto-reload function and the
prescaler divide ratio for timer C.

Timer C is initialized according to the data written into timer load register C by software. Timer C counts
up at every clock input signal. When the next clock signal is applied to timer C after it is set to $FF, it will
generate an overflow output. In this case, if the auto-reload function is selected, timer C is initialized

                                                                                                                                       49
HD404818 Series

according to the value of timer load register C. If it is not selected, timer C goes to $00. The timer C
interrupt request flag (IFTC: $002, bit 2) will be set as this overflow is output.

Timer C is also available as a watchdog timer for detecting runaway programs. MCU reset occurs when the
watchdog on flag (WDON) is 1 and the counter overflow output is generated by a runaway program. If
timer C stops, the watchdog timer function also stops. In the standby mode, this function is enabled.

Timer C provides a variable duty-cycle pulse output function (PWM). The output waveform differs
depending on the contents of the timer mode register and timer load register C (figure 28). When selecting
the pulse output function, set R31/TIMO to TIMO by controlling port mode register B.

When timer C stops, this functions also stops.

                                                                System        Timer C interrupt
                                                                reset signal     request flag
                                                                                    (IFTC)
                                             Watchdog timer
                          Watchdog on          control logic
                          flag (WDON)

    TIMO                  Timer output
                          control logic

                                             Timer latch register CU (TLCU)

                                                    Timer latch
                                                    register CL

                                                      (TLCL)

                                             Clock

                                                    Timer counter C           Overflow
                                                          (TCC)

                          2
                             4
                                8
                                    32
                                       128
                                           512
                                              1024
                                                  2048
                                                                                                                               Internal data bus
                          Selector                       Timer load
                                                         register CU
    System fcyc/fSUB                                                  Timer load
    clock (tcyc/tsubcyc)                                   (TCRU)     register CL

                                                    Free-running/       (TCRL)
                                                    reload control
                          Prescaler S (PSS)

                                                    3

                                                                      Timer mode
                                                                        register C

                                                                          (TMC)

                          Figure 27 Timer C Block Diagram

50
                            HD404818 Series

             T (TCR + 1)
TMC3 = 0

          T T 256

TMC3 = 1

             T (256 TCR)
        T: Input clock period to counter (see table 23)
        TCR: The value of the timer load register
        Note: When TCR = $FF, this waveform is always fixed low.

Figure 28 Variable Duty-Cycle Pulse Output Waveform

                                                                  51
HD404818 Series

Registers for Timers

Timer Mode Register A (TMA: $008): Timer mode register A is a 4-bit write-only register which
controls the timer A operation as table 21 shows. Timer mode register A is initialized to $0 at MCU reset.

Timer Mode Register B (TMB: $009): Timer mode register B (TMB) is a 4-bit write-only register which
selects the auto-reload function, the prescaler divide ratio, and the source of the clock input signal, as
shown in table 22. Timer mode register B is initialized to $0 by MCU reset.

The data of timer B changes at the second instruction cycle of a write instruction. Initialization of timer B
by writing data into timer load register B should be performed after the contents of TMB are changed.

Table 21 Timer Mode Register A

TMA

Bit 3  Bit 2  Bit 1 Bit 0       Source Prescaler, Input Clock Period,
                                Operating Mode

0      0      0       0         PSS, 2048 tcyc                         Timer A mode
                                                                       Time-base mode
                      1         PSS, 1024 tcyc

              1       0         PSS, 512 tcyc

                      1         PSS, 128 tcyc

       1      0       0         PSS, 32 tcyc

                      1         PSS, 8 tcyc

              1       0         PSS, 4 tcyc

                      1         PSS, 2 tcyc

1      0      0       0         PSW, 32 tsubcyc

                      1         PSW, 16 tsubcyc

              1       0         PSW, 8 tsubcyc

                      1         PSW, 2 tsubcyc

       1      0       0         PSW, 1/2 tsubcyc

                      1         Do not use

              1       0         PSW, TCA reset

                      1

Notes: 1. tsubcyc = 244.14 s (when a 32.768-kHz crystal oscillator is used)
          2. Timer counter overflow output period (s) = input clock period (s) 256
          3. If PSW or TCA reset is selected while the LCD is operating, LCD operation halts (power switch
               goes off).

               When the LCD is connected for display, the PSW and TCA reset periods must be set in the
               program to the minimum.

          4. In time base mode, the timer counter overflow output cycle must be greater than half of the
               interrupt frame period (T/2 = tRC).
               If 1/2 tsubcyc is selected, tRC must be 7.8125 ms ((MIS1, MIS0) = (0, 1), see figure 13).

52
                                                                      HD404818 Series

      5. The division ratio must not be modified during time base mode operation, otherwise an overflow
          cycle error will occur.

Timer Mode Register C (TMC: $00D): Timer mode register C is a 4-bit write-only register which selects
the auto-reload function, input clock source, and prescaler divide ratio, as table 23 shows. Timer mode
register C is initialized to $0 at MCU reset.

The contents of timer mode register C will change in the second instruction cycle after a write instruction to
TMC. Therefore, it is required to initialize timer C after the contents of timer mode register C have been
changed completely.

Timer B (TCBL: $00A, TCBU: $00B, TLRL: $00A, TLRU: $00B): Timer B consists of an 8-bit write-
only timer load register, and an 8-bit read-only timer counter. Each of them has low-order digits (TCBL:
$00A, TLRL: $00A) and high-order digits (TCBU: $00B, TLRU: $00B). (Refer to figure 26.)

Timer counter B can be initialized by writing data into timer load register B. In this case, write the low-
order digits first, and then the high-order digits. The timer counter is initialized when the high-order digit
is written. The timer load register is initialized to $00 by MCU reset.

The counter value of timer B can be obtained by reading timer counter B. In this case, read the high-order
digits first, and then the low-order digits. The count value of the low-order digit is obtained when the high-
order digit is read.

Timer C (TCCL: $00E, TCCU: $00F, TCRL: $00E, TCRU: $00F): Timer C consists of the 8-bit write-
only timer load register and the 8-bit read-only timer counter. These individually consist of low-order digits
(TCCL: $00E, TCRL: $00E) and high-order digits (TCCU: $00F, TCRU: $00F). The operation mode of
timer C is the same as that of timer B.

Table 22 Timer Mode Register B

TMB3        Auto-Reload Function
0           No
1           Yes

TMB2  TMB1  TMB0                Prescaler Divide Ratio, Clock Input Source
0     0     0                   2048
0     0     1                   512
0     1     0                   128
0     1     1                   32
1     0     0                   8
1     0     1                   4
1     1     0                   2
1     1     1                   INT1 (external event input)

                                                                            53
HD404818 Series

Table 23 Timer Mode Register C

TMC3        Auto-Reload Function
0           No
1           Yes

TMC2  TMC1       TMC0           Prescaler Divide Ratio, Clock Input Source
0     0          0               2048
0     0          1               1024
0     1          0               512
0     1          1               128
1     0          0               32
1     0          1              8
1     1          0              4
1     1          1              2

Notes on Use

When using the timer output as variable duty-cycle pulse (PWM) output, note the following point. From
the update of the timer write register until the occurrence of the overflow interrupt, the PWM output differs
from the period and duty settings, as shown in table 24. The PWM output should therefore not be used until
after the overflow interrupt following the update of the timer write register. After the overflow, the PWM
output will have the set period and duty cycle.

54
                                                                HD404818 Series

Table 24 PWM Output Following Update of Timer load Register

              PWM Output

Mode          Timer load Register is Updated during  Timer load Register is Updated during
Free running  High PWM Output                        Low PWM Output

                          Timer load  Interrupt                 Timer load     Interrupt
                          register    request                   register       request
                          updated to                            updated to
                          value N                               value N

                          T (255 N) T (N + 1)          T (N' + 1)
                                                                            T (255 N) T (N + 1)

Reload                    Timer load                         Timer load
                          register                           register
                          updated to  Interrupt              updated to        Interrupt
                          value N     request                value N           request

              T           T (255 N)  T                   T

                                                                T (255 N)  T

                                                                                                       55
HD404818 Series

Serial Interface

The serial interface transmits/receives 8-bit data serially. It consists of the serial data register, the serial
mode register, port mode register A, the octal counter, and the selector (figure 29). Pin R00/SCK and the
transmit clock signal are controlled by the serial mode register. The data of the serial data register can be
written and read by software. The data in the serial data register can be shifted synchronously with the
transmit clock signal.

The STS instruction starts serial interface operations and resets the octal counter to $0. The octal counter
starts to count at the falling edge of the transmit clock signal (SCK) and increments by one at the rising
edge of the SCK. When the octal counter is reset to $0 after eight transmit clock signals, or when a
transmit/receive operation is discontinued by resetting the octal counter, the serial interrupt request flag will
be set.

    SO                   I/O                   Octal                      Serial interrupt
    SCK                control            counter (OC)                     request flag
                        logic
     SI                         Clock                                           (IFS)
                         I/O    1/2
                       control                                              Serial data
                        logic                                             register (SR)

                                                                                    Transfer
                                                                                    control
                                                                                    signal
                                2
                                    8
                                        32
                                            128
                                                512
                                                    2048

                                                                             Selector
                                                                                                                                    Internal data bus
                                Selector
                                                             3

                                                                          Serial mode
                                                                             register
                                                                             (SMR)

System fcyc/fsub                Prescaler S (PSS)                         Port mode
clock (tcyc/tsubcyc)                                                      register
                                                                           (PMRA)

                                Figure 29 Serial Interface Block Diagram

56
                                                                           HD404818 Series

Selection and Change of the Operation Mode: Table 25 shows the serial interface operation modes
which are determined by a combination of the value in the port mode register and in the serial mode
register.

Initialize the serial interface by writing to the serial mode register to change the operation mode of the
serial interface.

Table 25 Serial Interface Operation Mode

SMR3  PMRA1  PMRA0                        Serial Interface Operating Mode
1     0      0                            Clock continuous output mode
1     0      1                            Transmit mode
1     1      0                            Receive mode
1     1      1                            Transmit/receive mode

Operating State of Serial Interface: The serial interface has three operating states: the STS waiting state,
transmit clock wait state, and transfer state (figure 30).

The STS waiting state is the initialization state of the serial interface internal state. The serial interface
enters this state in one of two ways: either by changing the operation mode through a change in the data in
the port mode register, or by writing data into the serial mode register. In this state, the serial interface does
not operate even if the transmit clock is applied. If the STS instruction is executed then, the serial interface
shifts to the transmit clock wait state.

In the transmit clock wait state, the falling edge of the first transmit clock causes the serial interface to shift
to the transfer state, while the octal counter counts up and the serial data register shifts simultaneously. As
an exception, if the clock continuous output mode is selected, the serial interface stays in transmit clock
wait state while the transmit clock outputs continuously. The octal counter becomes 000 again after 8
external transmit clocks or by the execution of the STS instruction, the serial interface then returns to the
transmit clock wait state, and the serial interrupt request flag is set simultaneously. In the transfer state the
octal counter becomes 000 after 8 internal transmit clocks, the serial interface then enters the STS
instruction waiting state, and the serial interrupt request flag is set simultaneously.

When the internal transmit clock is selected, the transmit clock output is triggered by the execution of the
STS instruction, and stops after 8 clocks.

Program the SMR again to initialize the internal state of the serial interface when the PMRA is
programmed in the transfer state or in the transmit clock wait state. Then the serial interface goes into the
STS waiting state.

                                                                           57
HD404818 Series

                                    STS waiting state

                                  Octal counter = 000
                                  transmit clock disable

    Write to SMR                                          8 SinMte(RIrFnwSarl itt(reIaF1nS)smit1c)locks
                 STS instruction

    Transmit clock wait state             Transmit clock          Transfer state
      (Octal counter = 000)       8 external transmit clocks  (Octal counter  000)

                                        STS instruction
                                             (IFS  1)

                 Figure 30 Serial Interface Operation States

Example of Transmit Clock Error Detection: The serial interface malfunctions when the transmit clock
is disturbed by external noise. In this case, transmit clock errors can be detected by the procedure shown in
figure 31.

If more than 8 transmit clocks are applied in the transmit clock wait state, the state of the serial interface
shifts in the following sequence: transfer state, transmit clock wait state, and transfer state again. The serial
interrupt request flag should be reset before entering into the STS waiting state by writing data to SMR.
This procedure causes the serial interface request flag to be set again.

58
                                              HD404818 Series

Transmission finished
       (IFS  1)

    Disable interrupt

IFS  0

Write to SMR

                       Yes   Transmit clock
  IFS = 1 ?                 error processing

        No
Normal end

Figure 31 Transmit Clock Error Detection

                                              59
HD404818 Series

Registers for Serial Interface

Serial Mode Register (SMR: $005): The 4-bit write-only serial mode register controls the R00/SCK,
prescaler divide ratio, and transmit clock source (table 26, figure 32).

A write signal to the serial mode register controls the internal state of the serial interface.

A write signal to the serial mode register stops the serial data register and octal counter from applying the
transmit clock, and it also resets the octal counter to $0 simultaneously. Therefore, when the serial interface
is in the transfer state, a write signal causes the serial mode register to cease the data transfer and to set the
serial interrupt request flag.

Data in the serial mode register will change in the second instruction cycle after a write instruction to the
serial mode register. Therefore, it is required to execute the STS instruction after the data in the serial mode
register has been changed completely. The serial mode register will be reset to $0 by MCU reset.

Serial Data Register (SRL: $006, SRU: $007): The 8-bit read/write serial data register consists of low-
order digits (SRL: $006) and high-order digits (SRU: $007).

The data in the serial data register will be output from the SO pin LSB first synchronously with the falling
edge of the transmit clock signal. At the same time, external data will be input from the SI pin to the serial
data register synchronously with the rising edge of the transmit clock. Figure 33 shows the I/O timing chart
for the transmit clock signal and the data.

The read/write operation of the serial data register should be performed after the completion of data
transmit/receive. Otherwise, data accuracy cannot be guaranteed.

Table 26 Serial Mode Register

SMR3        R00/SCK
0           Used as R00 port input/output pin
1           Used as SCK input/output pin

            Transmit Clock

SMR2 SMR1 SMR0 R00/SCK Port Clock Source Prescaler Divide Ratio System Clock Divide Ratio

0     0  0  SCK/output Prescaler   2048            4096

0     0  1  SCK/output Prescaler   512             1024

0     1  0  SCK/output Prescaler   128             256

0     1  1  SCK/output Prescaler   32             64

1     0  0  SCK/output Prescaler  8                16

1     0  1  SCK/output Prescaler  2               4

1     1  0  SCK/output System clock --             1

1     1  1  SCK/input           External clock --  --

60
              PMRA: $004                                   HD404818 Series
PMRA3 PMRA2 PMRA1 PMRA0
                                           SMR: $005
                             SMR3 SMR2 SMR1 SMR0

                                                                                          Transmit clock selection
                                                                                          R00/SCK pin mode selection
                                                       R02/SO pin mode selection
                                                       R01/SI pin mode selection

              Figure 32 Configurations and Functions of the Mode Registers

Transmit      1           2  3  4  5  6              7  8
clock
              LSB                                       MSB
Serial
output
data

Serial input
data
latch timing

              Figure 33 Serial Interface I/O Timing

                                                                                                                      61
HD404818 Series

LCD Controller/Driver

The MCU contains four common signal pins, the controller, and the driver. The controller and the driver
drive 32 segment signal pins. The controller consists of display data RAM, the LCD control register (LCR),
and the LCD duty-cycle/clock control register (LMR) (figure 34). Four programmable duty cycles and
LCD clocks are available. Since the MCU contains a dual port RAM, display data can be transferred to
segment signal pins automatically without program control. When selecting the 32-kHz oscillation clock as
the LCD clock source, the system allows the LCD to display even in watch mode, in which the system
clock halts.

VCC    Power switch

   V1   LCD                                    LCD                  COM1
   V2  power                                 common                 COM2
   V3  supply                                                       COM3
GND    control                                 driver               COM4
       circuit
                         Display on/off                LCD
                                                       clock

                     2                                              SEG1
                                                                    SEG2

           Display       $050                  LCD
            control               Display    segment
           register                 area
                                               driver
         LCR: $013               (dual port
                                    RAM)
         LMR: $014
                         $06F
          LCD duty-
         cycle/clock                                                SEG32
       control register

                     22  RAM area                      LCD
                            Duty selection             clock
                            Clock selection                         System clock dividing
                                                           3        output (CL1CL3)
                                                                    32-kHz clock dividing
                                                           1        output (CL0)

                     Figure 34 LCD Controller/Driver Configuration

LCD Data Area and Segment Data ($050 to $06F): Figure 35 shows the configuration of the LCD RAM
area. Each bit of this area, corresponding to four types of duty cycles, can be transmitted to the segment
driver as display data by programming the area corresponding to the duty cycle.

62
                                                                            HD404818 Series

           Bit 3    Bit 2    Bit 1   Bit 0  $050            Bit 3    Bit 2    Bit 1   Bit 0  $060
80 SEG1           SEG1      SEG1    SEG1    $051  96 SEG17         SEG17    SEG17    SEG17   $061
81 SEG2           SEG2      SEG2    SEG2    $052  97 SEG18         SEG18    SEG18    SEG18   $062
82 SEG3           SEG3      SEG3    SEG3    $053  98 SEG19         SEG19    SEG19    SEG19   $063
83 SEG4           SEG4      SEG4    SEG4    $054  99 SEG20         SEG20    SEG20    SEG20   $064
84 SEG5           SEG5      SEG5    SEG5    $055  100 SEG21        SEG21    SEG21    SEG21   $065
85 SEG6           SEG6      SEG6    SEG6    $056  101 SEG22        SEG22    SEG22    SEG22   $066
86 SEG7           SEG7      SEG7    SEG7    $057  102 SEG23        SEG23    SEG23    SEG23   $067
87 SEG8           SEG8      SEG8    SEG8    $058  103 SEG24        SEG24    SEG24    SEG24   $068
88 SEG9           SEG9      SEG9    SEG9    $059  104 SEG25        SEG25    SEG25    SEG25   $069
89 SEG10          SEG10    SEG10    SEG10   $05A  105 SEG26        SEG26    SEG26    SEG26   $06A
90 SEG11          SEG11    SEG11    SEG11   $05B  106 SEG27        SEG27    SEG27    SEG27   $06B
91 SEG12          SEG12    SEG12    SEG12   $05C  107 SEG28        SEG28    SEG28    SEG28   $06C
92 SEG13          SEG13    SEG13    SEG13   $05D  108 SEG29        SEG29    SEG29    SEG29   $06D
93 SEG14          SEG14    SEG14    SEG14   $05E  109 SEG30        SEG30    SEG30    SEG30   $06E
94 SEG15          SEG15    SEG15    SEG15   $05F  110 SEG31        SEG31    SEG31    SEG31   $06F
95 SEG16          SEG16    SEG16    SEG16         111 SEG32        SEG32    SEG32    SEG32
                  COM3     COM2     COM1                           COM3     COM2     COM1
         COM4                                              COM4

                  Figure 35 Configuration of LCD RAM Area (dual port RAM)

LCD Control Register (LCR: $013): The LCD control register is a 3-bit write-only register which
controls the blanking of the LCD, activation of the power switch, and display in watch mode/subactive
mode (table 27, figure 36).

Blank/display
    Blank: Segment signal is faded regardless of the LCD RAM data.
    Display: LCD RAM data is transmitted as a segment signal.

Power switch on/off
    Off: Power switch is off.
    On: Power switch is on and V1 is VCC.

Watch mode/subactive mode display
    Off: In the watch mode/subactive mode, all common/segment pins are fixed to GND, and the power
    switch is off.
    On: In the watch mode/subactive mode, LCD RAM data is transmitted as a segment signal.

LCD Duty-Cycle/Clock Control Register (LMR: $014): The LCD duty-cycle/clock control register is a
write-only register which specifies four display duty cycles and the reference clock for the LCD (table 28,
figure 36).

                                                                                                    63
HD404818 Series

Table 27 LCD Control Register

LCR Watch Mode/ Subactive Mode LCR                                                               LCR
                                                                                                 BIT 0
BIT 2 Display                     BIT 1                 Power Switch On/Off                             Blank/ Display

0      Off                        0                     Off                                      0      Blank

1      On                         1                     On                                       1      Display

Note: With the LCD in watch mode, use the divider output of the 32-kHz oscillator as an LCD clock and set
          LCR bit 2 to 1. When the system oscillator divider output is used as an LCD clock, set LCR bit 2 to
          0.

Table 28 LCD Duty-Cycle/Clock Control Register

LMR

Bit 3  Bit 2   Bit 1 Bit 0        Duty Cycle Select/Input Clock Select

--     --      0      0           1/4 duty cycle

--     --      0      1           1/3 duty cycle

--     --      1      0           1/2 duty cycle

--     --      1      1           Static

0      0       --     --          CL0 (32.768 kHz/64; when 32.768-kHz oscillator is used)

0      1       --     --          CL1 (fcyc/256)

1      0       --     --          CL2 (fcyc/2048)

1      1       --     --          CL3 (Refer to table 29)

Note: fcyc is the system oscillator divider output.

                   LCR (LCD control register) ADR = $013

                          2    1                     0

                                                             Blank/display
                                                             Power switch on/off
                                                             Display on/off in watch mode
                                                             (not used)

                   LMR (LCD mode register) ADR = $014

                   3      2    1                     0

                                                                          Duty cycle selection
                                                                          Input clock selection

                               Figure 36 LCD Control Register

64
                                                                   HD404818 Series

Table 29 LCD Frame Frequency

Static          LMR       Bit 2  Bit 3     Bit 2  Bit 3     Bit 2  Bit 3  Bit 2
Instruction     Bit 3     0      0         1      1         0      1      1
cycle time      0

10 s           CL0              CL1              CL2              CL3*
1 s            512 Hz           390.6 Hz         48.8 Hz          24.4 Hz/64 Hz
                512 Hz           3906 Hz          488Hz            244 Hz/64 Hz

1/2 Duty Cycle  LMR       Bit 2  Bit 3     Bit 2  Bit 3     Bit 2  Bit 3  Bit 2
Instruction     Bit 3     0      0         1      1         0      1      1
cycle time      0
                                 CL1              CL2              CL3*
10 s           CL0              195.3 Hz         24.4 Hz          12.2 Hz/32 Hz
1 s            256 Hz           1953 Hz          244 Hz           122 Hz/32 Hz
                256 Hz

1/3 Duty Cycle  LMR       Bit 2  Bit 3     Bit 2  Bit 3     Bit 2  Bit 3  Bit 2
Instruction     Bit 3     0      0         1      1         0      1      1
cycle time      0

10 s           CL0              CL1              CL2              CL3*
1 s            170.6 Hz         130.2 Hz         16.3 Hz          8.1 Hz/21.3 Hz
                170.6 Hz         1302 Hz          162.6 Hz         81.3 Hz/21.3 Hz

                LMR

1/4 Duty Cycle Bit 3      Bit 2  Bit 3     Bit 2  Bit 3     Bit 2  Bit 3  Bit 2

Instruction     0         0      0         1      1         0      1      1

cycle time

                CL0              CL1              CL2              CL3*

10 s           128 Hz           97.7 Hz          12.2 Hz          6.1 Hz/16 Hz

1 s            128 Hz           977 Hz           122 Hz           61 Hz/16 Hz

Note: * Division ratio differs depending on the value of bit 3 of timer mode register A
            (TMA3 = 0/TMA3 = 1).
            If TMA3 = 0, CL3 = fcyc x duty cycle/4096; if TMA3 = 1, CL3 = 32.768 kHz x duty cycle/512.

                                                                                                        65
HD404818 Series

Large LCD Panel Driving and Driving Voltage (VLCD): When using a large LCD panel, lower the
dividing resistance by attaching external resistors in parallel with the internal dividing resistors (figure 37).
Since the liquid crystal display board is of a matrix configuration, the path of the charge/discharge current
through the load capacitors is very complicated. Moreover, since it varies depending on display conditions,
the value of resistance cannot be determined by simply referring to the load capacitance of the liquid crystal
display. The value of resistance must be experimentally determined according to the demand for power
consumption of the equipment in which the liquid crystal display is implemented. Capacitor C (0.1 to 0.3
F) is recommended to be attached. In general, R is 1 k to 10 k.
Figure 37 shows a connection when changing the liquid crystal driving voltage (VLCD). In this case, the
power supply switch for the dividing resistors (power switch) must be turned off. (Bit 1 of the LCR register
is 0.)

66
                                                           HD404818 Series

       VCC (V1 )                             VCC (V1 )
R                                     R

       V2            C                       V2            C = 0.1 to 0.3 F
R                                     R
                            C
       V3                          C         V3

R                                     R
       GND
                                             GND

                           VCC COM1                          .  4-digit LCD
                                                       32       with signal

                VCC  VLCD  V1         SEG1
                           V2            to
                           V3
                                      SEG32
                           GND

                                             Static drive

                           VCC        COM1       2              8-digit LCD
                                      COM2                   .

                VCC        V1         SEG1             32
                                         to
                     VLCD  V2
                           V3         SEG32

                           GND

                                      1/2 duty, 1/2 bias drive

                           VCC        COM1       3              10-digit LCD
                                         to                     with signal
                                                           .
                           V1 COM3
                VCC
                     VLCD  V2 SEG1                     32

                           V3         to

                           GND SEG32

                                      1/3 duty, 1/3 bias drive

                           VCC        COM1       4         . 16-digit LCD
                                         to

                VCC        V1 COM4                     32

                     VLCD  V2 SEG1

                           V3         to

                           GND SEG32

VCC  VLCD  GND                        1/4 duty, 1/3 bias drive

                Figure 37 Examples of LCD Connections

                                                                              67
HD404818 Series

Pin Description in PROM Mode

The HD4074818 and HD407L4818 are ZTATTM microcomputers incorporating a PROM. In the PROM
mode, the MCU does not operate and the HD4074818 and HD407L4818 can program the on-chip PROM.

Pin Number MCU Mode         PROM Mode Pin Number  MCU Mode     PROM Mode

FP- FP-80A                               FP-80A

80B TFP-80 Pin Name I/O Pin Name I/O FP-80B TFP-80 Pin Name I/O Pin Name I/O

1   79      D2         I/O O2    I/O 28  26       R23       I/O A12  I

2   80      D3         I/O O3    I/O 29  27       R30       I/O A13  I

3   1       D4         I/O O4    I/O 30  28       R31/TIMO I/O A14   I

4   2       D5         I/O O5    I/O 31  29       R32/INT0 I/O CE    I

5   3       D6         I/O O6    I/O 32  30       R33/INT1 I/O OE    I

6   4       D7         I/O O7    I/O 33  31       SEG1      O

7   5       D8         I/O       34      32       SEG2      O

8   6       D9         I/O       35      33       SEG3      O

9   7       D10        I VPP     36      34       SEG4      O

10 8        D11/VCref  I A9      I 37    35       SEG5      O

11 9        D12/COMP0 I M0       I 38    36       SEG6      O

12 10       D13/COMP1 I M1       I 39    37       SEG7      O

13 11       TEST       I TEST    I 40    38       SEG8      O

14 12       X1         I GND     41      39       SEG9      O

15 13       X2         O         42      40       SEG10 O

16 14       GND             GND  43      41       SEG11 O

17 15       R00/SCK    I/O A1    I 44    42       SEG12 O
18 16       R01/SI     I/O A2                     SEG13 O
19 17       R02/SO     I/O A3    I 45    43       SEG14 O
20 18       R03        I/O A4                     SEG15 O
21 19       R10        I/O A5    I 46    44       SEG16 O
22 20       R11        I/O A6                     SEG17 O
23 21       R12        I/O A7    I 47    45       SEG18 O
24 22       R13        I/O A8                     SEG19 O
25 23       R20        I/O A0    I 48    46       SEG20 O
26 24       R21        I/O A10                    SEG21 O
27 25       R22        I/O A11   I 49    47       SEG22 O

                                 I 50    48

                                 I 51    49

                                 I 52    50

                                 I 53    51

                                 I 54    52

68
                                                                        HD404818 Series

            MCU Mode     PROM Mode Pin Number                     MCU Mode     PROM Mode

Pin Number

FP- FP-80A                                                FP-80A

80B TFP-80 Pin Name I/O Pin Name I/O FP-80B TFP-80 Pin Name I/O Pin Name I/O

55 53       SEG23     O  68                               66      COM4      O

56 54       SEG24     O  69                               67      V1

57 55       SEG25     O  70                               68      V2

58 56       SEG26     O  71                               69      V3           VCC

59 57       SEG27     O  72                               70      NUMO

60 58       SEG28     O  73                               71      NUMO

61 59       SEG29     O  74                               72      NUMG         VCC

62 60       SEG30     O  75                               73      VCC          VCC

63 61       SEG31     O  76                               74      OSC1      I  VCC

64 62       SEG32     O  77                               75      OSC2      O

65 63       COM1      O  78                               76      RESET I RESET I

66 64       COM2      O  79                               77      D0        I/O O0  I/O

67 65       COM3      O  80                               78      D1        I/O O1  I/O

Note: I/O: Input/output pin, I: Input pin, O: Output pin

                                                                                          69
HD404818 Series

Programmable ROM Operation

The MCU on-chip PROM is programmed in PROM mode. PROM mode is set by pulling TEST, M0, and
M1 low, and RESET high, as shown in figure 38. In PROM mode, the MCU does not operate. It can be
programmed like a standard 27256 EPROM using a standard PROM programmer and an 80-to-28-pin
socket adapter. Table 31 lists the recommended PROM programmers and socket adapters.

Since an instruction of the HMCS400 series consists of 10 bits, the HMCS400 series microcomputer
incorporates a conversion circuit to enable the use of a general-purpose PROM programmer. By this circuit,
an instruction is read or programmed using two addresses, a lower 5 bits and upper 5 bits. For example, if 8
kwords of on-chip PROM are programmed by a general-purpose PROM pro-grammer, 16 kbytes of
addresses ($0000$3FFF) should be specified.

Programming and Verification
The MCU can be programmed at high speed without causing voltage stress or affecting data reliability.
Table 30 shows how programming and verification modes are selected.

Precautions

1. Addresses $0000 to $3FFF must be specified if the PROM is programmed by a PROM programmer. If
    addresses of $4000 or higher are accessed, the PROM may not be programmed or verified. Note that
    plastic package types cannot be erased and reprogrammed. Data in unused addresses must be set to $FF.

2. Ensure that the PROM programmer, socket adapter, and LSI match. Using the wrong programmer for
    the socket adapter may cause an overvoltage and damage the LSI. Make sure that the LSI is firmly fixed
    in the socket adapter, and that the socket adapter is firmly fixed onto the programmer.

3. The PROM should be programmed with VPP = 12.5 V. Other PROMs use 21 V. If 21 V is applied to the
    MCU, the LSI may be permanently damaged. 12.5 V is the Intel 27256 setting.

Table 30 PROM Mode Selection

                 Pin

Mode             CE           OE    VPP  O0O7
                                         Data input
Programming      Low          High  VPP  Data output
                                         High impedance
Verify           High         Low   VPP

Programming inhibited High    High  VPP

70
                                                         HD404818 Series

Table 31 PROM Programmers and Socket Adapters

PROM Programmer  Type Name          Socket Adapter       Type Name    Package Type
Manufacturer                        Manufacturer         HS460ESF01H  FP-80B
DATA I/O         121B               Hitachi
                 29B                                                  FP-80A
                                                                      TFP-80
AVAL Corp.       PKW-1000           Hitachi              HS460ESH01H  FP-80B
                                                         HS461EST01H  FP-80A
                                                         HS460ESF01H  TFP-80
                                                         HS460ESH01H
                                                         HS461EST01H

                                          VCC

                               VCC  RESETVCC
                 VPP
                                    TEST                 Data
                                    M0                   O0 to O7
                                    M1
                                                         Address
                                               O0 to O7  A0to A14

                                    VPP      A0to A14     OE
                                                          CE
                                               OE
                                               CE

                                          GND

                 Figure 38 PROM Mode Dunction Diagram

                                                                                    71
HD404818 Series

Addressing Modes

RAM Addressing Modes

As shown in figure 39, the MCU has three RAM addressing modes: register indirect addressing, direct
addressing, and memory register addressing.

Register Indirect Addressing Mode: The W register, X register, and Y register contents (10 bits total) are
used as the RAM address.

Direct Addressing Mode: A direct addressing instruction consists of two words, with the word (10 bits)
following the opcode used as the RAM address.

Memory Register Addressing Mode: The memory registers (16 digits from $040 to $04F) are accessed
by executing the LAMR and XMRA instructions.

ROM Addressing Modes and the P Instruction

The MCU has four kinds of ROM addressing modes as shown in figure 40.

Direct Addressing Mode: The program can branch to any address in ROM memory space by executing
the JMPL, BRL, or CALL instruction. These instructions replace the 14 program counter bits (PC13 to PC0)
with 14-bit immediate data.

Current Page Addressing Mode: The MCU has 32 pages of ROM with 256 words per page. By executing
the BR instruction, the program can branch to an address in the current page. This instruction replaces the
lower eight bits of the program counter (PC7 to PC0) with 8-bit immediate data.

When the BR instruction is on a page boundary (256n + 255) (figure 41), executing it transfers the PC
contents to the next page according to the hardware architecture. Consequently, the program branches to
the next page when the BR instruction is used on a page boundary. The HMCS400 series cross
macroassembler has an automatic paging facility for ROM pages.

Zero-Page Addressing Mode: By executing the CAL instruction, the program can branch to the zero-page
subroutine area, which is located at $0000$003F. When the CAL instruction is executed, 6-bit immediate
data is placed in the lower six bits of the program counter (PC5 to PC0) and 0s are placed in the higher eight
bits (PC13 to PC6).

Table Data Addressing Mode: By executing the TBR instruction, the program can branch to the address
determined by the contents of the 4-bit immediate data, accumulator, and B register.

P Instruction: ROM data addressed by table data addressing can be referenced by the P instruction (figure
42). When bit 8 in the referred ROM data is 1, eight bits of ROM data are written into the accumulator and
B register. When bit 9 is 1, eight bits of ROM data is written into the R1 and R2 port output registers.
When both bits 8 and 9 are 1, ROM data is written into the accumulator and B register, and also to the R1
and R2 port output registers at the same time.

72
                                                                 HD404818 Series

The P instruction has no effect on the program counter.

                      W register X register                                   Y register

                                                         W1 W0 X3 X2 X1 X0 Y3 Y2 Y1 Y0

                      RAM address AP9 AP8 AP7 AP6 AP5 AP4 AP3 AP2 AP1 AP0
                      Register Indirect Addressing

Instruction 1st word                                                      Instruction 2nd word
          Opcode                                         d 9 d 8 d7 d6 d 5 d 4 d3 d2 d1 d0

                      RAM address AP9 AP8 AP7 AP6 AP5 AP4 AP3 AP2 AP1 AP0
                      Direct Addressing

                                                                 Instruction

                                                         Opcode               m3 m2 m1 m 0

                                                         000100

     RAM address AP9 AP8 AP7 AP6 AP5 AP4 AP3 AP2 AP1 AP0
     Memory Register Addressing

Figure 39 RAM Addressing Modes

                                                                                                73
HD404818 Series

[JMPL]         Instruction 1st word                            Instruction 2nd word
[BRL]
[CALL]         Opcode          p3 p2 p1 p0 d9 d 8 d 7 d 6 d 5 d 4 d3 d2 d1 d0

               Program counter PC13 PC12 PC11 PC10 PC9 PC8 PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0

                                            Direct Addressing

                                                                     Instruction

                                            [BR]  Opcode b 7 b 6 b 5 b 4 b3 b2 b1 b0

               Program counter PC13 PC12 PC11 PC10 PC9 PC8 PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0

                                            Current Page Addressing

                                                                     Instruction

                                     [CAL]        Opcode             a5 a 4 a3 a2 a1 a 0

                               00 000 0 00

               Program counter PC13 PC12 PC11 PC10 PC9 PC8 PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0

                                            Zero Page Addressing

                               Instruction

        [TBR]          Opcode               P3 P2 P1 P0

                                                                  B register         Accumulator

                                                               B3 B2 B1 B0 A3 A2 A1 A0

                               00

               Program counter PC13 PC12 PC11 PC10 PC9 PC8 PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0
                                                         Table Data Addressing

                               Figure 40 ROM Addressing Modes

74
                                 HD404818 Series

      BR AAA  256 (n 1) + 255
AAA NOP       256n

   BR AAA     256n + 254
   BR BBB     256n + 255
              256 (n + 1)
BBB NOP

Figure 41 Page Boundary between BR Instruction and Branch Destination

                                                                       75
HD404818 Series

                   Instruction

    [P]  Opcode                 P3 P2 P1 P0  B register     Accumulator

                                             B3 B2 B1 B0 A3 A2 A1 A0

                   00

    Referred ROM address RA13 RA12 RA11 RA10 RA9 RA8 RA7 RA6 RA5 RA4 RA3 RA2 RA1 RA0
                                                       Address Designation

         ROM data  RO9 RO8 RO7 RO6 RO5 RO4 RO3 RO2 RO1 RO0

         Accumulator, B register B3 B2 B1 B0 A 3 A 2 A 1 A 0 If RO8 = 1

         ROM data  RO9 RO8 RO7 RO6 RO5 RO4 RO3 RO2 RO1 RO0

         Output registers R1, R2 R23 R22 R21 R20 R13 R12 R11 R10 If RO9 = 1
                                              Pattern

                                     Figure 42 P Instruction

76
                                                            HD404818 Series

Absolute Maximum Ratings

HD404812, HD404814, HD404816, HD404818, and HD4074818 Absolute Maximum Ratings

Item                              Symbol  Value             Unit  Notes

Supply voltage                    VCC     0.3 to +7.0      V
Programming voltage               VPP     0.3 to +14.0
Pin voltage                       VT      0.3 to VCC +0.3  V     1
Total permissible input current    Io     100
Total permissible output current   Io    50                V
Maximum input current             Io      4
                                          30                mA    2

                                                            mA    3

                                                            mA    4, 5

                                                            mA    4, 6

Maximum output current            Io     4                 mA    7, 8

Operating temperature             Topr    20 to +75        C

Storage temperature               Tstg    55 to +125       C

Notes: Permanent damage may occur if these absolute maximum ratings are exceeded. Normal operation
          should be under the conditions of the electrical characteristics. If these conditions are exceeded, it
          may cause a malfunction or affect the reliability of the LSI.

      1. D10 (VPP) of the HD4074818.
      2. Total permissible input current is the sum of the input currents which flow in from all I/O pins to

          GND simultaneously.

      3. Total permissible output current is the sum of the output currents which flow out from VCC to all
          I/O pins simultaneously.

      4. Maximum input current is the maximum amount of input current from each I/O pin to GND.

      5. R0R3.

      6. D0D9.
      7. Maximum output current is the maximum amount of output current from VCC to each I/O pin.
      8. D0D9 and R0R3.

                                                                                                              77
HD404818 Series

HD40L4812, HD40L4814, HD40L4816, HD40L4818, and HD407L4818 Absolute Maximum Ratings

Item                              Symbol  Value              Unit  Notes

Supply voltage                    VCC     0.3 to +7.0       V
Programming voltage               VPP     0.3 to +14.0
Pin voltage                       VT      0.3 to VCC + 0.3  V     1
Total permissible input current    Io     100
Total permissible output current   Io    50                 V
Maximum input current             Io      4
                                          30                 mA    2

                                                             mA    3

                                                             mA    4, 5

                                                             mA    4, 6

Maximum output current            Io     4                  mA    7, 8

Operating temperature             Topr    20 to +75         C

Storage temperature               Tstg    55 to +125        C

Notes: Permanent damage may occur if these absolute maximum ratings are exceeded. Normal operation
          should be under the conditions of the electrical characteristics. If these conditions are exceeded, it
          may cause a malfunction or affect the reliability of the LSI.

      1. D10 (VPP) of the HD407L4818.
      2. Total permissible input current is the sum of the input currents which flow in from all I/O pins to

          GND simultaneously.

      3. Total permissible output current is the sum of the output currents which flow out from VCC to all
          I/O pins simultaneously.

      4. Maximum input current is the maximum amount of input current from each I/O pin to GND.

      5. R0R3.

      6. D0D9.
      7. Maximum output current is the maximum amount of output current from VCC to each I/O pin.
      8. D0D9 and R0R3.

78
                                                                  HD404818 Series

Electrical Characteristics for Standard-Voltage

HD404812, HD404814, HD404816, HD404818, and HD4074818 Electrical Characteristics

DC Characteristics (HD404812, HD404814, HD404816, HD404818: VCC = 4 to 6 V; HD4074818: VCC
= 4 to 5.5 V; GND = 0 V, Ta = 20C to +75C, unless otherwise specified)

Item            Symbol  Pin             Min        Typ  Max Unit  Test Condition    Notes
                VIH     RESET, SCK,
Input high              INT0, SI, INT1  0.8VCC          VCC + V                     1
voltage                 OSC1                            0.3                         4
                                                                                    2
                        RESET, SCK,     VCC 0.5       VCC + V                     5
                        INT0, SI, INT1                  0.3                         3
Input low       VIL     OSC1            0.3
                        SCK, TIMO,SO                    0.2VCC V                    6

voltage                 SCK, TIMO,SO

                        RESET, SCK,     0.3            0.5 V
                        INT0, INT1,     VCC 1.0
Output high VOH         SI, SO, TIMO,                        V    IOH = 1.0 mA
voltage                 OSC1
                        VCC                             0.4  V    IOL = 1.6 mA
Output low VOL
voltage                 VCC                             1    A Vin = 0 V to VCC

Input/output |IIL|      VCC
leakage
current                 VCC

Stop mode       VSTOP   VCC             2                    V Without 32-kHz
retaining
voltage                                                           oscillator

Current         I CC1                              3.5 7     mA VCC = 5 V,
                                                   6 12               fOSC = 4 MHz
dissipation in                                     12
                                                             mA VCC = 5 V,
active mode                                                           fOSC = 4 MHz

                I CC2                                        mA VCC = 5 V,
                                                                      fOSC = 4 MHz
Current         I SBY

dissipation in

standby

mode

Current         I SUB                              150 300   A VCC = 5 V,
                                                                      LCD: On
dissipation in

subactive

mode

                                                   75 150 A

                                                                                    79
HD404818 Series

Item            Symbol Pin   Min  Typ Max Unit                                   Test Condition  Notes
                                                                                 VCC = 5 V,
Current         I WTC1  VCC       10 20  A                                      LCD: Off

dissipation in                                                                   VCC = 5 V,
                                                                                 LCD: On
watch mode
                                                                                 VCC = 5 V,
(1)                                                                              Without 32-kHz
                                                                                 oscillator
Current         I WTC2  VCC       25 50  A

dissipation in

watch mode

(2)

Current         I STOP  VCC       1 10   A

dissipation in

stop mode

Notes: 1. Excluding output buffer current.

          2. The MCU is in the reset state. Input/output current does not flow.
                MCU in reset state
                RESET, TEST: VCC

          3. The timer operates and input/output current does not flow.
                MCU in standby mode
                Input/output in reset state
                Serial interface: Stop
                RESET: GND
                TEST: VCC
                D12, D13: Digital input mode

          4. RAM data retention.

          5. D12/D13 is in the analog input mode.
               Input/output current does not flow. VCref, D12, D13: GND

          6. Applies to the HD404812, HD404814, HD404816, and HD404818.

80
                                                                     HD404818 Series

Input/Output Characteristics for Standard Pins (HD404812, HD404814, HD404816, HD404818: VCC
= 4 to 6 V; HD4074818: VCC = 4 to 5.5 V; GND = 0 V, Ta = 20C to +75C, unless otherwise
specified)

Item       Symbol Pin                Min         Typ Max Unit        Test Condition    Notes

Input high VIH      D10D 13 ,       0.7VCC      VCC + V             IOH = 1.0 mA     1
voltage             R0 R3                       0.3                 VCC = 5 V,        2
                                                                     Vin = 0 V         3
Input low  VIL      D10D 13 ,       0.3        0.3VCC V            IOL = 1.6 mA
                    R0R3                                            Vin = 0 V to VCC
voltage
                                                                     Vin = 0 V to VCC
Output high VOH     R0R3            VCC 1.0        V              Vin = 0 V to VCC

voltage

Pull-up MOS IPU    R0R3            30          100 180 A
current

Output low VOL      R0R3                        0.4 V
voltage

Input/output |IIL|  D11D 13 ,                   1    A
leakage             R0 R3

current

                    D10                          1    A

                                                 20   A

Input high VIHA     D12, D13         Vcref+ 0.1       V

voltage             (analog compare

                    mode)

Input low  VILA     D12, D13                     VCref V
                    (analog compare              0.1
voltage
                    mode)

Analog input VCref                   0           VCC V
voltage
                                                 1.2

Notes: 1. Output buffer current is excluded.
          2. Applies to HD404812, HD404814, HD404816, and HD404818.
          3. Applies to HD4074818.

                                                                                       81
HD404818 Series

Input/Output Characteristics for High-Current Pins (HD404812, HD404814, HD404816, HD404818:
VCC = 4 to 6 V; HD4074818: VCC = 4 to 5.5 V; GND = 0V, Ta = 20C to +75C, unless otherwise
specified)

Item            Symbol  Pin    Min               Typ       Max        Unit       Test Condition
                        D0D9                              VCC + 0.3  V
Input high VIH          D0D9  0.7VCC                      0.3VCC     V          IOH = 1.0 mA
voltage                 D0D9                                         V          VCC = 5 V,
                        D0D9                              180        A         Vin = 0 V
Input low       VIL     D0D9  0.3                        2.0        V          IOL = 15 mA,
                                                           0.4        V          VCC = 4.5 to 6 V
voltage                                                    1          A         IOL = 1.6 mA
                                                                                 Vin = 0 V to VCC
Output high VOH                VCC 1.0
voltage

Pull-up MOS IPU               30                100
current

Output low VOL
voltage

Input/output |IIL|      D0D9
leakage

current*

Note: * Output buffer current is excluded.

Liquid Crystal Circuit Characteristics (HD404812, HD404814, HD404816, HD404818: VCC = 4 to 6
V; HD4074818: VCC = 4 to 5.5 V; GND = 0 V, Ta = 20C to +75C, unless otherwise specified)

Item            Symbol Pin                  Min  Typ Max Unit Test Condition Note

Segment         VDS     SEG1 to SEG32                 0.6  V          Id = 3 A  1

driver voltage

drop

Common          VDC     COM1 to COM4                  0.3  V          Id = 3 A  1

driver voltage

drop

LCD power RW                                100  300 900 k
supply
dividing
resistance

LCD voltage VLCD        V1                  4         VCC  V                     2

Notes: 1. Voltage drops from pins V1, V2, V3, and GND to each segment and common pin.

          2. Keep the relationship VCC  V1  V2  V3  GND when VLCD is supplied by an external power
               supply.

82
                                                                    HD404818 Series

AC Characteristics (HD404812, HD404814, HD404816, HD404818: VCC = 4 to 6 V; HD4074818: VCC
= 4 to 5.5 V; GND = 0 V, Ta = 20C to +75C, unless otherwise specified)

Item             Symbol  Pin               Min   Typ Max  Unit Test Condition      Notes
                 f OSC                           4.0 4.2  MHz                      1
Oscillation              OSC1, OSC2        1.6
frequency                                                 kHz
                                                          MHz
                         X1, X2                  32.768
                                                 4.0 4.2  s
Oscillation fOSC         OSC1, OSC2        0.25
frequency                                                          Without 32 kHz
                         (without 32 kHz)                 ms Crystal
Instruction tcyc
cycle time                                 0.95  1  2.5

                                           0.95  1  16

Oscillator       t RC    OSC1, OSC2                 30

stabilization

time

                                                    7.5   ms Ceramic               1

                                                    3               fOSC = 4 MHz
                                                    4.2
                         X1, X2                           s         Ta = 10 to 60C 2
                         OSC1
External         f CP                      1.6            MHz                      3
                         OSC1              0.25
clock                    OSC1              110
                         OSC1              110
frequency                OSC1
                         INT0              2
                         INT0              2        4.2   MHz Without 32 kHz       3
                         INT1              2
External         t CPH   INT1              2              ns                       3

clock high

width

External         t CPL                                    ns                       3

clock low

width

External         t CPr                              20    ns                       3
                                                    20
clock rise

time

External         t CPf                                    ns                       3
                                                                                   4, 6
clock fall time                                           t cyc /                  4, 6
                                                          t subcyc                 4
INT0 high        t IH                                     t cyc /                  4
                                                          t subcyc
width                                                     t cyc

INT0 low         t IL                                     t cyc

width

INT1 high        t IH

width

INT1 low         t IL

width

                                                                                         83
HD404818 Series

Item           Symbol Pin                   Min Typ Max Unit Test Condition Notes

RESET high tRSTH       RESET                2      t cyc                    5

width

Input          Cin     D10                     15  pF f = 1 MHz, Vin = 0 V 8

capacitance

                                               90  pF f = 1 MHz, Vin = 0 V 9

                       All pins except D10     15  pF f = 1 MHz, Vin = 0 V

RESET fall tRSTf                               20  ms                       5
time

Analog         t CSTB  D12, D13                2   t cyc                    7

comparator

stabilization

time

Notes: 1. The oscillator stabilization time is the period up until the time the oscillator stabilizes after VCC
               reaches 4.0 V at power-on, or after RESET goes high. At power-on or stop mode release,
               RESET must be kept high for at least tRC. Since tRC depends on the ceramic oscillator's circuit
               constant and stray capacitance, consult with the manufacturer when designing the reset circuit.

          2. The oscillator stabilization time is the period up until the time the oscillator stabilizes after VCC
               reaches 4.0 V at power-on. The time required to stabilize the oscillator (tRC) must be obtained.
               Since tRC depends on the crystal circuit constant and stray capacitance, consult with the
               manufacturer.

          3. See figure 43.

          4. See figure 44. The unit tcyc is applied when the MCU is in standby mode or active mode.
          5. See figure 45.

          6. See figure 44. The unit tsubcyc is applied when the MCU is in watch mode or subactive mode.
               tsubcyc = 244.14 s (when a 32.768-kHz crystal oscillator is used)

          7. The analog comparator stabilization time is the period up until the analog comparator stabilizes
               and correct data can be read after placing D12/D13 into analog input mode.

          8. Applies to HD404812, HD404814, HD404816, and HD404818.

          9. Applies to HD4074818.

84
                                                                       HD404818 Series

Serial Interface Timing Characteristics

During Transmit Clock Output (HD404812, HD404814, HD404816, HD404818: VCC = 4 to 6 V;
HD4074818: VCC = 4 to 5.5 V; GND = 0 V, Ta = 20C to +75C, unless otherwise specified)

Item                      Symbol Pin Min           Typ  Max  Unit      Test Condition     Notes
                                                                                          1, 2, 4
Transmit clock cycle time tScyc   SCK 1                      t cyc /                      1, 2
                                                             t subcyc                     1, 2
Transmit clock high and t t SCKH, SCKL SCK 0.5               t Scyc                       1, 2
low widths                                                                                1
                                                                                          1
Transmit clock rise and   t t SCKr, SCKf SCK            100 ns
fall times

Serial output data delay tDSO     SO                    300 ns

time

Serial input data setup tSSI      SI          200            ns
time

Serial input data hold time tHSI  SI          150            ns

During Transmit Clock Input

Item                      Symbol Pin Min Typ Max Unit Test Condition Notes

Transmit clock cycle time tScyc   SCK 1                      t cyc /                   1, 4
                                                             t subcyc                  1
Transmit clock high and t t SCKH, SCKL SCK 0.5
low widths                                                   t Scyc

Transmit clock rise and tSCKr,    SCK                   100 ns                         1

fall times                t SCKf

Serial output data delay tDSO     SO                    300 ns                         1, 2

time

Serial input data setup tSSI      SI          200            ns                        1

time

Serial input data hold time tHSI  SI          150            ns                        1

Transmit clock completion tSCKHD  SCK 1                      t cyc /                   1,2, 3, 4
detect time                                                  t subcyc

Notes: 1. See figure 46.

      2. See figure 47.

      3. The transmit clock completion detect time is the high level period after 8 pulses of transmit
          clocks are input. The serial interrupt request flag is not set if the next transmit clock is input
          before the transmit clock completion detect time has passed.

      4. The unit tsubcyc is applied when the MCU is in subactive mode. tsubcyc = 244.14 s (for a 32.768-
          kHz crystal oscillator).

                                                                                                              85
HD404818 Series

                                                        1/fCP

     OSC1        VCC 0.5 V                    tCPH            tCPL
                        0.5 V

                                        tCPr              tCPf

                                        Figure 43 Oscillator Timing

           INT0, INT1                   0.8VCC            tIH          tIL

                                        0.2VCC

                                        Figure 44 Interrupt Timing

                                RESET             0.8VCC        tRSTH
                                                0.2VCC

                                                                              tRSTf

                                        Figure 45 Reset Timing

                                        t Scyc

                        t SCKf                  t SCKr                               After 8 pulses
                                                                                     are input
SCK  VCC 2.0 V (0.8VCC )*     t SCKL
           0.8 V (0.2VCC)*                                                               t SCKHD
                                                t SCKH

                                t DSO

SO                              VCC 2.0 V
                                0.8 V

                                                               t SSI   t HSI

SI                                                        0.8V CC
                                                          0.2VCC

Note: * VCC 2.0 V and 0.8 V are the threshold voltages for transmit clock output.
           0.8VCC and 0.2VCC are the threshold voltages for transmit clock input.

                                         Figure 46 Serial Interface Timing

86
                                   HD404818 Series

                    VCC
                        RL= 2.6 k

Test          R     1S2074 H
point         12 k  or equivalent

           C
      30 pF

Figure 47 Timing Load Circuit

                                   87
HD404818 Series

Electrical Characteristics for Low-Voltage Versions

HD40L4812, HD40L4814, HD40L4816, HD40L4818, and HD407L4818 Electrical Characteristics

DC Characteristics (HD40L4812, HD40L4814, HD40L4816, HD40L4818: VCC = 2.7 to 6 V;
HD407L4818: VCC = 3 to 5.5 V; GND = 0 V, Ta = 20C to +75C, unless otherwise specified)

Item            Symbol  Pin             Min        Typ  Max Unit  Test Condition     Notes
                VIH     RESET, SCK,
Input high              INT0, SI, INT1  0.9VCC          VCC + V                      1
voltage                 OSC1                            0.3                          4

                        RESET, SCK,     VCC 0.3       VCC + V
                        INT0, SI, INT1                  0.3
Input low       VIL     OSC1            0.3
                        SCK, TIMO, SO                   0.1VCC V

voltage

                                        0.3            0.3 V
                                        VCC 1.0
Output high VOH                                              V    IOH = 0.5 mA
voltage
                        SCK, TIMO, SO                   0.4  V    IOL = 0.4 mA
Output low VOL
voltage                 RESET, SCK,                     1    A Vin = 0 V to VCC
                        INT0, INT1,
Input/output |IIL|      SI, SO, TIMO,
leakage
current                 OSC1

Stop mode       VSTOP   VCC             2                    V Without 32-kHz
retaining                                                             oscillator
voltage

Current         I CC1   VCC                        400 1000 A VCC = 3V,             2

dissipation in                                                    fOSC = 400 kHz

active mode

                I CC2   VCC                        12        mA VCC = 3 V,           5

                                                                  fOSC = 400 kHz,

                                                                  analog input mode

                                                                  (D12/D13)

Current         I SBY   VCC                        200 500 A VCC = 3 V              3

dissipation in                                                    fOSC = 400 kHz

standby

mode

Current         I SUB   VCC                        50 100 A VCC = 3 V,

dissipation in                                                    LCD: On

subactive

mode

                                                   35 70     A                      6

88
                                                                                 HD404818 Series

Item            Symbol Pin   Min  Typ Max Unit Test Condition                    Notes

Current         I WTC1  VCC       5 15   A VCC = 3 V,
                                                  LCD: Off
dissipation in

watch mode

(1)

Current         I WTC2  VCC       15 35  A VCC = 3 V,
                                                  LCD: On
dissipation in

watch mode

(2)

Current         I STOP  VCC       1 10   A VCC = 3 V,
                                                  Without 32-kHz
dissipation in
                                                  oscillator
stop mode

Notes: 1. Excluding output buffer current.

          2. The MCU is in the reset state. Input/output current does not flow.
                MCU in reset state
                RESET, TEST: VCC

          3. The timer operates and input/output current does not flow.
                MCU in standby mode
                Input/output in reset state
                Serial interface: Stop
                RESET: GND
                TEST: VCC
                D0D13, R0R3: VCC
                D12, D13: Digital input mode

          4. RAM data retention.

          5. D12/D13 is in the analog input mode.
               Input/output current does not flow. VCref, D12, D13: GND

          6. Applies to HD40L4812, HD40L4814, HD40L4816, and HD40L4818.

                                                                                 89
HD404818 Series

Input/Output Characteristics for Standard Pins (HD40L4812, HD40L4814, HD40L4816,
HD40L4818: VCC = 2.7 to 6 V; HD407L4818: VCC = 3 to 5.5 V; GND = 0 V, Ta = 20C to +75C,
unless otherwise specified)

Item       Symbol Pin                Min       Typ Max Unit Test Condition              Notes

Input high VIH      D10D 13 ,       0.7VCC    VCC + V                                  1
voltage             R0R3                      0.3                                      2
                                                                                        3
Input low  VIL      D10D 13 ,       0.3      0.3VCC V
                    R0R3
voltage

Output high VOH     R0R3            VCC 1.0         V                  IOH = 0.5 mA
voltage

Pull-up MOS IPU    R0R3            5         40 90  A VCC = 3 V,
current             R0R3
                                                                         Vin = 0 V
Output low VOL
voltage                                        0.4    V                  IOL = 0.4 mA

Input/output |IIL|  D11D 13 ,                 1      A Vin = 0 V to VCC
leakage             R0R3

current

                    D10                        1      A Vin = 0 V to VCC

                                               20     A Vin = 0 V to VCC

Input high VIHA     D12, D13         VCref +          V
voltage
                    (Analog compare 0.1

                    mode)

Input low  VILA     D12, D13                   VCref V
                    (Analog compare            0.1
voltage
                    mode)

Analog input VCref                   0         VCC V
voltage
                                               1.2

Notes: 1 Output buffer current is excluded.
          2. Applies to HD40L4812, HD40L4814, HD40L4816, and HD40L4818.
          3. Applies to HD407L4818.

90
                                                                      HD404818 Series

Input/Output Characteristics for High-Current Pins (HD40L4812, HD40L4814, HD40L4816,
HD40L4818: VCC = 2.7 to 6 V; HD407L4818: VCC = 3 to 5.5 V; GND = 0 V, Ta = 20C to +75C,
unless otherwise specified)

Item         Symbol  Pin         Min             Typ       Max        Unit       Test Condition
                     D0D9                                 VCC + 0.3  V
Input high VIH       D0D9       0.7VCC                    0.3VCC     V          IOH = 0.5 mA
voltage              D0D9                                            V          VCC = 3 V,
                     D0D9                                 90         A         Vin = 0 V
Input low    VIL     D0D9       0.3                      2.0        V          IOL = 15 mA,
                                                           0.4        V          VCC = 4.5 to 6 V
voltage                                                    1          A         IOL = 0.4 mA
                                                                                 Vin = 0 V VCC
Output high VOH                  VCC 1.0
voltage

Pull-up MOS IPU                 5               40
current

Output low VOL
voltage

Input/output |IIL|   D0D9
leakage

current*

Note: * Output buffer current is excluded.

Liquid Crystal Circuit Characteristics (HD40L4812, HD40L4814, HD40L4816, HD40L4818: VCC =
2.7 to 6 V; HD407L4818: VCC = 3 to 5.5 V; GND = 0 V, Ta = 20C to +75C, unless otherwise
specified)

Item                 Symbol Pin             Min      Typ Max Unit Test Condition Notes

Segment driver voltage VDS  SEG1 to                   0.6  V          Id = 3 A  1
drop                        SEG32

Common driver voltage VDC   COM1 to                   0.3  V          Id = 3 A  1
drop                        COM4

LCD power supply     RW                     100      300 900 k

dividing resistance

LCD voltage          VLCD   V1              2.7       VCC  V                     2, 3

Notes: 1. Voltage drops from pins V1, V2, V3, and GND to each segment and common pin.
          2. Keep the relation VCC  V1  V2  V3  GND when VLCD is supplied by an external power supply.
          3. VLCD min. = 2.7 V (HD40L4812, HD40L4814, HD40L4816, HD40L4818)
               VLCD min. = 3 V (HD407L4818)

                                                                                       91
HD404818 Series

AC Characteristics (HD40L4812, HD40L4814, HD40L4816, HD40L4818: VCC = 2.7 to 6 V;
HD407L4818: VCC = 3 to 5.5 V; GND = 0 V, Ta = 20C to +75C, unless otherwise specified)

Item                Symbol Pin(s)                Min Typ Max Unit Test Condition Notes

Oscillation         f OSC   OSC1, OSC2           250 800 900 kHz
frequency

                            X1, X2                    32.768     kHz

Instruction cycle tcyc                           4.45 5       16 s
time

Oscillator          t RC    OSC1, OSC2                        7.5 ms fOSC = 400 kHz       1

stabilization time

                                                              7.5 ms fOSC = 800 kHz       1

                            X1, X2                            3  s         Ta= 10 to 60C 2
                            OSC1
External clock      f CP                         250          900 kHz                     3

frequency

External clock high tCPH    OSC1                 525             ns                       3

width

External clock low tCPL     OSC1                 525             ns                       3

width

External clock rise tCPr    OSC1                              30 ns                       3
time

External clock fall tCPf    OSC1                              30 ns                       3
time

INT0 high width tIH         INT0                 2               t cyc/                   4, 6

                                                                 t subcyc

INT0 low width      t IL    INT0                 2               t cyc/                   4, 6

                                                                 t subcyc

INT1 high width tIH         INT1                 2               t cyc                    4

INT1 low width      t IL    INT1                 2               t cyc                    4

RESET high width tRSTH      RESET                2               t cyc                    5

Input capacitance Cin       D10                               15 pF f = 1 MHz, Vin = 0 V 8

                                                              90 pF f = 1 MHz, Vin = 0 V 9

                            All pins except D10               15 pF f = 1 MHz, Vin = 0 V

Reset fall time     t RSTf                                    20 ms                       5

Analog              t CSTB  D12, D13                          2  t cyc                    7

comparator

stabilization time

Notes: 1. The oscillator stabilization time is the period from when VCC reaches 2.7 V (HD407L4818: VCC =
               3.0 V) at power-on until the oscillator stabilizes, or after RESET goes high. At power-on or when

               recovering from stop mode, RESET must be kept high for more than tRC. Since tRC depends on
               the ceramic oscillator's circuit constant and stray capacitance, consult with the ceramic oscillator

               manufacturer when designing the reset circuit.

92
                                                                        HD404818 Series

        2. The oscillator stabilization time is the period from when VCC reaches 2.7 V (HD407L4818: VCC =
            3.0 V) at power-on until the oscillator stabilizes. The time required to stabilize the oscillator (tRC)
            must be obtained. Since tRC depends on the ceramic oscillator's circuit constant and stray
            capacitance, consult with the ceramic oscillator manufacturer.

        3. See figure 48.
        4. See figure 49. The unit tcyc is applied when the MCU is in standby mode or active mode.
        5. See figure 50.
        6. See figure 49. The unit tsubcyc is applied when the MCU is in watch mode or subactive mode.

            tsubcyc = 244.14 s (when a 32.768-kHz crystal oscillator is used)
        7. The analog comparator stabilization time is the period from when D12/D13 is placed in analog

            input mode until the analog comparator stabilizes and correct data can be read.
        8. Applies to HD40L4812, HD40L4814, HD40L4816, and HD40L4818.
        9. Applies to HD407L4818.

Serial Interface Timing Characteristics

During Transmit Clock Output (HD40L4812, HD40L4814, HD40L4816, HD40L4818: VCC = 2.7 to 6
V; HD407L4818: VCC = 3 to 5.5 V; GND = 0 V, Ta = 20C to +75C, unless otherwise specified)

Item                          Symbol Pin(s) Min Typ  Max  Unit      Test Condition  Notes
Transmit clock cycle time                                                           1, 2, 4
                              t Scyc    SCK 1             t cyc /
                                                          t subcyc                  1, 2
Transmit clock high and low t , SCKH    SCK 0.5           t Scyc
                                                                                    1, 2
widths                        t SCKL
                                                                                    1, 2
Transmit clock rise and fall  t , SCKr  SCK          200 ns                         1
times                         t SCKf                                                1

Serial output data delay time tDSO      SO           500 ns
                                                              ns
Serial input data setup time tSSI       SI   300              ns

Serial input data hold time tHSI        SI   300

                                                                                    93
HD404818 Series

During Transmit Clock Input

Item                       Symbol Pin(s) Min Typ Max Unit Test Condition Notes

Transmit clock cycle time  t Scyc        SCK 1                            t cyc /   1, 4

                                                                          t subcyc

Transmit clock high and low t , SCKH     SCK 0.5                          t Scyc    1

widths                     t SCKL

Transmit clock rise and fall t , SCKr    SCK                         200 ns         1

times                      t SCKf

Serial output data delay time tDSO       SO                          500 ns         1, 2

Serial input data setup time tSSI        SI          300                  ns        1

Serial input data hold time tHSI         SI          300                  ns        1

Transmit clock completion  t SCKHD       SCK 1                            t cyc /   1, 2,
detect time                                                               t subcyc  3, 4

Notes: 1. See figure 51.

        2 See figure 52.

        3. The transmit clock completion detect time is the high level period after 8 pulses of transmit
            clocks are input. The serial interrupt request flag is not set if the next transmit clock is input
            before the transmit clock completion detect time has passed.

        4. tsubcyc is applied when the MCU is in subactive mode. tsubcyc = 244.14 s (for a 32.768-kHz crystal
            oscillator).

                                                     1/fCP

        OSC1               VCC 0.3 V         tCPH           tCPL
                                  0.3 V

                                         tCPr           tCPf

                                         Figure 48 Oscillator Timing

              INT0, INT1                 0.9VCC         tIH          tIL
                                       0.1VCC

                                         Figure 49 Interrupt Timing

                           RESET                0.9VCC        tRSTH
                                               0.1VCC

                                                                          tRSTf

                                         Figure 50 Reset Timing

94
                                        t Scyc                                       HD404818 Series

                        t SCKf                  t SCKr                                After 8 pulses
                                                                                      are input
SCK  VCC 1.0 V (0.9VCC )*     t SCKL
           0.4 V (0.1VCC) *                                                                t SCKHD
                                                t SCKH

                                t DSO

SO                              VCC 1.0 V
                                0.4 V

                                                        t SSI    t HSI

SI                                                      0.9V CC
                                                        0.1VCC

Note: * VCC 1.0 V and 0.4 V are the threshold voltages for transmit clock output.
           0.9VCC and 0.1VCC are the threshold voltages for transmit clock input.

                                       Figure 51 Timing of Serial Interface

                                                              VCC
                                                                  RL= 2.6 k

                                Test                    R      1S2074 H
                                point                   12 k   or equivalent

                                           C
                                      30 pF

                                        Figure 52 Timing Load Circuit

                                                                                     95
HD404818 Series

Notes on ROM Out

Please pay attention to the following items regarding ROM out.
On ROM out, fill the ROM area indicated below with 1s to create the same data size as an 8-kword version
(HD404818 and HD40L4818). An 8-kword data size is required to change ROM data to mask
manufacturing data since the program used is for an 8-kword version.
This limitation applies when using an EPROM or a data base.

           ROM 2-kword version:         ROM 4-kword version:         ROM 6-kword version:
           HD404812, HD40L4812          HD404814, HD40L4814          HD404816, HD40L4816
           Address $0800$1FFF          Address $1000$1FFF          Address $1800$1FFF

    $0000                        $0000                        $0000

           Vector address               Vector address               Vector address

    $000F       Zero-page        $000F       Zero-page        $000F  Zero-page
    $0010       subroutine       $0010       subroutine       $0010  subroutine
                (64 words)                   (64 words)              (64 words)
    $003F                        $003F                        $003F
    $0040  Pattern & program     $0040  Pattern & program     $0040      Pattern
              (2,048 words)                (4,096 words)      $0FFF  (4,096 words)
    $07FF                        $0FFF                        $1000
    $0800                        $1000                        $17FF     Program
                                                              $1800  (6,144 words)

           Not used                     Not used                     Not used

                                 $1FFF                        $1FFF

           Fill this area with 1s

96
                                                                      HD404818 Series

HD404812, HD404814, HD404816, HD404818, HD40L4812, HD40L4814,
HD40L4816, HD40L4818 Option List

Please check off the appropriate applications and  Date of order      /  /
enter the necessary information.                   Customer
                                                   Department
1. ROM Size                                        Name
                                                   ROM code name
5-V operation   HD404812 2-kword                   LSI type number
                                                   (Hitachi's entry)
Low-voltage operation HD40L4812

5-V operation   HD404814 4-kword

Low-voltage operation HD40L4814

5-V operation   HD404816 6-kword

Low-voltage operation HD40L4816

5-V operation   HD404818 8-kword

Low-voltage operation HD40L4818

2. Optional Functions

* With 32-kHz CPU operation and with watch time base
* Without 32-kHz CPU operation and with watch time base

       Without 32-kHz CPU operation and without watch time base
Note: * Options marked with an asterisk require a subsystem crystal oscillator (X1, X2).

3. ROM Code Media
   Please specify the first type below (the upper bits and lower bits are mixed together), when using
   the EPROM on-package microcomputer type (including ZTATTM version).

      EPROM: The upper bits and lower bits are mixed together. The upper five bits and lower five bits are
                   programmed to the same EPROM in alternating order (i.e., LULULU...).

EPROM: The upper bits and lower bits are separated. The upper five bits and lower five bits are
             programmed to different EPROMs.

4. Oscillator

Ceramic oscillator f =  MHz
                        MHz
Crystal oscillator f =  MHz

External clock  f=

5. Stop mode
      Used
      Not used

6. Package
      FP-80A
      FP-80B
      TFP-80

                                                                                                            97
HD404818 Series

Cautions

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    intellectual property rights, in connection with use of the information contained in this document.

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    received the latest product standards or specifications before final design, purchase or use.

3. Hitachi makes every attempt to ensure that its products are of high quality and reliability. However,
    contact Hitachi's sales office before using the product in an application that demands especially high
    quality and reliability or where its failure or malfunction may directly threaten human life or cause risk
    of bodily injury, such as aerospace, aeronautics, nuclear power, combustion control, transportation,
    traffic, safety equipment or medical equipment for life support.

4. Design your application so that the product is used within the ranges guaranteed by Hitachi particularly
    for maximum rating, operating supply voltage range, heat radiation characteristics, installation
    conditions and other characteristics. Hitachi bears no responsibility for failure or damage when used
    beyond the guaranteed ranges. Even within the guaranteed ranges, consider normally foreseeable
    failure rates or failure modes in semiconductor devices and employ systemic measures such as fail-
    safes, so that the equipment incorporating Hitachi product does not cause bodily injury, fire or other
    consequential damage due to operation of the Hitachi product.

5. This product is not designed to be radiation resistant.
6. No one is permitted to reproduce or duplicate, in any form, the whole or part of this document without

    written approval from Hitachi.
7. Contact Hitachi's sales office for any questions regarding this document or Hitachi semiconductor

    products.

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