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HD3-6402R-9Z

器件型号:HD3-6402R-9Z
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Intersil ( Renesas )
厂商官网:http://www.intersil.com/cda/home/
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器件描述

1 CHANNEL(S), 125K bps, SERIAL COMM CONTROLLER, PDIP40

1 通道, 125K bps, 串行通信控制器, PDIP40

参数

HD3-6402R-9Z功能数量 1
HD3-6402R-9Z端子数量 40
HD3-6402R-9Z最大工作温度 85 Cel
HD3-6402R-9Z最小工作温度 -40 Cel
HD3-6402R-9Z最大供电/工作电压 5.5 V
HD3-6402R-9Z最小供电/工作电压 4.5 V
HD3-6402R-9Z额定供电电压 5 V
HD3-6402R-9Z最大数据传输率 125K
HD3-6402R-9Z外部数据总线宽度 8
HD3-6402R-9Z输入输出总线数量 1
HD3-6402R-9Z加工封装描述 ROHS COMPLIANT, PLASTIC, DIP-40
HD3-6402R-9Z无铅 Yes
HD3-6402R-9Z欧盟RoHS规范 Yes
HD3-6402R-9Z状态 ACTIVE
HD3-6402R-9Z工艺 CMOS
HD3-6402R-9Z包装形状 RECTANGULAR
HD3-6402R-9Z包装尺寸 IN-LINE
HD3-6402R-9Z端子形式 THROUGH-HOLE
HD3-6402R-9Z端子间距 2.54 mm
HD3-6402R-9Z端子涂层 MATTE TIN
HD3-6402R-9Z端子位置 DUAL
HD3-6402R-9Z包装材料 PLASTIC/EPOXY
HD3-6402R-9Z温度等级 INDUSTRIAL
HD3-6402R-9Z地址总线宽度 2
HD3-6402R-9Z最大FCLK时钟频率 2 MHz
HD3-6402R-9Z通信协议 ASYNC, BIT
HD3-6402R-9Z低功耗模式 Yes
HD3-6402R-9Z微处理器类型 SERIAL COMM CONTROLLER

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HD3-6402R-9Z器件文档内容

                                                                October 31, 2005                    HD-6402

                             Data Sheet                                                                   FN2956.3

CMOS Universal Asynchronous                                      Features
Receiver Transmitter (UART)
                                                                  8.0MHz Operating Frequency (5962-9052502)
The HD-6402 is a CMOS UART for interfacing computers or          2.0MHz Operating Frequency (HD3-6402R)
microprocessors to an asynchronous serial data channel.          Low Power CMOS Design
The receiver converts serial start, data, parity and stop bits.   Programmable Word Length, Stop Bits and Parity
The transmitter converts parallel data into serial form and       Automatic Data Formatting and Status Generation
automatically adds start, parity and stop bits. The data word    Compatible with Industry Standard UARTs
length can be 5, 6, 7 or 8 bits. Parity may be odd or even.       Single +5V Power Supply
Parity checking and generation can be inhibited. The stop         CMOS/TTL Compatible Inputs
bits may be one or two or one and one-half when                   Pb-Free Plus Anneal Available (RoHS Compliant)
transmitting 5-bit code.
                                                                 Ordering Information
The HD-6402 can be used in a wide range of applications
including modems, printers, peripherals and remote data                     TEMP 2MHz = 125K         8MHz = 500K    PKG.
acquisition systems. Utilizing the Intersil advanced scaled                                              BAUD       DWG.
SAJI IV CMOS process permits operation clock frequencies         PACKAGE RANGE (C)    BAUD
up to 8.0MHz (500K Baud). Power requirements, by                                                                       #
comparison, are reduced from 300mW to 10mW. Status
logic increases flexibility and simplifies the user interface.

                                                                 PDIP       -40 to +85 HD3-6402R-9                  E40.6

Pinout                                                           PDIP*      -40 to +85 HD3-6402R-9Z                 E40.6
                                                                 (Pb-free)                   (Note)
        HD-6402 (PDIP, CERDIP)
                  TOP VIEW                                       CERDIP - -55 to +125                5962-          F40.6
                                                                 SMD#
                                                                                                     9052502MQA

          VCC 1       40 TRC                                     NOTE: Intersil Pb-free plus anneal products employ special Pb-free
           NC 2       39 EPE                                     material sets; molding compounds/die attach materials and 100%
                      38 CLS1                                    matte tin plate termination finish, which are RoHS compliant and
         GND 3        37 CLS2                                    compatible with both SnPb and Pb-free soldering operations. Intersil
         RRD 4        36 SBS                                     Pb-free products are MSL classified at Pb-free peak reflow
        RBR8 5        35 PI                                      temperatures that meet or exceed the Pb-free requirements of
        RBR7 6        34 CRL                                     IPC/JEDEC J STD-020.
        RBR6 7        33 TBR8
        RBR5 8        32 TBR7                                    *Pb-free PDIPs can be used for through hole wave solder processing
        RBR4 9        31 TBR6                                    only. They are not intended for use in Reflow solder processing
        RBR3 10       30 TBR5                                    applications.
        RBR2 11       29 TBR4
        RBR1 12       28 TBR3
                      27 TBR2
            PE 13     26 TBR1
            FE 14     25 TRO
           OE 15      24 TRE
          SFD 16      23 TBRL
         RRC 17       22 TBRE
         DRR 18       21 MR
           DR 19
           RRI 20

                   1                     CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

                                         1-888-INTERSIL or 1-888-468-3774 | Intersil (and design) is a registered trademark of Intersil Americas Inc.

                                                                            Copyright Intersil Americas Inc. 2001, 2005. All Rights Reserved

                                                                       All other trademarks mentioned are the property of their respective owners.
                                                 HD-6402

Functional Diagram

                                                                         (32) (30) (28) (26)
                                                         TBR8 (33) (31) (29) (27) TBR1

    (24) TRE                                                      TRANSMITTER BUFFER REGISTER
(22) TBRE
                                       STOP      PARITY                 TRANSMITTER REGISTER          START
  (23) TBRL                                      LOGIC            MULTIPLEXER
    (40) TRC
                     TRANSMITTER       CONTROL                                                               (25) TRO
  (38) CLS1           TIMING AND       REGISTER                                                              (36) SBS
  (37) CLS2             CONTROL                                                                              (16) SFD
                       RECEIVER                          MULTIPLEXER                                  START  (39) EPE
    (34) CRL          TIMING AND                                                                      LOGIC  (35) PI
     (21) MR           CONTROL                                                                               (20) RRI

    (17) RRC                           STOP      PARITY                 RECEIVER REGISTER                    (4) RRD
    (18) DRR                           LOGIC     LOGIC            RECEIVER BUFFER REGISTER
   (19) DR
                                         FE
(16) SFD                                (14)             3-STATE

THESE OUTPUTS ARE                                     BUFFERS
  THREE-STATE
                                                          RBR8                                 RBR1

                          OE                      PE              (5) (6) (7) (8) (9) (10) (11) (12)
                         (15)                    (13)

Control Definition

                 CONTROL WORD                                         CHARACTER FORMAT

CLS 2         CLS 1  PI           EPE  SBS       START BIT        DATA BITS  PARITY BIT                      STOP BITS
   0                                     0             1                                                            1
   0          0      0            0      1             1              5      ODD                                  1.5
   0                                     0             1                                                            1
   0          0      0            0      1             1              5      ODD                                  1.5
   0                                     0             1                                                            1
   0          0      0            1      1             1              5      EVEN                                 1.5
   0                                     0             1                                                            1
   0          0      0            1      1             1              5      EVEN                                   2
   0                                     0             1                                                            1
   0          0      1            X      1             1              5      NONE                                   2
   0                                     0             1                                                            1
   0          0      1            X      1             1              5      NONE                                   2
   1                                     0             1                                                            1
   1          1      0            0      1             1              6      ODD                                    2
   1                                     0             1                                                            1
   1          1      0            0      1             1              6      ODD                                    2
   1                                     0             1                                                            1
   1          1      0            1      1             1              6      EVEN                                   2
   1                                     0             1                                                            1
   1          1      0            1      1             1              6      EVEN                                   2
   1                                     0             1                                                            1
   1          1      1            X      1             1              6      NONE                                   2
   1                                     0             1                                                            1
   1          1      1            x      1             1              6      NONE                                   2

              0      0            0                                   7      ODD

              0      0            0                                   7      ODD

              0      0            1                                   7      EVEN

              0      0            1                                   7      EVEN

              0      1            X                                   7      NONE

              0      1            x                                   7      NONE

              1      0            0                                   8      ODD

              1      0            0                                   8      ODD

              1      0            1                                   8      EVEN

              1      0            1                                   8      EVEN

              1      1            X                                   8      NONE

              1      1            x                                   8      NONE

                     2
                                                           HD-6402

Pin Description

PIN TYPE SYMBOL                  DESCRIPTION                            PIN TYPE SYMBOL  DESCRIPTION

1     VCC  Positive Voltage Supply                                      24 O  TRE        A high level on TRANSMITTER REGISTER EMP-
                                                                                         TY indicates completed transmission of a charac-
2     NC No Connection                                                                   ter including stop bits.

3     GND Ground                                                        25 O  TRO Character data, start data and stop bits appear se-
                                                                                        rially at the TRANSMITTER REGISTER OUTPUT.
4I    RRD        A high level on RECEIVER REGISTER DISABLE
                 forces the receiver holding out-puts RBR1-RBR8
                 to high impedance state.                               26 I  TRB1       Character data is loaded into the TRANSMITTER
                                                                                         BUFFER REGISTER via inputs TBR1-TBR8. For
5O    RBR8       The contents of the RECEIVER BUFFER REGIS-                              character formats less than 8 bits the TBR8, 7 and
                 TER appear on these three-state outputs. Word for-                      6 inputs are ignored corresponding to their pro-
                 mats less than 8 characters are right justified to                      grammed word length.
                 RBR1.
                                                                        27 I  TBR2 See Pin 26-TBR1.

6 O RBR7 See Pin 5-RBR8                                                 28 I  TBR3 See Pin 26-TBR1.

7O    RBR6       See Pin 5-RBR8                                         29 I  TBR4 See Pin 26-TBR1.
8O    RBR5       See Pin 5-RBR8
9O    RBR4       See Pin 5-RBR8                                         30 I  TBR5 See Pin 26-TBR1.

                                                                        31 I  TBR6 See Pin 26-TBR1.

10 O  RBR3       See Pin 5-RBR8                                         32 I  TBR7 See Pin 26-TBR1.
11 O  RBR2       See Pin 5-RBR8
12 O  RBR1       See Pin 5-RBR8                                         33 I  TBR8 See Pin 26-TBR1.

                                                                        34 I  CRL A high level on CONTROL REGISTER LOAD
                                                                                        loads the control register with the control word. The
13 O   PE        A high level on PARITY ERROR indicates received                        control word is latched on the falling edge of CRL.
14 O   FE        parity does not match parity programmed by control                     CRL may be tied high.
15 O  OE         bits. When parity is inhibited this output is low.
                                                                        35 I  PI A high level on PARITY INHIBIT inhibits parity gen-
16 I  SFD        A high level on FRAMING ERROR indicates the                           eration, parity checking and forces PE output low.
                 first stop bit was invalid.
                                                                        36 I  SBS        A high level on STOP BIT SELECT selects 1.5
                 A high level on OVERRUN ERROR indicates the                             stop bits for 5 character format and 2 stop bits for
                 data received flag was not cleared before the last                      other lengths.
                 character was transferred to the receiver buffer
                 register.                                              37 I  CLS2       These inputs program the CHARACTER
                                                                                         LENGTH SELECTED (CLS1 low CLS2 low 5 bits)
                 A high level on STATUS FLAGS DISABLE forces                             (CLS1 high CLS2 low 6 bits) (CLS1 low CLS2
                 the outputs PE, FE, OE, DR, TBRE to a high im-                          high 7 bits) (CLS1 high CLS2 high 8 bits.)
                 pedance state.

17 I  RRC The Receiver register clock is 16X the receiver               38 I  CLS1 See Pin 37-CLS2.
                data rate.
                                                                        39 I  EPE When PI is low, a high level on EVEN PARITY
                                                                                        ENABLE generates and checks even parity. A low
18 I  DRR        A low level on DATA RECEIVED RESET clears                              level selects odd parity.
19 O   DR        the data received output DR to a low level.
20 I  RRI                                                               40 I  TRC The TRANSMITTER REGISTER CLOCK is 16X
                 A high level on DATA RECEIVED indicates a                              the transmit data rate.
                 character has been received and transferred to
                 the receiver buffer register.                           A 0.1F decoupling capacitor from the VCC pin to the GND is
                                                                           recommended.
                 Serial data on RECEIVER REGISTER INPUT is
                 clocked into the receiver register.

21 I  MR A high level on MASTER RESET clears PE, FE,
                OE and DR to a low level and sets the transmitter
                register empty (TRE) to a high level 18 clock cycles
                after MR falling edge. MR does not clear the receiv-
                er buffer register. This input must be pulsed at least
                once after power up. The HD-6402 must be master
                reset after power up. The reset pulse should meet
                VIH and tMR. Wait 18 clock cycles after the falling
                edge of MR before beginning operation.

22 O  TBRE       A high level on TRANSMITTER BUFFER REGIS-
23 I  TBRL       TER EMPTY indicates the transmitter buffer register
                 has transferred its data to the transmitter register
                 and is ready for new data.

                 A low level on TRANSMITTER BUFFER REGIS-
                 TER LOAD transfers data from inputs TBR1-
                 TBR8 into the transmitter buffer register. A low to
                 high transition on TBRL initiates data transfer to
                 the transmitter register. If busy, transfer is auto-
                 matically delayed so that the two characters are
                 transmitted end to end.

                  3
                                         HD-6402

   20    19  18  17  16  15  14  13  12  11                          10    9   8   7   6   5   4   3   2   1

                                         HD-6402

   21    22  23  24  25  26  27  28  29  30                          31    32  33  34  35  36  37  38  39  40

Transmitter Operation                                                          The rising edge of TBRL clears Transmitter Buffer Register
                                                                               Empty (TBRE). 0 to 1 Clock cycles later, data is transferred
The transmitter section accepts parallel data, formats the data                to the transmitter register, the Transmitter Register Empty
and transmits the data in serial form on the Transmitter                       (TRE) pin goes to a low state, TBRE is set high and serial
Register Output (TRO) terminal (See serial data format). Data                  data information is transmitted. The output data is clocked by
is loaded from the inputs TBR1-TBR8 into the Transmitter                       Transmitter Register Clock (TRC) at a clock rate 16 times
Buffer Register by applying a logic low on the Transmitter                     the data rate. A second low level pulse on TBRL loads data
Buffer Register Load (TBRL) input (A). Valid data must be                      into the Transmitter Buffer Register (C). Data transfer to the
present at least tset prior to and thold following the rising edge             transmitter register is delayed until transmission of the cur-
of TBRL. If words less than 8 bits are used, only the least                    rent data is complete (D). Data is automatically transferred to
significant bits are transmitted. The character is right justified,            the transmitter register and transmission of that character
so the least significant bit corresponds to TBR1 (B).                          begins one clock cycle later.

      1                      0 TO 1 CLOCK                                                     1/2 CLOCK
TBRL
TBRE

  TRE

TRO                                                                  DATA

                 A           B       C                                                 D END OF LAST STOP BIT

         FIGURE 1. TRANSMITTER TIMING (NOT TO SCALE)

Receiver Operation                                                             character is right justified to the least significant bit RBR1. A
                                                                               logic high on Overrun Error (OE) indicates overruns. An
Data is received in serial form at the Receiver Register Input                 overrun occurs when DR has not been cleared before the
(RRI). When no data is being received, RRI must remain                         present character was transferred to the RBR. One clock
high. The data is clocked through the Receiver Register                        cycle later DR is reset to a logic high, and Framing Error
Clock (RRC). The clock rate is 16 times the data rate. A low                   (FE) is evaluated (C). A logic high on FE indicates an invalid
level on Data Received Reset (DRR) clears the Data                             stop bit was received, a framing error. A logic high on Parity
Receiver (DR) line (A). During the first stop bit data is                      Error (PE) indicates a parity error.
transferred from the Receiver Register to the Receiver
Buffer Register (RBR) (B). If the word is less than 8 bits, the
unused most significant bits will be a logic low. The output

4
                                                    HD-6402

                          RRI                                        BEGINNING OF FIRST STOP BIT
         RBR1-8, OE, PE                                                7 1/2 CLOCK CYCLES

                         DRR
                           DR
                           FE

                                                                               1 CLOCK CYCLE

                                          A                          BC

                               FIGURE 2. RECEIVER TIMING (NOT TO SCALE)

                               START BIT            5-8 DATA BITS              1, 11/2 OR 2 STOP BITS

                                          LSB                        MSB

                                                                                    PARITY              IF ENABLED

                                          FIGURE 3. SERIAL DATA FORMAT

Start Bit Detection                                                  symmetrical square wave, the center of the start bit will be
                                                                     located within 1/2 clock cycle, 1/32 bit or 3.125% giving a
The receiver uses a 16X clock timing. The start bit could have       receiver margin of 46.875%. The receiver begins searching
occurred as much as one clock cycle before it was detected,          for the next start bit at the center of the first stop bit.
as indicated by the shaded portion (A). The center of the start
bit is defined as clock count 7 1/2. If the receiver clock is a

         CLOCK

         RRI INPUT                  A                        START             COUNT 71/2 DEFINED
                                                 71/2 CLOCK CYCLES             CENTER OF START BIT
                                             81/2 CLOCK CYCLES

                                                          FIGURE 4.

Interfacing with the HD-6402

          TRANSMITTER                                                          RECEIVER
         TBR1                                                                                RB1

         TBR8                  TRO           RS232                      RS232  RRI           RB8
                                            DRIVER                   RECEIVER
         CONTROL                                                                    CONTROL
                                             RS232                      RS232
DIGITAL       HD-6402                     RECEIVER                     DRIVER       HD-6402            DIGITAL
SYSTEM                                                                                                 SYSTEM

         CONTROL                                                                    CONTROL

         RB1                   RRI                                             TRO  TBR1

         RB8                                                                                  TBR8
             RECEIVER                                                          TRANSMITTER

                                  FIGURE 5. TYPICAL SERIAL DATA LINK

               5
                                                        HD-6402

Absolute Maximum Ratings                                                                             Thermal Information

Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +8.0V       Thermal Resistance (Typical)                         50oJCA/W  12oJCC/W
                                                                                                        CERDIP Package. . . . . . . . . . . . . . . .     50oC/W      N/A
Input, Output or I/O Voltage Applied . . . . . GND -0.5V to VCC +0.5V                                   PDIP Package*. . . . . . . . . . . . . . . . . .
Storage Temperature Range . . . . . . . . . . . . . . . . . -65oC to +150oC
Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .+175oC               Gate Count . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1643 Gates
Lead Temperature (Soldering 10s) . . . . . . . . . . . . . . . . . . . .+300oC
                                                                                                     *Pb-free PDIPs can be used for through hole wave solder processing
ESD Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Class 1
                                                                                                     only. They are not intended for use in Reflow solder processing
Typical Derating Factor . . . . . . . . . . . 1mA/MHz Increase in ICCOP
                                                                                                     applications.

CAUTION: Stresses above those listed in "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress only rating and operation of the
device at these or any other conditions above those indicated in the operational sections of this specification is not implied.

Operating Conditions                                                                                 Operating Temperature Range
                                                                                                        HD3-6402R-9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . -40oC to +85oC
Operating Voltage Range. . . . . . . . . . . . . . . . . . . . . . +4.5V to +5.5V

DC Electrical Specifications VCC = 5.0V 10%, TA = -40oC to +85oC (HD3-6402R-9)

                                                                                            LIMITS

SYMBOL                        PARAMETER                MIN                                           MAX            UNITS                      CONDITIONS

VIH         Logical ``1'' Input Voltage                2.0                                           -              V       VCC = 5.5V
                                                                                                                            VCC = 4.5V
VIL         Logical ``0'' Input Voltage                 -                                            0.8            V       VIN = GND or VCC, VCC = 5.5V
                                                                                                                            IOH = -2.5mA, VCC = 4.5V
II          Input Leakage Current                      -1.0                                          1.0            A      IOH = -100A
                                                                                                                            IOL = +2.5mA, VCC = 4.5V
VOH         Logical ``1'' Output Voltage               3.0                                           -              V       VO = GND or VCC, VCC = 5.5V
                                                                                                                            VIN = GND or VCC; VCC = 5.5V,
                                                  VCC -0.4                                           -                      Output Open

VOL        Logical ``0'' Output Voltage                -                                            0.4            V       VCC = 5.5V, Clock Freq. = 2MHz,
   IO       Output Leakage Current                                                                                          VIN = VCC or GND, Outputs Open
ICCSB       Standby Supply Current                     -1.0                                          1.0            A

                                                        -                                            100            A

ICCOP Operating Supply Current (See Note)               -                                            2.0            mA

NOTE: Guaranteed, but not 100% tested

Capacitance TA = +25oC                                                                                                                                    LIMIT

                   PARAMETER              SYMBOL                                                     CONDITIONS                                           TYPICAL   UNITS
Input Capacitance                                                                                                                                                    pF
Output Capacitance                       CIN     Freq. = 1MHz, all measurements are referenced to device                                                 25          pF

                                                  GND

                                          COUT                                                                                                            25

AC Electrical Specifications VCC = 5.0V 10%, TA = -40oC to +85oC (HD3-6402R-9)

                                                                               LIMITS HD-6402R LIMITS HD-6402B

SYMBOL                        PARAMETER           MIN                                           MAX       MIN       MAX     UNITS                         CONDITIONS

(1) fCLOCK  Clock Frequency                       D.C.                                          2.0       D.C.         8.0  MHz    CL = 50pF
                                                                                                                             ns    See Switching Waveform
(2) tPW     Pulse Widths, CRL, DRR, TBRL          150                                           -         75            -
(3) tMR     Pulse Width MR
(4) tSET    Input Data Setup Time                 150                                           -         150           -   ns
(5) tHOLD   Input Data Hold Time
(6) tEN     Output Enable Time                    50                                            -         20            -   ns

                                                  60                                            -         20            -   ns

                                                  -                                             160       -            35   ns

                              6
                                                      HD-6402

Switching Waveforms

TBR1 - TBR8 VALID DATA                   CLS1, CLS2, SBS, PI, EPE                        SFD
                                                                  VALID DATA             RRD

TBRL                                     CRL                                               STATUS OR
                                                                                         RBR1 - RBR8
                  (4)   tHOLD                               (4)             tHOLD
                tSET      (5)                             tSET                (5)                                            tEN
                                                                                                                              (6)
              tPW                                     tPW
              (2)                                     (2)

FIGURE 6. DATA INPUT CYCLE               FIGURE 7. CONTROL REGISTER LOAD                 FIGURE 8. STATUS FLAG OUTPUT
                                                         CYCLE                                           ENABLE TIME OR DATA
                                                                                                         OUTPUT ENABLE TIME

A.C. Testing Input, Output Waveform

                                  INPUT  1.5V                                      1.5V  OUTPUT
                        VIH + 20% VIH                                                    VOH

                         VIL - 50% VIL                                                   VOL

                                                                                     FIGURE 9.
NOTE: A.C. Testing: All input signals must switch between VIL - 50% VIL and VIH + 20% VIH. Input rise and fall times are driven at 1ns/V.

Test Circuit

                                                      OUT

                                                                        CL
                                                          (SEE NOTE)

                                                      FIGURE 10.

NOTE: Includes stray and jig capacitance, CL = 50pF.

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