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HB54R1G9F2U-A75B

器件型号:HB54R1G9F2U-A75B
文件大小:1634.05KB,共10页
厂商名称:Elpida Memory
厂商官网:http://www.elpida.com/en
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器件描述

1gb registered ddr sdram dimm

HB54R1G9F2U-A75B器件文档内容

                                                          DATA SHEET

                  1GB Registered DDR SDRAM DIMM

    HB54R1G9F2U-A75B/B75B/10B                                         (128M words × 72 bits, 2 Banks)

Description                                                           Features

The HB54R1G9F2U is a 128M × 72 × 2 bank Double                        • 184-pin socket type package (dual lead out)

Data Rate (DDR) SDRAM Module, mounted 36 pieces                         Outline:  133.35mm (Length) × 30.48mm (Height) ×

of 256Mbits DDR SDRAM (HM5425401BTB) sealed in                           4.80mm (Thickness)

TCP package, 1 piece of PLL clock driver, 2 pieces of                   Lead pitch:   1.27mm

register driver and 1 piece of serial EEPROM (2k bits                 • 2.5V power supply (VCC/VCCQ)

EEPROM) for Presence Detect (PD).                Read and write       • SSTL-2 interface for all inputs and outputs

operations are performed at the cross points of the CK

and the /CK.      This high-speed data transfer is realized           • Clock frequency:  143MHz/133MHz/125MHz (max.)

by    the  2-bit  prefetch-pipelined         architecture.      Data  • Data inputs and outputs are synchronized with DQS

strobe (DQS) both for read and write are available for                • 4 banks can operate simultaneously and

high speed and reliable data bus design.              By setting      independently (Component)

extended    mode     register,    the  on-chip     Delay    Locked    • Burst read/write operation

Loop (DLL) can be set enable or disable.           An outline of      • Programmable burst length:   2, 4, 8

the products is 184-pin socket type package (dual lead                  Burst read stop capability

out).      Therefore,  it     makes    high  density  mounting

possible without surface mount technology.            It provides     • Programmable burst sequence

common      data     inputs     and    outputs.    Decoupling           Sequential

capacitors      are  mounted      beside     each  TCP      on  the     Interleave

module board.                                                         • Start addressing capability

                                                                        Even and Odd

Note:      Do not push the cover or drop the modules in               • Programmable /CAS latency (CL):       3, 3.5

           order to protect from mechanical defects, which            • 8192 refresh cycles:     7.8µs (8192/64ms)

           would be electrical defects.                               • 2 variations of refresh

                                                                        Auto refresh

                                                                        Self refresh

Document No. E0192H30 (Ver. 3.0)

Date Published  September 2002    (K) Japan

URL:   http://www.elpida.com

                                                                                                     Elpida Memory, Inc. 2001-2002

                                                            Elpida Memory, Inc. is a joint venture DRAM company of NEC Corporation and Hitachi, Ltd.
                                                                                 HB54R1G9F2U-A75B/B75B/10B

Ordering Information

                                  Clock frequency

Part number                       MHz (max.)                /CE latency          Package                       Contact pad

HB54R1G9F2U-A75B*1                133                       3.0                  184-pin dual lead out socket

HB54R1G9F2U-B75B*2                133                       3.5                  type                          Gold

HB54R1G9F2U-10B*                  100                       3.0

Notes: 1.    143MHz operation at /CAS latency            =  3.5.

         2.  100MHz operation at /CAS latency            =  3.0.

         3.  125MHz operation at /CAS latency            =  3.5.

Pin Configurations

                                                            Front side

                                              1 pin                              52 pin 53 pin  92 pin

                                           93 pin                            144  pin  145  pin 184 pin

                                                            Back side

Pin No.      Pin name             Pin No.            Pin name           Pin No.             Pin name     Pin No.     Pin name

1            VREF                 47                 DQS8               93                  VSS          139         VSS

2            DQ0                  48                 A0                 94                  DQ4          140         DM8/DQS17

3            VSS                  49                 CB2                95                  DQ5          141         A10

4            DQ1                  50                 VSS                96                  VCCQ         142         CB6

5            DQS0                 51                 CB3                97                  DM0/DQS9     143         VCCQ

6            DQ2                  52                 BA1                98                  DQ6          144         CB7

7            VCC                  53                 DQ32               99                  DQ7          145         VSS

8            DQ3                  54                 VCCQ               100                 VSS          146         DQ36

9            NC                   55                 DQ33               101                 NC           147         DQ37

10           /RESET               56                 DQS4               102                 NC           148         VCC

11           VSS                  57                 DQ34               103                 NC           149         DM4/DQS13

12           DQ8                  58                 VSS                104                 VCCQ         150         DQ38

13           DQ9                  59                 BA0                105                 DQ12         151         DQ39

14           DQS1                 60                 DQ35               106                 DQ13         152         VSS

15           VCCQ                 61                 DQ40               107                 DM1/DQS10    153         DQ44

16           NC                   62                 VCCQ               108                 VCC          154         /RAS

17           NC                   63                 /WE                109                 DQ14         155         DQ45

18           VSS                  64                 DQ41               110                 DQ15         156         VCCQ

19           DQ10                 65                 /CAS               111                 CKE1         157         /S0

20           DQ11                 66                 VSS                112                 VCCQ         158         /S1

21           CKE0                 67                 DQS5               113                 NC           159         DM5/DQS14

22           VCCQ                 68                 DQ42               114                 DQ20         160         VSS

23           DQ16                 69                 DQ43               115                 A12          161         DQ46

24           DQ17                 70                 VCC                116                 VSS          162         DQ47

25           DQS2                 71                 NC                 117                 DQ21         163         NC

26           VSS                  72                 DQ48               118                 A11          164         VCCQ

27           A9                   73                 DQ49               119                 DM2/DQS11    165         DQ52

28           DQ18                 74                 VSS                120                 VCC          166         DQ53

Data Sheet   E0192H30 (Ver. 3.0)

                                                                        2
                                                             HB54R1G9F2U-A75B/B75B/10B

Pin No.     Pin name             Pin No.  Pin name  Pin No.  Pin name   Pin No.  Pin name

29          A7                   75       NC        121      DQ22       167      NC

30          VCCQ                 76       NC        122      A8         168      VCC

31          DQ19                 77       VCCQ      123      DQ23       169      DM6/DQS15

32          A5                   78       DQS6      124      VSS        170      DQ54

33          DQ24                 79       DQ50      125      A6         171      DQ55

34          VSS                  80       DQ51      126      DQ28       172      VCCQ

35          DQ25                 81       VSS       127      DQ29       173      NC

36          DQS3                 82       VCCID     128      VCCQ       174      DQ60

37          A4                   83       DQ56      129      DM3/DQS12  175      DQ61

38          VCC                  84       DQ57      130      A3         176      VSS

39          DQ26                 85       VCC       131      DQ30       177      DM7/DQS16

40          DQ27                 86       DQS7      132      VSS        178      DQ62

41          A2                   87       DQ58      133      DQ31       179      DQ63

42          VSS                  88       DQ59      134      CB4        180      VCCQ

43          A1                   89       VSS       135      CB5        181      SA0

44          CB0                  90       NC        136      VCCQ       182      SA1

45          CB1                  91       SDA       137      CK0        183      SA2

46          VCC                  92       SCL       138      /CK0       184      VCCSPD

Data Sheet  E0192H30 (Ver. 3.0)

                                                    3
                                                           HB54R1G9F2U-A75B/B75B/10B

Pin Description

Pin name                         Function

                                 Address input

A0 to A12                        Row address           A0 to A12

                                 Column address        A0 to A9, A11

BA0, BA1                         Bank select address

DQ0 to DQ63                      Data input/output

CB0 to CB7                       Check bit (Data input/output)

/RAS                             Row address strobe command

/CAS                             Column address strobe command

/WE                              Write enable

/S0, /S1                         Chip select

CKE0, CKE1                       Clock enable

CK0                              Clock input

/CK0                             Differential clock input

DQS0 to DQS8                     Input and output data strobe

DM0 to DM8/DQS9  to  DQS17       Input and output data strobe

SCL                              Clock input for serial PD

SDA                              Data input/output for serial PD

SA0 to SA2                       Serial address input

VCC                              Power for internal circuit

VCCQ                             Power for DQ circuit

VCCSPD                           Power for serial EEPROM

VREF                             Input reference voltage

VSS                              Ground

VCCID                            VCC identification flag

/RESET                           Reset pin (forces register inputs low)

NC                               No connection

Data Sheet  E0192H30 (Ver. 3.0)

                                                4
                                                                           HB54R1G9F2U-A75B/B75B/10B

Serial PD Matrix*1

Byte  No.   Function described                        Bit7  Bit6  Bit5  Bit4  Bit3  Bit2  Bit1  Bit0  Hex value  Comments

0           Number of bytes utilized by module        1     0     0     0     0     0     0     0     80         128

            manufacturer

1           Total number of bytes in serial PD        0     0     0     0     1     0     0     0     08         256 byte

            device

2           Memory type                               0     0     0     0     0     1     1     1     07         SDRAM DDR

3           Number of row address                     0     0     0     0     1     1     0     1     0D         13

4           Number of column address                  0     0     0     0     1     0     1     1     0B         11

5           Number of DIMM banks                      0     0     0     0     0     0     1     0     02         2

6           Module data width                         0     1     0     0     1     0     0     0     48         72 bits

7           Module data width continuation            0     0     0     0     0     0     0     0     00         0 (+)

8           Voltage interface level of this assembly  0     0     0     0     0     1     0     0     04         SSTL 2.5V

9           DDR SDRAM cycle time, CL = X              0     1     1     1     0     0     0     0     70         CL = 2.5*5

            -A75B

            -B75B                                     0     1     1     1     0     1     0     1     75

            -10B                                      1     0     0     0     0     0     0     0     80

10          SDRAM access from clock (tAC)             0     1     1     1     0     1     0     1     75         0.75ns*5

            -A75B/B75B

            -10B                                      1     0     0     0     0     0     0     0     80         0.8ns*5

11          DIMM configuration type                   0     0     0     0     0     0     1     0     02         ECC

12          Refresh rate/type                         1     0     0     0     0     0     1     0     82         7.8 µs

                                                                                                                 Self refresh

13          Primary SDRAM width                       0     0     0     0     0     1     0     0     04         ×4

14          Error checking SDRAM width                0     0     0     0     0     1     0     0     04         ×4

            SDRAM device attributes:

15          Minimum clock delay back-to-back          0     0     0     0     0     0     0     1     01         1 CLK

            column access

16          SDRAM device attributes:                  0     0     0     0     1     1     1     0     0E         2, 4, 8

            Burst length supported

17          SDRAM device attributes: Number       of  0     0     0     0     0     1     0     0     04         4

            banks on SDRAM device

18          SDRAM device attributes:                  0     0     0     0     1     1     0     0     0C         2, 2.5

            /CAS latency

19          SDRAM device attributes:                  0     0     0     0     0     0     0     1     01         0

            /CS latency

20          SDRAM device attributes:                  0     0     0     0     0     0     1     0     02         1

            /WE latency

21          SDRAM module attributes                   0     0     1     0     0     1     1     0     26         Registered

22          SDRAM device attributes:     General      1     1     0     0     0     0     0     0     C0         ± 0.2V

            Minimum clock cycle time at

23          CLX - 0.5                                 0     1     1     1     0     1     0     1     75         CL = 2*5

            -A75B

            -B75B/10B                                 1     0     1     0     0     0     0     0     A0

            Maximum data access time (tAC) from

24          clock at CLX - 0.5                        0     1     1     1     0     1     0     1     75         0.75ns*5

            -A75B/B75B

            -10B                                      1     0     0     0     0     0     0     0     80         0.8ns*5

25          Minimum clock cycle time at               0     0     0     0     0     0     0     0     00

            CLX - 1

26          Maximum data access time (tAC) from       0     0     0     0     0     0     0     0     00

            clock at CLX - 1

27          Minimum row precharge time (tRP)          0     1     0     1     0     0     0     0     50         20ns

Data Sheet  E0192H30 (Ver. 3.0)

                                                                  5
                                                                          HB54R1G9F2U-A75B/B75B/10B

Byte    No.  Function described                      Bit7  Bit6  Bit5  Bit4  Bit3  Bit2  Bit1  Bit0  Hex value  Comments

28           Minimum row active to row active        0     0     1     1     1     1     0     0     3C         15ns

             delay (tRRD)

29           Minimum /RAS to /CAS delay (tRCD)       0     1     0     1     0     0     0     0     50         20ns

             Minimum active to precharge time

30           (tRAS)                                  0     0     1     0     1     1     0     1     2D         45ns

             -A75B/B75B

             -10B                                    0     0     1     1     0     0     1     0     32         50ns

31           Module bank density                     1     0     0     0     0     0     0     0     80         2 banks

                                                                                                                512MB

             Address and command setup time

32           before clock (tIS)                      1     0     0     1     0     0     0     0     90         0.9ns*5

             -A75B/B75B

             -10B                                    1     0     1     1     0     0     0     0     B0         1.1ns*5

             Address and command hold time after

33           clock (tIH)                             1     0     0     1     0     0     0     0     90         0.9ns*5

             -A75B/B75B

             -10B                                    1     0     1     1     0     0     0     0     B0         1.1ns*5

             Data input setup time before clock

34           (tDS)                                   0     1     0     1     0     0     0     0     50         0.5ns*5

             -A75B/B75B

             -10B                                    0     1     1     0     0     0     0     0     60         0.6ns*5

35           Data input hold time after clock (tDH)  0     1     0     1     0     0     0     0     50         0.5ns*5

             -A75B/B75B

             -10B                                    0     1     1     0     0     0     0     0     60         0.6ns*5

36  to  40   Superset information                    0     0     0     0     0     0     0     0     00         Future use

41           Active command period (tRC)             0     1     0     0     0     0     0     1     41         65ns*5

             -A75B/B75B

             -10B                                    0     1     0     0     0     1     1     0     46         70ns*5

             Auto refresh to active/

42           Auto refresh command cycle (tRFC)       0     1     0     0     1     0     1     1     4B         75ns*5

             -A75B/B75B

             -10B                                    0     1     0     1     0     0     0     0     50         80ns*5

43           SDRAM tCK cycle max. (tCK max.)         0     0     1     1     0     0     0     0     30         12ns*5

44           Dout to DQS skew                        0     0     1     1     0     0     1     0     32         500ps*5

             -A75B/B75B

             -10B                                    0     0     1     1     1     1     0     0     3C         600ps*5

45           Data hold skew (tQHS)                   0     1     1     1     0     1     0     1     75         750ps*5

             -A75B/B75B

             -10B                                    1     0     1     0     0     0     0     0     A0         1000ps*5

46  to  61   Superset information                    0     0     0     0     0     0     0     0     00         Future use

62           SPD revision                            0     0     0     0     0     0     0     0     00         Initial

63           Checksum for bytes 0 to 62              0     0     0     0     0     1     0     0     04         4

             -A75B

             -B75B                                   0     0     1     1     0     1     0     0     34         52

             -10B                                    1     1     1     1     1     0     0     1     F9         249

64           Manufacturer’s JEDEC ID code            0     0     0     0     0     1     1     1     07         HITACHI

65 to 71     Manufacturer’s JEDEC ID code            0     0     0     0     0     0     0     0     00

72           Manufacturing location                  ×     ×     ×     ×     ×     ×     ×     ×     ××         *2 (ASCII-8bit

                                                                                                                code)

73           Module part number                      0     1     0     0     1     0     0     0     48         H

74           Module part number                      0     1     0     0     0     0     1     0     42         B

75           Module part number                      0     0     1     1     0     1     0     1     35         5

Data Sheet   E0192H30 (Ver. 3.0)

                                                                 6
                                                                              HB54R1G9F2U-A75B/B75B/10B

Byte  No.     Function described                     Bit7      Bit6  Bit5  Bit4  Bit3  Bit2  Bit1  Bit0  Hex value  Comments

76            Module part number                     0         0     1     1     0     1     0     0     34         4

77            Module part number                     0         1     0     1     0     0     1     0     52         R

78            Module part number                     0         0     1     1     0     0     0     1     31         1

79            Module part number                     0         1     0     0     0     1     1     1     47         G

80            Module part number                     0         0     1     1     1     0     0     1     39         9

81            Module part number                     0         1     0     0     0     1     1     0     46         F

82            Module part number                     0         0     1     1     0     0     1     0     32         2

83            Module part number                     0         1     0     1     0     1     0     1     55         U

84            Module part number                     0         0     1     0     1     1     0     1     2D         —

85            Module part number                     0         1     0     0     0     0     0     1     41         A

              -A75B

              -B75B                                  0         1     0     0     0     0     1     0     42         B

              -10B                                   0         0     1     1     0     0     0     1     31         1

86            Module part number                     0         0     1     1     0     1     1     1     37         7

              -A75B/B75B

              -10B                                   0         0     1     1     0     0     0     0     30         0

87            Module part number                     0         0     1     1     0     1     0     1     35         5

              -A75B/B75B

              -10B                                   0         1     0     0     0     0     1     0     42         B

88            Module part number                     0         1     0     0     0     0     1     0     42         B

              -A75B/B75B

              -10B                                   0         0     1     0     0     0     0     0     20         (Space)

89 to 90      Module part number                     0         0     1     0     0     0     0     0     20         (Space)

91            Revision code                          0         0     1     1     0     0     0     0     30         Initial

92            Revision code                          0         0     1     0     0     0     0     0     20         (Space)

93            Manufacturing date                     ×         ×     ×     ×     ×     ×     ×     ×     ××         Year code

                                                                                                                    (BCD)

94            Manufacturing date                     ×         ×     ×     ×     ×     ×     ×     ×     ××         Week code

                                                                                                                    (BCD)

95 to 98      Module serial number                   *3

99 to 127     Manufacturer specific data             *4

Notes: 1.     All serial PD data are not protected.        0:     Serial data, “driven Low”, 1:    Serial data, “driven High”  These

              SPD are based on JEDEC Committee Ballot JC-42.5-99-129.

          2.  Byte72 is manufacturing location code.           (ex:  In case of Japan, byte72 is 4AH.    4AH shows “J” on ASCII

              code.)

          3.  Bytes 95 through 98 are assembly serial number.

          4.  All bits of 99 through 127 are not defined (“1” or “0”).

          5.  These specifications are defined based on component specification, not module.

Data Sheet    E0192H30 (Ver. 3.0)

                                                                     7
                                                                                      HB54R1G9F2U-A75B/B75B/10B

Block Diagram

            VSS

            /RS1

            /RS0               RS                                                                      RS

            DQS0                                                                   DM0/DQS9

                            4  RS  DQS     /CS   DM        DQS  /CS   DM                            4  RS      DQS      /CS     DM    DQS      /CS  DM

            DQ0 to DQ3             DQ    D0                DQ   D18                DQ4 to DQ7                  DQ       D9            DQ       D27

                               RS                                                                      RS

            DQS1                                                              DM1/DQS10

                            4  RS  DQS     /CS   DM        DQS  /CS   DM                            4  RS      DQS      /CS     DM    DQS      /CS  DM

DQ8 to DQ11                        DQ    D1                DQ   D19           DQ12 to DQ15                     DQ       D10           DQ       D28

                               RS                                                                      RS

            DQS2                                                              DM2/DQS11

                            4  RS  DQS     /CS   DM        DQS  /CS   DM                            4  RS      DQS      /CS     DM    DQS      /CS  DM

DQ16 to DQ19                       DQ    D2                DQ   D20           DQ20 to DQ23                     DQ       D11           DQ       D29

                               RS                                                                      RS

            DQS3                                                              DM3/DQS12

                            4  RS  DQS     /CS   DM        DQS  /CS   DM                            4  RS      DQS      /CS     DM    DQS      /CS  DM

DQ24 to DQ27                       DQ    D3                DQ   D21           DQ28 to DQ31                     DQ       D12           DQ       D30

                               RS                                                                      RS

            DQS4                                                              DM4/DQS13

                            4  RS  DQS     /CS   DM        DQS  /CS   DM                            4  RS      DQS      /CS     DM    DQS      /CS  DM

DQ32 to DQ35                       DQ    D4                DQ   D22           DQ36 to DQ39                     DQ       D13           DQ       D31

                               RS                                                                      RS

            DQS5                                                              DM5/DQS14

                            4  RS  DQS     /CS   DM        DQS  /CS   DM                            4  RS      DQS      /CS     DM    DQS      /CS  DM

DQ40 to DQ43                       DQ    D5                DQ   D23           DQ44 to DQ47                     DQ       D14           DQ       D32

                               RS                                                                      RS

            DQS6                                                              DM6/DQS15

                            4  RS  DQS     /CS   DM        DQS  /CS   DM                            4  RS      DQS      /CS     DM    DQS      /CS  DM

DQ48 to DQ51                       DQ    D6                DQ   D24           DQ52 to DQ55                     DQ       D15           DQ       D33

                               RS                                                                      RS

            DQS7                                                              DM7/DQS16

                            4  RS  DQS     /CS   DM        DQS  /CS   DM                            4  RS      DQS      /CS     DM    DQS      /CS  DM

DQ56 to DQ59                       DQ    D7                DQ   D25           DQ60 to DQ63                     DQ       D16           DQ       D34

                               RS                                                                      RS

            DQS8                                                              DM8/DQS17

                            4  RS  DQS     /CS   DM        DQS  /CS   DM                            4  RS      DQS      /CS     DM    DQS      /CS  DM

            CB0 to CB3             DQ    D8                DQ   D26                CB4 to CB7                  DQ       D17           DQ       D35

            /S0         RS         /RS0 -> /CS:  SDRAMs D0 to D17                     * D0 to D35:         HM5425401TB

            /S1         RS         /RS1 -> /CS:  SDRAMs D18 to D35                             U0:   2k bits EEPROM

                        RS     R                                                               RS:   22Ω (DQ, DQS)

BA0 to BA1                     E   RBA0 to RBA1 -> BA0 to BA1:  SDRAMs     D0 to D35           PLL:    CDC857

            A0 to A12   RS     G   RA0 to RA12 -> A0 to A12:    SDRAMs D0  to D35              Register:  SSTV16859

            /RAS        RS     I   /RRAS -> /RAS:  SDRAMs D0 to D35                                            Serial PD

                        RS     S

            /CAS               T   /RCAS -> /CAS:  SDRAMs D0 to D35                            SCL         SCL            SDA         SDA

            CKE0        RS     E   RCKE0 -> CKE:   SDRAMs D0 to D17                                                U0

                        RS     R

            CKE1                   RCKE1 -> CKE:   SDRAMs D18 to D35

            /WE         RS         /RWE -> /WE:    SDRAMs D0 to D35                                            A0   A1      A2

            PCK                    /RESET                                                                  SA0      SA1   SA2

            /PCK                                                                               Notes:

VCC, VCCQ                                  D0 to D35                                           1. The SDA pull-up resistor is required due to

            VREF                           D0 to D35                                           the open-drain/open-collector output.

            VSS                            D0 to D35                                           2. The SCL pull-up resistor is recommended

                                                                                               because of the normal SCL line inacitve

            VCCID                                                                              "high" state.

                        open

CK0, /CK0                          PLL*

Note:       Wire per Clock loading table/Wiring diagrams.

Data Sheet  E0192H30 (Ver. 3.0)

                                                                           8
                                                                 HB54R1G9F2U-A75B/B75B/10B

Differential  Clock  Net         Wiring (CK0, /CK0)

                                              0ns (nominal)

                                                                       SDRAM

                                              PLL                      stack

                                              OUT1                                                                  120Ω

CK0                                 120Ω                               SDRAM

                                                                       stack

                                          IN

/CK0                                                             240Ω  Register1

                                    120Ω      OUT'N'             (Typically two registers                      per  DIMM)

                                 C

                                             Feedback            240Ω  Register2

Notes:        1.  The clock delay from the input of the PLL clock to the input of any SDRAM or register willl

                  be set to 0 ns (nominal).

              2.  Input, output and feedback clock lines are terminated from line to line as shown, and not

                  from line to ground.

              3.  Only one PLL output is shown per output type.  Any additional PLL outputs will be wired

                  in a similar manner.

              4.  Termination resistors for feedback path clocks are located after the pins of the PLL.

Data Sheet  E0192H30 (Ver. 3.0)

                                                             9
                                                                 HB54R1G9F2U-A75B/B75B/10B

Pin Functions (1)

CK (CLK), /CK (/CLK) (input pin):      The CK and the /CK are the master clock inputs.    All inputs except DMs, DQSs

and DQs are referred to the cross point of the CK rising edge and the VREF level.       When a read operation, DQSs

and DQs are referred to the cross point of the CK and the /CK.   When a write operation, DMs and DQs are referred

to the cross point of the DQS and the VREF level.      DQSs for write operation are referred to the cross point of the CK

and the /CK.

/S (/CS) (input pin):  When /S is Low, commands and data can be input.        When /S is High, all inputs are ignored.

However, internal operations (bank active, burst operations, etc.) are held.

/RAS, /CAS, and /WE (input pins):        These pins define operating commands (read, write, etc.) depending on the

combinations of their voltage levels.  See "Command operation".

A0 to A12 (input pins):          Row address (AX0 to AX12) is determined by the A0 to the A12 level at the cross point of

the CK rising edge and the VREF level in a bank active command cycle.         Column address (AY0 to AY9, AY11) is

loaded via the A0 to the A9, the A11 at the cross point of the CK rising edge and the VREF level in a read or a write

command cycle.    This column address becomes the starting address of a burst operation.

A10 (AP) (input pin):    A10 defines the precharge mode when a precharge command, a read command or a write

command is issued.     If A10 = High when a precharge command is issued, all banks are precharged.        If A10 = Low

when a precharge command is issued, only the bank that is selected by BA1, BA0 is precharged.             If A10 = High

when read or write command, auto-precharge function is enabled.         While A10 = Low, auto-precharge function is

disabled.

BA0, BA1 (input pin):    BA0/BA1 are bank select signals.      The memory array is divided into bank 0, bank 1, bank 2

and bank 3.   If BA1 = Low and BA0 = Low, bank 0 is selected.    If BA1 = High and BA0 = Low, bank 1 is selected.          If

BA1 = Low and BA0 = High, bank 2 is selected.          If BA1 = High and BA0 = High, bank 3 is selected.

CKE (input pin):  CKE controls power down and self-refresh.      The power down and the self-refresh commands are

entered when the CKE is driven Low and exited when it resumes to High.

The CKE level must be kept for 1 CK cycle (= LCKEPW) at least, that is, if CKE changes at the cross point of the CK

rising edge and the VREF level with proper setup time tIS, at the next CK rising edge CKE level must be kept with

proper hold time tIH.

Pin Functions (2)

DQ, CB (input and output pins):        Data are input to and output from these pins.

DQS (input and output pin):      DQS provide the read data strobes (as output) and the write data strobes (as input).

VCC and VCCQ (power supply pins):        2.5V is applied.  (VCC is for the internal circuit and VCCQ is for the output

buffer.)

VCCSPD (power supply pin):       2.5V is applied (For serial EEPROM).

VSS (power supply pin):          Ground is connected.

/RESET (input pin):    LVCMOS reset input.  When /RESET is low, all registers are reset and all outputs are low.

Detailed Operation Part, AC Characteristics and Timing Waveforms

Refer to the HM5425161B/HM5425801B/HM5425401B Series datasheet (E0086H).                DM pins of component device

fixed to VSS level on the module board.  DIMM /CAS latency = Device CL + 1 for registered type.

Data Sheet  E0192H30 (Ver. 3.0)

                                                           10
                                                                    HB54R1G9F2U-A75B/B75B/10B

Electrical Specifications

Absolute Maximum Ratings

Parameter                                  Symbol               Value                        Unit      Note

Voltage on any pin relative to VSS         VT                   –1.0 to +4.6                 V         1

Supply voltage relative to VSS             VCC, VCCQ            –1.0 to +4.6                 V         1

Short circuit output current               IOUT                 50                           mA

Power dissipation                          PT                   18                           W

Operating temperature                      Topr                 0 to +55                     °C

Storage temperature                        Tstg                 –50 to +100                  °C

Notes: 1.   Respect to VSS.

DC Operating Conditions (TA = 0 to +55°C)

Parameter                                  Symbol       min.                  Typ         max.         Unit  Notes

Supply voltage                             VCC, VCCQ    2.3                   2.5         2.7          V     1, 2

                                           VSS          0                     0           0            V

Input reference voltage                    VREF         1.15                  1.25        1.35         V     1

Termination voltage                        VTT          VREF – 0.04           VREF        VREF + 0.04  V     1

DC Input high voltage                      VIH          VREF + 0.18           —           VCCQ + 0.3   V     1, 3

DC Input low voltage                       VIL          –0.3                  —           VREF – 0.18  V     1, 4

DC Input signal voltage                    VIN (dc)     –0.3                  —           VCCQ + 0.3   V     5

DC differential input voltage              VSWING (dc)  0.36                  —           VCCQ + 0.6   V     6

Ambient illuminance                        —            —                     —           100          lx

Notes: 1.   All parameters are referred to VSS, when measured.

2.          VCCQ must be lower than or equal to VCC.

3.          VIH is allowed to exceed VCC up to 4.6V for the period shorter than or equal to 5ns.

4.          VIL is allowed to outreach below VSS down to –1.0V for the period shorter than or equal to 5ns.

5.          VIN (dc) specifies the allowable dc execution of each differential input.

6.          VSWING (dc) specifies the input differential voltage required for switching.

Data Sheet  E0192H30 (Ver. 3.0)

                                                        11
                                                                   HB54R1G9F2U-A75B/B75B/10B

DC Characteristics 1 (TA = 0 to 55°C, VCC, VCCQ = 2.5V ± 0.2V, VSS = 0V)

Parameter                         Symbol  Grade              max.            Unit  Test condition         Notes

                                          -A75B              3117

Operating current (ACTV-PRE)      ICC0    -B75B              2928            mA    CKE ≥ VIH, tRC = min.  1, 2, 5

                                          -10B               2559

Operating current (ACTV-READ-             -A75B              4107                  CKE ≥ VIH, BL = 2,

PRE)                              ICC1    -B75B              3828            mA    CL = 3.5, tRC = min.   1, 2, 5

                                          -10B               3459

                                          -A75B              1065

Idle power down standby current   ICC2P   -B75B              948             mA    CKE ≤ VIL              4

                                          -10B               831

                                          -A75B              1857

Idle standby current              ICC2N   -B75B              1668            mA    CKE ≥ VIH, /CS ≥ VIH   4

                                          -10B               1479

Active power down standby                 -A75B              1317

current                           ICC3P   -B75B              1128            mA    CKE ≤ VIL              3

                                          -10B               939

                                          -A75B              2217                  CKE ≥ VIH, /CS ≥ VIH

Active standby current            ICC3N   -B75B              2028            mA    tRAS = max.            3

                                          -10B               1839

Operating current                         -A75B              5367                  CKE ≥ VIH, BL = 2,

(Burst read operation)            ICC4R   -B75B              5088            mA    CL = 3.5               1, 2, 5,  6

                                          -10B               4809

Operating current                         -A75B              5007                  CKE ≥ VIH, BL = 2,

(Burst write operation)           ICC4W   -B75B              4728            mA    CL = 3.5               1, 2, 5,  6

                                          -10B               4449

                                          -A75B              5007                  tRFC = min.,

Auto refresh current              ICC5    -B75B              4818            mA    Input ≤ VIL or ≥ VIH

                                          -10B               4359

                                          -A75B              525                   Input ≥ VCC – 0.2V

Self refresh current              ICC6    -B75B              516             mA    Input ≤ 0.2V.

                                          -10B               507

Notes. 1.    These ICC data are measured under condition that DQ pins are not connected.

         2.  One bank operation.

         3.  One bank active.

         4.  All banks idle.

         5.  Command/Address transition once per one cycle.

         6.  Data/Data mask transition twice per one cycle.

         7.  The ICC data on this table are measured with regard to tCK = min. in general.

DC Characteristics 2 (TA = 0 to 55°C, VCC, VCCQ = 2.5V ± 0.2V, VSS = 0V)

Parameter                         Symbol  min.               max.        Unit      Test condition         Notes

Input leakage current             ILI     –10                10          µA        VCC ≥ VIN ≥ VSS

Output leakage current            ILO     –10                10          µA        VCC ≥ VOUT ≥ VSS

Output high voltage               VOH     VTT + 0.76         —           V         IOH (max.) = –15.2mA

Output low voltage                VOL     —                  VTT – 0.76  V         IOL (min.) = 15.2mA

Data Sheet   E0192H30 (Ver. 3.0)

                                                             12
                                                                     HB54R1G9F2U-A75B/B75B/10B

Pin Capacitance (TA = 25°C, VCC, VCCQ = 2.5V ± 0.2V)

Parameter                          Symbol        Pins                           max.                  Unit         Notes

Input capacitance                  CI1           Address, /RAS, /CAS, /WE,      10                    pF           1, 3

                                                 /S, CKE

Input capacitance                  CI2           CK, /CK                        20                    pF           1, 3

Data and DQS input/output          CO            DQ, DQS, CB, DM                20                    pF           1, 2, 3

capacitance

Notes: 1.     These parameters are measured on conditions:         f = 100MHz,  VOUT = VCCQ/2, ∆VOUT =             0.2V.

          2.  Dout circuits are disabled.

          3.  This parameter is sampled and not 100% tested.

Timing Parameter Measured in Clock Cycle for Registered DIMM

                                                                                    Number of  clock  cycle

Parameter                                                      Symbol               min.                     max.

Write to pre-charge command delay (same bank)                  tWPD                 3 + BL/2

Read to pre-charge command delay (same bank)                   tRPD                 BL/2

Write to read command delay (to input all data)                tWRD                 2 + BL/2

Burst stop command to write command delay                      tBSTW                2

(CL = 3)

(CL = 3.5)                                                     tBSTW                3

Burst stop command to DQ High-Z                                tBSTZ                3

(CL = 3)

(CL = 3.5)                                                     tBSTZ                3.5

Read command to write command delay (to output   all    data)  tRWD                 2 + BL/2

(CL = 3)

(CL = 3.5)                                                     tRWD                 3 + BL/2

Pre-charge command to High-Z                                   tHZP                 3

(CL = 3)

(CL = 3.5)                                                     tHZP                 3.5

Write command to data in latency                               tWCD                 2

Write recovery                                                 tWR                  1

Register set command to active or register set command         tMRD                 2

Self refresh exit to non-read command                          tSNR                 10

Self refresh exit to read command                              tSRD                 200

Power down entry                                               tPDEN                1

Power down exit to command input                               tPDEX                1

CKE minimum pulse width                                        tCKEPW               1

Data Sheet    E0192H30 (Ver. 3.0)

                                                               13
                                                                                                           HB54R1G9F2U-A75B/B75B/10B

Physical Outline

                                                                                                                                                       Unit:   mm

                                                                            133.35 ± 0.15

                                                                                         128.95

                                                                                                                                                4.80

                                                  (64.48)                                        (DATUM    -A-)

                                                                       Component area                                                           min

            2.30                                                            (Front)                                                             4.00

                        1                                                                                                           92

                                                                                                   B                          A

                                                            64.77                                                49.53                   1.27 ± 0.10

            2     –  φ  2.50  ±  0.10

                        93                                                                                                          184  10.00

                                                                       Component area                                                           17.80  ± 0.15

                                                                            (Back)                                                                     30.48

            0.10                 R 2.00                                                                                       3.00  min

            ±

            4.00

                                       Detail  A                                         Detail B

                                               2.50 ± 0.20                  1.27 typ                       (DATUM -A-)

                                                                                                     6.62

                                                                            0.20 ± 0.15                          2.175

                                                                                                                 R 0.90

                                                                                                                        6.35

                                         1.00 ± 0.05                                     3.80                    1.80 ± 0.10

                                       Note:   Tolerance           on  all  dimensions   ± 0.13 unless otherwise specified.

                                                                                                                              ECA-TS2-0058-01

Data Sheet  E0192H30 (Ver. 3.0)

                                                                                                 14
                                                                           HB54R1G9F2U-A75B/B75B/10B

CAUTION FOR HANDLING MEMORY MODULES

When handling or inserting memory modules, be sure not to touch any components on the modules, such as

the memory ICs, chip capacitors and chip resistors. It is necessary to avoid undue mechanical stress on

these components to prevent damaging them.

In particular, do not push module cover or drop the modules in order to protect from mechanical defects,

which would be electrical defects.

When re-packing memory modules, be sure the modules are not touching each other.

Modules in contact with other modules may cause excessive mechanical stress, which                                 may  damage the

modules.

                                                                                                                              MDE0202

                                                 NOTES FOR CMOS DEVICES

1  PRECAUTION AGAINST ESD FOR MOS DEVICES

   Exposing the MOS devices to a strong electric field can cause destruction of the gate

   oxide and ultimately degrade the MOS devices operation. Steps must be taken to stop

   generation of static electricity as much as possible, and quickly dissipate it, when once

   it       has  occurred.           Environmental      control   must    be  adequate.     When      it  is  dry,  humidifier

   should        be      used.       It  is  recommended     to   avoid    using    insulators     that   easily   build  static

   electricity.          MOS         devices     must   be   stored  and   transported      in  an  anti-static     container,

   static shielding bag or conductive material. All test and measurement tools including

   work          bench   and         floor   should    be   grounded.    The  operator      should      be  grounded      using

   wrist         strap.  MOS         devices     must   not  be   touched     with  bare    hands.    Similar      precautions

   need to be taken for PW boards with semiconductor MOS devices on it.

2  HANDLING OF UNUSED INPUT PINS FOR CMOS DEVICES

   No       connection           for     CMOS    devices     input   pins  can      be  a   cause   of    malfunction.    If  no

   connection is provided to the input pins, it is possible that an internal input level may be

   generated             due         to  noise,  etc.,    hence   causing     malfunction.       CMOS       devices     behave

   differently than Bipolar or NMOS devices. Input levels of CMOS devices must be fixed

   high or low by using a pull-up or pull-down circuitry. Each unused pin should be connected

   to VDD or GND with a resistor, if it is considered to have a possibility of being an output

   pin. The unused pins must be handled in accordance with the related specifications.

3  STATUS BEFORE INITIALIZATION OF MOS DEVICES

   Power-on does not necessarily define initial status of MOS devices. Production process

   of MOS does not define the initial operation status of the device. Immediately after the

   power         source          is  turned   ON,    the    MOS   devices     with  reset   function     have  not   yet  been

   initialized.          Hence,          power-on      does  not    guarantee       output  pin  levels,      I/O   settings  or

   contents of registers. MOS devices are not initialized until the reset signal is received.

   Reset operation must be executed immediately after power-on for MOS devices having

   reset function.

                                                                                                                              CME0107

Data Sheet  E0192H30 (Ver. 3.0)

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written consent of Elpida Memory, Inc.

Elpida      Memory,           Inc.    does      not  assume        any  liability    for  infringement          of  any     intellectual  property   rights

(including           but  not  limited      to  patents,       copyrights,     and   circuit      layout    licenses)       of  Elpida    Memory,    Inc.  or

third parties by or arising from the use of the products or information listed in this document. No license,

express,         implied       or   otherwise,       is   granted     under     any  patents,      copyrights           or  other  intellectual    property

rights of Elpida Memory, Inc. or others.

Descriptions              of   circuits,    software       and     other   related        information       in  this    document        are   provided     for

illustrative purposes in semiconductor product operation and application examples. The incorporation of

these circuits, software and information in the design of the customer's equipment shall be done under

the   full       responsibility       of  the   customer.          Elpida  Memory,        Inc.     assumes          no  responsibility    for   any  losses

incurred by customers or third parties arising from the use of these circuits, software and information.

[Product applications]

Elpida Memory, Inc. makes every attempt to ensure that its products are of high quality and reliability.

However,             users     are    instructed      to   contact      Elpida     Memory's        sales    office      before     using  the   product    in

aerospace,             aeronautics,       nuclear        power,     combustion       control,      transportation,           traffic,  safety   equipment,

medical          equipment          for   life  support,       or  other       such  application        in  which       especially      high    quality   and

reliability is demanded or where its failure or malfunction may directly threaten human life or cause risk

of bodily injury.

[Product usage]

Design           your  application        so    that     the   product     is  used   within      the   ranges      and      conditions   guaranteed       by

Elpida      Memory,            Inc.,  including       the     maximum      ratings,       operating     supply          voltage  range,      heat  radiation

characteristics,              installation      conditions     and      other  related        characteristics.      Elpida      Memory,      Inc.  bears   no

responsibility            for  failure    or    damage         when     the    product        is  used    beyond        the     guaranteed      ranges    and

conditions.          Even      within     the   guaranteed         ranges      and   conditions,        consider        normally       foreseeable   failure

rates or failure modes in semiconductor devices and employ systemic measures such as fail-safes, so

that the equipment incorporating Elpida Memory, Inc. products does not cause bodily injury, fire or other

consequential damage due to the operation of the Elpida Memory, Inc. product.

[Usage environment]

This product is not designed to be resistant to electromagnetic waves or radiation. This product must be

used in a non-condensing environment.

If you export the products or technology described in this document that are controlled by the Foreign

Exchange             and  Foreign        Trade       Law   of  Japan,     you   must      follow   the    necessary         procedures      in  accordance

with        the  relevant      laws      and    regulations     of    Japan.    Also,     if  you  export       products/technology           controlled   by

U.S. export control regulations, or another country's export control laws or regulations, you must follow

the necessary procedures in accordance with such laws or regulations.

If these products/technology are sold, leased, or transferred to a third party, or a third party is granted

license          to  use      these   products,       that     third    party   must      be      made  aware       that     they  are    responsible      for

compliance with the relevant laws and regulations.

                                                                                                                                                         M01E0107

Data Sheet  E0192H30 (Ver. 3.0)

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