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HB54A5129F2U-B75B

器件型号:HB54A5129F2U-B75B
文件大小:2051.28KB,共10页
厂商名称:Elpida Memory
厂商官网:http://www.elpida.com/en
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器件描述

256mb, 512mb registered ddr sdram dimm

HB54A5129F2U-B75B器件文档内容

                                                                       DATA SHEET

    256MB, 512MB Registered DDR SDRAM DIMM

EDDRHHBB5544AA52152699FF21UU((6342MMwwoorrddss××7722bbititss,,21BBaannkks)) Description
                                                                                     Features

    ObankTheHB54A2569F1U,              HB54A5129F2U               are      Double    • 184-pin socket type package (dual lead out)

    Data Rate (DDR) SDRAM Module, mounted 256M bits                                    Outline:  133.35mm (Length) × 30.48mm (Height) ×

          SDRAM             (HM5425801BTT)              sealed         in  TSOP         4.00mm (Thickness)

    package,       and  1      piece   of    serial     EEPROM            (2k  bits    Lead pitch:   1.27mm

    EEPROM) for Presence Detect (PD).                                                • 2.5V power supply (VCC/VCCQ)

    The   HB54A2569F1U            is   organized        as  32M        ×   72  ×  1
    L architecture.                                                                  • SSTL-2 interface for all inputs and outputs
          mounted           9  pieces    of   256M   bits     DDR      SDRAM.
                                                                                     • Clock frequency:  143MHz/133MHz/125MHz (max.)
    The   HB54A5129F2U            is   organized        as  32M        ×   72  ×  2

    banks mounted 18 pieces of 256M bits DDR SDRAM.                                  • Data inputs, outputs and DM are synchronized with

    Read and write operations are performed at the cross                             DQS

    points of the CK and the /CK.                 This high-speed data               • 4 banks can operate simultaneously and

    transfer  is    realized      by   the    2   bits    prefetch-pipelined         independently (Component)
    P density
                        Data      strobe     (DQS)      both      for  read    and   • Burst read/write operation

    write are available for high speed and reliable data bus                         • Programmable burst length:   2, 4, 8

    design.   By setting extended mode register, the on-chip                           Burst read stop capability

    Delay Locked Loop (DLL) can be set enable or disable.                            • Programmable burst sequence

    An    outline   of      the   products    is  184-pin         socket       type
    roduct each TSOP on the module board.
    package   (dual         lead  out).      Therefore,       it  makes        high    Sequential

              mounting            possible    without       surface        mount       Interleave

    technology.         It     provides    common         data    inputs       and   • Start addressing capability

    outputs.  Decoupling          capacitors         are  mounted          beside      Even and Odd

                                                                                     • Programmable /CAS latency (CL):       3, 3.5

                                                                                     • 8192 refresh cycles:     7.8µs (8192/64ms)

                                                                                     • 2 variations of refresh

                                                                                       Auto refresh

                                                                                       Self refresh

    Document No. E0206H30 (Ver. 3.0)          This      product became EOL in May, 2004.

    Date Published  September 2002       (K)  Japan

    URL:  http://www.elpida.com

                                                                                                                    Elpida Memory, Inc. 2001-2002

                                                                       Elpida Memory, Inc. is a joint venture DRAM company of NEC Corporation and Hitachi, Ltd.
                                                                                      HB54A2569F1U, HB54A5129F2U

Ordering Information

                                         Clock frequency

Part number                              MHz (max.)                 /CAS latency          Package                       Contact pad

HB54A2569F1U-A75B*1                      133                        3.0                   184-pin dual lead out socket

HB54A2569F1U-B75B*2                      133                        3.5                   type                          Gold

HB54A2569F1U-10B*3                       100                        3.0

HB54A5129F2U-A75B*1                      133                        3.0

HB54A5129F2U-B75B*2
EPin Configurations                      133                        3.5

HB54A5129F2U-10B*3                       100                        3.0

Notes: 1.           143MHz operation at       /CAS      latency  =  3.5.

                2.  100MHz operation at       /CAS      latency  =  3.0.

                3.  125MHz operation at       /CAS      latency  =  3.5.
OPin No.
                                                                    Front  side

                                                     1  pin                               52 pin 53 pin  92 pin

            L 1                                   93 pin                              144  pin  145  pin 184 pin

                                                                    Back side

                    Pin name             Pin No.             Pin name            Pin No.             Pin name     Pin No.     Pin name
P 5
                    VREF                 47                  DQS8                93                  VSS          139         VSS

2                   DQ0                  48                  A0                  94                  DQ4          140         DM8/DQS17

3                   VSS                  49                  CB2                 95                  DQ5          141         A10

4 r 9               DQ1                  50                  VSS                 96                  VCCQ         142         CB6

                    DQS0                 51                  CB3                 97                  DM0/DQS9     143         VCCQ

6  o 11            DQ2                  52                  BA1                 98                  DQ6          144         CB7

7                  VCC                  53                  DQ32                99                  DQ7          145         VSS

8                  DQ3                  54                  VCCQ                100                 VSS          146         DQ36

                    NC                   55                  DQ33                101                 NC           147         DQ37
      d 14
  10                /RESET               56                  DQS4                102                 NC           148         VCC

                    VSS                  57                  DQ34                103                 NC           149         DM4/DQS13

    12              DQ8                  58                  VSS                 104                 VCCQ         150         DQ38
        u 17
    13              DQ9                  59                  BA0                 105                 DQ12         151         DQ39

                    DQS1                 60                  DQ35                106                 DQ13         152         VSS

      15            VCCQ                 61                  DQ40                107                 DM1/DQS10    153         DQ44
          c 21
      16            NC                   62                  VCCQ                108                 VCC          154         /RAS

                    NC                   63                  /WE                 109                 DQ14         155         DQ45

        18          VSS                  64                  DQ41                110                 DQ15         156         VCCQ
            t 23
        19          DQ10                 65                  /CAS                111                 CKE1 (NC)*1  157         /S0

        20          DQ11                 66                  VSS                 112                 VCCQ         158         /S1 (NC)* 1

                    CKE0                 67                  DQS5                113                 NC           159         DM5/DQS14

          22        VCCQ                 68                  DQ42                114                 DQ20         160         VSS

                    DQ16                 69                  DQ43                115                 A12          161         DQ46

            24      DQ17                 70                  VCC                 116                 VSS          162         DQ47

            25      DQS2                 71                  NC                  117                 DQ21         163         NC

            26      VSS                  72                  DQ48                118                 A11          164         VCCQ

Data Sheet          E0206H30 (Ver. 3.0)

                                                                                 2
                                                          HB54A2569F1U, HB54A5129F2U

Pin No.      Pin name             Pin No.  Pin name  Pin No.  Pin name   Pin No.  Pin name

     27      A9                   73       DQ49      119      DM2/DQS11  165      DQ52

28           DQ18                 74       VSS       120      VCC        166      DQ53

29           A7                   75       NC        121      DQ22       167      NC

30           VCCQ                 76       NC        122      A8         168      VCC

31           DQ19                 77       VCCQ      123      DQ23       169      DM6/DQS15

E3732        A5                   78       DQS6      124      VSS        170      DQ54

33           DQ24                 79       DQ50      125      A6         171      DQ55

34           VSS                  80       DQ51      126      DQ28       172      VCCQ

35           DQ25                 81       VSS       127      DQ29       173      NC
   O40
36           DQS3                 82       VCCID     128      VCCQ       174      DQ60

             A4                   83       DQ56      129      DM3/DQS12  175      DQ61

38           VCC                  84       DQ57      130      A3         176      VSS

39           DQ26                 85       VCC       131      DQ30       177      DM7/DQS16
     L 43
             DQ27                 86       DQS7      132      VSS        178      DQ62

   41        A2                   87       DQ58      133      DQ31       179      DQ63

   42        VSS                  88       DQ59      134      CB4        180      VCCQ

             A1                   89       VSS       135      CB5        181      SA0

     44      CB0                  90       NC        136      VCCQ       182      SA1
             Product The HB54A2569F1U assign “NC”.
     45      CB1                  91       SDA       137      CK0        183      SA2

     46      VCC                  92       SCL       138      /CK0       184      VCCSPD

Note:    1.

Data Sheet   E0206H30 (Ver. 3.0)

                                                     3
                                                                HB54A2569F1U, HB54A5129F2U

Pin Description

Pin name                                  Function

                                          Address input

A0 to A12                                 Row address           A0 to A12

                                          Column address        A0 to A9

BA0, BA1                                  Bank select address

E/S0, /S1DQ0 to DQ63                      Data input/output

CB0 to CB7                                Check bit (Data input/output)

/RAS                                      Row address strobe command

/CAS                                      Column address strobe command
         ODQS0 to DQS8
/WE                                       Write enable

                                          Chip select

CKE0, CKE1                                Clock enable

CK0                                       Clock input
         L SDA
/CK0                                      Differential clock input

                                          Input and output data strobe

         DM0 to DM8/DQS9  to  DQS17       Input mask

         SCL                              Clock input for serial PD

                                          Data input/output for serial PD
                                          PInput reference voltage
         SA0 to SA2                       Serial address input

         VCC                              Power for internal circuit

         VCCQ                             Power for DQ circuit

         VCCSPD                           roduct No connectionPower for serial EEPROM

         VREF

         VSS                              Ground

         VCCID                            VCC identification flag

         /RESET                           Reset pin (forces register inputs  low)

         NC

         Data Sheet  E0206H30 (Ver. 3.0)

                                                         4
                                                                                        HB54A2569F1U, HB54A5129F2U

Serial PD Matrix*1

Byte No.                    Function described                        Bit7  Bit6  Bit5  Bit4  Bit3  Bit2  Bit1  Bit0  Hex value  Comments

0                           Number of bytes utilized by module        1     0     0     0     0     0     0     0     80H        128

                            manufacturer

1                           Total number of bytes in serial PD        0     0     0     0     1     0     0     0     08H        256 bytes

                            device

2E6                         Memory type                               0     0     0     0     0     1     1     1     07H        SDRAM DDR

3                           Number of row address                     0     0     0     0     1     1     0     1     0DH        13

4                           Number of column address                  0     0     0     0     1     0     1     0     0AH        10

5                           Number of DIMM banks                      0     0     0     0     0     0     0     1     01H        1

                            HB54A2569F1U
  O9
                            HB54A5129F2U                              0     0     0     0     0     0     1     0     02H        2

                            Module data width                         0     1     0     0     1     0     0     0     48H        72 bits

7                           Module data width continuation            0     0     0     0     0     0     0     0     00H        0 (+)

8                           Voltage interface level of this assembly  0     0     0     0     0     1     0     0     04H        SSTL 2.5V
    L 11
                            DDR SDRAM cycle time, CL = X              0     1     1     1     0     0     0     0     70H        CL = 2.5*5

                            -A75B

                            -B75B                                     0     1     1     1     0     1     0     1     75H

                            -10B                                      1     0     0     0     0     0     0     0     80H

  10                        SDRAM access from clock (tAC)             0     1     1     1     0     1     0     1     75H        0.75ns*5

                            -A75B, -B75B
      P 14
                            -10B                                      1     0     0     0     0     0     0     0     80H        0.8ns*5

                            DIMM configuration type                   0     0     0     0     0     0     1     0     02H        ECC

    12                      Refresh rate/type                         1     0     0     0     0     0     1     0     82H        7.8 µs

        r 16                                                                                                                     Self refresh

    13                      Primary SDRAM width                       0     0     0     0     1     0     0     0     08H        ×8

                            Error checking SDRAM width                0     0     0     0     1     0     0     0     08H        ×8
          o 18
                            SDRAM device attributes:

      15                    Minimum clock delay back-to-back          0     0     0     0     0     0     0     1     01H        1 CLK

                            column access

                            SDRAM device attributes:                  0     0     0     0     1     1     1     0     0EH        2, 4, 8
            d 20
                            Burst length supported

        17                  SDRAM device attributes: Number       of  0     0     0     0     0     1     0     0     04H        4

                            banks on SDRAM device

                            SDRAM device attributes:                  0     0     0     0     1     1     0     0     0CH        2, 2.5

                            /CAS latency
              u 22
          19                SDRAM device attributes:                  0     0     0     0     0     0     0     1     01H        0

                            /CS latency

                            SDRAM device attributes:                  0     0     0     0     0     0     1     0     02H        1

                            /WE latency
                ct 24
            21              SDRAM module attributes                   0     0     1     0     0     1     1     0     26H        Registered

                            SDRAM device attributes:     General      1     1     0     0     0     0     0     0     C0H        ± 0.2V

                            Minimum clock cycle time at

              23            CLX - 0.5                                 0     1     1     1     0     1     0     1     75H        CL = 2*5

                            -A75B

                            -B75B/10B                                 1     0     1     0     0     0     0     0     A0H

                            Maximum data access time (tAC) from

                            clock at CLX - 0.5                        0     1     1     1     0     1     0     1     75H        0.75ns*5

                            -A75B, -B75B

                            -10B                                      1     0     0     0     0     0     0     0     80H        0.8ns*5

                25          Minimum clock cycle time at               0     0     0     0     0     0     0     0     00H

                            CLX - 1

                26          Maximum data access time (tAC) from       0     0     0     0     0     0     0     0     00H

                            clock at CLX - 1

                Data Sheet  E0206H30 (Ver. 3.0)

                                                                                  5
                                                                         HB54A2569F1U, HB54A5129F2U

Byte No.       Function described                      Bit7  Bit6  Bit5  Bit4  Bit3  Bit2  Bit1  Bit0  Hex value  Comments

27             Minimum row precharge time (tRP)        0     1     0     1     0     0     0     0     50H        20ns

28             Minimum row active to row active        0     0     1     1     1     1     0     0     3CH        15ns

               delay (tRRD)

29             Minimum /RAS to /CAS delay (tRCD)       0     1     0     1     0     0     0     0     50H        20ns

               Minimum active to precharge time

30             (tRAS)                                  0     0     1     0     1     1     0     1     2DH        45ns

E33            -A75B, -B75B

               -10B                                    0     0     1     1     0     0     1     0     32H        50ns

31             Module bank density                     0     1     0     0     0     0     0     0     40H        256MB

               Address and command setup time

32             before clock (tIS)                      1     0     0     1     0     0     0     0     90H        0.9ns*5
   OL 34
               -A75B, -B75B

               -10B                                    1     0     1     1     0     0     0     0     B0H        1.1ns*5

               Address and command hold time after

               clock (tIH)                             1     0     0     1     0     0     0     0     90H        0.9ns*5

               -A75B, -B75B

               -10B                                    1     0     1     1     0     0     0     0     B0H        1.1ns*5

               Data input setup time before clock

               (tDS)                                   0     1     0     1     0     0     0     0     50H        0.5ns*5

               -A75B, -B75B

               -10B                                    0     1     1     0     0     0     0     0     60H        0.6ns*5

               Data input hold time after clock (tDH)
   35          P -10B                                  0     1     0     1     0     0     0     0     50H        0.5ns*5
               -A75B, -B75B

               -10B                                    0     1     1     0     0     0     0     0     60H        0.6ns*5

   36  to  40  Superset information                    0     0     0     0     0     0     0     0     00H        Future use

               Active command period (tRC)
   41          r SDRAM tCK cycle max. (tCK max.)       0     1     0     0     0     0     0     1     41H        65ns*5
               -A75B, -B75B

                                                       0     1     0     0     0     1     1     0     46H        70ns*5

               o -A75B, -B75B
               Auto refresh to active/Auto refresh

   42          command cycle (tRFC)                    0     1     0     0     1     0     1     1     4BH        75ns*5

               -A75B, -B75B

               -10B                                    0     1     0     1     0     0     0     0     50H        80ns*5

   43          d -10B                                  0     0     1     1     0     0     0     0     30H        12ns*5

   44          Dout to DQS skew                        0     0     1     1     0     0     1     0     32H        500ps*5

               -10B                                    0     0     1     1     1     1     0     0     3CH        600ps*5
               u Checksum for bytes 0 to 62
   45          Data hold skew (tQHS)                   0     1     1     1     0     1     0     1     75H        750ps*5

               -A75B, -B75B

                                                       1     0     1     0     0     0     0     0     A0H        1000ps*5

   46  to  61  Superset information                    0     0     0     0     0     0     0     0     00H        Future use
               c HB54A5129F2U-A75B
   62          SPD revision                            0     0     0     0     0     0     0     0     00H        Initial

   63          HB54A2569F1U-A75B                       1     1     0     0     1     0     1     0     CAH        202

               t HB54A5129F2U-10BHB54A2569F1U-B75B     1     1     1     1     1     0     1     0     FAH        250

               HB54A2569F1U-10B                        1     0     1     1     1     1     1     1     BFH        191

                                                       1     1     0     0     1     0     1     1     CBH        203

               HB54A5129F2U-B75B                       1     1     1     1     1     0     1     1     FBH        251

                                                       1     1     0     0     0     0     0     0     C0H        192

   64          Manufacturer’s JEDEC ID code            0     0     0     0     0     1     1     1     07H        HITACHI

   65 to 71    Manufacturer’s JEDEC ID code            0     0     0     0     0     0     0     0     00H

   72          Manufacturing location                  ×     ×     ×     ×     ×     ×     ×     ×     ××         *2 (ASCII-8bit

                                                                                                                  code)

   Data Sheet  E0206H30 (Ver. 3.0)

                                                                   6
                                                                                      HB54A2569F1U, HB54A5129F2U

Byte No.                   Function described                     Bit7    Bit6  Bit5  Bit4  Bit3  Bit2  Bit1  Bit0     Hex value  Comments

73                         Module part number                     0       1     0     0     1     0     0     0        48H        H

74                         Module part number                     0       1     0     0     0     0     1     0        42H        B

75                         Module part number                     0       0     1     1     0     1     0     1        35H        5

76                         Module part number                     0       0     1     1     0     1     0     0        34H        4

77                         Module part number                     0       1     0     0     0     0     0     1        41H        A

E8078                      Module part number                     0       0     1     1     0     0     1     0        32H        2

                           HB54A2569F1U

                           HB54A5129F2U                           0       0     1     1     0     1     0     1        35H        5

79                         Module part number                     0       0     1     1     0     1     0     1        35H        5

                           HB54A2569F1U
   O82
                           HB54A5129F2U                           0       0     1     1     0     0     0     1        31H        1

                           Module part number                     0       0     1     1     0     1     1     0        36H        6

                           HB54A2459F1U

                           HB54A5129F2U                           0       0     1     1     0     0     1     0        32H        2

81   L 85                  Module part number                     0       0     1     1     1     0     0     1        39H        9

                           Module part number                     0       1     0     0     0     1     1     0        46H        F

   83                      Module part number                     0       0     1     1     0     0     0     1        31H        1

                           HB54A2569F1U

                           HB54A5129F2U                           0       0     1     1     0     0     1     0        32H        2

   84                      Module part number                     0       1     0     1     0     1     0     1        55H        U
       P 87
                           Module part number                     0       0     1     0     1     1     0     1        2DH        —

     86                    Module part number                     0       1     0     0     0     0     0     1        41H        A

                           -A75B

                           -B75B                                  0       1     0     0     0     0     1     0        42H        B
         ro 89
                           -10B                                   0       0     1     1     0     0     0     1        31H        1

                           Module part number                     0       0     1     1     0     1     1     1        37H        7

                           -A75B, -B75B

                           -10B                                   0       0     1     1     0     0     0     0        30H        0

       88                  Module part number                     0       0     1     1     0     1     0     1        35H        5

                           -A75B, -B75B
           d 91
                           -10B                                   0       1     0     0     0     0     1     0        42H        B

                           Module part number                     0       1     0     0     0     0     1     0        42H        B

                           -A75BB, -B75B

                           -10B                                   0       0     1     0     0     0     0     0        20H        (Space)
             u 94
         90                Module part number                     0       0     1     0     0     0     0     0        20H        (Space)

                           Revision code                          0       0     1     1     0     0     0     0        30H        Initial

           92              Revision code                          0       0     1     0     0     0     0     0        20H        (Space)

           93c Notes: 1.   Manufacturing date                     ×       ×     ×     ×     ×     ×     ×     ×        ××         Year code

                                                                                                                                  (BCD)

                           Manufacturing date                     ×       ×     ×     ×     ×     ×     ×     ×        ××         Week code

                                                                                                                                  (BCD)
                         t 2.
             95 to 98      Module serial number                   *3

             99 to 127     Manufacturer specific data             *4

                           All serial PD data are not protected.      0:     Serial data, “driven Low”, 1:    Serial data, “driven High”   These

                           SPD are based on JEDEC Committee Ballot JC-42.5-99-129.

                           Byte72 is manufacturing location code.         (ex:  In case of Japan, byte72      is 4AH.  4AH shows “J” on ASCII

                           code.)

                       3.  Bytes 95 through 98 are assembly serial number.

                       4.  All bits of 99 through 127 are not defined (“1” or “0”).

                       5.  These specifications are defined based on component specification, not module.

             Data Sheet    E0206H30 (Ver. 3.0)

                                                                                7
                                                                                  HB54A2569F1U, HB54A5129F2U

Block Diagram (HB54A2569F1U)

                                                      RS0

                                                                 RS                              RS

                                              DQS0                                                                 DM0/DQS9

                                                              8  RS      DQS      /CS  DM

                                              DQ0 to DQ7                 DQ       D0

                                                                 RS                              RS

                                              DQS1                                                                 DM1/DQS10

EOL                                                           8  RS      DQS      /CS  DM

                                              DQ8 to DQ15                DQ       D1

                                                                 RS                              RS

                                              DQS2                                                                 DM2/DQS11

                                                              8  RS      DQS      /CS  DM

                                              DQ16 to DQ23               DQ       D2

                                                                 RS                              RS

                                              DQS3                                                                 DM3/DQS12

                                                              8  RS      DQS      /CS  DM

                                              DQ24 to DQ31               DQ       D3

                                                                 RS                              RS

                                              DQS4                                                                 DM4/DQS13

                                                              8  RS      DQS      /CS  DM

                                              DQ32 to DQ39               DQ       D4

                                                                 RS                              RS

                                              DQS5                                                                 DM5/DQS14

                                                              8  RS      DQS      /CS  DM

                                              DQ40 to DQ47               DQ       D5

                                                                 RS                              RS

                                              DQS6                                                                 DM6/DQS15
                                              PDQS8
                                                              8  RS      DQS      /CS  DM

                                              DQ48 to DQ55               DQ       D6

                                                                 RS                              RS

                                              DQS7                                                                 DM7/DQS16

                                                              8  RS      DQS      /CS  DM
                                              rRBA0 to RBA1 -> BA0 to BA1:
                                              DQ56 to DQ63                DQ      D7

                                                                 RS                              RS

                                                                                                                   DM8/DQS17

                                              o /RCAS -> /CAS:8  RS       DQS     /CS  DM

                                              CB0 to CB7                  DQ      D8

            /S0                  RS           /RS0 -> /CS:  SDRAMs D0 to D8

                                 RS    R                                                                     * D0 to D8:  HM5425801

            BA0 to BA1                 E      d D0 to D8                    SDRAMs     D0 to D8              U0:   2k-bits EEPROM

            A0 to A12            RS    G      RA0 to RA12 -> A0 to A12:  SDRAMs D0     to D8                 RS:   22Ω

            /RAS                 RS    I      /RRAS -> /RAS:     SDRAMs D0 to D8                             PLL:  CDCV857

                                 RS    S                                                                     Register:    SSTV16857

            /CAS                       T                         SDRAMs D0 to D8

            CKE0                 RS    E      RCKE0A -> CKE:     SDRAMs D0 to D8                             Serial PD

                                 RS    R      u PLL*

            /WE                               /RWE -> /WE:    SDRAMs D0 to D8          SCL           SCL                  SDA        SDA

                   PCK                        /RESET                                                              U0

                   /PCK

            VCCQ                                                                                     A0            A1     A2

            VCC                               D0 to D8
                                              ct loading table/Wiring diagrams.
            VREF                              D0 to D8                                               SA0          SA1     SA2

            VSS                               D0 to D8                                 Notes:

            VCCID                                                                      1. The SDA pull-up resistor is required due to

                                 open                                                         the open-drain/open-collector output.

                                                                                       2. The SCL pull-up resistor is recommended

            CK0, /CK0                                                                         because of the normal SCL line inacitve

            Note:  Wire per            Clock                                                  "high" state.

Data Sheet  E0206H30 (Ver. 3.0)

                                                                         8
                                                                             HB54A2569F1U, HB54A5129F2U

Block Diagram (HB54A5129F2U)

                        /RS1

                        /RS0                                                                    RS

                                        RS                                                                          DM0/DQS9

                        DQS0

                                    8   RS    DQS      /CS  DM          DQS        /CS     DM

            DQ0 to DQ7                        DQ       D0               DQ         D9

E DQS3                                  RS                                                      RS

                        DQS1                                                                                        DM1/DQS10

                                    8   RS    DQS      /CS  DM          DQS        /CS     DM

            DQ8 to DQ15                       DQ       D1               DQ         D10

                                        RS                                                      RS

                        DQS2                                                                                        DM2/DQS11

ODQ32 to DQ39                       8   RS    DQS      /CS  DM          DQS        /CS     DM

            DQ16 to DQ23                      DQ       D2               DQ         D11

                                        RS                                                      RS

                                                                                                                    DM3/DQS12

                                    8   RS    DQS      /CS  DM          DQS        /CS     DM

            DQ24 to DQ31                      DQ       D3               DQ         D12

                  LDQS6                 RS                                                      RS

                        DQS4                                                                                        DM4/DQS13

                                    8   RS    DQS      /CS  DM          DQS        /CS     DM

                                              DQ       D4               DQ         D13

                                        RS                                                      RS

                        DQS5                                                                                        DM5/DQS14

                                    8   RS    DQS      /CS  DM          DQS        /CS     DM

            DQ40 to DQ47                      DQ       D5               DQ         D14
            P DQ56 to DQ63
                                        RS                                                      RS

                                                                                                                    DM6/DQS15

                                    8   RS    DQS      /CS  DM          DQS        /CS     DM

            DQ48 to DQ55                      DQ       D6               DQ         D15

                                        RS                                                      RS

            r A0 to A12 DQS7                                                                                        DM7/DQS16

                                    8   RS    DQS      /CS  DM          DQS        /CS     DM

                                              DQ       D7               DQ         D16

            o /RAS                      RS                                                      RS

                        DQS8                                                                                        DM8/DQS17

                                    8   RS    DQS      /CS  DM          DQS        /CS     DM

            CB0 to CB7                        DQ       D8               DQ         D17

                                                                                                          * D0 to D17:  HM5425801
            d CKE0
                        RS              RA0 to RA12 -> A0 to A12:       SDRAMs D0  to D17                 U0:   2k bits EEPROM

                        RS       R                                                                        RS:   22Ω

            BA0 to BA1           E      RBA0 to RBA1 -> BA0 to BA1:     SDRAMs     D0 to D17              PLL:  CDCV857

                        RS       G      /RRAS -> /RAS:     SDRAMs D0 to D17                               Register:     SSTV16857

                        RS       I                                                                        /RS0 and /RS1 alternate between

            /CAS                 S      /RCAS -> /CAS:     SDRAMs D0 to D17                               the back and front side of the DIMM.

            u VCCQ/WE   RS       T      /RWE -> /WE:    SDRAMs D0 to D17

            /S0         RS       E      /RS0 -> /CS:   SDRAMs D0 to D8                                    Serial PD

                        RS       R

                                        RCKE0 -> CKE:      SDRAMs D0 to D8              SCL     SCL                  SDA           SDA

            /S1         RS              /RS1 -> /CS:   SDRAMs D9 to D17                                        U0

                        RS
            c VCCIDCKE1                 RCKE1 -> CKE:      SDRAMs D9 to D17

                  PCK                                                                           A0              A1      A2

                                        /RESET

                  /PCK

                                                                                                SA0            SA1      SA2

                                            D0 to D17                                   Notes:

            t Note:
                                                                                        1. The SDA pull-up resistor is required due to

            VCC                             D0 to D17                                      the open-drain/open-collector output.

            VREF                            D0 to D17                                   2. The SCL pull-up resistor is recommended

            VSS                             D0 to D17                                      because of the normal SCL line inacitve

                                                                                           "high" state.

                        open

            CK0, /CK0                   PLL*

                  Wire per       Clock  loading table/Wiring diagrams.

Data Sheet  E0206H30 (Ver. 3.0)

                                                                        9
                                                                 HB54A2569F1U, HB54A5129F2U

Differential Clock Net Wiring (CK0, /CK0)

                                              0ns (nominal)

                                                                       SDRAM

                                              PLL                      stack

EOL /CK0                                      OUT1                                                                120Ω

CK0                                 120Ω                               SDRAM

                                                                       stack

                                          IN

                                                                 240Ω  Register1

                                    120Ω      OUT'N'             (Typically two registers                    per  DIMM)

                                 C

                                           Feedback              240Ω  Register2

Notes:      1.  P in a similar manner.
                The clock delay from the input of the PLL clock to the input of any SDRAM or register willl

                be set to 0 ns (nominal).

            2.  Input, output and feedback clock lines are terminated from line to line as shown, and not
                roduct Termination resistors for feedback path clocks are located after the pins of the PLL.
                from line to ground.

            3.  Only one PLL output is shown per output type.    Any additional PLL outputs will be wired

            4.

Data Sheet  E0206H30 (Ver. 3.0)

                                                             10
                                                                HB54A2569F1U, HB54A5129F2U

Pin Functions (1)

CK (CLK), /CK (/CLK) (input pin):      The CK and the /CK are the master clock inputs.  All inputs except DMs, DQSs

and DQs are referred to the cross point of the CK rising edge and the VREF level.       When a read operation, DQSs

and DQs are referred to the cross point of the CK and the /CK.   When a write operation, DMs and DQs are referred

to the cross point of the DQS and the VREF level.      DQSs for write operation are referred to the cross point of the CK

and the /CK.

EA0 to A12 (input pins):/S (/CS) (input pin):When /S is Low, commands and data can be input.When /S is High, all inputs are ignored.

However, internal operations (bank active, burst operations, etc.) are held.

/RAS, /CAS, and /WE (input pins):      These pins define operating commands (read, write, etc.) depending on the
OA10 (AP) (input pin):
combinations of their voltage levels.  See "Command operation".

                                 Row address (AX0 to AX12) is determined by the A0 to the A12 level at the cross point of

the CK rising edge and the VREF level in a bank active command cycle.         Column address (AY0 to AY9) is loaded via

the A0 to the A9, the A11 at the cross point of the CK rising edge and the VREF level in a read or a write command

L when read or write command, auto-precharge function is enabled.cycle.
          This column address becomes the starting address of a burst operation.

                          A10 defines the precharge mode when a precharge command, a read command or a write

command is issued.      If A10 = High when a precharge command is issued, all banks are precharged.       If A10 = Low

when a precharge command is issued, only the bank that is selected by BA1, BA0 is precharged.             If A10 = High

P CKE (input pin):                                                      While A10 = Low, auto-precharge function is

disabled.

BA0, BA1 (input pin):     BA0/BA1 are bank select signals.      The memory array is divided into bank 0, bank 1, bank 2

and bank 3.   If BA1 = Low and BA0 = Low, bank 0 is selected.    If BA1 = High and BA0 = Low, bank 1 is selected.           If

BA1 = Low and BA0 = High, bank 2 is selected.          If BA1 = High and BA0 = High, bank 3 is selected.
r proper hold time tIH.
                  CKE controls power down and self-refresh.      The power down and the self-refresh commands are
o Pin Functions (2)
entered when the CKE is driven Low and exited when it resumes to High.

The CKE level must be kept for 1 CK cycle (= LCKEPW) at least, that is, if CKE changes at the cross point of the CK

rising edge and the VREF level with proper setup time tIS, at the next CK rising edge CKE level must be kept with

d DQ, CB (input and output pins):
DM (input pins):  DM is the reference signals of the data input mask function.        DMs are sampled at the cross point
u VCC and VCCQ (power supply pins):
of DQS and VREF.

                                       Data are input to and output from these pins.

c VCCSPD (power supply pin):
DQS (input and output pin):      DQS provide the read data strobes (as output) and the write data strobes (as input).

                                       2.5V is applied.     (VCC is for the internal circuit and VCCQ is for the output
t VSS (power supply pin):
buffer.)

                                 2.5V is applied (For serial EEPROM).

                                 Ground is connected.

/RESET (input pin):     LVCMOS reset input.  When /RESET is low, all registers are reset and all outputs are low.

Data Sheet  E0206H30 (Ver. 3.0)

                                                            11
                                                                 HB54A2569F1U, HB54A5129F2U

Detailed Operation Part, AC Characteristics and Timing Waveforms

Refer to the HM5425161B/HM5425801B/HM5425401B Series datasheet (E0086H10).                    DIMM /CAS latency = Device

CL + 1 for registered type.

Electrical Specifications

EPower dissipationAbsolute Maximum Ratings

Parameter                                     Symbol             Value                        Unit      Note

Voltage on any pin relative to VSS            VT                 –1.0 to +4.6                 V         1

Supply voltage relative to VSS                VCC, VCCQ          –1.0 to +4.6                 V         1
ONotes: 1.
Short circuit output current                  IOUT               50                           mA

                                              PT                 9                            W

Operating temperature                         Topr               0 to +55                     °C

Storage temperature                           Tstg               –50 to +100                  °C
L Supply voltage
             Respect to VSS.

DC Operating Conditions (TA         =  0  to  +55°C)

Parameter                                     Symbol       min.                Typ         max.         Unit      Notes

                                              VCC, VCCQ    2.3                 2.5         2.7          V         1, 2
P DC Input signal voltage
                                              VSS          0                   0           0            V

Input reference voltage                       VREF         1.15                1.25        1.35         V         1

Termination voltage                           VTT          VREF – 0.04         VREF        VREF + 0.04  V         1

DC Input high voltage                         VIH          VREF + 0.18         —           VCCQ + 0.3   V         1,  3
         r 2.
DC Input low voltage                          VIL          –0.3                —           VREF – 0.18  V         1,  4

                                              VIN (dc)     –0.3                —           VCCQ + 0.3   V         5
           o 5.
DC differential input voltage                 VSWING (dc)  0.36                —           VCCQ + 0.6   V         6

Notes: 1.    All parameters are referred to VSS, when measured.

             VCCQ must be lower than or equal to VCC.
           duct 6.
         3.  VIH is allowed to exceed VCC up to 4.6V for the period shorter than or equal to 5ns.

         4.  VIL is allowed to outreach below VSS down to –1.0V for the period shorter than or equal    to  5ns.

             VIN (dc) specifies the allowable dc execution of each differential input.

             VSWING (dc) specifies the input differential voltage required for switching.

Data Sheet   E0206H30 (Ver. 3.0)

                                                           12
                                                                     HB54A2569F1U, HB54A5129F2U

DC Characteristics 1 (TA = 0 to 55°C, VCC, VCCQ = 2.5V ± 0.2V, VSS = 0V)

                                                   HB54A2569F1U      HB54A5129F2U

Parameter                           Symbol  Grade  max.              max.          Unit       Test condition        Notes

Operating current                           -A75B  1294              1744                     CKE ≥ VIH,

(ACTV-PRE)                          ICC0    -B75B  1241              1646          mA         tRC = min.            1, 2, 5

                                            -10B   1099              1459

EIdle standby currentOperating current      -A75B  1789              2239                     CKE ≥ VIH, BL = 2,

(ACTV-READ-PRE)                     ICC1    -B75B  1691              2096          mA         CL = 3.5, tRC = min.  1,  2,  5

                                            -10B   1549              1909

Idle power down standby                     -A75B  556               718

current                             ICC2P   -B75B  521               656           mA         CKE ≤ VIL             4

OActive standby current                     -10B   487               595

                                            -A75B  754               1114                     CKE ≥ VIH,

                                    ICC2N   -B75B  701               1016          mA         /CS ≥ VIH             4

                                            -10B   649               919

Active power   down    standby              -A75B  619               844

current                             ICC3P   -B75B  556               746           mA         CKE ≤ VIL             3
L Operating current
                                            -10B   514               649

                                            -A75B  844               1294                     CKE ≥ VIH,

                                    ICC3N   -B75B  791               1196          mA         /CS ≥ VIH             3

                                            -10B   739               1099                     tRAS = max.

Operating current                           -A75B  2419              2869                     CKE ≥ VIH, BL = 2,

(Burst read operation)              ICC4R   -B75B  2321              2726          mA         CL = 3.5              1,  2,  5,  6

                                            -10B   2224              2584
P Self refresh current
                                            -A75B  2239              2689                     CKE ≥ VIH, BL = 2,

(Burst write operation)             ICC4W   -B75B  2141              2546          mA         CL = 3.5              1,  2,  5,  6

                                            -10B   2044              2404

                                            -A75B  2239              2689                     tRFC = min.,

Auto refresh current                ICC5    -B75B  2186              2591          mA
             r 3.                                                                             Input ≤ VIL or ≥ VIH
                                            -10B   1999              2359

                                            -A75B  421               448                      Input ≥ VCC – 0.2V

                                    ICC6    -B75B  413               440           mA
           o 5.                                                                               Input ≤ 0.2V.
                                            -10B   406               433

Notes. 1.      These ICC data are measured under condition that DQ pins are not connected.

           2.  One bank operation.

               One bank active.
d DC Characteristics 2 (TA = 0 to 55°C, VCC, VCCQ = 2.5V ± 0.2V, VSS = 0V)
         4.    All banks idle.

               Command/Address transition once per one cycle.

         6.    Data/Data mask transition twice per one cycle.
u Input leakage current
         7.    The ICC data on this table are measured with regard to tCK = min. in general.

ct Output low voltageParameter      Symbol         min.        max.        Unit    Test condition                   Notes

                                    ILI            –10         10          µA      VCC ≥ VIN ≥ VSS

Output leakage current              ILO            –10         10          µA      VCC ≥ VOUT ≥ VSS

Output high voltage                 VOH            VTT + 0.76  —           V       IOH (max.) = –15.2mA

                                    VOL            —           VTT – 0.76  V       IOL (min.) = 15.2mA

Data Sheet     E0206H30 (Ver. 3.0)

                                                               13
                                                                    HB54A2569F1U, HB54A5129F2U

Pin Capacitance (TA = 25°C, VCC, VCCQ = 2.5V ± 0.2V)

[HB54A2569F1U]

Parameter                          Symbol       Pins                        max.                Unit         Notes

Input capacitance                  CI1          Address, /RAS, /CAS, /WE,   15                  pF           1, 3

                                                /S, CKE

Input capacitance                  CI2          CK, /CK                     20                  pF           1, 3

EInput capacitanceData and DQS input/outputCO   DQ, DQS, CB, DM             15                  pF           1, 2, 3

capacitance

[HB54A5129F2U]

ONotes: 1.Parameter                Symbol       Pins                        max.                Unit         Notes

                                   CI1          Address, /RAS, /CAS, /WE,   15                  pF           1, 3

                                                /S, CKE

Input capacitance                  CI2          CK, /CK                     20                  pF           1, 3

Data and DQS input/output          CO           DQ, DQS, CB, DM             20                  pF           1, 2, 3

capacitance L3.

              These parameters are measured on conditions:     f = 100MHz,  VOUT    =  VCCQ/2,  ∆VOUT  =     0.2V.

          2.  Dout circuits are disabled.

              This parameter is sampled and not 100% tested.

P Write to read command delay (to input all data)
Timing Parameter Measured in Clock Cycle for Registered DIMM

                                                                                Number of clock cycle

Parameter                                                      Symbol           min.                   max.

Write to pre-charge command delay (same bank)                  tWPD             3 + BL/2
r Burst stop command to DQ High-Z
Read to pre-charge command delay (same bank)                   tRPD             BL/2

                                                               tWRD             2 + BL/2
o (CL = 3.5)
Burst stop command to write command delay                      tBSTW            2

(CL = 3)

(CL = 3.5)                                                     tBSTW            3

d Pre-charge command to High-Z(CL = 3)                         tBSTZ            3

                                                               tBSTZ            3.5

Read command to write command delay (to output  all     data)  tRWD             2 + BL/2

(CL = 3)
u Write recovery
(CL = 3.5)                                                     tRWD             3 + BL/2

(CL = 3)                                                       tHZP             3

(CL = 3.5)                                                     tHZP             3.5
c Self refresh exit to read command
Write command to data in latency                               tWCD             2

                                                               tWR              1

t Power down exit to command input
Register set command to active or register set command         tMRD             2

Self refresh exit to non-read command                          tSNR             10

                                                               tSRD             200

Power down entry                                               tPDEN            1

                                                               tPDEX            1

CKE minimum pulse width                                        tCKEPW           1

Data Sheet    E0206H30 (Ver. 3.0)

                                                               14
                                                                                             HB54A2569F1U, HB54A5129F2U

Physical Outline

                                                                                                                                                    Unit:  mm

                                                                                 128.95

                                                                                                                               4.00 max

                                                 (64.48)                                 (DATUM -A-)

EOL2                                                           Component area                                                         min

                                                                    (Front)

            2.30                                                                                                                      4.00

                        1                                                                                               92

                                                                                         B                           A

                                                    64.77                                             49.53                    1.27 ± 0.10

                                                               133.35 ± 0.15

                  –  φ  2.50  ±  0.10

                        93                                                                                              184    10.00

                                       PR 2.00                 Component area                                                         17.80  0.15

                                                                    (Back)                                                                   ±

            0.10                                                                                                                             30.48

            ±                          ro 1.00 ± 0.05

            4.00                                                                                                     3.00 min

                                       Detail A                                  Detail  B

                                       2.50 ± 0.20                  1.27 typ                       (DATUM -A-)

                                                                                             6.62

                                                                    0.20 ± 0.15                       2.175

                                       duct Note:                                                     R 0.90

                                                                                                             6.35

                                                                                 3.80                 1.80 ± 0.10

                                       Tolerance           on  all  dimensions   ± 0.13 unless otherwise specified.

                                                                                                                                      ECA-TS2-0050-01

Data Sheet  E0206H30 (Ver. 3.0)

                                                                                         15
                                                                        HB54A2569F1U, HB54A5129F2U

CAUTION FOR HANDLING MEMORY MODULES

When handling or inserting memory modules, be sure not to touch any components on the modules, such as

the memory ICs, chip capacitors and chip resistors. It is necessary to avoid undue mechanical stress on

these components to prevent damaging them.

In particular, do not push module cover or drop the modules in order to protect from mechanical defects,

which would be electrical defects.

E NOTES FOR CMOS DEVICES
When re-packing memory modules, be sure the modules are not touching each other.

Modules in contact with other modules may cause excessive mechanical stress, which                            may  damage the

modules.

OL 1                                                                                                                     MDE0202

PRECAUTION AGAINST ESD FOR MOS DEVICES

Exposing the MOS devices to a strong electric field can cause destruction of the gate

oxide and ultimately degrade the MOS devices operation. Steps must be taken to stop

generation of static electricity as much as possible, and quickly dissipate it, when once

it          has  occurred.       Environmental       control   must    be  adequate.   When      it  is  dry,  humidifier

should           be      used.   It   is  recommended     to   avoid    using    insulators   that   easily   build  static

electricity.             MOS     devices      must   be   stored  and   transported    in    an  anti-static   container,

static shielding bag or conductive material. All test and measurement tools including
Pr 2
work             bench   and     floor    should    be   grounded.    The  operator    should        be  grounded    using

wrist            strap.  MOS     devices      must   not  be   touched     with  bare  hands.    Similar      precautions

need to be taken for PW boards with semiconductor MOS devices on it.

HANDLING OF UNUSED INPUT PINS FOR CMOS DEVICES

No          connection           for  CMOS    devices     input   pins  can    be  a   cause     of  malfunction.    If  no

connection is provided to the input pins, it is possible that an internal input level may be
odu 3
generated                due     to   noise,  etc.,  hence     causing     malfunction.      CMOS        devices   behave

differently than Bipolar or NMOS devices. Input levels of CMOS devices must be fixed

high or low by using a pull-up or pull-down circuitry. Each unused pin should be connected

to VDD or GND with a resistor, if it is considered to have a possibility of being an output

pin. The unused pins must be handled in accordance with the related specifications.

STATUS BEFORE INITIALIZATION OF MOS DEVICES

Power-on does not necessarily define initial status of MOS devices. Production process

of MOS does not define the initial operation status of the device. Immediately after the

power source is turned ON, the MOS devices with reset function have not yet been

initialized.             Hence,       power-on      does  not    guarantee     output  pin   levels,     I/O   settings  or

contents of registers. MOS devices are not initialized until the reset signal is received.               ctCME0107

Reset operation must be executed immediately after power-on for MOS devices having

reset function.

Data Sheet  E0206H30 (Ver. 3.0)

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                                                                                          HB54A2569F1U, HB54A5129F2U

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the   full       responsibility       of  the   customer.          Elpida  Memory,        Inc.     assumes          no  responsibility    for   any  losses

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[Product applications]

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aerospace,             aeronautics,       nuclear        power,     combustion       control,      transportation,           traffic,  safety   equipment,

medical          equipment          for   life  support,       or  other       such  application        in  which       especially      high    quality   and

reliability is demanded or where its failure or malfunction may directly threaten human life or cause risk
L rates or failure modes in semiconductor devices and employ systemic measures such as fail-safes, so
of bodily injury.

Design           your  application        so    that     the   product     is  used   within      the   ranges      and      conditions   guaranteed       by

Elpida      Memory,            Inc.,  including       the     maximum      ratings,       operating     supply          voltage  range,      heat  radiation

characteristics,              installation      conditions     and      other  related        characteristics.      Elpida      Memory,      Inc.  bears   no

responsibility            for  failure    or    damage         when     the    product        is  used    beyond        the     guaranteed      ranges    and

conditions.          Even      within     the   guaranteed         ranges      and   conditions,        consider        normally       foreseeable   failure
P If you export the products or technology described in this document that are controlled by the Foreign
that the equipment incorporating Elpida Memory, Inc. products does not cause bodily injury, fire or other

consequential damage due to the operation of the Elpida Memory, Inc. product.

[Usage environment]

This product is not designed to be resistant to electromagnetic waves or radiation. This product must be
r license
used in a non-condensing environment.

Exchange             and  Foreign        Trade       Law   of  Japan,     you   must      follow   the    necessary         procedures      in  accordance
                                                                                     oductM01E0107
with        the  relevant      laws      and    regulations     of    Japan.    Also,     if  you  export       products/technology           controlled   by

U.S. export control regulations, or another country's export control laws or regulations, you must follow

the necessary procedures in accordance with such laws or regulations.

If these products/technology are sold, leased, or transferred to a third party, or a third party is granted

                 to  use      these   products,       that     third    party   must      be      made  aware       that     they  are    responsible      for

compliance with the relevant laws and regulations.

Data Sheet  E0206H30 (Ver. 3.0)

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