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GS882Z36CD-250V

器件型号:GS882Z36CD-250V
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
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器件描述

SRAM 1.8/2.5V 256K x 36 9M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
Memory Size:9 Mbit
Organization:256 k x 36
Access Time:5.5 ns
Maximum Clock Frequency:250 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
2.7 V
电源电压-最小:
Supply Voltage - Min:
1.7 V
Supply Current - Max:140 mA, 180 mA
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 70 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-165
封装:
Packaging:
Tray
Memory Type:SDR
系列:
Series:
GS882Z36CD
类型:
Type:
NBT
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
66
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
NBT SRAM

GS882Z36CD-250V器件文档内容

                                                                                                                           GS882Z18/36C(B/D)-xxxV

119-bump and 165-bump BGA                       9Mb Pipelined and Flow Through                                                                                 250 MHz–150 MHz

Commercial Temp                                   Synchronous NBT SRAM                                                                                         1.8 V or 2.5 V VDD

                                                                                                                                                               1.8 V or 2.5 V I/O

Features                                                            Because it is a synchronous device, address, data inputs, and

• NBT (No Bus Turn Around) functionality allows zero wait           read/write control inputs are captured on the rising edge of the

Read-Write-Read bus utilization; fully pin-compatible with          input clock. Burst order control (LBO) must be tied to a power

both pipelined and flow through NtRAM™, NoBL™ and                   rail for proper operation. Asynchronous inputs include the

ZBT™ SRAMs                                                          Sleep mode enable (ZZ) and Output Enable. Output Enable can

• 1.8 V or 2.5 V core power supply                                  be used to override the synchronous control of the output

• 1.8 V or 2.5 V I/O supply                                         drivers and turn the RAM's output drivers off at any time.

• User-configurable Pipeline and Flow Through mode                  Write cycles are internally self-timed and initiated by the rising

• IEEE 1149.1 JTAG-compatible Boundary Scan                         edge of the clock input. This feature eliminates complex off-

• LBO pin for Linear or Interleave Burst mode                       chip write pulse generation required by asynchronous SRAMs

• Pin-compatible with 2M, 4M, and 18M devices                       and simplifies input signal timing.

• Byte write operation (9-bit Bytes)                                The GGS882Z18/36C(B/D)-xxxV may be configured by the

• 3 chip enable signals for easy depth expansion                    user to operate in Pipeline or Flow Through mode. Operating

• ZZ Pin for automatic power-down                                   as a pipelined synchronous device, in addition to the rising-

• JEDEC-standard 119-bump BGA and 165-bump FPBGA                    edge-triggered registers that capture input signals, the device

packages                                                            incorporates a rising edge triggered output register. For read

• RoHS-compliant 119-bump and 165-bump BGA packages                 cycles, pipelined SRAM output data is temporarily stored by

available                                                           the edge-triggered output register during the access cycle and

Functional Description                                              then released to the output drivers at the next rising edge of

                                                                    clock.

The GS882Z18/36C(B/D)-xxxV is a 9Mbit Synchronous Static            The GS882Z18/36C(B/D)-xxxV is implemented with GSI's

SRAM. GSI's NBT SRAMs, like ZBT, NtRAM, NoBL or                     high performance CMOS technology and is available in

other pipelined read/double late write or flow through read/        JEDEC-standard 119-bump BGA and 165-bump FPBGA

single late write SRAMs, allow utilization of all available bus     packages.

bandwidth by eliminating the need to insert deselect cycles

when the device is switched from read to write cycles.

                                                        Parameter   Synopsis

                                                                    -250    -200    -150                               Unit

                                                        tKQ         3.0        3.0  3.8                                ns

                                      Pipeline          tCycle      4.0        5.0  6.7                                ns

                                      3-1-1-1           Curr (x18)  175       150   125                                mA

                                                  Curr (x32/x36)    200       165   145                                mA

                                                        tKQ         5.5        6.5  7.5                                ns

                             Flow Through               tCycle      5.5        6.5  7.5                                ns

                                      2-1-1-1           Curr (x18)  135       125   113                                mA

                                                  Curr (x32/x36)    155       140   125                                mA

Rev: 1.05 6/2012                                              1/33                                                                                             © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
                                                                                                                       GS882Z18/36C(B/D)-xxxV

                  GS882Z318/36C-xxxV  Pad Out—119-Bump BGA—Top   View                                                  (Package B)

                     1                2           3    4    5    6                                                     7

                  A  VDDQ             A           A    NC   A    A                                                     VDDQ

                  B  NC               E2          A    ADV  A    E3                                                    NC

                  C  NC               A           A    VDD  A    A                                                     NC

                  D  DQC              DQPC        VSS  ZQ   VSS  DQPB                                                  DQB

                  E  DQC              DQC         VSS  E1   VSS  DQB                                                   DQB

                  F  VDDQ             DQC         VSS  G    VSS  DQB                                                   VDDQ

                  G  DQC              DQC         BC   A    BB   DQB                                                   DQB

                  H  DQC              DQC         VSS  W    VSS  DQB                                                   DQB

                  J  VDDQ             VDD         NC   VDD  NC   VDD                                                   VDDQ

                  K  DQD              DQD         VSS  CK   VSS  DQA                                                   DQA

                  L  DQD              DQD         BD   NC   BA   DQA                                                   DQA

                  M  VDDQ             DQD         VSS  CKE  VSS  DQA                                                   VDDQ

                  N  DQD              DQD         VSS  A1   VSS  DQA                                                   DQA

                  P  DQD              DQPD        VSS  A0   VSS  DQPA                                                  DQA

                  R  NC               A     LBO        VDD  FT   A                                                     PE

                  T  NC               NC          A    A    A    NC                                                    ZZ

                  U  VDDQ             TMS         TDI  TCK  TDO  NC                                                    VDDQ

Rev: 1.05 6/2012                            2/33                                                                                                               © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
                                                                                                                       GS882Z18/36C(B/D)-xxxV

                  GS882Z18/36C-xxxV  Pad Out—119-Bump BGA—Top   View                                                   (Package B)

                     1               2           3    4    5    6                                                      7

                  A  VDDQ            A           A    NC   A    A                                                      VDDQ

                  B  NC              E2          A    ADV  A    E3                                                     NC

                  C  NC              A           A    VDD  A    A                                                      NC

                  D  DQB             NC          VSS  ZQ   VSS  DQPA                                                   NC

                  E  NC              DQB         VSS  E1   VSS  NC                                                     DQA

                  F  VDDQ            NC          VSS  G    VSS  DQA                                                    VDDQ

                  G  NC              DQB         BB   A    NC   NC                                                     DQA

                  H  DQB             NC          VSS  W    VSS  DQA                                                    NC

                  J  VDDQ            VDD         NC   VDD  NC   VDD                                                    VDDQ

                  K  NC              DQB         VSS  CK   VSS  NC                                                     DQA

                  L  DQB             NC          NC   NC   BA   DQA                                                    NC

                  M  VDDQ            DQB         VSS  CKE  VSS  NC                                                     VDDQ

                  N  DQB             NC          VSS  A1   VSS  DQA                                                    NC

                  P  NC              DQPB        VSS  A0   VSS  NC                                                     DQA

                  R  NC              A     LBO        VDD  FT   A                                                      PE

                  T  NC              A           A    NC   A    A                                                      ZZ

                  U  VDDQ            TMS         TDI  TCK  TDO  NC                                                     VDDQ

Rev: 1.05 6/2012                           3/33                                                                                                                © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
                                                                                                                          GS882Z18/36C(B/D)-xxxV

                            165 Bump BGA—x18 Commom I/O—Top View (Package D)

                  1    2    3        4    5             6      7         8                                             9                                       10   11

A                 NC   A    E1       BB   NC            E3     CKE       ADV  A17                                                                              A    A18  A

B                 NC   A    E2       NC   BA            CK     W         G    NC                                                                               A    NC   B

C                 NC   NC   VDDQ     VSS  VSS           VSS    VSS       VSS  VDDQ                                                                             NC   DQA  C

D                 NC   DQB  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                             NC   DQA  D

E                 NC   DQB  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                             NC   DQA  E

F                 NC   DQB  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                             NC   DQA  F

G                 NC   DQB  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                             NC   DQA  G

H                 FT   MCH  NC       VDD  VSS           VSS    VSS       VDD  NC                                                                               ZQ   ZZ   H

J                 DQB  NC   VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                             DQA  NC   J

K                 DQB  NC   VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                             DQA  NC   K

L                 DQB  NC   VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                             DQA  NC   L

M                 DQB  NC   VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                             DQA  NC   M

N                 DQB  DNU  VDDQ     VSS  NC            NC     NC        VSS  VDDQ                                                                             NC   NC   N

P                 NC   NC   A        A    TDI           A1     TDO       A                                             A                                       A    NC   P

R                 LBO  NC   A        A    TMS           A0     TCK       A                                             A                                       A    A    R

                            11 x 15  Bump BGA—13 mm  x  15 mm  Body—1.0  mm Bump Pitch

Rev: 1.05 6/2012                          4/33                                                                                                                      © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
                                                                                                                          GS882Z18/36C(B/D)-xxxV

                             165 Bump BGA—x36 Common I/O—Top View (Package D)

                  1     2    3        4    5             6      7         8                                            9                                       10   11

A                 NC    A    E1       BC   BB            E3     CKE       ADV  A17                                                                             A    NC    A

B                 NC    A    E2       BD   BA            CK     W         G    NC                                                                              A    NC    B

C                 DQPC  NC   VDDQ     VSS  VSS           VSS    VSS       VSS  VDDQ                                                                            NC   DQPB  C

D                 DQC   DQC  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                            DQB  DQB   D

E                 DQC   DQC  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                            DQB  DQB   E

F                 DQC   DQC  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                            DQB  DQB   F

G                 DQC   DQC  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                            DQB  DQB   G

H                 FT    MCH  NC       VDD  VSS           VSS    VSS       VDD  NC                                                                              ZQ   ZZ    H

J                 DQD   DQD  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                            DQA  DQA   J

K                 DQD   DQD  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                            DQA  DQA   K

L                 DQD   DQD  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                            DQA  DQA   L

M                 DQD   DQD  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                                                            DQA  DQA   M

N                 DQPD  DNU  VDDQ     VSS  NC            NC     NC        VSS  VDDQ                                                                            NC   DQPA  N

P                 NC    NC   A        A    TDI           A1     TDO       A                                            A                                       A    NC    P

R                 LBO   NC   A        A    TMS           A0     TCK       A                                            A                                       A    A     R

                             11 x 15  Bump BGA—13 mm  x  15 mm  Body—1.0  mm Bump Pitch

Rev: 1.05 6/2012                           5/33                                                                                                                     © 2011, GSI Technology

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NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
                                                                                                                       GS882Z18/36C(B/D)-xxxV

GS882Z18/36C      BGA  Pin Description

Symbol                 Type                           Description

A0, A1                 I                        Address field LSBs and Address Counter Preset Inputs

A                      I                              Address Inputs

BA                     In                             Byte Write signal for data inputs DQA; active low

BB                     In                             Byte Write signal for data inputs DQB; active low

BC                     In                             Byte Write signal for data inputs DQC; active low

BD                     In                             Byte Write signal for data inputs DQD; active low

NC                     —                              No Connect

CK                     I                              Clock Input Signal; active high

CKE                    I                              Clock Enable; active low

W                      I                              Write Enable; active low

E1                     I                              Chip Enable; active low

E3                     I                              Chip Enable; active low

E2                     I                              Chip Enable; active high

G                      I                              Output Enable; active low

ADV                    I                        Burst address counter advance enable; active high

DQA                    I/O                            Byte A Data Input and Output pins

DQB                    I/O                            Byte B Data Input and Output pins

DQC                    I/O                            Byte C Data Input and Output pins

DQD                    I/O                            Byte D Data Input and Output pins

DQPA                   I/O                            9th Data I/O Pin; Byte A

DQPB                   I/O                            9th Data I/O Pin; Byte B

DQPC                   I/O                            9th Data I/O Pin; Byte C

DQPD                   I/O                            9th Data I/O Pin; Byte D

ZZ                     I                              Sleep mode control; active high

FT                     I                              Flow Through or Pipeline mode; active low

LBO                    I                              Linear Burst Order mode; active low

ZQ                     I     FLXDrive   Output  Impedance Control (Low = Low Impedance [High Drive], High                                                      =  High  Impedance  [Low

                                                      Drive])

TMS                    I                              Scan Test Mode Select

TDI                    I                              Scan Test Data In

Rev: 1.05 6/2012                                6/33                                                                                                           © 2011, GSI Technology

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                                                                                                                       GS882Z18/36C(B/D)-xxxV

GS882Z18/36C      BGA  Pin Description

Symbol                 Type                   Description

TDO                    O                      Scan Test Data Out

TCK                    I                      Scan Test Clock

MCH                    —                      Must Connect High

DNU                    —                      Do Not Use

VDD                    I                      Core power supply

VSS                    I                      I/O and Core Ground

VDDQ                   I                      Output driver power supply

Rev: 1.05 6/2012                        7/33                                                                                                                   © 2011, GSI Technology

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                                                                                                                           GS882Z18/36C(B/D)-xxxV

Functional Details

Clocking

Deassertion of the Clock Enable (CKE) input blocks the Clock input from reaching the RAM's internal circuits. It may be used to

suspend RAM operations. Failure to observe Clock Enable set-up or hold requirements will result in erratic operation.

Pipeline Mode Read and Write Operations

All inputs (with the exception of Output Enable, Linear Burst Order and Sleep) are synchronized to rising clock edges. Single cycle

read and write operations must be initiated with the Advance/Load pin (ADV) held low, in order to load the new address. Device

activation is accomplished by asserting all three of the Chip Enable inputs (E1, E2, and E3). Deassertion of any one of the Enable

inputs will deactivate the device.

                    Function                       W                        BA                                         BB                                      BC  BD

                    Read                           H                        X                                          X                                       X   X

                    Write Byte “a”                 L                        L                                          H                                       H   H

                    Write Byte “b”                 L                        H                                          L                                       H   H

                    Write Byte “c”                 L                        H                                          H                                       L   H

                    Write Byte “d”                 L                        H                                          H                                       H   L

                    Write all Bytes                L                        L                                          L                                       L   L

                    Write Abort/NOP                L                        H                                          H                                       H   H

Read operation is initiated when the following conditions are satisfied at the rising edge of clock: CKE is asserted low, all three

chip enables (E1, E2, and E3) are active, the write enable input signals W is deasserted high, and ADV is asserted low. The address

presented to the address inputs is latched into the address register and presented to the memory core and control logic. The control

logic determines that a read access is in progress and allows the requested data to propagate to the input of the output register. At

the next rising edge of clock the read data is allowed to propagate through the output register and onto the output pins.

Write operation occurs when the RAM is selected, CKE is active, and the Write input is sampled low at the rising edge of clock.

The Byte Write Enable inputs (BA, BB, BC, and BD) determine which bytes will be written. All or none may be activated. A write

cycle with no Byte Write inputs active is a no-op cycle. The pipelined NBT SRAM provides double late write functionality,

matching the write command versus data pipeline length (2 cycles) to the read command versus data pipeline length (2 cycles). At

the first rising edge of clock, Enable, Write, Byte Write(s), and Address are registered. The Data In associated with that address is

required at the third rising edge of clock.

Flow Through Mode Read and Write Operations

Operation of the RAM in Flow Through mode is very similar to operations in Pipeline mode. Activation of a Read Cycle and the

use of the Burst Address Counter is identical. In Flow Through mode the device may begin driving out new data immediately after

new address are clocked into the RAM, rather than holding new data until the following (second) clock edge. Therefore, in Flow

Through mode the read pipeline is one cycle shorter than in Pipeline mode.

Write operations are initiated in the same way, but differ in that the write pipeline is one cycle shorter as well, preserving the ability

to turn the bus from reads to writes without inserting any dead cycles. While the pipelined NBT RAMs implement a double late

write protocol in Flow Through mode a single late write protocol mode is observed. Therefore, in Flow Through mode, address

and control are registered on the first rising edge of clock and data in is required at the data input pins at the second rising edge of

clock.

Rev: 1.05 6/2012                             8/33                                                                                                                 © 2011, GSI Technology

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Synchronous Truth Table

              Operation        Type          Address   CK                CKE  ADV       W       Bx  E1                 E2  E3                                     G  ZZ  DQ      Notes

Read Cycle, Begin Burst        R             External  L-H               L    L         H       X   L                  H                                       L  L  L   Q

Read Cycle, Continue Burst     B             Next      L-H               L    H         X       X   X                  X                                       X  L  L   Q       1,10

NOP/Read, Begin Burst          R             External  L-H               L    L         H       X   L                  H                                       L  H  L   High-Z  2

Dummy Read, Continue Burst     B             Next      L-H               L    H         X       X   X                  X                                       X  H  L   High-Z  1,2,10

Write Cycle, Begin Burst       W             External  L-H               L    L              L  L   L                  H                                       L  X  L   D       3

Write Abort, Begin Burst       D             None      L-H               L    L              L  H   L                  H                                       L  X  L   High-Z  1

Write Cycle, Continue Burst    B             Next      L-H               L    H         X       L   X                  X                                       X  X  L   D       1,3,10

Write Abort, Continue Burst    B             Next      L-H               L    H         X       H   X                  X                                       X  X  L   High-Z  1,2,3,10

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   H                  X                                       X  X  L   High-Z

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   X                  X                                       H  X  L   High-Z

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   X                  L                                       X  X  L   High-Z

Deselect Cycle, Continue       D             None      L-H               L    H         X       X   X                  X                                       X  X  L   High-Z  1

Sleep Mode                                   None      X                 X    X         X       X   X                  X                                       X  X  H   High-Z

Clock Edge Ignore, Stall                     Current   L-H               H    X         X       X   X                  X                                       X  X  L   -       4

Notes:

1.   Continue Burst cycles, whether read or write, use the same control inputs. A Deselect continue cycle can only be entered into if a Deselect

     cycle is executed first.

2.   Dummy Read and Write abort can be considered NOPs because the SRAM performs no operation. A Write abort occurs when the W pin is

     sampled low but no Byte Write pins are active so no write operation is performed.

3.   G can be wired low to minimize the number of control signals provided to the SRAM. Output drivers will automatically turn off during write

     cycles.

4.   If CKE High occurs during a pipelined read cycle, the DQ bus will remain active (Low Z). If CKE High occurs during a write cycle, the bus

     will remain in High Z.

5.   X = Don’t Care; H = Logic High; L = Logic Low; Bx = High = All Byte Write signals are high; Bx = Low = One or more Byte/Write signals

     are Low

6.   All inputs, except G and ZZ must meet setup and hold times of rising clock edge.

7.   Wait states can be inserted by setting CKE high.

8.   This device contains circuitry that ensures all outputs are in High Z during power-up.

9.   A 2-bit burst counter is incorporated.

10.  The address counter is incriminated for all Burst continue cycles.

Rev: 1.05 6/2012                                       9/33                                                                                                          © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
                                                                                                                       GS882Z18/36C(B/D)-xxxV

                        Pipelined and Flow Through Read Write Control State Diagram

                                                           D         B

                                                           Deselect

                                                   R                         W

                                                   D                          D

                                                      W

                                 New Read                               R        New Write

                     R                                                                                                 W

                                       B                                               B

                                 R                 W                             W

                                                                           R

                                 Burst Read                                      Burst Write

                     B                                                                                                 B

                                    D                                               D

Key                  Input       Command Code                           Notes

                                                                        1. The Hold command (CKE Low) is not

                                                                           shown because it prevents any state change.

                  ƒ  Transition                                         2. W, R, B, and D represent input command

Current State (n)                Next State (n+1)                          codes as indicated in the Synchronous Truth Table.

                                 n                    n+1               n+2            n+3

     Clock (CK)

     Command                              ƒ                   ƒ                  ƒ                                     ƒ

                                 Current State        Next State

Current State and Next State Definition for Pipelined and Flow through Read/Write Control State Diagram

Rev: 1.05 6/2012                                      10/33                                                                                                    © 2011, GSI Technology

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                                                                                                                          GS882Z18/36C(B/D)-xxxV

                                               Pipeline Mode Data I/O State Diagram

                  Intermediate   BW                              Intermediate                                          R  B                                    Intermediate

                                               R

                                 High Z                                                          W     Data Out
                                 (Data In)
                                                                                                       (Q Valid)

                                            D     Intermediate                     Intermediate        D

                                                                     W          R

                                                                        High Z

                                                              B

                                                                     D

                                                                     Intermediate

Key                             Input Command Code                                 Notes

                                                                                   1. The Hold command (CKE Low) is not

                                                                                   shown because it prevents any state change.

                  ƒ  Transition                   Transition                       2. W, R, B, and D represent input command

Current State (n)               Intermediate State (N+1)      Next State (n+2)     codes as indicated in the Truth Tables.

                                         n                    n+1                  n+2                                    n+3

                  Clock (CK)

                  Command                         ƒ                         ƒ                       ƒ                                                          ƒ

                                         Current State        Intermediate         Next State

                                                                     State

                     Current State and Next State Definition for Pipeline Mode Data I/O State Diagram

Rev: 1.05 6/2012                                              11/33                                                                                               © 2011, GSI Technology

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                                                                                                                          GS882Z18/36C(B/D)-xxxV

                                       Flow    Through   Mode Data I/O        State  Diagram

                              BW            R                                                                          R  B

                              High Z                                                 W                                 Data Out
                              (Data In)
                                                                                                                       (Q Valid)

                                         D                                                 D

                                                                W          R

                                                                   High Z

                                                         B

                                                                D

Key                           Input    Command Code                           Notes

                                                                              1. The Hold command (CKE Low) is not

                                                                              shown because it prevents any state change.

                  ƒ        Transition                                         2. W, R, B, and D represent input command

Current State (n)                      Next State (n+1)                       codes as indicated in the Truth Tables.

                                       n                 n+1                  n+2                                         n+3

                  Clock (CK)

                  Command                      ƒ                   ƒ                    ƒ                                                                      ƒ

                                       Current State     Next State

Current State and Next State           Definition for: Pipeline and Flow      Through Read Write Control State Diagram

Rev: 1.05 6/2012                                         12/33                                                                                                    © 2011, GSI Technology

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                                                                                                                       GS882Z18/36C(B/D)-xxxV

Burst Cycles

Although NBT RAMs are designed to sustain 100% bus bandwidth by eliminating turnaround cycle when there is transition from

read to write, multiple back-to-back reads or writes may also be performed. NBT SRAMs provide an on-chip burst address

generator that can be utilized, if desired, to further simplify burst read or write implementations. The ADV control pin, when

driven high, commands the SRAM to advance the internal address counter and use the counter generated address to read or write

the SRAM. The starting address for the first cycle in a burst cycle series is loaded into the SRAM by driving the ADV pin low, into

Load mode.

Burst Order

The burst address counter wraps around to its initial state after four addresses (the loaded address and three more) have been

accessed.    The burst sequence is determined by the state of the Linear Burst Order pin (LBO). When this pin is Low, a linear burst

sequence is selected. When the RAM is installed with the LBO pin tied high, Interleaved burst sequence is selected. See the tables

below for details.

FLXDrive™

The ZQ pin allows selection between NBT RAM nominal drive strength (ZQ low) for multi-drop bus applications and low drive

strength (ZQ floating or high) point-to-point applications. See the Output Driver Characteristics chart for details.

Mode Pin Functions

                    Mode Name             Pin Name                             State                                                                           Function

                  Burst Order Control     LBO                                  L                                                                               Linear Burst

                                                                               H                                       Interleaved Burst

              Output Register Control     FT                                   L                                                                               Flow Through

                                                                               H or NC                                                                         Pipeline

              Power Down Control          ZZ                                   L or NC                                                                         Active

                                                                               H                                       Standby, IDD = ISB

       FLXDrive Output Impedance Control  ZQ                                   L                                       High Drive (Low Impedance)

                                                                               H or NC                                 Low Drive (High Impedance)

                    9th Bit Enable        PE                                   L or NC         Activate DQPx I/Os (x18/x3672 mode)

                                                                               H               Deactivate DQPx I/Os (x16/x3272 mode)

Note:

There are pull-up devices on the ZQ and FT pins and a pull-down device on      the ZZ and  PE  pins, so those input pins can be unconnected and

the chip will operate in the default states as specified in the above tables.

Rev: 1.05 6/2012                          13/33                                                                                                                © 2011, GSI Technology

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Burst Counter Sequences

Linear Burst Sequence                                                        Interleaved Burst Sequence

                  A[1:0]     A[1:0]  A[1:0]  A[1:0]                                       A[1:0]                       A[1:0]                                  A[1:0]  A[1:0]

1st address       00         01      10                     11               1st address  00                           01                                      10      11

2nd address       01         10      11                     00               2nd address  01                           00                                      11      10

3rd address       10         11      00                     01               3rd address  10                           11                                      00      01

4th address       11         00      01                     10               4th address  11                           10                                      01      00

Note:                                                                        Note:

The burst counter wraps to initial state on the 5th clock.                   The burst counter wraps to initial state on the 5th clock.

                                                                                                                                                                           BPR 1999.05.18

Sleep Mode

During normal operation, ZZ must be pulled low, either by the user or by its internal pull down resistor. When ZZ is pulled high,

the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to

low, the SRAM operates normally after ZZ recovery time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of

Sleep mode is dictated by the length of time the ZZ is in a High state. After entering Sleep mode, all inputs except ZZ become

disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.

When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZS is met. Because ZZ is an asynchronous input, pending

operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated

until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a Deselect or Read commands

may be applied while the SRAM is recovering from Sleep mode.

                                                            Sleep Mode Timing Diagram

                                             tKH

                                     tKC                        tKL

       CK

                                                                                              tZZR

                                                                tZZS         tZZH

       ZZ

Designing for Compatibility

The GSI NBT SRAMs offer users a configurable selection between Flow Through mode and Pipeline mode via the FT signal

found on Bump 5R. Not all vendors offer this option, however most mark Bump 5R as VDD or VDDQ on pipelined parts and VSS

on flow through parts. GSI NBT SRAMs are fully compatible with these sockets.

Rev: 1.05 6/2012                                                      14/33                                                                                        © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
                                                                                                                       GS882Z18/36C(B/D)-xxxV

Absolute Maximum Ratings

(All voltages reference to VSS)

        Symbol                          Description                         Value                                                                                    Unit

        VDD                             Voltage on VDD Pins                 –0.5 to 4.6                                                                              V

        VDDQ                            Voltage on VDDQ Pins                –0.5 to VDD                                                                              V

        VI/O1                           Voltage on I/O Pins                –0.5 to VDD +0.5 (≤ 4.6 V max.)                                                           V

        VI/O2                           Voltage on I/O Pins           –0.5 to VDDQ +0.5 (≤ 4.6 V max.)                                                               V

        VIN                             Voltage on Other Input Pins        –0.5 to VDD +0.5 (≤ 4.6 V max.)                                                           V

        IIN                             Input Current on Any Pin            +/–20                                                                                    mA

        IOUT                           Output Current on Any I/O Pin        +/–20                                                                                    mA

        PD                              Package Power Dissipation           1.5                                                                                      W

        TSTG                            Storage Temperature                 –55 to 125                                                                               oC

        TBIAS                           Temperature Under Bias              –55 to 125                                                                               oC

Notes:

1.  Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recom-

    mended Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect

    reliability of this component.

2.  Both VI/O1 and VI/O2 must be met.

Power Supply Voltage Ranges (1.8 V/2.5 V Version)

                  Parameter                                   Symbol  Min.  Typ.                                                                               Max.  Unit

                  1.8 V Supply Voltage                        VDD1    1.7   1.8                                                                                2.0      V

                  2.5 V Supply Voltage                        VDD2    2.3   2.5                                                                                2.7      V

        1.8 V VDDQ I/O Supply Voltage                         VDDQ1   1.7   1.8                                                                                VDD      V

        2.5 V VDDQ I/O Supply Voltage                         VDDQ2   2.3   2.5                                                                                VDD      V

Note:

VDDQ must be less than or equal to VDD + 0.3 V at all times.

Rev: 1.05 6/2012                                              15/33                                                                                                 © 2011, GSI Technology

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VDDQ2 & VDDQ1 Range Logic Levels

                   Parameter                                         Symbol          Min.                              Typ.                                    Max.         Unit

                  VDD Input High Voltage                              VIH            0.6*VDD                           —                                       VDD + 0.3    V

                  VDD Input High Voltage                             VIH(I/O)1       0.6*VDD                           —                                       VDD + 0.3    V

                  VDD Input High Voltage                             VIH(I/O)2       0.6*VDD                           —                                       VDDQ + 0.3   V

                  VDD Input Low Voltage                               VIL            –0.3                              —                                       0.3*VDD      V

Notes:

1.  VIH (max) must be met for any instantaneous value of VDD.

2.  VIH(I/O)1 (max) must be met for any instantaneous value of VDD.

3.  VIH(I/O)2 (max) must be met for any instantaneous value of VDDQ.

4.  VDD needs to power-up before or at the same time as VDDQ to make sure       VIH  (max) is  not  exceeded.

Recommended Operating Temperatures

                   Parameter                                         Symbol          Min.                              Typ.                                    Max.         Unit

    Ambient Temperature (Commercial Range Versions)                   TA               0                               25                                      70           °C

Note:

Unless otherwise noted, all performance specifications quoted are evaluated for worst case in the temperature range marked on the device.

Thermal Impedance

    Package       Test PCB    θ JA (C°/W)                      θ JA (C°/W)                θ JA (C°/W)                                                          θ JB (C°/W)  θ JC (C°/W)

                  Substrate   Airflow = 0 m/s        Airflow = 1 m/s                   Airflow = 2 m/s

    119 BGA       4-layer                 28.0                        24.8                     23.7                                                            17.4         8.3

    165 BGA       4-layer                 27.4                        24.2                     23.2                                                            15.3         7.8

Notes:

1.  Thermal Impedance data is based on a number of of samples from mulitple lots and should be viewed as a typical number.

2.  Please refer to JEDEC standard JESD51-6.

3.  The characteristics of the test fixture PCB influence reported thermal characteristics of the device. Be advised that a good thermal path to

    the PCB can result in cooling or heating of the RAM depending on PCB temperature.

Rev: 1.05 6/2012                                               16/33                                                                                                 © 2011, GSI Technology

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    Undershoot Measurement                 and Timing                                   Overshoot Measurement                                                      and Timing

       VIH                                                                                                             20% tKC

                                                                                        VDD + 2.0 V

       VSS                                                                              50%

       50%                                                                              VDD

VSS – 2.0 V

                          20% tKC                                                           VIL

Note:

Input Under/overshoot voltage must     be –2 V > Vi <  VDDn+2     V  not    to  exceed  4.6 V maximum, with a pulse width not                                      to exceed 20%  tKC.

Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5 V)

             Parameter                     Symbol                               Test conditions                        Typ.                                             Max.      Unit

             Input Capacitance                              CIN                         VIN = 0 V                                                              8        10        pF

             Input/Output Capacitance                       CI/O                        VOUT = 0 V                                                             12       14        pF

Note:

These parameters are sample tested.

AC Test Conditions

             Parameter                     Conditions

             Input high level              VDD – 0.2 V

             Input low level                           0.2 V                                                           Figure 1

             Input slew rate                           1 V/ns                                        Output Load 1

             Input reference level                     VDD/2                            DQ

        Output reference level             VDDQ/2                                                                                                                  50Ω  30pF*

             Output load                               Fig. 1

Notes:                                                                                                                 VDDQ/2

1.     Include scope and jig capacitance.                                                            * Distributed Test Jig Capacitance

2.     Test conditions as specified with output loading as shown in Fig. 1

       unless otherwise noted.

3.     Device is deselected as defined by the Truth Table.

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DC  Electrical Characteristics

    Parameter                   Symbol         Test Conditions                                                                                                 Min            Max

    Input Leakage Current       IIL            VIN = 0 to VDD                                                                                                  –1 uA          1 uA

    (except mode pins)

    FT, ZQ Input Current        IIN            VDD ≥ VIN ≥ 0 V                                                                                                 –100 uA        100 uA

    Output Leakage Current      IOL            Output Disable, VOUT = 0 to VDD                                                                                 –1 uA          1 uA

    1.8 V Output High Voltage   VOH1           IOH = –4 mA, VDDQ = 1.7 V                                                                                       VDDQ – 0.4  V  —

    2.5 V Output High Voltage   VOH2           IOH = –8 mA, VDDQ = 2.375 V                                                                                     1.7 V          —

    1.8 V Output Low Voltage    VOL1           IOL = 4 mA                                                                                                      —              0.4 V

    2.5 V Output Low Voltage    VOL2           IOL = 8 mA                                                                                                      —              0.4 V

Rev: 1.05 6/2012                        18/33                                                                                                                  © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
                                                                                                                       GS882Z18/36C(B/D)-xxxV

Operating Currents

                                                                                                                       -250                                    -200     -150

    Parameter       Test Conditions                                 Mode            Symbol                             0                                       0        0        Unit

                                                                                                                       to 70°C                                 to 70°C  to 70°C

                                                                          Pipeline  IDD                                180                                     150      125      mA

                                                         (x32/x36)                  IDDQ                               20                                      15       20

                    Device Selected;                                Flow Through    IDD                                140                                     125      110      mA

        Operating   All other inputs                                                IDDQ                               15                                      15       15

        Current     ≥VIH or ≤ VIL                                         Pipeline  IDD                                165                                     140      115      mA

                    Output open                                                     IDDQ                               10                                      10       10

                                                         (x18)                      IDD                                125                                     115      105

                                                                    Flow Through    IDDQ                               10                                      10       8        mA

        Standby     ZZ ≥ VDD – 0.2 V                                      Pipeline  ISB                                25                                      25       25       mA

        Current                                          —          Flow Through    ISB                                25                                      25       25       mA

        Deselect    Device Deselected;                                    Pipeline  IDD                                45                                      45       40       mA

        Current     All other inputs                     —          Flow Through    IDD                                40                                      40       40       mA

                    ≥ VIH or ≤ VIL

Notes:

1.  IDD and IDDQ apply to any combination of VDD    and  VDDQ operation.

2.  All parameters listed are worst case scenario.

Rev: 1.05 6/2012                                         19/33                                                                                                      © 2011, GSI Technology

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                                                                                                                             GS882Z18/36C(B/D)-xxxV

AC Electrical Characteristics

                               Parameter                   Symbol              -250                                    -200                                         -150             Unit

                                                                          Min        Max           Min                       Max                               Min        Max

                               Clock Cycle Time            tKC            4.0        —             5.0                       —                                 6.7        —          ns

                  Clock to Output Valid                    tKQ            —          3.0           —                         3.0                               —          3.8        ns

    Pipeline      Clock to Output Invalid                  tKQX           1.5        —             1.5                       —                                 1.5        —          ns

                  Clock to Output in Low-Z                 tLZ1           1.5        —             1.5                       —                                 1.5        —          ns

                               Setup time                  tS             1.2        —             1.4                       —                                 1.5        —          ns

                               Hold time                   tH             0.2        —             0.4                       —                                 0.5        —          ns

                               Clock Cycle Time            tKC            5.5        —             6.5                       —                                 7.5        —          ns

                  Clock to Output Valid                    tKQ            —          5.5           —                         6.5                               —          7.5        ns

    Flow Through  Clock to Output Invalid                  tKQX           2.0        —             2.0                       —                                 2.0        —          ns

                  Clock to Output in Low-Z                 tLZ1           2.0        —             2.0                       —                                 2.0        —          ns

                               Setup time                  tS             1.5        —             1.5                       —                                 1.5        —          ns

                               Hold time                   tH             0.5        —             0.5                       —                                 0.5        —          ns

                               Clock HIGH Time             tKH            1.3        —             1.3                       —                                 1.5        —          ns

                               Clock LOW Time              tKL            1.7        —             1.7                       —                                 1.7        —          ns

                               Clock to Output in          tHZ1           1.5        2.5           1.5                       3.0                               1.5        3.0        ns

                               High-Z

                               G to Output Valid           tOE            —          2.5           —                         3.0                               —          3.8        ns

                  G to output in Low-Z                     tOLZ1          0          —             0                         —                                 0          —          ns

                  G to output in High-Z                    tOHZ1          —          2.5           —                         3.0                               —          3.0        ns

                               ZZ setup time               tZZS2          5          —             5                         —                                 5          —          ns

                               ZZ hold time                tZZH2          1          —             1                         —                                 1          —          ns

                               ZZ recovery                 tZZR           20         —             20                        —                                 20         —          ns

Notes:

1.  These parameters are sampled and are not 100% tested.

2.  ZZ is an asynchronous signal. However, in order to be recognized  on  any given clock  cycle,  ZZ must meet the                                            specified setup  and  hold

    times as specified above.

Rev: 1.05 6/2012                                           20/33                                                                                               © 2011, GSI Technology

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                                                                                                                       GS882Z18/36C(B/D)-xxxV

                                           Pipeline Mode             Timing (NBT)

                      Write  A     Read B  Suspend        Read C           Write D        Write  No-op                 Read E                                  Deselect

                                           tKH                  tKC

                                                    tKL

CK

                      tH

                  tS

A                 A             B                   C                D                                  E

                      tH

                  tS

CKE

                      tH

                  tS

E*

                      tH

                  tS

ADV

                      tH

                  tS

W

                      tH                                                                  tH

                  tS                                                                tS

Bn

                                                         tH                                                                                                    tLZ             tHZ

                                                    tS                                                                                                         tKQ                  tKQX

DQ                                                  D(A)             Q(B)           Q(C)         D(D)                                                                    Q(E)

Rev: 1.05 6/2012                                         21/33                                                                                                      © 2011, GSI Technology

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                                                                                                                             GS882Z18/36C(B/D)-xxxV

                                                   Flow            Through Mode Timing (NBT)

                      Write A           Write  B           Write   B+1     Read C             Cont     Read D             Write E                                    Read F     Write G

                                                                      tKL

                                                           tKH                     tKC

CK

                         tH

                  tS

CKE

                         tH

                  tS

E

                         tH

                  tS

ADV

                         tH

                  tS

W

                         tH

                  tS

Bn

                         tH

                  tS

A0–An             A               B                                     C                           D                  E                                       F             G

                                                                                                                                                                     tKQ

                                        tH                                    tKQ                                                                              tKQX

                                  tS                                       tLZ                                            tHZ                                        tLZ           tKQX

DQ                                D(A)             D(B)               D(B+1)            Q(C)                           Q(D)                                          D(E)    Q(F)        D(G)

                                                                                                       tOLZ

                                                                                                       tOE

                                                                                              tOHZ

G

                      *Note: E =  High(False)  if  E1 = 1  or  E2  =  0 or E3 = 1

JTAG Port Operation

Overview

The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan

interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output

drivers are powered by VDDQ.

Disabling the JTAG Port

It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless

clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG

Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
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JTAG Pin Descriptions

Pin       Pin Name          I/O                                               Description

TCK       Test Clock        In   Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate

                                 from the falling edge of TCK.

                                 The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP

TMS       Test Mode Select  In   controller state machine. An undriven TMS input will produce the same result as a logic one input

                                 level.

                                 The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers

                                 placed between TDI and TDO. The register placed between TDI and TDO is determined by the

TDI       Test Data In      In   state of the TAP Controller state machine and the instruction that is currently loaded in the TAP

                                 Instruction Register (refer to the TAP Controller State Diagram). An undriven TDI pin will produce

                                 the same result as a logic one input level.

                                 Output that is active depending on the state of the TAP state machine. Output changes in

TDO       Test Data Out     Out  response to the falling edge of TCK. This is the output side of the serial registers placed between

                                 TDI and TDO.

Note:

This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is

held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview

The various JTAG registers, refered to as Test Access Port orTAP Registers, are selected (one at a time) via the sequences of 1s

and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the

rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the

TDI and TDO pins.

Instruction Register

The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or

the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the

TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the

controller is placed in Test-Logic-Reset state.

Bypass Register

The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through

the RAM’s JTAG Port to another device in the scan chain with as little delay as possible.

Boundary Scan Register

The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM’s input or I/O pins.

The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port’s TDO pin. The

Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the

device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan

Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in

Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,

SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
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                                                               JTAG TAP Block Diagram

                                             ·      ·          ·          ·        ·         ·       ·       ·

                                                               Boundary Scan Register

                                      ·                                                                                ·

                                      ·                                                                                1

                                     M*                     0

                                                            Bypass Register                                            0

                                                            2  1   0

                                                            Instruction Register

                      TDI                                                                                                                                      TDO

                                                            ID Code Register

                                                            31 30 29  ·         · ··  2   1  0

                                                                   Control Signals

                      TMS

                      TCK                               Test Access Port (TAP) Controller

* For the value of M, see the BSDL file, which is available at by contacting us at apps@gsitechnology.com.

Identification (ID) Register

The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in

Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.

It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the

controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

ID Register Contents

                                                                                                                                                               GSI Technology                Presence Register

                                                        Not Used                                                                                               JEDEC Vendor

                                                                                                                                                                     ID Code

Bit #  31  30     29  28      27  26     25     24  23  22     21     20  19    18    17     16  15  14  13     12     11  10                                  9  8  7  6  5     4  3  2  1  0

       X   X      X   X       X   X      X      X   X   X      X      X      X  X     X      X   X   X   X      X      0   0                                   0  1  1  0     1  1  0  0  1  1

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Tap Controller Instruction Set

Overview

There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific

(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be

implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load

address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.

When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired

instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the

TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this

device is listed in the following table.

                                             JTAG Tap Controller State Diagram

          1          Test Logic Reset

                          0

                     Run Test Idle        1            Select DR              1                                        Select IR                                     1

                  0                                           0                                                                                                0

                                                 1  Capture DR                   1                                     Capture IR

                                                           0                                                              0

                                                       Shift DR               0                                           Shift IR                                   0

                                                              1                                                                                                1

                                                 1     Exit1 DR                  1                                        Exit1 IR

                                                              0                                                                                                0

                                                    Pause DR                  0                                        Pause IR                                      0

                                                              1                                                                                                1

                                                       Exit2 DR               0                                           Exit2 IR                                   0

                                                              1                                                                                                1

                                                    Update DR                                                          Update IR

                                                    1            0                                                     1                                          0

Instruction Descriptions

BYPASS

When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This

occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-

tate testing of other devices in the scan path.

SAMPLE/PRELOAD

SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is

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     loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and

     I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and

     are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because

     the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents

     while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will

     not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the

     TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP

     operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then

     places the boundary scan register between the TDI and TDO pins.

EXTEST

     EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with

     all logic 0s. The EXTEST command does not block or override the RAM’s input pins; therefore, the RAM’s internal state is

     still determined by its input pins.

     Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.

     Then the EXTEST command is used to output the Boundary Scan Register’s contents, in parallel, on the RAM’s data output

     drivers on the falling edge of TCK when the controller is in the Update-IR state.

     Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-

     tion is selected, the sate of all the RAM’s input and I/O pins, as well as the default values at Scan Register locations not asso-

     ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR

     state, the RAM’s output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-

     ated.

IDCODE

     The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and

     places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction

     loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z

     If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-

     Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR

     state.

RFU

     These instructions are Reserved for Future Use. In this device they replicate the BYPASS instruction.

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JTAG TAP Instruction Set Summary

    Instruction   Code                                                 Description                                                                             Notes

    EXTEST        000   Places the Boundary Scan Register between TDI and TDO.                                                                                 1

    IDCODE        001   Preloads ID Register and places it between TDI and TDO.                                                                                1, 2

                        Captures I/O ring contents. Places the Boundary Scan Register between TDI and

    SAMPLE-Z      010   TDO.                                                                                                                                   1

                        Forces all RAM output drivers to High-Z.

        RFU       011   Do not use this instruction; Reserved for Future Use.                                                                                  1

                        Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

    SAMPLE/       100   Captures I/O ring contents. Places the Boundary Scan Register between TDI and                                                          1

    PRELOAD             TDO.

        GSI       101   GSI private instruction.                                                                                                               1

        RFU       110   Do not use this instruction; Reserved for Future Use.                                                                                  1

                        Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

    BYPASS        111   Places Bypass Register between TDI and TDO.                                                                                            1

Notes:

1.  Instruction codes expressed in binary, MSB on left, LSB on right.

2.  Default instruction automatically loaded at power-up and in test-logic-reset state.

Rev: 1.05 6/2012                                  27/33                                                                                                        © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
                                                                                                                          GS882Z18/36C(B/D)-xxxV

JTAG Port Recommended Operating Conditions and DC Characteristics (1.8/2.5 V Version)

                               Parameter                                         Symbol          Min.                                                          Max.            Unit  Notes

                   1.8 V Test Port Input Low Voltage                             VILJ1           –0.3                                                          0.3 * VDD1      V         1

                   2.5 V Test Port Input Low Voltage                             VILJ2           –0.3                                                          0.3 * VDD2      V         1

                   1.8 V Test Port Input High Voltage                            VIHJ1       0.6 * VDD1                                                        VDD1 +0.3       V         1

                   2.5 V Test Port Input High Voltage                            VIHJ2       0.6 * VDD2                                                        VDD2 +0.3       V         1

        TMS, TCK and TDI Input Leakage Current                                   IINHJ           –300                                                          1               uA        2

        TMS, TCK and TDI Input Leakage Current                                   IINLJ           –1                                                            100             uA        3

                     TDO Output Leakage Current                                  IOLJ            –1                                                            1               uA        4

                     Test Port Output High Voltage                               VOHJ            1.7                                                           —               V         5, 6

                     Test Port Output Low Voltage                                VOLJ            —                                                             0.4             V         5, 7

                     Test Port Output CMOS High                                  VOHJC       VDDQ – 100 mV                                                     —               V         5, 8

                     Test Port Output CMOS Low                                   VOLJC           —                                                             100 mV          V         5, 9

Notes:

1.  Input Under/overshoot voltage must be –2 V < Vi < VDDn       +2  V  not  to  exceed 4.6  V maximum, with           a  pulse width not                                  to  exceed 20% tTKC.

2.  VILJ ≤ VIN ≤ VDDn

3.  0 V ≤ VIN ≤ VILJn

4.  Output Disable, VOUT = 0 to VDDn

5.  The TDO output driver is served by the VDDQ supply.

6.  IOHJ = –4 mA

7.  IOLJ = + 4 mA

8.  IOHJC = –100 uA

9.  IOLJC = +100 uA

JTAG Port AC Test Conditions

        Parameter                         Conditions                                                                   JTAG Port AC Test Load

        Input high level                            VDD – 0.2 V                              DQ

        Input low level                                0.2 V                                                                                                           50Ω        30pF*

        Input slew rate                                1 V/ns

        Input reference level                          VDDQ/2                                                                                                  VDDQ/2

                                                                                                       * Distributed Test Jig Capacitance

        Output reference level                         VDDQ/2

Notes:

1.  Include scope and jig capacitance.

2.  Test conditions as shown unless otherwise noted.

Rev: 1.05 6/2012                                                 28/33                                                                                                 © 2011, GSI Technology

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                                                                                                                       GS882Z18/36C(B/D)-xxxV

                                         JTAG       Port Timing      Diagram

                            tTKC                           tTKH      tTKL

                  TCK

                                                    tTH

                                               tTS

                  TDI

                                                    tTH

                                               tTS

                  TMS

                                         tTKQ

                  TDO

                                                    tTH

                                               tTS

Parallel  SRAM    input

JTAG Port AC Electrical Characteristics

Parameter                   Symbol       Min        Max    Unit

TCK Cycle Time              tTKC         50         —            ns

TCK Low to TDO Valid        tTKQ         —          20           ns

TCK High Pulse Width        tTKH         20         —            ns

TCK Low Pulse Width         tTKL         20         —            ns

TDI & TMS Set Up Time       tTS          10         —            ns

TDI & TMS Hold Time         tTH          10         —            ns

Boundary Scan (BSDL Files)

For information regarding the Boundary Scan Chain, or to obtain BSDL files for this  part,  please contact our Applications

Engineering Department at: apps@gsitechnology.com.

Rev: 1.05 6/2012                                    29/33                                                                                                      © 2011, GSI Technology

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NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
                                                                                                                             GS882Z18/36C(B/D)-xxxV

                              Package  Dimensions—119-Bump FPBGA (Package B, Variation 3)

   A1                      TOP VIEW                                 Ø0.10S   C             BOTTOM VIEW                    A1

                                                                    Ø0.30S   C  AS     BS           Ø0.60~0.90 (119x)

      1  2        3  4  5  6  7                                                                  7  6  5  4            3  2     1

A                                                                                                                                                              A

B                                                                                                                                                              B

C                                                                                                                                                              C

D                                                                                                                                                              D

E                                                                                      1.27                                                                    E

F                                                                                                                                                              F

G                                                                                                                                                              G

H                                                                   22±0.10                                                                                    H

J                                                                               20.32                                                                          J

K                                                                                                                                                              K

L                                                                                                                                                              L

M                                                                                                                                                              M

N

P                                                                                                                                                              N

R                                                                                                                                                              P

T                                                                                                                                                              R

U                                                                                                                                                              T

                                                                                                                                                               U

                                                                    B

                                                                                                                          1.27

                                                            0.15 C                                        7.62

                                                                                       A                  14±0.10

                                                                                       0.20(4x)

                  SEATING  PLANE                  1.77 MAX

   C                                   0.50~0.70

Rev: 1.05 6/2012                                                    30/33                                                                                         © 2011, GSI Technology

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NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
                                                                                                                           GS882Z18/36C(B/D)-xxxV

                                     Package    Dimensions—165-Bump FPBGA (Package D)

   A1  CORNER                 TOP    VIEW                                Ø0.10 M C             BOTTOM VIEW              A1 CORNER

                                                                         Ø0.25 M C A B

                                                                               Ø0.40~0.60 (165x)

   1   2          3  4  5  6  7  8   9  10  11                                                 11 10  9  8  7  6     5  4  3    2                              1

A                                                                                                                                                                 A

B                                                                                                                                                                 B

C                                                                                                                                                                 C

D                                                                                                                                                                 D

E                                                                                                                                                                 E

F                                                                                    1.0                                                                          F

G                                                                     15±0.05                                                                                     G

H                                                                              14.0  1.0                                                                          H

J                                                                                                                                                                 J

K                                                                                                                                                                 K

L                                                                                                                                                                 L

M                                                                                                                                                                 M

N                                                                                                                                                                 N

P                                                                                                                                                                 P

R                                                                                                                                                                 R

                                                                      A                                        1.0         1.0

                                                                                                               10.0

                                                           0.15 C                    B                         13±0.05

                                                                                     0.20(4x)

                     SEATING  PLANE                        1.40 MAX.

   C                                            0.36~0.46

Rev: 1.05 6/2012                                                      31/33                                                                                          © 2011, GSI Technology

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NoBL is a trademark of Cypress Semiconductor Corp.. NtRAM is a trademark of Samsung Electronics Co.. ZBT is a trademark of Integrated Device Technology, Inc.
                                                                                                                       GS882Z18/36C(B/D)-xxxV

Ordering Information for GSI Synchronous Burst RAMs

    Org           Part Number1              Type                  Voltage  Package                                                                             Speed2    TA3

                                                                  Option                                                                                       (MHz/ns)

    512K x 18     GS882Z18CB-250V           NBT   1.8 V or 2.5 V           119 BGA (var.3)                                                                     250/5.5   C

    512K x 18     GS882Z18CB-200V           NBT   1.8 V or 2.5 V           119 BGA (var. 3)                                                                    200/6.5   C

    512K x 18     GS882Z18CB-150V           NBT   1.8 V or 2.5 V           119 BGA (var. 3)                                                                    150/7.5   C

    256K x 36     GS882Z36CB-250V           NBT   1.8 V or 2.5 V           119 BGA (var. 3)                                                                    250/5.5   C

    256K x 36     GS882Z36CB-200V           NBT   1.8 V or 2.5 V           119 BGA (var. 3)                                                                    200/6.5   C

    256K x 36     GS882Z36CB-150V           NBT   1.8 V or 2.5 V           119 BGA (var. 3)                                                                    150/7.5   C

    512K x 18     GS882Z18CGB-250V          NBT   1.8 V or 2.5 V           RoHS-compliant 119 BGA (var. 3)                                                     250/5.5   C

    512K x 18     GS882Z18CGB-200V          NBT   1.8 V or 2.5 V           RoHS-compliant 119 BGA (var. 3)                                                     200/6.5   C

    512K x 18     GS882Z18CGB-150V          NBT   1.8 V or 2.5 V           RoHS-compliant 119 BGA (var. 3)                                                     150/7.5   C

    256K x 36     GS882Z36CGB-250V          NBT   1.8 V or 2.5 V           RoHS-compliant 119 BGA (var. 3)                                                     250/5.5   C

    256K x 36     GS882Z36CGB-200V          NBT   1.8 V or 2.5 V           RoHS-compliant 119 BGA (var. 3)                                                     200/6.5   C

    256K x 36     GS882Z36CGB-150V          NBT   1.8 V or 2.5 V           RoHS-compliant 119 BGA (var. 3)                                                     150/7.5   C

    512K x 18     GS882Z18CD-250V           NBT   1.8 V or 2.5 V           165 BGA                                                                             250/5.5   C

    512K x 18     GS882Z18CD-200V           NBT   1.8 V or 2.5 V           165 BGA                                                                             200/6.5   C

    512K x 18     GS882Z18CD-150V           NBT   1.8 V or 2.5 V           165 BGA                                                                             150/7.5   C

    256K x 36     GS882Z36CD-250V           NBT   1.8 V or 2.5 V           165 BGA                                                                             250/5.5   C

    256K x 36     GS882Z36CD-200V           NBT   1.8 V or 2.5 V           165 BGA                                                                             200/6.5   C

    256K x 36     GS882Z36CD-150V           NBT   1.8 V or 2.5 V           165 BGA                                                                             150/7.5   C

    512K x 18     GS882Z18CGD-250V          NBT   1.8 V or 2.5 V           RoHS-compliant 165 BGA                                                              250/5.5   C

    512K x 18     GS882Z18CGD-200V          NBT   1.8 V or 2.5 V           RoHS-compliant 165 BGA                                                              200/6.5   C

    512K x 18     GS882Z18CGD-150V          NBT   1.8 V or 2.5 V           RoHS-compliant 165 BGA                                                              150/7.5   C

    256K x 36     GS882Z36CGD-250V          NBT   1.8 V or 2.5 V           RoHS-compliant 165 BGA                                                              250/5.5   C

    256K x 36     GS882Z36CGD-200V          NBT   1.8 V or 2.5 V           RoHS-compliant 165 BGA                                                              200/6.5   C

    256K x 36     GS882Z36CGD-150V          NBT   1.8 V or 2.5 V           RoHS-compliant 165 BGA                                                              150/7.5   C

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number. Example: GS882Z36CB-150VT.

2.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow Through mode-selectable by the user.

3.  TA = C = Commercial Temperature Range.

4.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings

Rev: 1.05 6/2012                                  32/33                                                                                                        © 2011, GSI Technology

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9Mb  Sync SRAM Datasheet  Revision History

     File Name            Types of Changes                                Revision

                          Format or Content

     882ZVxxC_r1                             • Creation of new datasheet

     882ZVxxC_r1.01       Content            • Revised 119-BGA package

     882ZVxxC_r1_02       Content            • Update to MP datasheet

     882ZVxxC_r1_03       Content            • Updated Absolute Maximum Ratings

                                             • Deleted conditional text

     882ZVxxC_r1_04       Content            • Updated Absolute Maximum Ratings

                                             • Added thermal information

     882ZVxxC_r1_05_Com   Content            • Updated Absolute Maximum Ratings

                                             • Removed all Ind Temp references

Rev: 1.05 6/2012                             33/33                                                                                                             © 2011, GSI Technology

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GS882Z18CB-200V   GS882Z18CGD-200V  GS882Z36CGB-150V  GS882Z18CGD-150V  GS882Z36CB-250V

GS882Z36CB-150V   GS882Z36CGB-200V  GS882Z36CD-150V  GS882Z18CD-200V  GS882Z36CGD-250V

GS882Z18CB-150V   GS882Z18CGB-150V  GS882Z36CD-200V  GS882Z18CB-250V  GS882Z36CGB-250V

GS882Z18CGB-250V  GS882Z18CGD-250V  GS882Z36CGD-200V  GS882Z36CGD-150V  GS882Z18CD-150V

GS882Z18CD-250V   GS882Z18CGB-200V  GS882Z36CB-200V  GS882Z36CD-250V

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