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GS88218CD-200IV

器件型号:GS88218CD-200IV
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
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器件描述

SRAM 1.8/2.5V 512K x 18 9M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
Memory Size:9 Mbit
Organization:512 k x 18
Access Time:6.5 ns
Maximum Clock Frequency:200 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
2.7 V
电源电压-最小:
Supply Voltage - Min:
1.7 V
Supply Current - Max:125 mA, 160 mA
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-165
封装:
Packaging:
Tray
Memory Type:SDR
系列:
Series:
GS88218CD
类型:
Type:
SCD/DCD
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
66
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
SyncBurst

GS88218CD-200IV器件文档内容

                                                                                                                             GS88218/36C(B/D)-xxxIV

119- and 165-Bump BGA                             512K x 18, 256K x 36                                                       250 MHz–150 MHz

Industrial Temp                      9Mb SCD/DCD Sync Burst SRAMs                                                            1.8 V or 2.5 V VDD

                                                                                                                             1.8 V or 2.5 V I/O

Features                                                                Data Output Register. Holding FT high places the RAM in

• FT pin for user-configurable flow through or pipeline operation       Pipeline mode, activating the rising-edge-triggered Data Output

• Single/Dual Cycle Deselect selectable                                 Register.

• IEEE 1149.1 JTAG-compatible Boundary Scan                             SCD and DCD Pipelined Reads

• On-chip read parity checking; even or odd selectable                  The GS88218/36C(B/D)-xxxIV is a SCD (Single Cycle

• ZQ mode pin for user-selectable high/low output drive                 Deselect) and DCD (Dual Cycle Deselect)              pipelined

• 1.8 V or 2.5 V core power supply                                      synchronous SRAM. DCD SRAMs pipeline disable commands

• 1.8 V or 2.5 V I/O supply                                             to the same degree as read commands. SCD SRAMs pipeline

• LBO pin for Linear or Interleaved Burst mode                          deselect commands one stage less than read commands. SCD

• Internal input resistors on mode pins allow floating mode pins        RAMs begin turning off their outputs immediately after the

• Default to SCD x18/x36 Interleaved Pipeline mode                      deselect command has been captured in the input registers.

• Byte Write (BW) and/or Global Write (GW) operation                    DCD RAMs hold the deselect command for one full cycle and

• Internal self-timed write cycle                                       then begin turning off their outputs just after the second rising

• Automatic power-down for portable applications                        edge of clock. The user may configure this SRAM for either

• JEDEC-standard 119- and 165-bump BGA packages                         mode of operation using the SCD mode input.

• RoHS-compliant packages available                                     Byte Write and Global Write

Functional Description                                                  Byte write operation is performed by using Byte Write enable

Applications                                                            (BW) input combined with one or more individual byte write

The GS88218C(B/D)-xxxIV is a 9,437,184-bit high performance             signals (Bx). In addition, Global Write (GW) is available for

synchronous SRAM with a 2-bit burst address counter. Although           writing all bytes at one time, regardless of the Byte Write

of a type originally developed for Level 2 Cache applications           control inputs.

supporting high performance CPUs, the device now finds                  FLXDrive™

application in synchronous SRAM applications, ranging from              The ZQ pin allows selection between high drive strength (ZQ

DSP main store to networking chip set support.                          low) for multi-drop bus applications and normal drive strength

Controls                                                                (ZQ floating or high) point-to-point applications. See the

Addresses, data I/Os, chip enable (E1), address burst control           Output Driver Characteristics chart for details.

inputs (ADSP, ADSC, ADV), and write control inputs (Bx, BW,             Sleep Mode

GW) are synchronous and are controlled by a positive-edge-              Low power (Sleep mode) is attained through the assertion

triggered clock input (CK). Output enable (G) and power down

control (ZZ) are asynchronous inputs. Burst cycles can be initiated     (High) of the ZZ signal, or by stopping the clock (CK).

with either ADSP or ADSC inputs. In Burst mode, subsequent              Memory data is retained during Sleep mode.

burst addresses are generated internally and are controlled by          Core and Interface Voltages

ADV. The burst address counter may be configured to count in            The GS88218/36C(B/D)-xxxIV operates on a 1.8 V or 2.5 V

either linear or interleave order with the Linear Burst Order (LBO)     power supply. All input are 2.5 V and 1.8 V compatible.

input. The Burst function need not be used. New addresses can be        Separate output power (VDDQ) pins are used to decouple

loaded on every cycle with no degradation of chip performance.          output noise from the internal circuits and are 2.5 V and 1.8 V

Flow Through/Pipeline Reads                                             compatible.

The function of the Data Output register can be controlled by the

user via the FT mode . Holding the FT mode pin low places the

RAM in Flow Through mode, causing output data to bypass the

                                                         Parameter      Synopsis

                                                                        -250I      -200I  -150I                        Unit

                                                         tKQ            3.0        3.0    3.8                          ns

                                     Pipeline            tCycle         4.0        5.0    6.7                          ns

                                         3-1-1-1         Curr (x18)     195        170    145                          mA

                                                        Curr (x32/x36)  220        185    165                          mA

                                                         tKQ            5.5        6.5    7.5                          ns

                                    Flow Through         tCycle         5.5        6.5    7.5                          ns

                                         2-1-1-1         Curr (x18)     155        135    133                          mA

                                                        Curr (x32/x36)  175        160    145                          mA

Rev: 1.05 6/2012                                                1/33                                                         © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                        GS88218/36C(B/D)-xxxIV

                                      165 Bump BGA—x18 Commom I/O—Top View (Package                                     D)

                  1               2    3        4    5            6      7         8     9                                  10  11

A                 NC              A    E1       BB   NC           E3     BW        ADSC  ADV                                A   A    A

B                 NC              A    E2       NC   BA           CK     GW        G     ADSP                               A   NC   B

C                 NC              NC   VDDQ     VSS  VSS          VSS    VSS       VSS   VDDQ                               NC  DQA  C

D                 NC              DQB  VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                               NC  DQA  D

E                 NC              DQB  VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                               NC  DQA  E

F                 NC              DQB  VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                               NC  DQA  F

G                 NC              DQB  VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                               NC  DQA  G

H                 FT              MCL  NC       VDD  VSS          VSS    VSS       VDD   NC                                 ZQ  ZZ   H

J                 DQB             NC   VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                           DQA     NC   J

K                 DQB             NC   VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                           DQA     NC   K

L                 DQB             NC   VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                           DQA     NC   L

M                 DQB             NC   VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                           DQA     NC   M

N                 DQB             SCD  VDDQ     VSS  NC           NC     NC        VSS   VDDQ                               NC  NC   N

P                 NC              NC   A        A    TDI          A1     TDO       A     A                                  A   A    P

R                 LBO             NC   A        A    TMS          A0     TCK       A     A                                  A   A    R

                                       11 x 15  Bump BGA—13mm  x  15 mm  Body—1.0  mm Bump Pitch

Rev: 1.05 6/2012                                     2/33                                                                       © 2011, GSI Technology

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                                                                                                                        GS88218/36C(B/D)-xxxIV

                                       165 Bump BGA—x36 Common I/O—Top View (Package                                    D)

                  1               2    3        4    5            6      7         8     9                                  10   11

A                 NC              A    E1       BC   BB           E3     BW        ADSC  ADV                                A    NC   A

B                 NC              A    E2       BD   BA           CK     GW        G     ADSP                               A    NC   B

C                 DQC             NC   VDDQ     VSS  VSS          VSS    VSS       VSS   VDDQ                               NC   DQB  C

D                 DQC             DQC  VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                               DQB  DQB  D

E                 DQC             DQC  VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                               DQB  DQB  E

F                 DQC             DQC  VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                               DQB  DQB  F

G                 DQC             DQC  VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                               DQB  DQB  G

H                 FT              MCL  NC       VDD  VSS          VSS    VSS       VDD   NC                                 ZQ   ZZ   H

J                 DQD             DQD  VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                               DQA  DQA  J

K                 DQD             DQD  VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                               DQA  DQA  K

L                 DQD             DQD  VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                               DQA  DQA  L

M                 DQD             DQD  VDDQ     VDD  VSS          VSS    VSS       VDD   VDDQ                               DQA  DQA  M

N                 DQD             SCD  VDDQ     VSS  NC           NC     NC        VSS   VDDQ                               NC   DQA  N

P                 NC              NC   A        A    TDI          A1     TDO       A     A                                  A    A17  P

R                 LBO             NC   A        A    TMS          A0     TCK       A     A                                  A    A    R

                                       11 x 15  Bump BGA—13mm  x  15 mm  Body—1.0  mm Bump Pitch

Rev: 1.05 6/2012                                     3/33                                                                        © 2011, GSI Technology

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                                                                                                                        GS88218/36C(B/D)-xxxIV

                          GS88236C-xxxIV Pad Out—119-Bump BGA—Top  View (Package B)

                             1     2           3    4     5        6                                                    7

                          A  VDDQ  A           A    ADSP  A        A                                                    VDDQ

                          B  NC    E2          A    ADSC  A        A                                                    NC

                          C  NC    A           A    VDD   A        A                                                    NC

                          D  DQC   DQPC        VSS  ZQ    VSS      DQPB                                                 DQB

                          E  DQC   DQC         VSS  E1    VSS      DQB                                                  DQB

                          F  VDDQ  DQC         VSS  G     VSS      DQB                                                  VDDQ

                          G  DQC   DQC         BC   ADV   BB       DQB                                                  DQB

                          H  DQC   DQC         VSS  GW    VSS      DQB                                                  DQB

                          J  VDDQ  VDD         NC   VDD   NC       VDD                                                  VDDQ

                          K  DQD   DQD         VSS  CK    VSS      DQA                                                  DQA

                          L  DQD   DQD         BD   SCD   BA       DQA                                                  DQA

                          M  VDDQ  DQD         VSS  BW    VSS      DQA                                                  VDDQ

                          N  DQD   DQD         VSS  A1    VSS      DQA                                                  DQA

                          P  DQD   DQPD        VSS  A0    VSS      DQPA                                                 DQA

                          R  NC    A     LBO        VDD   FT       A                                                    PE

                          T  NC    NC          A    A     A        NC                                                   ZZ

                          U  VDDQ  TMS         TDI  TCK   TDO      NC                                                   VDDQ

Rev: 1.05 6/2012                         4/33                                                                                 © 2011, GSI Technology

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                                                                                                                        GS88218/36C(B/D)-xxxIV

                          GS88218CB-xxxIV  Pad Out—119-Bump BGA—Top    View (Package B)

                             1             2           3    4     5    6                                                7

                          A  VDDQ          A           A    ADSP  A    A                                                VDDQ

                          B  NC            E2          A    ADSC  A    A                                                NC

                          C  NC            A           A    VDD   A    A16                                              NC

                          D  DQB           NC          VSS  ZQ    VSS  DQPA                                             NC

                          E  NC            DQB         VSS  E1    VSS  NC                                               DQA8

                          F  VDDQ          NC          VSS  G     VSS  DQA                                              VDDQ

                          G  NC            DQB         BB   ADV   NC   NC                                               DQA

                          H  DQB           NC          VSS  GW    VSS  DQA                                              NC

                          J  VDDQ          VDD         NC   VDD   NC   VDD                                              VDDQ

                          K  NC            DQB         VSS  CK    VSS  NC                                               DQA

                          L  DQB           NC          NC   SCD   BA   DQA                                              NC

                          M  VDDQ          DQB         VSS  BW    VSS  NC                                               VDDQ

                          N  DQB           NC          VSS  A1    VSS  DQA                                              NC

                          P  NC            DQPB        VSS  A0    VSS  NC                                               DQA

                          R  NC            A     LBO        VDD   FT   A                                                PE

                          T  NC            A           A    NC    A    A                                                ZZ

                          U  VDDQ          TMS         TDI  TCK   TDO  NC                                               VDDQ

Rev: 1.05 6/2012                                 5/33                                                                         © 2011, GSI Technology

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GS88218/36C(B/D)-xxxIV BGA  Pin Description

Symbol            Type                             Description

A0, A1            I                          Address field LSBs and Address Counter Preset Inputs

A                 I                                Address Inputs

DQA

DQB               I/O                              Data Input and Output pins

DQC

DQD

BA, BB, BC, BD    I                          Byte Write Enable for DQA, DQB, DQC, DQD I/Os; active low

NC                —                                No Connect

NC                —                                No Connect

CK                I                                Clock Input Signal; active high

BW                I                                Byte Write—Writes all enabled bytes; active low

GW                I                          Global Write Enable—Writes all bytes; active low

E1                I                                Chip Enable; active low

E3                I                                Chip Enable; active low

E2                I                                Chip Enable; active high

G                 I                                Output Enable; active low

ADV               I                          Burst address counter advance enable; active l0w

ADSC, ADSP        I                          Address Strobe (Processor, Cache Controller); active low

ZZ                I                                Sleep mode control; active high

FT                I                                Flow Through or Pipeline mode; active low

LBO               I                                Linear Burst Order mode; active low

PE                I                                Parity Enable; active low (119-bump BGA only)

ZQ                I         FLXDrive Output Impedance Control (Low = Low Impedance [High Drive], High = High Impedance [Low

                                                   Drive])

TMS               I                                Scan Test Mode Select

TDI               I                                Scan Test Data In

TDO               O                                Scan Test Data Out

TCK               I                                Scan Test Clock

MCL               —                                Must Connect Low

SCD               —                          Single Cycle Deselect/Dual Cyle Deselect Mode Control

VDD               I                                Core power supply

VSS               I                                I/O and Core Ground

VDDQ              I                                Output driver power supply

Rev: 1.05 6/2012                             6/33                                                                      © 2011, GSI Technology

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                                                  GS88218/36C(B/D)-xxxIV   Block  Diagram

                           Register

       A0–An               D  Q

                                     A0                                A0

                                                  D0            Q0     A1

                                     A1

                                                  D1            Q1

                                                  Counter

                                                  Load                                                                        A

       LBO

       ADV                                                                                                                    Memory

       CK                                                                                                                     Array

       ADSC

       ADSP                                                                                                            Q              D

       GW                                             Register

       BW                                             D  Q

       BA

                                                      Register                                                            36             36

                                                      D  Q

       BB                                                                                                                     4

                                                      Register

                                                      D  Q

       BC

                                                                                  Register                             D              Q  Register

                                                      Register                                                         Q

                                                      D  Q                                                                            D

       BD

                                                      Register

                                                      D  Q

                                                      Register

       E1                                             D  Q

       E2

       E3

                                                      Register

                                                      D  Q

       FT

       G

                                     Power Down                     1             DQx1–DQx9

       ZZ                            Control

Note:  Only x36   version  shown for simplicity.

Rev: 1.05 6/2012                                         7/33                                                                         © 2011, GSI Technology

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Mode Pin Functions

                  Mode Name                                     Pin Name         State                                         Function

                  Burst Order Control                           LBO              L                                         Linear Burst

                                                                                 H                                     Interleaved Burst

             Output Register Control                            FT               L                                         Flow Through

                                                                                 H or NC                                       Pipeline

             Power Down Control                                 ZZ               L or NC                                       Active

                                                                                 H                                     Standby, IDD = ISB

       Single/Dual Cycle Deselect Control                       SCD              L                                     Dual Cycle Deselect

                                                                                 H or NC                               Single Cycle Deselect

       FLXDrive Output Impedance Control                        ZQ               L                                     High Drive (Low Impedance)

                                                                                 H or NC                               Low Drive (High Impedance)

                  9th Bit Enable                                PE               L or NC       Activate DQPx I/Os (x18/x3672 mode)

                                                                                 H             Deactivate DQPx I/Os (x16/x3272 mode)

Note:

There are pull-up devices on the ZQ, SCD, and FT pins and a pull-down device on the ZZ and PE pins, so those input pins can be

unconnected and the chip will operate in the default states as specified in the above tables.

Burst Counter Sequences

Linear Burst Sequence                                                     Interleaved Burst Sequence

                  A[1:0]  A[1:0]       A[1:0]  A[1:0]                                          A[1:0]                  A[1:0]  A[1:0]    A[1:0]

1st address       00      01           10                   11            1st address          00                      01      10           11

2nd address       01      10           11                   00            2nd address          01                      00      11           10

3rd address       10      11           00                   01            3rd address          10                      11      00           01

4th address       11      00           01                   10            4th address          11                      10      01           00

Note:                                                                     Note:

The burst counter wraps to initial state on the 5th clock.                The burst counter wraps to initial state on the 5th clock.

                                                                                                                                                BPR 1999.05.18

Rev: 1.05 6/2012                                                8/33                                                               © 2011, GSI Technology

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                                                                                                                       GS88218/36C(B/D)-xxxIV

Byte Write Truth Table

    Function         GW  BW  BA                                        BB  BC                                              BD  Notes

    Read             H   H   X                                         X   X                                               X   1

Write No Bytes       H   L   H                                         H   H                                               H   1

    Write byte a     H   L   L                                         H   H                                               H   2, 3

    Write byte b     H   L   H                                         L   H                                               H   2, 3

    Write byte c     H   L   H                                         H   L                                               H   2, 3, 4

    Write byte d     H   L   H                                         H   H                                               L   2, 3, 4

    Write all bytes  H   L   L                                         L   L                                               L   2, 3, 4

    Write all bytes  L   X   X                                         X   X                                               X

Notes:

1.  All byte outputs are active in read cycles regardless of the state of Byte Write Enable inputs, BA, BB, BC and/or BD.

2.  Byte Write Enable inputs BA, BB, BC and/or BD may be used in any combination with BW to write single or multiple bytes.

3.  All byte I/Os remain High-Z during all write operations regardless of the state of Byte Write Enable inputs.

4.  Bytes “C” and “D” are only available on the x32 and x36 versions.

Rev: 1.05 6/2012             9/33                                                                                              © 2011, GSI Technology

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Synchronous Truth Table

                                 Address     State

        Operation                      Used  Diagram  E1     E2                          E3  ADSP                      ADSC  ADV  W             DQ3

                                             Key

    Deselect Cycle, Power Down         None  X        L      X                           H   X                         L     X    X     High-Z

    Deselect Cycle, Power Down         None  X        L      L                           X   X                         L     X    X     High-Z

    Deselect Cycle, Power Down         None  X        L      X                           H   L                         X     X    X     High-Z

    Deselect Cycle, Power Down         None  X        L      L                           X   L                         X     X    X     High-Z

    Deselect Cycle, Power Down         None  X        H      X                           X   X                         L     X    X     High-Z

    Read Cycle, Begin Burst      External    R        L      H                           L   L                         X     X    X             Q

    Read Cycle, Begin Burst      External    R        L      H                           L   H                         L     X    F             Q

    Write Cycle, Begin Burst     External    W        L      H                           L   H                         L     X    T             D

    Read Cycle, Continue Burst         Next  CR       X      X                           X   H                         H     L    F             Q

    Read Cycle, Continue Burst         Next  CR       H      X                           X   X                         H     L    F             Q

    Write Cycle, Continue Burst        Next  CW       X      X                           X   H                         H     L    T             D

    Write Cycle, Continue Burst        Next  CW       H      X                           X   X                         H     L    T             D

    Read Cycle, Suspend Burst    Current              X      X                           X   H                         H     H    F             Q

    Read Cycle, Suspend Burst    Current              H      X                           X   X                         H     H    F             Q

    Write Cycle, Suspend Burst   Current              X      X                           X   H                         H     H    T             D

    Write Cycle, Suspend Burst   Current              H      X                           X   X                         H     H    T             D

Notes:

1.  X = Don’t Care, H = High, L = Low

2.  E = T (True) if E2 = 1 and E1 = E3 = 0; E = F (False) if E2 = 0 or E1 = 1 or E3 = 1

3.  W = T (True) and F (False) is defined in the Byte Write Truth Table preceding.

4.  G is an asynchronous input. G can be driven high at any time to disable active output drivers. G low can only enable active drivers (shown

    as “Q” in the Truth Table above).

5.  All input combinations shown above are tested and supported. Input combinations shown in gray boxes need not be used to accomplish

    basic synchronous or synchronous burst operations and may be avoided for simplicity.

6.  Tying ADSP high and ADSC low allows simple non-burst synchronous operations. See BOLD items above.

7.  Tying ADSP high and ADV low while using ADSC to load new addresses allows simple burst operations. See ITALIC items above.

Rev: 1.05 6/2012                                      10/33                                                                       © 2011, GSI Technology

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                                                                   Simplified State Diagram

                                                                                    X

                                                                                    Deselect

                                                                          W                   R

                                                             W                                       R

                  Simple Synchronous Operation        X      First Write         R               First Read            X

                                                         CW               CR                                           CR

                  Simple Burst Synchronous Operation            W                                R

                                                                             R

                                                         X   Burst Write                         Burst Read                X

                                                                             CR

                                                                   CW                            CR

Notes:

1.  The diagram shows only supported (tested) synchronous state transitions. The diagram presumes G is tied low.

2.  The upper portion of the diagram assumes active use of only the Enable (E1) and Write (BA, BB, BC, BD, BW, and GW) control inputs, and

    that ADSP is tied high and ADSC is tied low.

3.  The upper and lower portions of the diagram together assume active use of only the Enable, Write, and ADSC control inputs and

    assumes ADSP is tied high and ADV is tied low.

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                                    Simplified State Diagram with G

                                                           X

                                                           Deselect

                                                 W                       R

                                    W                                           R

                             X      First Write         R            W      First Read                                 X

                                CW                  CR               CW                                                CR

                                    W                                       R

                             X      Burst Write     R                W                                                 X

                                                    CR                      Burst Read

                                                                     CW

                                       CW                                   CR

Notes:

1.  The diagram shows supported (tested) synchronous state transitions plus supported transitions that depend upon the use of G.

2.  Use of “Dummy Reads” (Read Cycles with G High) may be used to make the transition from read cycles to write cycles without passing

    through a Deselect cycle. Dummy Read cycles increment the address counter just like normal read cycles.

3.  Transitions shown in grey tone assume G has been pulsed high long enough to turn the RAM’s drivers off and for incoming data to meet

    Data Input Set Up Time.

Rev: 1.05 6/2012                                 12/33                                                                     © 2011, GSI Technology

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Absolute Maximum Ratings

(All voltages reference to VSS)

        Symbol                               Description                                       Value                                         Unit

        VDD                                Voltage on VDD Pins                                 –0.5 to 4.6                                   V

        VDDQ                               Voltage on VDDQ Pins                                –0.5 to VDD                                   V

        VI/O                                 Voltage on I/O Pins                    –0.5   to  VDD +0.5 (≤ 4.6               V  max.)        V

        VIN                             Voltage on Other Input Pins                 –0.5   to  VDD +0.5 (≤ 4.6               V  max.)        V

        IIN                             Input Current on Any Pin                               +/–20                                         mA

        IOUT                     Output Current on Any I/O Pin                                 +/–20                                         mA

        PD                              Package Power Dissipation                              1.5                                           W

        TSTG                               Storage Temperature                                 –55 to 125                                    oC

        TBIAS                           Temperature Under Bias                                 –55 to 125                                    oC

Notes:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect reliability of

this component.

Power Supply Voltage Ranges

                  Parameter                               Symbol               Min.            Typ.                             Max.         Unit

                  1.8 V Supply Voltage                            VDD1         1.7             1.8                              2.0             V

                  2.5 V Supply Voltage                            VDD2         2.3             2.5                              2.7             V

        1.8 V VDDQ I/O Supply Voltage                             VDDQ1        1.7             1.8                              2.0             V

        2.5 V VDDQ I/O Supply Voltage                             VDDQ2        2.3             2.5                              2.7             V

Logic Levels

                  Parameter                                          Symbol         Min.                               Typ.            Max.  Unit

                  VDD Input High Voltage                                 VIH   0.6*VDD                                 —        VDD + 0.3        V

                  VDD Input Low Voltage                                  VIL         –0.3                              —        0.3*VDD          V

                  VDDQ Input High Voltage                                VIHQ  0.6*VDD                                 —        VDDQ + 0.3       V

                  VDDQ Input Low Voltage                                 VILQ        –0.3                              —        0.3*VDD          V

Note:

VIHQ (max) is voltage on VDDQ pins plus 0.3  V.

Rev: 1.05 6/2012                                                  13/33                                                                © 2011, GSI Technology

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Recommended Operating Temperatures

                   Parameter                                      Symbol               Min.                            Typ.         Max.           Unit

       Ambient Temperature (Industrial Range Versions)*                    TA          –40                             25           85             °C

Note:

The part numbers of Industrial Temperature Range versions end with the character “I”.     Unless otherwise noted, all performance specifications

quoted are evaluated for worst case in the temperature range marked on the device.

Thermal Impedance

    Package       Test PCB             θ JA (C°/W)                θ JA (C°/W)             θ JA (C°/W)                               θ JB (C°/W)  θ JC (C°/W)

                  Substrate            Airflow = 0 m/s         Airflow = 1 m/s            Airflow = 2 m/s

    119 BGA       4-layer              28.0                            24.8                     23.7                                17.4           8.3

    165 BGA       4-layer              27.4                            24.2                     23.2                                15.3           7.8

Notes:

1.     Thermal Impedance data is based on a number of of samples from mulitple lots and should be viewed as a typical number.

2.     Please refer to JEDEC standard JESD51-6.

3.     The characteristics of the test fixture PCB influence reported thermal characteristics of the device. Be advised that a good thermal path to

       the PCB can result in cooling or heating of the RAM depending on PCB temperature.

    Undershoot Measurement             and Timing                                      Overshoot Measurement                        and Timing

       VIH                                                                                                                 20% tKC

                                                                                   VDD + 2.0 V

       VSS                                                                             50%

       50%                                                                             VDD

VSS – 2.0 V

                   20% tKC                                                                VIL

Note:

Input Under/overshoot voltage must     be –2 V > Vi <  VDDn+2  V  not  to  exceed  4.6 V maximum, with a pulse width not            to exceed 20%  tKC.

Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5 V)

             Parameter                           Symbol                        Test conditions                               Typ.         Max.     Unit

             Input Capacitance                           CIN                        VIN = 0 V                                8            10         pF

             Input/Output Capacitance                    CI/O                      VOUT = 0 V                                12           14         pF

Note:

These parameters are sample tested.

Rev: 1.05 6/2012                                               14/33                                                                      © 2011, GSI Technology

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AC Test Conditions

        Parameter                       Conditions

        Input high level                VDD – 0.2 V

        Input low level                 0.2 V                                                                          Figure 1

        Input slew rate                 1 V/ns                                       Output Load 1

        Input reference level           VDD/2                            DQ

        Output reference level          VDDQ/2                                                                                   50Ω     30pF*

        Output load                     Fig. 1

Notes:                                                                                                                 VDDQ/2

1.  Include scope and jig capacitance.                                               * Distributed Test Jig Capacitance

2.  Test conditions as specified with output loading as shown in Fig. 1

    unless otherwise noted.

3.  Device is deselected as defined by the Truth Table.

DC  Electrical Characteristics

        Parameter                       Symbol                           Test Conditions                                              Min         Max

        Input Leakage Current           IIL                              VIN = 0 to VDD                                               –1 uA       1 uA

        (except mode pins)

        FT, SCD, ZQ Input Current       IIN                              VDD ≥ VIN ≥ 0 V                                              –100 uA     100 uA

        Output Leakage Current          IOL                              Output Disable, VOUT = 0 to VDD                              –1 uA       1 uA

        1.8 V Output High Voltage       VOH1                             IOH = –4 mA, VDDQ = 1.7 V                               VDDQ – 0.4    V  —

        2.5 V Output High Voltage       VOH2                             IOH = –8 mA, VDDQ = 2.375 V                                  1.7 V       —

        1.8 V Output Low Voltage        VOL1                             IOL = 4 mA                                                   —           0.4 V

        2.5 V Output Low Voltage        VOL2                             IOL = 8 mA                                                   —           0.4 V

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Operating Currents

                                                                                                                       -250I    -200I    -150I

    Parameter       Test Conditions                               Mode                  Symbol                         –40      –40      –40      Unit

                                                                                                                       to 85°C  to 85°C  to 85°C

                                                                        Pipeline        IDD                            200      170      145      mA

                                                    (x32/x36)                           IDDQ                           20       15       20

                    Device Selected;                              Flow Through          IDD                            160      145      130      mA

        Operating   All other inputs                                                    IDDQ                           15       15       15

        Current     ≥VIH or ≤ VIL                                       Pipeline        IDD                            185      160      135      mA

                    Output open                                                         IDDQ                           10       10       10

                                                    (x18)                               IDD                            145      125      125

                                                                  Flow Through          IDDQ                           10       10       8        mA

        Standby     ZZ ≥ VDD – 0.2 V                                    Pipeline        ISB                            45       45       45       mA

        Current                                     —             Flow Through          ISB                            45       45       45       mA

        Deselect    Device Deselected;                                  Pipeline        IDD                            65       65       60       mA

        Current     All other inputs                —             Flow Through          IDD                            60       60       60       mA

                    ≥ VIH or ≤ VIL

Notes:

1.  IDD and IDDQ apply to any combination of VDD1,  VDD2, VDDQ1,  and VDDQ2 operation.

2.  All parameters listed are worst case scenario.

Rev: 1.05 6/2012                                    16/33                                                                            © 2011, GSI Technology

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AC Electrical Characteristics

                               Parameter                   Symbol              -250I                                   -200I                  -150I            Unit

                                                                          Min         Max            Min                      Max        Min         Max

                               Clock Cycle Time            tKC            4.0         —              5.0                      —          6.7         —         ns

                  Clock to Output Valid                    tKQ            —           3.0            —                        3.0        —           3.8       ns

    Pipeline      Clock to Output Invalid                  tKQX           1.5         —              1.5                      —          1.5         —         ns

                  Clock to Output in Low-Z                 tLZ1           1.5         —              1.5                      —          1.5         —         ns

                               Setup time                  tS             1.2         —              1.4                      —          1.5         —         ns

                               Hold time                   tH             0.2         —              0.4                      —          0.5         —         ns

                               Clock Cycle Time            tKC            5.5         —              6.5                      —          7.5         —         ns

                  Clock to Output Valid                    tKQ            —           5.5            —                        6.5        —           7.5       ns

    Flow Through  Clock to Output Invalid                  tKQX           2.0         —              2.0                      —          2.0         —         ns

                  Clock to Output in Low-Z                 tLZ1           2.0         —              2.0                      —          2.0         —         ns

                               Setup time                  tS             1.5         —              1.5                      —          1.5         —         ns

                               Hold time                   tH             0.5         —              0.5                      —          0.5         —         ns

                               Clock HIGH Time             tKH            1.3         —              1.3                      —          1.5         —         ns

                               Clock LOW Time              tKL            1.7         —              1.7                      —          1.7         —         ns

                               Clock to Output in          tHZ1           1.5         2.5            1.5                      3.0        1.5         3.0       ns

                               High-Z

                               G to Output Valid           tOE            —           2.5            —                        3.0        —           3.8       ns

                  G to output in Low-Z                     tOLZ1          0           —              0                        —          0           —         ns

                  G to output in High-Z                    tOHZ1          —           2.5            —                        3.0        —           3.8       ns

                               ZZ setup time               tZZS2          5           —              5                        —          5           —         ns

                               ZZ hold time                tZZH2          1           —              1                        —          1           —         ns

                               ZZ recovery                 tZZR           20          —              20                       —          20          —         ns

Notes:

1.  These parameters are sampled and are not 100% tested.

2.  ZZ is an asynchronous signal. However, in order to be recognized  on  any given   clock  cycle,  ZZ                must   meet  the  specified setup  and  hold

    times as specified above.

Rev: 1.05 6/2012                                           17/33                                                                              © 2011, GSI Technology

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                                                  Pipeline Mode Timing (SCD)

         Begin        Read A      Cont      Cont           Deselect     Write B     Read C  Read    C+1 Read C+2 Read C+3 Cont             Deselect

                      Single      Read                          Single Write                                           Burst Read

                                                                tKL

                                                           tKH           tKC

CK

ADSP

                  tS

                      tH                                                            ADSC initiated  read

ADSC

                              tS                 tH

ADV

                  tS

                      tH

A0–An             A                                                  B           C

                  tS

GW

                  tS                                                     tH

BW

                                                                         tH

                                                                tS

Ba–Bd

                  tS                                                                                                                       Deselected with E1

                                                 tH                                                 E1    masks        ADSP

E1

                  tS

                      tH                E2  and  E3  only  sampled with  ADSP    and ADSC

E2

                  tS

                      tH

E3

G

                                                                tS                          tKQ                                                    tKQX

                                  tOE            tOHZ                    tH                         tLZ                                    tHZ

DQa–DQd                                     Q(A)                D(B)                                      Q(C)         Q(C+1)      Q(C+2)  Q(C+3)

Rev: 1.05 6/2012                                           18/33                                                                   © 2011, GSI Technology

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                                                                                                                             GS88218/36C(B/D)-xxxIV

                                        Flow  Through Mode Timing                (SCD)

         Begin       Read A  Cont       Cont     Write B     Read C        Read  C+1 Read  C+2                         Read  C+3 Read C  Cont  Deselect

                                   tKL

                             tKH        tKC

CK

ADSP                                                               Fixed High

                     tS                             tS

                     tH                             AtHDSC initiated read

ADSC

                             tS

                             tH

ADV

                     tS

                     tH

A0–An             A                           B           C

                             tS

                             tH

GW

                                                    tS

                                                    tH

BW

                                                    tS

                                                    tH

Ba–Bd

                     tS                                                                                                                  Deselected with E1

                                        tH

E1

                     tS

                     tH      E2 and     E3 only sampled with ADSC

E2

                     tS

                     tH

E3

G

                                                    tH

                                                    tS             tKQ                                                                         tHZ

                     tOE                tOHZ                 tLZ                                                                                    tKQX

DQa–DQd                           Q(A)        D(B)                         Q(C)  Q(C+1)                                Q(C+2)  Q(C+3)    Q(C)

Rev: 1.05 6/2012                                    19/33                                                                                © 2011, GSI Technology

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                                                                                                                       GS88218/36C(B/D)-xxxIV

                                                  Pipeline Mode Timing (DCD)

         Begin        Read A      Cont  Deselect  Deselect      Write B      Read C  Read C+1 Read      C+2 Read       C+3 Cont  Deselect  Deselect

                                                       tKL

                                                  tKH                tKC

CK

ADSP

                  tS                                                         ADSC initiated read

                      tH

ADSC

                              tS        tH

ADV

                  tS

                      tH

Ao–An             A                                               B       C

                  tS

GW

                  tS                                                 tH

BW

                                                                     tH

                                                            tS

Ba–Bd

                  tS                                                                                                             Deselected     with E1

                                  tH

E1

                  tS                    E2 and    E3  only  sampled with ADSC

                      tH

E2

                  tS

                      tH

E3

G

                                                            tS                       tKQ                                                   tHZ

                                  tOE   tOHZ                         tH                   tLZ                                                   tKQX

DQa–DQd  Hi-Z                           Q(A)                D(B)                                  Q(C)  Q(C+1)         Q(C+2)    Q(C+3)

Rev: 1.05 6/2012                                            20/33                                                                © 2011, GSI Technology

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                                                     Flow Through Mode Timing (DCD)

                  Begin     Read A      Cont         Deselect     Write B     Read C      Read  C+1  Read  C+2  Read C+3  Read C  Deselect

                                              tKL

                                        tKH          tKC

CK

ADSP                                                                               Fixed  High

                            tS                                    tS

                            tH                                    AtHDSC initiated read

ADSC

                                        tH

                                        tS                                                tS                              tH

ADV

                            tS

                            tH

Ao–An                    A                                     B           C

                                        tS

                                        tH

GW

                                                                  tS

                                                                  tH

BW

                                                                  tH

                                                                  tS

Ba–Bd

                            tS                                                                                                    Deselected with E1

                                        tH                                                E1 masks ADSP

E1

                            tS

                            tH      E2  and E3 only  sampled with ADSP and ADSC

E2

                            tS

                            tH                            E1 masks ADSP

E3

G

                                                                  tH

                            tOE                                   tS                                                                        tKQX

                            tKQ                      tOHZ                     tLZ                                                           tHZ

DQa–DQd                                      Q(A)         D(B)                            Q(C)       Q(C+1)     Q(C+2)    Q(C+3)  Q(C)

Rev: 1.05 6/2012                                                      21/33                                                       © 2011, GSI Technology

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Sleep Mode

During normal operation, ZZ must be pulled low, either by the user or by it’s internal pull down resistor. When ZZ is pulled high,

the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to

low, the SRAM operates normally after ZZ recovery time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of

Sleep mode is dictated by the length of time the ZZ is in a high state. After entering Sleep mode, all inputs except ZZ become

disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.

When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZI is met. Because ZZ is an asynchronous input, pending

operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated

until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a Deselect or Read commands

may be applied while the SRAM is recovering from Sleep mode.

                                     Sleep Mode Timing Diagram

                                     tKH

                                tKC       tKL

CK

                         Setup

                         Hold

ADSP

ADSC

                                                                                                                       tZZR

                                                         tZZS   tZZH

          ZZ

Application Tips

Single and Dual Cycle Deselect

SCD devices (like this one) force the use of “dummy read cycles” (read cycles that are launched normally, but that are ended with

the output drivers inactive) in a fully synchronous environment. Dummy read cycles waste performance, but their use usually

assures there will be no bus contention in transitions from reads to writes or between banks of RAMs. DCD SRAMs do not waste

bandwidth on dummy cycles and are logically simpler to manage in a multiple bank application (wait states need not be inserted at

bank address boundary crossings), but greater care must be exercised to avoid excessive bus contention.

JTAG Port Operation

Overview

The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan

interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output

drivers are powered by VDDQ.

Disabling the JTAG Port

It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless

clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG

Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

Rev: 1.05 6/2012                                         22/33                                                               © 2011, GSI Technology

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JTAG Pin Descriptions

Pin       Pin Name          I/O                                               Description

TCK       Test Clock        In   Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate

                                 from the falling edge of TCK.

                                 The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP

TMS       Test Mode Select  In   controller state machine. An undriven TMS input will produce the same result as a logic one input

                                 level.

                                 The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers

                                 placed between TDI and TDO. The register placed between TDI and TDO is determined by the

TDI       Test Data In      In   state of the TAP Controller state machine and the instruction that is currently loaded in the TAP

                                 Instruction Register (refer to the TAP Controller State Diagram). An undriven TDI pin will produce

                                 the same result as a logic one input level.

                                 Output that is active depending on the state of the TAP state machine. Output changes in

TDO       Test Data Out     Out  response to the falling edge of TCK. This is the output side of the serial registers placed between

                                 TDI and TDO.

Note:

This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is

held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview

The various JTAG registers, refered to as Test Access Port orTAP Registers, are selected (one at a time) via the sequences of 1s

and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the

rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the

TDI and TDO pins.

Instruction Register

The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or

the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the

TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the

controller is placed in Test-Logic-Reset state.

Bypass Register

The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through

the RAM’s JTAG Port to another device in the scan chain with as little delay as possible.

Boundary Scan Register

The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM’s input or I/O pins.

The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port’s TDO pin. The

Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the

device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan

Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in

Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,

SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

Rev: 1.05 6/2012                                 23/33                                                                 © 2011, GSI Technology

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                                                               JTAG TAP Block Diagram

                                             ·      ·          ·          ·        ·         ·       ·       ·

                                                               Boundary Scan Register

                                      ·                                                                                ·

                                      ·                                                                                1

                                     M*                     0

                                                            Bypass Register                                            0

                                                            2  1   0

                                                            Instruction Register

                      TDI                                                                                                      TDO

                                                            ID Code Register

                                                            31 30 29  ·         · ··  2   1  0

                                                                   Control Signals

                      TMS

                      TCK                               Test Access Port (TAP) Controller

* For the value of M, see the BSDL file, which is available at by contacting us at apps@gsitechnology.com.

Identification (ID) Register

The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in

Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.

It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the

controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

ID Register Contents

                                                                                                                               GSI Technology                Presence Register

                                                        Not Used                                                               JEDEC Vendor

                                                                                                                                     ID Code

Bit #  31  30     29  28      27  26     25     24  23  22     21     20  19    18    17     16  15  14  13     12     11  10  9  8  7  6  5     4  3  2  1  0

       X   X      X   X       X   X      X      X   X   X      X      X      X  X     X      X   X   X   X      X      0   0   0  1  1  0     1  1  0  0  1  1

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Tap Controller Instruction Set

Overview

There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific

(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be

implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load

address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.

When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired

instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the

TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this

device is listed in the following table.

                                             JTAG Tap Controller State Diagram

          1          Test Logic Reset

                          0

                     Run Test Idle        1            Select DR              1                                        Select IR    1

                  0                                           0                                                              0

                                                 1  Capture DR                   1                                     Capture IR

                                                           0                                                              0

                                                       Shift DR               0                                           Shift IR  0

                                                              1                                                              1

                                                 1     Exit1 DR                  1                                        Exit1 IR

                                                              0                                                              0

                                                    Pause DR                  0                                        Pause IR     0

                                                              1                                                              1

                                                       Exit2 DR               0                                           Exit2 IR  0

                                                              1                                                              1

                                                    Update DR                                                          Update IR

                                                    1            0                                                     1        0

Instruction Descriptions

BYPASS

When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This

occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-

tate testing of other devices in the scan path.

SAMPLE/PRELOAD

SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is

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     loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and

     I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and

     are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because

     the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents

     while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will

     not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the

     TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP

     operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then

     places the boundary scan register between the TDI and TDO pins.

EXTEST

     EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with

     all logic 0s. The EXTEST command does not block or override the RAM’s input pins; therefore, the RAM’s internal state is

     still determined by its input pins.

     Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.

     Then the EXTEST command is used to output the Boundary Scan Register’s contents, in parallel, on the RAM’s data output

     drivers on the falling edge of TCK when the controller is in the Update-IR state.

     Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-

     tion is selected, the sate of all the RAM’s input and I/O pins, as well as the default values at Scan Register locations not asso-

     ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR

     state, the RAM’s output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-

     ated.

IDCODE

     The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and

     places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction

     loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z

     If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-

     Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR

     state.

RFU

     These instructions are Reserved for Future Use. In this device they replicate the BYPASS instruction.

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JTAG TAP Instruction Set Summary

    Instruction   Code                                                 Description                                     Notes

    EXTEST        000   Places the Boundary Scan Register between TDI and TDO.                                         1

    IDCODE        001   Preloads ID Register and places it between TDI and TDO.                                        1, 2

                        Captures I/O ring contents. Places the Boundary Scan Register between TDI and

    SAMPLE-Z      010   TDO.                                                                                           1

                        Forces all RAM output drivers to High-Z.

        RFU       011   Do not use this instruction; Reserved for Future Use.                                          1

                        Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

    SAMPLE/       100   Captures I/O ring contents. Places the Boundary Scan Register between TDI and                  1

    PRELOAD             TDO.

        GSI       101   GSI private instruction.                                                                       1

        RFU       110   Do not use this instruction; Reserved for Future Use.                                          1

                        Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

    BYPASS        111   Places Bypass Register between TDI and TDO.                                                    1

Notes:

1.  Instruction codes expressed in binary, MSB on left, LSB on right.

2.  Default instruction automatically loaded at power-up and in test-logic-reset state.

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JTAG Port Recommended Operating Conditions and DC Characteristics (1.8/2.5 V Version)

                               Parameter                                         Symbol          Min.                     Max.                 Unit  Notes

                   1.8 V Test Port Input Low Voltage                             VILJ1           –0.3                     0.3 * VDD1           V         1

                   2.5 V Test Port Input Low Voltage                             VILJ2           –0.3                     0.3 * VDD2           V         1

                   1.8 V Test Port Input High Voltage                            VIHJ1       0.6 * VDD1                   VDD1 +0.3            V         1

                   2.5 V Test Port Input High Voltage                            VIHJ2       0.6 * VDD2                   VDD2 +0.3            V         1

        TMS, TCK and TDI Input Leakage Current                                   IINHJ           –300                     1                    uA        2

        TMS, TCK and TDI Input Leakage Current                                   IINLJ           –1                       100                  uA        3

                     TDO Output Leakage Current                                  IOLJ            –1                       1                    uA        4

                     Test Port Output High Voltage                               VOHJ            1.7                      —                    V         5, 6

                     Test Port Output Low Voltage                                VOLJ            —                        0.4                  V         5, 7

                     Test Port Output CMOS High                                  VOHJC       VDDQ – 100 mV                —                    V         5, 8

                     Test Port Output CMOS Low                                   VOLJC           —                        100 mV               V         5, 9

Notes:

1.  Input Under/overshoot voltage must be –2 V < Vi < VDDn       +2  V  not  to  exceed 4.6  V maximum, with           a  pulse width not  to  exceed 20% tTKC.

2.  VILJ ≤ VIN ≤ VDDn

3.  0 V ≤ VIN ≤ VILJn

4.  Output Disable, VOUT = 0 to VDDn

5.  The TDO output driver is served by the VDDQ supply.

6.  IOHJ = –4 mA

7.  IOLJ = + 4 mA

8.  IOHJC = –100 uA

9.  IOLJC = +100 uA

JTAG Port AC Test Conditions

        Parameter                         Conditions                                                                   JTAG Port AC Test Load

        Input high level                            VDD – 0.2 V                              DQ

        Input low level                                0.2 V                                                                      50Ω             30pF*

        Input slew rate                                1 V/ns

        Input reference level                          VDDQ/2                                                             VDDQ/2

                                                                                                       * Distributed Test Jig Capacitance

        Output reference level                         VDDQ/2

Notes:

1.  Include scope and jig capacitance.

2.  Test conditions as shown unless otherwise noted.

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                                         JTAG       Port Timing      Diagram

                            tTKC                           tTKH      tTKL

                  TCK

                                                    tTH

                                               tTS

                  TDI

                                                    tTH

                                               tTS

                  TMS

                                         tTKQ

                  TDO

                                                    tTH

                                               tTS

Parallel  SRAM    input

JTAG Port AC Electrical Characteristics

Parameter                   Symbol       Min        Max    Unit

TCK Cycle Time              tTKC         50         —            ns

TCK Low to TDO Valid        tTKQ         —          20           ns

TCK High Pulse Width        tTKH         20         —            ns

TCK Low Pulse Width         tTKL         20         —            ns

TDI & TMS Set Up Time       tTS          10         —            ns

TDI & TMS Hold Time         tTH          10         —            ns

Boundary Scan (BSDL Files)

For information regarding the Boundary Scan Chain, or to obtain BSDL files for this  part,  please                     contact our Applications

Engineering Department at: apps@gsitechnology.com.

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                                                                                                                              GS88218/36C(B/D)-xxxIV

                              Package  Dimensions—119-Bump FPBGA (Package B, Variation 3)

   A1                      TOP VIEW                                 Ø0.10S   C             BOTTOM VIEW                    A1

                                                                    Ø0.30S   C  AS     BS           Ø0.60~0.90 (119x)

      1  2        3  4  5  6  7                                                                  7  6  5  4            3  2     1

A                                                                                                                                  A

B                                                                                                                                  B

C                                                                                                                                  C

D                                                                                                                                  D

E                                                                                      1.27                                        E

F                                                                                                                                  F

G                                                                                                                                  G

H                                                                   22±0.10     20.32                                              H

J                                                                                                                                  J

K                                                                                                                                  K

L                                                                                                                                  L

M                                                                                                                                  M

N

P                                                                                                                                  N

R                                                                                                                                  P

T                                                                                                                                  R

U                                                                                                                                  T

                                                                                                                                   U

                                                                    B

                                                                                                                          1.27

                                                            0.15 C                                        7.62

                                                                                       A                  14±0.10

                                                                                       0.20(4x)

                  SEATING  PLANE                  1.77 MAX

   C                                   0.50~0.70

Rev: 1.05 6/2012                                                    30/33                                                             © 2011, GSI Technology

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                                                                                                                                GS88218/36C(B/D)-xxxIV

                                     Package    Dimensions—165-Bump FPBGA (Package D)

   A1  CORNER                 TOP    VIEW                                Ø0.10 M C             BOTTOM VIEW              A1 CORNER

                                                                         Ø0.25 M C A B

                                                                               Ø0.40~0.60 (165x)

   1   2          3  4  5  6  7  8   9  10  11                                                 11 10  9  8  7  6     5  4  3    2  1

A                                                                                                                                     A

B                                                                                                                                     B

C                                                                                                                                     C

D                                                                                                                                     D

E                                                                                                                                     E

F                                                                                    1.0                                              F

G                                                                     15±0.05                                                         G

H                                                                              14.0  1.0                                              H

J                                                                                                                                     J

K                                                                                                                                     K

L                                                                                                                                     L

M                                                                                                                                     M

N                                                                                                                                     N

P                                                                                                                                     P

R                                                                                                                                     R

                                                                      A                                        1.0         1.0

                                                                                                               10.0

                                                           0.15 C                    B                         13±0.05

                                                                                     0.20(4x)

                     SEATING  PLANE                        1.40 MAX.

   C                                            0.36~0.46

Rev: 1.05 6/2012                                                      31/33                                                              © 2011, GSI Technology

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                                                                                                                       GS88218/36C(B/D)-xxxIV

Ordering Information for GSI Synchronous Burst RAMs

    Org           Part Number1              Type                  Voltage  Package                                     Speed2                        TA3

                                                                  Option                                               (MHz/ns)

    512K x 18     GS88218CB-250IV           SCD/DCD  1.8 V or 2.5 V        119 BGA (var. 3)                            250/5.5                       I

    512K x 18     GS88218CB-200IV           SCD/DCD  1.8 V or 2.5 V        119 BGA (var. 3)                            200/6.5                       I

    512K x 18     GS88218CB-150IV           SCD/DCD  1.8 V or 2.5 V        119 BGA (var. 3)                            150/7.5                       I

    256K x 36     GS88236CB-250IV           SCD/DCD  1.8 V or 2.5 V        119 BGA (var. 3)                            250/5.5                       I

    256K x 36     GS88236CB-200IV           SCD/DCD  1.8 V or 2.5 V        119 BGA (var. 3)                            200/6.5                       I

    256K x 36     GS88236CB-150IV           SCD/DCD  1.8 V or 2.5 V        119 BGA (var. 3)                            150/7.5                       I

    512K x 18     GS88218CGB-250IV          SCD/DCD  1.8 V or 2.5 V        RoHS-compliant 119 BGA (var. 3)             250/5.5                       I

    512K x 18     GS88218CGB-200IV          SCD/DCD  1.8 V or 2.5 V        RoHS-compliant 119 BGA (var. 3)             200/6.5                       I

    512K x 18     GS88218CGB-150IV          SCD/DCD  1.8 V or 2.5 V        RoHS-compliant 119 BGA (var. 3)             150/7.5                       I

    256K x 36     GS88236CGB-250IV          SCD/DCD  1.8 V or 2.5 V        RoHS-compliant 119 BGA (var. 3)             250/5.5                       I

    256K x 36     GS88236CGB-200IV          SCD/DCD  1.8 V or 2.5 V        RoHS-compliant 119 BGA (var. 3)             200/6.5                       I

    256K x 36     GS88236CGB-150IV          SCD/DCD  1.8 V or 2.5 V        RoHS-compliant 119 BGA (var. 3)             150/7.5                       I

    512K x 18     GS88218CD-250IV           SCD/DCD  1.8 V or 2.5 V        165 BGA                                     250/5.5                       I

    512K x 18     GS88218CD-200IV           SCD/DCD  1.8 V or 2.5 V        165 BGA                                     200/6.5                       I

    512K x 18     GS88218CD-150IV           SCD/DCD  1.8 V or 2.5 V        165 BGA                                     150/7.5                       I

    256K x 36     GS88236CD-250IV           SCD/DCD  1.8 V or 2.5 V        165 BGA                                     250/5.5                       I

    256K x 36     GS88236CD-200IV           SCD/DCD  1.8 V or 2.5 V        165 BGA                                     200/6.5                       I

    256K x 36     GS88236CD-150IV           SCD/DCD  1.8 V or 2.5 V        165 BGA                                     150/7.5                       I

    512K x 18     GS88218CGD-250IV          SCD/DCD  1.8 V or 2.5 V        RoHS-compliant 165 BGA                      250/5.5                       I

    512K x 18     GS88218CGD-200IV          SCD/DCD  1.8 V or 2.5 V        RoHS-compliant 165 BGA                      200/6.5                       I

    512K x 18     GS88218CGD-150IV          SCD/DCD  1.8 V or 2.5 V        RoHS-compliant 165 BGA                      150/7.5                       I

    256K x 36     GS88236CGD-250IV          SCD/DCD  1.8 V or 2.5 V        RoHS-compliant 165 BGA                      250/5.5                       I

    256K x 36     GS88236CGD-200IV          SCD/DCD  1.8 V or 2.5 V        RoHS-compliant 165 BGA                      200/6.5                       I

    256K x 36     GS88236CGD-150IV          SCD/DCD  1.8 V or 2.5 V        RoHS-compliant 165 BGA                      150/7.5                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number. Example: GS88236CB-150IVT.

2.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow Through mode-selectable by the user.

3.  TA = I = Industrial Temperature Range.

4.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.05 6/2012                                     32/33                                                             © 2011, GSI Technology

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9Mb  Sync SRAM Datasheet  Revision History

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     882VxxC_r1                              •      Creation of new datasheet

                                             •      Updated 119-BGA package to var. 3

     882VxxC_r1.01        Content            •      Rev1.01a: Updated 165-BGA package

                                             •      Rev1.01b: Corrected erroneous part number                          on  page  33

     882VxxC_r1_02        Content            •      Update to MP datasheet

     882xxC_V_r1_03       Content            •      Updated Absolute Maximum Ratings

                                             •      Deleted conditional text

     882xxC_V_r1_04       Content            •      Updated Absolute Maximum Ratings

                                             •      Added thermal information

     882xxC_V_r1_05_Ind   Content            •      Updated Absolute Maximum Ratings

                                             •      Removed all Comm Temp references

Rev: 1.05 6/2012                             33/33                                                                     © 2011, GSI Technology

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