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GS88136AD-150I

器件型号:GS88136AD-150I
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
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器件描述

512K x 18, 256K x 36 9Mb Synchronous Burst SRAMs

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GS88136AD-150I器件文档内容

                                                                  GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

100-Pin TQFP & 165-Bump BGA  512K x 18, 256K x 36                                                                      250 MHz133 MHz
                                                                                                                       2.5 V or 3.3 V VDD
Commercial Temp              9Mb Synchronous Burst SRAMs                                                                 2.5 V or 3.3 V I/O

Industrial Temp

Features                                                          Flow Through/Pipeline Reads
                                                                  The function of the Data Output register can be controlled by
IEEE 1149.1 JTAG-compatible Boundary Scan                       the user via the FT mode pin (Pin 14). Holding the FT mode
2.5 V or 3.3 V +10%/10% core power supply                      pin low places the RAM in Flow Through mode, causing
2.5 V or 3.3 V I/O supply                                       output data to bypass the Data Output Register. Holding FT
LBO pin for Linear or Interleaved Burst mode                    high places the RAM in Pipeline mode, activating the rising-
Internal input resistors on mode pins allow floating mode pins  edge-triggered Data Output Register.
Byte Write (BW) and/or Global Write (GW) operation
Internal self-timed write cycle                                 SCD Pipelined Reads
Automatic power-down for portable applications                  The GS88118/36AT/D is a SCD (Single Cycle Deselect)
JEDEC-standard packages                                         pipelined synchronous SRAM. DCD (Dual Cycle Deselect)
                                                                  versions are also available. SCD SRAMs pipeline deselect
Functional Description                                            commands one stage less than read commands. SCD RAMs
                                                                  begin turning off their outputs immediately after the deselect
Applications                                                      command has been captured in the input registers.
The GS88118/36AT/D is a 9,437,184-bit high performance
synchronous SRAM with a 2-bit burst address counter.              Byte Write and Global Write
Although of a type originally developed for Level 2 Cache         Byte write operation is performed by using Byte Write enable
applications supporting high performance CPUs, the device         (BW) input combined with one or more individual byte write
now finds application in synchronous SRAM applications,           signals (Bx). In addition, Global Write (GW) is available for
ranging from DSP main store to networking chip set support.       writing all bytes at one time, regardless of the Byte Write
                                                                  control inputs.
Controls
Addresses, data I/Os, chip enable (E1, E2), address burst         Sleep Mode
control inputs (ADSP, ADSC, ADV) and write control inputs         Low power (Sleep mode) is attained through the assertion
(Bx, BW, GW) are synchronous and are controlled by a              (High) of the ZZ signal, or by stopping the clock (CK).
positive-edge-triggered clock input (CK). Output enable (G)       Memory data is retained during Sleep mode.
and power down control (ZZ) are asynchronous inputs. Burst
cycles can be initiated with either ADSP or ADSC inputs. In       Core and Interface Voltages
Burst mode, subsequent burst addresses are generated              The GS88118/36AT/D operates on a 2.5 V or 3.3 V power
internally and are controlled by ADV. The burst address           supply. All input are 3.3 V and 2.5 V compatible. Separate
counter may be configured to count in either linear or            output power (VDDQ) pins are used to decouple output noise
interleave order with the Linear Burst Order (LBO) input. The     from the internal circuits and are 3.3 V and 2.5 V compatible.
Burst function need not be used. New addresses can be loaded
on every cycle with no degradation of chip performance.

                                  Parameter Synopsis

                                  -250 -225 -200 -166 -150 -133 Unit

                  Pipeline tKQ 2.5 2.7 3.0 3.4 3.8 4.0 ns
                  3-1-1-1 tCycle 4.0 4.4 5.0 6.0 6.7 7.5 ns

                             Curr (x18) 280 255 230 200 185 165 mA
                             Curr (x36) 330 300 270 230 215 190 mA

                    Flow     tKQ  5.5 6.0 6.5 7.0 7.5 8.5 ns
                  Through         5.5 6.0 6.5 7.0 7.5 8.5 ns
                  2-1-1-1 tCycle

                             Curr (x18) 175 165 160 150 145 135 mA
                             Curr (x36) 200 190 180 170 165 150 mA

Rev: 1.04 3/2005                  1/36                                                                                  2001, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                               GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

                      GS88118A 100-Pin TQFP Pinout (Package T)

                      A
                          A
                              E1
                                  E2
                                      NC
                                           NC
                                               BB
                                                   BA
                                                        A
                                                            VDD
                                                                VSS
                                                                     CK
                                                                         GW
                                                                             BW
                                                                                  G
                                                                                      ADSC
                                                                                          ADSP
                                                                                              ADV
                                                                                                  A
                                                                                                      A

   NC                100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81                                          A
                                                                                                                           NC
   NC             1                                                                                                    80  NC
   NC                                                                                                                      VDDQ
VDDQ              2                                                                                                    79  VSS
                                                                                                                           NC
  VSS             3                                                                                                    78  DQPA
   NC                                                                                                                      DQA
   NC             4                                                                                                    77  DQA
  DQB                                                                                                                      VSS
  DQB             5                                                                                                    76  VDDQ
  VSS                                                                                                                      DQA
VDDQ              6                                                                                                    75  DQA
  DQB                                                                                                                      VSS
  DQB             7                                                                                                    74  NC
    FT                                                                                                                     VDD
  VDD             8                                                                                                    73  ZZ
   NC                                                                                                                      DQA
  VSS             9   512K x 18                                                                                        72  DQA
  DQB                                                                                                                      VDDQ
DQB6             10                                                                                                   71  VSS
VDDQ                                                                                                                      DQA
  VSS             11  Top View                                                                                         70  DQA
  DQB                                                                                                                      NC
  DQB             12                                                                                                   69  NC
DQPB                                                                                                                       VSS
   NC             13                                                                                                   68  VDDQ
  VSS                                                                                                                      NC
VDDQ              14                                                                                                   67  NC
   NC                                                                                                                      NC
   NC             15                                                                                                   66
   NC
                  16                                                                                                   65

                  17                                                                                                   64

                  18                                                                                                   63

                  19                                                                                                   62

                  20                                                                                                   61

                  21                                                                                                   60

                  22                                                                                                   59

                  23                                                                                                   58

                  24                                                                                                   57

                  25                                                                                                   56

                  26                                                                                                   55

                  27                                                                                                   54

                  28                                                                                                   53

                  29                                                                                                   52

                  30                                                                                                   51

                      31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                      LBO
                         A5
                                  A
                                      A
                                           A1
                                               A0

                                                   TMS
                                                       TDI
                                                            VSS
                                                                VDD
                                                                    TDO
                                                                        TC K
                                                                             A
                                                                                 A
                                                                                     A
                                                                                          A
                                                                                              A
                                                                                                  A
                                                                                                       A

Rev: 1.04 3/2005      2/36                                                                                                 2001, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                               GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

                      GS88136A 100-Pin TQFP Pinout (Package T)

                      A
                          A
                              E1
                                  E2
                                      BD
                                           BC
                                               BB
                                                   BA
                                                        A
                                                            VDD
                                                                VSS
                                                                     CK
                                                                         GW
                                                                             BW
                                                                                  G
                                                                                      ADSC
                                                                                          ADSP
                                                                                              ADV
                                                                                                  A
                                                                                                      A

DQPC                 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81                                          DQPB
                                                                                                                           DQB
  DQC             1                                                                                                    80  DQB
  DQC                                                                                                                      VDDQ
VDDQ              2                                                                                                    79  VSS
                                                                                                                           DQB
  VSS             3                                                                                                    78  DQB
  DQC                                                                                                                      DQB
  DQC             4                                                                                                    77  DQB
  DQC                                                                                                                      VSS
  DQC             5                                                                                                    76  VDDQ
  VSS                                                                                                                      DQB
VDDQ              6                                                                                                    75  DQB
  DQC                                                                                                                      VSS
  DQC             7                                                                                                    74  NC
                                                                                                                           VDD
    FT            8                                                                                                    73  ZZ
  VDD                                                                                                                      DQA
   NC             9   256K x 36                                                                                        72  DQA
VSS                                                                                                                       VDDQ
  DQD             10                                                                                                   71  VSS
  DQD                                                                                                                      DQA
VDDQ              11  Top View                                                                                         70  DQA
  VSS                                                                                                                      DQA
  DQD             12                                                                                                   69  DQA
  DQD                                                                                                                      VSS
  DQD             13                                                                                                   68  VDDQ
  DQD                                                                                                                      DQA
  VSS             14                                                                                                   67  DQA
VDDQ                                                                                                                       DQPA
  DQD             15                                                                                                   66
  DQD
DQPD              16                                                                                                   65

                  17                                                                                                   64

                  18                                                                                                   63

                  19                                                                                                   62

                  20                                                                                                   61

                  21                                                                                                   60

                  22                                                                                                   59

                  23                                                                                                   58

                  24                                                                                                   57

                  25                                                                                                   56

                  26                                                                                                   55

                  27                                                                                                   54

                  28                                                                                                   53

                  29                                                                                                   52

                  30                                                                                                   51

                      31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                      LBO
                         A
                              A
                                  A
                                      A
                                           A1
                                               A0

                                                    TMS
                                                        TDI
                                                            VSS
                                                                VDD
                                                                     TDO
                                                                         TCK
                                                                             A
                                                                                 A
                                                                                     A
                                                                                          A
                                                                                              A
                                                                                                  A
                                                                                                       A

Rev: 1.04 3/2005      3/36                                                                                                 2001, GSI Technology

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TQFP Pin Description                 GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

Symbol               Type                     Description

    A0, A1               I   Address field LSBs and Address Counter preset Inputs
      An                 I                         Address Inputs
     DQA
     DQB               I/O                  Data Input and Output pins
     DQC
     DQD               --                           No Connect
     NC                  I      Byte Write--Writes all enabled bytes; active low
     BW                  I    Byte Write Enable for DQA, DQB Data I/Os; active low
                         I
BA, BB, BC, BD           I                Clock Input Signal; active high
     CK                  I      Global Write Enable--Writes all bytes; active low
     GW                  I
      E1                 I                    Chip Enable; active low
      E2                 I                    Chip Enable; active high
      G                  I                   Output Enable; active low
     ADV                 I     Burst address counter advance enable; active low
                         I  Address Strobe (Processor, Cache Controller); active low
ADSP, ADSC               I                Sleep Mode control; active high
      ZZ                O                     Scan Test Mode Select
     TMS                 I
     TDI                 I                       Scan Test Data In
     TDO                 I                      Scan Test Data Out
     TCK                 I
      FT                 I                        Scan Test Clock
     LBO                 I          Flow Through or Pipeline mode; active low
     VDD
     VSS                               Linear Burst Order mode; active low
                                                 Core power supply
    VDDQ                                       I/O and Core Ground

                                            Output driver power supply

Rev: 1.04 3/2005            4/36                                                                                        2001, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                           GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

                          165 Bump BGA--x18 Commom I/O--Top View (Package D)

                  1    2    3   4    5     6    7    8    9                                                            10  11

A                 NC   A    E1 BB NC E3 BW ADSC ADV A                                                                      A    A

B                 NC   A    E2  NC   BA    CK GW     G ADSP A                                                              NC   B

C                 NC   NC VDDQ VSS   VSS   VSS  VSS  VSS VDDQ NC                                                           DQA  C

D                 NC   DQB VDDQ VDD  VSS   VSS  VSS  VDD VDDQ NC                                                           DQA  D

E                 NC   DQB VDDQ VDD  VSS   VSS  VSS  VDD VDDQ NC                                                           DQA  E

F                 NC   DQB VDDQ VDD  VSS   VSS  VSS  VDD VDDQ NC                                                           DQA  F

G                 NC   DQB VDDQ VDD  VSS   VSS  VSS  VDD VDDQ NC                                                           DQA  G

H                 FT   MCL  NC  VDD  VSS   VSS  VSS  VDD  NC                                                           NC  ZZ   H

J                 DQB  NC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA                                                          NC   J

K                 DQB  NC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA                                                          NC   K

L                 DQB  NC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA                                                          NC   L

M                 DQB  NC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA                                                          NC   M

N                 DQB NC VDDQ VSS    NC    NC   NC   VSS VDDQ NC                                                           NC   N

P                 NC NC     A   A    TDI A1 TDO A         A                                                            A   A    P

R                 LBO NC    A   A TMS A0 TCK A            A                                                            A   A    R

                            11 x 15 Bump BGA--13mm x 15 mm Body--1.0 mm Bump Pitch

Rev: 1.04 3/2005                     5/36                                                                                  2001, GSI Technology

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                                                          GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

                          165 Bump BGA--x32 Common I/O--Top View (Package D)

                  1   2    3   4    5     6    7    8    9                                                             10  11

A                 NC  A    E1 BC BB E3 BW ADSC ADV A                                                                       NC  A

B                 NC  A    E2  BD   BA    CK GW     G ADSP A                                                               NC  B

C                 NC  NC VDDQ VSS   VSS   VSS  VSS  VSS VDDQ NC                                                            NC  C

D                 DQC DQC VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           D

E                 DQC DQC VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           E

F                 DQC DQC VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           F

G                 DQC DQC VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           G

H                 FT  MCL  NC  VDD  VSS   VSS  VSS  VDD  NC                                                            NC  ZZ  H

J                 DQD DQD VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           J

K                 DQD DQD VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           K

L                 DQD DQD VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           L

M                 DQD DQD VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           M

N                 NC  NC VDDQ VSS   NC    NC   NC   VSS VDDQ NC                                                            NC  N

P                 NC NC    A   A    TDI A1 TDO A         A                                                             A   A   P

R                 LBO NC   A   A TMS A0 TCK A            A                                                             A   A   R

                           11 x 15 Bump BGA--13mm x 15 mm Body--1.0 mm Bump Pitch

Rev: 1.04 3/2005                    6/36                                                                                    2001, GSI Technology

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                                                          GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

                          165 Bump BGA--x36 Common I/O--Top View (Package D)

                  1    2    3   4    5     6    7    8    9                                                            10  11

A                 NC   A    E1 BC BB E3 BW ADSC ADV A                                                                      NC   A

B                 NC   A    E2  BD   BA    CK GW     G ADSP A                                                              NC   B

C                 DQC  NC VDDQ VSS   VSS   VSS  VSS  VSS VDDQ NC                                                           DQB  C

D                 DQC DQC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           D

E                 DQC DQC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           E

F                 DQC DQC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           F

G                 DQC DQC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           G

H                 FT   MCL  NC  VDD  VSS   VSS  VSS  VDD  NC                                                           NC  ZZ   H

J                 DQD DQD VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           J

K                 DQD DQD VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           K

L                 DQD DQD VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           L

M                 DQD DQD VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           M

N                 DQD NC VDDQ VSS    NC    NC   NC   VSS VDDQ NC DQA                                                            N

P                 NC NC     A   A    TDI A1 TDO A         A                                                            A   A    P

R                 LBO NC    A   A TMS A0 TCK A            A                                                            A   A    R

                            11 x 15 Bump BGA--13mm x 15 mm Body--1.0 mm Bump Pitch

Rev: 1.04 3/2005                     7/36                                                                                  2001, GSI Technology

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                                              GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

GS88118/32/36AD 165-Bump BGA Pin Description

  Symbol          Type                      Description

    A0, A1           I    Address field LSBs and Address Counter Preset Inputs
       A             I                          Address Inputs

     DQA           I/O                    Data Input and Output pins
     DQB
     DQC             I  Byte Write Enable for DQA, DQB, DQC, DQD I/Os; active low
     DQD            --                            No Connect
BA, BB, BC, BD       I
      NC             I                  Clock Input Signal; active high
      CK             I        Byte Write--Writes all enabled bytes; active low
     BW              I       Global Write Enable--Writes all bytes; active low
     GW              I
      E1             I                     Chip Enable; active low
      E3             I                     Chip Enable; active low
      E2             I                     Chip Enable; active high
      G              I                    Output Enable; active low
     ADV             I       Burst address counter advance enable; active l0w
ADSC, ADSP           I   Address Strobe (Processor, Cache Controller); active low
      ZZ             I                 Sleep mode control; active high
      FT             I           Flow Through or Pipeline mode; active low
     LBO             I               Linear Burst Order mode; active low
     TMS            O                       Scan Test Mode Select
     TDI             I
     TDO            --                         Scan Test Data In
     TCK             I                        Scan Test Data Out
     MCL             I
     VDD             I                         Scan Test Clock
     VSS                                      Must Connect Low
    VDDQ                                      Core power supply
                                             I/O and Core Ground
                                         Output driver power supply

Rev: 1.04 3/2005        8/36                                                                                           2001, GSI Technology

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                                                                      GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

                                                    GS88118/36A Block Diagram

A0An             Register                                         A0

LBO               DQ                          D0            Q0 A1
ADV                               A0
CK
ADSC                              A1
ADSP
GW                                            D1            Q1
BW
BA                                            Counter

BB                                            Load                                      A

BC                                                                     Memory
                                                                        Array
BD
                                                  Register             Q                                               D
                                                                          36                                              36
                                                  DQ
                                                                                        4                                            4
                                                  Register
                                                                       Register                                            Register
                                                  DQ
                                                                          QD                                           QD
                                                  Register
                                                                                                                                 Register
                                                  DQ
                                                                                                                            DQ
                                                  Register
                                                                                    36                                 36
                                                  DQ                                36                                                            36

                                                  Register                          36

                                                  DQ                   DQx1DQx9

                                                  Register

E1                                                DQ

                                                                                                                                        4      32

                                                  Register                                                                                   Parity
                                                                                                                                            Encode
                                                  DQ
                                                                                                                                                   4
FT
G                                                                                                                                         Parity
                                                                                                                                        Compare

                  Power Down                                    1                                                                          NC         NC

ZZ                Control

Note: Only x36 version shown for simplicity.

Rev: 1.04 3/2005                                                9/36                                                                  2001, GSI Technology

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                                                                   GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

Mode Pin Functions

                  Mode Name                                 Pin Name State                                                 Function

             Burst Order Control                                                 L                                       Linear Burst
                                                            LBO                                                        Interleaved Burst

                                                                                H

Output Register Control                                                         L                                          Flow Through
                                                            FT                                                                Pipeline

                                                                            H or NC

             Power Down Control                                             L or NC                                          Active
                                                            ZZ                                                         Standby, IDD = ISB

                                                                               H

Note:
There is a pull-up device onthe FT pin and a pull-down device on the ZZ pin, so those input pins can be unconnected and the chip will operate
in the default states as specified in the above tables.

Burst Counter Sequences

Linear Burst Sequence                                              Interleaved Burst Sequence

                  A[1:0] A[1:0] A[1:0] A[1:0]                                        A[1:0] A[1:0] A[1:0] A[1:0]

1st address       00     01       10  11                           1st address       00                                01  10              11

2nd address       01     10       11  00                           2nd address       01                                00  11              10

3rd address       10     11       00  01                           3rd address       10                                11  00              01

4th address       11     00       01  10                           4th address       11                                10  01              00

Note:                                                              Note:
The burst counter wraps to initial state on the 5th clock.         The burst counter wraps to initial state on the 5th clock.

                                                                                                                                               BPR 1999.05.18

Rev: 1.04 3/2005                                            10/36                                                               2001, GSI Technology

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Byte Write Truth Table

Function          GW       BW  BA         BB  BC  BD                                                                   Notes

Read                    H  H   X          X   X   X                                                                    1

Read                    H  L   H          H   H   H                                                                    1

Write byte a            H  L   L          H   H   H                                                                    2, 3

Write byte b            H  L   H          L   H   H                                                                    2, 3

Write byte c            H  L   H          H   L   H                                                                    2, 3, 4

Write byte d            H  L   H          H   H   L                                                                    2, 3, 4

Write all bytes         H  L   L          L   L   L                                                                    2, 3, 4

Write all bytes         L  X   X          X   X   X

Notes:
1. All byte outputs are active in read cycles regardless of the state of Byte Write Enable inputs.
2. Byte Write Enable inputs BA, BB, BC and/or BD may be used in any combination with BW to write single or multiple bytes.
3. All byte I/Os remain High-Z during all write operations regardless of the state of Byte Write Enable inputs.
4. Bytes "C" and "D" are only available on the x32/x36 versions.

Rev: 1.04 3/2005                   11/36                                                                               2001, GSI Technology

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Synchronous Truth Table

Operation                                         State
                             Address Used Diagram E1 ADSP ADSC ADV W3 DQ4

                                                   Key5

Deselect Cycle, Power Down   None      X      H  X  L                                                                  X  X  High-Z

Read Cycle, Begin Burst      External  R      L  L  X                                                                  X  X  Q

Read Cycle, Begin Burst      External  R      L  H  L                                                                  X  F  Q

Write Cycle, Begin Burst     External  W      L  H  L                                                                  X  T  D

Read Cycle, Continue Burst   Next      CR     X  H  H                                                                  L  F  Q

Read Cycle, Continue Burst   Next      CR     H  X  H                                                                  L  F  Q

Write Cycle, Continue Burst  Next      CW     X  H  H                                                                  L  T  D

Write Cycle, Continue Burst  Next      CW     H  X  H                                                                  L  T  D

Read Cycle, Suspend Burst    Current          X  H  H                                                                  H  F  Q

Read Cycle, Suspend Burst    Current          H  X  H                                                                  H  F  Q

Write Cycle, Suspend Burst   Current          X  H  H                                                                  H  T  D

Write Cycle, Suspend Burst   Current          H  X  H                                                                  H  T  D

Notes:
1. X = Don't Care, H = High, L = Low
2. W = T (True) and F (False) is defined in the Byte Write Truth Table preceding.
3. G is an asynchronous input. G can be driven high at any time to disable active output drivers. G low can only enable active drivers (shown

     as "Q" in the Truth Table above).
4. All input combinations shown above are tested and supported. Input combinations shown in gray boxes need not be used to accomplish

     basic synchronous or synchronous burst operations and may be avoided for simplicity.
5. Tying ADSP high and ADSC low allows simple non-burst synchronous operations. See BOLD items above.
6. Tying ADSP high and ADV low while using ADSC to load new addresses allows simple burst operations. See ITALIC items above.

Rev: 1.04 3/2005                       12/36                                                                               2001, GSI Technology

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                                                                                             Simplified State Diagram

                                                                                                                  X

                                                                                                                  Deselect

                                                                                             W                              R

                                                                                          W                                        R

                  Simple Burst Synchronous Operation Simple Synchronous Operation  X      First Write R                        First Read  X

                                                                                      CW     CR                                            CR

                                                                                                 W                             R
                                                                                                              R
                                                                                                                               Burst Read      X
                                                                                      X Burst Write
                                                                                                              CR               CR

                                                                                                      CW

Notes:
1. The diagram shows only supported (tested) synchronous state transitions. The diagram presumes G is tied low.
2. The upper portion of the diagram assumes active use of only the Enable (E1) and Write (BA, BB, BC, BD, BW, and GW) control inputs, and

     that ADSP is tied high and ADSC is tied low.
3. The upper and lower portions of the diagram together assume active use of only the Enable, Write, and ADSC control inputs, and

     assumes ADSP is tied high and ADV is tied low.

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                         Simplified State Diagram with G

                                            X

                                            Deselect

                                W                         R

                         W                                   R

                  X                                   W
                           First Write R                      First Read X

                     CW            CR                 CW                                                               CR

                         W                                        R
                                                       W
                  X                      R
                         Burst Write                           Burst Read X
                                                      CW
                                   CR
                                                               CR
                            CW

Notes:
1. The diagram shows supported (tested) synchronous state transitions plus supported transitions that depend upon the use of G.
2. Use of "Dummy Reads" (Read Cycles with G High) may be used to make the transition from read cycles to write cycles without passing

     through a deselect cycle. Dummy read cycles increment the address counter just like normal read cycles.
3. Transitions shown in gray tone assume G has been pulsed high long enough to turn the RAM's drivers off and for incoming data to meet

     Data Input Set Up Time.

Rev: 1.04 3/2005            14/36                                                                                           2001, GSI Technology

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Absolute Maximum Ratings

(All voltages reference to VSS)

Symbol                           Description                               Value                                          Unit

VDD                              Voltage on VDD Pins                       0.5 to 4.6                                    V

VDDQ                             Voltage in VDDQ Pins                      0.5 to 4.6                                    V

VI/O                             Voltage on I/O Pins                 0.5 to VDDQ +0.5 ( 4.6 V max.)                      V

VIN                              Voltage on Other Input Pins         0.5 to VDD +0.5 ( 4.6 V max.)                       V

IIN                              Input Current on Any Pin                  +/20                                          mA

IOUT                             Output Current on Any I/O Pin             +/20                                          mA

PD                               Package Power Dissipation                 1.5                                            W

TSTG                             Storage Temperature                       55 to 125                                     oC

TBIAS                            Temperature Under Bias                    55 to 125                                     oC

Note:
Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended
Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect reliability of
this component.

Power Supply Voltage Ranges

                  Parameter      Symbol Min.                         Typ.       Max.                                   Unit Notes

       3.3 V Supply Voltage                   VDD3              3.0  3.3          3.6                                  V

       2.5 V Supply Voltage                   VDD2              2.3  2.5          2.7                                  V

3.3 V VDDQ I/O Supply Voltage    VDDQ3                          3.0  3.3          3.6                                  V

2.5 V VDDQ I/O Supply Voltage    VDDQ2                          2.3  2.5          2.7                                  V

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

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                                                        GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

VDDQ3 Range Logic Levels

                  Parameter                      Symbol Min.     Typ.  Max.                                            Unit Notes

VDD Input High Voltage                           VIH    2.0      --    VDD + 0.3                                       V   1

VDD Input Low Voltage                            VIL    0.3     --    0.8                                             V   1

VDDQ I/O Input High Voltage                      VIHQ   2.0      --    VDDQ + 0.3                                      V   1,3

VDDQ I/O Input Low Voltage                       VILQ   0.3     --    0.8                                             V   1,3

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.
3. VIHQ (max) is voltage on VDDQ pins plus 0.3 V.

VDDQ2 Range Logic Levels

                  Parameter                      Symbol Min.     Typ.  Max.                                            Unit Notes

VDD Input High Voltage                           VIH    0.6*VDD  --    VDD + 0.3                                       V   1

VDD Input Low Voltage                            VIL    0.3     --    0.3*VDD                                         V   1

VDDQ I/O Input High Voltage                      VIHQ   0.6*VDD  --    VDDQ + 0.3                                      V   1,3

VDDQ I/O Input Low Voltage                       VILQ   0.3     --    0.3*VDD                                         V   1,3

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.
3. VIHQ (max) is voltage on VDDQ pins plus 0.3 V.

Recommended Operating Temperatures

                  Parameter                      Symbol Min.     Typ.  Max.                                            Unit Notes

Ambient Temperature (Commercial Range Versions)  TA     0        25    70                                              C  2

Ambient Temperature (Industrial Range Versions)  TA     40      25    85                                              C  2

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

Rev: 1.04 3/2005                                 16/36                                                                  2001, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                        GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

Undershoot Measurement and Timing                                           Overshoot Measurement and Timing

    VIH                                                                                                    50% tKC

        VSS                                                             VDD + 2.0 V
        50%                                                                     50%
VSS 2.0 V
                                                                            VDD

                    50% tKC                                                                 VIL

Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5 V)

             Parameter                 Symbol           Test conditions                          Typ. Max. Unit

             Input Capacitance         CIN                   VIN = 0 V                                  4              5  pF
                                                            VOUT = 0 V
Input/Output Capacitance               CI/O                                                             6              7  pF

Note:
These parameters are sample tested.

AC Test Conditions

             Parameter                 Conditions

             Input high level          VDD 0.2 V

             Input low level                 0.2 V

             Input slew rate                 1 V/ns

             Input reference level           VDD/2

        Output reference level               VDDQ/2

             Output load                     Fig. 1

Notes:

1. Include scope and jig capacitance.

2. Test conditions as specified with output loading as shown in Fig. 1

unless otherwise noted.

3. Device is deselected as defined by the Truth Table.

                                                    Output Load 1
                                       DQ

                                                                        50                       30pF*

                                                                   VDDQ/2

                                                        * Distributed Test Jig Capacitance

Rev: 1.04 3/2005                                        17/36                                                             2001, GSI Technology

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                                                   GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

DC Electrical Characteristics      Symbol               Test Conditions                                                 Min     Max
              Parameter
                                       IIL                   VIN = 0 to VDD                                             1 uA    1 uA
            Input Leakage Current
              (except mode pins)      IIN1                 VDD  VIN  VIH                                                1 uA    1 uA
                                                           0 V  VIN  VIH                                                1 uA   100 uA
               ZZ Input Current       IIN2                 VDD  VIN  VIL                                               100 uA   1 uA
                                      IOL                  0 V  VIN  VIL                                                1 uA    1 uA
                FT Input Current     VOH2          Output Disable, VOUT = 0 to VDD                                      1 uA    1 uA
                                     VOH3           IOH = 8 mA, VDDQ = 2.375 V                                         1.7 V
           Output Leakage Current     VOL           IOH = 8 mA, VDDQ = 3.135 V                                         2.4 V     --
             Output High Voltage                                                                                                  --
             Output High Voltage                               IOL = 8 mA                                                 --     0.4 V
              Output Low Voltage

Rev: 1.04 3/2005                            18/36                                                                      2001, GSI Technology

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.04 3/2005        Operating Currents

                                                                                                                                                                                                        -250                        -225  -200      -166      -150      -133

                                                                                                                                               Parameter Test Conditions                Mode      Symbol 0 40 0 40 0 40 0 40 0 40 0 40 Unit
                                                                                                                                                                                                               to to to to to to to to to to to to

                                                                                                                                                                                                              70C 85C 70C 85C 70C 85C 70C 85C 70C 85C 70C 85C

                                                                                                                                                                                        Pipeline  IDD   290  300  265               275   240  250  205  215  190  200  170  180  mA
                                                                                                                                                                                                  IDDQ  40   40   35                35    30   30   25   25   25   25   20   20

                                                                                                                                                                                 (x36)            IDD
                                                                                                                                                                                                  IDDQ
                                                                                                                                                               Device Selected;           Flow          180  190  170               180   165  175  155  165  150  160  140  150  mA
                                                                                                                                               Operating All other inputs               Through         20   20   20                20    15   15   15   15   15   15   10   10

                                                                                                                                               Current   VIH or  VIL                              IDD   260  270  235               245   215  225  185  195  170  180  155  165
                                                                                                                                                         Output open                              IDDQ  20   20   20                20    15   15   15   15   15   15   10   10
                                                                                                                                                                                        Pipeline                                                                                  mA

                                                                                                                                                                                 (x18)            IDD
                                                                                                                                                                                                  IDDQ
                                                                                                                                                                                          Flow          165  175  155               165   150  160  140  150  135  145  125  135  mA
                                                                                                                                                                                        Through         10   10   10                10    10   10   10   10   10   10   10   10

                                                                                                                       19/36                   Standby   ZZ  VDD 0.2 V --             Pipeline  ISB   20 30 20 30 20 30 20 30 20 30 20 30 mA
                                                                                                                                               Current                                            ISB   20 30 20 30 20 30 20 30 20 30 20 30 mA
                                                                                                                                                                                          Flow
                                                                                                                                                                                        Through

                                                                                                                                               Deselect  Device Deselected;             Pipeline  IDD   85 90 80 85 75 80 64 70 60 65 50 55 mA
                                                                                                                                               Current                                            IDD   60 65 60 65 50 55 50 55 50 55 45 50 mA
                                                                                                                                                         All other inputs        --       Flow                                                                                        GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)
                                                                                                                                                           VIH or  VIL                  Through

                                                                                                                                               Notes:
                                                                                                                                               1. IDD and IDDQ apply to any combination of VDD3, VDD2, VDDQ3, and VDDQ2 operation.
                                                                                                                                               2. All parameters listed are worst case scenario.

                                                                                                                        2001, GSI Technology
                                                                  GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

AC Electrical Characteristics

                                               -250         -225  -200  -166                                           -150  -133

                  Parameter            Symbol                                                                                      Unit

                                               Min Max Min Max Min Max Min Max Min Max Min Max

Clock Cycle Time                       tKC 4.0 -- 4.4 -- 5.0 -- 6.0 -- 6.7 -- 7.5 -- ns

Clock to Output Valid tKQ -- 2.5 -- 2.7 -- 3.0 -- 3.4 -- 3.8 -- 4.0 ns

              Clock to Output Invalid  tKQX    1.5 -- 1.5 -- 1.5 -- 1.5 -- 1.5 -- 1.5 -- ns
                                       tLZ1    1.5 -- 1.5 -- 1.5 -- 1.5 -- 1.5 -- 1.5 -- ns
Pipeline
            Clock to Output in Low-Z

                  Setup time           tS      1.2 -- 1.3 -- 1.4 -- 1.5 -- 1.5 -- 1.5 -- ns

                  Hold time            tH 0.2 -- 0.3 -- 0.4 -- 0.5 -- 0.5 -- 0.5 -- ns

Clock Cycle Time                       tKC 5.5 -- 6.0 -- 6.5 -- 7.0 -- 7.5 -- 8.5 -- ns

Clock to Output Valid tKQ -- 5.5 -- 6.0 -- 6.5 -- 7.0 -- 7.5 -- 8.5 ns

  Flow Clock to Output Invalid         tKQX    3.0 -- 3.0 -- 3.0 -- 3.0 -- 3.0 -- 3.0 -- ns
Through Clock to Output in Low-Z       tLZ1    3.0 -- 3.0 -- 3.0 -- 3.0 -- 3.0 -- 3.0 -- ns

                  Setup time           tS      1.5 -- 1.5 -- 1.5 -- 1.5 -- 1.5 -- 1.5 -- ns

                  Hold time            tH 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- ns

Clock HIGH Time                        tKH 1.3 -- 1.3 -- 1.3 -- 1.3 -- 1.5 -- 1.7 -- ns

Clock LOW Time                         tKL 1.5 -- 1.5 -- 1.5 -- 1.5 -- 1.7 -- 2 -- ns

Clock to Output in                     tHZ1 1.5 2.3 1.5 2.5 1.5 3.0 1.5 3.0 1.5 3.0 1.5 3.0 ns
      High-Z

G to Output Valid                      tOE -- 2.3 -- 2.5 -- 3.2 -- 3.5 -- 3.8 -- 4.0 ns

G to output in Low-Z tOLZ1 0 -- 0 -- 0 -- 0 -- 0 -- 0 -- ns

G to output in High-Z tOHZ1 -- 2.3 -- 2.5 -- 3.0 -- 3.0 -- 3.0 -- 3.0 ns

                  ZZ setup time        tZZS2 5 -- 5 -- 5 -- 5 -- 5 -- 5 -- ns

                  ZZ hold time         tZZH2 1 -- 1 -- 1 -- 1 -- 1 -- 1 -- ns

                  ZZ recovery          tZZR 20 -- 20 -- 20 -- 20 -- 20 -- 20 -- ns

Notes:
1. These parameters are sampled and are not 100% tested
2. ZZ is an asynchronous signal. However, In order to be recognized on any given clock cycle, ZZ must meet the specified setup and hold

     times as specified above.

Rev: 1.04 3/2005                                     20/36                                                                   2001, GSI Technology

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                                                  Pipeline Mode Timing

              Begin  Read A Cont            Cont  Deselect Write B      Read C         Read C+1 Read C+2 Read C+3 Cont                 Deselect
                          Single Read                                                               Burst Read
                                                       Single Write

                                                       tKL

                                                  tKH       tKC

CK

ADSP                 tS                                                                ADSC initiated read
ADSC                          tH            tH

  ADV                              tS                    B           C
A0An
                     tS                                         tH
   GW                         tH
    BW                                                          tH
BaBd                  A                               tS
     E1              tS
     E2                                                                                                                                Deselected with E1
     E3              tS
                                            tH                                         E1 masks ADSP
                     tS
                                            E2 and E3 only sampled with ADSP and ADSC
                     tS
                              tH

                     tS
                              tH

           G                           tOE  tOHZ       tS                              tKQ                                                         tKQX
DQaDQd                                                         tH                          tLZ                                               tHZ
                                            Q(A)                                                                       Q(C+1)  Q(C+2)
                                                       D(B)                                        Q(C)                                Q(C+3)

Rev: 1.04 3/2005                                  21/36                                                                         2001, GSI Technology

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                                                                         GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

                                                        Flow Through Mode Timing

      Begin       Read A         Cont             Cont     Write B Read C Read C+1 Read C+2 Read C+3 Read C Cont             Deselect
CK
                                             tKL

                                 tKH              tKC

ADSP                                                                        Fixed High

                           tS                                 tS
                             tH                                AtHDSC initiated read

ADSC

                                       tS
                                         tH

ADV

A0An                 tS                                B           C
   GW                   tH
    BW
                  A
BaBd
     E1                              tS
     E2                                tH
     E3
                                                              tS
                                                                tH

                                                              tS
                                                                tH

                  tS                                                                                                   Deselected with E1
                                                tH

                  tS

                  tH             E2 and E3 only sampled with ADSC

                  tS
                    tH

           G                                                  tH
DQaDQd
                                                              tS       tKQ                                                   tHZ
                                                                                                                                  tKQX
                  tOE                             tOHZ                 tLZ

                                      Q(A)              D(B)                          Q(C)  Q(C+1) Q(C+2) Q(C+3)       Q(C)

Rev: 1.04 3/2005                                              22/36                                                    2001, GSI Technology

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Sleep Mode
During normal operation, ZZ must be pulled low, either by the user or by its internal pull down resistor. When ZZ is pulled high,
the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to
low, the SRAM operates normally after ZZ recovery time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of
Sleep mode is dictated by the length of time the ZZ is in a High state. After entering Sleep mode, all inputs except ZZ become
disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.
When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZI is met. Because ZZ is an asynchronous input, pending
operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated
until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a Deselect or Read commands
may be applied while the SRAM is recovering from Sleep mode.

                                                 Sleep Mode Timing Diagram

                               tKH

                          tKC       tKL

   CK             Setup
ADSP                Hold

ADSC                                                  tZZR
   ZZ
                                         tZZS   tZZH

Application Tips

Single and Dual Cycle Deselect
SCD devices (like this one) force the use of "dummy read cycles" (read cycles that are launched normally but that are ended with
the output drivers inactive) in a fully synchronous environment. Dummy read cycles waste performance but their use usually
assures there will be no bus contention in transitions from reads to writes or between banks of RAMs. DCD SRAMs do not waste
bandwidth on dummy cycles and are logically simpler to manage in a multiple bank application (wait states need not be inserted at
bank address boundary crossings) but greater care must be exercised to avoid excessive bus contention.

JTAG Port Operation

Overview
The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan
interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output
drivers are powered by VDDQ.
Disabling the JTAG Port
It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless
clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG
Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

Rev: 1.04 3/2005                         23/36                                                                         2001, GSI Technology

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JTAG Pin Descriptions

Pin    Pin Name I/O                             Description

TCK    Test Clock      In  Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate
                           from the falling edge of TCK.

                                           The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP
TMS Test Mode Select In controller state machine. An undriven TMS input will produce the same result as a logic one input

                                           level.

                           The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers

                           placed between TDI and TDO. The register placed between TDI and TDO is determined by the

TDI    Test Data In    In state of the TAP Controller state machine and the instruction that is currently loaded in the TAP

                           Instruction Register (refer to the TAP Controller State Diagram). An undriven TDI pin will produce

                           the same result as a logic one input level.

                           Output that is active depending on the state of the TAP state machine. Output changes in

TDO    Test Data Out   Out response to the falling edge of TCK. This is the output side of the serial registers placed between

                           TDI and TDO.

Note:

This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is

held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview
The various JTAG registers, refered to as Test Access Port orTAP Registers, are selected (one at a time) via the sequences of 1s
and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the
rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the
TDI and TDO pins.

Instruction Register
The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or
the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the
TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the
controller is placed in Test-Logic-Reset state.

Bypass Register
The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through
the RAM's JTAG Port to another device in the scan chain with as little delay as possible.

Boundary Scan Register
The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM's input or I/O pins.
The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port's TDO pin. The
Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the
device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan
Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in
Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,
SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

Rev: 1.04 3/2005                         24/36                                                                         2001, GSI Technology

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                          JTAG TAP Block Diagram

                          

                          Boundary Scan Register

                                                                         

                                                                         1

                                                    0

                                          Bypass Register
                       108                                                0

                                                                                                                                          Presence Register210

                          Instruction Register

                  TDI                                                                                                  TDO

                          ID Code Register

                           31 30 29 2 1 0

                                    Control Signals

                  TMS

                  TCK     Test Access Port (TAP) Controller

Identification (ID) Register
The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in
Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.
It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the
controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

ID Register Contents

   Die                    Not Used                               I/O                                                   GSI Technology
Revision                                                   Configuration                                               JEDEC Vendor

  Code                                                                                                                     ID Code

Bit # 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
x36 X X X X 0 0 0 X 1 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 1 0 1 1 0 0 1 1
x18 X X X X 0 0 0 X 1 0 0 1 0 0 0 0 1 0 1 0 0 0 0 1 1 0 1 1 0 0 1 1

Rev: 1.04 3/2005                    25/36                                                                                    2001, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                              GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

Tap Controller Instruction Set

Overview
There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific
(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be
implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load
address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.
When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired
instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the
TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this
device is listed in the following table.

                                    JTAG Tap Controller State Diagram

                  Test Logic Reset

1                 0

      Run Test Idle 1                    Select DR 1                          Select IR 1
0                                                  0                                  0

                                    1 Capture DR                       1 Capture IR
                                              0                                  0

                                       Shift DR                           Shift IR

                                           1          0                                                                1     0

                                    1                                  1
                                          Exit1 DR                             Exit1 IR
                                                   0                                  0

                                    Pause DR                           Pause IR

                                           1          0                                                                1     0

                                       Exit2 DR 0                         Exit2 IR                                           0
                                               1
                                                                                                                       1

                                    Update DR                          Update IR

                                    1         0                        1                                                  0

Instruction Descriptions

BYPASS
     When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This
     occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-
     tate testing of other devices in the scan path.

Rev: 1.04 3/2005                    26/36                                                                                     2001, GSI Technology

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SAMPLE/PRELOAD
     SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is
     loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and
     I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and
     are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because
     the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents
     while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will
     not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the
     TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP
     operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then
     places the boundary scan register between the TDI and TDO pins.

EXTEST
     EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with
     all logic 0s. The EXTEST command does not block or override the RAM's input pins; therefore, the RAM's internal state is
     still determined by its input pins.

     Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.
     Then the EXTEST command is used to output the Boundary Scan Register's contents, in parallel, on the RAM's data output
     drivers on the falling edge of TCK when the controller is in the Update-IR state.

     Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-
     tion is selected, the sate of all the RAM's input and I/O pins, as well as the default values at Scan Register locations not asso-
     ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR
     state, the RAM's output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-
     ated.

IDCODE
     The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and
     places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction
     loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z
     If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-
     Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR
     state.

RFU
     These instructions are Reserved for Future Use. In this device they replicate the BYPASS instruction.

Rev: 1.04 3/2005  27/36                                                                                                 2001, GSI Technology

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                                                                      GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

JTAG TAP Instruction Set Summary

Instruction Code                                                      Description                                      Notes

EXTEST            000 Places the Boundary Scan Register between TDI and TDO.                                              1
                                                                                                                        1, 2
IDCODE            001 Preloads ID Register and places it between TDI and TDO.
                                                                                                                          1
SAMPLE-Z                   Captures I/O ring contents. Places the Boundary Scan Register between TDI and
                  010 TDO.                                                                                                1

                           Forces all RAM output drivers to High-Z.                                                       1
                                                                                                                          1
        RFU       011  Do not use this instruction; Reserved for Future Use.                                              1
                       Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.                         1

SAMPLE/           100  Captures I/O ring contents. Places the Boundary Scan Register between TDI and
PRELOAD                TDO.

        GSI       101 GSI private instruction.

        RFU       110  Do not use this instruction; Reserved for Future Use.
                       Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

BYPASS            111 Places Bypass Register between TDI and TDO.

Notes:

1. Instruction codes expressed in binary, MSB on left, LSB on right.

2. Default instruction automatically loaded at power-up and in test-logic-reset state.

Rev: 1.04 3/2005                  28/36                                                                                 2001, GSI Technology

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                                                                GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

JTAG Port Recommended Operating Conditions and DC Characteristics

                  Parameter                                     Symbol  Min.                                           Max.        Unit Notes

                  3.3 V Test Port Input High Voltage            VIHJ3   2.0                                            VDD3 +0.3   V         1

                  3.3 V Test Port Input Low Voltage             VILJ3   0.3                                           0.8         V         1

                  2.5 V Test Port Input High Voltage            VIHJ2   0.6 * VDD2                                     VDD2 +0.3   V         1

                  2.5 V Test Port Input Low Voltage             VILJ2   0.3                                           0.3 * VDD2  V         1

TMS, TCK and TDI Input Leakage Current                          IINHJ   300                                           1           uA        2

TMS, TCK and TDI Input Leakage Current                          IINLJ   1                                             100         uA        3

                  TDO Output Leakage Current                    IOLJ    1                                             1           uA        4

                  Test Port Output High Voltage                 VOHJ    1.7                                            --          V 5, 6

                  Test Port Output Low Voltage                  VOLJ    --                                             0.4         V 5, 7

                  Test Port Output CMOS High                    VOHJC VDDQ 100 mV                                    --          V 5, 8

                  Test Port Output CMOS Low                     VOLJC   --                                             100 mV      V 5, 9

Notes:
1. Input Under/overshoot voltage must be 2 V > Vi < VDDn +2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tTKC.
2. VILJ  VIN  VDDn
3. 0 V  VIN  VILJn
4. Output Disable, VOUT = 0 to VDDn
5. The TDO output driver is served by the VDDQ supply.
6. IOHJ = 4 mA
7. IOLJ = + 4 mA
8. IOHJC = 100 uA
9. IOLJC = +100 uA

JTAG Port AC Test Conditions

Parameter                     Conditions                                            JTAG Port AC Test Load
                                                                        DQ
Input high level              VDD 0.2 V
Input low level                  0.2 V

Input slew rate                                  1 V/ns                                                                      50       30pF*

Input reference level                            VDDQ/2                                    VDDQ/2

Output reference level                           VDDQ/2                       * Distributed Test Jig Capacitance

Notes:
1. Include scope and jig capacitance.
2. Test conditions as shown unless otherwise noted.

Rev: 1.04 3/2005                                         29/36                                                                2001, GSI Technology

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                                                           GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

                                         JTAG Port Timing Diagram

                           tTKC                             tTKH      tTKL

                     TCK                               tTH
                      TDI                    tTS
                    TMS
                    TDO                                tTH
Parallel SRAM input                          tTS

                                   tTKQ

                                                       tTH
                                             tTS

JTAG Port AC Electrical Characteristics

        Parameter          Symbol        Min Max Unit
     TCK Cycle Time          tTKC
TCK Low to TDO Valid       tTKQ         50  --                   ns
TCK High Pulse Width        tTKH
TCK Low Pulse Width         tTKL        --  20                   ns
TDI & TMS Set Up Time         tTS
TDI & TMS Hold Time          tTH        20  --                   ns

                                         20  --                   ns

                                         10  --                   ns

                                         10  --                   ns

Boundary Scan (BSDL Files)
For information regarding the Boundary Scan Chain, or to obtain BSDL files for this part, please contact our Applications
Engineering Department at: apps@gsitechnology.com.

Rev: 1.04 3/2005                             30/36                                                                      2001, GSI Technology

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                                                                    GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

TQFP Package Drawing (Package T)                                 L  
  Symbol Description Min. Nom. Max
                                                             L1       c

A1                Standoff     0.05 0.10 0.15                                                                                               D
                                                                                                                                       D1
A2  Body Thickness 1.35 1.40 1.45
                                                                                   Pin 1
b                 Lead Width   0.20 0.30 0.40
                                                                    Y
c   Lead Thickness 0.09 -- 0.20

D Terminal Dimension 21.9 22.0 22.1                              e

D1  Package Body 19.9 20.0 20.1

E   Terminal Dimension 15.9 16.0 16.1                            b

E1  Package Body 13.9 14.0 14.1

e                 Lead Pitch   -- 0.65 --

L                 Foot Length  0.45 0.60 0.75

L1                Lead Length  -- 1.00 --                    A1

Y                 Coplanarity  0.10                                 A2                                                 E1

                  Lead Angle   0 -- 7                                                                                E

Notes:
1. All dimensions are in millimeters (mm).
2. Package width and length do not include mold protrusion.

Rev: 1.04 3/2005                           31/36                                                                            2001, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                            GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

Package Dimensions--165-Bump FPBGA (Package D; Variation 1)

           A1              TOP            0.10M C             BOTTOM          A1

                                          0.25M C A B

                                                  0.40~0.50

       1 2 3 4 5 6 7 8 9 10                                    11 10 9 8 7 6 5 4 3 2

A                                                                                                                      A
B
C                                                                                                                      B
D
E                                                                                                                      C
F
G                                                                                                                      D
H
J                                                      1.0                                                             E
K
L                                                                                                                      F
M
N                                         150.0  14.                                                                  G
P
R                                                      1.0                                                             H

                                                                                                                       J

                                                                                                                       K

                                                                                                                       L

                                                                                                                       M

                                                                                                                       N

                                                                                                                       P

                                                                                                                       R

                                          A                            1.0     1.0

                                                                       10.

0.450.05                       0.15 C                    B            130.0
   0.25 C                                              0.20(4

(0.26      C      SEATING

                                0.25~0.4
                                   1.20

Rev: 1.04 3/2005                          32/36                                                                            2001, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                     GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

Ordering Information for GSI Synchronous Burst RAMs

Org Part Number1          Type                       Package  Speed2                                                            TA3  Status
                                                              (MHz/ns)

512K x 18 GS88118AT-250   Pipeline/Flow Through      TQFP                                                              250/5.5  C

512K x 18 GS88118AT-225   Pipeline/Flow Through      TQFP                                                              225/6    C

512K x 18 GS88118AT-200   Pipeline/Flow Through      TQFP                                                              200/6.5  C

512K x 18 GS88118AT-166   Pipeline/Flow Through      TQFP                                                              166/7    C

512K x 18 GS88118AT-150   Pipeline/Flow Through      TQFP                                                              150/7.5  C

512K x 18 GS88118AT-133   Pipeline/Flow Through      TQFP                                                              133/8.5  C

256K x 36 GS88136AT-250   Pipeline/Flow Through      TQFP                                                              250/5.5  C

256K x 36 GS88136AT-225   Pipeline/Flow Through      TQFP                                                              225/6    C

256K x 36 GS88136AT-200   Pipeline/Flow Through      TQFP                                                              200/6.5  C

256K x 36 GS88136AT-166   Pipeline/Flow Through      TQFP                                                              166/7    C

256K x 36 GS88136AT-150   Pipeline/Flow Through      TQFP                                                              150/7.5  C

256K x 36 GS88136AT-133   Pipeline/Flow Through      TQFP                                                              133/8.5  C

512K x 18 GS88118AT-250I  Pipeline/Flow Through      TQFP                                                              250/5.5  I

512K x 18 GS88118AT-225I  Pipeline/Flow Through      TQFP                                                              225/6    I

512K x 18 GS88118AT-200I  Pipeline/Flow Through      TQFP                                                              200/6.5  I

512K x 18 GS88118AT-166I  Pipeline/Flow Through      TQFP                                                              166/7    I

512K x 18 GS88118AT-150I  Pipeline/Flow Through      TQFP                                                              150/7.5  I

512K x 18 GS88118AT-133I  Pipeline/Flow Through      TQFP                                                              133/8.5  I

256K x 36 GS88136AT-250I  Pipeline/Flow Through      TQFP                                                              250/5.5  I

256K x 36 GS88136AT-225I  Pipeline/Flow Through      TQFP                                                              225/6    I

256K x 36 GS88136AT-200I  Pipeline/Flow Through      TQFP                                                              200/6.5  I

256K x 36 GS88136AT-166I  Pipeline/Flow Through      TQFP                                                              166/7    I

256K x 36 GS88136AT-150I  Pipeline/Flow Through      TQFP                                                              150/7.5  I

256K x 36 GS88136AT-133I  Pipeline/Flow Through      TQFP                                                              133/8.5  I

512K x 18 GS88118AD-250   Pipeline/Flow Through      165 BGA                                                           250/5.5  C

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS88118AT-150IT.
2. The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

     device is Pipeline/Flow Through mode-selectable by the user.
3. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.
4. GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which

     are covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.04 3/2005          33/36                                                                                                 2001, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                     GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

Ordering Information for GSI Synchronous Burst RAMs

Org Part Number1          Type                       Package  Speed2                                                            TA3  Status
                                                              (MHz/ns)

512K x 18 GS88118AD-225   Pipeline/Flow Through      165 BGA                                                           225/6    C

512K x 18 GS88118AD-200   Pipeline/Flow Through      165 BGA                                                           200/6.5  C

512K x 18 GS88118AD-166   Pipeline/Flow Through      165 BGA                                                           166/7    C

512K x 18 GS88118AD-150   Pipeline/Flow Through      165 BGA                                                           150/7.5  C

512K x 18 GS88118AD-133   Pipeline/Flow Through      165 BGA                                                           133/8.5  C

256K x 32 GS88132AD-250   Pipeline/Flow Through      165 BGA                                                           250/5.5  C

256K x 32 GS88132AD-225   Pipeline/Flow Through      165 BGA                                                           225/6    C

256K x 32 GS88132AD-200   Pipeline/Flow Through      165 BGA                                                           200/6.5  C

256K x 32 GS88132AD-166   Pipeline/Flow Through      165 BGA                                                           166/7    C

256K x 32 GS88132AD-150   Pipeline/Flow Through      165 BGA                                                           150/7.5  C

256K x 32 GS88132AD-133   Pipeline/Flow Through      165 BGA                                                           133/8.5  C

256K x 36 GS88136AD-250   Pipeline/Flow Through      165 BGA                                                           250/5.5  C

256K x 36 GS88136AD-225   Pipeline/Flow Through      165 BGA                                                           225/6    C

256K x 36 GS88136AD-200   Pipeline/Flow Through      165 BGA                                                           200/6.5  C

256K x 36 GS88136AD-166   Pipeline/Flow Through      165 BGA                                                           166/7    C

256K x 36 GS88136AD-150   Pipeline/Flow Through      165 BGA                                                           150/7.5  C

256K x 36 GS88136AD-133   Pipeline/Flow Through      165 BGA                                                           133/8.5  C

512K x 18 GS88118AD-250I  Pipeline/Flow Through      165 BGA                                                           250/5.5  I

512K x 18 GS88118AD-225I  Pipeline/Flow Through      165 BGA                                                           225/6    I

512K x 18 GS88118AD-200I  Pipeline/Flow Through      165 BGA                                                           200/6.5  I

512K x 18 GS88118AD-166I  Pipeline/Flow Through      165 BGA                                                           166/7    I

512K x 18 GS88118AD-150I  Pipeline/Flow Through      165 BGA                                                           150/7.5  I

512K x 18 GS88118AD-133I  Pipeline/Flow Through      165 BGA                                                           133/8.5  I

256K x 32 GS88132AD-250I  Pipeline/Flow Through      165 BGA                                                           250/5.5  I

256K x 32 GS88132AD-225I  Pipeline/Flow Through      165 BGA                                                           225/6    I

256K x 32 GS88132AD-200I  Pipeline/Flow Through      165 BGA                                                           200/6.5  I

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS88118AT-150IT.
2. The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

     device is Pipeline/Flow Through mode-selectable by the user.
3. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.
4. GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which

     are covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.04 3/2005          34/36                                                                                                 2001, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                     GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

Ordering Information for GSI Synchronous Burst RAMs

Org Part Number1          Type                       Package  Speed2                                                            TA3  Status
                                                              (MHz/ns)

256K x 32 GS88132AD-166I  Pipeline/Flow Through      165 BGA                                                           166/7    I

256K x 32 GS88132AD-150I  Pipeline/Flow Through      165 BGA                                                           150/7.5  I

256K x 32 GS88132AD-133I  Pipeline/Flow Through      165 BGA                                                           133/8.5  I

256K x 36 GS88136AD-250I  Pipeline/Flow Through      165 BGA                                                           250/5.5  I

256K x 36 GS88136AD-225I  Pipeline/Flow Through      165 BGA                                                           225/6    I

256K x 36 GS88136AD-200I  Pipeline/Flow Through      165 BGA                                                           200/6.5  I

256K x 36 GS88136AD-166I  Pipeline/Flow Through      165 BGA                                                           166/7    I

256K x 36 GS88136AD-150I  Pipeline/Flow Through      165 BGA                                                           150/7.5  I

256K x 36 GS88136AD-133I  Pipeline/Flow Through      165 BGA                                                           133/8.5  I

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS88118AT-150IT.
2. The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

     device is Pipeline/Flow Through mode-selectable by the user.
3. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.
4. GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which

     are covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.04 3/2005          35/36                                                                                                 2001, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                 GS88118A(T/D)/GS88132A(D)/GS88136A(T/D)

9Mb Sync SRAM Datasheet Revision History

DS/DateRev. Code: Old;   Types of Changes        Page;Revisions;Reason
              New        Format or Content

          88118A_r1                         Creation of new datasheet

88118A_r1; 88118A_r1_01       Content       Updated AC Characteristics table
                                             Updated FT power numbers
       88118A_r1_01;          Content       Updated Mb references from 8Mb to 9Mb
        88118A_r1_02     Format/Content      Removed ByteSafe references
       88118A_r1_02;                         Changed DP pin to NC
        88118A_r1_03          Content       Updated ZZ recovery time diagram
       88118A_r1_03;                         Added E2 to pinout (pin 97) and pin description table
        88118A_r1_04                         Updated AC Test Conditions table and removed Output Load

                                              2 diagram

                                             Removed Preliminary banner
                                             Removed pin locations from pin description table
                                             Removed BSR table

                                             Updated format
                                             Updated timing diagrams
                                             Updated mechanical drawings

                                             Added 165 information

Rev: 1.04 3/2005                          36/36                                                                         2001, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
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