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GS880Z18CGT-300I

器件型号:GS880Z18CGT-300I
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
标准:
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器件描述

SRAM 2.5 or 3.3V 512K x 18 9M

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
RoHS:YES
Memory Size:9 Mbit
Organization:512 k x 18
Access Time:5 ns
Maximum Clock Frequency:300 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
2.3 V
Supply Current - Max:170 mA, 225 mA
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
TQFP-100
封装:
Packaging:
Tray
Memory Type:SDR
系列:
Series:
GS880Z18CGT
类型:
Type:
NBT
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
36
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
NBT SRAM

GS880Z18CGT-300I器件文档内容

                                                                                                                              GS880Z18/32/36CT-xxxI

100-Pin TQFP                           9Mb Pipelined and Flow Through                                                               333 MHz–150 MHz

Industrial Temp                         Synchronous NBT SRAM                                                                        2.5 V or 3.3 V VDD

                                                                                                                                    2.5 V or 3.3 V I/O

Features                                                              rail for proper operation. Asynchronous inputs include the

• NBT (No Bus Turn Around) functionality allows zero wait             Sleep mode enable (ZZ) and Output Enable. Output Enable can

read-write-read bus utilization; Fully pin-compatible with            be used to override the synchronous control of the output

both pipelined and flow through NtRAM™, NoBL™ and                     drivers and turn the RAM's output drivers off at any time.

ZBT™ SRAMs                                                            Write cycles are internally self-timed and initiated by the rising

• 2.5 V or 3.3 V +10%/–10% core power supply                          edge of the clock input. This feature eliminates complex off-

• 2.5 V or 3.3 V I/O supply                                           chip write pulse generation required by asynchronous SRAMs

• User-configurable Pipeline and Flow Through mode                    and simplifies input signal timing.

• LBO pin for Linear or Interleave Burst mode                         The GS880Z18/32/36CT may be configured by the user to

• Pin compatible with 2M, 4M, and 18M devices                         operate in Pipeline or Flow Through mode. Operating as a

• Byte write operation (9-bit Bytes)                                  pipelined synchronous device, meaning that in addition to the

• 3 chip enable signals for easy depth expansion                      rising edge triggered registers that capture input signals, the

• ZZ Pin for automatic power-down                                     device incorporates a rising-edge-triggered output register. For

• JEDEC-standard 100-lead TQFP package                                read cycles, pipelined SRAM output data is temporarily stored

• RoHS-compliant 100-lead TQFP package available                      by the edge triggered output register during the access cycle

Functional Description                                                and then released to the output drivers at the next rising edge of

                                                                      clock.

The GS880Z18/32/36CT is a 9Mbit Synchronous Static                    The GS880Z18/32/36CT is implemented with GSI's high

SRAM. GSI's NBT SRAMs, like ZBT, NtRAM, NoBL or                       performance CMOS technology and is available in a JEDEC-

other pipelined read/double late write or flow through read/          standard 100-pin TQFP package.

single late write SRAMs, allow utilization of all available bus

bandwidth by eliminating the need to insert deselect cycles

when the device is switched from read to write cycles.

Because it is a synchronous device, address, data inputs, and

read/ write control inputs are captured on the rising edge of the

input clock. Burst order control (LBO) must be tied to a power

                                                        Parameter     Synopsis

                                                               -333I  -300I   -250I  -200I                             -150I  Unit

                                               tKQ               2.5  2.5       2.5  3.0                               3.8    ns

                             Pipeline   tCycle                   3.0  3.3       4.0  5.0                               6.7    ns

                             3-1-1-1    Curr (x18)               260  245       215  190                               160    mA

                                       Curr (x32/x36)            300  280       245  215                               180    mA

                                               tKQ               4.5  5.0       5.5  6.5                               7.5    ns

                  Flow Through          tCycle                   4.5  5.0       5.5  6.5                               7.5    ns

                             2-1-1-1    Curr (x18)               200  185       180  160                               148    mA

                                       Curr (x32/x36)            225  210       200  180                               165    mA

Rev: 1.04 7/2012                                              1/24                                                                  © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                               GS880Z18/32/36CT-xxxI

                                               GS880Z18CT 100-Pin TQFP Pinout (Package T)

                                   A    A      E1  E2  NC  NC  BB  BA  E3  VDD  VSS  CK  W   CKE  G   ADV  NC  A           A   A

                   NC          1  100   99     98  97  96  95  94  93  92  91   90   89  88  87   86  85   84          83  82  81  80  A

                   NC          2                                                                                                   79  NC

                   NC          3                                                                                                   78  NC

                   VDDQ        4                                                                                                   77  VDDQ

                   VSS         5                                                                                                   76  VSS

                   NC          6                                                                                                   75  NC

                   NC          7                                                                                                   74  DQPA

                   DQB         8                                                                                                   73  DQA

                   DQB         9                                   512K x 18                                                       72  DQA

                   VSS         10                                                                                                  71  VSS

                   VDDQ        11                                  Top View                                                        70  VDDQ

                   DQB         12                                                                                                  69  DQA

                   DQB         13                                                                                                  68  DQA

                   FT          14                                                                                                  67  VSS

                   VDD         15                                                                                                  66  NC

                   NC          16                                                                                                  65  VDD

                   VSS         17                                                                                                  64  ZZ

                   DQB         18                                                                                                  63  DQA

                   DQB         19                                                                                                  62  DQA

                   VDDQ        20                                                                                                  61  VDDQ

                   VSS         21                                                                                                  60  VSS

                   DQB         22                                                                                                  59  DQA

                   DQB         23                                                                                                  58  DQA

                   DQPB        24                                                                                                  57  NC

                   NC          25                                                                                                  56  NC

                   VSS         26                                                                                                  55  VSS

                   VDDQ        27                                                                                                  54  VDDQ

                   NC          28                                                                                                  53  NC

                   NC          29                                                                                                  52  NC

                   NC          30                                                                                                  51  NC

                                   31   32     33  34  35  36  37  38  39  40   41   42  43  44   45  46   47          48  49  50

                                   LBO  A      A   A   A   A1  A0  NC  NC  VSS  VDD  NC  NC  A    A   A    A           A   A   A

Note:

Pins marked  with  NC can  be  tied to either  VDD or  VSS. These  pins can also be left floating.

Rev: 1.04 7/2012                                                   2/24                                                                © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                               GS880Z18/32/36CT-xxxI

                                               GS880Z32CT 100-Pin TQFP Pinout (Package T)

                                   A    A      E1  E2  BD  BC  BB  BA  E3  VDD  VSS  CK  W   CKE  G   ADV  NC  A           A   A

                   NC          1  100   99     98  97  96  95  94  93  92  91   90   89  88  87   86  85   84          83  82  81  80  NC

                   DQC         2                                                                                                   79  DQB

                   DQC         3                                                                                                   78  DQB

                   VDDQ        4                                                                                                   77  VDDQ

                   VSS         5                                                                                                   76  VSS

                   DQC         6                                                                                                   75  DQB

                   DQC         7                                                                                                   74  DQB

                   DQC         8                                                                                                   73  DQB

                   DQC         9                                   256K x 32                                                       72  DQB

                   VSS         10                                                                                                  71  VSS

                   VDDQ        11                                  Top View                                                        70  VDDQ

                   DQC         12                                                                                                  69  DQB

                   DQC         13                                                                                                  68  DQB

                   FT          14                                                                                                  67  VSS

                   VDD         15                                                                                                  66  NC

                   NC          16                                                                                                  65  VDD

                   VSS         17                                                                                                  64  ZZ

                   DQD         18                                                                                                  63  DQA

                   DQD         19                                                                                                  62  DQA

                   VDDQ        20                                                                                                  61  VDDQ

                   VSS         21                                                                                                  60  VSS

                   DQD         22                                                                                                  59  DQA

                   DQD         23                                                                                                  58  DQA

                   DQD         24                                                                                                  57  DQA

                   DQD         25                                                                                                  56  DQA

                   VSS         26                                                                                                  55  VSS

                   VDDQ        27                                                                                                  54  VDDQ

                   DQD         28                                                                                                  53  DQA

                   DQD         29                                                                                                  52  DQA

                   NC          30                                                                                                  51  NC

                                   31   32     33  34  35  36  37  38  39  40   41   42  43  44   45  46   47          48  49  50

                                   LBO  A      A   A   A   A1  A0  NC  NC  VSS  VDD  NC  NC  A    A   A    A           A   A   A

Note:

Pins marked  with  NC can  be  tied to either  VDD or  VSS. These  pins can also be left floating.

Rev: 1.04 7/2012                                                   3/24                                                                © 2011, GSI Technology

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                                                                                                                               GS880Z18/32/36CT-xxxI

                                              GS880Z36CT 100-Pin TQFP Pinout (Package T)

                                  A    A      E1  E2  BD  BC  BB  BA  E3  VDD  VSS  CK  W   CKE  G   ADV  NC  A            A   A

             DQPC             1  100   99     98  97  96  95  94  93  92  91   90   89  88  87   86  85   84           83  82  81  80  DQPB

                  DQC         2                                                                                                    79  DQB

                  DQC         3                                                                                                    78  DQB

             VDDQ             4                                                                                                    77  VDDQ

                  VSS         5                                                                                                    76  VSS

                  DQC         6                                                                                                    75  DQB

                  DQC         7                                                                                                    74  DQB

                  DQC         8                                                                                                    73  DQB

                  DQC         9                                   256K x 36                                                        72  DQB

                  VSS         10                                                                                                   71  VSS

             VDDQ             11                                  Top View                                                         70  VDDQ

                  DQC         12                                                                                                   69  DQB

                  DQC         13                                                                                                   68  DQB

                  FT          14                                                                                                   67  VSS

                  VDD         15                                                                                                   66  NC

                  NC          16                                                                                                   65  VDD

                  VSS         17                                                                                                   64  ZZ

                  DQD         18                                                                                                   63  DQA

                  DQD         19                                                                                                   62  DQA

             VDDQ             20                                                                                                   61  VDDQ

                  VSS         21                                                                                                   60  VSS

                  DQD         22                                                                                                   59  DQA

                  DQD         23                                                                                                   58  DQA

                  DQD         24                                                                                                   57  DQA

                  DQD         25                                                                                                   56  DQA

                  VSS         26                                                                                                   55  VSS

             VDDQ             27                                                                                                   54  VDDQ

                  DQD         28                                                                                                   53  DQA

                  DQD         29                                                                                                   52  DQA

             DQPD             30                                                                                                   51  DQPA

                                  31   32     33  34  35  36  37  38  39  40   41   42  43  44   45  46   47           48  49  50

                                  LBO  A      A   A   A   A1  A0  NC  NC  VSS  VDD  NC  NC  A    A   A    A            A   A   A

Note:

Pins marked  with NC can  be  tied to either  VDD or  VSS. These  pins can also be left floating.

Rev: 1.04 7/2012                                                  4/24                                                                 © 2011, GSI Technology

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                                                                                                                       GS880Z18/32/36CT-xxxI

100-Pin TQFP      Pin  Descriptions

Symbol                 Type                Description

A0, A1                 In            Burst Address Inputs; Preload the burst counter

A                      In                  Address Inputs

CK                     In                  Clock Input Signal

BA                     In            Byte Write signal for data inputs DQA; active low

BB                     In            Byte Write signal for data inputs DQB; active low

BC                     In            Byte Write signal for data inputs DQC; active low

BD                     In            Byte Write signal for data inputs DQD; active low

W                      In                  Write Enable; active low

E1                     In                  Chip Enable; active low

E2                     In            Chip Enable; Active High. For self decoded depth expansion

E3                     In            Chip Enable; Active Low. For self decoded depth expansion

G                      In                  Output Enable; active low

ADV                    In            Advance/Load; Burst address counter control pin

CKE                    In                  Clock Input Buffer Enable; active low

NC                     —                   No Connect

DQA                    I/O                 Byte A Data Input and Output pins

DQB                    I/O                 Byte B Data Input and Output pins

DQC                    I/O                 Byte C Data Input and Output pins

DQD                    I/O                 Byte D Data Input and Output pins

DQPA                   I/O                 9th Data I/O Pin; Byte A

DQPB                   I/O                 9th Data I/O Pin; Byte B

DQPC                   I/O                 9th Data I/O Pin; Byte C

DQPD                   I/O                 9th Data I/O Pin; Byte D

ZZ                     In                  Power down control; active high

FT                     In            Pipeline/Flow Through Mode Control; active low

LBO                    In                  Linear Burst Order; active low

VDD                    In                  Core power supply

VSS                    In                  Ground

VDDQ                   In                  Output driver power supply

Rev: 1.04 7/2012                     5/24                                                                              © 2011, GSI Technology

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                                                                                                                                                                           SA1            SA1’

                                                                                                                                                         K                 SA0   Burst    SA0’

                                                                                                                                               ADV                               Counter

                                                                                                                                               LBO                            K

                                                                                                                                                               Write Address              Write Address                                                       FT           GS880Z18/32/36C NBT SRAM Functional Block Diagram

                                                                                                                                                         K     Register 1        K        Register 2

                                                                                                                       6/24                                    Match

                                                                                                                                               W                                                         Write Drivers          Sense Amps        D        Q

                                                                                                                                                                                                                        Memory                 K

                                                                                                                                               BA           Read, Write and                                             Array

                                                                                                                                               BB           Data Coherency

                                                                                                                                               BC           Control Logic

                                                                                                                                               BD

                                                                                                                                               E1

                                                                                                                                               E2

                                                                                                                                               E3                                                                                                                 DQa–DQn

                                                                                                                                                      K                                                                         Write Data     Write Data                                                                     GS880Z18/32/36CT-xxxI

                                                                                                                                                                                                FT                              Register 2     Register 1

                                                                                                                       © 2011, GSI Technology  CK                                                                                           K                 K

                                                                                                                                               CKE

                                                                                                                                               G
                                                                                                                          GS880Z18/32/36CT-xxxI

Functional Details

Clocking

Deassertion of the Clock Enable (CKE) input blocks the Clock input from reaching the RAM's internal circuits. It may be used to

suspend RAM operations. Failure to observe Clock Enable set-up or hold requirements will result in erratic operation.

Pipeline Mode Read and Write Operations

All inputs (with the exception of Output Enable, Linear Burst Order and Sleep) are synchronized to rising clock edges. Single cycle

read and write operations must be initiated with the Advance/Load pin (ADV) held low, in order to load the new address. Device

activation is accomplished by asserting all three of the Chip Enable inputs (E1, E2 and E3). Deassertion of any one of the Enable

inputs will deactivate the device.

                    Function                       W                        BA  BB                                        BC       BD

                    Read                           H                        X                                          X  X          X

                    Write Byte “a”                 L                        L                                          H  H          H

                    Write Byte “b”                 L                        H                                          L  H          H

                    Write Byte “c”                 L                        H                                          H  L          H

                    Write Byte “d”                 L                        H                                          H  H          L

                    Write all Bytes                L                        L                                          L  L          L

                    Write Abort/NOP                L                        H                                          H  H          H

Read operation is initiated when the following conditions are satisfied at the rising edge of clock: CKE is asserted Low, all three

chip enables (E1, E2, and E3) are active, the write enable input signals W is deasserted high, and ADV is asserted low. The address

presented to the address inputs is latched in to address register and presented to the memory core and control logic. The control

logic determines that a read access is in progress and allows the requested data to propagate to the input of the output register. At

the next rising edge of clock the read data is allowed to propagate through the output register and onto the output pins.

Write operation occurs when the RAM is selected, CKE is active, and the Write input is sampled low at the rising edge of clock.

The Byte Write Enable inputs (BA, BB, BC, & BD) determine which bytes will be written. All or none may be activated. A write

cycle with no Byte Write inputs active is a no-op cycle. The pipelined NBT SRAM provides double late write functionality,

matching the write command versus data pipeline length (2 cycles) to the read command versus data pipeline length (2 cycles). At

the first rising edge of clock, Enable, Write, Byte Write(s), and Address are registered. The Data In associated with that address is

required at the third rising edge of clock.

Flow Through Mode Read and Write Operations

Operation of the RAM in Flow Through mode is very similar to operations in Pipeline mode. Activation of a Read Cycle and the

use of the Burst Address Counter is identical. In Flow Through mode the device may begin driving out new data immediately after

new address are clocked into the RAM, rather than holding new data until the following (second) clock edge. Therefore, in Flow

Through mode the read pipeline is one cycle shorter than in Pipeline mode.

Write operations are initiated in the same way, but differ in that the write pipeline is one cycle shorter as well, preserving the ability

to turn the bus from reads to writes without inserting any dead cycles. While the pipelined NBT RAMs implement a double late

write protocol, in Flow Through mode a single late write protocol mode is observed. Therefore, in Flow Through mode, address

and control are registered on the first rising edge of clock and data in is required at the data input pins at the second rising edge of

clock.

Rev: 1.04 7/2012                             7/24                                                                             © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
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Synchronous Truth Table

              Operation        Type          Address   CK                CKE  ADV       W       Bx  E1                 E2  E3  G  ZZ  DQ         Notes

Read Cycle, Begin Burst        R             External  L-H               L    L         H       X   L                  H   L   L  L   Q

Read Cycle, Continue Burst     B             Next      L-H               L    H         X       X   X                  X   X   L  L   Q           1,10

NOP/Read, Begin Burst          R             External  L-H               L    L         H       X   L                  H   L   H  L   High-Z      2

Dummy Read, Continue Burst     B             Next      L-H               L    H         X       X   X                  X   X   H  L   High-Z      1,2,10

Write Cycle, Begin Burst       W             External  L-H               L    L              L  L   L                  H   L   X  L   D           3

Write Abort, Begin Burst       D             None      L-H               L    L              L  H   L                  H   L   X  L   High-Z      1

Write Cycle, Continue Burst    B             Next      L-H               L    H         X       L   X                  X   X   X  L   D           1,3,10

Write Abort, Continue Burst    B             Next      L-H               L    H         X       H   X                  X   X   X  L   High-Z     1,2,3,10

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   H                  X   X   X  L   High-Z

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   X                  X   H   X  L   High-Z

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   X                  L   X   X  L   High-Z

Deselect Cycle, Continue       D             None      L-H               L    H         X       X   X                  X   X   X  L   High-Z      1

Sleep Mode                                   None      X                 X    X         X       X   X                  X   X   X  H   High-Z

Clock Edge Ignore, Stall                     Current   L-H               H    X         X       X   X                  X   X   X  L   -           4

Notes:

1.   Continue Burst cycles, whether read or write, use the same control inputs. A Deselect continue cycle can only be entered into if a Deselect

     cycle is executed first.

2.   Dummy Read and Write abort can be considered NOPs because the SRAM performs no operation. A Write abort occurs when the W pin is

     sampled low but no Byte Write pins are active so no write operation is performed.

3.   G can be wired low to minimize the number of control signals provided to the SRAM. Output drivers will automatically turn off during write

     cycles.

4.   If CKE High occurs during a pipelined read cycle, the DQ bus will remain active (Low Z). If CKE High occurs during a write cycle, the bus

     will remain in High Z.

5.   X = Don’t Care; H = Logic High; L = Logic Low; Bx = High = All Byte Write signals are high; Bx = Low = One or more Byte/Write signals

     are Low

6.   All inputs, except G and ZZ must meet setup and hold times of rising clock edge.

7.   Wait states can be inserted by setting CKE high.

8.   This device contains circuitry that ensures all outputs are in High Z during power-up.

9.   A 2-bit burst counter is incorporated.

10.  The address counter is incriminated for all Burst continue cycles.

Rev: 1.04 7/2012                                       8/24                                                                       © 2011, GSI Technology

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                        Pipeline and Flow Through Read Write Control State Diagram

                                                           D         B

                                                           Deselect

                                                   R                         W

                                                   D                          D

                                                      W

                                 New Read                               R        New Write

                     R                                                                                                 W

                                       B                                               B

                                 R                 W                             W

                                                                           R

                                 Burst Read                                      Burst Write

                     B                                                                                                 B

                                    D                                               D

Key                  Input       Command Code                           Notes:

                                                                        1. The Hold command (CKE Low) is not

                                                                           shown because it prevents any state change.

                  ƒ  Transition                                         2. W, R, B and D represent input command

Current State (n)                Next State (n+1)                          codes, as indicated in the Synchronous Truth Table.

                                 n                    n+1               n+2            n+3

     Clock (CK)

     Command                              ƒ                      ƒ               ƒ                                     ƒ

                                 Current State        Next State

Current State and Next State Definition for Pipeline and Flow Through Read/Write Control State Diagram

Rev: 1.04 7/2012                                           9/24                                                           © 2011, GSI Technology

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                                                                                                                             GS880Z18/32/36CT-xxxI

                                               Pipeline Mode Data I/O State Diagram

                  Intermediate   BW                              Intermediate                                          R  B    Intermediate

                                               R

                                 High Z                                                          W     Data Out
                                 (Data In)
                                                                                                       (Q Valid)

                                            D     Intermediate                     Intermediate        D

                                                                     W          R

                                                                        High Z

                                                              B

                                                                     D

                                                                 Intermediate

Key                             Input Command Code                                 Notes:

                                                                                   1. The Hold command (CKE Low) is not

                                                                                   shown because it prevents any state change.

                  ƒ  Transition                   Transition                       2. W, R, B, and D represent input command

Current State (n)               Intermediate State (N+1)      Next State (n+2)     codes as indicated in the Truth Tables.

                                         n                    n+1                  n+2                                    n+3

                  Clock (CK)

                  Command                         ƒ                         ƒ                       ƒ                          ƒ

                                         Current State        Intermediate         Next State

                                                                     State

                     Current State and Next State Definition for Pipeline Mode Data I/O State Diagram

Rev: 1.04 7/2012                                              10/24                                                               © 2011, GSI Technology

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                                                                                                                             GS880Z18/32/36CT-xxxI

                                       Flow    Through   Mode Data I/O        State  Diagram

                              BW            R                                                                          R  B

                              High Z                                                 W        Data Out
                              (Data In)
                                                                                              (Q Valid)

                                         D                                                 D

                                                                W          R

                                                                   High Z

                                                         B

                                                                D

Key                           Input    Command Code                           Notes

                                                                              1. The Hold command (CKE Low) is not

                                                                              shown because it prevents any state change.

                  ƒ        Transition                                         2. W, R, B and D represent input command

Current State (n)                      Next State (n+1)                       codes as indicated in the Truth Tables.

                                       n                 n+1                  n+2                                         n+3

                  Clock (CK)

                  Command                      ƒ                   ƒ                    ƒ                                      ƒ

                                       Current State     Next State

Current State and Next State           Definition for: Pipeline and Flow      Through Read Write Control State Diagram

Rev: 1.04 7/2012                                         11/24                                                                    © 2011, GSI Technology

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Burst Cycles

Although NBT RAMs are designed to sustain 100% bus bandwidth by eliminating turnaround cycle when there is transition from

read to write, multiple back-to-back reads or writes may also be performed. NBT SRAMs provide an on-chip burst address

generator that can be utilized, if desired, to further simplify burst read or write implementations. The ADV control pin, when

driven high, commands the SRAM to advance the internal address counter and use the counter generated address to read or write

the SRAM. The starting address for the first cycle in a burst cycle series is loaded into the SRAM by driving the ADV pin low, into

Load mode.

Burst Order

The burst address counter wraps around to its initial state after four addresses (the loaded address and three more) have been

accessed.    The burst sequence is determined by the state of the Linear Burst Order pin (LBO). When this pin is low, a linear burst

sequence is selected. When the RAM is installed with the LBO pin tied high, Interleaved burst sequence is selected. See the tables

below for details.

Mode Pin Functions

                    Mode Name                                 Pin Name            State                                    Function

                    Burst Order Control                           LBO             L                                        Linear Burst

                                                                                  H                                        Interleaved Burst

                    Output Register Control                       FT              L                                        Flow Through

                                                                                  H or NC                                  Pipeline

                    Power Down Control                            ZZ              L or NC                                  Active

                                                                                  H                                        Standby, IDD = ISB

Note:

There is a pull-up device on the FT pin and a pull-down device on the ZZ  pin  ,  so this input  pin  can  be          unconnected and the chip    will  operate  in

the default states as specified in the above tables.

Burst Counter Sequences

Linear Burst Sequence                                                     Interleaved Burst Sequence

                    A[1:0]               A[1:0]       A[1:0]  A[1:0]                                       A[1:0]          A[1:0]        A[1:0]          A[1:0]

       1st address       00                  01       10      11                  1st address                          00  01                  10        11

       2nd address       01                  10       11      00                  2nd address                          01  00                  11        10

       3rd address       10                  11       00      01                  3rd address                          10  11                  00        01

       4th address       11                  00       01      10                  4th address                          11  10                  01        00

Note:                                                                     Note:

The burst counter wraps to initial state on the 5th clock.                The burst counter wraps to initial state on the 5th clock.

Rev: 1.04 7/2012                                              12/24                                                                © 2011, GSI Technology

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Sleep Mode

During normal operation, ZZ must be pulled low, either by the user or by it’s internal pull down resistor. When ZZ is pulled high,

the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to

low, the SRAM operates normally after ZZ recovery time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of

Sleep mode is dictated by the length of time the ZZ is in a high state. After entering Sleep mode, all inputs except ZZ become

disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.

When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZI is met. Because ZZ is an asynchronous input, pending

operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated

until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a deselect or read commands

may be applied while the SRAM is recovering from Sleep mode.

                                       Sleep Mode Timing Diagram

                                  tKH

                             tKC       tKL

CK

                                                                       tZZR

                                       tZZS                     tZZH

ZZ

Designing for Compatibility

The GSI NBT SRAMs offer users a configurable selection between Flow Through mode and Pipeline mode via the FT signal

found on Pin 14. Not all vendors offer this option, however most mark Pin 14 as VDD or VDDQ on pipelined parts and VSS on flow

through parts. GSI NBT SRAMs are fully compatible with these sockets.

Rev: 1.04 7/2012                                         13/24                                                         © 2011, GSI Technology

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Absolute Maximum Ratings

(All voltages reference to VSS)

       Symbol                                   Description                            Value                                             Unit

       VDD                                   Voltage on VDD Pins                       –0.5 to 4.6                                       V

       VDDQ                                  Voltage in VDDQ Pins                      –0.5 to 4.6                                       V

       VI/O                                  Voltage on I/O Pins                 –0.5 to VDD +0.5 (≤ 4.6 V max.)                         V

       VIN                       Voltage on Other Input Pins                     –0.5 to VDD +0.5 (≤ 4.6 V max.)                         V

       IIN                                Input Current on Any Pin                     +/–20                                             mA

       IOUT                      Output Current on Any I/O Pin                         +/–20                                             mA

       PD                               Package Power Dissipation                      1.5                                               W

       TSTG                                  Storage Temperature                       –55 to 125                                        oC

       TBIAS                              Temperature Under Bias                       –55 to 125                                        oC

Note:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect reliability of

this component.

Power Supply Voltage Ranges

                  Parameter                                         Symbol       Min.                                  Typ.  Max.        Unit

                  3.3 V Supply Voltage                                    VDD3   3.0                                   3.3   3.6             V

                  2.5 V Supply Voltage                                    VDD2   2.3                                   2.5   2.7             V

                 3.3 V VDDQ I/O Supply Voltage                            VDDQ3  3.0                                   3.3   3.6             V

                 2.5 V VDDQ I/O Supply Voltage                            VDDQ2  2.3                                   2.5   2.7             V

VDD3 Range Logic Levels

                  Parameter                                         Symbol       Min.                                  Typ.  Max.        Unit

                  VDD Input High Voltage                                  VIH    2.0                                   —     VDD + 0.3         V

                  VDD Input Low Voltage                                   VIL    –0.3                                  —     0.8               V

                  VDDQ Input High Voltage                                 VIHQ   2.0                                   —     VDDQ + 0.3        V

                  VDDQ Input Low Voltage                                  VILQ   –0.3                                  —     0.8               V

Note:

VIHQ (max) is voltage on VDDQ pins plus 0.3     V.

Rev: 1.04 7/2012                                                   14/24                                                     © 2011, GSI Technology

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VDD2 Range Logic Levels

                   Parameter                                         Symbol            Min.                            Typ.         Max.         Unit

                  VDD Input High Voltage                                  VIH          0.6*VDD                         —            VDD + 0.3    V

                  VDD Input Low Voltage                                   VIL          –0.3                            —            0.3*VDD      V

                  VDDQ Input High Voltage                                 VIHQ         0.6*VDD                         —            VDDQ + 0.3   V

                  VDDQ Input Low Voltage                                  VILQ         –0.3                            —            0.3*VDD      V

Note:

VIHQ (max) is voltage on VDDQ pins plus 0.3  V.

Recommended Operating Temperatures

                   Parameter                                         Symbol            Min.                            Typ.         Max.         Unit

        Ambient Temperature (Industrial Range Versions)*                      TA       –40                             25           85           °C

Note:

The part numbers of Industrial Temperature Range versions end with the character “I”.  Unless otherwise noted, all performance specifications

quoted are evaluated for worst case in the temperature range marked on the device.

Thermal Impedance

    Package       Test PCB          θ JA (C°/W)                   θ JA (C°/W)          θ JA (C°/W)                                  θ JB (C°/W)  θ JC (C°/W)

                  Substrate         Airflow = 0 m/s               Airflow = 1 m/s      Airflow = 2 m/s

    100 TQFP      4-layer                    38.7                         33.5                     31.9                             27.6         10.6

Notes:

1.  Thermal Impedance data is based on a number of samples from multiple lots and should be viewed as a typical number.

2.  Please refer to JEDEC standard JESD51-6.

3.  The characteristics of the test fixture PCB influence reported thermal characteristics of the device. Be advised that a good thermal path to

    the PCB can result in cooling or heating of the RAM depending on PCB temperature.

    Undershoot Measurement          and Timing                                         Overshoot Measurement and Timing

       VIH                                                                                                                 20% tKC

                                                                                      VDD + 2.0 V

       VSS                                                                             50%

       50%                                                                             VDD

VSS – 2.0 V

                   20% tKC                                                             VIL

Note:

Input Under/overshoot voltage must  be –2 V > Vi <        VDDn+2  V  not  to  exceed  4.6 V maximum, with a pulse width not to exceed 20%        tKC.

Rev: 1.04 7/2012                                                  15/24                                                                   © 2011, GSI Technology

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Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5 V)

             Parameter                                  Symbol                      Test conditions                    Typ.         Max.  Unit

        Input Capacitance                                   CIN                        VIN = 0 V                       4            5     pF

        Input/Output Capacitance                            CI/O                       VOUT = 0 V                      6            7     pF

Note:

These parameters are sample tested.

AC Test Conditions

                                  Parameter                                                                            Conditions

                                  Input high level                                                                     VDD – 0.2 V

                                  Input low level                                                                      0.2 V

                                  Input slew rate                                                                      1 V/ns

                           Input reference level                                                                       VDD/2

                           Output reference level                                                                      VDDQ/2

                                  Output load                                                                          Fig. 1

Notes:

1.     Include scope and jig capacitance.

2.     Test conditions as specified with output loading as shown  in  Fig.  1  unless  otherwise      noted.

3.     Device is deselected as defined by the Truth Table.

                                                                  Output Load 1

                                                    DQ

                                                                                    50Ω               30pF*

                                                                            VDDQ/2

                                                                  * Distributed Test Jig Capacitance

Rev: 1.04 7/2012                                                  16/24                                                             © 2011, GSI Technology

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DC  Electrical Characteristics

    Parameter                   Symbol         Test Conditions                                                         Min      Max

    Input Leakage Current       IIL            VIN = 0 to VDD                                                          –1 uA    1 uA

    (except mode pins)

    ZZ Input Current            IIN1           VDD ≥ VIN ≥ VIH                                                         –1 uA    1 uA

                                               0 V ≤ VIN ≤ VIH                                                         –1 uA    100 uA

    FT Input Current            IIN2           VDD ≥ VIN ≥ VIL                                                         –100 uA  1 uA

                                               0 V ≤ VIN ≤ VIL                                                         –1 uA    1 uA

    Output Leakage Current      IOL            Output Disable, VOUT = 0 to VDD                                         –1 uA    1 uA

    Output High Voltage         VOH2           IOH = –8 mA, VDDQ = 2.375 V                                             1.7 V    —

    Output High Voltage         VOH3           IOH = –8 mA, VDDQ = 3.135 V                                             2.4 V    —

    Output Low Voltage          VOL            IOL = 8 mA                                                              —        0.4 V

Rev: 1.04 7/2012                        17/24                                                                          © 2011, GSI Technology

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Operating Currents

                                                                                               -333I    -300I          -250I    -200I    -150I

    Parameter       Test Conditions                            Mode          Symbol            –40      –40            –40      –40      –40      Unit

                                                                                               to 85°C  to 85°C        to 85°C  to 85°C  to 85°C

                                                               Pipeline      IDD               260      245            215      190      160      mA

                                                    (x32/x36)                IDDQ              40       35             30       25       20

                    Device Selected;                           Flow Through  IDD               200      185            175      160      150      mA

    Operating       All other inputs                                         IDDQ              25       25             25       20       15

    Current         ≥VIH or ≤ VIL                              Pipeline      IDD               240      225            200      175      150      mA

                    Output open                                              IDDQ              20       20             15       15       10

                                                    (x18)                    IDD               185      170            165      150      140

                                                               Flow Through  IDDQ              15       15             15       10       8        mA

    Standby         ZZ ≥ VDD – 0.2 V                           Pipeline      ISB               45       45             45       45       45       mA

    Current                                         —          Flow Through  ISB               45       45             45       45       45       mA

    Deselect        Device Deselected;                         Pipeline      IDD               90       85             85       85       80       mA

    Current         All other inputs                —          Flow Through  IDD               90       85             85       85       80       mA

                    ≥ VIH or ≤ VIL

Notes:

1.  IDD and IDDQ apply to any combination of VDD3, VDD2,       VDDQ3, and    VDDQ2 operation.

2.  All parameters listed are worst case scenario.

Rev: 1.04 7/2012                                               18/24                                                            © 2011, GSI Technology

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AC Electrical Characteristics

                  Parameter                 Symbol       -333I                  -300I            -250I                      -200I            -150I       Unit

                                                    Min         Max        Min         Max  Min         Max            Min         Max  Min         Max

                  Clock Cycle Time          tKC     3.0         —          3.3         —    4.0         —              5.0         —    6.7         —    ns

                  Clock to Output Valid     tKQ     —           2.5        —           2.5  —           2.5            —           3.0  —           3.8  ns

    Pipeline      Clock to Output Invalid   tKQX    1.5         —          1.5         —    1.5         —              1.5         —    1.5         —    ns

                  Clock to Output in Low-Z  tLZ1    1.5         —          1.5         —    1.5         —              1.5         —    1.5         —    ns

                  Setup time                tS      1.0         —          1.0         —    1.2         —              1.4         —    1.5         —    ns

                  Hold time                 tH      0.1         —          0.1         —    0.2         —              0.4         —    0.5         —    ns

                  Clock Cycle Time          tKC     4.5         —          5.0         —    5.5         —              6.5         —    7.5         —    ns

                  Clock to Output Valid     tKQ     —           4.5        —           5.0  —           5.5            —           6.5  —           7.5  ns

    Flow          Clock to Output Invalid   tKQX    2.0         —          2.0         —    2.0         —              2.0         —    2.0         —    ns

    Through       Clock to Output in Low-Z  tLZ1    2.0         —          2.0         —    2.0         —              2.0         —    2.0         —    ns

                  Setup time                tS      1.3         —          1.4         —    1.5         —              1.5         —    1.5         —    ns

                  Hold time                 tH      0.3         —          0.4         —    0.5         —              0.5         —    0.5         —    ns

                  Clock HIGH Time           tKH     1.0         —          1.0         —    1.3         —              1.3         —    1.5         —    ns

                  Clock LOW Time            tKL     1.2         —          1.2         —    1.5         —              1.5         —    1.7         —    ns

                  Clock to Output in        tHZ1    1.5         2.5        1.5         2.5  1.5         2.5            1.5         3.0  1.5         3.0  ns

                  High-Z

                  G to Output Valid         tOE     —           2.5        —           2.5  —           2.5            —           3.0  —           3.8  ns

                  G to output in Low-Z      tOLZ1   0           —          0           —    0           —              0           —    0           —    ns

                  G to output in High-Z     tOHZ1   —           2.5        —           2.5  —           2.5            —           3.0  —           3.0  ns

                  ZZ setup time             tZZS2   5           —          5           —    5           —              5           —    5           —    ns

                  ZZ hold time              tZZH2   1           —          1           —    1           —              1           —    1           —    ns

                  ZZ recovery               tZZR    20          —          20          —    20          —              20          —    20          —    ns

Notes:

1.  These parameters are sampled and are    not 100% tested.

2.  ZZ is an asynchronous signal. However,  in order to be recognized  on  any given clock  cycle, ZZ must             meet the specified setup and      hold

    times as specified above.

Rev: 1.04 7/2012                                              19/24                                                                     © 2011, GSI Technology

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                                                      Pipeline Mode Timing (NBT)

                      Write       A      Read B       Suspend        Read C        Write D        Write  No-op     Read   E  Deselect

                                                      tKH               tKC

                                                               tKL

CK

                      tH

                  tS

A                 A                   B                        C             D                                  E

                      tH

                  tS

CKE

                      tH

                  tS

E*

                      tH

                  tS

ADV

                      tH

                  tS

W

                      tH                                                                          tH

                  tS                                                                        tS

Bn

                                                                    tH                                                       tLZ             tHZ

                                                               tS                                                            tKQ                  tKQX

DQ                                                             D(A)          Q(B)           Q(C)         D(D)                          Q(E)

Rev: 1.04 7/2012                                                    20/24                                                         © 2011, GSI Technology

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                                                                                                                               GS880Z18/32/36CT-xxxI

                                                   Flow            Through Mode Timing (NBT)

                      Write A           Write  B           Write   B+1     Read C             Cont     Read D             Write E     Read F     Write G

                                                                      tKL

                                                           tKH                     tKC

CK

                      tH

                  tS

CKE

                      tH

                  tS

E

                      tH

                  tS

ADV

                      tH

                  tS

W

                      tH

                  tS

Bn

                      tH

                  tS

A0–An             A               B                                     C                           D                  E           F          G

                                                                                                                                      tKQ

                                        tH                                    tKQ                                              tKQX

                                  tS                                       tLZ                                            tHZ         tLZ           tKQX

DQ                                D(A)             D(B)               D(B+1)            Q(C)                           Q(D)          D(E)     Q(F)        D(G)

                                                                                                       tOLZ

                                                                                                       tOE

                                                                                              tOHZ

G

                      *Note: E =  High(False)  if  E1 = 1  or  E2  =  0 or E3 = 1

Rev: 1.04 7/2012                                                           21/24                                                           © 2011, GSI Technology

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                                                                                                                       GS880Z18/32/36CT-xxxI

                                             TQFP Package Drawing (Package T)

                                                                         L     θ

Symbol            Description   Min.         Nom.  Max               L1           c

    A1            Standoff      0.05         0.10  0.15                              Pin 1

    A2  Body Thickness          1.35         1.40  1.45

    b             Lead Width    0.20         0.30  0.40

    c   Lead Thickness          0.09         —     0.20

    D   Terminal Dimension      21.9         22.0  22.1                  e                                                 D1  D

    D1            Package Body  19.9         20.0  20.1

    E   Terminal Dimension      15.9         16.0  16.1                  b

    E1            Package Body  13.9         14.0  14.1

    e             Lead Pitch    —            0.65  —

    L             Foot Length   0.45         0.60  0.75

    L1            Lead Length   —            1.00  —                 A1

    Y             Coplanarity                      0.10                        A2                                      E1

                                                                            Y                                          E

    θ             Lead Angle    0°           —     7°

Notes:

1.  All dimensions are in millimeters (mm).

2.  Package width and length do not include mold protrusion.

Rev: 1.04 7/2012                                              22/24                                                        © 2011, GSI Technology

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Ordering Information—GSI NBT Synchronous SRAM

    Org           Part Number1              Type                  Voltage         Package                              Speed2                        TA3

                                                                  Option                                               (MHz/ns)

    512K x 18     GS880Z18CT-333I           NBT                   3.3 V or 2.5 V  TQFP                                 333/4.5                       I

    512K x 18     GS880Z18CT-300I           NBT                   3.3 V or 2.5 V  TQFP                                 300/5                         I

    512K x 18     GS880Z18CT-250I           NBT                   3.3 V or 2.5 V  TQFP                                 250/5.5                       I

    512K x 18     GS880Z18CT-200I           NBT                   3.3 V or 2.5 V  TQFP                                 200/6.5                       I

    512K x 18     GS880Z18CT-150I           NBT                   3.3 V or 2.5 V  TQFP                                 150/7.5                       I

    256K x 32     GS880Z32CT-333I           NBT                   3.3 V or 2.5 V  TQFP                                 333/4.5                       I

    256K x 32     GS880Z32CT-300I           NBT                   3.3 V or 2.5 V  TQFP                                 300/5                         I

    256K x 32     GS880Z32CT-250I           NBT                   3.3 V or 2.5 V  TQFP                                 250/5.5                       I

    256K x 32     GS880Z32CT-200I           NBT                   3.3 V or 2.5 V  TQFP                                 200/6.5                       I

    256K x 32     GS880Z32CT-150I           NBT                   3.3 V or 2.5 V  TQFP                                 150/7.5                       I

    256K x 36     GS880Z36CT-333I           NBT                   3.3 V or 2.5 V  TQFP                                 333/4.5                       I

    256K x 36     GS880Z36CT-300I           NBT                   3.3 V or 2.5 V  TQFP                                 300/5                         I

    256K x 36     GS880Z36CT-250I           NBT                   3.3 V or 2.5 V  TQFP                                 250/5.5                       I

    256K x 36     GS880Z36CT-200I           NBT                   3.3 V or 2.5 V  TQFP                                 200/6.5                       I

    256K x 36     GS880Z36CT-150I           NBT                   3.3 V or 2.5 V  TQFP                                 150/7.5                       I

    512K x 18     GS880Z18CGT-333I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  333/4.5                       I

    512K x 18     GS880Z18CGT-300I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  300/5                         I

    512K x 18     GS880Z18CGT-250I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  250/5.5                       I

    512K x 18     GS880Z18CGT-200I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  200/6.5                       I

    512K x 18     GS880Z18CGT-150I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  150/7.5                       I

    256K x 32     GS880Z32CGT-333I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  333/4.5                       I

    256K x 32     GS880Z32CGT-300I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  300/5                         I

    256K x 32     GS880Z32CGT-250I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  250/5.5                       I

    256K x 32     GS880Z32CGT-200I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  200/6.5                       I

    256K x 32     GS880Z36CGT-150I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  150/7.5                       I

    256K x 36     GS880Z36CGT-333I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  333/4.5                       I

    256K x 36     GS880Z36CGT-300I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  300/5                         I

    256K x 36     GS880Z36CGT-250I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  250/5.5                       I

    256K x 36     GS880Z36CGT-200I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  200/6.5                       I

    256K x 36     GS880Z36CGT-150I          NBT                   3.3 V or 2.5 V  RoHS-compliant TQFP                  150/7.5                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number. Example: GS880Z18CT-150IT.

2.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow Through mode-selectable by the user.

3.  TA = I = Industrial Temperature Range.

4.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings

Rev: 1.04 7/2012                                  23/24                                                                © 2011, GSI Technology

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                                                                                                                       GS880Z18/32/36CT-xxxI

9Mb  Sync SRAM Data  Sheet  Revision History

     File Name              Types of Changes                                   Revision

                            Format or Content

     880Z18C_r1                                • Creation of new datasheet

     880Z18C_r1_01          Content            • Update to MP datasheet

     880Z18C_r1_02          Content            • Updated Absolute Maximum Ratings

                                               • Deleted conditional text

                                               • Updated Absolute Maximum Ratings

     880Z18C_r1_03          Content            • Added thermal information

                                               • Updated Ordering Information

     880Z18C_r1_04          Content            • Updated Absolute Maximum Ratings

                                               • Removed all Comm Temp references

Rev: 1.04 7/2012                               24/24                                                                   © 2011, GSI Technology

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GS880Z36CGT-333I  GS880Z18CGT-333I  GS880Z18CGT-300I  GS880Z36CGT-150I  GS880Z18CGT-150I

GS880Z36CGT-250I  GS880Z36CGT-200I  GS880Z36CGT-300I  GS880Z18CGT-200I  GS880Z18CGT-250I
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