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GS880E18CGT-333I

器件型号:GS880E18CGT-333I
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
标准:
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器件描述

SRAM 2.5 or 3.3V 512K x 18 9M

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
RoHS:YES
Memory Size:9 Mbit
Organization:512 k x 18
Access Time:4.5 ns
Maximum Clock Frequency:333 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
2.3 V
Supply Current - Max:185 mA, 240 mA
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
TQFP-100
封装:
Packaging:
Tray
Memory Type:SDR
系列:
Series:
GS880E18CGT
类型:
Type:
DCD Pipeline/Flow Through
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
36
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
SyncBurst

GS880E18CGT-333I器件文档内容

                                                                                                                              GS880E18/32/36CT-xxxI

100-Pin TQFP                            512K x 18, 256K x 32, 256K x 36                                                             333 MHz–150 MHz

Industrial Temp                                 9Mb Sync Burst SRAMs                                                                2.5 V or 3.3 V VDD

                                                                                                                                    2.5 V or 3.3 V I/O

Features                                                             interleave order with the Linear Burst Order (LBO) input. The

• FT pin for user-configurable flow through or pipeline              Burst function need not be used. New addresses can be loaded

operation                                                            on every cycle with no degradation of chip performance.

• Dual Cycle Deselect (DCD) operation                                Flow Through/Pipeline Reads

• 2.5 V or 3.3 V +10%/–10% core power supply                         The function of the Data Output register can be controlled by

• 2.5 V or 3.3 V I/O supply                                          the user via the FT mode pin (Pin 14). Holding the FT mode

• LBO pin for Linear or Interleaved Burst mode                       pin low places the RAM in Flow Through mode, causing

• Internal input resistors on mode pins allow floating mode pins     output data to bypass the Data Output Register. Holding FT

• Default to Interleaved Pipeline mode                               high places the RAM in Pipeline mode, activating the rising-

• Byte Write (BW) and/or Global Write (GW) operation                 edge-triggered Data Output Register.

• Internal self-timed write cycle                                    DCD Pipelined Reads

• Automatic power-down for portable applications                     The GS880E18/32/36CT is a DCD (Dual Cycle Deselect)

• JEDEC-standard 100-lead TQFP package                               pipelined synchronous SRAM. SCD (Single Cycle Deselect)

• RoHS-compliant 100-lead TQFP package available                     versions are also available. DCD SRAMs pipeline disable

Functional Description                                               commands to the same degree as read commands. DCD RAMs

                                                                     hold the deselect command for one full cycle and then begin

Applications                                                         turning off their outputs just after the second rising edge of

The GS880E18/32/36CT is a 9,437,184-bit (8,388,608-bit for           clock.

x32 version) high performance synchronous SRAM with a 2-             Byte Write and Global Write

bit burst address counter. Although of a type originally             Byte write operation is performed by using Byte Write enable

developed for Level 2 Cache applications supporting high             (BW) input combined with one or more individual byte write

performance CPUs, the device now finds application in                signals (Bx). In addition, Global Write (GW) is available for

synchronous SRAM applications, ranging from DSP main                 writing all bytes at one time, regardless of the Byte Write

store to networking chip set support.                                control inputs.

Controls                                                             Sleep Mode

Addresses, data I/Os, chip enables (E1, E2, E3), address burst       Low power (Sleep mode) is attained through the assertion

control inputs (ADSP, ADSC, ADV), and write control inputs           (High) of the ZZ signal, or by stopping the clock (CK).

(Bx, BW, GW) are synchronous and are controlled by a                 Memory data is retained during Sleep mode.

positive-edge-triggered clock input (CK). Output enable (G)          Core and Interface Voltages

and power down control (ZZ) are asynchronous inputs. Burst

cycles can be initiated with either ADSP or ADSC inputs. In          The GS880E18/32/36CT operates on a 2.5 V or 3.3 V power

Burst mode, subsequent burst addresses are generated                 supply. All input are 3.3 V and 2.5 V compatible. Separate

internally and are controlled by ADV. The burst address              output power (VDDQ) pins are used to decouple output noise

counter may be configured to count in either linear or               from the internal circuits and are 3.3 V and 2.5 V compatible.

                                                          Parameter  Synopsis

                                                             -333I   -300I   -250I    -200I                            -150I  Unit

                                              tKQ               2.5  2.5       2.5    3.0                              3.8    ns

                             Pipeline         tCycle            3.0  3.3       4.0    5.0                              6.7    ns

                             3-1-1-1    Curr (x18)              260  245       215    190                              160    mA

                                        Curr (x32/x36)          300  280       245    215                              180    mA

                                              tKQ               4.5  5.0       5.5    6.5                              7.5    ns

                  Flow Through                tCycle            4.5  5.0       5.5    6.5                              7.5    ns

                             2-1-1-1    Curr (x18)              200  185       180    160                              148    mA

                                        Curr (x32/x36)          225  210       200    180                              165    mA

Rev: 1.04 6/2012                                          1/24                                                                      © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                                GS880E18/32/36CT-xxxI

                                               GS880E18C 100-Pin TQFP Pinout (Package T)

                                   A    A      E1  E2  NC  NC  BB  BA  E3  VDD  VSS  CK  GW  BW  G   ADSC  ADSP        ADV  A   A

                   NC          1  100   99     98  97  96  95  94  93  92  91   90   89  88  87  86  85    84          83   82  81  80  A

                   NC          2                                                                                                    79  NC

                   NC          3                                                                                                    78  NC

                   VDDQ        4                                                                                                    77  VDDQ

                   VSS         5                                                                                                    76  VSS

                   NC          6                                                                                                    75  NC

                   NC          7                                                                                                    74  DQPA

                   DQB         8                                                                                                    73  DQA

                   DQB         9                                   512K x 18                                                        72  DQA

                   VSS         10                                                                                                   71  VSS

                   VDDQ        11                                  Top View                                                         70  VDDQ

                   DQB         12                                                                                                   69  DQA

                   DQB         13                                                                                                   68  DQA

                   FT          14                                                                                                   67  VSS

                   VDD         15                                                                                                   66  NC

                   NC          16                                                                                                   65  VDD

                   VSS         17                                                                                                   64  ZZ

                   DQB         18                                                                                                   63  DQA

                   DQB         19                                                                                                   62  DQA

                   VDDQ        20                                                                                                   61  VDDQ

                   VSS         21                                                                                                   60  VSS

                   DQB         22                                                                                                   59  DQA

                   DQB         23                                                                                                   58  DQA

                   DQPB        24                                                                                                   57  NC

                   NC          25                                                                                                   56  NC

                   VSS         26                                                                                                   55  VSS

                   VDDQ        27                                                                                                   54  VDDQ

                   NC          28                                                                                                   53  NC

                   NC          29                                                                                                   52  NC

                   NC          30                                                                                                   51  NC

                                   31   32     33  34  35  36  37  38  39  40   41   42  43  44  45  46    47          48   49  50

                                   LBO  A      A   A   A   A1  A0  NC  NC  VSS  VDD  NC  A   A   A   A     A           A    A   A

Note:

Pins marked  with  NC can  be  tied to either  VDD or  VSS. These  pins can also be left floating.

Rev: 1.04 6/2012                                                   2/24                                                                 © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                                GS880E18/32/36CT-xxxI

                                               GS880E32C 100-Pin TQFP Pinout (Package T)

                                   A    A      E1  E2  BD  BC  BB  BA  E3  VDD  VSS  CK  GW  BW  G   ADSC  ADSP        ADV  A   A

                   NC          1  100   99     98  97  96  95  94  93  92  91   90   89  88  87  86  85    84          83   82  81  80  NC

                   DQC         2                                                                                                    79  DQB

                   DQC         3                                                                                                    78  DQB

                   VDDQ        4                                                                                                    77  VDDQ

                   VSS         5                                                                                                    76  VSS

                   DQC         6                                                                                                    75  DQB

                   DQC         7                                                                                                    74  DQB

                   DQC         8                                                                                                    73  DQB

                   DQC         9                                   256K x 32                                                        72  DQB

                   VSS         10                                                                                                   71  VSS

                   VDDQ        11                                  Top View                                                         70  VDDQ

                   DQC         12                                                                                                   69  DQB

                   DQC         13                                                                                                   68  DQB

                   FT          14                                                                                                   67  VSS

                   VDD         15                                                                                                   66  NC

                   NC          16                                                                                                   65  VDD

                   VSS         17                                                                                                   64  ZZ

                   DQD         18                                                                                                   63  DQA

                   DQD2        19                                                                                                   62  DQA

                   VDDQ        20                                                                                                   61  VDDQ

                   VSS         21                                                                                                   60  VSS

                   DQD         22                                                                                                   59  DQA

                   DQD         23                                                                                                   58  DQA

                   DQD         24                                                                                                   57  DQA

                   DQD         25                                                                                                   56  DQA

                   VSS         26                                                                                                   55  VSS

                   VDDQ        27                                                                                                   54  VDDQ

                   DQD         28                                                                                                   53  DQA

                   DQD         29                                                                                                   52  DQA

                   NC          30                                                                                                   51  NC

                                   31   32     33  34  35  36  37  38  39  40   41   42  43  44  45  46    47          48   49  50

                                   LBO  A      A   A   A   A1  A0  NC  NC  VSS  VDD  NC  A   A   A   A     A           A    A   A

Note:

Pins marked  with  NC can  be  tied to either  VDD or  VSS. These  pins can also be left floating.

Rev: 1.04 6/2012                                                   3/24                                                                 © 2011, GSI Technology

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                                                                                                                                GS880E18/32/36CT-xxxI

                                              GS880E36C 100-Pin TQFP Pinout (Package T)

                                  A    A      E1  E2  BD  BC  BB  BA  E3  VDD  VSS  CK  GW  BW  G   ADSC  ADSP         ADV  A   A

             DQPC             1  100   99     98  97  96  95  94  93  92  91   90   89  88  87  86  85    84           83   82  81  80  DQPB

                  DQC         2                                                                                                     79  DQB

                  DQC         3                                                                                                     78  DQB

                  VDDQ        4                                                                                                     77  VDDQ

                  VSS         5                                                                                                     76  VSS

                  DQC         6                                                                                                     75  DQB

                  DQC         7                                                                                                     74  DQB

                  DQC         8                                                                                                     73  DQB

                  DQC         9                                   256K x 36                                                         72  DQB

                  VSS         10                                                                                                    71  VSS

                  VDDQ        11                                  Top View                                                          70  VDDQ

                  DQC         12                                                                                                    69  DQB

                  DQC         13                                                                                                    68  DQB

                  FT          14                                                                                                    67  VSS

                  VDD         15                                                                                                    66  NC

                  NC          16                                                                                                    65  VDD

                  VSS         17                                                                                                    64  ZZ

                  DQD         18                                                                                                    63  DQA

                  DQD         19                                                                                                    62  DQA

                  VDDQ        20                                                                                                    61  VDDQ

                  VSS         21                                                                                                    60  VSS

                  DQD         22                                                                                                    59  DQA

                  DQD         23                                                                                                    58  DQA

                  DQD         24                                                                                                    57  DQA

                  DQD         25                                                                                                    56  DQA

                  VSS         26                                                                                                    55  VSS

                  VDDQ        27                                                                                                    54  VDDQ

                  DQD         28                                                                                                    53  DQA

                  DQD         29                                                                                                    52  DQA

             DQPD             30                                                                                                    51  DQPA

                                  31   32     33  34  35  36  37  38  39  40   41   42  43  44  45  46    47           48   49  50

                                  LBO  A      A   A   A   A1  A0  NC  NC  VSS  VDD  NC  A   A   A   A     A            A    A   A

Note:

Pins marked  with NC can  be  tied to either  VDD or  VSS. These  pins can also be left floating.

Rev: 1.04 6/2012                                                  4/24                                                                  © 2011, GSI Technology

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TQFP Pin Description

Symbol                Type        Description

A0, A1                I     Address field LSBs and Address Counter preset Inputs

A                     I           Address Inputs

DQA

DQB                   I/O         Data Input and Output pins

DQC

DQD

NC                    —           No Connect

BW                    I           Byte Write—Writes all enabled bytes; active low

BA, BB, BC, BD        I     Byte Write Enable for DQA, DQB Data I/Os; active low

CK                    I           Clock Input Signal; active high

GW                    I           Global Write Enable—Writes all bytes; active low

E1, E3                I           Chip Enable; active low

E2                    I           Chip Enable; active high

G                     I           Output Enable; active low

ADV                   I           Burst address counter advance enable; active low

ADSP, ADSC            I     Address Strobe (Processor, Cache Controller); active low

ZZ                    I           Sleep Mode control; active high

FT                    I           Flow Through or Pipeline mode; active low

LBO                   I           Linear Burst Order mode; active low

VDD                   I           Core power supply

VSS                   I           I/O and Core Ground

VDDQ                  I           Output driver power supply

Rev: 1.04 6/2012            5/24                                                                                       © 2011, GSI Technology

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                                                            GS880E18/32/36C          Block  Diagram

                           Register

       A0–An               D  Q

                                     A0                                          A0

                                                            D0            Q0     A1

                                     A1

                                                            D1            Q1

                                                            Counter

                                                            Load                                                            A

       LBO

       ADV                                                                                                                  Memory

       CK                                                                                                                   Array

       ADSC

       ADSP                                                                                                    Q                    D

       GW                                                       Register

       BW                                                       D  Q

       BA

                                                                Register                                                36             36

                                                                D  Q

       BB                                                                                                                   4

                                                                Register

                                                                D  Q

       BC

                                                                                                     Register  D                    Q  Register

                                                                Register                                       Q

                                                                D  Q                                                                D

       BD

                                                                Register

                                                                D  Q

                                                                Register

       E1                                                       D  Q

       E2

       E3

                                                                Register

                                                                D  Q

       FT

       G

                                     Power Down                               0                      DQx1–DQx9

       ZZ                            Control

Note:  Only x36   version  shown for simplicity.

Rev: 1.04 6/2012                                                   6/24                                                             © 2011, GSI Technology

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Mode Pin Functions

                    Mode Name                                 Pin Name            State                                        Function

                    Burst Order Control                           LBO             L                                            Linear Burst

                                                                                  H                                            Interleaved Burst

                    Output Register Control                       FT              L                                            Flow Through

                                                                                  H or NC                                      Pipeline

                    Power Down Control                            ZZ              L or NC                                      Active

                                                                                  H                                            Standby, IDD = ISB

Note:

There is a pull-up device on the FT pin and a pull-down device on the ZZ  pin  ,  so this input  pin  can  be          unconnected and the chip        will  operate  in

the default states as specified in the above tables.

Burst Counter Sequences

Linear Burst Sequence                                                     Interleaved Burst Sequence

                    A[1:0]               A[1:0]       A[1:0]  A[1:0]                                                   A[1:0]  A[1:0]        A[1:0]          A[1:0]

       1st address       00                  01       10      11                  1st address                          00      01                  10        11

       2nd address       01                  10       11      00                  2nd address                          01      00                  11        10

       3rd address       10                  11       00      01                  3rd address                          10      11                  00        01

       4th address       11                  00       01      10                  4th address                          11      10                  01        00

Note:                                                                     Note:

The burst counter wraps to initial state on the 5th clock.                The burst counter wraps to initial state on the 5th clock.

Rev: 1.04 6/2012                                              7/24                                                                     © 2011, GSI Technology

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Byte Write Truth Table

    Function         GW  BW  BA                                        BB  BC                                              BD  Notes

    Read             H   H   X                                         X   X                                               X   1

Write No Bytes       H   L   H                                         H   H                                               H   1

    Write byte a     H   L   L                                         H   H                                               H   2, 3

    Write byte b     H   L   H                                         L   H                                               H   2, 3

    Write byte c     H   L   H                                         H   L                                               H   2, 3, 4

    Write byte d     H   L   H                                         H   H                                               L   2, 3, 4

    Write all bytes  H   L   L                                         L   L                                               L   2, 3, 4

    Write all bytes  L   X   X                                         X   X                                               X

Notes:

1.  All byte outputs are active in read cycles regardless of the state of Byte Write Enable inputs, BA, BB, BC and/or BD.

2.  Byte Write Enable inputs BA, BB, BC and/or BD may be used in any combination with BW to write single or multiple bytes.

3.  All byte I/Os remain High-Z during all write operations regardless of the state of Byte Write Enable inputs.

4.  Bytes “C” and “D” are only available on the x32 and x36 versions.

Rev: 1.04 6/2012             8/24                                                                                              © 2011, GSI Technology

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Synchronous Truth Table

                                 Address     State

        Operation                      Used  Diagram  E1    E2                           E3  ADSP                      ADSC  ADV  W             DQ3

                                             Key

    Deselect Cycle, Power Down         None  X        L     X                            H   X                         L     X    X     High-Z

    Deselect Cycle, Power Down         None  X        L     L                            X   X                         L     X    X     High-Z

    Deselect Cycle, Power Down         None  X        L     X                            H   L                         X     X    X     High-Z

    Deselect Cycle, Power Down         None  X        L     L                            X   L                         X     X    X     High-Z

    Deselect Cycle, Power Down         None  X        H     X                            X   X                         L     X    X     High-Z

    Read Cycle, Begin Burst      External    R        L     H                            L   L                         X     X    X             Q

    Read Cycle, Begin Burst      External    R        L     H                            L   H                         L     X    F             Q

    Write Cycle, Begin Burst     External    W        L     H                            L   H                         L     X    T             D

    Read Cycle, Continue Burst         Next  CR       X     X                            X   H                         H     L    F             Q

    Read Cycle, Continue Burst         Next  CR       H     X                            X   X                         H     L    F             Q

    Write Cycle, Continue Burst        Next  CW       X     X                            X   H                         H     L    T             D

    Write Cycle, Continue Burst        Next  CW       H     X                            X   X                         H     L    T             D

    Read Cycle, Suspend Burst    Current              X     X                            X   H                         H     H    F             Q

    Read Cycle, Suspend Burst    Current              H     X                            X   X                         H     H    F             Q

    Write Cycle, Suspend Burst   Current              X     X                            X   H                         H     H    T             D

    Write Cycle, Suspend Burst   Current              H     X                            X   X                         H     H    T             D

Notes:

1.  X = Don’t Care, H = High, L = Low

2.  E = T (True) if E2 = 1 and E1 = E3 = 0; E = F (False) if E2 = 0 or E1 = 1 or E3 = 1

3.  W = T (True) and F (False) is defined in the Byte Write Truth Table preceding.

4.  G is an asynchronous input. G can be driven high at any time to disable active output drivers. G low can only enable active drivers (shown

    as “Q” in the Truth Table above).

5.  All input combinations shown above are tested and supported. Input combinations shown in gray boxes need not be used to accomplish

    basic synchronous or synchronous burst operations and may be avoided for simplicity.

6.  Tying ADSP high and ADSC low allows simple non-burst synchronous operations. See BOLD items above.

7.  Tying ADSP high and ADV low while using ADSC to load new addresses allows simple burst operations. See ITALIC items above.

Rev: 1.04 6/2012                                      9/24                                                                        © 2011, GSI Technology

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                                                                   Simplified State Diagram

                                                                                    X

                                                                                    Deselect

                                                                          W                   R

                                                             W                                       R

                  Simple Synchronous Operation        X      First Write         R               First Read            X

                                                         CW               CR                                           CR

                  Simple Burst Synchronous Operation            W                                R

                                                                             R

                                                         X   Burst Write                         Burst Read                X

                                                                             CR

                                                                   CW                            CR

Notes:

1.  The diagram shows only supported (tested) synchronous state transitions. The diagram presumes G is tied low.

2.  The upper portion of the diagram assumes active use of only the Enable (E1, E2, and E3) and Write (BA, BB, BC, BD, BW, and GW)

    control inputs, and that ADSP is tied high and ADSC is tied low.

3.  The upper and lower portions of the diagram together assume active use of only the Enable, Write, and ADSC control inputs, and

    assumes ADSP is tied high and ADV is tied low.

Rev: 1.04 6/2012                                                          10/24                                               © 2011, GSI Technology

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                                    Simplified State Diagram with G

                                                           X

                                                           Deselect

                                                 W                       R

                                    W                                           R

                             X      First Write         R            W      First Read                                 X

                                CW                  CR               CW                                                CR

                                    W                                       R

                             X      Burst Write     R                W                                                 X

                                                    CR                      Burst Read

                                                                     CW

                                       CW                                   CR

Notes:

1.  The diagram shows supported (tested) synchronous state transitions plus supported transitions that depend upon the use of G.

2.  Use of “Dummy Reads” (Read Cycles with G High) may be used to make the transition from Read cycles to Write cycles without passing

    through a Deselect cycle. Dummy Read cycles increment the address counter just like normal read cycles.

3.  Transitions shown in gray tone assume G has been pulsed high long enough to turn the RAM’s drivers off and for incoming data to meet

    Data Input Set Up Time.

Rev: 1.04 6/2012                                 11/24                                                                     © 2011, GSI Technology

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Absolute Maximum Ratings

(All voltages reference to VSS)

       Symbol                                    Description                           Value                                             Unit

       VDD                                   Voltage on VDD Pins                       –0.5 to 4.6                                       V

       VDDQ                                  Voltage in VDDQ Pins                      –0.5 to 4.6                                       V

       VI/O                                  Voltage on I/O Pins                 –0.5 to VDD +0.5 (≤ 4.6 V max.)                         V

       VIN                       Voltage on Other Input Pins                     –0.5 to VDD +0.5 (≤ 4.6 V max.)                         V

       IIN                                Input Current on Any Pin                     +/–20                                             mA

       IOUT                      Output Current on Any I/O Pin                         +/–20                                             mA

       PD                               Package Power Dissipation                      1.5                                               W

       TSTG                                  Storage Temperature                       –55 to 125                                        oC

       TBIAS                              Temperature Under Bias                       –55 to 125                                        oC

Note:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect reliability of

this component.

Power Supply Voltage Ranges

                  Parameter                                         Symbol       Min.                                  Typ.  Max.        Unit

                  3.3 V Supply Voltage                                    VDD3   3.0                                   3.3   3.6             V

                  2.5 V Supply Voltage                                    VDD2   2.3                                   2.5   2.7             V

                  3.3 V VDDQ I/O Supply Voltage                           VDDQ3  3.0                                   3.3   3.6             V

                  2.5 V VDDQ I/O Supply Voltage                           VDDQ2  2.3                                   2.5   2.7             V

VDD3 Range Logic Levels

                  Parameter                                         Symbol       Min.                                  Typ.  Max.        Unit

                  VDD Input High Voltage                                  VIH    2.0                                   —     VDD + 0.3         V

                  VDD Input Low Voltage                                   VIL    –0.3                                  —     0.8               V

                  VDDQ Input High Voltage                                 VIHQ   2.0                                   —     VDDQ + 0.3        V

                  VDDQ Input Low Voltage                                  VILQ   –0.3                                  —     0.8               V

Note:

VIHQ (max) is voltage on VDDQ pins plus 0.3      V.

Rev: 1.04 6/2012                                                   12/24                                                     © 2011, GSI Technology

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VDD2 Range Logic Levels

                   Parameter                                         Symbol            Min.                            Typ.         Max.         Unit

                  VDD Input High Voltage                                  VIH          0.6*VDD                         —            VDD + 0.3    V

                  VDD Input Low Voltage                                   VIL          –0.3                            —            0.3*VDD      V

                  VDDQ Input High Voltage                                 VIHQ         0.6*VDD                         —            VDDQ + 0.3   V

                  VDDQ Input Low Voltage                                  VILQ         –0.3                            —            0.3*VDD      V

Note:

VIHQ (max) is voltage on VDDQ pins plus 0.3  V.

Recommended Operating Temperatures

                   Parameter                                         Symbol            Min.                            Typ.         Max.         Unit

        Ambient Temperature (Industrial Range Versions)*                      TA       –40                             25           85           °C

Note:

The part numbers of Industrial Temperature Range versions end with the character “I”.  Unless otherwise noted, all performance specifications

quoted are evaluated for worst case in the temperature range marked on the device.

Thermal Impedance

    Package       Test PCB          θ JA (C°/W)                   θ JA (C°/W)          θ JA (C°/W)                                  θ JB (C°/W)  θ JC (C°/W)

                  Substrate         Airflow = 0 m/s               Airflow = 1 m/s      Airflow = 2 m/s

    100 TQFP      4-layer                    38.7                         33.5                     31.9                             27.6         10.6

Notes:

1.  Thermal Impedance data is based on a number of samples from multiple lots and should be viewed as a typical number.

2.  Please refer to JEDEC standard JESD51-6.

3.  The characteristics of the test fixture PCB influence reported thermal characteristics of the device. Be advised that a good thermal path to

    the PCB can result in cooling or heating of the RAM depending on PCB temperature.

    Undershoot Measurement          and Timing                                         Overshoot Measurement and Timing

       VIH                                                                                                                 20% tKC

                                                                                      VDD + 2.0 V

       VSS                                                                             50%

       50%                                                                             VDD

VSS – 2.0 V

                   20% tKC                                                             VIL

Note:

Input Under/overshoot voltage must  be –2 V > Vi <        VDDn+2  V  not  to  exceed  4.6 V maximum, with a pulse width not to exceed 20%        tKC.

Rev: 1.04 6/2012                                                  13/24                                                                   © 2011, GSI Technology

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Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5 V)

             Parameter                                  Symbol                      Test conditions                    Typ.         Max.  Unit

        Input Capacitance                                   CIN                        VIN = 0 V                       4            5     pF

        Input/Output Capacitance                            CI/O                       VOUT = 0 V                      6            7     pF

Note:

These parameters are sample tested.

AC Test Conditions

                                  Parameter                                                                            Conditions

                                  Input high level                                                                     VDD – 0.2 V

                                  Input low level                                                                      0.2 V

                                  Input slew rate                                                                      1 V/ns

                           Input reference level                                                                       VDD/2

                           Output reference level                                                                      VDDQ/2

                                  Output load                                                                          Fig. 1

Notes:

1.     Include scope and jig capacitance.

2.     Test conditions as specified with output loading as shown  in  Fig.  1  unless  otherwise      noted.

3.     Device is deselected as defined by the Truth Table.

                                                                  Output Load 1

                                                    DQ

                                                                                    50Ω               30pF*

                                                                            VDDQ/2

                                                                  * Distributed Test Jig Capacitance

Rev: 1.04 6/2012                                                  14/24                                                             © 2011, GSI Technology

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DC  Electrical Characteristics

    Parameter                   Symbol         Test Conditions                                                         Min      Max

    Input Leakage Current       IIL            VIN = 0 to VDD                                                          –1 uA    1 uA

    (except mode pins)

    ZZ Input Current            IIN1           VDD ≥ VIN ≥ VIH                                                         –1 uA    1 uA

                                               0 V ≤ VIN ≤ VIH                                                         –1 uA    100 uA

    FT Input Current            IIN2           VDD ≥ VIN ≥ VIL                                                         –100 uA  1 uA

                                               0 V ≤ VIN ≤ VIL                                                         –1 uA    1 uA

    Output Leakage Current      IOL            Output Disable, VOUT = 0 to VDD                                         –1 uA    1 uA

    Output High Voltage         VOH2           IOH = –8 mA, VDDQ = 2.375 V                                             1.7 V    —

    Output High Voltage         VOH3           IOH = –8 mA, VDDQ = 3.135 V                                             2.4 V    —

    Output Low Voltage          VOL            IOL = 8 mA                                                              —        0.4 V

Rev: 1.04 6/2012                        15/24                                                                          © 2011, GSI Technology

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Operating Currents

                                                                           -333I    -300I                              -250I  -200I    -150I

    Parameter     Test Conditions            Mode             Symbol       –40      –40                                –40    –40      –40      Unit

                                                                           to 85°C  to 85°C      to 85°C                      to 85°C  to 85°C

                                                    Pipeline  IDD          260      245                                215    190      160      mA

                                      (x32/                   IDDQ         40                35                        30     25       20

                  Device Selected;    x36)          Flow      IDD          200      185                                175    160      150      mA

    Operating     All other inputs           Through          IDDQ         25                25                        25     20       15

    Current       ≥VIH or ≤ VIL                     Pipeline  IDD          240      225                                200    175      150      mA

                  Output open                                 IDDQ         20                20                        15     15       10

                                      (x18)         Flow      IDD          185      170                                165    150      140

                                             Through          IDDQ         15                15                        15     10       8        mA

    Standby                                         Pipeline  ISB          45                45                        45     45       45       mA

    Current       ZZ ≥ VDD – 0.2 V    —             Flow      ISB          45                45                        45     45       45       mA

                                             Through

    Deselect      Device Deselected;                Pipeline  IDD          90                85                        85     85       80       mA

    Current       All other inputs    —             Flow      IDD          90                85                        85     85       80       mA

                  ≥ VIH or ≤ VIL             Through

Notes:

1.  IDD and IDDQ apply to any combination of VDD3, VDD2,      VDDQ3,  and  VDDQ2 operation.

2.  All parameters listed are worst case scenario.

Rev: 1.04 6/2012                                              16/24                                                                  © 2011, GSI Technology

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AC Electrical Characteristics

                  Parameter              Symbol       -333I                -300I            -250I                           -200I            -150I       Unit

                                                 Min         Max      Min         Max  Min           Max               Min         Max  Min         Max

                  Clock Cycle Time       tKC     3.0         —        3.3         —    4.0           —                 5.0         —    6.7         —    ns

                  Clock to Output Valid  tKQ     —           2.5      —           2.5  —             2.5               —           3.0  —           3.8  ns

    Pipeline  Clock to Output Invalid    tKQX    1.5         —        1.5         —    1.5           —                 1.5         —    1.5         —    ns

              Clock to Output in Low-Z   tLZ1    1.5         —        1.5         —    1.5           —                 1.5         —    1.5         —    ns

                  Setup time             tS      1.0         —        1.0         —    1.2           —                 1.4         —    1.5         —    ns

                  Hold time              tH      0.1         —        0.1         —    0.2           —                 0.4         —    0.5         —    ns

                  Clock Cycle Time       tKC     4.5         —        5.0         —    5.5           —                 6.5         —    7.5         —    ns

                  Clock to Output Valid  tKQ     —           4.5      —           5.0  —             5.5               —           6.5  —           7.5  ns

    Flow      Clock to Output Invalid    tKQX    2.0         —        2.0         —    2.0           —                 2.0         —    2.0         —    ns

    Through   Clock to Output in Low-Z   tLZ1    2.0         —        2.0         —    2.0           —                 2.0         —    2.0         —    ns

                  Setup time             tS      1.3         —        1.4         —    1.5           —                 1.5         —    1.5         —    ns

                  Hold time              tH      0.3         —        0.4         —    0.5           —                 0.5         —    0.5         —    ns

                  Clock HIGH Time        tKH     1.0         —        1.0         —    1.3           —                 1.3         —    1.5         —    ns

                  Clock LOW Time         tKL     1.2         —        1.2         —    1.5           —                 1.5         —    1.7         —    ns

                  Clock to Output in     tHZ1    1.5         2.5      1.5         2.5  1.5           2.5               1.5         3.0  1.5         3.0  ns

                  High-Z

                  G to Output Valid      tOE     —           2.5      —           2.5  —             2.5               —           3.0  —           3.8  ns

                  G to output in Low-Z   tOLZ1   0           —        0           —    0             —                 0           —    0           —    ns

                  G to output in High-Z  tOHZ1   —           2.5      —           2.5  —             2.5               —           3.0  —           3.8  ns

                  ZZ setup time          tZZS2   5           —        5           —    5             —                 5           —    5           —    ns

                  ZZ hold time           tZZH2   1           —        1           —    1             —                 1           —    1           —    ns

                  ZZ recovery            tZZR    20          —        20          —    20            —                 20          —    20          —    ns

Notes:

1.  These parameters are sampled and are not 100% tested.

2.  ZZ is an asynchronous signal. However, in order to be recognized  on any given     clock cycle,  ZZ must           meet the specified setup and      hold

    times as specified above.

Rev: 1.04 6/2012                                           17/24                                                                        © 2011, GSI Technology

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                                                  Pipeline Mode Timing (DCD)

         Begin        Read A      Cont  Deselect  Deselect      Write B      Read C  Read C+1 Read      C+2 Read       C+3 Cont  Deselect  Deselect

                                                       tKL

                                                  tKH                tKC

CK

ADSP

                  tS                                                         ADSC initiated read

                      tH

ADSC

                              tS        tH

ADV

                  tS

                      tH

Ao–An             A                                               B       C

                  tS

GW

                  tS                                                 tH

BW

                                                                     tH

                                                            tS

Ba–Bd

                  tS                                                                                                             Deselected     with E1

                                  tH

E1

                  tS                    E2 and    E3  only  sampled with ADSC

                      tH

E2

                  tS

                      tH

E3

G

                                                            tS                       tKQ                                                   tHZ

                                  tOE   tOHZ                         tH                   tLZ                                                   tKQX

DQa–DQd  Hi-Z                           Q(A)                D(B)                                  Q(C)  Q(C+1)         Q(C+2)    Q(C+3)

Rev: 1.04 6/2012                                            18/24                                                                © 2011, GSI Technology

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                                                     Flow Through Mode Timing (DCD)

                  Begin     Read A      Cont         Deselect     Write B     Read C      Read  C+1  Read  C+2  Read C+3  Read C  Deselect

                                              tKL

                                        tKH          tKC

CK

ADSP                                                                               Fixed  High

                            tS                                    tS

                            tH                                    AtHDSC initiated read

ADSC

                                        tH

                                        tS                                                tS                              tH

ADV

                            tS

                            tH

Ao–An                    A                                     B           C

                                        tS

                                        tH

GW

                                                                  tS

                                                                  tH

BW

                                                                  tH

                                                                  tS

Ba–Bd

                            tS                                                                                                    Deselected with E1

                                        tH                                                E1 masks ADSP

E1

                            tS

                            tH      E2  and E3 only  sampled with ADSP and ADSC

E2

                            tS

                            tH                            E1 masks ADSP

E3

G

                                                                  tH

                            tOE                                   tS                                                                        tKQX

                            tKQ                      tOHZ                     tLZ                                                           tHZ

DQa–DQd                                      Q(A)         D(B)                            Q(C)       Q(C+1)     Q(C+2)    Q(C+3)  Q(C)

Rev: 1.04 6/2012                                                      19/24                                                       © 2011, GSI Technology

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Sleep Mode

During normal operation, ZZ must be pulled low, either by the user or by its internal pull down resistor. When ZZ is pulled high,

the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to

low, the SRAM operates normally after ZZ recovery time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of

Sleep mode is dictated by the length of time the ZZ is in a High state. After entering Sleep mode, all inputs except ZZ become

disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.

When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZI is met. Because ZZ is an asynchronous input, pending

operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated

until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a Deselect or Read commands

may be applied while the SRAM is recovering from Sleep mode.

                                     Sleep Mode Timing Diagram

                                     tKH

                                tKC       tKL

CK

                  Setup

                  Hold

ADSP

ADSC

                                                                                                                       tZZR

                                                         tZZS   tZZH

ZZ

Application Tips

Single and Dual Cycle Deselect

SCD devices force the use of “dummy read cycles” (read cycles that are launched normally, but that are ended with the output

drivers inactive) in a fully synchronous environment. Dummy read cycles waste performance, but their use usually assures there

will be no bus contention in transitions from reads to writes or between banks of RAMs. DCD SRAMs (like this one) do not waste

bandwidth on dummy cycles and are logically simpler to manage in a multiple bank application (wait states need not be inserted at

bank address boundary crossings), but greater care must be exercised to avoid excessive bus contention.

Rev: 1.04 6/2012                                         20/24                                                               © 2011, GSI Technology

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                                             TQFP Package Drawing (Package T)

                                                                         L     θ

Symbol            Description   Min.         Nom.  Max               L1           c

    A1            Standoff      0.05         0.10  0.15                              Pin 1

    A2  Body Thickness          1.35         1.40  1.45

    b             Lead Width    0.20         0.30  0.40

    c   Lead Thickness          0.09         —     0.20

    D   Terminal Dimension      21.9         22.0  22.1                  e                                                 D1  D

    D1            Package Body  19.9         20.0  20.1

    E   Terminal Dimension      15.9         16.0  16.1                  b

    E1            Package Body  13.9         14.0  14.1

    e             Lead Pitch    —            0.65  —

    L             Foot Length   0.45         0.60  0.75

    L1            Lead Length   —            1.00  —                 A1

    Y             Coplanarity                      0.10                        A2                                      E1

                                                                            Y                                          E

    θ             Lead Angle    0°           —     7°

Notes:

1.  All dimensions are in millimeters (mm).

2.  Package width and length do not include mold protrusion.

Rev: 1.04 6/2012                                              21/24                                                        © 2011, GSI Technology

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Ordering Information for GSI Synchronous Burst RAMs

    Org           Part Number1              Type                       Package                                         Speed2                        TA3

                                                                                                                       (MHz/ns)

    512K x 18     GS880E18CT-333I           DCD Pipeline/Flow Through  TQFP                                            333/4.5                       I

    512K x 18     GS880E18CT-300I           DCD Pipeline/Flow Through  TQFP                                            300/5                         I

    512K x 18     GS880E18CT-250I           DCD Pipeline/Flow Through  TQFP                                            250/5.5                       I

    512K x 18     GS880E18CT-200I           DCD Pipeline/Flow Through  TQFP                                            200/6.5                       I

    512K x 18     GS880E18CT-150I           DCD Pipeline/Flow Through  TQFP                                            150/7.5                       I

    256K x 32     GS880E32CT-333I           DCD Pipeline/Flow Through  TQFP                                            333/4.5                       I

    256K x 32     GS880E32CT-300I           DCD Pipeline/Flow Through  TQFP                                            300/5                         I

    256K x 32     GS880E32CT-250I           DCD Pipeline/Flow Through  TQFP                                            250/5.5                       I

    256K x 32     GS880E32CT-200I           DCD Pipeline/Flow Through  TQFP                                            200/6.5                       I

    256K x 32     GS880E32CT-150I           DCD Pipeline/Flow Through  TQFP                                            150/7.5                       I

    256K x 36     GS880E36CT-333I           DCD Pipeline/Flow Through  TQFP                                            333/4.5                       I

    256K x 36     GS880E36CT-300I           DCD Pipeline/Flow Through  TQFP                                            300/5                         I

    256K x 36     GS880E36CT-250I           DCD Pipeline/Flow Through  TQFP                                            250/5.5                       I

    256K x 36     GS880E36CT-200I           DCD Pipeline/Flow Through  TQFP                                            200/6.5                       I

    256K x 36     GS880E36CT-150I           DCD Pipeline/Flow Through  TQFP                                            150/7.5                       I

    512K x 18     GS880E18CGT-333I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             333/4.5                       I

    512K x 18     GS880E18CGT-300I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             300/5                         I

    512K x 18     GS880E18CGT-250I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             250/5.5                       I

    512K x 18     GS880E18CGT-200I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             200/6.5                       I

    512K x 18     GS880E18CGT-150I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             150/7.5                       I

    256K x 32     GS880E32CGT-333I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             333/4.5                       I

    256K x 32     GS880E32CGT-300I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             300/5                         I

    256K x 32     GS880E32CGT-250I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             250/5.5                       I

    256K x 32     GS880E32CGT-200I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             200/6.5                       I

    256K x 32     GS880E32CGT-150I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             150/7.5                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number. Example: GS880E18CT-150IT.

2.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow through mode-selectable by the user.

3.  TA = I = Industrial Temperature Range.

4.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.04 6/2012                            22/24                                                                      © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                       GS880E18/32/36CT-xxxI

Ordering Information for GSI Synchronous Burst RAMs

    Org           Part Number1              Type                       Package                                         Speed2                        TA3

                                                                                                                       (MHz/ns)

    256K x 36     GS880E36CGT-333I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             333/4.5                       I

    256K x 36     GS880E36CGT-300I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             300/5                         I

    256K x 36     GS880E36CGT-250I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             250/5.5                       I

    256K x 36     GS880E36CGT-200I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             200/6.5                       I

    256K x 36     GS880E36CGT-150I          DCD Pipeline/Flow Through  RoHS-compliant TQFP                             150/7.5                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number. Example: GS880E18CT-150IT.

2.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow through mode-selectable by the user.

3.  TA = I = Industrial Temperature Range.

4.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

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                                                                                                                       GS880E18/32/36CT-xxxI

9Mb  Sync SRAM Datasheet  Revision History

     File Name            Types of Changes                                   Revision

                          Format or Content

     880ExxC_r1                              • Creation of new datasheet

     880ExxC_r1_01        Content            • Update to MP datasheet

     880ExxC_r1_02        Content            • Updated Absolute Maximum Ratings

                                             • Deleted conditional text

                                             • Updated Absolute Maximum Ratings

     880ExxC_r1_03        Content            • Added thermal information

                                             • Updated Ordering Information

     880ExxC_r1_04_Ind    Content            • Updated Absolute Maximum Ratings

                                             • Removed Comm Temp references

Rev: 1.04 6/2012                             24/24                                                                     © 2011, GSI Technology

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Mouser Electronics

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GS880E18CGT-333I  GS880E36CGT-300I  GS880E18CGT-150I  GS880E18CGT-250I  GS880E32CGT-250I

GS880E32CGT-333I  GS880E32CGT-300I  GS880E18CGT-200I  GS880E36CGT-200I  GS880E36CGT-150I

GS880E36CGT-250I  GS880E18CGT-300I  GS880E32CGT-200I  GS880E32CGT-150I  GS880E36CGT-333I
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