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GS8672Q37BE-400I

器件型号:GS8672Q37BE-400I
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
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器件描述

SRAM 1.8 or 1.5V 2M x 36 72M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
Memory Size:72 Mbit
Organization:2 M x 36
Maximum Clock Frequency:400 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
1.9 V
电源电压-最小:
Supply Voltage - Min:
1.7 V
Supply Current - Max:1.88 A
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-165
封装:
Packaging:
Tray
Memory Type:QDR-II
系列:
Series:
GS8672Q37BE
类型:
Type:
SigmaQuad-II+
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
15
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
SigmaQuad-II+

GS8672Q37BE-400I器件文档内容

                                                                                   GS8672Q19/37BE-450/400/375/333/300

165-Bump BGA                                     72Mb SigmaQuadTM-II+                                                        450 MHz–300 MHz

Commercial Temp                                  Burst of 2 ECCRAMTM                                                                  1.8 V VDD

Industrial Temp                                                                                                                       1.5 V I/O

Features                                                            Clocking and Addressing Schemes

• 2.0 Clock Latency                                                 The GS8672Q19/37BE SigmaQuad-II+ ECCRAMs are

• On-Chip ECC with virtually zero SER                               synchronous devices. They employ two input register clock

• Simultaneous Read and Write SigmaQuad™ Interface                  inputs, K and K. K and K are independent single-ended clock

• JEDEC-standard pinout and package                                 inputs, not differential inputs to a single differential clock input

• Dual Double Data Rate interface                                   buffer.

• Byte Write Capability

• Burst of 2 Read and Write                                         Each internal read and write operation in a SigmaQuad-II+ B2

• On-Die Termination (ODT) on Data (D), Byte Write (BW),            ECCRAM is two times wider than the device I/O bus. An input

and Clock (K, K) outputs                                            data bus de-multiplexer is used to accumulate incoming data

• 1.8 V +100/–100 mV core power supply                              before it is simultaneously written to the memory array. An

• 1.5 V HSTL Interface                                              output data multiplexer is used to capture the data produced

• Pipelined read operation                                          from a single memory array read and then route it to the

• Fully coherent read and write pipelines                           appropriate output drivers as needed. Therefore the address

• ZQ pin for programmable output drive strength                     field of a SigmaQuad-II+ B2 ECCRAM is always one address

• IEEE 1149.1 JTAG-compliant Boundary Scan                          pin less than the advertised index depth (e.g., the 4M x18 has

• Pin-compatible with 18Mb, 36Mb and 144Mb devices                  an 2M addressable index).

• 165-bump, 15 mm x 17 mm, 1 mm bump pitch BGA package

• RoHS-compliant 165-bump BGA package available                     On-Chip Error Correction Code

SigmaQuad™ ECCRAM Overview                                          GSI's ECCRAMs implement an ECC algorithm that detects

                                                                    and corrects all single-bit memory errors, including those

The GS8672Q19/37BE are built in compliance with the                 induced by Soft Error Rate (SER) events such as cosmic rays,

SigmaQuad-II+ ECCRAM pinout standard for Separate I/O               alpha particles. The resulting SER of these devices is

synchronous ECCRAMs. They are 75,497,472-bit (72Mb)                 anticipated to be <0.002 FITs/Mb — a 5-order-of-magnitude

ECCRAMs. The GS8672Q19/37BE SigmaQuad ECCRAMs                       improvement over comparable ECCRAMs with no On-Chip

are just one element in a family of low power, low voltage          ECC, which typically have an SER of 200 FITs/Mb or more.

HSTL I/O ECCRAMs designed to operate at the speeds needed           SER quoted above is based on reading taken at sea level.

to implement economical high performance networking

systems.                                                            However, the On-Chip Error Correction (ECC) will be

                                                                    disabled if a “Half Write” operation is initiated. See the Byte

                                                                    Write Contol section for further information.

                                                     Parameter Synopsis

                                           -450             -400             -375                                      -333  -300

                     tKHKH           2.2 ns                 2.5 ns  2.67 ns        3.0 ns                                    3.3 ns

                     tKHQV           0.45 ns         0.45 ns        0.45 ns        0.45 ns                                   0.45 ns

Rev: 1.02c 8/2017                                           1/27                                                             © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                    GS8672Q19/37BE-450/400/375/333/300

                                2M x 36 SigmaQuad-II+ ECCRAM—Top View

        1          2        3                     4     5     6     7                                                  8    9     10       11

    A   CQ         NC       SA                    W     BW2   K     BW1                                                R    SA    NF       CQ

                   (288Mb)                                                                                                        (144Mb)

    B   Q27        Q18      D18                   SA    BW3   K     BW0                                                SA   D17   Q17      Q8

    C   D27        Q28      D19                   VSS   SA    SA    SA   VSS                                                D16   Q7       D8

    D   D28        D20      Q19                   VSS   VSS   VSS   VSS  VSS                                                Q16   D15      D7

    E   Q29        D29      Q20                   VDDQ  VSS   VSS   VSS  VDDQ                                               Q15   D6       Q6

    F   Q30        Q21      D21                   VDDQ  VDD   VSS   VDD  VDDQ                                               D14   Q14      Q5

    G   D30        D22      Q22                   VDDQ  VDD   VSS   VDD  VDDQ                                               Q13   D13      D5

    H   Doff       VREF     VDDQ                  VDDQ  VDD   VSS   VDD  VDDQ                                               VDDQ  VREF     ZQ

    J   D31        Q31      D23                   VDDQ  VDD   VSS   VDD  VDDQ                                               D12   Q4       D4

    K   Q32        D32      Q23                   VDDQ  VDD   VSS   VDD  VDDQ                                               Q12   D3       Q3

    L   Q33        Q24      D24                   VDDQ  VSS   VSS   VSS  VDDQ                                               D11   Q11      Q2

    M   D33        Q34      D25                   VSS   VSS   VSS   VSS                                                VSS  D10   Q1       D2

    N   D34        D26      Q25                   VSS   SA    SA    SA                                                 VSS  Q10   D9       D1

    P   Q35        D35      Q26                   SA    SA    QVLD  SA                                                 SA   Q9    D0       Q0

    R   TDO        TCK      SA                    SA    SA    ODT   SA                                                 SA   SA    TMS      TDI

                                  11 x 15 Bump BGA—15 x 17 mm2 Body—1 mm Bump Pitch

Notes:

1.  BW0 controls writes to D0:D8; BW1 controls writes to D9:D17; BW2 controls writes to D18:D26; BW3 controls writes to D27:D35.

2.  Pins A2 and A10 are the expansion addresses.

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                           GS8672Q19/37BE-450/400/375/333/300

                                          4M x 18 SigmaQuad-II+ ECCRAM—Top View

        1          2                  3     4                     5  6     7                                           8    9     10    11

    A   CQ         NC                 SA    W     BW1                K     NF                                          R    SA    SA    CQ

                   (144Mb)

    B   NC         Q9                 D9    SA    NF                 K     BW0                                         SA   NC    NC    Q8

    C   NC         NC                 D10   VSS   SA                 SA    SA    VSS                                        NC    Q7    D8

    D   NC         D11                Q10   VSS   VSS                VSS   VSS   VSS                                        NC    NC    D7

    E   NC         NC                 Q11   VDDQ  VSS                VSS   VSS   VDDQ                                       NC    D6    Q6

    F   NC         Q12                D12   VDDQ  VDD                VSS   VDD   VDDQ                                       NC    NC    Q5

    G   NC         D13                Q13   VDDQ  VDD                VSS   VDD   VDDQ                                       NC    NC    D5

    H   Doff       VREF               VDDQ  VDDQ  VDD                VSS   VDD   VDDQ                                       VDDQ  VREF  ZQ

    J   NC         NC                 D14   VDDQ  VDD                VSS   VDD   VDDQ                                       NC    Q4    D4

    K   NC         NC                 Q14   VDDQ  VDD                VSS   VDD   VDDQ                                       NC    D3    Q3

    L   NC         Q15                D15   VDDQ  VSS                VSS   VSS   VDDQ                                       NC    NC    Q2

    M   NC         NC                 D16   VSS   VSS                VSS   VSS                                         VSS  NC    Q1    D2

    N   NC         D17                Q16   VSS   SA                 SA    SA                                          VSS  NC    NC    D1

    P   NC         NC                 Q17   SA    SA                 QVLD  SA                                          SA   NC    D0    Q0

    R   TDO        TCK                SA    SA    SA                 ODT   SA                                          SA   SA    TMS   TDI

                                            11 x 15 Bump BGA—15 x 17 mm2 Body—1 mm Bump Pitch

Notes:

1.  BW0 controls writes to D0:D8. BW1 controls writes to D9:D17.

2.  Pin A2 is the expansion address.

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                                                                           GS8672Q19/37BE-450/400/375/333/300

Pin Description Table

        Symbol                                  Description                Type                                        Comments

        SA                                  Synchronous Address Inputs     Input                                       —

        R                                       Synchronous Read           Input                                       Active Low

        W                                       Synchronous Write          Input                                       Active Low

    BW0–BW3                                 Synchronous Byte Writes        Input                                       Active Low

        K                                       Input Clock                Input                                       Active High

        K                                       Input Clock                Input                                       Active Low

        TMS                                     Test Mode Select           Input                                       —

        TDI                                     Test Data Input            Input                                       —

        TCK                                     Test Clock Input           Input                                       —

        TDO                                     Test Data Output           Output                                      —

        VREF                                HSTL Input Reference Voltage   Input                                       —

        ZQ                   Output Impedance Matching Input               Input                                       —

        Qn                                  Synchronous Data Outputs       Output                                      —

        Dn                                  Synchronous Data Inputs        Input                                       —

        Doff                                Disable DLL when low           Input                                       Active Low

        CQ                                      Output Echo Clock          Output                                      —

        CQ                                      Output Echo Clock          Output                                      —

        VDD                                     Power Supply               Supply                                      1.8 V Nominal

        VDDQ                                Isolated Output Buffer Supply  Supply                                      1.5 V Nominal

        VSS                                 Power Supply: Ground           Supply                                      —

        QVLD                                    Q Valid Output             Output                                      —

        ODT                                     On-Die Termination         Input                                       —

        NC                                      No Connect                 —                                           —

        NF                                      No Function                —                                           —

Notes:

1.  NC = Not Connected to die or any other pin

2.  NF= No Function. There is an electrical connection to this input pin, but the signal has no function in the device. It can be left unconnected,

    or tied to VSS or VDDQ.

3.  K, or K cannot be set to VREF voltage.

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Background

Separate I/O SRAMs, from a system architecture point of view, are attractive in applications where alternating reads and writes are

needed. Therefore, the SigmaQuad-II+ ECCRAM interface and truth table are optimized for alternating reads and writes. Separate

I/O SRAMs are unpopular in applications where multiple reads or multiple writes are needed because burst read or write transfers

from Separate I/O SRAMs can cut the RAM’s bandwidth in half.

SigmaQuad-II+ B2 ECCRAM DDR Read

The read port samples the status of the Address Input and R pins at each rising edge of K. A low on the Read Enable pin, R, begins

a read cycle. Data can be clocked out after the next rising edge of K with a rising edge of K, and after the following rising edge of

K with a rising edge of K. Clocking in a high on the Read Enable pin, R, begins a read port deselect cycle.

SigmaQuad-II+ B2 ECCRAM DDR Write

The write port samples the status of the W pin at each rising edge of K and the Address Input pins on the following rising edge of

K. A low on the Write Enable pin, W, begins a write cycle. The first of the data-in pairs associated with the write command is

clocked in with the same rising edge of K used to capture the write command. The second of the two data in transfers is captured on

the rising edge of K along with the write address. Clocking in a high on W causes a write port deselect cycle.

Rev: 1.02c 8/2017                  5/27                                                                                © 2011, GSI Technology

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Power-Up Sequence for SigmaQuad-II+ ECCRAMs

SigmaQuad-II+ ECCRAMs must be powered-up in a specific sequence in order to avoid undefined operations.

1. After power supplies power-up and clocks (K, K) are stablized, 163,840 cycles are required to set Output Driver

Impedance.

2. Thereafter, an additional 65,536 clock cycles are required to lock the DLL after it has been enabled.

3. Begin Read and Write operations.

For more information, read AN1021 SigmaQuad and SigmaDDR Power-Up.

On-Chip Error Correction

SigmaQuad-II+ ECCRAMs implement a single-bit error detection and correction algorithm (specifically, a Hamming Code) on

each DDR data word (comprising two 9-bit data bytes) transmitted on each 9-bit data bus (i.e., transmitted on D/Q[8:0], D/Q[17:9],

D/Q[26:18], or D/Q[35:27]). To accomplish this, 5 ECC parity bits (invisible to the user) are utilized per every 18 data bits (visible

to the user).

The ECC algorithm neither corrects nor detects multi-bit errors. However, GSI ECCRAMs are architected in such a way that a

single SER event very rarely causes a multi-bit error across any given "transmitted data unit", where a "transmitted data unit"

represents the data transmitted as the result of a single read or write operation to a particular address. The extreme rarity of multi-

bit errors results in the SER mentioned previously (i.e., <0.002 FITs/Mb measured at sea level).

Not only does the on-chip ECC significantly improve SER performance, but it also frees up the entire memory array for data

storage.  Very often SRAM applications allocate 1/9th of the memory array (i.e., one "error bit" per eight "data bits", in any 9-bit

"data byte") for error detection (either simple parity error detection, or system-level ECC error detection and correction). Such

error-bit allocation is unnecessary with ECCRAMs —the entire memory array can be utilized for data storage, effectively

providing 12.5% greater storage capacity compared to SRAMs of the same density not equipped with on-chip ECC.

Rev: 1.02c 8/2017                            6/27                                                                      © 2011, GSI Technology

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Special Functions

Byte Write Control

Byte Write Enable pins are sampled at the same time that Data In is sampled. A High on the Byte Write Enable pin associated with

a particular byte (e.g., BW0 controls D0–D8 inputs) will inhibit the storage of that particular byte, leaving whatever data may be

stored at the current address at that byte location undisturbed. Any or all of the Byte Write Enable pins may be driven High or Low

during the data in sample times in a write sequence.

Each write enable command and write address loaded into the RAM provides the base address for a 2-beat data transfer. The x18

version of the RAM, for example, may write 36 bits in association with each address loaded. Any 9-bit byte may be masked in any

write sequence.

Note: If “Half Write” operations (i.e., write operations in which a BWn pin is asserted for only half of a DDR write data transfer

on the associated 9-bit data bus, causing only 9 bits of the 18-bit DDR data word to be written) are initiated, the on-chip ECC will

be disabled for as long as the SRAM remains powered up thereafter. This must be done because ECC is implemented across entire

18-bit data words, rather than across individual 9-bit data bytes.

Byte Write Truth Table

The truth table below applies to write operations to Address "m", where Address "m" is the 18-bit memory location comprising the

2 beats of DDR write data associated with each BWn pin in a given clock cycle.

              BWn             Input Data Byte n

        K         K        K                               K        Operation                                     Result

    (Beat 1)        (Beat 2)  (Beat 1)                         (Beat 2)

        0           0         D0                               D1        Full Write                                    D0 and D1 written to Address m

        0           1         D0                               X         Half Write                                    Only D0 written to Address m

        1           0         X                                D1        Half Write                                    Only D1 written to Address m

        1           1         X                                X                Abort                                  Address m unchanged

Notes:

1.  BW0 is associated with Input Data Byte D[8:0].

2.  BW1 is associated with Input Data Byte D[17:9].

3.  BW2 is associated with Input Data Byte D[26:18] (in x36 only).

4.  BW3 is associated with Input Data Byte D[35:27] (in x36 only).

5.  ECC is disabled if a “Half Write” operation is initiated.

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FLXDrive-II Output Driver Impedance Control

HSTL I/O SigmaQuad-II+ ECCRAMs are supplied with programmable impedance output drivers. The ZQ pin must be connected

to VSS via an external resistor, RQ, to allow the ECCRAM to monitor and adjust its output driver impedance. The value of RQ must

be 5X the value of the desired RAM output impedance. The allowable range of RQ to guarantee impedance matching continuously

is between 175 and 350. Periodic readjustment of the output driver impedance is necessary as the impedance is affected by

drifts in supply voltage and temperature. The ECCRAM’s output impedance circuitry compensates for drifts in supply voltage and

temperature. A clock cycle counter periodically triggers an impedance evaluation, resets and counts again. Each impedance

evaluation may move the output driver impedance level one step at a time towards the optimum level. The output driver is

implemented with discrete binary weighted impedance steps.

Input Termination Impedance Control

These SigmaQuad-II+ ECCRAMs are supplied with programmable input termination on Data (D), Byte Write (BW), and Clock

(K/K) input receivers. Input termination can be enabled or disabled via the ODT pin (6R). When the ODT pin is tied Low (or left

floating -the pin has a small pull-down resistor), input termination is disabled. When the ODT pin is tied High, input termination is

enabled.  Termination impedance is programmed via the same RQ resistor (connected between the ZQ pin and VSS) used to

program output driver impedance, and is nominally RQ*0.6 Thevenin-equivalent when RQ is between 175 and 250. Periodic

readjustment of the termination impedance occurs to compensate for drifts in supply voltage and temperature, in the same manner

as for driver impedance (see above).

Note:

When ODT = 1, Data (D), Byte Write (BW), and Clock (K, K) input termination is always enabled. Consequently, D, BW, K, K

inputs should always be driven High or Low; they should never be tri-stated (i.e., in a High-Z state). If the inputs are tri-stated, the

input termination will pull the signal to VDDQ/2 (i.e., to the switch point of the diff-amp receiver), which could cause the receiver

to enter a meta-stable state, resulting in the receiver consuming more power than it normally would. This could result in the

device’s operating currents being higher.

Rev: 1.02c 8/2017                            8/27                                                                      © 2011, GSI Technology

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Separate I/O SigmaQuad-II+ ECCRAM Read Truth Table

    A                 R                              Output Next State                                                 Q         Q

    K             K                                K                                                                K        K

    (tn)           (tn)                              (tn)                                                              (tn+2)  (tn+2½)

    X                 1                              Deselect                                                          Hi-Z/0  Hi-Z/0

    V                 0                              Read                                                              Q0        Q1

Notes:

1.  X = Don’t Care, 1 = High, 0 = Low, V = Valid.

2.  R is evaluated on the rising edge of K.

3.  Q0 and Q1 are the first and second data output transfers in a read.

4.  Users should not clock in metastable addresses.

5.  When On-Die Termination is disabled (ODT = 0), Q drivers are disabled (i.e., Q pins are tri-stated) for one cycle in response to NOP and

    Write commands, 2.0 cycles after the command is sampled.

6.  When On-Die Termination is enabled (ODT = 1), Q drivers are enabled Low (i.e., Q pins are driven Low) for one cycle in response to

    NOP and Write commands, 2.0 cycles after the command is sampled. This is done so that the ASIC/Controller can enable On-Die

    Termination on its data inputs without having to cope with the termination pulling tri-stated data inputs to VDDQ/2 (i.e., to the switch point

    of the data input receivers).

Separate I/O SigmaQuad-II+ ECCRAM Write Truth Table

    A         W          BWn                 BWn                         Input Next State                                  D            D

    K        K         K                  K                          K K                                       K        K

    (tn + ½)  (tn)       (tn)      (tn + ½)                              (tn), (tn + ½)                                (tn)      (tn + ½)

    V              0     0                   0       Write Byte Dx0, Write Byte Dx1                                       D0     D1

    V              0     0                   1       Write Byte Dx0, Write Abort Byte Dx1                                 D0            X

    V              0     1                   0       Write Abort Byte Dx0, Write Byte Dx1                                  X     D1

    X              0     1                   1       Write Abort Byte Dx0, Write Abort Byte Dx1                            X            X

    X              1     X                   X                           Deselect                                          X            X

Notes:

1.  X = Don’t Care, H = High, L = Low, V = Valid.

2.  W is evaluated on the rising edge of K.

3.  D0 and D1 are the first and second data input transfers in a write.

4.  BWn represents any of the Byte Write Enable inputs (BW0, BW1, etc.).

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x36 Byte  Write    Enable (BWn) Truth  Table

BW0       BW1      BW2     BW3                D0–D8                D9–D17                                              D18–D26                 D27–D35

1         1        1       1           Don’t Care                  Don’t Care                                          Don’t Care              Don’t Care

0         1        1       1                  Data In              Don’t Care                                          Don’t Care              Don’t Care

1         0        1       1           Don’t Care                  Data In                                             Don’t Care              Don’t Care

0         0        1       1                  Data In              Data In                                             Don’t Care              Don’t Care

1         1        0       1           Don’t Care                  Don’t Care                                          Data In                 Don’t Care

0         1        0       1                  Data In              Don’t Care                                          Data In                 Don’t Care

1         0        0       1           Don’t Care                  Data In                                             Data In                 Don’t Care

0         0        0       1                  Data In              Data In                                             Data In                 Don’t Care

1         1        1       0           Don’t Care                  Don’t Care                                          Don’t Care              Data In

0         1        1       0                  Data In              Don’t Care                                          Don’t Care              Data In

1         0        1       0           Don’t Care                  Data In                                             Don’t Care              Data In

0         0        1       0                  Data In              Data In                                             Don’t Care              Data In

1         1        0       0           Don’t Care                  Don’t Care                                          Data In                 Data In

0         1        0       0                  Data In              Don’t Care                                          Data In                 Data In

1         0        0       0           Don’t Care                  Data In                                             Data In                 Data In

0         0        0       0                  Data In              Data In                                             Data In                 Data In

x18 Byte Write     Enable (BWn) Truth  Table

   BW0                BW1                              D0–D8                                                                       D9–D17

     1                  1                              Don’t Care                                                                  Don’t Care

     0                  1                              Data In                                                                     Don’t Care

     1                  0                              Don’t Care                                                                  Data In

     0                  0                              Data In                                                                     Data In

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Absolute Maximum Ratings

(All voltages reference to VSS)

Symbol                               Description                                              Value                                         Unit

       VDD                           Voltage on VDD Pins                                      –0.5 to 2.4                                    V

       VDDQ                          Voltage in VDDQ Pins                                     –0.5 to VDD                                    V

       VREF                          Voltage in VREF Pins                                     –0.5 to VDDQ                                   V

       VI/O                          Voltage on I/O Pins                                      –0.5 to VDDQ +0.5 ( 2.4 V max.)               V

       VIN                         Voltage on Other Input Pins                                –0.5 to VDDQ +0.5 ( 2.4 V max.)               V

       IIN                           Input Current on Any Pin                                 +/–100                                        mA dc

       IOUT                        Output Current on Any I/O Pin                              +/–100                                        mA dc

       TJ                          Maximum Junction Temperature                                                        120                  oC

       TSTG                          Storage Temperature                                      –55 to 125                                    oC

Note:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Recommended Operating Conditions, for an extended period of time, may affect

reliability of this component.

Recommended Operating Conditions

Power Supplies

                   Parameter                                      Symbol            Min.                               Typ.     Max.         Unit

                   Supply Voltage                                 VDD                    1.7                           1.8      1.9             V

             I/O Supply Voltage                                   VDDQ                   1.4                           —        1.6             V

             Reference Voltage                                    VREF    VDDQ/2 – 0.05                                —     VDDQ/2 + 0.05      V

Note:

The power supplies need to be powered up simultaneously or in the following sequence: VDD, VDDQ, VREF, followed by signal inputs. The power

down sequence must be the reverse. VDDQ must not exceed VDD. For more information, read AN1021 SigmaQuad and SigmaDDR Power-Up.

Operating Temperature

             Parameter               Symbol                               Min.                Typ.                              Max.        Unit

             Junction Temperature                          TJ             0                   25                                85           C

       (Commercial Range Versions)

             Junction Temperature                          TJ             –40                 25                                100          C

       (Industrial Range Versions)*

Note:

* The part numbers of Industrial Temperature Range versions end with the character “I”.       Unless otherwise noted, all performance specifications

quoted are evaluated for worst case in the temperature range marked on the device.

Rev: 1.02c 8/2017                                                 11/27                                                         © 2011, GSI Technology

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                                                                                           GS8672Q19/37BE-450/400/375/333/300

Thermal Impedance

    Package         Test PCB   JA (C°/W)             JA (C°/W)                           JA (C°/W)                             JB (C°/W)      JC (C°/W)

                    Substrate  Airflow = 0 m/s  Airflow = 1 m/s                            Airflow = 2 m/s

    165 BGA         4-layer        15.25                    12.38                                11.41                             4.79            1.31

Notes:

1.  Thermal Impedance data is based on a number of of samples from mulitple lots and should be viewed as a typical number.

2.  Please refer to JEDEC standard JESD51-6.

3.  The characteristics of the test fixture PCB influence reported thermal characteristics of the device. Be advised that a good thermal path to

    the PCB can result in cooling or heating of the RAM depending on PCB temperature.

HSTL I/O DC Input Characteristics

                    Parameter                   Symbol              Min                                                Max               Units     Notes

Input Reference Voltage                         VREF                VDDQ /2 – 0.05                      VDDQ /2 + 0.05                          V  —

Input High Voltage                              VIH1                VREF + 0.1                                         VDDQ + 0.3               V  1

Input Low Voltage                               VIL1                –0.3                                               VREF – 0.1               V  1

Input High Voltage                              VIH2                0.7 * VDDQ                                         VDDQ + 0.3               V  2,3

Input Low Voltage                               VIL2                –0.3                                               0.3 * VDDQ               V  2,3

Notes:

1.  Parameters apply to K, K, SA, D, R, W, BW during normal operation and JTAG boundary scan testing.

2.  Parameters apply to Doff, ODT during normal operation and JTAG boundary scan testing.

3.  Parameters apply to ZQ during JTAG boundary scan testing only.

HSTL I/O AC Input Characteristics

                    Parameter                   Symbol                                     Min                         Max               Units     Notes

Input Reference Voltage                               VREF          VDDQ /2 – 0.08                      VDDQ /2 + 0.08                   V         —

Input High Voltage                                    VIH1          VREF + 0.2                          VDDQ + 0.5                       V         1,2,3

Input Low Voltage                                     VIL1                                 –0.5                        VREF – 0.2        V         1,2,3

Input High Voltage                                    VIH2          VDDQ – 0.2                          VDDQ + 0.5                       V         4,5

Input Low Voltage                                     VIL2                                 –0.5                        0.2               V         4,5

Notes:

1.  VIH(MAX) and VIL(MIN) apply for pulse widths less than one-quarter of the cycle time.

2.  Input rise and fall times must be a minimum of 1 V/ns, and within 10% of each other.

3.  Parameters apply to K, K, SA, D, R, W, BW during normal operation and JTAG boundary scan testing.

4.  Parameters apply to Doff, ODT during normal operation and JTAG boundary scan testing.

Rev: 1.02c 8/2017                               12/27                                                                                    © 2011, GSI Technology

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Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 1.8 V)

             Parameter                                 Symbol               Test conditions                            Typ.           Max.  Unit

            Input Capacitance                          CIN                  VIN = 0 V                                  4              5     pF

            Output Capacitance                         COUT                 VOUT = 0 V                                 4.5            5.5   pF

Note:

This parameter is sample tested.

AC Test Conditions

                                    Parameter                                                                          Conditions

                                   Input high level                                                                    1.25 V

                                    Input low level                                                                    0.25 V

                                Max. input slew rate                                                                   2 V/ns

                                Input reference level                                                                  0.75 V

                               Output reference level                                                                  VDDQ/2

Note:

Test conditions as specified with output loading as shown unless otherwise  noted.

                                                            AC Test Load    Diagram

                   DQ

                                                                                    RQ =  250 (HSTL I/O)

                                                                    50             VREF  = 0.75 V

                                                       VT = VDDQ/2

Input  and  Output Leakage Characteristics

             Parameter                                 Symbol               Test Conditions                                    Min.         Max

            Input Leakage Current                      IIL                  VIN = 0 to VDDQ                                    –2 uA        2 uA

            (except mode pins)

                   Doff                                IILDOFF              VIN = 0 to VDDQ                                    –2uA         100 uA

                   ODT                                 IIL ODT              VIN = 0 to VDDQ                                    –2 uA        100 uA

            Output Leakage Current                     IOL                  Output Disable,                                    –2 uA        2 uA

                                                                            VOUT = 0 to VDDQ

Rev: 1.02c 8/2017                                               13/27                                                              © 2011, GSI Technology

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Programmable Impedance HSTL Output Driver DC Electrical Characteristics

                             Parameter                                    Symbol              Min.                           Max.           Units         Notes

Output High Voltage                                                             VOH1          VDDQ/2 – 0.12                  VDDQ/2 + 0.12  V             1

Output Low Voltage                                                              VOL1          VDDQ/2 – 0.12                  VDDQ/2 + 0.12  V             2

Output High Voltage                                                             VOH2          VDDQ – 0.2                     VDDQ           V             3, 4

Output Low Voltage                                                              VOL2          Vss                                0.2        V             3, 5

Output Driver Impedance                                                         ROUT          (RQ/5) * 0.88                  (RQ/5) * 1.12               6, 7

Notes:

1.  IOH = (VDDQ/2) / (RQ/5) +/– 15% @ VOH = VDDQ/2 (for: 175  RQ  275

2.  IOL = (VDDQ/2) / (RQ/5) +/– 15% @ VOL = VDDQ/2 (for: 175  RQ  275

3.  0RQ  

4.  IOH = –1.0 mA

5.  IOL = 1.0 mA

6.  Parameter applies when 175  RQ  275

7.  Tested at VOUT = VDDQ * 0.2 and VDDQ * 0.8

Operating Currents

                                                              -450                  -400          -375                           -333           -300

    Parameter        Symbol     Test Conditions         0°     –40°             0°    –40°    0°                       –40°  0°       –40°  0°     –40°      Notes

                                                        to          to          to        to  to                       to    to        to   to        to

                                                        70°C   85°C       70°C        85°C    70°C                     85°C  70°C     85°C  70°C   85°C

Operating Current    IDD     VDD = Max, IOUT = 0 mA     2050        2070  1860        1880    1760                     1780  1600     1620  1480   1500      2, 3

    (x36): DDR                  Cycle Time tKHKH Min  mA          mA          mA        mA  mA                       mA    mA        mA   mA        mA

Operating Current    IDD     VDD = Max, IOUT = 0 mA     1490        1510  1360        1380    1300                     1320  1190     1210  1100   1120      2, 3

    (x18): DDR                  Cycle Time tKHKH Min  mA          mA          mA        mA  mA                       mA    mA        mA   mA        mA

Notes:

1.  Power measured with output pins floating.

2.  Minimum cycle, IOUT = 0 mA

3.  Operating current is calculated with 50% read cycles and 50% write cycles.

Rev: 1.02c 8/2017                                       14/27                                                                               © 2011, GSI Technology

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AC Electrical Characteristics

             Parameter                Symbol          -450               -400              -375                           -333               -300        Units        Notes

                                               Min          Max   Min          Max   Min         Max       Min                  Max   Min          Max

Clock

K, K Clock Cycle Time                 tKHKH    2.2          6.0   2.5          6.0   2.66        6.0       3.0                  6.0   3.3          6.0   ns

tK Variable                           tKVar    —            0.15  —            0.2   —           0.2                   —        0.2   —            0.2   ns           4

K, K Clock High Pulse Width           tKHKL    0.4          —     0.4          —     0.4         —         0.4                  —     0.4          —     cycle

K, K Clock Low Pulse Width            tKLKH    0.4          —     0.4          —     0.4         —         0.4                  —     0.4          —     cycle

K to K High                           tKHKH    0.94         —     1.06         —     1.13        —         1.28                 —     1.40         —     ns

K to K High                           tKHKH    0.94         —     1.06         —     1.13        —         1.28                 —     1.40         —     ns

DLL Lock Time                         tKLock   64K          —     64K          —     64K         —         64K                  —     64K          —     cycle        5

K Static to DLL reset                 tKReset  30           —     30           —     30          —         30                   —     30           —     ns

Output Times

K, K Clock High to Data Output Valid  tKHQV    —            0.45  —            0.45  —           0.45                  —        0.45  —            0.45  ns

K, K Clock High to Data Output Hold   tKHQX    –0.45        —     –0.45        —     –0.45       —         –0.45                —     –0.45        —     ns

K, K Clock High to Echo Clock Valid   tKHCQV   —            0.45  —            0.45  —           0.45                  —        0.45  —            0.45  ns

K, K Clock High to Echo Clock Hold    tKHCQX   –0.45        —     –0.45        —     –0.45       —         –0.45                —     –0.45        —     ns

CQ, CQ High Output Valid              tCQHQV   —            0.15  —            0.2   —           0.2                   —        0.2   —            0.2   ns

CQ, CQ High Output Hold               tCQHQX   –0.15        —     –0.2         —     –0.2        —         –0.2                 —     –0.2         —     ns

CQ, CQ High to QVLD                   tQVLD    –0.15        0.15  –0.2         0.2   –0.2        0.2       –0.2                 0.2   –0.2         0.2   ns

CQ Phase Distortion                   tCQHCQH  0.85         —     1.0          —     1.08        —         1.25                 —     1.40         —     ns

                                      tCQHCQH

K Clock High to Data Output High-Z    tKHQZ    —            0.45  —            0.45  —           0.45                  —        0.45  —            0.45  ns

K Clock High to Data Output Low-Z     tKHQX1   –0.45        —     –0.45        —     –0.45       —         –0.45                —     –0.45        —     ns

Setup Times

Address Input Setup Time              tAVKH    0.275        —     0.28         —     0.28        —         0.28                 —     0.28         —     ns           1

Control Input Setup Time              tIVKH    0.275        —     0.28         —     0.28        —         0.28                 —     0.28         —     ns           2

(R, W)

Control Input Setup Time              tIVKH    0.22         —     0.28         —     0.28        —         0.28                 —     0.28         —     ns           3

(BWX)

Data Input Setup Time                 tDVKH    0.22         —     0.28         —     0.28        —         0.28                 —     0.28         —     ns

Hold Times

Address Input Hold Time               tKHAX    0.275        —     0.28         —     0.28        —         0.28                 —     0.28         —     ns           1

Control Input Hold Time               tKHIX    0.275        —     0.28         —     0.28        —         0.28                 —     0.28         —     ns           2

(R, W)

Control Input Hold Time               tKHIX    0.22         —     0.28         —     0.28        —         0.28                 —     0.28         —     ns           3

(BWX)

Data Input Hold Time                  tKHDX    0.22         —     0.28         —     0.28        —         0.28                 —     0.28         —     ns

Notes:

1.      All Address inputs must meet the specified setup and hold times for all latching clock edges.

2.      Control signals are R, W.

3.      Control signals are BW0, BW1 and (BW2, BW3 for x36).

4.      Clock phase jitter is the variance from clock rising edge to the next expected clock rising edge.

5.      VDD slew rate must be less than 0.1 V DC per 50 ns for DLL lock retention. DLL lock time begins once VDD                      and input clock    are stable.

Rev: 1.02c 8/2017                                                 15/27                                                                      © 2011, GSI Technology

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                                            Read NOP CQ-Based Timing Diagram

                   Read A0 / Write NOP  Read A1 / Write NOP  Read A2 / Write NOP  Read A3 / Write NOP                  NOOP        NOOP           NOOP

K

K

                       tKHAX

                       tAVKH

Addr               A0                   A1                   A2                   A3

                       tKHIX

                       tIVKH

R

                                            tKHIX

                                            tIVKH

W

QVLD

Q                                                                   Q0      Q0+1      Q1  Q1+1                         Q2    Q2+1  Q3      Q3+1

                                                                            tCQLQV

                                                                    tCQHQV                tCQLQX                                   tCQHQX

CQ

                                                                    tCQLQV                                                         tCQLQX

                                                   tQVLD                    tCQHQV        tCQHQX                                           tQVLD

CQ

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                                          Read-Write CQ-Based Timing Diagram

                   Read A0/ Write A8  Read A1/ Write A7         Read A2/ Write A6         Read A3/ Write A5            NOOP            NOOP             NOOP

K

K

                       tAVKH                             tKHAX

                       tKHAX                           tAVKH

Addr               A0         A8      A1         A7           A2         A6              A3      A5

                       tIVKH

                       tKHIX

R

                                          tIVKH

                                          tKHIX

W

                                                                  tIVKH

                                                                                   tKHIX

BWx

                                                                  tDVKH                                tDVKH

                                                                     tKHDX                                   tKHDX

D                  D8         D8+1    D7         D7+1         D6         D6+1            D5      D5+1

QVLD

Q                                                                    Q0            Q0+1      Q1              Q1+1            Q2  Q2+1        Q3  Q3+1

                                                                                             tCQHQX

                                                                     tCQHQV                                  tCQLQV              tCQLQX

CQ

                                                                     tCQLQV                  tCQLQX

                                                         tQVLD                                               tCQHQV              tCQHQX          tQVLD

CQ

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                                                           Write NOP TIming Diagram

      0ns                           5ns                                  10ns                                          15ns          20ns

                   Read No-op / Write A0   Read No-op / Write A1  Read No-op / Write A2  Read No-op / Write A3         NO-OP  NO-OP        NO-OP

K

K

                                    tKHAX

                                  tAVKH

Addr                          A0                     A1                  A2                  A3

                                              tKHIX

                                              tIVKH

R

                       tKHIX

                       tIVKH

W

                                    tKHIX

                       tIVKH

BWx

                       tKHDX

                       tDVKH

D                  D0         D0+1        D1         D1+1         D2     D2+1            D3  D3+1

Rev: 1.02c 8/2017                                                 18/27                                                       © 2011, GSI Technology

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JTAG Port Operation

Overview

The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan

interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output

drivers are powered by VDD.

Disabling the JTAG Port

It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless

clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG

Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

JTAG Pin Descriptions

Pin       Pin Name           I/O                               Description

TCK       Test Clock         In   Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate from the

                                  falling edge of TCK.

TMS       Test Mode Select   In   The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP controller state

                                  machine. An undriven TMS input will produce the same result as a logic one input level.

                                  The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers placed

                                  between TDI and TDO. The register placed between TDI and TDO is determined by the state of the TAP

TDI       Test Data In       In   Controller state machine and the instruction that is currently loaded in the TAP Instruction Register (refer to

                                  the TAP Controller State Diagram). An undriven TDI pin will produce the same result as a logic one input

                                  level.

TDO       Test Data Out      Out  Output that is active depending on the state of the TAP state machine. Output changes in response to the

                                  falling edge of TCK. This is the output side of the serial registers placed between TDI and TDO.

Note:

This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is

held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview

The various JTAG registers, refered to as Test Access Port or TAP Registers, are selected (one at a time) via the sequences of 1s

and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the

rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the

TDI and TDO pins.

Instruction Register

The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or

the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the

TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the

controller is placed in Test-Logic-Reset state.

Bypass Register

The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through

the RAM’s JTAG Port to another device in the scan chain with as little delay as possible.

Boundary Scan Register

The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM’s input or I/O pins.

The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port’s TDO pin. The

Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the

device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan

Rev: 1.02c 8/2017                                       19/27                                                              © 2011, GSI Technology

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Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in

Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,

SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

                                                                  JTAG TAP Block Diagram

                                              ·         ·         ·          ·         ·         ·       ·       ·

                                      ·                           Boundary Scan Register                                ·

                                      ·                                                                                 1

                                     108                       0

                                                               Bypass Register                                          0

                                                               2  1   0

                                                               Instruction Register

                       TDI                                                                                                      TDO

                                                               ID Code Register

                                                               31 30 29  ·         · ··   2   1  0

                                                                      Control Signals

                       TMS

                       TCK                                 Test Access Port (TAP) Controller

Identification (ID) Register

The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in

Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.

It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the

controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

ID Register Contents

                                                                                                                                GSI Technology                Presence Register

                                                     See BSDL Model                                                             JEDEC Vendor

                                                                                                                                      ID Code

Bit #  31  30      29  28     27  26      25     24  23    22     21     20  19    18     17     16  15  14  13     12  11  10  9  8  7  6     5  4  3  2  1  0

       X   X       X   X      X   X       X      X   X     X      X      X      X  X      X      X   X   X   X      X   0   0   0  1  1  0     1  1  0  0  1  1

Rev: 1.02c 8/2017                                                        20/27                                                           © 2011, GSI Technology

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Tap Controller Instruction Set

Overview

There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific

(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be

implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load

address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.

When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired

instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the

TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this

device is listed in the following table.

                                             JTAG Tap Controller State Diagram

          1        Test Logic Reset

                          0

                   Run Test Idle          1            Select DR              1                                        Select IR    1

          0                                                   0                                                              0

                                                 1  Capture DR                   1                                     Capture IR

                                                           0                                                              0

                                                       Shift DR               0                                           Shift IR  0

                                                              1                                                              1

                                                 1     Exit1 DR                  1                                        Exit1 IR

                                                              0                                                              0

                                                    Pause DR                  0                                        Pause IR     0

                                                              1                                                              1

                                                       Exit2 DR               0                                           Exit2 IR  0

                                                              1                                                              1

                                                    Update DR                                                          Update IR

                                                    1            0                                                     1        0

Instruction Descriptions

BYPASS

When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This

occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-

tate testing of other devices in the scan path.

SAMPLE/PRELOAD

SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is

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loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and

I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and

are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because

the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents

while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will

not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the

TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP

operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then

places the boundary scan register between the TDI and TDO pins.

EXTEST

EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with

all logic 0s. The EXTEST command does not block or override the RAM’s input pins; therefore, the RAM’s internal state is

still determined by its input pins.



Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.

Then the EXTEST command is used to output the Boundary Scan Register’s contents, in parallel, on the RAM’s data output

drivers on the falling edge of TCK when the controller is in the Update-IR state.



Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-

tion is selected, the sate of all the RAM’s input and I/O pins, as well as the default values at Scan Register locations not asso-

ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR

state, the RAM’s output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-

ated.

IDCODE

The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and

places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction

loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z

If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-

Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR

state.

Rev: 1.02c 8/2017                     22/27                                                                            © 2011, GSI Technology

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JTAG TAP Instruction Set Summary

    Instruction        Code                                                     Description                                                           Notes

        EXTEST         000                               Places the Boundary Scan Register between TDI and TDO.                                       1

        IDCODE         001                               Preloads ID Register and places it between TDI and TDO.                                      1, 2

    SAMPLE-Z           010            Captures I/O ring contents. Places the Boundary Scan Register between TDI and TDO.                              1

                                                         Forces all RAM output drivers to High-Z except CQ.

        GSI            011                                                  GSI private instruction.                                                  1

SAMPLE/PRELOAD         100            Captures I/O ring contents. Places the Boundary Scan Register between TDI and TDO.                              1

        GSI            101                                                  GSI private instruction.                                                  1

        GSI            110                                                  GSI private instruction.                                                  1

        BYPASS         111                               Places Bypass Register between TDI and TDO.                                                  1

Notes:

1.  Instruction codes expressed in binary, MSB on left, LSB on right.

2.  Default instruction automatically loaded at power-up and in test-logic-reset state.

JTAG Port Recommended Operating Conditions and DC Characteristics

                       Parameter                                                Symbol                Min.                       Max.           Unit  Notes

                       Test Port Input Low Voltage                              VILJ                  –0.3                       0.3 * VDD      V            1

                     Test Port Input High Voltage                               VIHJ           0.7 * VDD                         VDD +0.3       V            1

                 TMS, TCK and TDI Input Leakage Current                         IINHJ                 –300                       1              uA           2

                 TMS, TCK and TDI Input Leakage Current                         IINLJ                 –1                         100            uA           3

                     TDO Output Leakage Current                                 IOLJ                  –1                         1              uA           4

                     Test Port Output High Voltage                              VOHJ           VDD – 0.2                         —              V           5, 6

                     Test Port Output Low Voltage                               VOLJ                  —                          0.2            V           5, 7

                     Test Port Output CMOS High                                 VOHJC          VDD – 0.1                         —              V           5, 8

                     Test Port Output CMOS Low                                  VOLJC                 —                          0.1            V           5, 9

Notes:

1.  Input Under/overshoot voltage must be –1 V < Vi <    VDDn  +1  V   not  to  exceed 2.4  V  maximum, with           a  pulse  width not  to  exceed 20% tTKC.

2.  VILJ  VIN VDDn

3.  0 V VIN VILJn

4.  Output Disable, VOUT = 0 to VDDn

5.  The TDO output driver is served by the VDD supply.

6.  IOHJ = –2 mA

7.  IOLJ = + 2 mA

8.  IOHJC = –100 uA

9.  IOLJC = +100 uA

Rev: 1.02c 8/2017                                        23/27                                                                              © 2011, GSI Technology

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JTAG Port AC Test Conditions

              Parameter                         Conditions                                                             JTAG Port AC Test Load

              Input high level                   VDD – 0.2 V                      TDO

              Input low level                    0.2 V                                                                        50              30pF*

              Input slew rate                    1 V/ns

        Input reference level                    VDD/2                                                                 VDD/2

        Output reference level                   VDD/2                                     * Distributed Test Jig Capacitance

Notes:

1.  Include scope and jig capacitance.

2.  Test conditions as shown unless otherwise   noted.

                                                 JTAG            Port Timing      Diagram

                                        tTKC                            tTKH      tTKL

                    TCK

                                                                 tTH

                                                            tTS

                    TDI

                                                                 tTH

                                                            tTS

                    TMS

                                                 tTKQ

                    TDO

                                                                 tTH

                                                            tTS

    Parallel  SRAM  input

JTAG Port AC Electrical         Characteristics

        Parameter                       Symbol   Min             Max    Unit

        TCK Cycle Time                  tTKC            50       —            ns

    TCK Low to TDO Valid                tTKQ            —        20           ns

    TCK High Pulse Width                tTKH            20       —            ns

    TCK Low Pulse Width                 tTKL            20       —            ns

    TDI & TMS Set Up Time               tTS             10       —            ns

    TDI & TMS Hold Time                 tTH             10       —            ns

Rev: 1.02c 8/2017                                                24/27                                                        © 2011, GSI Technology

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                                   Package    Dimensions—165-Bump FPBGA (Package E)

   A1  CORNER               TOP    VIEW                                Ø0.10 M C             BOTTOM VIEW               A1 CORNER

                                                                       Ø0.25 M C A B

                                                                             Ø0.40~0.60 (165x)

   1   2  3        4  5  6  7  8   9  10  11                                                 11 10  9  8  7  6     5   4  3    2  1

A                                                                                                                                    A

B                                                                                                                                    B

C                                                                                                                                    C

D                                                                                                                                    D

E                                                                                                                                    E

F                                                                                  1.0                                               F

G                                                                   17±0.05                                                          G

H                                                                            14.0  1.0                                               H

J                                                                                                                                    J

K                                                                                                                                    K

L                                                                                                                                    L

M                                                                                                                                    M

N                                                                                                                                    N

P                                                                                                                                    P

R                                                                                                                                    R

                                                                    A                                        1.0          1.0

                                                                                                             10.0

                                                         C                         B                         15±0.05

                                                         0.15                      0.20(4x)

                   SEATING  PLANE                        1.50 MAX.

   C                                          0.36~0.46

Rev: 1.02c 8/2017                                                   25/27                                                               © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                         GS8672Q19/37BE-450/400/375/333/300

Ordering Information—GSI SigmaQuad-II+ ECCRAM

    Org            Part Number1       Type                               Package                                          Speed      TJ2

                                                                                                                          (MHz)

    4M x 18        GS8672Q19BE-450    SigmaQuad-II+ ECCRAM               165-bump BGA                                     450        C

    4M x 18        GS8672Q19BE-400    SigmaQuad-II+ ECCRAM               165-bump BGA                                     400        C

    4M x 18        GS8672Q19BE-375    SigmaQuad-II+ ECCRAM               165-bump BGA                                     375        C

    4M x 18        GS8672Q19BE-333    SigmaQuad-II+ ECCRAM               165-bump BGA                                     333        C

    4M x 18        GS8672Q19BE-300    SigmaQuad-II+ ECCRAM               165-bump BGA                                     300        C

    4M x 18        GS8672Q19BE-450I   SigmaQuad-II+ ECCRAM               165-bump BGA                                     450        I

    4M x 18        GS8672Q19BE-400I   SigmaQuad-II+ ECCRAM               165-bump BGA                                     400        I

    4M x 18        GS8672Q19BE-375I   SigmaQuad-II+ ECCRAM               165-bump BGA                                     375        I

    4M x 18        GS8672Q19BE-333I   SigmaQuad-II+ ECCRAM               165-bump BGA                                     333        I

    4M x 18        GS8672Q19BE-300I   SigmaQuad-II+ ECCRAM               165-bump BGA                                     300        I

    2M x 36        GS8672Q37BE-450    SigmaQuad-II+ ECCRAM               165-bump BGA                                     450        C

    2M x 36        GS8672Q37BE-400    SigmaQuad-II+ ECCRAM               165-bump BGA                                     400        C

    2M x 36        GS8672Q37BE-375    SigmaQuad-II+ ECCRAM               165-bump BGA                                     375        C

    2M x 36        GS8672Q37BE-333    SigmaQuad-II+ ECCRAM               165-bump BGA                                     333        C

    2M x 36        GS8672Q37BE-300    SigmaQuad-II+ ECCRAM               165-bump BGA                                     300        C

    2M x 36        GS8672Q37BE-450I   SigmaQuad-II+ ECCRAM               165-bump BGA                                     450        I

    2M x 36        GS8672Q37BE-400I   SigmaQuad-II+ ECCRAM               165-bump BGA                                     400        I

    2M x 36        GS8672Q37BE-375I   SigmaQuad-II+ ECCRAM               165-bump BGA                                     375        I

    2M x 36        GS8672Q37BE-333I   SigmaQuad-II+ ECCRAM               165-bump BGA                                     333        I

    2M x 36        GS8672Q37BE-300I   SigmaQuad-II+ ECCRAM               165-bump BGA                                     300        I

    4M x 18        GS8672Q19BGE-450   SigmaQuad-II+ ECCRAM               RoHS-compliant 165-bump BGA                      450        C

    4M x 18        GS8672Q19BGE-400   SigmaQuad-II+ ECCRAM               RoHS-compliant 165-bump BGA                      400        C

    4M x 18        GS8672Q19BGE-375   SigmaQuad-II+ ECCRAM               RoHS-compliant 165-bump BGA                      375        C

    4M x 18        GS8672Q19BGE-333   SigmaQuad-II+ ECCRAM               RoHS-compliant 165-bump BGA                      333        C

    4M x 18        GS8672Q19BGE-300   SigmaQuad-II+ ECCRAM               RoHS-compliant 165-bump BGA                      300        C

    4M x 18        GS8672Q19BGE-450I  SigmaQuad-II+ ECCRAM               RoHS-compliant 165-bump BGA                      450        I

    4M x 18        GS8672Q19BGE-400I  SigmaQuad-II+ ECCRAM               RoHS-compliant 165-bump BGA                      400        I

    4M x 18        GS8672Q19BGE-375I  SigmaQuad-II+ ECCRAM               RoHS-compliant 165-bump BGA                      375        I

    4M x 18        GS8672Q19BGE-333I  SigmaQuad-II+ ECCRAM               RoHS-compliant 165-bump BGA                      333        I

    4M x 18        GS8672Q19BGE-300I  SigmaQuad-II+ ECCRAM               RoHS-compliant 165-bump BGA                      300        I

    2M x 36        GS8672Q37BGE-450   SigmaQuad-II+ ECCRAM               RoHS-compliant 165-bump BGA                      450        C

    2M x 36        GS8672Q37BGE-400   SigmaQuad-II+ ECCRAM               RoHS-compliant 165-bump BGA                      400        C

Notes:

1.  For Tape and Reel add the character “T” to the end of the part number. Example: GS8672Q37BE-300T.

2.  C = Commercial Temperature Range. I = Industrial Temperature Range.

Rev: 1.02c 8/2017                     26/27                                                                            ©  2011, GSI  Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                             GS8672Q19/37BE-450/400/375/333/300

Ordering Information—GSI SigmaQuad-II+ ECCRAM (Continued)

    Org            Part Number1        Type                                  Package                                   Speed      TJ2

                                                                                                                       (MHz)

    2M x 36        GS8672Q37BGE-375    SigmaQuad-II+ ECCRAM                  RoHS-compliant 165-bump BGA               375                 C

    2M x 36        GS8672Q37BGE-333    SigmaQuad-II+ ECCRAM                  RoHS-compliant 165-bump BGA               333                 C

    2M x 36        GS8672Q37BGE-300    SigmaQuad-II+ ECCRAM                  RoHS-compliant 165-bump BGA               300                 C

    2M x 36        GS8672Q37BGE-450I   SigmaQuad-II+ ECCRAM                  RoHS-compliant 165-bump BGA               450                 I

    2M x 36        GS8672Q37BGE-400I   SigmaQuad-II+ ECCRAM                  RoHS-compliant 165-bump BGA               400                 I

    2M x 36        GS8672Q37BGE-375I   SigmaQuad-II+ ECCRAM                  RoHS-compliant 165-bump BGA               375                 I

    2M x 36        GS8672Q37BGE-333I   SigmaQuad-II+ ECCRAM                  RoHS-compliant 165-bump BGA               333                 I

    2M x 36        GS8672Q37BGE-300I   SigmaQuad-II+ ECCRAM                  RoHS-compliant 165-bump BGA               300                 I

Notes:

1.  For Tape and Reel add the character “T” to the end of the part number. Example: GS8672Q37BE-300T.

2.  C = Commercial Temperature Range. I = Industrial Temperature Range.

SigmaQuad-II+ ECCRAM Revision History

             File Name                 Format/Content                        Description of changes

             8672Q19_37B_r1                                              • Creation of datasheet
                                                                         (Rev1.00a: Updated Write NOP Timing Diagram)

                                                                         • Added Operating Currents data

             8672Q19_37B_r1_01         Content                           • (Rev1.01a: Editorial updates)

                                                                         • (Rev1.01b: Corrected 165 thermal numbers)

                                                                         • Updated to reflect MP status

                                                                         • Added 450 MHz speed bin

                                                                         • (Rev1.02a: Removed VTIN reference in Abs Max section)

             8672Q19_37B_r1_02         Content                           • (Rev1.02b: Removed “due to ECC” from Byte Write bullet on page

                                                                         1)

                                                                         • (Rev1.02c: Corrected erroneous information in Input and Output

                                                                         Leakage Characteristics table)

Rev: 1.02c 8/2017                      27/27                                                                           © 2011, GSI Technology

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GS8672Q37BE-450I   GS8672Q19BGE-375I  GS8672Q19BGE-375   GS8672Q37BGE-400   GS8672Q37BGE-300

GS8672Q37BE-300I   GS8672Q37BE-300    GS8672Q37BGE-450   GS8672Q37BE-333   GS8672Q37BE-375

GS8672Q19BGE-333I  GS8672Q37BE-400    GS8672Q19BE-400I   GS8672Q19BE-375I   GS8672Q19BGE-400I

GS8672Q19BE-300I   GS8672Q37BGE-300I  GS8672Q37BGE-375   GS8672Q19BGE-300   GS8672Q19BE-450I

GS8672Q37BE-400I   GS8672Q19BE-333I   GS8672Q37BGE-450I  GS8672Q19BE-450    GS8672Q37BGE-333I

GS8672Q19BE-375    GS8672Q19BGE-300I  GS8672Q19BGE-400   GS8672Q19BE-400    GS8672Q37BGE-375I

GS8672Q37BE-375I   GS8672Q19BGE-450   GS8672Q19BE-300    GS8672Q19BGE-333   GS8672Q37BGE-333

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