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GS8662D08BD-400I

器件型号:GS8662D08BD-400I
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
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器件描述

SRAM 1.8 or 1.5V 8M x 8 64M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
Memory Size:72 Mbit
Organization:8 M x 8
Maximum Clock Frequency:400 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
1.9 V
电源电压-最小:
Supply Voltage - Min:
1.7 V
Supply Current - Max:745 mA
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-165
封装:
Packaging:
Tray
Memory Type:QDR-II
系列:
Series:
GS8662D08BD
类型:
Type:
SigmaQuad-II
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
15
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
SigmaQuad-II

GS8662D08BD-400I器件文档内容

                                                                     GS8662D08/09/18/36BD-400/350/333/300/250

165-Bump BGA                                            72Mb SigmaQuad-IITM                                                     400 MHz–250 MHz

Commercial Temp                                             Burst of 4 SRAM                                                     1.8 V VDD

Industrial Temp                                                                                                                 1.8 V and 1.5 V I/O

Features                                                             Clocking and Addressing Schemes

• Simultaneous Read and Write SigmaQuad™ Interface                   The GS8662D08/09/18/36BD SigmaQuad-II SRAMs are

• JEDEC-standard pinout and package                                  synchronous devices. They employ two input register clock

• Dual Double Data Rate interface                                    inputs, K and K. K and K are independent single-ended clock

• Byte Write controls sampled at data-in time                        inputs, not differential inputs to a single differential clock input

• Burst of 4 Read and Write                                          buffer. The device also allows the user to manipulate the

• 1.8 V +100/–100 mV core power supply                               output register clock inputs quasi independently with the C and

• 1.5 V or 1.8 V HSTL Interface                                      C clock inputs. C and C are also independent single-ended

• Pipelined read operation                                           clock inputs, not differential inputs. If the C clocks are tied

• Fully coherent read and write pipelines                            high, the K clocks are routed internally to fire the output

• ZQ pin for programmable output drive strength                      registers instead.

• IEEE 1149.1 JTAG-compliant Boundary Scan

• Pin-compatible with present 144 Mb devices                         Each internal read and write operation in a SigmaQuad-II B4

• 165-bump, 13 mm x 15 mm, 1 mm bump pitch BGA package               RAM is four times wider than the device I/O bus. An input

• RoHS-compliant 165-bump BGA package available                      data bus de-multiplexer is used to accumulate incoming data

                                                                     before it is simultaneously written to the memory array. An

SigmaQuad™ Family Overview                                           output data multiplexer is used to capture the data produced

The GS8662D08/09/18/36BD are built in compliance with                from a single memory array read and then route it to the

the SigmaQuad-II SRAM pinout standard for Separate I/O               appropriate output drivers as needed. Therefore the address

synchronous SRAMs. They are 75,497,472-bit (72Mb)                    field of a SigmaQuad-II B4 RAM is always two address pins

SRAMs. The GS8662D08/09/18/36BD SigmaQuad SRAMs                      less than the advertised index depth (e.g., the 8M x 8 has a 2M

are just one element in a family of low power, low voltage           addressable index).

HSTL I/O SRAMs designed to operate at the speeds needed to

implement economical high performance networking systems.

                                               -400         -350     -333     -300                                     -250

                                 tKHKH         2.5 ns       2.86 ns  3.0 ns   3.3 ns                                   4.0 ns

                                 tKHQV         0.45 ns      0.45 ns  0.45 ns  0.45 ns                                  0.45 ns

Rev: 1.02d 8/2017                                           1/33                                                                © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                         GS8662D08/09/18/36BD-400/350/333/300/250

                                             2M x 36 SigmaQuad-II SRAM—Top View

        1          2        3                4     5     6    7                                                        8    9     10       11

    A   CQ         NA/SA    SA               W     BW2   K    BW1                                                      R    SA    NC/SA    CQ

                   (288Mb)                                                                                                        (144Mb)

    B   Q27        Q18      D18              SA    BW3   K    BW0                                                      SA   D17   Q17      Q8

    C   D27        Q28      D19              VSS   SA    NC   SA                 VSS                                        D16   Q7       D8

    D   D28        D20      Q19              VSS   VSS   VSS  VSS                VSS                                        Q16   D15      D7

    E   Q29        D29      Q20              VDDQ  VSS   VSS  VSS                VDDQ                                       Q15   D6       Q6

    F   Q30        Q21      D21              VDDQ  VDD   VSS  VDD                VDDQ                                       D14   Q14      Q5

    G   D30        D22      Q22              VDDQ  VDD   VSS  VDD                VDDQ                                       Q13   D13      D5

    H   Doff       VREF     VDDQ             VDDQ  VDD   VSS  VDD                VDDQ                                       VDDQ  VREF     ZQ

    J   D31        Q31      D23              VDDQ  VDD   VSS  VDD                VDDQ                                       D12   Q4       D4

    K   Q32        D32      Q23              VDDQ  VDD   VSS  VDD                VDDQ                                       Q12   D3       Q3

    L   Q33        Q24      D24              VDDQ  VSS   VSS  VSS                VDDQ                                       D11   Q11      Q2

    M   D33        Q34      D25              VSS   VSS   VSS  VSS                                                      VSS  D10   Q1       D2

    N   D34        D26      Q25              VSS   SA    SA   SA                                                       VSS  Q10   D9       D1

    P   Q35        D35      Q26              SA    SA    C    SA                                                       SA   Q9    D0       Q0

    R   TDO        TCK      SA               SA    SA    C    SA                                                       SA   SA    TMS      TDI

                                             11 x 15 Bump BGA—13 x 15 mm Body—1 mm Bump Pitch

Notes:

1.  BW0 controls writes to D0:D8; BW1 controls writes to D9:D17; BW2 controls writes to D18:D26; BW3 controls writes to D27:D35.

2.  A2 and A10 are the expansion addresses.

Rev: 1.02d 8/2017                                  2/33                                                                           © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                     GS8662D08/09/18/36BD-400/350/333/300/250

                                            4M x 18 SigmaQuad-II SRAM—Top View

        1          2        3               4                     5  6    7                                            8    9     10    11

    A   CQ         NC/SA    SA              W     BW1                K    NC/SA                                        R    SA    SA    CQ

                   (144Mb)                                                (288Mb)

    B   NC         Q9       D9              SA    NC                 K    BW0                                          SA   NC    NC    Q8

    C   NC         NC       D10             VSS   SA                 NC   SA       VSS                                      NC    Q7    D8

    D   NC         D11      Q10             VSS   VSS                VSS  VSS      VSS                                      NC    NC    D7

    E   NC         NC       Q11             VDDQ  VSS                VSS  VSS      VDDQ                                     NC    D6    Q6

    F   NC         Q12      D12             VDDQ  VDD                VSS  VDD      VDDQ                                     NC    NC    Q5

    G   NC         D13      Q13             VDDQ  VDD                VSS  VDD      VDDQ                                     NC    NC    D5

    H   Doff       VREF     VDDQ            VDDQ  VDD                VSS  VDD      VDDQ                                     VDDQ  VREF  ZQ

    J   NC         NC       D14             VDDQ  VDD                VSS  VDD      VDDQ                                     NC    Q4    D4

    K   NC         NC       Q14             VDDQ  VDD                VSS  VDD      VDDQ                                     NC    D3    Q3

    L   NC         Q15      D15             VDDQ  VSS                VSS  VSS      VDDQ                                     NC    NC    Q2

    M   NC         NC       D16             VSS   VSS                VSS  VSS                                          VSS  NC    Q1    D2

    N   NC         D17      Q16             VSS   SA                 SA   SA                                           VSS  NC    NC    D1

    P   NC         NC       Q17             SA    SA                 C    SA                                           SA   NC    D0    Q0

    R   TDO        TCK      SA              SA    SA                 C    SA                                           SA   SA    TMS   TDI

                                            11 x 15 Bump BGA—13 x 15 mm Body—1 mm Bump Pitch

Notes:

1.  BW0 controls writes to D0:D8. BW1 controls writes to D9:D17.

2.  A2 and A7 are the expansion addresses.

Rev: 1.02d 8/2017                                 3/33                                                                            © 2011, GSI Technology

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                                                           GS8662D08/09/18/36BD-400/350/333/300/250

                                            8M x 9 SigmaQuad-II SRAM—Top View

        1          2               3        4     5        6    7                                                      8    9     10    11

    A   CQ         SA              SA       W     NC       K    NC/SA                                                  R    SA    SA    CQ

                                                                (144Mb)

    B   NC         NC              NC       SA    NC/SA    K    BW0                                                    SA   NC    NC    Q4

                                                  (288Mb)

    C   NC         NC              NC       VSS   SA       NC   SA             VSS                                          NC    NC    D4

    D   NC         D5              NC       VSS   VSS      VSS  VSS            VSS                                          NC    NC    NC

    E   NC         NC              Q5       VDDQ  VSS      VSS  VSS            VDDQ                                         NC    D3    Q3

    F   NC         NC              NC       VDDQ  VDD      VSS  VDD            VDDQ                                         NC    NC    NC

    G   NC         D6              Q6       VDDQ  VDD      VSS  VDD            VDDQ                                         NC    NC    NC

    H   Doff       VREF            VDDQ     VDDQ  VDD      VSS  VDD            VDDQ                                         VDDQ  VREF  ZQ

    J   NC         NC              NC       VDDQ  VDD      VSS  VDD            VDDQ                                         NC    Q2    D2

    K   NC         NC              NC       VDDQ  VDD      VSS  VDD            VDDQ                                         NC    NC    NC

    L   NC         Q7              D7       VDDQ  VSS      VSS  VSS            VDDQ                                         NC    NC    Q1

    M   NC         NC              NC       VSS   VSS      VSS  VSS                                                    VSS  NC    NC    D1

    N   NC         D8              NC       VSS   SA       SA   SA                                                     VSS  NC    NC    NC

    P   NC         NC              Q8       SA    SA       C    SA                                                     SA   NC    D0    Q0

    R   TDO        TCK             SA       SA    SA       C    SA                                                     SA   SA    TMS   TDI

                                            11 x 15 Bump BGA—13 x 15 mm2 Body—1 mm Bump Pitch

Notes:

1.  BW0 controls writes to D0:D8.

2.  A7 and B5 are the expansion addresses.

Rev: 1.02d 8/2017                                 4/33                                                                            © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                      GS8662D08/09/18/36BD-400/350/333/300/250

                                            8M x 8 SigmaQuad-II SRAM—Top View

        1          2     3                  4                    5    6    7                                           8    9     10    11

    A   CQ         SA    SA                 W     NW1                 K    NC/SA                                       R    SA    SA    CQ

                                                                           (144Mb)

    B   NC         NC    NC                 SA    NC/SA               K    NW0                                         SA   NC    NC    Q3

                                                  (288Mb)

    C   NC         NC    NC                 VSS                  SA   NC   SA       VSS                                     NC    NC    D3

    D   NC         D4    NC                 VSS                  VSS  VSS  VSS      VSS                                     NC    NC    NC

    E   NC         NC    Q4                 VDDQ                 VSS  VSS  VSS      VDDQ                                    NC    D2    Q2

    F   NC         NC    NC                 VDDQ                 VDD  VSS  VDD      VDDQ                                    NC    NC    NC

    G   NC         D5    Q5                 VDDQ                 VDD  VSS  VDD      VDDQ                                    NC    NC    NC

    H   Doff       VREF  VDDQ               VDDQ                 VDD  VSS  VDD      VDDQ                                    VDDQ  VREF  ZQ

    J   NC         NC    NC                 VDDQ                 VDD  VSS  VDD      VDDQ                                    NC    Q1    D1

    K   NC         NC    NC                 VDDQ                 VDD  VSS  VDD      VDDQ                                    NC    NC    NC

    L   NC         Q6    D6                 VDDQ                 VSS  VSS  VSS      VDDQ                                    NC    NC    Q0

    M   NC         NC    NC                 VSS                  VSS  VSS  VSS                                         VSS  NC    NC    D0

    N   NC         D7    NC                 VSS                  SA   SA   SA                                          VSS  NC    NC    NC

    P   NC         NC    Q7                 SA                   SA   C    SA                                          SA   NC    NC    NC

    R   TDO        TCK   SA                 SA                   SA   C    SA                                          SA   SA    TMS   TDI

                                            11 x 15 Bump BGA—13 x 15 mm Body—1 mm Bump Pitch

Notes:

1.  NW0 controls writes to D0:D3. NW1 controls writes to D4:D7.

2.  A7 and B5 are the expansion addresses.

Rev: 1.02d 8/2017                                 5/33                                                                            © 2011, GSI Technology

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                                                                             GS8662D08/09/18/36BD-400/350/333/300/250

Pin Description Table

        Symbol                                  Description                                  Type                          Comments

        SA             Synchronous Address Inputs                                            Input                         —

        R                                       Synchronous Read                             Input                         Active Low

        W                                       Synchronous Write                            Input                         Active Low

    BW0–BW3                                    Synchronous Byte Writes                       Input                         Active Low

                                                                                                                           x9/x18/x36 only

    NW0–NW1                                    Nybble Write Control Pin                      Input                         Active Low

                                                                                                                           x8 only

        K                                       Input Clock                                  Input                         Active High

        K                                       Input Clock                                  Input                         Active Low

        C                                       Output Clock                                 Input                         Active High

        C                                       Output Clock                                 Input                         Active Low

        TMS                                     Test Mode Select                             Input                         —

        TDI                                     Test Data Input                              Input                         —

        TCK                                     Test Clock Input                             Input                         —

        TDO                                     Test Data Output                             Output                        —

        VREF           HSTL Input Reference Voltage                                          Input                         —

        ZQ             Output Impedance Matching Input                                       Input                         —

        Qn             Synchronous Data Outputs                                              Output                        —

        Dn                                     Synchronous Data Inputs                       Input                         —

        Doff                                   Disable DLL when low                          Input                         Active Low

        CQ                                      Output Echo Clock                            Output                        —

        CQ                                      Output Echo Clock                            Output                        —

        VDD                                     Power Supply                                 Supply                        1.8 V Nominal

        VDDQ           Isolated Output Buffer Supply                                         Supply                        1.5 or 1.8 V Nominal

        VSS                                    Power Supply: Ground                          Supply                        —

        NC                                      No Connect                                   —                             —

Notes:

1.  NC = Not Connected to die or any other pin

2.  When ZQ pin is directly connected to VDDQ, output impedance is set   to  minimum  value  and it cannot             be  connected to ground or left

    unconnected.

3.  C, C, K, K cannot be set to VREF voltage.

Rev: 1.02d 8/2017                                                6/33                                                      © 2011, GSI Technology

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Background

Separate I/O SRAMs, from a system architecture point of view, are attractive in applications where alternating reads and writes are

needed. Therefore, the SigmaQuad-II SRAM interface and truth table are optimized for alternating reads and writes. Separate I/O

SRAMs are unpopular in applications where multiple reads or multiple writes are needed because burst read or write transfers from

Separate I/O SRAMs can cut the RAM’s bandwidth in half.

SigmaQuad-II B4 SRAM DDR Read

The status of the Address Input, W, and R pins are sampled by the rising edges of K. W and R high causes chip disable. A low on

the Read Enable-bar pin, R, begins a read cycle. R is always ignored if the previous command loaded was a read command. Data

can be clocked out after the next rising edge of K with a rising edge of C (or by K if C and C are tied high), after the following

rising edge of K with a rising edge of C (or by K if C and C are tied high), after the next rising edge of K with a rising edge of C,

and after the following rising edge of K with a rising edge of C. Clocking in a high on the Read Enable-bar pin, R, begins a read

port deselect cycle.

                         Read A  NOP     Read B                    Write C          Read  D                                      Write E          NOP

K

K

Address               A               B                       C                  D                                          E

R

W

BWx                                                                              C                                     C+1  C+2           C+3  E       E+1

D                                                                                C                                     C+1  C+2           C+3  E       E+1

C

C

Q                                     A                  A+1  A+2           A+3  B           B+1                            B+2           B+3  D       D+1  D+2

CQ

CQ

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SigmaQuad-II B4 SRAM DDR Write

The status of the Address Input, W, and R pins are sampled by the rising edges of K. W and R high causes chip disable. A low on

the Write Enable-bar pin, W, and a high on the Read Enable-bar pin, R, begins a write cycle. W is always ignored if the previous

command was a write command. Data is clocked in by the next rising edge of K, the rising edge of K after that, the next rising edge

of K, and finally by the next rising edge of K.

                   Write A           NOP              Read B       Write C     Read  D                                      Write E     NOP

K

K

Address            A                                  B            C           D                                       E

R

W

BWx

D                                    A                        A+3              C

C

C

Q                                                                           B        B+1                               B+2  B+3      D       D+1  D+2

CQ

CQ

Special Functions

Byte Write and Nybble Write Control

Byte Write Enable pins are sampled at the same time that Data In is sampled. A high on the Byte Write Enable pin associated with

a particular byte (e.g., BW0 controls D0–D8 inputs) will inhibit the storage of that particular byte, leaving whatever data may be

stored at the current address at that byte location undisturbed. Any or all of the Byte Write Enable pins may be driven high or low

during the data in sample times in a write sequence.

Each write enable command and write address loaded into the RAM provides the base address for a 4 beat data transfer. The x18

version of the RAM, for example, may write 72 bits in association with each address loaded. Any 9-bit byte may be masked in any

write sequence.

Nybble Write (4-bit) control is implemented on the 8-bit-wide version of the device. For the x8 version of the device, “Nybble

Write Enable” and “NBx” may be substituted in all the discussion above.

Rev: 1.02d 8/2017                                        8/33                                                                        © 2011, GSI Technology

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Example x18 RAM Write Sequence using Byte Write Enables

Data In Sample Time           BW0                BW1           D0–D8                                                           D9–D17

         Beat 1               0                  1             Data In                                                 Don’t Care

         Beat 2               1                  0             Don’t Care                                                      Data In

         Beat 3               0                  0             Data In                                                         Data In

         Beat 4               1                  0             Don’t Care                                                      Data In

Resulting Write Operation

Byte 1             Byte 2     Byte 1                  Byte 2   Byte 1           Byte 2                                 Byte 1             Byte 2

D0–D8              D9–D17     D0–D8                 D9–D17     D0–D8            D9–D17                                 D0–D8              D9–D17

Written            Unchanged  Unchanged               Written  Written          Written                                Unchanged          Written

         Beat 1                          Beat 2                         Beat 3                                                    Beat 4

Output Register Control

SigmaQuad-II SRAMs offer two mechanisms for controlling the output data registers. Typically, control is handled by the Output

Register Clock inputs, C and C. The Output Register Clock inputs can be used to make small phase adjustments in the firing of the

output registers by allowing the user to delay driving data out as much as a few nanoseconds beyond the next rising edges of the K

and K clocks. If the C and C clock inputs are tied high, the RAM reverts to K and K control of the outputs, allowing the RAM to

function as a conventional pipelined read SRAM.

Rev: 1.02d 8/2017                                     9/33                                                             © 2011, GSI Technology

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                                   Example         Four  Bank Depth  Expansion Schematic

R3

W3

R2

W2

R1

W1

R0

W0

A0–An

       K

D1–Dn              Bank 0                                Bank 1      Bank 2                                            Bank 3

                   A                                     A           A                                                 A

                   W                                     W           W                                                 W

                   R                                     R           R                                                 R

                   K  CQ                                 K  CQ       K  CQ                                             K  CQ

                   D  Q                                  D  Q        D  Q                                              D  Q

                   C                                     C           C                                                 C

          C

       Q1–Qn

          CQ0

          CQ1

          CQ2

          CQ3

Note:

For simplicity BWn, NWn, K, and C  are not shown.

Rev: 1.02d 8/2017                                           10/33                                                      © 2011, GSI Technology

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.02d 8/2017                           Burst of    4  SigmaQuad-II            SRAM           Depth     Expansion

                                                                                                                                                           Read A     Write B           Read C                    Write  D               Read E                    Write F                  NOP

                                                                                                                                               K

                                                                                                                                               K

                                                                                                                                               Address  A          B                 C                         D                      E                         F

                                                                                                                                               R(1)

                                                                                                                                               R(2)

                                                                                                                                               W(1)

                                                                                                                                               W(2)

                                                                                                                                               BWx(1)                                                                                 D               D+1       D+2              D+3

                                                                                                                                               D(1)                                                                                   D               D+1       D+2              D+3

                                                                                                                       11/33                   BWx(2)                                B               B+1       B+2            B+3                                                        F            F+1  F

                                                                                                                                               D(2)                                  B               B+1       B+2            B+3                                                        F            F+1  F

                                                                                                                                               C[1]

                                                                                                                                               C[1]                                                                                                                                                             GS8662D08/09/18/36BD-400/350/333/300/250

                                                                                                                                               Q(1)                               A             A+1       A+2            A+3                                                          E          E+1       E+2

                                                                                                                                               CQ(1)

                                                                                                                                               CQ[1]

                                                                                                                                               C[2]

                                                                                                                                               C[2]

                                                                                                                                               Q(2)                                                                                C             C+1       C+2              C+3

                                                                                                                       © 2011, GSI Technology  CQ[2]

                                                                                                                                               CQ[2]
                                                                     GS8662D08/09/18/36BD-400/350/333/300/250

FLXDrive-II Output Driver Impedance Control

HSTL I/O SigmaQuad-II SRAMs are supplied with programmable impedance output drivers. The ZQ pin must be connected to

VSS via an external resistor, RQ, to allow the SRAM to monitor and adjust its output driver impedance. The value of RQ must be

5X the value of the desired RAM output impedance. The allowable range of RQ to guarantee impedance matching continuously is

between 175 and 350. Periodic readjustment of the output driver impedance is necessary as the impedance is affected by drifts

in supply voltage and temperature. The SRAM’s output impedance circuitry compensates for drifts in supply voltage and

temperature. A clock cycle counter periodically triggers an impedance evaluation, resets and counts again. Each impedance

evaluation may move the output driver impedance level one step at a time towards the optimum level. The output driver is

implemented with discrete binary weighted impedance steps. 

x36 Byte Write Enable (BWn) Truth Table

BW0     BW1        BW2     BW3               D0–D8                   D9–D17                                            D18–D26                 D27–D35

1       1          1       1                 Don’t Care              Don’t Care                                        Don’t Care              Don’t Care

0       1          1       1                 Data In                 Don’t Care                                        Don’t Care              Don’t Care

1       0          1       1                 Don’t Care              Data In                                           Don’t Care              Don’t Care

0       0          1       1                 Data In                 Data In                                           Don’t Care              Don’t Care

1       1          0       1                 Don’t Care              Don’t Care                                        Data In                 Don’t Care

0       1          0       1                 Data In                 Don’t Care                                        Data In                 Don’t Care

1       0          0       1                 Don’t Care              Data In                                           Data In                 Don’t Care

0       0          0       1                 Data In                 Data In                                           Data In                 Don’t Care

1       1          1       0                 Don’t Care              Don’t Care                                        Don’t Care              Data In

0       1          1       0                 Data In                 Don’t Care                                        Don’t Care              Data In

1       0          1       0                 Don’t Care              Data In                                           Don’t Care              Data In

0       0          1       0                 Data In                 Data In                                           Don’t Care              Data In

1       1          0       0                 Don’t Care              Don’t Care                                        Data In                 Data In

0       1          0       0                 Data In                 Don’t Care                                        Data In                 Data In

1       0          0       0                 Don’t Care              Data In                                           Data In                 Data In

0       0          0       0                 Data In                 Data In                                           Data In                 Data In

x18 Byte Write Enable (BWn) Truth Table

   BW0                BW1                                D0–D8                                                                     D9–D17

     1                  1                                Don’t Care                                                                Don’t Care

     0                  1                                Data In                                                                   Don’t Care

     1                  0                                Don’t Care                                                                Data In

     0                  0                                Data In                                                                   Data In

Rev: 1.02d 8/2017                                        12/33                                                                     © 2011, GSI Technology

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                                                      GS8662D08/09/18/36BD-400/350/333/300/250

x09 Byte Write Enable (BWn) Truth Table

     BW0                                              D0–D8

                   1                                  Don’t Care

                   0                                  Data In

                   1                                  Don’t Care

                   0                                  Data In

x8 Nybble Write Enable (NWn) Truth Table

NW0                   NW1                 D0–D3                                                                        D4–D7

1                     1                   Don’t Care                                                                   Don’t Care

0                     1                   Data In                                                                      Don’t Care

1                     0                   Don’t Care                                                                   Data In

0                     0                   Data In                                                                      Data In

Rev: 1.02d 8/2017                         13/33                                                                        © 2011, GSI Technology

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                                                                          GS8662D08/09/18/36BD-400/350/333/300/250

Absolute Maximum Ratings

(All voltages reference to VSS)

Symbol                               Description                                          Value                                          Unit

       VDD                           Voltage on VDD Pins                                  –0.5 to 2.9                                        V

       VDDQ                          Voltage in VDDQ Pins                                 –0.5 to VDD                                        V

       VREF                          Voltage in VREF Pins                                 –0.5 to VDDQ                                       V

       VI/O                          Voltage on I/O Pins                                  –0.5 to VDDQ +0.5 ( 2.9 V max.)                   V

       VIN                         Voltage on Other Input Pins                            –0.5 to VDDQ +0.5 ( 2.9 V max.)                   V

       IIN                           Input Current on Any Pin                             +/–100                                   mA dc

       IOUT                        Output Current on Any I/O Pin                          +/–100                                   mA dc

       TJ                          Maximum Junction Temperature                                                        125               oC

       TSTG                          Storage Temperature                                  –55 to 125                                     oC

Note:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Recommended Operating Conditions, for an extended period of time, may affect

reliability of this component.

Recommended Operating Conditions

Power Supplies

                   Parameter                                      Symbol            Min.                               Typ.  Max.            Unit

                   Supply Voltage                                 VDD               1.7                                1.8   1.9             V

             I/O Supply Voltage                                   VDDQ              1.4                                —     VDD             V

             Reference Voltage                                    VREF              0.68                               —     0.95            V

Note:

The power supplies need to be powered up simultaneously or in the following sequence: VDD, VDDQ, VREF, followed by signal inputs. The power

down sequence must be the reverse. VDDQ must not exceed VDD. For more information, read AN1021 SigmaQuad and SigmaDDR Power-Up.

Operating Temperature

             Parameter               Symbol                               Min.            Typ.                               Max.        Unit

             Junction Temperature                          TJ             0               25                                 85              C

       (Commercial Range Versions)

             Junction Temperature                          TJ             –40             25                                 100             C

       (Industrial Range Versions)*

Note:

* The part numbers of Industrial Temperature Range versions end with the character “I”.   Unless otherwise noted, all performance specifications

quoted are evaluated for worst case in the temperature range marked on the device.

Rev: 1.02d 8/2017                                                 14/33                                                      © 2011, GSI Technology

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Thermal Impedance

    Package          Test PCB   JA (C°/W)                       JA (C°/W)                  JA (C°/W)                           JB (C°/W)      JC (C°/W)

                     Substrate  Airflow = 0 m/s                  Airflow = 1 m/s          Airflow = 2 m/s

    165 BGA          4-layer       22.300                        18.572                      17.349                                9.292           2.310

Notes:

1.  Thermal Impedance data is based on a number of of samples from mulitple lots and should be viewed as a typical number.

2.  Please refer to JEDEC standard JESD51-6.

3.  The characteristics of the test fixture PCB influence reported thermal characteristics of the device. Be advised that a good thermal path to

    the PCB can result in cooling or heating of the RAM depending on PCB temperature.

HSTL I/O DC Input Characteristics

                     Parameter                         Symbol                     Min                                  Max                Units    Notes

DC Input Logic High                                    VIH (dc)               VREF + 0.1                               VDDQ + 0.3               V          1

DC Input Logic Low                                     VIL (dc)                   –0.3                                 VREF – 0.1               V          1

Notes:

1.  Compatible with both 1.8 V and 1.5 V I/O drivers.

2.  These are DC test criteria. DC design criteria is VREF ± 50  mV. The AC VIH/VIL levels    are  defined separately              for  measuring  timing

    parameters.

3.  VIL (Min)DC = –0.3 V, VIL(Min)AC = –1.5 V (pulse width 3   ns).

4.  VIH (Max)DC = VDDQ + 0.3 V, VIH(Max)AC = VDDQ + 0.85 V       (pulse width 3 ns).

HSTL I/O AC Input Characteristics

                     Parameter                         Symbol                           Min                            Max              Units      Notes

AC Input Logic High                                    VIH (ac)                   VREF + 200                           —                  mV       2,3

AC Input Logic Low                                     VIL (ac)                           —               VREF – 200                      mV       2,3

VREF Peak-to-Peak AC Voltage                           VREF (ac)                          —          5% VREF (DC)                         mV               1

Notes:

1.  The peak-to-peak AC component superimposed on VREF may not exceed 5% of the DC component of VREF.

2.  To guarantee AC characteristics, VIH,VIL, Trise, and Tfall of inputs and clocks must be within 10% of each other.

3.  For devices supplied with HSTL I/O input buffers. Compatible with both 1.8 V and 1.5 V I/O drivers.

Rev: 1.02d 8/2017                                                15/33                                                                    © 2011, GSI Technology

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Undershoot Measurement and                 Timing                                            Overshoot Measurement and Timing

       VIH                                                                                                             20% tKHKH

                                                                                     VDD + 1.0 V

       VSS                                                                                   50%

       50%                                                                                   VDD

VSS – 1.0 V

                       20% tKHKH                                                              VIL

Note:

Input Undershoot/Overshoot voltage must    be       –2  V > Vi < VDDn+2  V  not  to  exceed 4.6 V maximum, with a pulse width not to exceed  20% tKC.

Capacitance

(TA = 25oC, f = 1 MHZ, VDD =      1.8  V)

             Parameter                                  Symbol                       Test conditions                   Typ.        Max.      Unit

             Input Capacitance                          CIN                          VIN = 0 V                         4           5         pF

             Output Capacitance                         COUT                         VOUT = 0 V                        6           7         pF

             Clock Capacitance                          CCLK                         VIN = 0 V                         5           6         pF

Note:

This parameter is sample tested.

AC Test Conditions

                                  Parameter                                                                            Conditions

                                  Input high level                                                                     1.25 V

                                  Input low level                                                                      0.25 V

                                 Max. input slew rate                                                                  2 V/ns

                                 Input reference level                                                                 0.75 V

                                Output reference level                                                                 VDDQ/2

Note:

Test conditions as specified  with output loading as    shown unless otherwise       noted.

                                                             AC Test Load            Diagram

                   DQ

                                                                                             RQ =  250 (HSTL I/O)

                                                                     50                     VREF  = 0.75 V

                                                        VT = VDDQ/2

Rev: 1.02d 8/2017                                               16/33                                                              © 2011, GSI Technology

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Input and Output Leakage Characteristics

                  Parameter               Symbol               Test Conditions                                              Min.             Max

        Input Leakage Current             IIL                  VIN = 0 to VDD                                               –2 uA            2 uA

        (except mode pins)

                     Doff                 IILDOFF              VIN = 0 to VDD                                               –2 uA            100 uA

        Output Leakage Current            IOL                  Output Disable,                                              –2 uA            2 uA

                                                               VOUT = 0 to VDDQ

Programmable Impedance HSTL Output Driver DC Electrical Characteristics

                             Parameter                         Symbol            Min.                                  Max.           Units  Notes

Output High Voltage                                            VOH1          VDDQ/2 – 0.12                             VDDQ/2 + 0.12  V      1, 3

Output Low Voltage                                             VOL1          VDDQ/2 – 0.12                             VDDQ/2 + 0.12  V      2, 3

Output High Voltage                                            VOH2          VDDQ – 0.2                                VDDQ           V      4, 5

Output Low Voltage                                             VOL2              Vss                                   0.2            V      4, 6

Notes:

1.  IOH = (VDDQ/2) / (RQ/5) +/– 15% @ VOH = VDDQ/2 (for: 175 RQ  350

2.  IOL = (VDDQ/2) / (RQ/5) +/– 15% @ VOL = VDDQ/2 (for: 175  RQ  350.

3.  Parameter tested with RQ = 250 and VDDQ = 1.5 V or 1.8 V

4.  0RQ  

5.  IOH = –1.0 mA

6.  IOL = 1.0 mA

Rev: 1.02d 8/2017                                  17/33                                                                              © 2011, GSI Technology

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Operating Currents

                                                                                     -400              -350            -333            -300            -250

    Parameter                 Symbol           Test Conditions                  0          –40    0          –40  0          –40  0          –40  0          –40  Notes

                                                                                to            to  to         to   to         to   to         to   to         to

                                                                                70°C  85°C        70°C  85°C      70°C  85°C      70°C  85°C      70°C  85°C

    Operating Current (x36):  IDD              VDD = Max, IOUT = 0 mA           940        950    885        895  810        820  735        745  730        740  2, 3

        DDR                                    Cycle Time tKHKH Min           mA         mA     mA         mA   mA         mA   mA         mA   mA         mA

    Operating Current (x18):  IDD              VDD = Max, IOUT = 0 mA           735        745    695        705  630        640  580        590  500        510  2, 3

        DDR                                    Cycle Time tKHKH Min           mA         mA     mA         mA   mA         mA   mA         mA   mA         mA

    Operating Current (x9):   IDD              VDD = Max, IOUT = 0 mA           735        745    695        705  630        640  580        590  500        510  2, 3

        DDR                                    Cycle Time tKHKH Min           mA         mA     mA         mA   mA         mA   mA         mA   mA         mA

    Operating Current (x8):   IDD              VDD = Max, IOUT = 0 mA           735        745    695        705  630        640  580        590  500        510  2, 3

        DDR                                    Cycle Time tKHKH Min           mA         mA     mA         mA   mA         mA   mA         mA   mA         mA

                                               Device deselected,

    Standby Current (NOP):    ISB1             IOUT = 0 mA, f = Max,            260        270    250        260  240        250  230        240  215        225  2, 4

        DDR                           All Inputs 0.2 V or VDD – 0.2         mA         mA     mA         mA   mA         mA   mA         mA   mA         mA

                                               V

Notes:

1.  Power measured with output pins floating.

2.  Minimum cycle, IOUT = 0 mA

3.  Operating current is calculated with 50% read cycles and 50% write cycles.

4.  Standby Current is only after all pending read and write burst operations are completed.

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AC Electrical Characteristics

              Parameter               Symbol          -400               -350              -333                             -300              -250        Units  Notes

                                                Min         Max   Min          Max   Min         Max   Min                        Max   Min         Max

Clock

K, K Clock Cycle Time                 tKHKH     2.5         8.4   2.86         8.4   3.0         8.4                   3.3        8.4   4.0         8.4   ns

C, C Clock Cycle Time                 tCHCH

tKC Variable                          tKCVar    —           0.2   —            0.2   —           0.2                   —          0.2   —           0.2   ns     6

K, K Clock High Pulse Width           tKHKL     1.0         —     1.13         —     1.2         —     1.32                       —     1.6         —     ns

C, C Clock High Pulse Width           tCHCL

K, K Clock Low Pulse Width            tKLKH     1.0         —     1.13         —     1.2         —     1.32                       —     1.6         —     ns

C, C Clock Low Pulse Width            tCLCH

K to K High                           tKHKH     1.0         —     1.13         —     1.35        —     1.49                       —     1.8         —     ns

C to C High                           tCHCH

K to K High                           tKHKH     1.0         —     1.13         —     1.35        —     1.49                       —     1.8         —     ns

C to C High                           tCHCH

K, K Clock High to C, C Clock High    tKHCH     0           1.13  0            1.29  0           1.35                  0          1.49  0           1.8   ns

DLL Lock Time                         tKCLock   1024        —     1024         —     1024        —     1024                       —     1024        —     cycle  7

K Static to DLL reset                 tKCReset  30          —     30           —     30          —                     30         —     30          —     ns

Output Times

K, K Clock High to Data Output Valid  tKHQV     —           0.45  —            0.45  —           0.45                  —          0.45  —           0.45  ns     4

C, C Clock High to Data Output Valid  tCHQV

K, K Clock High to Data Output Hold   tKHQX     –0.45       —     –0.45        —     –0.45       —     –0.45                      —     –0.45       —     ns     4

C, C Clock High to Data Output Hold   tCHQX

K, K Clock High to Echo Clock Valid   tKHCQV    —           0.45  —            0.45  —           0.45                  —          0.45  —           0.45  ns

C, C Clock High to Echo Clock Valid   tCHCQV

K, K Clock High to Echo Clock Hold    tKHCQX    –0.45       —     –0.45        —     –0.45       —     –0.45                      —     –0.45       —     ns

C, C Clock High to Echo Clock Hold    tCHCQX

CQ, CQ High Output Valid              tCQHQV    —           0.20  —            0.23  —           0.25                  —          0.27  —           0.30  ns     8

CQ, CQ High Output Hold               tCQHQX    –0.20       —     –0.23        —     –0.25       —     –0.27                      —     –0.30       —     ns     8

CQ Phase Distortion                   tCQHCQH   0.9         —     1.0          —     1.10        —     1.24                       —     1.55        —     ns

                                      tCQHCQH

K Clock High to Data Output High-Z    tKHQZ     —           0.45  —            0.45  —           0.45                  —          0.45  —           0.45  ns     4

C Clock High to Data Output High-Z    tCHQZ

K Clock High to Data Output Low-Z     tKHQX1    –0.45       —     –0.45        —     –0.45       —     –0.45                      —     –0.45       —     ns     4

C Clock High to Data Output Low-Z     tCHQX1

Setup Times

Address Input Setup Time              tAVKH     0.4         —     0.4          —     0.4         —                     0.4        —     0.5         —     ns     1

Control Input Setup Time(R,  W)       tIVKH     0.4         —     0.4          —     0.4         —                     0.4        —     0.5         —     ns     2

Control Input Setup Time              tIVKH     0.28        —     0.28         —     0.28        —                     0.3        —     0.35        —     ns     3
(BWX) (NWX)

Data Input Setup Time                 tDVKH     0.28        —     0.28         —     0.28        —                     0.3        —     0.35        —     ns

Rev: 1.02d 8/2017                                                 19/33                                                                    © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                       GS8662D08/09/18/36BD-400/350/333/300/250

AC Electrical Characteristics (Continued)

             Parameter          Symbol        -400                                      -350                 -333            -300                    -250            Units               Notes

                                        Min         Max                           Min         Max      Min         Max  Min               Max  Min         Max

Hold Times

Address Input Hold Time         tKHAX   0.4         —                             0.4         —        0.4         —    0.4               —    0.5         —         ns                  1

Control Input Hold Time (R, W)  tKHIX   0.4         —                             0.4         —        0.4         —    0.4               —    0.5         —         ns                  2

Control Input Hold Time         tKHIX   0.28        —                             0.28        —        0.28        —    0.3               —    0.35        —         ns                  3
(BWX) (NWX)

Data Input Hold Time            tKHDX   0.28        —                             0.28        —        0.28        —    0.3               —    0.35        —         ns

Notes:

1.  All Address inputs must meet the specified setup and hold times for all latching clock edges.

2.  Control signals are R, W.

3.  Control signals are BW0, BW1, and (NW0, NW1 for x8) and (BW2, BW3 for x36).

4.  If C, C are tied high, K, K become the references for C, C timing parameters

5.  To avoid bus contention, at a given voltage and temperature tCHQX1 is bigger than tCHQZ. The specs as shown do not imply bus contention because tCHQX1 is a MIN

    parameter that is worst case at totally different test conditions (0°C, 1.9 V) than tCHQZ, which is a MAX parameter (worst case at 70°C, 1.7 V). It is not possible for two SRAMs

    on the same board to be at such different voltages and temperatures.

6.  Clock phase jitter is the variance from clock rising edge to the next expected clock rising edge.

7.  VDD slew rate must be less than 0.1 V DC per 50 ns for DLL lock retention. DLL lock time begins once VDD and input clock are stable.

8.  Echo clock is very tightly controlled to data valid/data hold. By design, there is a ±0.1 ns variation from echo clock to data. The datasheet parameters reflect tester guard bands

    and test setup variations.

Rev: 1.02d 8/2017                                                         20/33                                                                © 2011, GSI Technology

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.02d 8/2017                   K and         K      Controlled Read-Write-Read                              Timing        Diagram

                                                                                                                                                           Read A               Write B           NOP                     Write C             Read D          Write E             NOP

                                                                                                                                                                                KHKL

                                                                                                                                                                   KHKH                  KLKH

                                                                                                                                               K

                                                                                                                                                                                                             KHKHbar

                                                                                                                                               K

                                                                                                                                                           AVKH

                                                                                                                                               Address  A                B                                             C                D                  E

                                                                                                                                                                   KHIX

                                                                                                                                                           IVKH

                                                                                                                                               R

                                                                                                                                                                                                       KHIX

                                                                                                                                                                                                  IVKH

                                                                                                                                               W

                                                                                                                       21/33                                                                                      KHIX

                                                                                                                                                                                                  IVKH

                                                                                                                                               BWx                                             B             B+1       B+2         B+3  C             C+1  C+2         C+3     E       E+1

                                                                                                                                                                                                  DVKH            KHDX

                                                                                                                                               D                                               B             B+1       B+2         B+3  C             C+1  C+2         C+3     E       E+1

                                                                                                                                                                                         KHQX1                                          KHQZ                                                     GS8662D08/09/18/36BD-400/350/333/300/250

                                                                                                                                                                                                       KHQV                 KHQX

                                                                                                                                               Q                                         A        A+1             A+2       A+3                                             D     D+1       D+2

                                                                                                                                                           KHCQX

                                                                                                                                                           KHCQV                                  CQHQX

                                                                                                                                               CQ

                                                                                                                                                                         KHCQX

                                                                                                                                                                         KHCQV                                    CQHQV

                                                                                                                                               CQ

                                                                                                                       © 2011, GSI Technology
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.02d 8/2017                              C and     C Controlled Read-Write-Read                             Timing Diagram

                                                                                                                                                                  Read A        NOP               Read B                   Write C          NOP                  Write D               NOP

                                                                                                                                                                                KHKL

                                                                                                                                                                          KHKH        KLKH

                                                                                                                                               K

                                                                                                                                                                                                               KHKHbar

                                                                                                                                               K

                                                                                                                                                                      AVKH

                                                                                                                                                                          KHAX

                                                                                                                                               Address         A                               B                        C                                   D

                                                                                                                                                                      IVKH

                                                                                                                                                                          KHIX

                                                                                                                                               R

                                                                                                                                                                                                                           IVKH

                                                                                                                                                                                                                               KHIX

                                                                                                                                               W

                                                                                                                       22/33                                                                                                                IVKH                 KHIX

                                                                                                                                               BWx                                                                                       C             C+1  C+2                C+3  D       D+1  D

                                                                                                                                                                                                                                                 KHDX            DVKH

                                                                                                                                               D                                                                                         C             C+1  C+2                C+3  D       D+1  D

                                                                                                                                               C                                                                                                                                                    GS8662D08/09/18/36BD-400/350/333/300/250

                                                                                                                                               C

                                                                                                                                                                                                          CHQV

                                                                                                                                                                                            CHQX1               CHQX                                                                CHQZ

                                                                                                                                               Q                                            A             A+1   A+2                 A+3  B       B+1        B+2           B+3

                                                                                                                                                        CHCQV

                                                                                                                                                        CHCQX                                      CQHQX

                                                                                                                                               CQ

                                                                                                                                                               CHCQX

                                                                                                                                                               CHCQX                                                    CQHQV

                                                                                                                       © 2011, GSI Technology  CQ
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JTAG Port Operation

Overview

The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan

interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output

drivers are powered by VDD.

Disabling the JTAG Port

It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless

clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG

Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

JTAG Pin Descriptions

Pin       Pin Name           I/O                                               Description

TCK       Test Clock         In   Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate

                                  from the falling edge of TCK.

                                  The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP

TMS       Test Mode Select   In   controller state machine. An undriven TMS input will produce the same result as a logic one input

                                  level.

                                  The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers

                                  placed between TDI and TDO. The register placed between TDI and TDO is determined by the

TDI       Test Data In       In   state of the TAP Controller state machine and the instruction that is currently loaded in the TAP

                                  Instruction Register (refer to the TAP Controller State Diagram). An undriven TDI pin will produce

                                  the same result as a logic one input level.

                                  Output that is active depending on the state of the TAP state machine. Output changes in

TDO       Test Data Out      Out  response to the falling edge of TCK. This is the output side of the serial registers placed between

                                  TDI and TDO.

Note:

This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is

held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview

The various JTAG registers, refered to as Test Access Port or TAP Registers, are selected (one at a time) via the sequences of 1s

and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the

rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the

TDI and TDO pins.

Instruction Register

The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or

the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the

TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the

controller is placed in Test-Logic-Reset state.

Bypass Register

The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through

the RAM’s JTAG Port to another device in the scan chain with as little delay as possible.

Rev: 1.02d 8/2017                                23/33                                                                 © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
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Boundary Scan Register

The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM’s input or I/O pins.

The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port’s TDO pin. The

Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the

device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan

Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in

Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,

SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

                                            JTAG TAP Block Diagram

                                   ·  ·     ·         ·    ·          ·     ·  ·

                              ·             Boundary Scan Register                                                     ·

                              ·                                                                                        1

                              108        0

                                         Bypass Register                                                               0

                                         2  1  0

                                         Instruction Register

                   TDI                                                                                                    TDO

                                         ID Code Register

                                         31 30 29  ·     · ··   2  1  0

                                               Control Signals

                   TMS

                   TCK                   Test Access Port (TAP) Controller

Identification (ID) Register

The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in

Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.

It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the

controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

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ID Register Contents

                                                                                                                               GSI Technology                Presence Register

                                              See BSDL Model                                                                   JEDEC Vendor

                                                                                                                                     ID Code

Bit #     31  30   29  28  27  26  25     24  23  22  21  20  19  18  17      16  15  14  13  12                       11  10  9  8  7  6  5     4  3  2  1  0

          X   X    X   X   X   X   X      X   X   X   X   X   X   X   X       X   X   X   X   X                        0   0   0  1  1  0     1  1  0  0  1  1

Tap Controller Instruction Set

Overview

There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific

(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be

implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load

address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.

When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired

instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the

TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this

device is listed in the following table.

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                                         JTAG    Tap  Controller State Diagram

        1          Test Logic Reset

                          0

                   Run Test Idle      1                  Select DR    1                                                Select IR    1

        0                                                       0                                                            0

                                                 1    Capture DR                1                                      Capture IR

                                                             0                                                            0

                                                         Shift DR     0                                                   Shift IR  0

                                                                1                                                            1

                                                 1       Exit1 DR               1                                         Exit1 IR

                                                                0                                                            0

                                                      Pause DR        0                                                Pause IR     0

                                                                1                                                            1

                                                         Exit2 DR     0                                                   Exit2 IR  0

                                                                1                                                            1

                                                      Update DR                                                        Update IR

                                                      1            0                                                   1        0

Instruction Descriptions

BYPASS

When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This

occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-

tate testing of other devices in the scan path.

SAMPLE/PRELOAD

SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is

loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and

I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and

are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because

the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents

while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will

not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the

TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP

operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then

places the boundary scan register between the TDI and TDO pins.

EXTEST

EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with

all logic 0s. The EXTEST command does not block or override the RAM’s input pins; therefore, the RAM’s internal state is

still determined by its input pins.

Rev: 1.02d 8/2017                                     26/33                                                                         © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
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    

    Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.

    Then the EXTEST command is used to output the Boundary Scan Register’s contents, in parallel, on the RAM’s data output

    drivers on the falling edge of TCK when the controller is in the Update-IR state.

    

    Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-

    tion is selected, the sate of all the RAM’s input and I/O pins, as well as the default values at Scan Register locations not asso-

    ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR

    state, the RAM’s output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-

    ated.

IDCODE

    The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and

    places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction

    loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z

    If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-

    Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR

    state.

JTAG TAP Instruction Set Summary

    Instruction    Code                                                Description                                     Notes

       EXTEST      000            Places the Boundary Scan Register between TDI and TDO.                                        1

       IDCODE      001            Preloads ID Register and places it between TDI and TDO.                                       1, 2

       SAMPLE-Z    010   Captures I/O ring contents. Places the Boundary Scan Register between TDI and TDO.                     1

                                  Forces all RAM output drivers to High-Z.

        GSI        011                                                 GSI private instruction.                                 1

SAMPLE/PRELOAD     100   Captures I/O ring contents. Places the Boundary Scan Register between TDI and TDO.                     1

        GSI        101                                                 GSI private instruction.                                 1

        GSI        110                                                 GSI private instruction.                                 1

       BYPASS      111            Places Bypass Register between TDI and TDO.                                                   1

Notes:

1.  Instruction codes expressed in binary, MSB on left, LSB on right.

2.  Default instruction automatically loaded at power-up and in test-logic-reset state.

Rev: 1.02d 8/2017                 27/33                                                                                © 2011, GSI Technology

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JTAG Port Recommended Operating Conditions and DC Characteristics

                               Parameter                                         Symbol    Min.                                  Max.          Unit        Notes

                     Test Port Input Low Voltage                                 VILJ      –0.3                                  0.3 * VDD     V           1

                     Test Port Input High Voltage                                VIHJ      0.7 * VDD                             VDD +0.3      V           1

        TMS, TCK and TDI Input Leakage Current                                   IINHJ     –300                                  1             uA          2

        TMS, TCK and TDI Input Leakage Current                                   IINLJ          –1                               100           uA          3

                     TDO Output Leakage Current                                  IOLJ           –1                               1             uA          4

                     Test Port Output High Voltage                               VOHJ      VDD – 0.2                             —             V           5, 6

                     Test Port Output Low Voltage                                VOLJ           —                                0.2           V           5, 7

                     Test Port Output CMOS High                                  VOHJC     VDD – 0.1                             —             V           5, 8

                     Test Port Output CMOS Low                                   VOLJC          —                                0.1           V           5, 9

Notes:

1.  Input Under/overshoot voltage must be –1 V < Vi < VDDn       +1  V  not  to  exceed V  maximum, with               a  pulse  width not to  exceed 20%  tTKC.

2.  VILJ  VIN VDDn

3.  0 V VIN VILJn

4.  Output Disable, VOUT = 0 to VDDn

5.  The TDO output driver is served by the VDD supply.

6.  IOHJ = –2 mA

7.  IOLJ = + 2 mA

8.  IOHJC = –100 uA

9.  IOLJC = +100 uA

JTAG Port AC Test Conditions

        Parameter                                 Conditions                                                           JTAG Port AC Test Load

        Input high level                            VDD – 0.2 V                            TDO

        Input low level                               0.2 V                                                                             50       30pF*

        Input slew rate                               1 V/ns

        Input reference level                         VDD/2                                                                      VDD/2

                                                                                                          * Distributed Test Jig Capacitance

        Output reference level                        VDD/2

Notes:

1.  Include scope and jig capacitance.

2.  Test conditions as shown unless otherwise noted.

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                                         JTAG       Port Timing Diagram

                          tTKC                             tTKH      tTKL

                   TCK

                                                    tTH

                                               tTS

                   TDI

                                                    tTH

                                               tTS

                   TMS

                                         tTKQ

                   TDO

                                                    tTH

                                               tTS

Parallel  SRAM     input

JTAG Port AC Electrical Characteristics

Parameter                 Symbol         Min        Max    Unit

TCK Cycle Time            tTKC           50         —            ns

TCK Low to TDO Valid      tTKQ           —          20           ns

TCK High Pulse Width      tTKH           20         —            ns

TCK Low Pulse Width       tTKL           20         —            ns

TDI & TMS Set Up Time     tTS            10         —            ns

TDI & TMS Hold Time       tTH            10         —            ns

Rev: 1.02d 8/2017                                   29/33                                                              © 2011, GSI Technology

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                                   Package    Dimensions—165-Bump FPBGA (Package D)

   A1  CORNER               TOP    VIEW                                Ø0.10 M C             BOTTOM VIEW               A1 CORNER

                                                                       Ø0.25 M C A B

                                                                             Ø0.40~0.60 (165x)

   1   2  3        4  5  6  7  8   9  10  11                                                 11 10  9  8  7  6     5   4  3    2  1

A                                                                                                                                    A

B                                                                                                                                    B

C                                                                                                                                    C

D                                                                                                                                    D

E                                                                                                                                    E

F                                                                                  1.0                                               F

G                                                                   15±0.05                                                          G

H                                                                            14.0  1.0                                               H

J                                                                                                                                    J

K                                                                                                                                    K

L                                                                                                                                    L

M                                                                                                                                    M

N                                                                                                                                    N

P                                                                                                                                    P

R                                                                                                                                    R

                                                                    A                                        1.0          1.0

                                                                                                             10.0

                                                         0.15 C                    B                         13±0.05

                                                                                   0.20(4x)

                   SEATING  PLANE                        1.40 MAX.

   C                                          0.36~0.46

Rev: 1.02d 8/2017                                                   30/33                                                               © 2011, GSI Technology

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                                                                         GS8662D08/09/18/36BD-400/350/333/300/250

Ordering Information—GSI SigmaQuad-II SRAM

    Org            Part Number1             Type                         Package                                                 Speed  TJ2

                                                                                                                                 (MHz)

    8M x 8         GS8662D08BD-400   SigmaQuad-II SRAM                   165-bump BGA                                            400    C

    8M x 8         GS8662D08BD-350   SigmaQuad-II SRAM                   165-bump BGA                                            350    C

    8M x 8         GS8662D08BD-333   SigmaQuad-II SRAM                   165-bump BGA                                            333    C

    8M x 8         GS8662D08BD-300   SigmaQuad-II SRAM                   165-bump BGA                                            300    C

    8M x 8         GS8662D08BD-250   SigmaQuad-II SRAM                   165-bump BGA                                            250    C

    8M x 8         GS8662D08BD-400I  SigmaQuad-II SRAM                   165-bump BGA                                            400    I

    8M x 8         GS8662D08BD-350I  SigmaQuad-II SRAM                   165-bump BGA                                            350    I

    8M x 8         GS8662D08BD-333I  SigmaQuad-II SRAM                   165-bump BGA                                            333    I

    8M x 8         GS8662D08BD-300I  SigmaQuad-II SRAM                   165-bump BGA                                            300    I

    8M x 8         GS8662D08BD-250I  SigmaQuad-II SRAM                   165-bump BGA                                            250    I

    8M x 9         GS8662D09BD-400   SigmaQuad-II SRAM                   165-bump BGA                                            400    C

    8M x 9         GS8662D09BD-350   SigmaQuad-II SRAM                   165-bump BGA                                            350    C

    8M x 9         GS8662D09BD-333   SigmaQuad-II SRAM                   165-bump BGA                                            333    C

    8M x 9         GS8662D09BD-300   SigmaQuad-II SRAM                   165-bump BGA                                            300    C

    8M x 9         GS8662D09BD-250   SigmaQuad-II SRAM                   165-bump BGA                                            250    C

    8M x 9         GS8662D09BD-400I  SigmaQuad-II SRAM                   165-bump BGA                                            400    I

    8M x 9         GS8662D09BD-350I  SigmaQuad-II SRAM                   165-bump BGA                                            350    I

    8M x 9         GS8662D09BD-333I  SigmaQuad-II SRAM                   165-bump BGA                                            333    I

    8M x 9         GS8662D09BD-300I  SigmaQuad-II SRAM                   165-bump BGA                                            300    I

    8M x 9         GS8662D09BD-250I  SigmaQuad-II SRAM                   165-bump BGA                                            250    I

    4M x 18        GS8662D18BD-400   SigmaQuad-II SRAM                   165-bump BGA                                            400    C

    4M x 18        GS8662D18BD-350   SigmaQuad-II SRAM                   165-bump BGA                                            350    C

    4M x 18        GS8662D18BD-333   SigmaQuad-II SRAM                   165-bump BGA                                            333    C

    4M x 18        GS8662D18BD-300   SigmaQuad-II SRAM                   165-bump BGA                                            300    C

    4M x 18        GS8662D18BD-250   SigmaQuad-II SRAM                   165-bump BGA                                            250    C

    4M x 18        GS8662D18BD-400I  SigmaQuad-II SRAM                   165-bump BGA                                            400    I

    4M x 18        GS8662D18BD-350I  SigmaQuad-II SRAM                   165-bump BGA                                            350    I

    4M x 18        GS8662D18BD-333I  SigmaQuad-II SRAM                   165-bump BGA                                            333    I

    4M x 18        GS8662D18BD-300I  SigmaQuad-II SRAM                   165-bump BGA                                            300    I

    4M x 18        GS8662D18BD-250I  SigmaQuad-II SRAM                   165-bump BGA                                            250    I

    2M x 36        GS8662D36BD-400   SigmaQuad-II SRAM                   165-bump BGA                                            400    C

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number.          Example:  GS8662D36BD-300T.

2.  C = Commercial Temperature Range. I = Industrial Temperature Range.

Rev: 1.02d 8/2017                           31/33                                                                      ©         2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                            GS8662D08/09/18/36BD-400/350/333/300/250

Ordering Information—GSI SigmaQuad-II SRAM

    Org            Part Number1             Type                                     Package                               Speed  TJ2

                                                                                                                           (MHz)

    2M x 36        GS8662D36BD-350    SigmaQuad-II SRAM                              165-bump BGA                          350    C

    2M x 36        GS8662D36BD-333    SigmaQuad-II SRAM                              165-bump BGA                          333    C

    2M x 36        GS8662D36BD-300    SigmaQuad-II SRAM                              165-bump BGA                          300    C

    2M x 36        GS8662D36BD-250    SigmaQuad-II SRAM                              165-bump BGA                          250    C

    2M x 36        GS8662D36BD-400I   SigmaQuad-II SRAM                              165-bump BGA                          400    I

    2M x 36        GS8662D36BD-350I   SigmaQuad-II SRAM                              165-bump BGA                          350    I

    2M x 36        GS8662D36BD-333I   SigmaQuad-II SRAM                              165-bump BGA                          333    I

    2M x 36        GS8662D36BD-300I   SigmaQuad-II SRAM                              165-bump BGA                          300    I

    2M x 36        GS8662D36BD-250I   SigmaQuad-II SRAM                              165-bump BGA                          250    I

    8M x 8         GS8662D08BGD-400   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           400    C

    8M x 8         GS8662D08BGD-350   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           350    C

    8M x 8         GS8662D08BGD-333   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           333    C

    8M x 8         GS8662D08BGD-300   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           300    C

    8M x 8         GS8662D08BGD-250   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           250    C

    8M x 8         GS8662D08BGD-400I  SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           400    I

    8M x 8         GS8662D08BGD-350I  SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           350    I

    8M x 8         GS8662D08BGD-333I  SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           333    I

    8M x 8         GS8662D08BGD-300I  SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           300    I

    8M x 8         GS8662D08BGD-250I  SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           250    I

    8M x 9         GS8662D09BGD-400   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           400    C

    8M x 9         GS8662D09BGD-350   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           350    C

    8M x 9         GS8662D09BGD-333   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           333    C

    8M x 9         GS8662D09BGD-300   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           300    C

    8M x 9         GS8662D09BGD-250   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           250    C

    8M x 9         GS8662D09BGD-400I  SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           400    I

    8M x 9         GS8662D09BGD-350I  SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           350    I

    8M x 9         GS8662D09BGD-333I  SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           333    I

    8M x 9         GS8662D09BGD-300I  SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           300    I

    8M x 9         GS8662D09BGD-250I  SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           250    I

    4M x 18        GS8662D18BGD-400   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           400    C

    4M x 18        GS8662D18BGD-350   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           350    C

    4M x 18        GS8662D18BGD-333   SigmaQuad-II SRAM                              RoHS-compliant 165-bump BGA           333    C

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character  “T”  to  the end of the part number. Example:  GS8662D36BD-300T.

2.  C = Commercial Temperature Range. I = Industrial Temperature Range.

Rev: 1.02d 8/2017                           32/33                                                                          © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                             GS8662D08/09/18/36BD-400/350/333/300/250

Ordering Information—GSI SigmaQuad-II SRAM

    Org            Part Number1               Type                                    Package                               Speed  TJ2

                                                                                                                            (MHz)

    4M x 18        GS8662D18BGD-300           SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           300    C

    4M x 18        GS8662D18BGD-250           SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           250    C

    4M x 18        GS8662D18BGD-400I          SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           400    I

    4M x 18        GS8662D18BGD-350I          SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           350    I

    4M x 18        GS8662D18BGD-333I          SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           333    I

    4M x 18        GS8662D18BGD-300I          SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           300    I

    4M x 18        GS8662D18BGD-250I          SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           250    I

    2M x 36        GS8662D36BGD-400           SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           400    C

    2M x 36        GS8662D36BGD-350           SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           350    C

    2M x 36        GS8662D36BGD-333           SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           333    C

    2M x 36        GS8662D36BGD-300           SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           300    C

    2M x 36        GS8662D36BGD-250           SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           250    C

    2M x 36        GS8662D36BGD-400I          SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           400    I

    2M x 36        GS8662D36BGD-350I          SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           350    I

    2M x 36        GS8662D36BGD-333I          SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           333    I

    2M x 36        GS8662D36BGD-300I          SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           300    I

    2M x 36        GS8662D36BGD-250I          SigmaQuad-II SRAM                       RoHS-compliant 165-bump BGA           250    I

Notes:

1.  Customers requiring delivery in Tape and  Reel should add the character  “T”  to  the end of the part number. Example:  GS8662D36BD-300T.

2.  C = Commercial Temperature Range. I =     Industrial Temperature Range.

SigmaQuad-II Revision History

             File Name                        Format/Content                            Description of changes

             8662DxxB_r1                                         Creation of datasheet
                                                                 (Rev1.00a: Updated DLL Lock time to 2048 cycles)

                                                                 • Removal of 200 MHz and 167 MHz speed bins

             8662DxxB_r1_01                   Content            • Addition of 400 MHz and 350 MHz speed bins

                                                                 • (Rev1.01a: Removed TA references)

                                                                 • Update to MP status

                                                                 • (Rev1.02a: Removed Power-up section and added AN1021 link to

                                                                             Power Supplies table)

             8662DxxB_r1_02                   Content            • (Rev1.02b: Editorial updates)

                                                                 • (Rev1.02c: Updated DLL lock time in AC Char table)

                                                                 • (Rev1.02d: Corrected erroneous information in Input and Output

                                                                             Leakage Characteristics table)

Rev: 1.02d 8/2017                             33/33                                                                         © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
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GS8662D36BD-400    GS8662D09BGD-250I  GS8662D36BGD-250I  GS8662D08BD-300   GS8662D18BD-250I

GS8662D09BD-333    GS8662D36BGD-333I  GS8662D08BD-333I  GS8662D09BGD-300I  GS8662D36BGD-400I

GS8662D09BGD-400I  GS8662D09BGD-333I  GS8662D08BD-250    GS8662D18BD-333I  GS8662D18BD-300I

GS8662D08BD-400I   GS8662D08BGD-250I  GS8662D18BD-250   GS8662D09BGD-333   GS8662D36BGD-300

GS8662D36BGD-400   GS8662D09BGD-400   GS8662D09BD-400I   GS8662D08BGD-400  GS8662D09BGD-300

GS8662D36BD-400I   GS8662D09BD-250I   GS8662D36BGD-333  GS8662D08BGD-300I  GS8662D36BGD-300I

GS8662D08BD-333    GS8662D18BGD-250I  GS8662D36BD-300I  GS8662D08BGD-333I  GS8662D18BGD-250

GS8662D08BD-250I   GS8662D36BD-333I   GS8662D09BD-250   GS8662D18BGD-400I  GS8662D09BGD-250

GS8662D08BD-400    GS8662D18BGD-333   GS8662D36BD-250   GS8662D09BD-300    GS8662D09BD-300I

GS8662D18BGD-333I  GS8662D18BD-300    GS8662D18BD-400   GS8662D18BD-333    GS8662D09BD-333I

GS8662D36BGD-250   GS8662D08BGD-250   GS8662D36BD-333   GS8662D18BGD-300I  GS8662D08BD-300I

GS8662D08BGD-400I  GS8662D36BD-300    GS8662D18BGD-300   GS8662D36BD-250I  GS8662D18BD-400I

GS8662D09BD-400    GS8662D18BGD-400   GS8662D08BGD-300  GS8662D08BGD-333

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