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GS864418E-150I

器件型号:GS864418E-150I
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
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器件描述

2M X 36 CACHE SRAM, 7 ns, PBGA165

2M × 36 高速缓存 静态随机存储器, 7 ns, PBGA165

参数
GS864418E-150I功能数量 1
GS864418E-150I端子数量 165
GS864418E-150I最大工作温度 85 Cel
GS864418E-150I最小工作温度 -40 Cel
GS864418E-150I最大供电/工作电压 2 V
GS864418E-150I最小供电/工作电压 1.7 V
GS864418E-150I额定供电电压 1.8 V
GS864418E-150I最大存取时间 7 ns
GS864418E-150I加工封装描述 15 × 17 MM, 1 MM PITCH, FPBGA-165
GS864418E-150I状态 ACTIVE
GS864418E-150I包装形状 矩形的
GS864418E-150I包装尺寸 GRID 阵列, 低 PROFILE
GS864418E-150I表面贴装 Yes
GS864418E-150I端子形式 BALL
GS864418E-150I端子间距 1 mm
GS864418E-150I端子涂层 NOT SPECIFIED
GS864418E-150I端子位置 BOTTOM
GS864418E-150I包装材料 塑料/环氧树脂
GS864418E-150I温度等级 INDUSTRIAL
GS864418E-150I内存宽度 36
GS864418E-150I组织 2M × 36
GS864418E-150I存储密度 7.55E7 deg
GS864418E-150I操作模式 同步
GS864418E-150I位数 2.10E6 words
GS864418E-150I位数 2M
GS864418E-150I内存IC类型 高速缓存 静态随机存储器
GS864418E-150I串行并行 并行

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GS864418E-150I器件文档内容

                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

165-Bump BGA               4M x 18, 2M x 36                                                                            250 MHz133MHz
Commercial Temp   72Mb S/DCD Sync Burst SRAMs                                                                          1.8 V or 2.5 V VDD
Industrial Temp                                                                                                         1.8 V or 2.5 V I/O

Features                                                             Data Output Register. Holding FT high places the RAM in
                                                                     Pipeline mode, activating the rising-edge-triggered Data Output
FT pin for user-configurable flow through or pipeline operation    Register.
Single/Dual Cycle Deselect selectable
IEEE 1149.1 JTAG-compatible Boundary Scan                          SCD and DCD Pipelined Reads
ZQ mode pin for user-selectable high/low output drive              The GS864418/36E-xxxV is a SCD (Single Cycle Deselect) and
1.8 V or 2.5 V core power supply and I/O                           DCD (Dual Cycle Deselect) pipelined synchronous SRAM. DCD
LBO pin for Linear or Interleaved Burst mode                       SRAMs pipeline disable commands to the same degree as read
Internal input resistors on mode pins allow floating mode pins     commands. SCD SRAMs pipeline deselect commands one stage
Default to SCD x18/x36 Interleaved Pipeline mode                   less than read commands. SCD RAMs begin turning off their
Byte Write (BW) and/or Global Write (GW) operation                 outputs immediately after the deselect command has been
Internal self-timed write cycle                                    captured in the input registers. DCD RAMs hold the deselect
Automatic power-down for portable applications                     command for one full cycle and then begin turning off their
JEDEC-standard 165-bump BGA package                                outputs just after the second rising edge of clock. The user may
RoHS-compliant 165-bump BGA package available                      configure this SRAM for either mode of operation using the SCD
                                                                     mode input.
Functional Description
                                                                     Byte Write and Global Write
Applications                                                         Byte write operation is performed by using Byte Write enable
The GS864418/36E-xxxV is a 75,497,472-bit high performance           (BW) input combined with one or more individual byte write
synchronous SRAM with a 2-bit burst address counter. Although        signals (Bx). In addition, Global Write (GW) is available for
of a type originally developed for Level 2 Cache applications        writing all bytes at one time, regardless of the Byte Write control
supporting high performance CPUs, the device now finds               inputs.
application in synchronous SRAM applications, ranging from
DSP main store to networking chip set support.                       FLXDriveTM
                                                                     The ZQ pin allows selection between high drive strength (ZQ low)
Controls                                                             for multi-drop bus applications and normal drive strength (ZQ
Addresses, data I/Os, chip enable (E1), address burst control        floating or high) point-to-point applications. See the Output Driver
inputs (ADSP, ADSC, ADV), and write control inputs (Bx, BW,          Characteristics chart for details.
GW) are synchronous and are controlled by a positive-edge-
triggered clock input (CK). Output enable (G) and power down         Sleep Mode
control (ZZ) are asynchronous inputs. Burst cycles can be initiated  Low power (Sleep mode) is attained through the assertion (High)
with either ADSP or ADSC inputs. In Burst mode, subsequent           of the ZZ signal, or by stopping the clock (CK). Memory data is
burst addresses are generated internally and are controlled by       retained during Sleep mode.
ADV. The burst address counter may be configured to count in
either linear or interleave order with the Linear Burst Order (LBO)  Core and Interface Voltages
input. The Burst function need not be used. New addresses can be     The GS864418/36E-xxxV operates on a 1.8 V or 2.5 V power
loaded on every cycle with no degradation of chip performance.       supply. All inputs are 1.8 V and 2.5 V compatible. Separate output
                                                                     power (VDDQ) pins are used to decouple output noise from the
Flow Through/Pipeline Reads                                          internal circuits and are 1.8 V and 2.5 V compatible.
The function of the Data Output register can be controlled by the
user via the FT mode . Holding the FT mode pin low places the
RAM in Flow Through mode, causing output data to bypass the

                            Parameter Synopsis

                  Pipeline     tKQ      -250 -225 -200 -166 -150 -133 Unit
                   3-1-1-1    tCycle
                                         3.0 3.0 3.0 3.0 3.3 3.5 ns
                    Flow    Curr (x18)   4.0 4.4 5.0 6.0 6.7 7.5 ns
                  Through   Curr (x36)
                   2-1-1-1               385 360 335 305 295 265 mA
                               tKQ       450 415 385 345 325 295 mA
                              tCycle
                                         6.5 6.5 6.5 8.0 8.5 8.5 ns
                            Curr (x18)   6.5 6.5 6.5 8.0 8.5 8.5 ns
                            Curr (x36)
                                         265 265 265 255 240 225 mA
                                         290 290 290 280 265 245 mA

Rev: 1.05 6/2006                        1/32                                                                            2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                 Preliminary
                                                                                        GS864418/36E-xxxV

                          165-Bump BGA--x18 Commom I/O--Top View (Package E)

                  1    2    3   4    5     6    7    8    9                                                            10  11

A                 NC   A    E1 BB NC E3 BW ADSC ADV A                                                                      A    A

B                 NC   A    E2  NC   BA    CK GW     G ADSP A                                                              NC   B

C                 NC   NC VDDQ VSS   VSS   VSS  VSS  VSS VDDQ NC DQPA                                                           C

D                 NC   DQB VDDQ VDD  VSS   VSS  VSS  VDD VDDQ NC                                                           DQA  D

E                 NC   DQB VDDQ VDD  VSS   VSS  VSS  VDD VDDQ NC                                                           DQA  E

F                 NC   DQB VDDQ VDD  VSS   VSS  VSS  VDD VDDQ NC                                                           DQA  F

G                 NC   DQB VDDQ VDD  VSS   VSS  VSS  VDD VDDQ NC                                                           DQA  G

H                 FT   MCL  NC  VDD  VSS   VSS  VSS  VDD  NC                                                           ZQ  ZZ   H

J                 DQB  NC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA                                                          NC   J

K                 DQB  NC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA                                                          NC   K

L                 DQB  NC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA                                                          NC   L

M                 DQB  NC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA                                                          NC   M

N                 DQPB SCD VDDQ VSS  NC    A    NC   VSS VDDQ NC                                                           NC   N

P                 NC   A    A   A    TDI A1 TDO A         A                                                            A   A    P

R                 LBO A     A   A TMS A0 TCK A            A                                                            A   A    R

                            11 x 15 Bump BGA--15 mm x 17 mm Body--1.0 mm Bump Pitch

Rev: 1.05 6/2006                     2/32                                                                                  2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                 Preliminary
                                                                                         GS864418/36E-xxxV

                           165-Bump BGA--x36 Common I/O--Top View (Package E)

                  1   2    3   4     5     6    7    8    9                                                            10  11

A                 NC  A    E1 BC BB E3 BW ADSC ADV A                                                                       NC  A

B                 NC  A    E2  BD    BA    CK GW     G ADSP A                                                              NC  B

C                 DQPC NC VDDQ VSS   VSS   VSS  VSS  VSS VDDQ NC DQPB                                                          C

D                 DQC DQC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQB DQB                                                          D

E                 DQC DQC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQB DQB                                                          E

F                 DQC DQC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQB DQB                                                          F

G                 DQC DQC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQB DQB                                                          G

H                 FT  MCL  NC  VDD   VSS   VSS  VSS  VDD  NC                                                           ZQ  ZZ  H

J                 DQD DQD VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA DQA                                                          J

K                 DQD DQD VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA DQA                                                          K

L                 DQD DQD VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA DQA                                                          L

M                 DQD DQD VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA DQA                                                          M

N                 DQPD SCD VDDQ VSS  NC    A    NC   VSS VDDQ NC DQPA                                                          N

P                 NC  A    A   A     TDI A1 TDO A         A                                                            A   A   P

R                 LBO A    A   A TMS A0 TCK A             A                                                            A   A   R

                           11 x 15 Bump BGA--15 mm x 17 mm Body--1.0 mm Bump Pitch

Rev: 1.05 6/2006                     3/32                                                                                  2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

GS864418/36E-xxxV 165-Bump BGA Pin Description

  Symbol          Type                    Description

    A0, A1           I  Address field LSBs and Address Counter Preset Inputs
       A             I                        Address Inputs

     DQA          I/O                           Data Input and Output pins
     DQB
     DQC          I     Byte Write Enable for DQA, DQB, DQC, DQD I/Os; active low (x36 Version)
     DQD
BA, BB, BC, BD    --                            No Connect
      NC
      CK          I                             Clock Input Signal; active high
     BW
     GW           I           Byte Write--Writes all enabled bytes; active low
      E1
      E3          I     Global Write Enable--Writes all bytes; active low
      E2
      G           I                             Chip Enable; active low
     ADV
ADSC, ADSP        I                             Chip Enable; active low
      ZZ
      FT          I                             Chip Enable; active high
     LBO
                  I                             Output Enable; active low
      ZQ
                  I     Burst address counter advance enable; active l0w
     TMS
     TDI          I     Address Strobe (Processor, Cache Controller); active low
     TDO
     TCK          I                             Sleep mode control; active high
     MCL
     SCD          I                             Flow Through or Pipeline mode; active low
     VDD
     VSS          I                             Linear Burst Order mode; active low
    VDDQ
                  I     FLXDrive Output Impedance Control (Low = Low Impedance [High Drive], High = High Impedance [Low
                                                                             Drive])

                  I                             Scan Test Mode Select

                  I                             Scan Test Data In

                  O                             Scan Test Data Out

                  I                             Scan Test Clock

                  --                            Must Connect Low

                  --    Single Cycle Deselect/Dual Cyle Deselect Mode Control

                  I                             Core power supply

                  I                             I/O and Core Ground

                  I                             Output driver power supply

Rev: 1.05 6/2006        4/32                                                                                           2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

                                                        GS864418/36E-xxxV Block Diagram

A0An             Register                                          A0

LBO               DQ                              D0            Q0 A1
ADV                               A0
CK
ADSC                              A1
ADSP
GW                                                D1            Q1
BW
BA                                                Counter

BB                                                Load                                   A

BC                                                                                       Memory
                                                                                          Array
BD
                                                      Register            Q                                            D
                                                                             36                                           36
                                                      DQ
                                                                                         4
                                                      Register
                                                                          Register                                         Register
                                                      DQ
                                                                             QD                                        QD
                                                      Register
                                                                                                                     36
                                                      DQ                               36

                                                      Register                         36

                                                      DQ                               36

                                                      Register            DQx1DQx9

                                                      DQ

                                                      Register

E1                                                    DQ

                                                      Register

                                                      DQ

      FT                                                            SCD
     G

                                      Power Down
      ZZ

                                        Control

Note: Only x36 version shown for simplicity.

Rev: 1.05 6/2006                                                    5/32                                                             2003, GSI Technology

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                                                                                                                                   Preliminary
                                                                                                                           GS864418/36E-xxxV

Mode Pin Functions

                  Mode Name                                 Pin Name State                                                 Function

             Burst Order Control                                                 L                                       Linear Burst
                                                            LBO                                                        Interleaved Burst

                                                                                H

Output Register Control                                                         L                                          Flow Through
                                                            FT                                                                Pipeline

                                                                            H or NC

             Power Down Control                                             L or NC                                          Active
                                                            ZZ                                                         Standby, IDD = ISB

                                                                               H

Single/Dual Cycle Deselect Control                                               L        Dual Cycle Deselect
                                                            SCD                           Single Cycle Deselect

                                                                             H or NC

FLXDrive Output Impedance Control                                               L         High Drive (Low Impedance)
                                                            ZQ                            Low Drive (High Impedance)

                                                                            H or NC

Note:
There are pull-up devices on the ZQ, SCD, and FT pins and a pull-down device on the ZZ pin, so those input pins can be unconnected and the
chip will operate in the default states as specified in the above tables.

Burst Counter Sequences

Linear Burst Sequence                                             Interleaved Burst Sequence

                  A[1:0] A[1:0] A[1:0] A[1:0]                                         A[1:0] A[1:0] A[1:0] A[1:0]

1st address       00     01       10  11                          1st address         00                               01  10              11

2nd address       01     10       11  00                          2nd address         01                               00  11              10

3rd address       10     11       00  01                          3rd address         10                               11  00              01

4th address       11     00       01  10                          4th address         11                               10  01              00

Note:                                                             Note:
The burst counter wraps to initial state on the 5th clock.        The burst counter wraps to initial state on the 5th clock.

                                                                                                                                               BPR 1999.05.18

Rev: 1.05 6/2006                                            6/32                                                                2003, GSI Technology

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                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

Byte Write Truth Table

Function          GW       BW  BA        BB  BC  BD                                                                    Notes

Read                    H  H   X         X   X   X                                                                     1

Read                    H  L   H         H   H   H                                                                     1

Write byte a            H  L   L         H   H   H                                                                     2, 3

Write byte b            H  L   H         L   H   H                                                                     2, 3

Write byte c            H  L   H         H   L   H                                                                     2, 3, 4

Write byte d            H  L   H         H   H   L                                                                     2, 3, 4

Write all bytes         H  L   L         L   L   L                                                                     2, 3, 4

Write all bytes         L  X   X         X   X   X

Notes:
1. All byte outputs are active in read cycles regardless of the state of Byte Write Enable inputs.
2. Byte Write Enable inputs BA, BB, BC, and/or BD may be used in any combination with BW to write single or multiple bytes.
3. All byte I/Os remain High-Z during all write operations regardless of the state of Byte Write Enable inputs.
4. Bytes "C" and "D" are only available on the x36 version.

Rev: 1.05 6/2006                   7/32                                                                                 2003, GSI Technology

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                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

Synchronous Truth Table

Operation                                         State
                             Address Used Diagram E1 ADSP ADSC ADV W3 DQ4

                                                   Key5

Deselect Cycle, Power Down   None      X     H  X  L                                                                   X  X  High-Z

Read Cycle, Begin Burst      External  R     L  L  X                                                                   X  X  Q

Read Cycle, Begin Burst      External  R     L  H  L                                                                   X  F  Q

Write Cycle, Begin Burst     External  W     L  H  L                                                                   X  T  D

Read Cycle, Continue Burst   Next      CR    X  H  H                                                                   L  F  Q

Read Cycle, Continue Burst   Next      CR    H  X  H                                                                   L  F  Q

Write Cycle, Continue Burst  Next      CW    X  H  H                                                                   L  T  D

Write Cycle, Continue Burst  Next      CW    H  X  H                                                                   L  T  D

Read Cycle, Suspend Burst    Current         X  H  H                                                                   H  F  Q

Read Cycle, Suspend Burst    Current         H  X  H                                                                   H  F  Q

Write Cycle, Suspend Burst   Current         X  H  H                                                                   H  T  D

Write Cycle, Suspend Burst   Current         H  X  H                                                                   H  T  D

Notes:
1. X = Don't Care, H = High, L = Low
2. W = T (True) and F (False) is defined in the Byte Write Truth Table preceding
3. G is an asynchronous input. G can be driven high at any time to disable active output drivers. G low can only enable active drivers (shown

     as "Q" in the Truth Table above).
4. All input combinations shown above are tested and supported. Input combinations shown in gray boxes need not be used to accomplish

     basic synchronous or synchronous burst operations and may be avoided for simplicity.
5. Tying ADSP high and ADSC low allows simple non-burst synchronous operations. See BOLD items above.
6. Tying ADSP high and ADV low while using ADSC to load new addresses allows simple burst operations. See ITALIC items above.

Rev: 1.05 6/2006                       8/32                                                                               2003, GSI Technology

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                                                                                                                                                          Preliminary
                                                                                                                                                  GS864418/36E-xxxV

                                                                                             Simplified State Diagram

                                                                                                                  X

                                                                                                                  Deselect

                                                                                             W                              R

                                                                                          W                                        R

                  Simple Burst Synchronous Operation Simple Synchronous Operation  X      First Write R                        First Read  X

                                                                                      CW     CR                                            CR

                                                                                                 W                             R
                                                                                                              R
                                                                                                                               Burst Read      X
                                                                                      X Burst Write
                                                                                                              CR               CR

                                                                                                      CW

Notes:
1. The diagram shows only supported (tested) synchronous state transitions. The diagram presumes G is tied low.
2. The upper portion of the diagram assumes active use of only the Enable (E1) and Write (BA, BB, BC, BD, BW, and GW) control inputs, and

     that ADSP is tied high and ADSC is tied low.
3. The upper and lower portions of the diagram together assume active use of only the Enable, Write, and ADSC control inputs and

     assumes ADSP is tied high and ADV is tied low.

Rev: 1.05 6/2006                                                                             9/32                                                 2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                                   Preliminary
                                                                                                                           GS864418/36E-xxxV

                         Simplified State Diagram with G

                                            X

                                            Deselect

                                W                         R

                         W                                   R

                  X                                   W
                           First Write R                      First Read X

                     CW            CR                 CW                                                               CR

                         W                                        R
                                                       W
                  X                      R
                         Burst Write                           Burst Read X
                                                      CW
                                   CR
                                                               CR
                            CW

Notes:
1. The diagram shows supported (tested) synchronous state transitions plus supported transitions that depend upon the use of G.
2. Use of "Dummy Reads" (Read Cycles with G High) may be used to make the transition from read cycles to write cycles without passing

     through a Deselect cycle. Dummy Read cycles increment the address counter just like normal read cycles.
3. Transitions shown in grey tone assume G has been pulsed high long enough to turn the RAM's drivers off and for incoming data to meet

     Data Input Set Up Time.

Rev: 1.05 6/2006            10/32                                                                                           2003, GSI Technology

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                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

Absolute Maximum Ratings

(All voltages reference to VSS)

Symbol                           Description                               Value                                          Unit

VDD                              Voltage on VDD Pins                       0.5 to 4.6                                    V

VDDQ                             Voltage on VDDQ Pins                      0.5 to VDD                                    V

VI/O                             Voltage on I/O Pins                 0.5 to VDDQ +0.5 ( 4.6 V max.)                      V

VIN                              Voltage on Other Input Pins         0.5 to VDD +0.5 ( 4.6 V max.)                       V

IIN                              Input Current on Any Pin                  +/20                                          mA

IOUT                             Output Current on Any I/O Pin             +/20                                          mA

PD                               Package Power Dissipation                 1.5                                            W

TSTG                             Storage Temperature                       55 to 125                                     oC

TBIAS                            Temperature Under Bias                    55 to 125                                     oC

Note:
Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended
Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect reliability of
this component.

Power Supply Voltage Ranges (1.8 V/2.5 V Version)

                  Parameter      Symbol Min.                         Typ.       Max.                                   Unit Notes

       1.8 V Supply Voltage                   VDD1              1.7  1.8          2.0                                  V

       2.5 V Supply Voltage                   VDD2              2.3  2.5          2.7                                  V

1.8 V VDDQ I/O Supply Voltage    VDDQ1                          1.7  1.8        VDD                                    V

2.5 V VDDQ I/O Supply Voltage    VDDQ2                          2.3  2.5        VDD                                    V

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

Rev: 1.05 6/2006                              11/32                                                                     2003, GSI Technology

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                                                                                                                                  Preliminary
                                                                                                                          GS864418/36E-xxxV

VDDQ2 & VDDQ1 Range Logic Levels

                  Parameter                      Symbol Min.           Typ.        Max.                                   Unit Notes

             VDD Input High Voltage              VIH    0.6*VDD             --     VDD + 0.3                              V   1

             VDD Input Low Voltage               VIL    0.3                --     0.3*VDD                                V   1

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

Recommended Operating Temperatures

                  Parameter                      Symbol Min.           Typ.        Max.                                   Unit Notes

Ambient Temperature (Commercial Range Versions)  TA     0                   25     70                                     C  2

Ambient Temperature (Industrial Range Versions)  TA     40                 25     85                                     C  2

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

Undershoot Measurement and Timing                                Overshoot Measurement and Timing

    VIH                                                                            20% tKC

        VSS                                                   VDD + 2.0 V
        50%                                                           50%
VSS 2.0 V
                                                                       VDD

                  20% tKC                                              VIL

Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5 V)

             Parameter               Symbol           Test conditions           Typ. Max. Unit

             Input Capacitance       CIN                   VIN = 0 V            4                                      5  pF
                                                          VOUT = 0 V
Input/Output Capacitance             CI/O                                       6                                      7  pF

Note:
These parameters are sample tested.

Rev: 1.05 6/2006                                 12/32                                                                     2003, GSI Technology

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                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

AC Test Conditions

        Parameter                      Conditions

        Input high level               VDD 0.2 V

        Input low level                0.2 V                                             Figure 1

        Input slew rate                1 V/ns                                        Output Load 1
                                                                        DQ
        Input reference level          VDD/2

        Output reference level         VDDQ/2

        Output load                    Fig. 1                                                                          50      30pF*

Notes:                                                                             VDDQ/2

1. Include scope and jig capacitance.                                   * Distributed Test Jig Capacitance

2. Test conditions as specified with output loading as shown in Fig. 1

unless otherwise noted.

3. Device is deselected as defined by the Truth Table.

DC Electrical Characteristics          Symbol                                Test Conditions                                Min       Max

              Parameter                    IIL                                    VIN = 0 to VDD                            1 uA      1 uA
                                           IIN                                  VDD  VIN  0 V                              100 uA    100 uA
            Input Leakage Current         IOL                           Output Disable, VOUT = 0 to VDD                     1 uA      1 uA
              (except mode pins)

        FT, SCD, ZQ, ZZ Input Current
           Output Leakage Current

DC Output Characteristics (1.8 V/2.5 V Version)

             Parameter                 Symbol                               Test Conditions                                Min        Max

        1.8 V Output High Voltage        VOH1                            IOH = 4 mA, VDDQ = 1.6 V                     VDDQ 0.4 V   --
        2.5 V Output High Voltage        VOH2                           IOH = 8 mA, VDDQ = 2.375 V
        1.8 V Output Low Voltage         VOL1                                                                              1.7 V      --
        2.5 V Output Low Voltage         VOL2                                     IOL = 4 mA
                                                                                  IOL = 8 mA                               --         0.4 V

                                                                                                                           --         0.4 V

Rev: 1.05 6/2006                                        13/32                                                               2003, GSI Technology

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                                                                                                                                                                                                        -250                        -225  -200      -166      -150      -133

                                                                                                                                               Parameter Test Conditions                Mode      Symbol 0 40 0 40 0 40 0 40 0 40 0 40 Unit
                                                                                                                                                                                                               to to to to to to to to to to to to

                                                                                                                                                                                                              70C 85C 70C 85C 70C 85C 70C 85C 70C 85C 70C 85C

                                                                                                                                                                                        Pipeline  IDD   400  435  370               405   345  380  310  345  295  330  270  305  mA
                                                                                                                                                                                                  IDDQ  50   50   45                45    40   40   35   35   30   30   25   25

                                                                                                                                                                                 (x36)            IDD
                                                                                                                                                                                                  IDDQ
                                                                                                                                                               Device Selected;           Flow          270  295  270               295   270  295  260  285  245  270  230  255  mA
                                                                                                                                               Operating All other inputs               Through         20   20   20                20    20   20   20   20   20   20   15   15

                                                                                                                                               Current   VIH or  VIL                              IDD   360  395  335               370   315  350  285  320  275  310  250  285
                                                                                                                                                         Output open                              IDDQ  25   25   25                25    20   20   20   20   20   20   15   15
                                                                                                                                                                                        Pipeline                                                                                  mA

                                                                                                                                                                                 (x18)            IDD
                                                                                                                                                                                                  IDDQ
                                                                                                                                                                                          Flow          250  275  250               275   250  275  240  260  225  250  210  235  mA
                                                                                                                                                                                        Through         15   15   15                15    15   15   15   15   15   15   15   15

                                                                                                                       14/32                   Standby   ZZ  VDD 0.2 V --             Pipeline  ISB   120 160 120 160 120 160 120 160 120 160 120 160 mA
                                                                                                                                               Current                                            ISB   120 160 120 160 120 160 120 160 120 160 120 160 mA
                                                                                                                                                                                          Flow
                                                                                                                                                                                        Through

                                                                                                                                               Deselect  Device Deselected;             Pipeline  IDD   200 230 190 220 180 210 170 200 170 200 160 190 mA
                                                                                                                                               Current                                            IDD   170 200 170 200 160 190 160 190 150 180 140 170 mA
                                                                                                                                                         All other inputs        --       Flow
                                                                                                                                                           VIH or  VIL                  Through

                                                                                                                                               Notes:
                                                                                                                                               1. IDD and IDDQ apply to any combination of VDD1, VDD2, VDDQ1, and VDDQ2 operation.
                                                                                                                                               2. All parameters listed are worst case scenario.

                                                                                                                        2003, GSI Technology                                                                                                                                            Preliminary
                                                                                                                                                                                                                                                                                      GS864418/36E-xxxV
                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

AC Electrical Characteristics

                  Parameter         Symbol     -250     -225     -200  -166                                            -150  -133  Unit
                                            Min Max  Min Max  Min Max
                                            4.0 --   4.4 --   5.0 --   Min Max Min Max Min Max
                                            -- 2.3   -- 2.5   -- 2.7
              Clock Cycle Time       tKC    1.0 --   1.0 --   1.0 --   6.0 -- 6.7 -- 7.5 -- ns
            Clock to Output Valid    tKQ    1.0 --   1.0 --   1.0 --
           Clock to Output Invalid  tKQX    1.3 --   1.3 --   1.4 --   -- 2.9 -- 3.3 -- 3.5 ns
          Clock to Output in Low-Z   tLZ1   0.2 --   0.3 --   0.4 --
Pipeline                              tS    6.5 --   6.5 --   6.5 --   1.0 -- 1.0 -- 1.0 -- ns
                                      tH    -- 6.5   -- 6.5   -- 6.5
                                     tKC    3.0 --   3.0 --   3.0 --   1.0 -- 1.0 -- 1.0 -- ns
                                     tKQ    3.0 --   3.0 --   3.0 --
                 Setup time         tKQX    1.5 --   1.5 --   1.5 --   1.5 -- 1.5 -- 1.5 -- ns
                  Hold time          tLZ1   0.5 --   0.5 --   0.5 --
              Clock Cycle Time        tS    1.3 --   1.3 --   1.3 --   0.5 -- 0.5 -- 0.5 -- ns
            Clock to Output Valid     tH    1.5 --   1.5 --   1.5 --
           Clock to Output Invalid   tKH                               7.0 -- 7.5 -- 8.5 -- ns
          Clock to Output in Low-Z   tKL    1.0 2.3  1.0 2.5  1.0 2.7
                                                                       -- 7.0 -- 7.5 -- 8.5 ns
                                    tHZ1    -- 2.3   -- 2.5   -- 2.7
  Flow                                       0--      0--      0--     3.0 -- 3.0 -- 3.0 -- ns
Through                              tOE    -- 2.3   -- 2.5   -- 2.7
                                    tOLZ1    5--      5--      5--     3.0 -- 3.0 -- 3.0 -- ns
                                    tOHZ1    1--      1--      1--
             Setup time             tZZS2   20 --    20 --    20 --    1.5 -- 1.5 -- 1.5 -- ns
              Hold time             tZZH2
          Clock HIGH Time           tZZR                               0.5 -- 0.5 -- 0.5 -- ns
          Clock LOW Time
          Clock to Output in                                           1.3 -- 1.5 -- 1.7 -- ns
                High-Z
          G to Output Valid                                            1.5 -- 1.7 -- 2 -- ns

                                                                       1.0 2.9 1.0 3.0 1.0 3.0 ns

          G to output in Low-Z                                         -- 2.9 -- 3.3 -- 3.5 ns
                                                                       0 -- 0 -- 0 -- ns
          G to output in High-Z                                        -- 2.9 -- 3.0 -- 3.0 ns
                                                                       5 -- 5 -- 5 -- ns
                  ZZ setup time                                        1 -- 1 -- 1 -- ns
                                                                       20 -- 20 -- 20 -- ns
                  ZZ hold time

                  ZZ recovery

Notes:
1. These parameters are sampled and are not 100% tested.
2. ZZ is an asynchronous signal. However, in order to be recognized on any given clock cycle, ZZ must meet the specified setup and hold

     times as specified above.

Rev: 1.05 6/2006                            15/32                                                                            2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

                                                  Pipeline Mode Timing (SCD)

              Begin  Read A Cont            Cont  Deselect Write B      Read C         Read C+1 Read C+2 Read C+3 Cont                 Deselect
                          Single Read                                                               Burst Read
                                                       Single Write

                                                       tKL

                                                  tKH       tKC

CK

ADSP                 tS                                                                ADSC initiated read
ADSC                          tH            tH

  ADV                              tS                    B           C
A0An
                     tS                                         tH
   GW                         tH
    BW                                                          tH
BaBd                  A                               tS
     E1              tS
     E2                                                                                                                                Deselected with E1
     E3              tS
                                            tH                                         E1 masks ADSP
                     tS
                                            E2 and E3 only sampled with ADSP and ADSC
                     tS
                              tH

                     tS
                              tH

           G                           tOE  tOHZ       tS                              tKQ                                                         tKQX
DQaDQd                                                         tH                          tLZ                                               tHZ
                                            Q(A)                                                                       Q(C+1)  Q(C+2)
                                                       D(B)                                        Q(C)                                Q(C+3)

Rev: 1.05 6/2006                                  16/32                                                                         2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

                                                  Flow Through Mode Timing (SCD)

      Begin       Read A         Cont             Cont     Write B Read C Read C+1 Read C+2 Read C+3 Read C Cont             Deselect
CK
                                             tKL

                                 tKH              tKC

ADSP                                                                        Fixed High

                           tS                                 tS
                             tH                                AtHDSC initiated read

ADSC

                                       tS
                                         tH

ADV

A0An                 tS                                B           C
   GW                   tH
    BW
                  A
BaBd
     E1                              tS
     E2                                tH
     E3
                                                              tS
                                                                tH

                                                              tS
                                                                tH

                  tS                                                                                                   Deselected with E1
                                                tH

                  tS

                  tH             E2 and E3 only sampled with ADSC

                  tS
                    tH

           G                                                  tH
DQaDQd
                                                              tS       tKQ                                                   tHZ
                                                                                                                                  tKQX
                  tOE                             tOHZ                 tLZ

                                      Q(A)              D(B)                          Q(C)  Q(C+1) Q(C+2) Q(C+3)       Q(C)

Rev: 1.05 6/2006                                              17/32                                                    2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                                       Preliminary
                                                                                                                               GS864418/36E-xxxV

                                                  Pipeline Mode Timing (DCD)

      Begin Read A Cont                     Deselect Deselect Write B     Read C  Read C+1 Read C+2 Read C+3 Cont              Deselect Deselect
CK
                                                       tKL

                                                  tKH          tKC

ADSP              tS                                                                   ADSC initiated read
ADSC                      tH                tH

  ADV                           tS                          B          C
AoAn
                  tS                                           tH
   GW                     tH
    BW                                                         tH
BaBd              A                                   tS
     E1           tS
     E2                                                                                                                        Deselected with E1
     E3           tS
                                            E2 and E3 only sampled with ADSC
                  tS
                                        tH

                  tS
                          tH

                  tS
                          tH

           G      tOE                       tOHZ       tS                         tKQ                                                  tHZ
DQaDQd Hi-Z                                                   tH                      tLZ                                                  tKQX

                                            Q(A)       D(B)                                   Q(C)          Q(C+1)     Q(C+2)  Q(C+3)

Rev: 1.05 6/2006                                            18/32                                                               2003, GSI Technology

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                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

                                               Flow Through Mode Timing (DCD)

      Begin       Read A  Cont                 Deselect Write B      Read C  Read C+1 Read C+2 Read C+3 Read C         Deselect
CK
                                          tKL

                          tKH                  tKC

ADSP              tS                                                           Fixed High                              tH
ADSC               tH                                     tS                                                                              Deselected with E1
                                                          AtHDSC initiated read
  ADV                            tH
AoAn                           tS                                                     tS

   GW                  tS                            B           C
    BW                  tH
BaBd             A
     E1
     E2                              tS
     E3                               tH

                                                          tS
                                                           tH

                                                           tH
                                                          tS

                  tS                                                         E1 masks ADSP
                                 tH

                  tS
                   tH E2 and E3 only sampled with ADSP and ADSC

                  tS

                  tH                                E1 masks ADSP

           G                                              tH
DQaDQd
                  tOE                                     tS                                                                         tKQX
                  tKQ                                                                                                            tHZ
                                               tOHZ                  tLZ

                               Q(A)                 D(B)                     Q(C)          Q(C+1) Q(C+2) Q(C+3)        Q(C)

Rev: 1.05 6/2006                                              19/32                                                    2003, GSI Technology

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                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

Sleep Mode

During normal operation, ZZ must be pulled low, either by the user or by its internal pull down resistor. When ZZ is pulled high,
the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to
low, the SRAM operates normally after ZZ recovery time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of
Sleep mode is dictated by the length of time the ZZ is in a High state. After entering Sleep mode, all inputs except ZZ become
disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.
When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZI is met. Because ZZ is an asynchronous input, pending
operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated
until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a Deselect or Read commands
may be applied while the SRAM is recovering from Sleep mode.

                                                 Sleep Mode Timing Diagram

                               tKH

                          tKC       tKL

   CK             Setup
ADSP                Hold

ADSC                                                  tZZR
   ZZ
                                         tZZS   tZZH

Application Tips

Single and Dual Cycle Deselect
SCD devices (like this one) force the use of "dummy read cycles" (read cycles that are launched normally, but that are ended with
the output drivers inactive) in a fully synchronous environment. Dummy read cycles waste performance, but their use usually
assures there will be no bus contention in transitions from reads to writes or between banks of RAMs. DCD SRAMs do not waste
bandwidth on dummy cycles and are logically simpler to manage in a multiple bank application (wait states need not be inserted at
bank address boundary crossings), but greater care must be exercised to avoid excessive bus contention.

JTAG Port Operation

Overview
The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan
interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output
drivers are powered by VDDQ.

Disabling the JTAG Port
It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless
clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG
Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

Rev: 1.05 6/2006                         20/32                                                                         2003, GSI Technology

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                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

JTAG Pin Descriptions

Pin  Pin Name I/O                               Description

TCK  Test Clock        In  Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate
                           from the falling edge of TCK.

                                           The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP
TMS Test Mode Select In controller state machine. An undriven TMS input will produce the same result as a logic one input

                                           level.

                           The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers

                           placed between TDI and TDO. The register placed between TDI and TDO is determined by the

TDI  Test Data In      In state of the TAP Controller state machine and the instruction that is currently loaded in the TAP

                           Instruction Register (refer to the TAP Controller State Diagram). An undriven TDI pin will produce

                           the same result as a logic one input level.

                           Output that is active depending on the state of the TAP state machine. Output changes in

TDO  Test Data Out     Out response to the falling edge of TCK. This is the output side of the serial registers placed between

                           TDI and TDO.

Note:
This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is
held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview
The various JTAG registers, refered to as Test Access Port orTAP Registers, are selected (one at a time) via the sequences of 1s
and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the
rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the
TDI and TDO pins.

Instruction Register
The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or
the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the
TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the
controller is placed in Test-Logic-Reset state.

Bypass Register
The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through
the RAM's JTAG Port to another device in the scan chain with as little delay as possible.

Boundary Scan Register
The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM's input or I/O pins.
The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port's TDO pin. The
Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the
device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan
Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in
Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,
SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

Rev: 1.05 6/2006                         21/32                                                                         2003, GSI Technology

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                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

                          JTAG TAP Block Diagram

                          

                          Boundary Scan Register

                                                           

                                                            1

                                                    0

                                          Bypass Register
                       108                                   0

                                                                                                                                          Presence Register210

                          Instruction Register

                  TDI                                                                                                  TDO

                          ID Code Register

                           31 30 29 2 1 0

                                    Control Signals

                  TMS

                  TCK     Test Access Port (TAP) Controller

Identification (ID) Register
The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in
Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.
It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the
controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

ID Register Contents

                          Not Used                                                                                     GSI Technology
                                                                                                                       JEDEC Vendor

                                                                                                                           ID Code

Bit # 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
         X X X X X X X X X X X X X X X X X X X X 0 0 011011001 1

Rev: 1.05 6/2006                    22/32                                                                                    2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                                     Preliminary
                                                                                                                             GS864418/36E-xxxV

Tap Controller Instruction Set

Overview
There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific
(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be
implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load
address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.
When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired
instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the
TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this
device is listed in the following table.

                                    JTAG Tap Controller State Diagram

                  Test Logic Reset

1                 0

      Run Test Idle 1                    Select DR 1                          Select IR 1
0                                                  0                                  0

                                    1 Capture DR                       1 Capture IR
                                              0                                  0

                                       Shift DR                           Shift IR

                                           1          0                                                                1     0

                                    1                                  1
                                          Exit1 DR                             Exit1 IR
                                                   0                                  0

                                    Pause DR                           Pause IR

                                           1          0                                                                1     0

                                       Exit2 DR 0                         Exit2 IR                                           0
                                               1
                                                                                                                       1

                                    Update DR                          Update IR

                                    1         0                        1                                                  0

Instruction Descriptions

BYPASS
     When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This
     occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-
     tate testing of other devices in the scan path.

Rev: 1.05 6/2006                    23/32                                                                                     2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                  Preliminary
                                                                                         GS864418/36E-xxxV

SAMPLE/PRELOAD
     SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is
     loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and
     I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and
     are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because
     the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents
     while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will
     not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the
     TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP
     operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then
     places the boundary scan register between the TDI and TDO pins.

EXTEST
     EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with
     all logic 0s. The EXTEST command does not block or override the RAM's input pins; therefore, the RAM's internal state is
     still determined by its input pins.

     Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.
     Then the EXTEST command is used to output the Boundary Scan Register's contents, in parallel, on the RAM's data output
     drivers on the falling edge of TCK when the controller is in the Update-IR state.

     Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-
     tion is selected, the sate of all the RAM's input and I/O pins, as well as the default values at Scan Register locations not asso-
     ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR
     state, the RAM's output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-
     ated.

IDCODE
     The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and
     places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction
     loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z
     If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-
     Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR
     state.

RFU
     These instructions are Reserved for Future Use. In this device they replicate the BYPASS instruction.

Rev: 1.05 6/2006  24/32                                                                                                 2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

JTAG TAP Instruction Set Summary

Instruction Code                                                      Description                                      Notes

EXTEST            000 Places the Boundary Scan Register between TDI and TDO.                                              1
                                                                                                                        1, 2
IDCODE            001 Preloads ID Register and places it between TDI and TDO.
                                                                                                                          1
SAMPLE-Z                   Captures I/O ring contents. Places the Boundary Scan Register between TDI and
                  010 TDO.                                                                                                1

                           Forces all RAM output drivers to High-Z.                                                       1
                                                                                                                          1
        RFU       011  Do not use this instruction; Reserved for Future Use.                                              1
                       Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.                         1

SAMPLE/           100  Captures I/O ring contents. Places the Boundary Scan Register between TDI and
PRELOAD                TDO.

        GSI       101 GSI private instruction.

        RFU       110  Do not use this instruction; Reserved for Future Use.
                       Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

BYPASS            111 Places Bypass Register between TDI and TDO.

Notes:

1. Instruction codes expressed in binary, MSB on left, LSB on right.

2. Default instruction automatically loaded at power-up and in test-logic-reset state.

Rev: 1.05 6/2006                  25/32                                                                                 2003, GSI Technology

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                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

JTAG Port Recommended Operating Conditions and DC Characteristics (1.8/2.5 V Version)

                  Parameter                                     Symbol  Min.                                           Max.        Unit Notes

                  1.8 V Test Port Input Low Voltage             VILJ1   0.3                                           0.3 * VDD1  V         1

                  2.5 V Test Port Input Low Voltage             VILJ2   0.3                                           0.3 * VDD2  V         1

                  1.8 V Test Port Input High Voltage            VIHJ1   0.6 * VDD1                                     VDD1 +0.3   V         1

                  2.5 V Test Port Input High Voltage            VIHJ2   0.6 * VDD2                                     VDD2 +0.3   V         1

TMS, TCK and TDI Input Leakage Current                          IINHJ   300                                           1           uA        2

TMS, TCK and TDI Input Leakage Current                          IINLJ   1                                             100         uA        3

                  TDO Output Leakage Current                    IOLJ    1                                             1           uA        4

                  Test Port Output High Voltage                 VOHJ    1.7                                            --          V 5, 6

                  Test Port Output Low Voltage                  VOLJ    --                                             0.4         V 5, 7

                  Test Port Output CMOS High                    VOHJC VDDQ 100 mV                                    --          V 5, 8

                  Test Port Output CMOS Low                     VOLJC   --                                             100 mV      V 5, 9

Notes:
1. Input Under/overshoot voltage must be 2 V < Vi < VDDn +2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tTKC.
2. VILJ  VIN  VDDn
3. 0 V  VIN  VILJn
4. Output Disable, VOUT = 0 to VDDn
5. The TDO output driver is served by the VDDQ supply.
6. IOHJ = 4 mA
7. IOLJ = + 4 mA
8. IOHJC = 100 uA
9. IOLJC = +100 uA

JTAG Port AC Test Conditions

Parameter                     Conditions                                            JTAG Port AC Test Load
                                                                        DQ
Input high level              VDD 0.2 V
Input low level                  0.2 V

Input slew rate                                  1 V/ns                                                                      50       30pF*

Input reference level                            VDDQ/2                                    VDDQ/2

Output reference level                           VDDQ/2                       * Distributed Test Jig Capacitance

Notes:
1. Include scope and jig capacitance.
2. Test conditions as shown unless otherwise noted.

Rev: 1.05 6/2006                                         26/32                                                                2003, GSI Technology

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                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

                                         JTAG Port Timing Diagram

                           tTKC                             tTKH      tTKL

                     TCK                               tTH
                      TDI                    tTS
                    TMS
                    TDO                                tTH
Parallel SRAM input                          tTS

                                   tTKQ

                                                       tTH
                                             tTS

JTAG Port AC Electrical Characteristics

        Parameter          Symbol        Min Max Unit
     TCK Cycle Time          tTKC
TCK Low to TDO Valid       tTKQ         50  --                   ns
TCK High Pulse Width        tTKH
TCK Low Pulse Width         tTKL        --  20                   ns
TDI & TMS Set Up Time         tTS
TDI & TMS Hold Time          tTH        20  --                   ns

                                         20  --                   ns

                                         10  --                   ns

                                         10  --                   ns

Boundary Scan (BSDL Files)
For information regarding the Boundary Scan Chain, or to obtain BSDL files for this part, please contact our Applications
Engineering Department at: apps@gsitechnology.com.

Rev: 1.05 6/2006                             27/32                                                                      2003, GSI Technology

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                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

                                 Package Dimensions--165-Bump FPBGA (Package E)

A1 CORNER         TOP VIEW                        0.10 M C             BOTTOM VIEW           A1 CORNER

                                                  0.25 M C A B

                                                        0.40~0.60 (165x)

        1 2 3 4 5 6 7 8 9 10 11                                         11 10 9 8 7 6 5 4 3 2 1

A                                                             1.0                                                      A
B                                                                                                                      B
C                                              170.05  14.0  1.0                                                      C
D                                                                                                                      D
E                                                                                                                      E
F                                                                                                                      F
G                                                                                                                      G
H                                                                                                                      H
J                                                                                                                      J
K                                                                                                                      K
L                                                                                                                      L
M                                                                                                                      M
N                                                                                                                      N
P                                                                                                                      P
R                                                                                                                      R

                                               A                                     1.0      1.0

                                                                                     10.0

                                 0.20 C                          B                   150.05
                                                              0.20(4x)

C                 SEATING PLANE  0.36~0.46
                                    1.50 MAX.

Rev: 1.05 6/2006                               28/32                                                                   2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

Ordering Information for GSI Synchronous Burst RAMs

Org               Part Number1   Type                Voltage           Package                                         Speed2    TA3 Status4
                                                     Option                                                            (MHz/ns)

4M x 18           GS864418E-250  Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         250/6.5   C  PQ

4M x 18           GS864418E-225  Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         225/6.5   C  PQ

4M x 18           GS864418E-200  Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         200/6.5   C  PQ

4M x 18           GS864418E-166  Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         166/8     C  PQ

4M x 18           GS864418E-150  Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         150/8.5   C  PQ

4M x 18           GS864418E-133  Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         133/8.5   C  PQ

2M x 36           GS864436E-250  Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         250/6.5   C  PQ

2M x 36           GS864436E-225  Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         225/6.5   C  PQ

2M x 36           GS864436E-200  Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         200/6.5   C  PQ

2M x 36           GS864436E-166  Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         166/8     C  PQ

2M x 36           GS864436E-150  Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         150/8.5   C  PQ

2M x 36           GS864436E-133  Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         133/8.5   C  PQ

4M x 18           GS864418E-250I Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         250/6.5   I  PQ

4M x 18           GS864418E-225I Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         225/6.5   I  PQ

4M x 18           GS864418E-200I Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         200/6.5   I  PQ

4M x 18           GS864418E-166I Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         166/8     I  PQ

4M x 18           GS864418E-150I Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         150/8.5   I  PQ

4M x 18           GS864418E-133I Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         133/8.5   I  PQ

2M x 36           GS864436E-250I Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         250/6.5   I  PQ

2M x 36           GS864436E-225I Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         225/6.5   I  PQ

2M x 36           GS864436E-200I Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         200/6.5   I  PQ

2M x 36           GS864436E-166I Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         166/8     I  PQ

2M x 36           GS864436E-150I Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         150/8.5   I  PQ

2M x 36           GS864436E-133I Synchronous Burst MCM 1.8 V or 2.5 V  165 BGA                                         133/8.5   I  PQ

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS864418B-150IB.
2. The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

     device is Pipeline/Flow Through mode-selectable by the user.
3. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.
4. PQ = Pre-Qualification.
5. GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

     covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.05 6/2006                       29/32                                                                            2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

Ordering Information for GSI Synchronous Burst RAMs (Continued)

Org               Part Number1     Type                   Voltage         Package                                      Speed2    TA3 Status4
                                                          Option                                                       (MHz/ns)

4M x 18           GS864418E-250    Synchronous Burst MCM 1.8 V or 2.5 V   165 BGA                                      250/6.5   C  PQ

4M x 18           GS864418E-225V   Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               225/6.5   C  PQ
                                                                              165 BGA

4M x 18           GS864418E-200V   Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               200/6.5   C  PQ
                                                                              165 BGA

4M x 18           GS864418E-166V   Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               166/8     C  PQ
                                                                              165 BGA

4M x 18           GS864418E-150V   Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               150/8.5   C  PQ
                                                                              165 BGA

4M x 18           GS864418E-133V   Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               133/8.5   C  PQ
                                                                              165 BGA

2M x 36           GS864436E-250V   Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               250/6.5   C  PQ
                                                                              165 BGA

2M x 36           GS864436E-225V   Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               225/6.5   C  PQ
                                                                              165 BGA

2M x 36           GS864436E-200V   Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               200/6.5   C  PQ
                                                                              165 BGA

2M x 36           GS864436E-166V   Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               166/8     C  PQ
                                                                              165 BGA

2M x 36           GS864436E-150V   Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               150/8.5   C  PQ
                                                                              165 BGA

2M x 36           GS864436E-133V   Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               133/8.5   C  PQ
                                                                              165 BGA

4M x 18           GS864418E-250IV  Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               250/6.5   I  PQ
                                                                              165 BGA

4M x 18           GS864418E-225IV  Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               225/6.5   I  PQ
                                                                              165 BGA

4M x 18           GS864418E-200IV  Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               200/6.5   I  PQ
                                                                              165 BGA

4M x 18           GS864418E-166IV  Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               166/8     I  PQ
                                                                              165 BGA

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS864418B-150IB.
2. The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

     device is Pipeline/Flow Through mode-selectable by the user.
3. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.
4. PQ = Pre-Qualification.
5. GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

     covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.05 6/2006                         30/32                                                                         2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

Ordering Information for GSI Synchronous Burst RAMs (Continued)

Org               Part Number1     Type                   Voltage         Package                                      Speed2    TA3 Status4
                                                          Option                                                       (MHz/ns)

4M x 18           GS864418E-150IV  Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               150/8.5   I  PQ
                                                                              165 BGA

4M x 18           GS864418E-133IV  Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               133/8.5   I  PQ
                                                                              165 BGA

2M x 36           GS864436E-250IV  Synchronous Burst MCM  1.8 V or 2.5 V  RoHS-compliant                               250/6.5   I  PQ
                                                                              165 BGA

2M x 36           GS864436E-225IV  Pipeline/Flow Through  1.8 V or 2.5 V  RoHS-compliant                               225/6.5   I  PQ
                                                                              165 BGA

2M x 36           GS864436E-200IV  Pipeline/Flow Through  1.8 V or 2.5 V  RoHS-compliant                               200/6.5   I  PQ
                                                                              165 BGA

2M x 36           GS864436E-166IV  Pipeline/Flow Through  1.8 V or 2.5 V  RoHS-compliant                               166/8     I  PQ
                                                                              165 BGA

2M x 36           GS864436E-150IV  Pipeline/Flow Through  1.8 V or 2.5 V  RoHS-compliant                               150/8.5   I  PQ
                                                                              165 BGA

2M x 36           GS864436E-133IV  Pipeline/Flow Through  1.8 V or 2.5 V  RoHS-compliant                               133/8.5   I  PQ
                                                                              165 BGA

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS864418B-150IB.
2. The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

     device is Pipeline/Flow Through mode-selectable by the user.
3. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.
4. PQ = Pre-Qualification.
5. GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

     covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.05 6/2006                         31/32                                                                         2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                               Preliminary
                                                                                                                       GS864418/36E-xxxV

72Mb Sync SRAM Data Sheet Revision History

     DS/DateRev. Code: Old;  Types of Changes                               Page;Revisions;Reason
                 New         Format or Content
                                                 Creation of new datasheet
           8644Vxx_r1             Content
                                                 Updated Operating Currents table
8644Vxx_r1; 8644Vxx_r1_01         Content       Updated FT AC Characteristics for tKQ
                                                 Updated FT tKQ and PL tS/tH and FT current numbers for 250
        8644Vxx_r1_01;       Format/Content
        8644Vxx_r1_02             Content         and 225 MHz (match 200 MHz)
                                                 Updated basic format
        8644Vxx_r1_02;                           Added thermal characteristics to mechanical drawings
        8644Vxx_r1_03                            Updated JTAG section for module
        8644Vxx_r1_03;                           Updated format
        8644Vxx_r1_04                            Added variation information for package mechanicals

        8644Vxx_r1_04;                           Corrected 165 mechanical drawing
        8644xx_V_r1_05
                             Content             Updated entire document to reflect new part nomenclature
                                                 Removed all 119 and 209 BGA references
                                                 Added RoHS-compliant information

Rev: 1.05 6/2006                            32/32                                                                      2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
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