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GS864236GB-250I

器件型号:GS864236GB-250I
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
标准:
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器件描述

SRAM 2.5 or 3.3V 2M x 36 72M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
RoHS:YES
Memory Size:72 Mbit
Organization:2 M x 36
Access Time:6.5 ns
Maximum Clock Frequency:250 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
2.3 V
Supply Current - Max:275 mA, 380 mA
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-119
封装:
Packaging:
Tray
Memory Type:SDR
系列:
Series:
GS864236GB
类型:
Type:
SCD/DCD; PL/FT
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
14
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
SyncBurst

GS864236GB-250I器件文档内容

                                                                                       GS864218(B)/GS864236(B)/GS864272(C)

119- & 209-Pin BGA                                4M x 18, 2M x 36, 1M x 72                                                  300 MHz–167 MHz

Commercial Temp                                  72Mb S/DCD Sync Burst SRAMs                                                 2.5 V or 3.3 V VDD

Industrial Temp                                                                                                              2.5 V or 3.3 V I/O

Features                                                                    either linear or interleave order with the Linear Burst Order (LBO)

• FT pin for user-configurable flow through or pipeline operation           input. The Burst function need not be used. New addresses can be

• Single/Dual Cycle Deselect selectable                                     loaded on every cycle with no degradation of chip performance.

• IEEE 1149.1 JTAG-compatible Boundary Scan                                 Flow Through/Pipeline Reads

• ZQ mode pin for user-selectable high/low output drive                     The function of the Data Output register can be controlled by the

• 2.5 V +10%/–10% core power supply                                         user via the FT mode . Holding the FT mode pin low places the

• 3.3 V +10%/–10% core power supply                                         RAM in Flow Through mode, causing output data to bypass the

• 2.5 V or 3.3 V I/O supply                                                 Data Output Register. Holding FT high places the RAM in

• LBO pin for Linear or Interleaved Burst mode                              Pipeline mode, activating the rising-edge-triggered Data Output

• Internal input resistors on mode pins allow floating mode pins            Register.

• Default to SCD x18/x36 Interleaved Pipeline mode                          SCD and DCD Pipelined Reads

• Byte Write (BW) and/or Global Write (GW) operation                        The GS864218/36/72 is a SCD (Single Cycle Deselect) and DCD

• Internal self-timed write cycle                                           (Dual Cycle Deselect) pipelined synchronous SRAM. DCD

• Automatic power-down for portable applications                            SRAMs pipeline disable commands to the same degree as read

• JEDEC-standard 119- and 209-bump BGA package                              commands. SCD SRAMs pipeline deselect commands one stage

• RoHS-compliant 119- and 209-bump BGA packages available                   less than read commands. SCD RAMs begin turning off their

Functional Description                                                      outputs immediately after the deselect command has been

Applications                                                                captured in the input registers. DCD RAMs hold the deselect

The GS864218/36/72 is a 75,497,472-bit high performance                     command for one full cycle and then begin turning off their

synchronous SRAM with a 2-bit burst address counter. Although               outputs just after the second rising edge of clock. The user may

of a type originally developed for Level 2 Cache applications               configure this SRAM for either mode of operation using the SCD

supporting high performance CPUs, the device now finds                      mode input.

application in synchronous SRAM applications, ranging from                  Byte Write and Global Write

DSP main store to networking chip set support.                              Byte write operation is performed by using Byte Write enable

Controls                                                                    (BW) input combined with one or more individual byte write

Addresses, data I/Os, chip enable (E1), address burst control               signals (Bx). In addition, Global Write (GW) is available for

inputs (ADSP, ADSC, ADV), and write control inputs (Bx, BW,                 writing all bytes at one time, regardless of the Byte Write control

GW) are synchronous and are controlled by a positive-edge-                  inputs.

triggered clock input (CK). Output enable (G) and power down                FLXDrive™

control (ZZ) are asynchronous inputs. Burst cycles can be initiated         The ZQ pin allows selection between high drive strength (ZQ low)

with either ADSP or ADSC inputs. In Burst mode, subsequent                  for multi-drop bus applications and normal drive strength (ZQ

burst addresses are generated internally and are controlled by              floating or high) point-to-point applications. See the Output Driver

ADV. The burst address counter may be configured to count in                Characteristics chart for details.

                                                         Parameter Synopsis

                                                                      -300  -250         -200  -167                    Unit

                                                  tKQ(x18/x36)        2.3   2.5          3.0   3.4                     ns

                                                    tKQ(x72)          3.0   3.0          3.0   3.4                     ns

                                   Pipeline         tCycle            3.3   4.0          5.0   6.0                     ns

                                   3-1-1-1          Curr (x18)        400   340          290   260                     mA

                                                    Curr (x36)        480   410          350   305                     mA

                                                    Curr (x72)        590   520          435   380                     mA

                                                    tKQ               5.5   6.5          7.5   8.0                     ns

                                   Flow Through     tCycle            5.5   6.5          7.5   8.0                     ns

                                   2-1-1-1          Curr (x18)        285   245          220   210                     mA

                                                    Curr (x36)        330   280          250   240                     mA

                                                    Curr (x72)        425   370          315   300                     mA

Rev: 1.04a 2/2009                                               1/36                                                         © 2004, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                 GS864218(B)/GS864236(B)/GS864272(C)

                         209-Bump BGA—x72 Common I/O—Top View (Package C)

   1               2     3         4          5          6       7          8                                          9     10    11

A  DQG             DQG   A         E2         ADSP       ADSC    ADV        E3                                         A     DQB   DQB   A

B  DQG             DQG   BC        BG         NC         BW      A          BB                                         BF    DQB   DQB   B

C  DQG             DQG   BH        BD         NC         E1      NC         BE                                         BA    DQB   DQB   C

D  DQG             DQG   VSS       NC         NC         G       GW         NC                                         VSS   DQB   DQB   D

E  DQPG            DQPC  VDDQ      VDDQ       VDD        VDD     VDD        VDDQ                                       VDDQ  DQPF  DQPB  E

F  DQC             DQC   VSS       VSS        VSS        ZQ      VSS        VSS                                        VSS   DQF   DQF               F

G  DQC             DQC   VDDQ      VDDQ       VDD        MCH     VDD        VDDQ                                       VDDQ  DQF   DQF   G

H  DQC             DQC   VSS       VSS        VSS        MCL     VSS        VSS                                        VSS   DQF   DQF   H

J  DQC             DQC   VDDQ      VDDQ       VDD        MCL     VDD        VDDQ                                       VDDQ  DQF   DQF               J

K  NC              NC    CK        NC         VSS        MCL     VSS        NC                                         NC    NC    NC    K

L  DQH             DQH   VDDQ      VDDQ       VDD        FT      VDD        VDDQ                                       VDDQ  DQA   DQA               L

M  DQH             DQH   VSS       VSS        VSS        MCL     VSS        VSS                                        VSS   DQA   DQA   M

N  DQH             DQH   VDDQ      VDDQ       VDD        SCD     VDD        VDDQ                                       VDDQ  DQA   DQA   N

P  DQH             DQH   VSS       VSS        VSS        ZZ      VSS        VSS                                        VSS   DQA   DQA   P

R  DQPD            DQPH  VDDQ      VDDQ       VDD        VDD     VDD        VDDQ                                       VDDQ  DQPA  DQPE  R

T  DQD             DQD   VSS       NC         NC         LBO     NC         NC                                         VSS   DQE   DQE               T

U  DQD             DQD   A         A          A          A       A          A                                          A     DQE   DQE   U

V  DQD             DQD   A         A          A          A1      A          A                                          A     DQE   DQE   V

W  DQD             DQD   TMS       TDI        A          A0      A          TDO                                        TCK   DQE   DQE   W

                               11  x 19 Bump  BGA—14  x  22 mm2  Body—1 mm  Bump Pitch

Rev: 1.04a 2/2009                                  2/36                                                                      © 2004, GSI Technology

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                                                     GS864218(B)/GS864236(B)/GS864272(C)

GS864272 209-Bump  BGA Pin  Description

Symbol             Type                              Description

A0, A1             I                           Address field LSBs and Address Counter Preset Inputs.

An                 I                                 Address Inputs

DQA

DQB

DQC

DQD                I/O                               Data Input and Output pins

DQE

DQF

DQG

DQH

BA, BB             I                                 Byte Write Enable for DQA, DQB I/Os; active low

BC,BD              I                                 Byte Write Enable for DQC, DQD I/Os; active low

BE, BF, BG,BH      I                           Byte Write Enable for DQE, DQF, DQG, DQH I/Os; active low

NC                 —                                 No Connect

CK                 I                                 Clock Input Signal; active high

GW                 I                                 Global Write Enable—Writes all bytes; active low

E1                 I                                 Chip Enable; active low

E3                 I                                 Chip Enable; active low

E2                 I                                 Chip Enable; active high

G                  I                                 Output Enable; active low

ADV                I                                 Burst address counter advance enable; active low

ADSP, ADSC         I                           Address Strobe (Processor, Cache Controller); active low

ZZ                 I                                 Sleep Mode control; active high

FT                 I                                 Flow Through or Pipeline mode; active low

LBO                I                                 Linear Burst Order mode; active low

SCD                I                           Single Cycle Deselect/Dual Cycle Deselect Mode Control

MCH                I                                 Must Connect High

MCL                                                  Must Connect Low

BW                 I                                 Byte Enable; active low

ZQ                 I                                 FLXDrive Output Impedance Control

                                         (Low  = Low Impedance [High Drive], High = High Impedance [Low Drive])

TMS                I                                 Scan Test Mode Select

TDI                I                                 Scan Test Data In

TDO                O                                 Scan Test Data Out

TCK                I                                 Scan Test Clock

Rev: 1.04a 2/2009                              3/36                                                                    © 2004, GSI Technology

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                                                    GS864218(B)/GS864236(B)/GS864272(C)

GS864272 209-Bump BGA Pin Description  (Continued)

Symbol             Type                             Description

VDD                I                                Core power supply

VSS                I                                I/O and Core Ground

VDDQ               I                                Output driver power supply

Rev: 1.04a 2/2009                      4/36                                                                            © 2004, GSI Technology

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                                                            GS864218(B)/GS864236(B)/GS864272(C)

                               119-Bump BGA—x36 Common I/O—Top View

                      1           2        3          4     5               6                                          7

                   A  VDDQ        A        A          ADSP  A               A                                          VDDQ  A

                   B  NC          A        A          ADSC  A               A                                          NC    B

                   C  NC          A        A          VDD   A               A                                          NC    C

                   D  DQC         DQPC     VSS        ZQ    VSS             DQPB                                       DQB   D

                   E  DQC         DQC      VSS        E1    VSS             DQB                                        DQB   E

                   F  VDDQ        DQC      VSS        G     VSS             DQB                                        VDDQ  F

                   G  DQC2        DQC      BC         ADV   BB              DQB                                        DQB   G

                   H  DQC         DQC      VSS        GW    VSS             DQB                                        DQB   H

                   J  VDDQ        VDD      NC         VDD   NC              VDD                                        VDDQ  J

                   K  DQD         DQD      VSS        CK    VSS             DQA                                        DQA   K

                   L  DQD         DQD      BD         SCD   BA              DQA                                        DQA   L

                   M  VDDQ        DQD      VSS        BW    VSS             DQA                                        VDDQ  M

                   N  DQD         DQD      VSS        A1    VSS             DQA                                        DQA   N

                   P  DQD         DQPD     VSS        A0    VSS             DQPA                                       DQA   P

                   R  NC          A        LBO        VDD   FT              A                                          NC    R

                   T  NC          A        A          A     A               A                                          ZZ    T

                   U  VDDQ        TMS      TDI        TCK   TDO             NC                                         VDDQ  U

                            7  x  17 Bump  BGA—14  x  22 mm2 Body—1.27  mm  Bump Pitch

Rev: 1.04a 2/2009                               5/36                                                                         © 2004, GSI Technology

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                                                            GS864218(B)/GS864236(B)/GS864272(C)

                               119-Bump BGA—x18 Common I/O—Top View

                      1           2        3          4     5               6                                          7

                   A  VDDQ        A        A          ADSP  A               A                                          VDDQ  A

                   B  NC          A        A          ADSC  A               A                                          NC    B

                   C  NC          A        A          VDD   A               A                                          NC    C

                   D  DQB         NC       VSS        ZQ    VSS             DQPA                                       NC    D

                   E  NC          DQB      VSS        E1    VSS             NC                                         DQA   E

                   F  VDDQ        NC       VSS        G     VSS             DQA                                        VDDQ  F

                   G  NC          DQB      BB         ADV   NC              NC                                         DQA   G

                   H  DQB         NC       VSS        GW    VSS             DQA                                        NC    H

                   J  VDDQ        VDD      NC         VDD   NC              VDD                                        VDDQ  J

                   K  NC          DQB      VSS        CK    VSS             NC                                         DQA   K

                   L  DQB         NC       NC         SCD   BA              DQA                                        NC    L

                   M  VDDQ        DQB      VSS        BW    VSS             NC                                         VDDQ  M

                   N  DQB         NC       VSS        A1    VSS             DQA                                        NC    N

                   P  NC          DQPB     VSS        A0    VSS             NC                                         DQA   P

                   R  NC          A        LBO        VDD   FT              A                                          NC    R

                   T  A           A        A          A     A               A                                          ZZ    T

                   U  VDDQ        TMS      TDI        TCK   TDO             NC                                         VDDQ  U

                            7  x  17 Bump  BGA—14  x  22 mm2 Body—1.27  mm  Bump Pitch

Rev: 1.04a 2/2009                               6/36                                                                         © 2004, GSI Technology

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                                                 GS864218(B)/GS864236(B)/GS864272(C)

GS864218/36 119-Bump BGA  Pin Description

Symbol             Type                          Description

A0, A1             I                       Address field LSBs and Address Counter Preset Inputs

An                 I                             Address Inputs

DQA

DQB                I/O                           Data Input and Output pins

DQC

DQD

BA, BB, BC, BD     I                       Byte Write Enable for DQA, DQB, DQC, DQD I/Os; active low

NC                 —                             No Connect

CK                 I                             Clock Input Signal; active high

BW                 I                             Byte Write—Writes all enabled bytes; active low

GW                 I                       Global Write Enable—Writes all bytes; active low

E1                 I                             Chip Enable; active low

G                  I                             Output Enable; active low

ADV                I                       Burst address counter advance enable; active low

ADSP, ADSC         I                       Address Strobe (Processor, Cache Controller); active low

ZZ                 I                             Sleep mode control; active high

FT                 I                             Flow Through or Pipeline mode; active low

LBO                I                             Linear Burst Order mode; active low

ZQ                 I      FLXDrive Output Impedance Control (Low = Low Impedance [High Drive], High = High Impedance [Low

                                                 Drive])

SCD                I                       Single Cycle Deselect/Dual Cyle Deselect Mode Control

TMS                I                             Scan Test Mode Select

TDI                I                             Scan Test Data In

TDO                O                             Scan Test Data Out

TCK                I                             Scan Test Clock

VDD                I                             Core power supply

VSS                I                             I/O and Core Ground

VSS                I                             I/O and Core Ground

VDDQ               I                             Output driver power supply

Rev: 1.04a 2/2009                          7/36                                                                        © 2004, GSI Technology

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                                                                          GS864218(B)/GS864236(B)/GS864272(C)

                                                       GS864218/36 Block  Diagram

       A0–An                Register

                            D  Q

                                      A0                             A0

                                                   D0            Q0  A1

                                      A1           D1            Q1

                                                   Counter                                                                    A

                                                   Load

       LBO                                                                                                                    Memory

       ADV

       CK                                                                                                                     Array

       ADSC

       ADSP                                                                                                            Q              D

       GW                                              Register

       BW                                              D  Q

       BA

                                                       Register                                                           36             36

                                                       D  Q

       BB                                                                                                                     4

                                                       Register

                                                       D  Q

       BC

                                                                                   Register                            D              Q  Register

                                                       Register                                                        Q

                                                       D  Q                                                                           D

       BD

                                                       Register

                                                       D  Q

       E1                                              Register

       E2                                              D  Q

       E3

                                                       Register

                                                       D  Q

       FT

       G

       ZZ                             Power Down                                   DQx1–DQx9

                                      Control

Note:  Only x36    version  shown for simplicity.

Rev: 1.04a 2/2009                                         8/36                                                                        © 2004, GSI Technology

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                                                                                   GS864218(B)/GS864236(B)/GS864272(C)

Mode Pin Functions

       Mode Name                        Pin                 State           Function

                                        Name

       Burst Order Control              LBO                     L           Linear Burst

                                                                H           Interleaved Burst

       Output Register Control          FT                      L           Flow Through

                                                            H or NC         Pipeline

       Power Down Control               ZZ                  L or NC                Active

                                                                H           Standby, IDD = ISB

Single/Dual Cycle Deselect Control      SCD                     L           Dual Cycle Deselect

                                                            H or NC         Single Cycle Deselect

FLXDrive Output Impedance Control       ZQ                      L           High Drive (Low Impedance)

                                                            H or NC         Low Drive (High Impedance)

Note:

There arepull-up devices on the ZQ, SCD, and FT pins and pull-down device on the ZZ pin, so those input pins can be unconnected and the chip

will operate in the default states as specified in the above tables.

Burst Counter Sequences

Linear Burst Sequence                                                       Interleaved Burst Sequence

                   A[1:0]       A[1:0]  A[1:0]  A[1:0]                                             A[1:0]              A[1:0]  A[1:0]  A[1:0]

1st address        00           01      10                  11              1st address                 00             01      10       11

2nd address        01           10      11                  00              2nd address                 01             00      11       10

3rd address        10           11      00                  01              3rd address                 10             11      00       01

4th address        11           00      01                  10              4th address                 11             10      01       00

Note:                                                                       Note:

The burst counter wraps to initial state on the 5th clock.                  The burst counter wraps to initial state on the 5th clock.

                                                                                                                                            BPR 1999.05.18

Rev: 1.04a 2/2009                                                     9/36                                                         © 2004, GSI Technology

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                                                                           GS864218(B)/GS864236(B)/GS864272(C)

Byte Write Truth Table

    Function            GW  BW  BA                                     BB  BC                                          BD  Notes

        Read            H   H   X                                      X   X                                           X   1

    Write No Bytes      H   L   H                                      H   H                                           H   1

    Write byte a        H   L   L                                      H   H                                           H   2, 3

    Write byte b        H   L   H                                      L   H                                           H   2, 3

    Write byte c        H   L   H                                      H   L                                           H   2, 3, 4

    Write byte d        H   L   H                                      H   H                                           L   2, 3, 4

    Write all bytes     H   L   L                                      L   L                                           L   2, 3, 4

    Write all bytes     L   X   X                                      X   X                                           X

Notes:

1.  All byte outputs are active in read cycles regardless of the state of Byte Write Enable inputs, BA, BB, BC and/or BD.

2.  Byte Write Enable inputs BA, BB, BC and/or BD may be used in any combination with BW to write single or multiple bytes.

3.  All byte I/Os remain High-Z during all write operations regardless of the state of Byte Write Enable inputs.

4.  Bytes “C” and “D” are only available on the x32 and x36 versions.

Rev: 1.04a 2/2009                   10/36                                                                                  © 2004, GSI Technology

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                                                                                         GS864218(B)/GS864236(B)/GS864272(C)

Synchronous Truth Table

                                       Address   State

        Operation                      Used      Diagram  E1     E2                      E3  ADSP                      ADSC  ADV  W     DQ3

                                                 Key

Deselect Cycle, Power Down             None      X        L      X                       H   X                         L     X    X  High-Z

Deselect Cycle, Power Down             None      X        L      L                       X   X                         L     X    X  High-Z

Deselect Cycle, Power Down             None      X        L      X                       H   L                         X     X    X  High-Z

Deselect Cycle, Power Down             None      X        L      L                       X   L                         X     X    X  High-Z

Deselect Cycle, Power Down             None      X        H      X                       X   X                         L     X    X  High-Z

    Read Cycle, Begin Burst            External  R        L      H                       L   L                         X     X    X             Q

    Read Cycle, Begin Burst            External  R        L      H                       L   H                         L     X    F             Q

    Write Cycle, Begin Burst           External  W        L      H                       L   H                         L     X    T             D

    Read Cycle, Continue Burst         Next      CR       X      X                       X   H                         H     L    F             Q

    Read Cycle, Continue Burst         Next      CR       H      X                       X   X                         H     L    F             Q

    Write Cycle, Continue Burst        Next      CW       X      X                       X   H                         H     L    T             D

    Write Cycle, Continue Burst        Next      CW       H      X                       X   X                         H     L    T             D

    Read Cycle, Suspend Burst          Current            X      X                       X   H                         H     H    F             Q

    Read Cycle, Suspend Burst          Current            H      X                       X   X                         H     H    F             Q

    Write Cycle, Suspend Burst         Current            X      X                       X   H                         H     H    T             D

    Write Cycle, Suspend Burst         Current            H      X                       X   X                         H     H    T             D

Notes:

1.  X = Don’t Care, H = High, L = Low

2.  E = T (True) if E2 = 1 and E1 = E3 = 0; E = F (False) if E2 = 0 or E1 = 1 or E3 = 1

3.  W = T (True) and F (False) is defined in the Byte Write Truth Table preceding.

4.  G is an asynchronous input. G can be driven high at any time to disable active output drivers. G low can only enable active drivers (shown

    as “Q” in the Truth Table above).

5.  All input combinations shown above are tested and supported. Input combinations shown in gray boxes need not be used to accomplish

    basic synchronous or synchronous burst operations and may be avoided for simplicity.

6.  Tying ADSP high and ADSC low allows simple non-burst synchronous operations. See BOLD items above.

7.  Tying ADSP high and ADV low while using ADSC to load new addresses allows simple burst operations. See ITALIC items above.

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                                                                                               GS864218(B)/GS864236(B)/GS864272(C)

                                                                    Simplified State Diagram

                                                                                     X

                                                                                     Deselect

                                                                           W                   R

                                                              W                                       R

                   Simple Synchronous Operation        X      First Write         R               First Read           X

                                                          CW               CR                                          CR

                   Simple Burst Synchronous Operation            W                                R

                                                                              R

                                                          X   Burst Write                         Burst Read               X

                                                                              CR

                                                                    CW                            CR

Notes:

1.  The diagram shows only supported (tested) synchronous state transitions. The diagram presumes G is tied low.

2.  The upper portion of the diagram assumes active use of only the Enable (E1) and Write (BA, BB, BC, BD, BW, and GW) control inputs, and

    that ADSP is tied high and ADSC is tied low.

3.  The upper and lower portions of the diagram together assume active use of only the Enable, Write, and ADSC control inputs and

    assumes ADSP is tied high and ADV is tied low.

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                                                                     GS864218(B)/GS864236(B)/GS864272(C)

                                    Simplified State Diagram with G

                                                           X

                                                           Deselect

                                                 W                       R

                                    W                                           R

                             X      First Write         R            W      First Read                                 X

                                CW                  CR               CW                                                CR

                                    W                                       R

                             X      Burst Write     R                W                                                 X

                                                    CR                      Burst Read

                                                                     CW

                                       CW                                   CR

Notes:

1.  The diagram shows supported (tested) synchronous state transitions plus supported transitions that depend upon the use of G.

2.  Use of “Dummy Reads” (Read Cycles with G High) may be used to make the transition from read cycles to write cycles without passing

    through a Deselect cycle. Dummy Read cycles increment the address counter just like normal read cycles.

3.  Transitions shown in grey tone assume G has been pulsed high long enough to turn the RAM’s drivers off and for incoming data to meet

    Data Input Set Up Time.

Rev: 1.04a 2/2009                                13/36                                                                     © 2004, GSI Technology

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                                                                            GS864218(B)/GS864236(B)/GS864272(C)

Absolute Maximum Ratings

(All voltages reference to VSS)

        Symbol                         Description                                            Value                                Unit

        VDD                            Voltage on VDD Pins                                    –0.5 to 4.6                                V

        VDDQ                           Voltage in VDDQ Pins                                   –0.5 to 4.6                                V

        VI/O                           Voltage on I/O Pins                  –0.5 to VDDQ +0.5 ( 4.6 V max.)                             V

        VIN                            Voltage on Other Input Pins          –0.5 to VDD +0.5 ( 4.6 V max.)                              V

        IIN                            Input Current on Any Pin                               +/–20                                mA

        IOUT                           Output Current on Any I/O Pin                          +/–20                                mA

        PD                             Package Power Dissipation                              1.5                                        W

        TSTG                           Storage Temperature                                    –55 to 125                                 oC

        TBIAS                          Temperature Under Bias                                 –55 to 125                                 oC

Note:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect reliability of

this component.

Power Supply Voltage Ranges

                   Parameter           Symbol                         Min.  Typ.                                       Max.  Unit  Notes

                 3.3 V Supply Voltage               VDD3              3.0   3.3                                        3.6   V

                 2.5 V Supply Voltage               VDD2              2.3   2.5                                        2.7   V

        3.3 V VDDQ I/O Supply Voltage               VDDQ3             3.0   3.3                                        3.6   V

        2.5 V VDDQ I/O Supply Voltage               VDDQ2             2.3   2.5                                        2.7   V

Notes:

1.  The part numbers of Industrial Temperature Range versions end the character “I”. Unless otherwise noted, all performance specifica-

    tions quoted are evaluated for worst case in the temperature range marked on the device.

2.  Input Under/overshoot voltage must be –2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

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                                                                      GS864218(B)/GS864236(B)/GS864272(C)

VDDQ3 Range Logic Levels

                   Parameter                         Symbol  Min.     Typ.                                             Max.       Unit  Notes

        VDD Input High Voltage                       VIH     2.0      —                                                VDD + 0.3  V      1

        VDD Input Low Voltage                        VIL     –0.3     —                                                0.8        V      1

        VDDQ I/O Input High Voltage                  VIHQ    2.0      —                       VDDQ + 0.3                          V      1,3

        VDDQ I/O Input Low Voltage                   VILQ    –0.3     —                                                0.8        V      1,3

Notes:

1.  The part numbers of Industrial Temperature Range versions end the character “I”. Unless otherwise noted, all performance specifica-

    tions quoted are evaluated for worst case in the temperature range marked on the device.

2.  Input Under/overshoot voltage must be –2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

3.  VIHQ (max) is voltage on VDDQ pins plus 0.3 V.

VDDQ2 Range Logic Levels

                   Parameter                         Symbol  Min.     Typ.                                             Max.       Unit  Notes

        VDD Input High Voltage                       VIH     0.6*VDD  —                                                VDD + 0.3  V      1

        VDD Input Low Voltage                        VIL     –0.3     —                                                0.3*VDD    V      1

        VDDQ I/O Input High Voltage                  VIHQ    0.6*VDD  —                       VDDQ + 0.3                          V      1,3

        VDDQ I/O Input Low Voltage                   VILQ    –0.3     —                                                0.3*VDD    V      1,3

Notes:

1.  The part numbers of Industrial Temperature Range versions end the character “I”. Unless otherwise noted, all performance specifica-

    tions quoted are evaluated for worst case in the temperature range marked on the device.

2.  Input Under/overshoot voltage must be –2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

3.  VIHQ (max) is voltage on VDDQ pins plus 0.3 V.

Recommended Operating Temperatures

                   Parameter                         Symbol  Min.     Typ.                                             Max.       Unit  Notes

Ambient Temperature (Commercial Range Versions)      TA      0        25                                               70         C     2

    Ambient Temperature (Industrial Range Versions)  TA      –40      25                                               85         C     2

Notes:

1.  The part numbers of Industrial Temperature Range versions end the character “I”. Unless otherwise noted, all performance specifica-

    tions quoted are evaluated for worst case in the temperature range marked on the device.

2.  Input Under/overshoot voltage must be –2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

Rev: 1.04a 2/2009                                    15/36                                                                        © 2004, GSI Technology

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                                                                                            GS864218(B)/GS864236(B)/GS864272(C)

    Undershoot Measurement and                 Timing                                       Overshoot         Measurement        and Timing

       VIH                                                                                                              20% tKC

                                                                                       VDD  + 2.0 V

       VSS                                                                                  50%

       50%                                                                                  VDD

VSS – 2.0 V

                          20% tKC                                                           VIL

Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5           V)

             Parameter                         Symbol          Test conditions                             Typ.         Max.     Unit

             Input Capacitance                 CIN                          VIN = 0 V                      4            5        pF

       Input/Output Capacitance                CI/O                         VOUT = 0 V                     6            7        pF

Note:

These parameters are sample tested.

AC Test Conditions

             Parameter                         Conditions

             Input high level                  VDD – 0.2 V

             Input low level                           0.2 V

             Input slew rate                         1 V/ns

             Input reference level                   VDDQ/2

        Output reference level                       VDDQ/2

             Output load                               Fig. 1

Notes:

1.     Include scope and jig capacitance.

2.     Test conditions as specified with output loading as shown in Fig. 1

       unless otherwise noted.

3.     Device is deselected as defined by the Truth Table.

                                                       Output Load 1

                                           DQ

                                                                            50         30pF*

                                                               VDDQ/2

                                                                                 *  Distributed Test  Jig  Capacitance

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DC  Electrical Characteristics

    Parameter                         Symbol         Test Conditions                                                   Min      Max

    Input Leakage Current             IIL            VIN = 0 to VDD                                                    –2 uA    2 uA

    (except mode pins)

    ZZ Input Current                  IIN1           VDD  VIN  VIH                                                   –1 uA    1 uA

                                                     0 V VIN VIH                                                   –1 uA    100 uA

    FT, SCD, ZQInput Current          IIN2           VDD  VIN  VIL                                                   –100 uA  1 uA

                                                     0 V VIN VIL                                                   –1 uA    1 uA

    Output Leakage Current (x36/x72)  IOL            Output Disable, VOUT = 0 to VDD                                   –1 uA    1 uA

    Output Leakage Current (x18)      IOL            Output Disable, VOUT = 0 to VDD                                   –1 uA    1 uA

    Output High Voltage               VOH2           IOH = –8 mA, VDDQ = 2.375 V                                       1.7 V    —

    Output High Voltage               VOH3           IOH = –8 mA, VDDQ = 3.135 V                                       2.4 V    —

    Output Low Voltage                VOL            IOL = 8 mA                                                        —        0.4 V

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                                                                                  GS864218(B)/GS864236(B)/GS864272(C)

Operating Currents

                                                                       -300                 -250                            -200            -167

Parameter      Test Conditions            Mode            Symbol  0          –40       0          –40                  0          –40  0          –40  Unit

                                                                  to         to        to         to                   to         to   to         to

                                                                  70°C  85°C           70°C  85°C                      70°C  85°C      70°C  85°C

                                          Pipeline        IDD     520        540       460        480                  385        405  340        360  mA

                                   (x72)                  IDDQ    70         70        60         60                   50         50   40         40

                                                    Flow  IDD     375        385       330        340                  285        295  270        280  mA

                                          Through         IDDQ    50         50        40         40                   30         30   30         30

               Device Selected;           Pipeline        IDD     420        440       360        380                  310        330  270        290  mA

    Operating  All other inputs    (x32/                  IDDQ    60         60        50         50                   40         40   35         35

    Current    VIH or VIL       x36)             Flow  IDD     300        320       255        275                  230        250  220        240  mA

               Output open                Through         IDDQ    30         30        25         25                   20         20   20         20

                                          Pipeline        IDD     370        390       315        335                  270        290  240        260  mA

                                   (x18)                  IDDQ    30         30        25         25                   20         20   20         20

                                                    Flow  IDD     270        290       230        250                  205        225  195        215  mA

                                          Through         IDDQ    15         15        15         15                   15         15   15         15

    Standby                               Pipeline        ISB     100        120       100        120                  100        120  100        120  mA

    Current    ZZ VDD – 0.2 V    —                Flow  ISB     100        120       100        120                  100        120  100        120  mA

                                          Through

    Deselect   Device Deselected;         Pipeline        IDD     150        165       140        155                  130        146  125        140  mA

    Current    All other inputs    —                Flow  IDD     135        150       125        140                  120        135  120        135  mA

               VIH or  VIL             Through

Notes:

1.  IDD and IDDQ apply to any combination of VDD3, VDD2,  VDDQ3, and VDDQ2 operation.

2.  All parameters listed are worst case scenario.

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                                                                                 GS864218(B)/GS864236(B)/GS864272(C)

AC Electrical Characteristics

                   Parameter                 Symbol                   -300            -250                                  -200            -167            Unit

                                                               Min          Max  Min        Max                        Min        Max  Min        Max

                   Clock Cycle Time          tKC               3.3          —    4.0        —                          5.0        —    6.0        —         ns

                   Clock to Output Valid     tKQ               —            2.3  —          2.5                        —          3.0  —          3.4       ns

                   (x18/x36)

                   Clock to Output Valid     tKQ               —            3.0  —          3.0                        —          3.0  —          3.4       ns

    Pipeline                   (x72)

                   Clock to Output Invalid   tKQX              1.5          —    1.5        —                          1.5        —    1.5        —         ns

                   Clock to Output in Low-Z  tLZ1              1.5          —    1.5        —                          1.5        —    1.5        —         ns

                   Setup time                tS                1.1          —    1.2        —                          1.4        —    1.5        —         ns

                   Hold time                 tH                0.1          —    0.2        —                          0.4        —    0.5        —         ns

                   Clock Cycle Time          tKC               5.5          —    6.5        —                          7.5        —    8.0        —         ns

                   Clock to Output Valid     tKQ               —            5.5  —          6.5                        —          7.5  —          8.0       ns

    Flow           Clock to Output Invalid   tKQX              3.0          —    3.0        —                          3.0        —    3.0        —         ns

    Through        Clock to Output in Low-Z  tLZ1              3.0          —    3.0        —                          3.0        —    3.0        —         ns

                   Setup time                tS                1.5          —    1.5        —                          1.5        —    1.5        —         ns

                   Hold time                 tH                0.5          —    0.5        —                          0.5        —    0.5        —         ns

                   Clock HIGH Time           tKH               1.0          —    1.3        —                          1.3        —    1.3        —         ns

                   Clock LOW Time            tKL               1.2          —    1.5        —                          1.5        —    1.5        —         ns

                   Clock to Output in        tHZ1              1.5          2.3  1.5        2.5                        1.5        3.0  1.5        3.0       ns

                   High-Z (x18/x36)

                   Clock to Output in        tHZ1              1.5          3.0  1.5        3.0                        1.5        3.0  1.5        3.0       ns

                   High-Z (x72)

                   G to Output Valid         tOE               —            2.3  —          2.5                        —          3.0  —          3.5       ns

                   (x18/x36)

                   G to Output Valid         tOE               —            3.0  —          3.0                        —          3.0  —          3.5       ns

                               (x72)

                   G to output in Low-Z      tOLZ1             0            —    0          —                          0          —    0          —         ns

                   G to output in High-Z     tOHZ1             —            2.3  —          2.5                        —          3.0  —          3.0       ns

                   (x18/36)

                   G to output in High-Z     tOHZ1             —            3.0  —          3.0                        —          3.0  —          3.0       ns

                               (x72)

                   ZZ setup time             tZZS2             5            —    5          —                          5          —    5          —         ns

                   ZZ hold time              tZZH2             1            —    1          —                          1          —    1          —         ns

                   ZZ recovery               tZZR              20           —    20         —                          20         —    20         —         ns

Notes:

1.  These parameters are sampled and are     not 100% tested.

2.  ZZ is an asynchronous signal. However,   in order to be recognized on   any given clock cycle,  ZZ                 must meet the   specified setup and  hold

    times as specified above.

Rev: 1.04a 2/2009                                              19/36                                                                   © 2004, GSI Technology

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                                                                                     GS864218(B)/GS864236(B)/GS864272(C)

                                                   Pipeline Mode Timing (SCD)

         Begin         Read A      Cont      Cont           Deselect     Write B     Read C  Read C+1 Read C+2 Read C+3 Cont               Deselect

                       Single      Read                          Single Write                                          Burst Read

                                                                 tKL

                                                            tKH           tKC

CK

ADSP

                   tS

                       tH                                                            ADSC initiated  read

ADSC

                               tS                 tH

ADV

                   tS

                       tH

A0–An              A                                                  B           C

                   tS

GW

                   tS                                                     tH

BW

                                                                          tH

                                                                 tS

Ba–Bd

                   tS                                                                                                                      Deselected with E1

                                                  tH                                                 E1    masks       ADSP

E1

                   tS

                       tH                E2  and  E3  only  sampled with  ADSP    and ADSC

E2

                   tS

                       tH

E3

G

                                                                 tS                          tKQ                                                   tKQX

                                   tOE            tOHZ                    tH                         tLZ                                   tHZ

DQa–DQd                                      Q(A)                D(B)                                      Q(C)        Q(C+1)      Q(C+2)  Q(C+3)

Rev: 1.04a 2/2009                                           20/36                                                                  © 2004, GSI Technology

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                                                                               GS864218(B)/GS864236(B)/GS864272(C)

                                         Flow  Through Mode Timing (SCD)

         Begin        Read A  Cont       Cont     Write B     Read C        Read C+1 Read C+2 Read C+3 Read C                          Cont  Deselect

                                    tKL

                              tKH        tKC

CK

ADSP                                                               Fixed High

                      tS                             tS

                      tH                             AtHDSC initiated read

ADSC

                              tS

                              tH

ADV

                      tS

                      tH

A0–An              A                           B           C

                              tS

                              tH

GW

                                                     tS

                                                     tH

BW

                                                     tS

                                                     tH

Ba–Bd

                      tS                                                                                                               Deselected with E1

                                         tH

E1

                      tS

                      tH      E2 and E3 only sampled with ADSC

E2

                      tS

                      tH

E3

G

                                                     tH

                                                     tS         tKQ                                                                          tHZ

                      tOE                tOHZ                 tLZ                                                                                 tKQX

DQa–DQd                            Q(A)        D(B)                         Q(C)  Q(C+1)                               Q(C+2)  Q(C+3)  Q(C)

Rev: 1.04a 2/2009                                    21/36                                                                             © 2004, GSI Technology

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                                                                                       GS864218(B)/GS864236(B)/GS864272(C)

                                                   Pipeline Mode Timing (DCD)

         Begin         Read A      Cont  Deselect  Deselect      Write B      Read  C  Read C+1     Read  C+2          Read  C+3  Cont  Deselect  Deselect

                                                        tKL

                                                   tKH                tKC

CK

ADSP

                   tS                                                         ADSC  initiated read

                       tH

ADSC

                               tS        tH

ADV

                   tS

                       tH

Ao–An              A                                               B       C

                   tS

GW

                   tS                                                 tH

BW

                                                                      tH

                                                             tS

Ba–Bd

                   tS                                                                                                                   Deselected with E1

                                   tH

E1

                   tS                    E2 and    E3  only  sampled with ADSC

                       tH

E2

                   tS

                       tH

E3

G

                                                             tS                        tKQ                                                        tHZ

                                   tOE   tOHZ                         tH                    tLZ                                                        tKQX

DQa–DQd  Hi-Z                            Q(A)                D(B)                                   Q(C)  Q(C+1)             Q(C+2)     Q(C+3)

Rev: 1.04a 2/2009                                            22/36                                                                      © 2004, GSI Technology

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                                                                                                 GS864218(B)/GS864236(B)/GS864272(C)

                                                      Flow Through Mode Timing (DCD)

                   Begin     Read A      Cont         Deselect     Write B     Read C      Read  C+1  Read  C+2  Read C+3  Read C  Deselect

                                               tKL

                                         tKH          tKC

CK

ADSP                                                                                Fixed  High

                             tS                                    tS

                             tH                                    AtHDSC initiated read

ADSC

                                         tH

                                         tS                                                tS                              tH

ADV

                             tS

                             tH

Ao–An                     A                                     B           C

                                         tS

                                         tH

GW

                                                                   tS

                                                                   tH

BW

                                                                   tH

                                                                   tS

Ba–Bd

                             tS                                                                                                    Deselected with E1

                                         tH                                                E1 masks ADSP

E1

                             tS

                             tH      E2  and E3 only  sampled with ADSP and ADSC

E2

                             tS

                             tH                            E1 masks ADSP

E3

G

                                                                   tH

                             tOE                                   tS                                                                        tKQX

                             tKQ                      tOHZ                     tLZ                                                           tHZ

DQa–DQd                                       Q(A)         D(B)                            Q(C)       Q(C+1)     Q(C+2)    Q(C+3)  Q(C)

Rev: 1.04a 2/2009                                                      23/36                                                       © 2004, GSI Technology

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                                                                      GS864218(B)/GS864236(B)/GS864272(C)

Sleep Mode

During normal operation, ZZ must be pulled low, either by the user or by its internal pull down resistor. When ZZ is pulled high,

the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to

low, the SRAM operates normally after ZZ recovery time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of

Sleep mode is dictated by the length of time the ZZ is in a High state. After entering Sleep mode, all inputs except ZZ become

disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.

When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZI is met. Because ZZ is an asynchronous input, pending

operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated

until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a Deselect or Read commands

may be applied while the SRAM is recovering from Sleep mode.

                                          Sleep Mode Timing

                                     tKH

                                tKC       tKL

          CK

                         Setup

                         Hold

ADSP

ADSC

                                                                                                                       tZZR

                                                         tZZS   tZZH

          ZZ

Application Tips

Single and Dual Cycle Deselect

SCD devices (like this one) force the use of “dummy read cycles” (read cycles that are launched normally, but that are ended with

the output drivers inactive) in a fully synchronous environment. Dummy read cycles waste performance, but their use usually

assures there will be no bus contention in transitions from reads to writes or between banks of RAMs. DCD SRAMs do not waste

bandwidth on dummy cycles and are logically simpler to manage in a multiple bank application (wait states need not be inserted at

bank address boundary crossings), but greater care must be exercised to avoid excessive bus contention.

JTAG Port Operation

Overview

The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan

interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output

drivers are powered by VDDQ.

Disabling the JTAG Port

It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless

clocked.  TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG

Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

Rev: 1.04a 2/2009                                        24/36                                                               © 2004, GSI Technology

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                                                                              GS864218(B)/GS864236(B)/GS864272(C)

JTAG Pin Descriptions

Pin       Pin Name          I/O                                               Description

TCK       Test Clock        In   Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate

                                 from the falling edge of TCK.

                                 The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP

TMS       Test Mode Select  In   controller state machine. An undriven TMS input will produce the same result as a logic one input

                                 level.

                                 The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers

                                 placed between TDI and TDO. The register placed between TDI and TDO is determined by the

TDI       Test Data In      In   state of the TAP Controller state machine and the instruction that is currently loaded in the TAP

                                 Instruction Register (refer to the TAP Controller State Diagram). An undriven TDI pin will produce

                                 the same result as a logic one input level.

                                 Output that is active depending on the state of the TAP state machine. Output changes in

TDO       Test Data Out     Out  response to the falling edge of TCK. This is the output side of the serial registers placed between

                                 TDI and TDO.

Note:

This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is

held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview

The various JTAG registers, refered to as Test Access Port orTAP Registers, are selected (one at a time) via the sequences of 1s

and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the

rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the

TDI and TDO pins.

Instruction Register

The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or

the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the

TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the

controller is placed in Test-Logic-Reset state.

Bypass Register

The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through

the RAM’s JTAG Port to another device in the scan chain with as little delay as possible.

Boundary Scan Register

The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM’s input or I/O pins.

The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port’s TDO pin. The

Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the

device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan

Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in

Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,

SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                      GS864218(B)/GS864236(B)/GS864272(C)

                                                                  JTAG TAP Block Diagram

                                              ·         ·         ·            ·        ·         ·       ·          ·

                                      ·                           Boundary Scan Register                                    ·

                                      ·                                                                                     1

                                     108                       0

                                                               Bypass Register                                              0

                                                               2  1   0

                                                               Instruction Register

                       TDI                                                                                                          TDO

                                                               ID Code Register

                                                               31 30 29     ·        · ··  2   1  0

                                                                      Control Signals

                       TMS

                       TCK                                 Test Access Port (TAP) Controller

Identification (ID) Register

The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in

Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.

It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the

controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

ID Register Contents

           Die                                                                                               I/O                    GSI Technology             Presence Register

           Revision                                        Not Used                                   Configuration                 JEDEC Vendor

           Code                                                                                                                           ID Code

Bit #  31  30      29  28     27  26      25     24  23    22     21     20    19    18    17     16  15  14  13        12  11  10  9  8  7  6  5  4  3  2  1  0

x72    X   X       X   X      0   0       0      0   0     0      0      0        0  0     0      0   1   0       0     1   0   0   0  1  1  0  1  1  0  0  1  1

x36    X   X       X   X      0   0       0      X   1     0      0      1        0  0     0      0   1   0       0     0   0   0   0  1  1  0  1  1  0  0  1  1

x32    X   X       X   X      0   0       0      0   0     0      0      0        0  0     0      0   1   1       0     0   0   0   0  1  1  0  1  1  0  0  1  1

x18    X   X       X   X      0   0       0      X   1     0      0      1        0  0     0      0   1   0       1     0   0   0   0  1  1  0  1  1  0  0  1  1

x16    X   X       X   X      0   0       0      0   0     0      0      0        0  0     0      0   1   1       1     0   0   0   0  1  1  0  1  1  0  0  1  1

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                                                                              GS864218(B)/GS864236(B)/GS864272(C)

Tap Controller Instruction Set

Overview

There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific

(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be

implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load

address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.

When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired

instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the

TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this

device is listed in the following table.

                                             JTAG Tap Controller State Diagram

          1        Test Logic Reset

                          0

                   Run Test Idle          1            Select DR              1                                        Select IR    1

          0                                                   0                                                              0

                                                 1  Capture DR                   1                                     Capture IR

                                                           0                                                              0

                                                       Shift DR               0                                           Shift IR  0

                                                              1                                                              1

                                                 1     Exit1 DR                  1                                        Exit1 IR

                                                              0                                                              0

                                                    Pause DR                  0                                        Pause IR     0

                                                              1                                                              1

                                                       Exit2 DR               0                                           Exit2 IR  0

                                                              1                                                              1

                                                    Update DR                                                          Update IR

                                                    1            0                                                     1        0

Instruction Descriptions

BYPASS

When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This

occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-

tate testing of other devices in the scan path.

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SAMPLE/PRELOAD

     SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is

     loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and

     I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and

     are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because

     the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents

     while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will

     not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the

     TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP

     operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then

     places the boundary scan register between the TDI and TDO pins.

EXTEST

     EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with

     all logic 0s. The EXTEST command does not block or override the RAM’s input pins; therefore, the RAM’s internal state is

     still determined by its input pins.

     

     Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.

     Then the EXTEST command is used to output the Boundary Scan Register’s contents, in parallel, on the RAM’s data output

     drivers on the falling edge of TCK when the controller is in the Update-IR state.

     

     Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-

     tion is selected, the sate of all the RAM’s input and I/O pins, as well as the default values at Scan Register locations not asso-

     ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR

     state, the RAM’s output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-

     ated.

IDCODE

     The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and

     places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction

     loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z

     If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-

     Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR

     state.

RFU

     These instructions are Reserved for Future Use. In this device they replicate the BYPASS instruction.

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JTAG TAP Instruction Set Summary

    Instruction    Code                                                Description                                     Notes

    EXTEST         000   Places the Boundary Scan Register between TDI and TDO.                                        1

    IDCODE         001   Preloads ID Register and places it between TDI and TDO.                                       1, 2

                         Captures I/O ring contents. Places the Boundary Scan Register between TDI and

    SAMPLE-Z       010   TDO.                                                                                          1

                         Forces all RAM output drivers to High-Z.

        RFU        011   Do not use this instruction; Reserved for Future Use.                                         1

                         Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

    SAMPLE/        100   Captures I/O ring contents. Places the Boundary Scan Register between TDI and                 1

    PRELOAD              TDO.

        GSI        101   GSI private instruction.                                                                      1

        RFU        110   Do not use this instruction; Reserved for Future Use.                                         1

                         Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

    BYPASS         111   Places Bypass Register between TDI and TDO.                                                   1

Notes:

1.  Instruction codes expressed in binary, MSB on left, LSB on right.

2.  Default instruction automatically loaded at power-up and in test-logic-reset state.

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                                                                                    GS864218(B)/GS864236(B)/GS864272(C)

JTAG Port Recommended Operating Conditions and                          DC  Characteristics

                               Parameter                                    Symbol           Min.                         Max.                 Unit  Notes

                   3.3 V Test Port Input High Voltage                       VIHJ3            2.0                          VDD3 +0.3            V         1

                   3.3 V Test Port Input Low Voltage                        VILJ3            –0.3                         0.8                  V         1

                   2.5 V Test Port Input High Voltage                       VIHJ2   0.6 * VDD2                            VDD2 +0.3            V         1

                   2.5 V Test Port Input Low Voltage                        VILJ2            –0.3                         0.3 * VDD2           V         1

        TMS, TCK and TDI Input Leakage Current                              IINHJ            –300                         1                    uA        2

        TMS, TCK and TDI Input Leakage Current                              IINLJ            –1                           100                  uA        3

                     TDO Output Leakage Current                             IOLJ             –1                           1                    uA        4

                     Test Port Output High Voltage                          VOHJ             1.7                          —                    V         5, 6

                     Test Port Output Low Voltage                           VOLJ             —                            0.4                  V         5, 7

                     Test Port Output CMOS High                             VOHJC   VDDQ – 100 mV                         —                    V         5, 8

                     Test Port Output CMOS Low                              VOLJC            —                            100 mV               V         5, 9

Notes:

1.  Input Under/overshoot voltage must be –2 V < Vi < VDDn +2 V         not to exceed 4.6 V maximum, with              a  pulse width not  to  exceed 20% tTKC.

2.  VILJ  VIN VDDn

3.  0 V VIN VILJn

4.  Output Disable, VOUT = 0 to VDDn

5.  The TDO output driver is served by the VDDQ supply.

6.  IOHJ = –4 mA

7.  IOLJ = + 4 mA

8.  IOHJC = –100 uA

9.  IOLJC = +100 uA

JTAG Port AC Test Conditions

        Parameter                         Conditions                                                                   JTAG Port AC Test Load

        Input high level                            VDD – 0.2 V                     DQ

        Input low level                                0.2 V

        Input slew rate                                1 V/ns                                                                     50             30pF*

        Input reference level                          VDDQ/2                                                             VDDQ/2

        Output reference level                         VDDQ/2                                      * Distributed Test Jig Capacitance

Notes:

1.  Include scope and jig capacitance.

2.  Test conditions as shown unless otherwise noted.

Rev: 1.04a 2/2009                                                30/36                                                            © 2004, GSI Technology

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                                                                        GS864218(B)/GS864236(B)/GS864272(C)

                                         JTAG          Port Timing      Diagram

                            tTKC                              tTKH             tTKL

                   TCK

                                                       tTH

                                               tTS

                   TDI

                                                       tTH

                                               tTS

                   TMS

                                         tTKQ

                   TDO

                                                       tTH

                                               tTS

Parallel  SRAM     input

JTAG Port AC Electrical Characteristics

Parameter                   Symbol       Min           Max        Unit

TCK Cycle Time              tTKC         50            —            ns

TCK Low to TDO Valid        tTKQ         —             20           ns

TCK High Pulse Width        tTKH         20            —            ns

TCK Low Pulse Width         tTKL         20            —            ns

TDI & TMS Set Up Time       tTS          10            —            ns

TDI & TMS Hold Time         tTH          10            —            ns

Boundary Scan (BSDL Files)

For information regarding the Boundary Scan Chain, or  to obtain  BSDL  files  for  this  part,  please                contact  our  Applications

Engineering Department at: apps@gsitechnology.com.

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                                                                                            GS864218(B)/GS864236(B)/GS864272(C)

                               Package  Dimensions—119-Bump FPBGA (Package B, Variation 2)

   A1                       TOP VIEW                           Ø0.10S   C             BOTTOM VIEW                         A1

                                                               Ø0.30S   C  AS     BS           Ø0.60~0.90 (119x)

      1  2         3  4  5  6  7                                                            7  6  5  4                 3  2     1

A                                                                                                                                  A

B                                                                                                                                  B

C                                                                                                                                  C

D                                                                                                                                  D

E                                                                                 1.27                                             E

F                                                                                                                                  F

G                                                                                                                                  G

H                                                              22±0.10                                                             H

J                                                                          20.32                                                   J

K                                                                                                                                  K

L                                                                                                                                  L

M                                                                                                                                  M

N                                                                                                                                  N

P                                                                                                                                  P

R

T                                                                                                                                  R

U                                                                                                                                  T

                                                                                                                                   U

                                                               B

                                                                                                                          1.27

                                                   0.15 C                                            7.62

                                                                                  A                  14±0.10

                                                                                  0.20(4x)

                   SEATING  PLANE                  1.86.±0.13

   C                                    0.50~0.70

Rev: 1.04a 2/2009                                              32/36                                                                  © 2004, GSI Technology

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                                                                             GS864218(B)/GS864236(B)/GS864272(C)

                                  Package Dimensions—209-Bump BGA (Package C)

                               14 mm x 22 mm Body, 1.0 mm Bump Pitch, 11 x 19 Bump Array

                                                                             Ø0.10 M C      BOTTOM VIEW

                                                                             Ø0.30 M C A B                                                   Ø0.50~0.70 (209x)

   A1 CORNER                TOP VIEW                                         11         10  9                          8    7             6          5     4  3  2  1

   1               2  3  4  5  6  7   8  9  10   11                                                                                                                    A

                                                                                                                                                                       B

A                                                                                                                                                                      C

B                                                                                                                                                                      D

C                                                                       1.0                                                                                            E

D                                                                                                                                                                      F

E                                                                                                                                                                      G

F                                                                       1.0                                                                                            H

G                                                                                                                                                                      J

H                                                           22.0  18.0                                                                                                 K

J                                                                                                                                                                      L

K                                                                                                                                                                      M

L                                                                                                                                                                      N

M                                                                                                                                                                      P

N                                                                                                                                                                      R

P                                                                                                                                                                      T

R                                                                                                                                                                      U

T                                                                                                                                                                      V

U                                                                                                                                                                      W

V

W                                                                                                                      1.0                           1.0

                                                            B                                                                  10.0

                                                                  A                                                            14.0

                                                                  0.20(4x)

                                                                                                                                                     C

                                                                                                                                                     0.15

                                  SEATING PLANE

                               C                                                                                               0.40~0.60  1.70 MAX.

Rev: 1.04a 2/2009                                    33/36                                                                                                 © 2004, GSI Technology

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                                                                                   GS864218(B)/GS864236(B)/GS864272(C)

Ordering Information for GSI Synchronous Burst RAMs

    Org            Part Number1    Type                                            Package                             Speed2                        TA3

                                                                                                                       (MHz/ns)

    4M x 18        GS864218B-300   SCD/DCD; PL/FT                                  119 BGA (var.2)                     300/5.5                       C

    4M x 18        GS864218B-250   SCD/DCD; PL/FT                                  119 BGA (var.2)                     250/6.5                       C

    4M x 18        GS864218B-200   SCD/DCD; PL/FT                                  119 BGA (var.2)                     200/7.5                       C

    4M x 18        GS864218B-167   SCD/DCD; PL/FT                                  119 BGA (var.2)                     167/8                         C

    2M x 36        GS864236B-300   SCD/DCD; PL/FT                                  119 BGA (var.2)                     300/5.5                       C

    2M x 36        GS864236B-250   SCD/DCD; PL/FT                                  119 BGA (var.2)                     250/6.5                       C

    2M x 36        GS864236B-200   SCD/DCD; PL/FT                                  119 BGA (var.2)                     200/7.5                       C

    2M x 36        GS864236B-167   SCD/DCD; PL/FT                                  119 BGA (var.2)                     167/8                         C

    1M x 72        GS864272C-300   SCD/DCD; PL/FT                                  209 BGA                             300/5.5                       C

    1M x 72        GS864272C-250   SCD/DCD; PL/FT                                  209 BGA                             250/6.5                       C

    1M x 72        GS864272C-200   SCD/DCD; PL/FT                                  209 BGA                             200/7.5                       C

    1M x 72        GS864272C-167   SCD/DCD; PL/FT                                  209 BGA                             167/8                         C

    4M x 18        GS864218B-300I  SCD/DCD; PL/FT                                  119 BGA (var.2)                     300/5.5                       I

    4M x 18        GS864218B-250I  SCD/DCD; PL/FT                                  119 BGA (var.2)                     250/6.5                       I

    4M x 18        GS864218B-200I  SCD/DCD; PL/FT                                  119 BGA (var.2)                     200/7.5                       I

    4M x 18        GS864218B-167I  SCD/DCD; PL/FT                                  119 BGA (var.2)                     167/8                         I

    2M x 36        GS864236B-300I  SCD/DCD; PL/FT                                  119 BGA (var.2)                     300/5.5                       I

    2M x 36        GS864236B-250I  SCD/DCD; PL/FT                                  119 BGA (var.2)                     250/6.5                       I

    2M x 36        GS864236B-200I  SCD/DCD; PL/FT                                  119 BGA (var.2)                     200/7.5                       I

    2M x 36        GS864236B-167I  SCD/DCD; PL/FT                                  119 BGA (var.2)                     167/8                         I

    1M x 72        GS864272C-300I  SCD/DCD; PL/FT                                  209 BGA                             300/5.5                       I

    1M x 72        GS864272C-250I  SCD/DCD; PL/FT                                  209 BGA                             250/6.5                       I

    1M x 72        GS864272C-200I  SCD/DCD; PL/FT                                  209 BGA                             200/7.5                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number. Example: GS864218B-167IB.

2.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow Through mode-selectable by the user.

3.  TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.

4.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.04a 2/2009                  34/36                                                                               © 2004, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                   GS864218(B)/GS864236(B)/GS864272(C)

Ordering Information for GSI Synchronous Burst RAMs (Continued)

    Org            Part Number1     Type                                           Package                             Speed2                        TA3

                                                                                                                       (MHz/ns)

    1M x 72        GS864272C-167I   SCD/DCD; PL/FT                                 209 BGA                             167/8                         I

    4M x 18        GS864218GB-300   SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       300/5.5                       C

    4M x 18        GS864218GB-250   SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       250/6.5                       C

    4M x 18        GS864218GB-200   SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       200/7.5                       C

    4M x 18        GS864218GB-167   SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       167/8                         C

    2M x 36        GS864236GB-300   SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       300/5.5                       C

    2M x 36        GS864236GB-250   SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       250/6.5                       C

    2M x 36        GS864236GB-200   SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       200/7.5                       C

    2M x 36        GS864236GB-167   SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       167/8                         C

    1M x 72        GS864272GC-300   SCD/DCD; PL/FT                RoHS-compliant 209 BGA                               300/5.5                       C

    1M x 72        GS864272GC-250   SCD/DCD; PL/FT                RoHS-compliant 209 BGA                               250/6.5                       C

    1M x 72        GS864272GC-200   SCD/DCD; PL/FT                RoHS-compliant 209 BGA                               200/7.5                       C

    1M x 72        GS864272GC-167   SCD/DCD; PL/FT                RoHS-compliant 209 BGA                               167/8                         C

    4M x 18        GS864218GB-300I  SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       300/5.5                       I

    4M x 18        GS864218GB-250I  SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       250/6.5                       I

    4M x 18        GS864218GB-200I  SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       200/7.5                       I

    4M x 18        GS864218GB-167I  SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       167/8                         I

    2M x 36        GS864236GB-300I  SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       300/5.5                       I

    2M x 36        GS864236GB-250I  SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       250/6.5                       I

    2M x 36        GS864236GB-200I  SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       200/7.5                       I

    2M x 36        GS864236GB-167I  SCD/DCD; PL/FT                RoHS-compliant 119 BGA (var.2)                       167/8                         I

    1M x 72        GS864272GC-300I  SCD/DCD; PL/FT                RoHS-compliant 209 BGA                               300/5.5                       I

    1M x 72        GS864272GC-250I  SCD/DCD; PL/FT                RoHS-compliant 209 BGA                               250/6.5                       I

    1M x 72        GS864272GC-200I  SCD/DCD; PL/FT                RoHS-compliant 209 BGA                               200/7.5                       I

    1M x 72        GS864272GC-167I  SCD/DCD; PL/FT                RoHS-compliant 209 BGA                               167/8                         I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number. Example: GS864218B-167IB.

2.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow Through mode-selectable by the user.

3.  TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.

4.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.04a 2/2009                   35/36                                                                              © 2004, GSI Technology

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                                                                    GS864218(B)/GS864236(B)/GS864272(C)

72Mb Sync SRAM Data Sheet  Revision History

DS/DateRev. Code: Old;     Types of Changes                         Page;Revisions;Reason

New                        Format or Content

8642xx_r1                                     •      Creation of new datasheet

8642xx_r1; 8642xx_r1_01    Content            •      Changed “E” package to “F”

                                              •      Added Pb-Free information

8642xx_r1_01;              Content            •      Removed F package entirely

8642xx_r1_02                                  •      (rev. 1.02a):  Changed 36Mb to 72Mb in front page banner

8642xx_r1_02;                                 •      Changed 167 MHz tKQ to 3.4 ns (pg. 1, 19)

8642xx_r1_03               Content            •      Changed Pb-free to RoHS-compliant (entire document)

                                              •      Added status to ordering information table (pg. 33, 34, 35)

                                              •      Updated Truth Tables

8642xx_r1_03;              Content            •      Rev1.04a:      updated coplanarity for 209 BGA mechanical,

8642xx_r1_04                                         removed Status column from Ordering Information table,

                                                     Removed “Preliminary” banner due to MP status

Rev: 1.04a 2/2009                             36/36                                                                    © 2004, GSI Technology

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GSI Technology:

GS864272C-200    GS864272C-250I  GS864218B-250    GS864218GB-167   GS864272C-300I   GS864236GB-200

GS864218B-200   GS864236B-200I   GS864272GC-167I  GS864218B-200I   GS864218GB-200I  GS864272GC-200

GS864236B-200   GS864236GB-200I  GS864236GB-167I  GS864218B-167    GS864218B-250I   GS864272C-250

GS864272GC-300I  GS864236GB-250  GS864236B-300    GS864236B-250    GS864218B-167I   GS864236GB-167

GS864272C-300    GS864272C-167I  GS864218GB-250   GS864272GC-167   GS864236B-250I   GS864272GC-250

GS864218GB-300   GS864218GB-200  GS864272C-200I   GS864218GB-167I  GS864272GC-200I  GS864272GC-250I

GS864272C-167    GS864272GC-300  GS864236B-167I   GS864218GB-250I  GS864236GB-300I  GS864236GB-300

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