电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

GS84118B-100I

器件型号:GS84118B-100I
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
下载文档

器件描述

256K x 18 Sync Cache Tag

文档预览

GS84118B-100I器件文档内容

TQFP, BGA                     256K x 18 Sync                                       GS84118T/B-166/150/133/100
Commercial Temp                  Cache Tag
Industrial Temp                                                                                         166 MHz100 MHz
                                                                                                              8.5 ns12 ns
                                                                                                                  3.3 V VDD

                                                                                                        3.3 V and 2.5 V I/O

Features                                                       Output registers and the Match output register are provided and
                                                               controlled by the FT mode pin (Pin 14). Through use of the FT
3.3 V +10%/5% core power supply, 2.5 V or 3.3 V I/O         mode pin, I/O registers can be programmed to perform pipeline
  supply                                                       or flow through operation. Flow Through mode reduces
                                                               latency.
Intergrated data comparator for Tag RAM application
FT mode pin for flow through or pipeline operation           Byte write operation is performed by using Byte Write Enable
LBO pin for Linear or Interleave (PentiumTM and X86) Burst   (BWE) input combined with two individual byte write signals
                                                               BW1-2. In addition, Global Write (GW) is available for
  mode                                                         writing all bytes at one time.
Synchronous address, data I/O, and control inputs
Synchronous Data Enable (DE)                                 Compare cycles begin as a read cycle with output disabled so
Asynchronous Output Enable (OE)                              that compare data can be loaded into the data input register.
Asynchronous Match Output Enable (MOE)                       The comparator compares the read data with the registered
Byte Write (BWE) and Global Write (GW) operation             input data and a match signal is generated. The match output
Three chip enable signals for easy depth expansion           can be either in Pipeline or Flow Through modes controlled by
Internal self-timed write cycle                              the FT signal.
JTAG Test mode conforms to IEEE standard 1149.1
JEDEC-standard 100-lead TQFP package and 119-BGA:            Low power (Standby mode) is attained through the assertion of
                                                               the ZZ signal, or by stopping the clock (CLK). Memory data is
  T:TQFP or B: BGA                                             retained during Standby mode.

                  -166  -150  -133  -100                       JTAG boundary scan interface is provided using IEEE
                                                               standard 1149.1 protocol. Four pins--Test Data In (TDI), Test
Pipeline  tcycle 6.0 ns 6.6 ns 7.5 ns 10 ns                    Data Out (TDO), Test Clock (TCK) and Test Mode Select
3-1-1-1   tKQ 3.5 ns 3.8 ns 4.0 ns 4.5 ns                      (TMS)--are used to perform JTAG function.
          IDD 310 mA 275 mA 250 mA 190 mA
  Flow                                                         The GS84118 operates on a 3.3 V power supply and all inputs/
Through   tKQ 8.5 ns 10 ns 11 ns 12 ns                         outputs are 3.3 V- or 2.5 V-LVTTL-compatible. Separate
2-1-1-1   tcycle 10 ns 10 ns 15 ns 15 ns                       output (VDDQ) pins are used to allow both 3.3 V or 2.5 V IO
          IDD 190 mA 190 mA 140 mA 140 mA                      interface.

Functional Description                                         * Pentium is a trademark of Intel Corp.

The GS84118 is a 256K x 18 high performance synchronous
SRAM with integrated Tag RAM comparator. A 2-bit burst
counter is included to provide burst interface with PentiumTM
and other high performance CPUs. It is designed to be used as
a Cache Tag SRAM, as well as data SRAM. Addresses, data
IOs, match output, chip enables (CE1, CE2, CE3), address
control inputs (ADSP, ADSC, ADV), and write control inputs
(BW1, BW2, BWE, GW, DE) are synchronous and are
controlled by a positive-edge-triggered clock (CLK).

Output Enable (OE), Match Output Enable, and power down
control (ZZ) are asynchronous. Burst can be initiated with
either ADSP or ADSC inputs. Subsequent burst addresses are
generated internally and are controlled by ADV. The burst
sequence is either interleave order (PentiumTM or x86) or
linear order, and is controlled by LBO.

Rev: 1.05 7/2001                    1/30                                                                               1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

Trademark Notice (if any) Trademark of Giga Semiconductor, Inc. (GSI Technology).
                                  GS84118T/B-166/150/130/100

Pin Configuration

                       A6
                           A7
                               CE1
                                   CE2
                                       NC
                                            NC
                                                BW2
                                                    BW1
                                                         CE3
                                                             VDD
                                                                 VSS
                                                                      CLK
                                                                          GW
                                                                              BWE
                                                                                   OE
                                                                                       ADSC
                                                                                           ADSP
                                                                                               ADV
                                                                                                   A8
                                                                                                       A9

   NC              1  100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81                                     80  A10
                                                                                                                           NC
   NC              2                                                                                                   79  NC
   NC                                                                                                                      VDDQ
VDDQ               3                                                                                                   78  VSS
                                                                                                                           NC
VSS               4                                                                                                   77  DQP1
   NC                                                                                                                      DQ8
   NC              5                                                                                                   76  DQ7
DQ9                                                                                                                       VSS
DQ10               6                                                                                                   75  VDDQ
VSS                                                                                                                       DQ6
VDDQ               7                                                                                                   74  DQ5
DQ11                                                                                                                      VSS
DQ12               8                                                                                                   73  NC
   FT                                                                                                                      VDD
                   9   256K x 18                                                                                       72  ZZ
VDD               10                                                                                                  71  DQ4
   NC                                                                                                                      DQ3
  VSS              11  Top View                                                                                        70  VDDQ
DQ13                                                                                                                       VSS
DQ14               12                                                                                                  69  DQ2
VDDQ                                                                                                                       DQ1
  VSS              13                                                                                                  68  NC
DQ15                                                                                                                       NC
DQ16               14                                                                                                  67  VSS
DQP2                                                                                                                       VDDQ
   NC              15                                                                                                  66
  VSS                                                                                                                      MATCH
VDDQ               16                                                                                                  65
   NC                                                                                                                      DE
   NC              17                                                                                                  64  MOE
   NC
                   18                                                                                                  63

                   19                                                                                                  62

                   20                                                                                                  61

                   21                                                                                                  60

                   22                                                                                                  59

                   23                                                                                                  58

                   24                                                                                                  57

                   25                                                                                                  56

                   26                                                                                                  55

                   27                                                                                                  54

                   28                                                                                                  53

                   29                                                                                                  52

                   30                                                                                                  51

                       31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                       LBO
                          A5
                               A4
                                   A3
                                       A2
                                            A1
                                                A0

                                                    TMS
                                                        TDI
                                                             VSS
                                                                 VDD

                                                                     TDO
                                                                         TCK

                                                                              A15
                                                                                  A1 4
                                                                                      A13
                                                                                           A12
                                                                                               A11
                                                                                                   A16
                                                                                                        A17

Rev: 1.05 7/2001       2/30                                                                                             1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                    GS84118T/B-166/150/130/100

84118 PadOut                          119-Bump BGA--Top View

                              A   1     2           3    4     5    6                                                  7
                              B
                              C   VDDQ  A6          A7   ADSP  A8   A9    VDDQ
                              D
                              E   NC    E2          A4   ADSC A15   E3                                                 NC
                               F
                              G   NC    A5          A3   VDD   A14  A16                                                NC
                              H
                               J  DQB1  NC    VSS        NC    VSS  DQP1                                               NC
                              K
                               L  NC    DQB2  VSS        E1    VSS  NC                                                 DQA8
                              M
                              N   VDDQ NC     VSS        G     VSS  DQA7 VDDQ
                              P
                              R   NC    DQB3        BB   ADV   NC   NC                                                 DQA6
                               T
                              U   DQB4  NC    VSS        GW    VSS  DQA5                                               NC

                                  VDDQ VDD          NC   VDD   NC   VDD VDDQ

                                  NC    DQB5  VSS        CK    VSS  NC                                                 DQA4

                                  DQB6  NC          NC   NC    BA   DQA3                                               NC

                                  VDDQ DQB7   VSS        BW    VSS MATCH VDDQ

                                  DQB8  NC    VSS        A1    VSS  DQA2                                               DE

                                  NC    DQP2  VSS        A0    VSS  MOE                                                DQA1

                                  NC    A2    LBO        VDD   FT   A13                                                NC

                                  NC    A10         A11  NC    A12  A17                                                ZZ

                                  VDDQ TMS          TDI  NC    TDO  TCK VDDQ

Rev: 1.05 7/2001                              3/30                                                                         1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                    GS84118T/B-166/150/130/100

TQFP Pin Description                                    Symbol                           Description
                Pin Location
                                                         A0A17     Address Input Signals--Inputs are registered and must meet
   37, 36, 35, 34, 33, 32, 100, 99, 82, 81, 80, 48,                         setup and hold times, as specified on page 11.
                 47, 46, 45, 44, 49, 50                    CLK                             Clock Input Signal
                           89
                                                           BWE         Byte Write Enable Signal--The byte write enable signal
                           87                                       needs to be combined with one of the four byte write signals
                                                           BW1
                           93                              BW2                       for a write operation to occur.
                           94                               GW                Byte Write signal for data outputs 1 thru 8
                           88                         CE1,CE2, CE3            Byte Write signal for data outputs 9 thru 16
                       92, 97, 98                           OE
                           86                              ADV                            Global Write Enable
                           83                         ADSP, ADSC                              Chip Enables
                         84, 85                                                              Output Enable
   58, 59, 62 ,63, 68, 69, 72, 73, 8, 9, 12, 13, 18,   DQ1DQ16
                       19, 22, 23                                                        Burst address advance
                         74, 24                       DQP1DQP2                          Address status signals
                           53                            MATCH
                           51                              MOE                         Data Input and Output pins

                           52                               DE                        Parity Input and Output pins
                                                                                              Match Output
                           64                               ZZ
                                                                                          Match Output Enable
                           14                               FT      Data Enable--Data input registers are updated only when DE
                           31                              LBO
                           38                              TMS                                   is active.
                           39                               TDI       Power down control--Application of ZZ will result in a low
                           42                              TDO
                           43                              TCK                        standby power consumption.
                     15, 41, 65, 91                         VDD                     Flow Through or Pipeline mode
         5,10,17, 21, 26, 40, 55, 60, 67, 71,               VSS
                         76, 90                            VDDQ                         Linear Order Burst mode
             4, 11, 20, 27, 54, 61, 70, 77                  NC                              Test Mode Select
   1, 2, 3, 6, 7, 16, 25, 28, 29, 30,56, 57, 66, 75,                                           Test Data In
                     78, 79, 95, 96                                                           Test Data Out
                                                                                                Test Clock
                                                                                           3.3 V power supply

                                                                                                 Ground

                                                                                    2.5 V/3.3 V output power supply

                                                                                               No Connect

Rev: 1.05 7/2001                                      4/30                                                             1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
PBGA Pin Description                                 Symbol                 GS84118T/B-166/150/130/100
               Pin Location
                                                      A0A17                           Description
P4, N4, R2, C3, B3, C2, A2, A3, A5, A6, T6, C5,        CLK
               R6, T5, T2, T3, B5, C6                              Address Input Signals--Inputs are registered and must meet
                          K4                            BWE               setup and hold times, as specified on page 11.
                                                                                          Clock Input Signal
                          M4                            BW1
                                                        BW2      Byte Write Enable Signal--The byte write enable signal needs to
                          L5                             GW       be combined with one of the four byte write signals for a write
                          G3                       CE1,CE2, CE3                           operation to occur.
                          H4                             OE                  Byte Write signal for data outputs 1 thru 8
                     E4, B2, B6                         ADV                 Byte Write signal for data outputs 9 thru 16
                          F4                       ADSP, ADSC                            Global Write Enable
                          G4                        DQ1DQ16                                 Chip Enables
                        A4, B4                     DQP1DQP2                                Output Enable
P7, N6, L6, K7, H6, G7, F6, E7, D1, E2, G2, H1,      MATCH                            Burst address advance
                   K2, L1, M2, N1                       MOE                            Address status signals
                        D6, P2                           DE
                          M6                                                         Data Input and Output pins
                          P6                             ZZ
                                                         FT                         Parity Input and Output pins
                          N7                            LBO                                 Match Output
                                                        TMS
                          T7                             TDI                            Match Output Enable
                                                        TDO      Data Enable--Data input registers are updated only when DE is
                          R5                            TCK
                          R3                             VDD                                    active.
                          U2                             VSS        Power down control--Application of ZZ will result in a low
                          U3                            VDDQ
                          U5                                                        standby power consumption.
                          U4                             NC                        Flow Through or Pipeline mode
                  C4, J2, J4, J6, R4
D3, D5, E3, E5, F3, F5, H3, H5, K3, K5, M3, M5,                                      Linear Order Burst mode
                   N3, N5, P3, P5                                                         Test Mode Select
      A1, A7, F1, F7, J1, J7, M1, M7, U1, U7                                                 Test Data In
B1, B7, C1, C7, D2, D4, D7, E1, E6, F2, G1, G5,                                            Test Data Out
  G6, H2, H7, J3, J5, K1, K6, L2, L3, L4, L7, N2,                                             Test Clock
              P1, RR1, R7, T1, T4, U6                                                    3.3 V power supply

                                                                                                Ground

                                                                                  2.5 V/3.3 V output power supply

                                                                                             No Connect

Rev: 1.05 7/2001                                   5/30                                                                1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                         GS84118T/B-166/150/130/100

Functional Block Diagram

         18       REGISTER

A0-17             DQ

                             A0                                     A0

                                        D0                          Q0 A1

                             A1             BINARY                                   18
                                        D1 COUNTER Q1

                                        Load                                             A

LBO                                                                                  256K X 18
ADV
CLK                                                                               Memory

ADSC                                                                                 Array
ADSP
                                                                           Q                                           D

GW

BWE                                         Register                          18                                          18
                                            DQ

BW1                                                                                      2

                                                          Register
                                                          DQ
BW2

                                                                                                                                    Register
                                                                                                                          DQ

                                                                                                            Register
                                                                                                    QD

                                                                               Register
                                                                           DQ

DE
                                                         Register
                                                         DQ

CE1                                         Register
CE2                                         DQ
CE3                                         Register
                                            DQ
ZZ                Powerdown
                   Control

FT
OE
MOE
A, DQ,                                                                           18
Control  54
                  Boundary Scan                                            DQ1-16
                     Registers                                             DQP1-2                                                        Match

TDI                         Bypass Reg                              TDO                                                    1999, Giga Semiconductor, Inc.

                            ID Reg.

                  Instruction Reg.

TMS                         TAP

TCK                         Controller

Rev: 1.05 7/2001                                                    6/30

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                            GS84118T/B-166/150/130/100

Mode Pin Function                  Function                                                FT                           Function

                  LBO              Linear Burst                                             L                          Flow Through
                                 Interleaved Burst                                       H or NC                          Pipeline
                        L
                    H or NC

Power Down Control

                                                      ZZ                Function

                                                      L or NC           Active

                                                      H              Standby, IDD = ISB

Note:
There are pull up devices on LBO and FT pins and pull down device on ZZ pin, so those input pins can be unconnected
and the chip will operate in the default states as specified in the above tables.

Linear Burst Sequence                                                   Interleaved Burst Sequence

                             A[1:0] A[1:0] A[1:0] A[1:0]                                          A[1:0] A[1:0] A[1:0] A[1:0]

1st address                  00  01  10                   11               1st address               00                01  10        11

2nd address                  01  10  11                   00               2nd address               01                00  11        10

3rd address                  10  11  00                   01               3rd address               10                11  00        01

4th address                  11  00  01                   10               4th address               11                10  01        00

Byte Write Function

                                     Function                        GW BWE BW1 BW2

                                     Read                            H  H                X        X

                                     Read                            H  L                H        H

                                     Write all bytes                 L  X                X        X

                                     Write all bytes                 H  L                L        L

                                     Write byte 1                    H  L                L        H

                                     Write byte 2                    H  L                H        L

Note: H = logic high, L = logic low, NC = no connect

Rev: 1.05 7/2001                                               7/30                                                    1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                     GS84118T/B-166/150/130/100

Synchronous Truth Table       Address Used  CE1 CE2 CE3 ADSP ADSC ADV Write OE CLK DQ
                                   none
                Operation          none     HXX   X  L                                                                 X  X X L-H High-Z
Deselect Cycle, Power Down        none
Deselect Cycle, Power Down        none     LLX   L  X                                                                 X  X X L-H High-Z
Deselect Cycle, Power Down        none
Deselect Cycle, Power Down                 LXH   L  X                                                                 X  X X L-H High-Z
Deselect Cycle, Power Down      external
Read Cycle, Begin Burst         external   LLX   H  L                                                                 X  X X L-H High-Z
Read Cycle, Begin Burst         external
Read Cycle, Begin Burst         external   LXH   H  L                                                                 X  X X L-H High-Z
Read Cycle, Begin Burst         external
Write Cycle, Begin Burst                   LHL   L  X                                                                 X  X L L-H Q
Read Cycle, Continue Burst         next
Read Cycle, Continue Burst         next    LHL   L  X                                                                 X  X H L-H High-Z
Read Cycle, Continue Burst         next
Read Cycle, Continue Burst         next    LHL   H  L                                                                 X  H L L-H Q
Write Cycle, Continue Burst        next
Write Cycle, Continue Burst        next    LHL   H  L                                                                 X  H H L-H High-Z
Read Cycle, Suspend Burst        current
Read Cycle, Suspend Burst        current   LHL   H  L                                                                 X  L X L-H D
Read Cycle, Suspend Burst        current
Read Cycle, Suspend Burst        current   XXX   H  H                                                                 L  H L L-H Q
Write Cycle, Suspend Burst       current
Write Cycle, Suspend Burst       current   XXX   H  H                                                                 L  H H L-H High-Z

                                            HXX   X  H                                                                 L  H L L-H Q

                                            HXX   X  H                                                                 L  H H L-H High-Z

                                            XXX   H  H                                                                 L  L X L-H D

                                            HXX   X  H                                                                 L  L X L-H D

                                            XXX   H  H                                                                 H  H L L-H Q

                                            XXX   H  H                                                                 H  H H L-H High-Z

                                            HXX   X  H                                                                 H  H L L-H Q

                                            HXX   X  H                                                                 H  H H L-H High-Z

                                            XXX   H  H                                                                 H  L X L-H D

                                            HXX   X  H                                                                 H  L X L-H D

Notes:
1. X means "don't care," H means "logic high," L means "logic low."

2. Write is the logic function of GW, BWE, BW1, BW2. See Byte Write Function table for detail.
3. All inputs, except OE, must meet setup and hold on rising edge of CLK.
4. Suspending busrt generates a wait cycle.
5. ADSP LOW along with SRAM being selected always initiates a Read cycle at the L-H edge of the clock (CLK).
6. A Write cycle can only be performed by setting Write low for the clock L-H edge of the subsequent wait cycle.

     Refer to page 12 for the Write timing diagram.

Rev: 1.05 7/2001                            8/30                                                                           1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                         GS84118T/B-166/150/130/100

Truth Table For Read/Write/Compare/Fill Write Operation

                          CE  Write  DE                    MOE       OE                                                Match     DQ

Read                      L   H              X             X             L                                             --        Q

Write                     L   L              L             X           H                                               --        D

Compare                   L   H              L             L           H                                               Data Out  D

Fill Write                L   L              H             X             X                                             --        X

Match Deselect            H   X              X             L             X                                             High      High Z

Deselect                  H   X              X             H             X                                             High Z    High Z

Notes:
1. X means "don't care," H means "logic high," L means "logic low."
2. Write is the logic function of GW, BWE, BW1, BW2. See Byte Write Function table for detail.
3. CE is defined as CE1=L, CE2=H and CE3=L
4. All signals are synchronous and are sampled by CLK except OE and MOE. OE and MOE are asynchronous and drive the bus immediately.

Absolute Maximum Ratings (Voltage reference to VSS = 0 V)

                  Symbol      Description                     Commerical                                               Unit

                  VDD         Supply Voltage                    0.5 to 4.6                                                V

                  VDDQ        Output Supply Voltage             0.5 to VDD                                                V

                  VCLK        CLK Input Voltage                 0.5 to 6                                                  V

                  Vin         Input Voltage                   0.5 to VDD + 0.5                                            V
                                                               ( 4.6 V max. )

                  Vout        Output Voltage                  0.5 to VDD + 0.5                                            V
                                                               ( 4.6 V max. )

                  Iout        Output Current per I/O            +/20                                                  mA

                  PD          Power Dissipation                 1.5                                                        W

                  TOPR        Operating Temperature             0 to 70                                                    oC

                  TSTG        Storage Temperature               55 to 125                                                 oC

Note: Permanent damage to the device may occur if the Absolute Maximun Ratings are exceeded. Functional operation should be restricted to
the recommended operation conditions. Exposure to higher than recommended voltages, for an extended period of time, could effect the
performance and reliability of this component.

Rev: 1.05 7/2001                     9/30                                                                               1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                            GS84118T/B-166/150/130/100

Package Thermal Characteristics

                  Rating                  Layer Board Symbol TQFP max PBGA max Unit Notes

        Junction to Ambient (at 200 lfm)  single         RJA            32                                             28      C/W             1,2

        Junction to Ambient (at 200 lfm)  four           RJA            20                                             18      C/W             1,2

        Junction to Case (TOP)            --             RJC            7                                              4       C/W             3

Notes:

1. Junction temperature is a function of SRAM power dissapation, package thermal resistance, mounting board temperature, ambient.
     Temperature air flow, board density, and PCB thermal resistance.

2. SCMI G-38-87.
3. Average thermal resistance between die and top surface, MIL SPEC-883, Method 1012.1.

AC Test Conditions                                                                   Output load 1
                                                                        DQ
(VDD = 3.135 V3.6 V, TA = 070C)
                                          Conditions                                                                                 50W 30pF1
            Parameter
                                           VIH = 2.3 V                                                                         VT = 1.25 V
             Input high level              VIL = 0.2 V                                                                 FIG. 1
                                           TR = 1 V/ns
              Input low level                                                                                          Output load 2
             Input slew rate                  1.25 V                                                                                2.5 V
          Input reference level               1.25 V
         Output reference level             Fig. 1& 2                       DQ                                                 225W

               Output load

Notes:                                                                                                                     5pF1 225W

1. Include scope and jig capacitance.                                                                                  FIG. 2

2. Test conditions as specified with output loading as shown in Fig. 1
     unless otherwise noted.

3. Output load 2 for tLZ, tHZ, tOLZ and tOHZ.
4. Device is deselected as defined by the Truth Table.

Rev: 1.05 7/2001                                  10/30                                                                1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                         GS84118T/B-166/150/130/100

DC Characteristics and Supply Currents (Voltage reference to VSS = 0 V)

(VDD = 3.135 V3.6 V, Ta = 070C for Commercial Temperature Offering)

     Parameter             Symbol  Test Conditions  Min Max

  Input Leakage Current    IIL     VIN = 0 to VDD   1 uA 1 uA
(except ZZ, FT, LBO pins)
                           IinZZ   VDD  VIN  VIH    1 uA 1 uA
     ZZ Input Current              0 V  VIN  VIH    1 uA 300 uA

   Mode Input Current      IinM    VDD  VIN  VIL    30 0uA 1 uA
     (FT & LBO pins)               0 V  VIN  VIL     1 uA 1 uA

Output Leakage Current    Iol     Output Disable,  1 uA 1 uA
                                   VOUT = 0 to VDD
   Output High Voltage
   Output High Voltage     VOH     IOH = 4 mA, VDDQ = 2.375 V 1.7 V
   Output Low Voltage
                           VOH     IOH = 4 mA, VDDQ = 3.135 V 2.4 V

                           VOL     IOL = +4 mA                           0.4 V

Rev: 1.05 7/2001                   11/30                                                                               1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                              GS84118T/B-166/150/130/100

Operating Currents

                                                          -166          -150                                           -133          -100

Parameter           Test Conditions        Symbol     0 40         0 40                                              0 40     0         40 Unit

                                             IDD      to        to  to        to  to                                         to  to        to
                                           Pipeline
                                                      70C +85C    70C +85C    70C +85C                                     70C +85C
                                             IDD
Operating           Device Selected;    Flow Through  310 320       275 285       250 260                                        190 200 mA
Current
                    All other inputs         ISB      190 200       190 200       140 150                                        140 150 mA
                      VIH Or  VIL          Pipeline

                     Output open             ISB
                                        Flow Through
                                                      30 40         30 40         30 40                                          30 40 mA
                                             IDD
Standby Current ZZ  VDD 0.2 V            Pipeline

                                             IDD      30 40         30 40         30 40                                          30 40 mA
                                        Flow Through
Deselect Supply     Device Deselected;                110 120       105 115       100 110                                        80 90 mA
    Current         All other inputs
                      VIH OR  VIL                     80 90         80 90         65 75                                          65 75 mA

Rev: 1.05 7/2001                        12/30                                                                           1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                 GS84118T/B-166/150/130/100

AC Electrical Characteristics

                  Parameter                  Symbol  -166  -150  -133                                                  -100  Unit

                                               tKC   Min Max Min Max Min Max Min Max
                                               tKQ
                      Clock Cycle Time        tKQX   6.0 -- 6.7 -- 7.5 -- 10 -- ns
                    Clock to Output Valid      tLZ1
                   Clock to Output Invalid     tKM   -- 3.5 -- 3.8 -- 4 -- 4.5 ns
                  Clock to Output in Low-Z    tKMX
                    Clock to Match Valid      tMLZ1  1.5 -- 1.5 -- 1.5 -- 1.5 -- ns
                   Clock to Match Invalid      tKC
                  Clock to Match in Low-Z      tKQ   1.5 -- 1.5 -- 1.5 -- 1.5 -- ns
                                              tKQX
Pipeline             Clock Cycle Time         tLZ1  -- 3.5 -- 3.8 -- 4 -- 4.5 ns
Flow-Thru           Clock to Output Valid      tKM   1.5 -- 1.5 -- 1.5 -- 1.5 -- ns
                   Clock to Output Invalid    tKMX
                  Clock to Output in Low-Z    tMLZ1  1.5 -- 1.5 -- 1.5 -- 1.5 -- ns
                    Clock to Match Valid       tKH
                   Clock to Match Invalid      tKL   10.0 -- 10.0 -- 15.0 -- 15.0 -- ns
                  Clock to Match in Low-Z      tHZ1   -- 8.5 -- 10.0 -- 11.0 -- 12.0 ns
                                               tOE   3.0 -- 3.0 -- 3.0 -- 3.0 -- ns
                      Clock HIGH Time         tOLZ1
                      Clock LOW Time          tOHZ1  3.0 -- 3.0 -- 3.0 -- 3.0 -- ns
                  Clock to Output in High-Z   tMOE
                     OE to Output Valid      tMOLZ1  -- 8.5 -- 10.0 -- 11.0 -- 12.0 ns
                   OE to output in Low-Z     tMOHZ1  3.0 -- 3.0 -- 3.0 -- 3.0 -- ns
                   OE to output in High-Z
                    MOE to Match Valid               3.0 -- 3.0 -- 3.0 -- 3.0 -- ns
                  MOE to Match in Low-Z
                  MOE to Match in High-Z             1.3 -- 1.5 -- 1.7 -- 2 -- ns
                                                     1.5 -- 1.7 -- 1.9 -- 2.2 -- ns

                                                     1.5 3.5 1.5 3.8 1.5 4 1.5 5 ns

                                                     -- 3.5 -- 3.8 -- 4 -- 5 ns

                                                     0 -- 0 -- 0 -- 0 -- ns

                                                     -- 3.5 -- 3.8 -- 4 -- 5 ns

                                                     -- 3.5 -- 3.8 -- 4 -- 5 ns

                                                     0 -- 0 -- 0 -- 0 -- ns

                                                     -- 3.5 -- 3.8 -- 4 -- 5 ns

Rev: 1.05 7/2001                             13/30                                                                      1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                          GS84118T/B-166/150/130/100

AC Electrical Characteristics

                  Parameter      Symbol       -166  -150  -133                                                         -100  Unit

                                              Min Max Min Max Min Max Min Max

                  Setup time     tS           1.5 -- 1.5 -- 2.0 -- 2.0 -- ns

                  Hold time      tH           0.5 -- 0.5 -- 0.5 -- 0.5 -- ns

                  ZZ setup time  tZZS2        5 -- 5 -- 5 -- 5 -- ns

                  ZZ hold time   tZZH2        1 -- 1 -- 1 -- 1 -- ns

                  ZZ recovery    tZZR         20 -- 20 -- 20 -- 20 -- ns

Notes:
1. These parameters are sampled and are not 100% tested
2. ZZ is an asynchronous signal. However, in order to be recognized on any given clock cycle, ZZ must meet the specified setup and hold

     times as specified above.

Rev: 1.05 7/2001                       14/30                                                                            1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                  GS84118T/B-166/150/130/100

Write Cycle Timing

                  Single Write                Burst Write                    Write                                     Deselected

   CLK            tS tH                  tKH tKL tKC ADSP is blocked by CE1 inactive
   ADSP                       tS tH                                                           ADSC initiated write
  ADSC
   ADV                          tS tH
A0A17
   GW             tS tH ADV must be inactive for ADSP Write
  BWE
BW1              WR1                    WR2                                        WR3
BW2
   CE1                          tS tH
   CE2
   CE3                        tS tH           WWRR22                                WWRR33

                             tS tH                           CE1 masks ADSP             Deselected with CE2

                                 WWRR11

                  tS tH

                  tS tH

                  tS tH         CE2 and CE3 only sampled with ADSP or ADSC

OE                              tS tH    Write specified byte for 2a and all bytes for 2b, 2c& 2d
DQ116 Hi-Z
DQP12                           D1a          D2a    D2b     D2c             D2d    D3a
DE
                                tS tH

Rev: 1.05 7/2001                              15/30                                                                     1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                           GS84118T/B-166/150/130/100

Flow Through--Read Cycle Timing

CLK              Single Read            tKH          tKC  tKL    Single Read
ADSP
ADSC             tS tH                                           ADSP is blocked by CE1 inactive
ADV
A0A17                                         tS tH                                       ADSC initiated read
  GW
BWE                              tS tH                                Suspend Burst               Suspend Burst
BW1
BW2               tS tH
CE1
                  RD1                    RD2                                               RD3
CE2                                                                                                     tH
CE3                              tS
                                                                                                         tH
OE                               tS
DQ116
DQP12           tS tH                                           CE1 masks ADSP

                  tS tH                        CE2 and CE3 only sampled with ADSP or ADSC                              Deselected with CE2

                  tS tH

                         tOE

                                         tOHZ              tKQX                                                             tKQX
                                      Q1a
                  Hi-Z tOLZ                                Q2a    Q2b  Q2c                 Q2d                         Q3a

                            tLZ                                                                                             tHZ
                             tKQ

Rev: 1.05 7/2001                                           16/30                                                       1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                     GS84118T/B-166/150/130/100

Flow Through--Read/Write Cycle Timing

                        Single Read                        Single Write                    Burst Read

  CLK                   tS tH                 tKH tKL      tKC           ADSP is blocked by CE1 inactive
  ADSP
  ADSC                                        tS tH             ADSC initiated read
  ADV
A0A17                              tS tH
  GW
BWE                    tS tH                 WR1                        RD2
BW1
BW2                      RD1
CE1
  CE2                               tS tH
  CE3
  OE                                tS                 tH
DQ116
DQP12                                                         tS tH
  DE
                                                                WR1

                        tS tH                                                              CE1 masks ADSP

                        tS tH                 CE2 and CE3 only sampled with ADSP and ADSC

                        tS tH                                                                                          Deselected with CE3

                               tOE      tOHZ

                  Hi-Z  tKQ                                     tS tH

                                        Q1a                     D1a                  Q2a   Q2b                         Q2c Q2d Q2a

                                                                tS tH                Burst wrap around to its initial state

Rev: 1.05 7/2001                              17/30                                                                     1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                       GS84118T/B-166/150/130/100

Pipeline--Read Cycle Timing

                        Single Read                    Burst Read

CLK                    tS tH              tKH    tKC  tKL    ADSP is blocked by CE1 inactive
ADSP
ADSC                                      tS tH                                       ADSC initiated read
ADV
A0A17                         tS tH                               Suspend Burst
  GW
BWE                    tS tH
BW1
BW4                     RD1                RD2                                              RD3
CE1                                                                                                      tH
                               tS
CE2
CE3                           tS                                                                                      tH

OE                     tS tH                                 CE1 masks ADSP
DQ116
DQP12                 tS tH              CE2 and CE3 only sampled with ADSP or ADSC                                  Deselected with CE2

                        tS tH

                                      tOE

                               tOLZ              tOHZ            tKQX                                                       tKQX
                                           Q1a                Q2a Q2b
                  Hi-Z                                                                 Q2c                             Q2d  Q3a

                               tLZ

                                     tKQ                                                                                    tHZ

Rev: 1.05 7/2001                                       18/30                                                            1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                            GS84118T/B-166/150/130/100

Pipeline--Read/Write Cycle Timing

                               Single Read                  Single Write                    Burst Read

  CLK                   tS tH                  tKH tKL      tKC           ADSP is blocked by CE1 inactive
  ADSP                             tS tH
  ADSC                                               tS tH       ADSC initiated read
  ADV
A0A17                  tS tH
GW
BWE                    RD1                          WR1                  RD2
BW1
BW4                            tS tH
CE1
  CE2                          tS                       tH
  CE3
  OE                                                             tS tH
DQ116
DQP12                                                          WR1
  DE
                        tS tH                                                               CE1 masks ADSP

                        tS tH                  CE2 and CE3 only sampled with ADSP and ADSC

                        tS tH                                                                                          Deselected with CE3

                                          tOE  tOHZ

                  Hi-Z             tKQ                           tS tH

                                               Q1a               D1a                        Q2a                        Q2b  Q2c Q2d

                                                                 tS tH

Rev: 1.05 7/2001                                        19/30                                                          1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                     GS84118T/B-166/150/130/100

Flow Through--Compare/Fill Write Cycle Timing

CLK               tS            tH
CE(1)
                         A                 B                                                                           B
W(2)                     A
OE                                         B
A0-A17                     tKM
DQ1-16            tMOE                      tKM tKM  Match high when chip deselected
DQP1-2            tMLZ              tKMX
DE
MOE                     Hit
MATCH

                                           Miss                                                                        Fill Write

                  Notes:
                  1. CE = L is defined as CE1=L, CE2=H and CE3=L
                  2. W = L is the Asertive function of GW, BWE, BW1, BW2. See Byte Write Function table for detail.

Rev: 1.05 7/2001                    20/30                                                                               1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                             GS84118T/B-166/150/130/100

Pipeline--Compare/Fill Write Cycle Timing

CLK               tS       tH
CE(1)
                        A                   B                                                                          B
W(2)                    A
OE                                          B
A0-A17
DQ1-16                          tKM                     tKM  tKM
DQP1-2                                         tKMX
DE                tMLZ     tMOE                                     Match high when chip deselected
MOE
MATCH

                           Hit                 Miss                                                                    Fill Write

Notes:
1. CE = L is defined as CE1=L, CE2=H and CE3=L
2. W = L is the Asertive function of GW, BWE, BW1, BW2. See Byte Write Function table for detail.

Rev: 1.05 7/2001                     21/30                                                                              1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
ZZ Timing         tS tH  tKC  tKH tKL  ~~ ~~ ~~ ~~ ~~ ~~ ~~  GS84118T/B-166/150/130/100

          CLK                                                           tZZR
          ADSP
          ADSC

            ZZ

                              tZZS Snooze tZZH

Rev: 1.05 7/2001              22/30                                                                                     1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                       GS84118T/B-166/150/130/100

Test Mode Description

Functional Description
The GS84118 provides JTAG boundary scan interface using IEEE standard 1149.1 protocol. The Test mode is intended to provide
a mechanism for testing the interconnect between master (processor, controller, etc.), SRAM, other components and the Printed
Circuit Board.

Test Access Port (TAP)
Four pins (as defined in Pin Description Tables) are used to performed JTAG functions. TDI input is used to scan test data serially
into one of three registers (Instruction Register, Boundary Scan Register and Bypass Register). TDO is the output pin to serially
output scan test data. The TDI sends the data into the LSB of the selected register and the MSB of that register feeds the data to
TDO. TMS input pin controls the state transition of 16 state TAP controllers, as specified in IEEE standard 1149.1. Inputs on TDI
and TMS are registered on the rising edge of TCK clock, and the output data on TDO is presented on the falling edge of TCK. The
TDO driver is in active state only when TAP controller is in Shift-IR state or in Shift -DR state.

TAP Controller

Sixteen state controllers are implemented as specified in IEEE standard 1149.1.
The controller enters the Reset state either through
Power up or
Apply logic 1 on TMS input pin on 5 consecutive rising edges.

                  1                      Tap Controller State Diagram
                       Test Logic Reset

                                   0        Select DR  1                    Select IR                                           1
                  0 Run Test Idle 1

                                                         0                                                                0
                                         1 Capture DR
                                                                         1  Capture IR
                                                     0
                                                                                                                       0
                                                                     0
                                                  Shift DR                                       0
                                                                               Shift IR
                                                         1
                                                                                    1

                                         1                               1
                                                  Exit1 DR                         Exit1 IR

                                                         0                               0
                                                                      0                                0

                                                  Pause DR                         Pause IR

                                                         1                               1
                                                                      0                               0

                                                  Exit2 DR                         Exit2 IR
                                                         1                               1

                                            Update DR                       Update IR

                                         1      0                           1                                                0

Rev: 1.05 7/2001                         23/30                                                                            1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                       GS84118T/B-166/150/130/100

Instruction Register (3 Bits)

The JTAG Instruction register is consisted of shift register stage and parallel output latch. The register is 3 bits wide and is encoded
as follow:

Octal MSB -- LSB                                                             Instruction

0                 0  0                    0                                         Bypass
                                                                         IDCODE--Read device ID
1                 0  0                    1                 Sample-Z--Sample Inputs and tri-state DQs, Match

2                 0  1                    0                                         Bypass
                                                                           Sample--Sample Inputs
3                 0  1                    1                            Private--Manufacturer use only

4                 1  0                    0                                         Bypass
                                                                                    Bypass
5                 1  0                    1

6                 1  1                    0

7                 1  1                    1

Bypass Register (1 Bit)

The Bypass Register is one bit wide and is connected electrically between TDI and TDO and provides the minimum length serially
path between TDI and TDO.

ID Register (32 Bits)

The ID Register are 32 bits wide and are listed as follow:

                          Header                              ID[0]               1
                                                             ID[7:1]         101 1001
                          GSI ID                            ID[11:8]
                  (89 decimal in bank 2)                    ID[27:12]           0001
                                                            ID[31:28]  0000 0000 0000 0000
                       Part Number
                    Revision Number                                             xxxx

Rev: 1.05 7/2001                             24/30                                                                      1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                              GS84118T/B-166/150/130/100

Boundary Scan Register (54 Bits)

The Boundary Scan Register are 54 bits wide and are listed as follow:

                                           DQx, Match                  19
                                             Address                   18
                                                                       5
                                     GW, BWE, BW1-2, DE                3
                                        CE1, CE2, CE3                  2
                                            OE, MOE                    3
                                                                       3
                                      ADSP, ADSC, ADV                  1
                                          ZZ, FT, LBO                  54
                                               CLK
                                              Total

Scan Order (Order by exit sequence)

Order             Signal  TQFP       BGA                               Order  Signal                                   TQFP  BGA

   1                A15     44        3T                                 28    BWE                                       87   4M
   2                A14     45        2T                                 29     GW                                       88   4H
   3                A13     46        5T                                 30     CLK                                      89   4K
   4                A12     47        6R                                 31     CE3                                      92   6B
   5                A11     48        5C                                 32    BW1                                       93   5L
   6                A16     49        5B                                 33    BW2                                       94   3G
   7                A17     50        6C                                 34     CE2                                      97   2B
   8               MOE      51        6P                                 35     CE1                                      98   4E
   9                DE      52        7N                                 36     A7                                       99   3A
  10              MATCH     53        6M                                 37     A6                                      100   2A
  11               DQ1      58        7P                                 38    DQ9                                        8   1D
  12               DQ2      59        6N                                 39    DQ10                                       9   2E
  13               DQ3      62        6L                                 40    DQ11                                      12   2G
  14               DQ4      63        7K                                 41    DQ12                                      13   1H
  15                ZZ      64        7T                                 42     FT                                       14   5R
  16               DQ5      68        6H                                 43    DQ13                                      18   2K
  17               DQ6      69        7G                                 44    DQ14                                      19   1L
  18               DQ7      72        6F                                 45    DQ15                                      22   2M
  19               DQ8      73        7E                                 46    DQ16                                      23   1N
  20               DQP1     74        6D                                 47    DQP2                                      24   2P
  21                A10     80        6T                                 48     LBO                                      31   3R
  22                A9      81        6A                                 49     A5                                       32   2C
  23                A8      82        5A                                 50     A4                                       33   3B
  24               ADV      83        4G                                 51     A3                                       34   3C
  25               ADSP     84        4A                                 52     A2                                       35   2R
  26               ADSC     85        4B                                 53     A1                                       36   4N
  27                OE      86        4F                                 54     A0                                       37   4P

Rev: 1.05 7/2001                          25/30                                                                         1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                           GS84118T/B-166/150/130/100

Test Mode AC Electrical Characteristics                  Symbol       Min                                              Max  Unit

                          Parameter                      tTKC         20                                               --   ns

       TCK Cycle Time                                    tTKQ         --                                               10   ns
       TCK Low to TDO Valid
       TCK High Pulse Width                              tTKH         10                                               --   ns
       TCK Low Pulse Width
       TDI & TMS Set Up Time                             tTKL         10                                               --   ns
       TDI & TMS Hold Time
                                                           tTS        5                                                --   ns

                                                         tTH          5                                                --   ns

Test Mode Timing Diagram                    tTKL                tTKC
                                      tTKH
                                                  tTS tTH
                      TCK

                      TMS

                  TDI

                  TDO

                                            tTKQ

Rev: 1.05 7/2001                                  26/30                                                                1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                    GS84118T/B-166/150/130/100

Package Dimensions--100-Pin TQFP  
                                     c
                          L
                      L1
                                                                                                         D
                      e                                                                             D1
                      b
                                          Pin 1
                      A1 A2Y                                  E1

                                                              E

Symbol                       Description                      Min.  Nom.                                               Max

                  A1              Standoff                    0.05  0.10                                               0.15

                  A2         Body Thickness                   1.35  1.40                                               1.45

                  B               Lead Width                  0.20  0.30                                               0.40

                  C          Lead Thickness                   0.09                                                     0.20

                  D      Terminal Dimension                   21.9  22.0                                               22.1

                  D1         Package Body                     19.9  20.0                                               20.1

                  E      Terminal Dimension                   15.9  16.0                                               16.1

                  E1         Package Body                     13.9  14.0                                               14.1

                  E               Lead Pitch                        0.65

                  L               Foot Length                 0.45  0.60                                               0.75

                  L1         Lead Length                            1.00

                  Y               Coplanarity                                                                          0.10

                  Q               Lead Angle                  0                                                       7

Notes:
1. All dimesnions are in millimeters (mm).
2. Package wideth and length do not include mold protrusion.

Rev: 1.05 7/2001                               27/30                                                                   1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                     GS84118T/B-166/150/130/100

Package Dimesions - 119 Pin PBGA

Pin 1             A

Corner                                               7654321
                                                                                  A
        P                         B               G                               B
                                                                                  C
                                               SD                                 D
                                                                                  E
                         N                                                        F
                                                                                  G
                  Top View                                                        H
                                                                                  J
                                                                                  K
                                                                                  L
                                                                                  M
                                                                                  N
                                                                                  P
                                                                                  R
                                                                                  T
                                                                                  U

                                                            R

                                                     Bottom View

                  T                  Package Dimesions - 119 Pin PBGA

                                     Symbo     Description                                                             Min Nom Ma
                                        l                                                                               . .x

                                            A        Width                                                             13.8 14.0 14.2

                                            B        Length                                                            21.8 22.0 22.2

                                            C  Package Height (including ball) -                                              2.40

                                            D  Ball Size                                                               0.60 0.75 0.90

                                            E  Ball Height                                                             0.50 0.60 0.70

                                            F Package Height (excluding balls)                                         1.46 1.70

                                            G  Width between Balls                                                     1.27

                                            K  Package Height above board 0.80 0.90 1.00

                            EK              N  Cut-out Package Width                                                   12.00

                                            P  Foot Length                                                             19.50

                                            R Width of package between balls                                           7.62

        F                                   S Length of package between balls                                          20.32

                  C                         T  Variance of Ball Height                                                 0.15

                                     Unit: mm

                  Side View

                                                                                                                              BPR 1999.05.18

Rev: 1.05 7/2001                     28/30                                                                              1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                         GS84118T/B-166/150/130/100

Ordering Information

Org  Part Number1        Type                   Package  Speed2 TA                                                        Status
                                                         (MHz/ns) 3

256K x 18 GS84118T-166   Pipeline/Flow Through  TQFP     166/8.5 C

256K x 18 GS84118T-150   Pipeline/Flow Through  TQFP     150/10 C

256K x 18 GS84118T-133   Pipeline/Flow Through  TQFP     133/11 C

256K x 18 GS84118T-100   Pipeline/Flow Through  TQFP     100/12 C

256K x 18 GS84118T-166I  Pipeline/Flow Through  TQFP     166/8.5 I

256K x 18 GS84118T-150I  Pipeline/Flow Through  TQFP     150/10                                                        I

256K x 18 GS84118T-133I  Pipeline/Flow Through  TQFP     133/11 C

256K x 18 GS84118T-100I  Pipeline/Flow Through  TQFP     100/12                                                        I

256K x 18 GS84118B-166   Pipeline/Flow Through  BGA      166/8.5 C

256K x 18 GS84118B-150   Pipeline/Flow Through  BGA      150/10 C

256K x 18 GS84118B-133   Pipeline/Flow Through  BGA      133/11 C

256K x 18 GS84118B-100   Pipeline/Flow Through  BGA      100/12 C

256K x 18 GS84118B-166I  Pipeline/Flow Through  BGA      166/8.5 I

256K x 18 GS84118B-150I  Pipeline/Flow Through  BGA      150/10                                                        I

256K x 18 GS84118I-133I  Pipeline/Flow Through  BGA      133/11 C

256K x 18 GS84118B-100I  Pipeline/Flow Through  BGA      100/12                                                        I

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS84032T-7.5T.
2. The speed column indicates the cycle frequency (Mhz) of the device in Pipelined mode and the latency (ns) in Flow Through mode. Each

     device is Pipeline / Flow through mode selectable by the user.
3. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.
4. GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which

     are covered in this data sheet. See the GSI Technology web site for a complete listing of current offerings.

Rev: 1.05 7/2001               29/30                                                                                    1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                     GS84118T/B-166/150/130/100

4Mb Synchronous Tag RAM Datasheet Revision History

   Rev. Code: Old;New         Types of Changes   Page /Revisions;Reason
                              Format or Content
GS84118-2000207; 84118_r1_01
   84118_r1_02; 84118_r1_03   Content             Updated BGA Pin Description to meet JEDEC standard
   84118_r1_03; 84118_r1_04
                              Content/Format      Updated format to comply with Technical Publications
   84118_r1_04; 84118_r1_05        Content         standards
                                   Content
                                                 Corrected typo in TQFP Package Description table on page
                                                   27

                                                 Updated Pinout on page 3
                                                 Updated Pin Description tables for TQFP and PBGA
                                                 Added overbar to all references of BWE, BW1, BW2, GW,

                                                   CE1, CE3, OE, ADV, ADSP, ADSC, MOE, DE, FT, and LBO
                                                 Removed VDD note from AC Electrical Characteristics table
                                                 Imported up-to-date Package Drawing for 119 PBGA

                                                 Reordered pin location listings in pin description tables on
                                                   pages 4 and 5

                                                 Removed Global Write reference from BWE description in pin
                                                   description tables

                                                 Removed BWE reference from GW description in pin
                                                   description tables

                                                 Placed overbars on Write references in Synchronous Truth
                                                   Table

Rev: 1.05 7/2001                              30/30                                                                     1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved