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GS8322Z72GC-166I

器件型号:GS8322Z72GC-166I
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
标准:
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器件描述

SRAM 2.5 or 3.3V 512K x 72 36M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
RoHS:YES
Memory Size:36 Mbit
Organization:512 k x 72
Access Time:8 ns
Maximum Clock Frequency:166 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
2.3 V
Supply Current - Max:235 mA, 300 mA
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-209
封装:
Packaging:
Tray
Memory Type:SDR
系列:
Series:
GS8322Z72GC
类型:
Type:
NBT Pipeline/Flow Through
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
14
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
NBT SRAM

GS8322Z72GC-166I器件文档内容

                                                                                                                             GS8322Z72(C)

209 BGA                               36Mb Pipelined and Flow Through                                                        250 MHz–133 MHz

Commercial Temp                                 Synchronous NBT SRAM                                                         2.5 V or 3.3 V VDD

Industrial Temp                                                                                                              2.5 V or 3.3 V I/O

Features                                                                   Because it is a synchronous device, address, data inputs, and

• NBT (No Bus Turn Around) functionality allows zero wait                  read/write control inputs are captured on the rising edge of the

Read-Write-Read bus utilization; fully pin-compatible with                 input clock. Burst order control (LBO) must be tied to a power

both pipelined and flow through NtRAM™, NoBL™ and                          rail for proper operation. Asynchronous inputs include the

ZBT™ SRAMs                                                                 Sleep mode enable (ZZ) and Output Enable. Output Enable can

• 2.5 V or 3.3 V +10%/–10% core power supply                               be used to override the synchronous control of the output

• 2.5 V or 3.3 V I/O supply                                                drivers and turn the RAM's output drivers off at any time.

• User-configurable Pipeline and Flow Through mode                         Write cycles are internally self-timed and initiated by the rising

• ZQ mode pin for user-selectable high/low output drive                    edge of the clock input. This feature eliminates complex off-

• IEEE 1149.1 JTAG-compatible Boundary Scan                                chip write pulse generation required by asynchronous SRAMs

• LBO pin for Linear or Interleave Burst mode                              and simplifies input signal timing.

• Pin-compatible with 2Mb, 4Mb, 8Mb, and 16Mb devices

• Byte write operation (9-bit Bytes)                                       The GS8322Z72 may be configured by the user to operate in

• 3 chip enable signals for easy depth expansion                           Pipeline or Flow Through mode. Operating as a pipelined

• ZZ Pin for automatic power-down                                          synchronous device, in addition to the rising-edge-triggered

• JEDEC-standard 209-Bump BGA package                                      registers that capture input signals, the device incorporates a

• RoHS-compliant package available                                         rising edge triggered output register. For read cycles, pipelined

Functional Description                                                     SRAM output data is temporarily stored by the edge-triggered

                                                                           output register during the access cycle and then released to the

The GS8322Z72 is a 36Mbit Synchronous Static SRAM. GSI's                   output drivers at the next rising edge of clock.

NBT SRAMs, like ZBT, NtRAM, NoBL or other pipelined                        The GS8322Z72 is implemented with GSI's high performance

read/double late write or flow through read/single late write              CMOS technology and is available in a JEDEC-standard 209-

SRAMs, allow utilization of all available bus bandwidth by                 bump BGA package.

eliminating the need to insert deselect cycles when the device

is switched from read to write cycles.

                                                            Parameter Synopsis

                                                               -250  -225  -200  -166  -150  -133                      Unit

                                      Pipeline    tKQ(x72)     3.0   3.0   3.0   3.5   3.8   4.0                       ns

                                      3-1-1-1     tCycle       4.0   4.4   5.0   6.0   6.7   7.5                       ns

                                                  Curr (x72)   440   410   370   320   300   265                       mA

                                        Flow      tKQ          6.5   7.0   7.5   8.0   8.5   8.5                       ns

                                      Through     tCycle       6.5   7.0   7.5   8.0   8.5   8.5                       ns

                                      2-1-1-1     Curr (x72)   315   295   265   255   240   230                       mA

Rev: 1.08 10/2014                                             1/29                                                           © 2002, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                                   GS8322Z72(C)

                         GS8322Z72C Pad Out—209-Bump BGA—Top View (Package C)

   1               2     3         4          5          6       7          8                                          9     10    11

A  DQG             DQG   A         E2         A          ADV     A          E3                                         A     DQB   DQB   A

B  DQG             DQG   BC        BG         NC         W       A          BB                                         BF    DQB   DQB   B

C  DQG             DQG   BH        BD         NC         E1      NC         BE                                         BA    DQB   DQB   C

D  DQG             DQG   VSS       NC         NC         G       NC         NC                                         VSS   DQB   DQB   D

E  DQPG            DQPC  VDDQ      VDDQ       VDD        VDD     VDD        VDDQ                                       VDDQ  DQPF  DQPB  E

F  DQC             DQC   VSS       VSS        VSS        ZQ      VSS        VSS                                        VSS   DQF   DQF               F

G  DQC             DQC   VDDQ      VDDQ       VDD        MCH     VDD        VDDQ                                       VDDQ  DQF   DQF   G

H  DQC             DQC   VSS       VSS        VSS        MCL     VSS        VSS                                        VSS   DQF   DQF   H

J  DQC             DQC   VDDQ      VDDQ       VDD        MCH     VDD        VDDQ                                       VDDQ  DQF   DQF               J

K  NC              NC    CK        NC         VSS        CKE     VSS        NC                                         NC    NC    NC    K

L  DQH             DQH   VDDQ      VDDQ       VDD        FT      VDD        VDDQ                                       VDDQ  DQA   DQA               L

M  DQH             DQH   VSS       VSS        VSS        MCL     VSS        VSS                                        VSS   DQA   DQA   M

N  DQH             DQH   VDDQ      VDDQ       VDD        MCH     VDD        VDDQ                                       VDDQ  DQA   DQA   N

P  DQH             DQH   VSS       VSS        VSS        ZZ      VSS        VSS                                        VSS   DQA   DQA   P

R  DQPD            DQPH  VDDQ      VDDQ       VDD        VDD     VDD        VDDQ                                       VDDQ  DQPA  DQPE  R

T  DQD             DQD   VSS       NC         NC         LBO     NC         NC                                         VSS   DQE   DQE               T

U  DQD             DQD   NC        A          NC         A       A          A                                          NC    DQE   DQE   U

V  DQD             DQD   A         A          A          A1      A          A                                          A     DQE   DQE   V

W  DQD             DQD   TMS       TDI        A          A0      A          TDO                                        TCK   DQE   DQE   W

                               11  x 19 Bump  BGA—14  x  22 mm2  Body—1 mm  Bump Pitch

Rev: 1.08 10/2014                                  2/29                                                                      © 2002, GSI Technology

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                                                                                                                            GS8322Z72(C)

GS8322Z72 209-Bump BGA   Pin  Description

Symbol             Type                          Description

A0, A1             I                       Address field LSBs and Address Counter Preset Inputs

An                 I                             Address Inputs

DQA

DQB

DQC

DQD                I/O                           Data Input and Output pins

DQE

DQF

DQG

DQH

BA, BB             I                             Byte Write Enable for DQA, DQB I/Os; active low

BC,BD              I                             Byte Write Enable for DQC, DQD I/Os; active low

BE, BF, BG,BH      I                       Byte  Write Enable for DQE, DQF, DQG, DQH I/Os; active                      low

NC                 —                             No Connect

CK                 I                             Clock Input Signal; active high

E1                 I                             Chip Enable; active low

E3                 I                             Chip Enable; active low

E2                 I                             Chip Enable; active high

G                  I                             Output Enable; active low

ADV                I                             Burst address counter advance enable

ZZ                 I                             Sleep Mode control; active high

FT                 I                             Flow Through or Pipeline mode; active low

LBO                I                             Linear Burst Order mode; active low

MCH                I                             Must Connect High

MCH                I                             Must Connect High

MCL                                              Must Connect Low

W                  I                             Write Enable; active low

                                                 FLXDrive Output Impedance Control

ZQ                 I                             Low = Low Impedance [High Drive],

                                                 High = High Impedance [Low Drive]

CKE                I                             Clock Enable; active low

Rev: 1.08 10/2014                          3/29                                                                        © 2002, GSI Technology

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                                                                                                                       GS8322Z72(C)

GS8322Z72 209-Bump BGA   Pin  Description

Symbol             Type                          Description

TMS                I                             Scan Test Mode Select

TDI                I                             Scan Test Data In

TDO                O                             Scan Test Data Out

TCK                I                             Scan Test Clock

VDD                I                             Core power supply

VSS                I                             I/O and Core Ground

VDDQ               I                             Output driver power supply

Rev: 1.08 10/2014                          4/29                                                                        © 2002, GSI Technology

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                                                                                                                               GS8322Z72(C)

Functional Details

Clocking

Deassertion of the Clock Enable (CKE) input blocks the Clock input from reaching the RAM's internal circuits. It may be used to

suspend RAM operations. Failure to observe Clock Enable set-up or hold requirements will result in erratic operation.

Pipeline Mode Read and Write Operations

All inputs (with the exception of Output Enable, Linear Burst Order and Sleep) are synchronized to rising clock edges. Single cycle

read and write operations must be initiated with the Advance/Load pin (ADV) held low, in order to load the new address. Device

activation is accomplished by asserting all three of the Chip Enable inputs (E1, E2, and E3). Deassertion of any one of the Enable

inputs will deactivate the device.

                    Function                       W                        BA                                         BB  BC        BD

                    Read                           H                        X                                          X   X         X

                    Write Byte “a”                 L                        L                                          H   H         H

                    Write Byte “b”                 L                        H                                          L   H         H

                    Write Byte “c”                 L                        H                                          H   L         H

                    Write Byte “d”                 L                        H                                          H   H         L

                    Write all Bytes                L                        L                                          L   L         L

                    Write Abort/NOP                L                        H                                          H   H         H

Read operation is initiated when the following conditions are satisfied at the rising edge of clock: CKE is asserted low, all three

chip enables (E1, E2, and E3) are active, the write enable input signals W is deasserted high, and ADV is asserted low. The address

presented to the address inputs is latched into the address register and presented to the memory core and control logic. The control

logic determines that a read access is in progress and allows the requested data to propagate to the input of the output register. At

the next rising edge of clock the read data is allowed to propagate through the output register and onto the output pins.

Write operation occurs when the RAM is selected, CKE is active, and the Write input is sampled low at the rising edge of clock.

The Byte Write Enable inputs (BA, BB, BC, and BD) determine which bytes will be written. All or none may be activated. A write

cycle with no Byte Write inputs active is a no-op cycle. The pipelined NBT SRAM provides double late write functionality,

matching the write command versus data pipeline length (2 cycles) to the read command versus data pipeline length (2 cycles). At

the first rising edge of clock, Enable, Write, Byte Write(s), and Address are registered. The Data In associated with that address is

required at the third rising edge of clock.

Flow Through Mode Read and Write Operations

Operation of the RAM in Flow Through mode is very similar to operations in Pipeline mode. Activation of a Read Cycle and the

use of the Burst Address Counter is identical. In Flow Through mode the device may begin driving out new data immediately after

new address are clocked into the RAM, rather than holding new data until the following (second) clock edge. Therefore, in Flow

Through mode the read pipeline is one cycle shorter than in Pipeline mode.

Write operations are initiated in the same way, but differ in that the write pipeline is one cycle shorter as well, preserving the ability

to turn the bus from reads to writes without inserting any dead cycles. While the pipelined NBT RAMs implement a double late

write protocol in Flow Through mode a single late write protocol mode is observed. Therefore, in Flow Through mode, address

and control are registered on the first rising edge of clock and data in is required at the data input pins at the second rising edge of

clock.

Rev: 1.08 10/2014                            5/29                                                                             © 2002, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
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Synchronous Truth Table

              Operation        Type          Address   CK                CKE  ADV       W       Bx  E1                 E2  E3  G  ZZ  DQ         Notes

Read Cycle, Begin Burst        R             External  L-H               L    L         H       X   L                  H   L   L  L   Q

Read Cycle, Continue Burst     B             Next      L-H               L    H         X       X   X                  X   X   L  L   Q           1,10

NOP/Read, Begin Burst          R             External  L-H               L    L         H       X   L                  H   L   H  L   High-Z      2

Dummy Read, Continue Burst     B             Next      L-H               L    H         X       X   X                  X   X   H  L   High-Z      1,2,10

Write Cycle, Begin Burst       W             External  L-H               L    L              L  L   L                  H   L   X  L   D           3

Write Abort, Begin Burst       D             None      L-H               L    L              L  H   L                  H   L   X  L   High-Z      1

Write Cycle, Continue Burst    B             Next      L-H               L    H         X       L   X                  X   X   X  L   D           1,3,10

Write Abort, Continue Burst    B             Next      L-H               L    H         X       H   X                  X   X   X  L   High-Z     1,2,3,10

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   H                  X   X   X  L   High-Z

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   X                  X   H   X  L   High-Z

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   X                  L   X   X  L   High-Z

Deselect Cycle, Continue       D             None      L-H               L    H         X       X   X                  X   X   X  L   High-Z      1

Sleep Mode                                   None      X                 X    X         X       X   X                  X   X   X  H   High-Z

Clock Edge Ignore, Stall                     Current   L-H               H    X         X       X   X                  X   X   X  L   -           4

Notes:

1.   Continue Burst cycles, whether read or write, use the same control inputs. A Deselect continue cycle can only be entered into if a Deselect

     cycle is executed first.

2.   Dummy Read and Write abort can be considered NOPs because the SRAM performs no operation. A Write abort occurs when the W pin is

     sampled low but no Byte Write pins are active so no write operation is performed.

3.   G can be wired low to minimize the number of control signals provided to the SRAM. Output drivers will automatically turn off during write

     cycles.

4.   If CKE High occurs during a pipelined read cycle, the DQ bus will remain active (Low Z). If CKE High occurs during a write cycle, the bus

     will remain in High Z.

5.   X = Don’t Care; H = Logic High; L = Logic Low; Bx = High = All Byte Write signals are high; Bx = Low = One or more Byte/Write signals

     are Low

6.   All inputs, except G and ZZ must meet setup and hold times of rising clock edge.

7.   Wait states can be inserted by setting CKE high.

8.   This device contains circuitry that ensures all outputs are in High Z during power-up.

9.   A 2-bit burst counter is incorporated.

10.  The address counter is incriminated for all Burst continue cycles.

Rev: 1.08 10/2014                                      6/29                                                                       © 2002, GSI Technology

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                         Pipelined and Flow Through Read Write Control State Diagram

                                                            D         B

                                                            Deselect

                                                    R                         W

                                                    D                          D

                                                       W

                      R           New Read                               R        New Write

                                                                                                                       W

                                        B                                               B

                                  R                 W                             W

                                                                            R

                                  Burst Read                                      Burst Write                          B

                      B

                                     D                                               D

Key                   Input       Command Code                           Notes

                                                                         1. The Hold command (CKE Low) is not

                                                                            shown because it prevents any state change.

                   ƒ  Transition                                         2. W, R, B, and D represent input command

Current State (n)                 Next State (n+1)                          codes as indicated in the Synchronous Truth Table.

                                  n                    n+1               n+2            n+3

     Clock (CK)

     Command                               ƒ                      ƒ               ƒ                                    ƒ

                                  Current State        Next State

Current State and Next State Definition for Pipelined and Flow through Read/Write Control State Diagram

Rev: 1.08 10/2014                                           7/29                                                          © 2002, GSI Technology

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                                                Pipeline Mode Data I/O State Diagram

                   Intermediate   BW                              Intermediate                                         R  B    Intermediate

                                                R

                                  High Z                                                         W     Data Out
                                  (Data In)
                                                                                                       (Q Valid)

                                             D     Intermediate                    Intermediate        D

                                                                     W          R

                                                                        High Z

                                                               B

                                                                     D

                                                                     Intermediate

Key                              Input Command Code                                Notes

                                                                                   1. The Hold command (CKE Low) is not

                                                                                   shown because it prevents any state change.

                   ƒ  Transition                   Transition                      2. W, R, B, and D represent input command

Current State (n)                Intermediate State (N+1)      Next State (n+2)    codes as indicated in the Truth Tables.

                                          n                    n+1                 n+2                                    n+3

                   Clock (CK)

                   Command                         ƒ                        ƒ                       ƒ                          ƒ

                                          Current State        Intermediate        Next State

                                                                     State

                      Current State and Next State Definition for Pipeline Mode Data I/O State Diagram

Rev: 1.08 10/2014                                              8/29                                                               © 2002, GSI Technology

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                                                                                                                                     GS8322Z72(C)

                                        Flow    Through   Mode Data I/O       State  Diagram

                               BW            R                                                                         R  B

                               High Z                                                W                                 Data Out
                               (Data In)
                                                                                                                       (Q Valid)

                                          D                                                D

                                                                W          R

                                                                   High Z

                                                          B

                                                                D

Key                            Input    Command Code                          Notes

                                                                              1. The Hold command (CKE Low) is not

                                                                              shown because it prevents any state change.

                   ƒ        Transition                                        2. W, R, B, and D represent input command

Current State (n)                       Next State (n+1)                      codes as indicated in the Truth Tables.

                                        n                 n+1                 n+2                                         n+3

                   Clock (CK)

                   Command                      ƒ                  ƒ                    ƒ                                         ƒ

                                        Current State     Next State

Current State and Next State            Definition for: Pipeline and Flow     Through Read Write Control State Diagram

Rev: 1.08 10/2014                                         9/29                                                                       © 2002, GSI Technology

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Burst Cycles

Although NBT RAMs are designed to sustain 100% bus bandwidth by eliminating turnaround cycle when there is transition from

read to write, multiple back-to-back reads or writes may also be performed. NBT SRAMs provide an on-chip burst address

generator that can be utilized, if desired, to further simplify burst read or write implementations. The ADV control pin, when

driven high, commands the SRAM to advance the internal address counter and use the counter generated address to read or write

the SRAM. The starting address for the first cycle in a burst cycle series is loaded into the SRAM by driving the ADV pin low, into

Load mode.

Burst Order

The burst address counter wraps around to its initial state after four addresses (the loaded address and three more) have been

accessed.    The burst sequence is determined by the state of the Linear Burst Order pin (LBO). When this pin is Low, a linear burst

sequence is selected. When the RAM is installed with the LBO pin tied high, Interleaved burst sequence is selected. See the tables

below for details.

FLXDrive™

The ZQ pin allows selection between NBT RAM nominal drive strength (ZQ low) for multi-drop bus applications and low drive

strength (ZQ floating or high) point-to-point applications. See the Output Driver Characteristics chart for details.

Mode Pin Functions

                    Mode Name             Pin Name                           State                                     Function

              Burst Order Control                                     LBO    L                                         Linear Burst

                                                                             H                                         Interleaved Burst

              Output Register Control                                 FT     L                                         Flow Through

                                                                             H or NC                                   Pipeline

              Power Down Control                                      ZZ     L or NC                                   Active

                                                                             H                                         Standby, IDD = ISB

       FLXDrive Output Impedance Control                              ZQ     L                                         High Drive (Low Impedance)

                                                                             H or NC                                   Low Drive (High Impedance)

Note:

There are pull-up devices on the ZQ and FT pins and a pull-down device       on the ZZ pin,  so  those  input pins can be unconnected and          the  chip

will operate in the default states as specified in the above tables.

Rev: 1.08 10/2014                                                     10/29                                            © 2002, GSI Technology

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Burst Counter Sequences

Linear Burst Sequence                                                        Interleaved Burst Sequence

                   A[1:0]    A[1:0]  A[1:0]  A[1:0]                                       A[1:0]                       A[1:0]  A[1:0]  A[1:0]

1st address        00        01      10                     11               1st address  00                           01      10        11

2nd address        01        10      11                     00               2nd address  01                           00      11        10

3rd address        10        11      00                     01               3rd address  10                           11      00        01

4th address        11        00      01                     10               4th address  11                           10      01        00

Note:                                                                        Note:

The burst counter wraps to initial state on the 5th clock.                   The burst counter wraps to initial state on the 5th clock.

                                                                                                                                             BPR 1999.05.18

Sleep Mode

During normal operation, ZZ must be pulled low, either by the user or by its internal pull down resistor. When ZZ is pulled high,

the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to

low, the SRAM operates normally after 2 cycles of wake up time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of

Sleep mode is dictated by the length of time the ZZ is in a High state. After entering Sleep mode, all inputs except ZZ become

disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.

When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZI is met. Because ZZ is an asynchronous input, pending

operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated

until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a Deselect or Read commands

may be applied while the SRAM is recovering from Sleep mode.

                                                            Sleep Mode Timing Diagram

                                             tKH

                                     tKC                        tKL

       CK

                                                                                              tZZR

                                                                tZZS         tZZH

       ZZ

Designing for Compatibility

The GSI NBT SRAMs offer users a configurable selection between Flow Through mode and Pipeline mode via the FT signal. Not

all vendors offer this option, however most mark the pin VDD or VDDQ on pipelined parts and VSS on flow through parts. GSI NBT

SRAMs are fully compatible with these sockets. Other vendors mark the pin as a No Connect (NC). GSI RAMs have an internal

pull-up device on the FT pin so a floating FT pin will result in pipelined operation. If the part being replaced is a pipelined mode

part, the GSI RAM is fully compatible with these sockets. In the unlikely event the part being replaced is a Flow Through device,

the pin will need to be pulled low for correct operation.

Rev: 1.08 10/2014                                                     11/29                                                        © 2002, GSI Technology

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                                                                                                                                   GS8322Z72(C)

Absolute Maximum Ratings

(All voltages reference to VSS)

        Symbol                         Description                                            Value                                Unit

        VDD                            Voltage on VDD Pins                                    –0.5 to 4.6                                V

        VDDQ                           Voltage in VDDQ Pins                                   –0.5 to 4.6                                V

        VI/O                           Voltage on I/O Pins                  –0.5 to VDDQ +0.5 ( 4.6 V max.)                             V

        VIN                            Voltage on Other Input Pins          –0.5 to VDD +0.5 ( 4.6 V max.)                              V

        IIN                            Input Current on Any Pin                               +/–20                                mA

        IOUT                           Output Current on Any I/O Pin                          +/–20                                mA

        PD                             Package Power Dissipation                              1.5                                        W

        TSTG                           Storage Temperature                                    –55 to 125                                 oC

        TBIAS                          Temperature Under Bias                                 –55 to 125                                 oC

Note:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect reliability of

this component.

Power Supply Voltage Ranges

                   Parameter           Symbol                         Min.  Typ.                                       Max.  Unit  Notes

                 3.3 V Supply Voltage               VDD3              3.0   3.3                                        3.6   V

                 2.5 V Supply Voltage               VDD2              2.3   2.5                                        2.7   V

        3.3 V VDDQ I/O Supply Voltage               VDDQ3             3.0   3.3                                        3.6   V

        2.5 V VDDQ I/O Supply Voltage               VDDQ2             2.3   2.5                                        2.7   V

Notes:

1.  The part numbers of Industrial Temperature Range versions end the character “I”. Unless otherwise noted, all performance specifica-

    tions quoted are evaluated for worst case in the temperature range marked on the device.

2.  Input Under/overshoot voltage must be –2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

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VDDQ3 Range Logic Levels

                   Parameter                         Symbol  Min.     Typ.                                             Max.       Unit  Notes

        VDD Input High Voltage                       VIH     2.0      —                                                VDD + 0.3  V      1

        VDD Input Low Voltage                        VIL     –0.3     —                                                0.8        V      1

        VDDQ I/O Input High Voltage                  VIHQ    2.0      —                       VDDQ + 0.3                          V      1,3

        VDDQ I/O Input Low Voltage                   VILQ    –0.3     —                                                0.8        V      1,3

Notes:

1.  The part numbers of Industrial Temperature Range versions end the character “I”. Unless otherwise noted, all performance specifica-

    tions quoted are evaluated for worst case in the temperature range marked on the device.

2.  Input Under/overshoot voltage must be –2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

3.  VIHQ (max) is voltage on VDDQ pins plus 0.3 V.

VDDQ2 Range Logic Levels

                   Parameter                         Symbol  Min.     Typ.                                             Max.       Unit  Notes

        VDD Input High Voltage                       VIH     0.6*VDD  —                                                VDD + 0.3  V      1

        VDD Input Low Voltage                        VIL     –0.3     —                                                0.3*VDD    V      1

        VDDQ I/O Input High Voltage                  VIHQ    0.6*VDD  —                       VDDQ + 0.3                          V      1,3

        VDDQ I/O Input Low Voltage                   VILQ    –0.3     —                                                0.3*VDD    V      1,3

Notes:

1.  The part numbers of Industrial Temperature Range versions end the character “I”. Unless otherwise noted, all performance specifica-

    tions quoted are evaluated for worst case in the temperature range marked on the device.

2.  Input Under/overshoot voltage must be –2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

3.  VIHQ (max) is voltage on VDDQ pins plus 0.3 V.

Recommended Operating Temperatures

                   Parameter                         Symbol  Min.     Typ.                                             Max.       Unit  Notes

Ambient Temperature (Commercial Range Versions)      TA      0        25                                               70         C     2

    Ambient Temperature (Industrial Range Versions)  TA      –40      25                                               85         C     2

Notes:

1.  The part numbers of Industrial Temperature Range versions end the character “I”. Unless otherwise noted, all performance specifica-

    tions quoted are evaluated for worst case in the temperature range marked on the device.

2.  Input Under/overshoot voltage must be –2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

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    Undershoot Measurement and                 Timing                                       Overshoot         Measurement        and Timing

       VIH                                                                                                              20% tKC

                                                                                       VDD  + 2.0 V

       VSS                                                                                  50%

       50%                                                                                  VDD

VSS – 2.0 V

                          20% tKC                                                           VIL

Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5           V)

             Parameter                         Symbol          Test conditions                             Typ.         Max.     Unit

             Input Capacitance                 CIN                          VIN = 0 V                      4            5        pF

       Input/Output Capacitance                CI/O                         VOUT = 0 V                     6            7        pF

Note:

These parameters are sample tested.

AC Test Conditions

             Parameter                         Conditions

             Input high level                  VDD – 0.2 V

             Input low level                           0.2 V

             Input slew rate                           1 V/ns

             Input reference level                   VDDQ/2

        Output reference level                       VDDQ/2

             Output load                               Fig. 1

Notes:

1.     Include scope and jig capacitance.

2.     Test conditions as specified with output loading as shown in Fig. 1

       unless otherwise noted.

3.     Device is deselected as defined by the Truth Table.

                                                       Output Load 1

                                           DQ

                                                                            50         30pF*

                                                               VDDQ/2

                                                                                 *  Distributed Test  Jig  Capacitance

Rev: 1.08 10/2014                                              14/29                                                             © 2002, GSI Technology

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DC  Electrical Characteristics

    Parameter                         Symbol         Test Conditions                                                   Min      Max

    Input Leakage Current             IIL            VIN = 0 to VDD                                                    –2 uA    2 uA

    (except mode pins)

    ZZ Input Current                  IIN1           VDD  VIN  VIH                                                   –1 uA    1 uA

                                                     0 V VIN VIH                                                   –1 uA    100 uA

    FT, SCD, ZQ Input Current         IIN2           VDD  VIN  VIL                                                   –100 uA  1 uA

                                                     0 V VIN VIL                                                   –1 uA    1 uA

    Output Leakage Current (x36/x72)  IOL            Output Disable, VOUT = 0 to VDD                                   –1 uA    1 uA

    Output Leakage Current (x18)      IOL            Output Disable, VOUT = 0 to VDD                                   –1 uA    1 uA

    Output High Voltage               VOH2           IOH = –8 mA, VDDQ = 2.375 V                                       1.7 V    —

    Output High Voltage               VOH3           IOH = –8 mA, VDDQ = 3.135 V                                       2.4 V    —

    Output Low Voltage                VOL            IOL = 8 mA                                                        —        0.4 V

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                                                                                                                                                                                                                     -250             -225            -200            -166            -150            -133

                                                                                                                                               Parameter      Test Conditions            Mode      Symbol       0     –40       0           –40  0     –40       0     –40       0     –40       0     –40       Unit

                                                                                                                                                                                                                to         to   to          to   to         to   to         to   to         to   to         to

                                                                                                                                                                                                                70°C  85°C      70°C  85°C       70°C  85°C      70°C  85°C      70°C  85°C      70°C  85°C

                                                                                                                                                              Device Selected;           Pipeline  IDD          380        400  350         370  320        340  280        300  260        280  235        255  mA

                                                                                                                                                   Operating  All other inputs    (x72)            IDDQ         60         60   60          60   50         50   40         40   40         40   30         30

                                                                                                                                                   Current    VIH or VIL              Flow      IDD          275        285  255         265  235        245  225        235  210        220  210        220  mA

                                                                                                                                                              Output open                Through   IDDQ         40         40   40          40   30         30   30         30   30         30   20         20

                                                                                                                                                   Standby                               Pipeline  ISB          60         80   60          80   60         80   60         80   60         80   60         80   mA

                                                                                                                                                   Current    ZZ VDD – 0.2 V    —      Flow      ISB          60         80   60          80   60         80   60         80   60         80   60         80   mA

                                                                                                                                                                                         Through

                                                                                                                                                   Deselect   Device Deselected;         Pipeline  IDD          100        115  95          110  90         105  85         100  85         100  80         95   mA

                                                                                                                       16/29                       Current    All other inputs    —      Flow      IDD          85         100  85          100  80         95   80         95   75         90   70         85   mA

                                                                                                                                                              VIH or  VIL             Through

                                                                                                                                               Notes:

                                                                                                                                               1.  IDD and IDDQ apply to any combination of VDD3, VDD2, VDDQ3,  and VDDQ2 operation.

                                                                                                                                               2.  All parameters listed are worst case scenario.

                                                                                                                       © 2002, GSI Technology                                                                                                                                                                          GS8322Z72(C)
                                                                                                                                               GS8322Z72(C)

AC Electrical Characteristics

                   Parameter            Symbol     -250              -225          -200                                -166           -150         -133         Unit

                                                Min        Max    Min  Max      Min  Max        Min                    Max        Min  Max     Min  Max

              Clock Cycle Time          tKC     4.0        —      4.4      —    5.0      —      6.0                          —    6.7       —  7.5       —      ns

              Clock to Output Valid     tKQ     —          3.0    —        3.0  —        3.0    —                            3.5  —    3.8     —    4.0         ns

    Pipeline  Clock to Output Invalid   tKQX    1.5        —      1.5      —    1.5      —      1.5                          —    1.5       —  1.5       —      ns

              Clock to Output in Low-Z  tLZ1    1.5        —      1.5      —    1.5      —      1.5                          —    1.5       —  1.5       —      ns

                   Setup time           tS      1.2        —      1.3      —    1.4      —      1.5                          —    1.5       —  1.5       —      ns

                   Hold Time            tH      0.2        —      0.3      —    0.4      —      0.5                          —    0.5       —  0.5       —      ns

              Clock Cycle Time          tKC     6.5        —      7.0      —    7.5      —      8.0                          —    8.5       —  8.5       —      ns

              Clock to Output Valid     tKQ     —          6.5    —        7.0  —        7.5    —                            8.0  —    8.5     —    8.5         ns

    Flow      Clock to Output Invalid   tKQX    3.0        —      3.0      —    3.0      —      3.0                          —    3.0       —  3.0       —      ns

Through       Clock to Output in Low-Z  tLZ1    3.0        —      3.0      —    3.0      —      3.0                          —    3.0       —  3.0       —      ns

                   Setup time           tS      1.5        —      1.5      —    1.5      —      1.5                          —    1.5       —  1.5       —      ns

                   Hold time            tH      0.5        —      0.5      —    0.5      —      0.5                          —    0.5       —  0.5       —      ns

              Clock HIGH Time           tKH     1.3        —      1.3      —    1.3      —      1.3                          —    1.5       —  1.7       —      ns

              Clock LOW Time            tKL     1.5        —      1.5      —    1.5      —      1.5                          —    1.7       —  2         —      ns

              Clock to Output in        tHZ1    1.5        3.0    1.5      3.0  1.5      3.0    1.5                          3.0  1.5  3.0     1.5  3.0         ns

                   High-Z

              G to Output Valid         tOE     —          3.0    —        3.0  —        3.0    —                            3.5  —    3.8     —    4.0         ns

              G to output in Low-Z      tOLZ1   0          —      0        —    0        —      0                            —    0         —  0         —      ns

              G to output in High-Z     tOHZ1   —          3.0    —        3.0  —        3.0    —                            3.0  —    3.0     —    3.0         ns

                   ZZ setup time        tZZS2   5          —      5        —    5        —      5                            —    5         —  5         —      ns

                   ZZ hold time         tZZH2   1          —      1        —    1        —      1                            —    1         —  1         —      ns

                   ZZ recovery          tZZR    20         —      20       —    20       —      20                           —    20        —  20        —      ns

Notes:

1.  These parameters are sampled and are not 100% tested.

2.  ZZ is an asynchronous signal. However, in order to be recognized on any given clock cycle,  ZZ must meet                      the specified setup and hold

    times as specified above.

Rev: 1.08 10/2014                                          17/29                                                                            © 2002, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                                        GS8322Z72(C)

                                                           Pipeline Mode        Timing (NBT)

                       Write      A      Read B       Suspend        Read C           Write D        Write  No-op         Read  E  Deselect

                                                      tKH                  tKC

                                                               tKL

CK

                       tH

                   tS

A                  A                  B                        C                D                                  E

                       tH

                   tS

CKE

                       tH

                   tS

E*

                       tH

                   tS

ADV

                       tH

                   tS

W

                       tH                                                                            tH

                   tS                                                                          tS

Bn

                                                                    tH                                                             tLZ             tHZ

                                                               tS                                                                  tKQ                  tKQX

DQ                                                             D(A)             Q(B)           Q(C)         D(D)                             Q(E)

Rev: 1.08 10/2014                                                   18/29                                                               © 2002, GSI Technology

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                                                                                                                                           GS8322Z72(C)

                                                    Flow Through Mode Timing                         (NBT)

                       Write A           Write  B           Write B+1       Read C             Cont     Read D            Write E     Read F     Write G

                                                                       tKL

                                                            tKH                     tKC

CK

                         tH

                   tS

CKE

                         tH

                   tS

E

                         tH

                   tS

ADV

                         tH

                   tS

W

                         tH

                   tS

Bn

                         tH

                   tS

A0–An              A               B                                   C                             D                 E           F          G

                                                                                                                                      tKQ

                                         tH                                    tKQ                                             tKQX

                                   tS                                       tLZ                                           tHZ         tLZ           tKQX

DQ                                 D(A)             D(B)               D(B+1)            Q(C)                          Q(D)          D(E)     Q(F)        D(G)

                                                                                                            tOLZ

                                                                                                            tOE

                                                                                               tOHZ

G

                       *Note: E =  High(False)  if  E1 = 1  or  E2  =  0 or E3 = 1

JTAG Port Operation

Overview

The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan

interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output

drivers are powered by VDDQ.

Disabling the JTAG Port

It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless

clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG

Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                       GS8322Z72(C)

JTAG Pin Descriptions

Pin       Pin Name          I/O                                               Description

TCK       Test Clock        In   Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate

                                 from the falling edge of TCK.

                                 The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP

TMS       Test Mode Select  In   controller state machine. An undriven TMS input will produce the same result as a logic one input

                                 level.

                                 The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers

                                 placed between TDI and TDO. The register placed between TDI and TDO is determined by the

TDI       Test Data In      In   state of the TAP Controller state machine and the instruction that is currently loaded in the TAP

                                 Instruction Register (refer to the TAP Controller State Diagram). An undriven TDI pin will produce

                                 the same result as a logic one input level.

                                 Output that is active depending on the state of the TAP state machine. Output changes in

TDO       Test Data Out     Out  response to the falling edge of TCK. This is the output side of the serial registers placed between

                                 TDI and TDO.

Note:

This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is

held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview

The various JTAG registers, refered to as Test Access Port orTAP Registers, are selected (one at a time) via the sequences of 1s

and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the

rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the

TDI and TDO pins.

Instruction Register

The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or

the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the

TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the

controller is placed in Test-Logic-Reset state.

Bypass Register

The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through

the RAM’s JTAG Port to another device in the scan chain with as little delay as possible.

Boundary Scan Register

The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM’s input or I/O pins.

The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port’s TDO pin. The

Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the

device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan

Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in

Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,

SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

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                                            JTAG TAP Block Diagram

                                   ·  ·     ·         ·    ·          ·     ·  ·

                              ·             Boundary Scan Register                                                     ·

                              ·                                                                                        1

                              108        0

                                         Bypass Register                                                               0

                                         2  1  0

                                         Instruction Register

                   TDI                                                                                                    TDO

                                         ID Code Register

                                         31 30 29  ·     · ··   2  1  0

                                               Control Signals

                   TMS

                   TCK                   Test Access Port (TAP) Controller

Identification (ID) Register

The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in

Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.

It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the

controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

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ID Register Contents

              Die                                                                        I/O                                   GSI Technology                Presence Register

              Revision                            Not Used                        Configuration                                JEDEC Vendor

              Code                                                                                                                   ID Code

Bit #     31  30   29   28  27  26  25    24  23  22  21    20  19  18  17    16  15  14  13     12                    11  10  9  8  7  6  5     4  3  2  1  0

x72       X   X    X    X   0   0   0     0   0   0   0     0   0   0   0     0   1   0       0  1                     0   0   0  1  1  0     1  1  0  0  1  1

x36       X   X    X    X   0   0   0     X   1   0   0     1   0   0   0     0   1   0       0  0                     0   0   0  1  1  0     1  1  0  0  1  1

x32       X   X    X    X   0   0   0     0   0   0   0     0   0   0   0     0   1   1       0  0                     0   0   0  1  1  0  1     1  0  0  1  1

x18       X   X    X    X   0   0   0     X   1   0   0     1   0   0   0     0   1   0       1  0                     0   0   0  1  1  0     1  1  0  0  1  1

x16       X   X    X    X   0   0   0     0   0   0   0     0   0   0   0     0   1   1       1  0                     0   0   0  1  1  0     1  1  0  0  1  1

Tap Controller Instruction Set

Overview

There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific

(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be

implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load

address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.

When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired

instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the

TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this

device is listed in the following table.

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                                                                                                                                       GS8322Z72(C)

                                         JTAG    Tap  Controller State Diagram

        1          Test Logic Reset

                          0

                   Run Test Idle      1                  Select DR    1                                                Select IR    1

        0                                                       0                                                            0

                                                 1    Capture DR                1                                      Capture IR

                                                             0                                                            0

                                                         Shift DR     0                                                   Shift IR  0

                                                                1                                                            1

                                                 1       Exit1 DR               1                                         Exit1 IR

                                                                0                                                            0

                                                      Pause DR        0                                                Pause IR     0

                                                                1                                                            1

                                                         Exit2 DR     0                                                   Exit2 IR  0

                                                                1                                                            1

                                                      Update DR                                                        Update IR

                                                      1            0                                                   1        0

Instruction Descriptions

BYPASS

When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This

occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-

tate testing of other devices in the scan path.

SAMPLE/PRELOAD

SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is

loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and

I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and

are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because

the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents

while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will

not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the

TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP

operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then

places the boundary scan register between the TDI and TDO pins.

EXTEST

EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with

all logic 0s. The EXTEST command does not block or override the RAM’s input pins; therefore, the RAM’s internal state is

still determined by its input pins.

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     

     Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.

     Then the EXTEST command is used to output the Boundary Scan Register’s contents, in parallel, on the RAM’s data output

     drivers on the falling edge of TCK when the controller is in the Update-IR state.

     

     Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-

     tion is selected, the sate of all the RAM’s input and I/O pins, as well as the default values at Scan Register locations not asso-

     ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR

     state, the RAM’s output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-

     ated.

IDCODE

     The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and

     places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction

     loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z

     If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-

     Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR

     state.

RFU

     These instructions are Reserved for Future Use. In this device they replicate the BYPASS instruction.

JTAG TAP Instruction Set Summary

     Instruction   Code                                                 Description                                    Notes

        EXTEST     000   Places the Boundary Scan Register between TDI and TDO.                                                  1

        IDCODE     001   Preloads ID Register and places it between TDI and TDO.                                                 1, 2

                         Captures I/O ring contents. Places the Boundary Scan Register between TDI and

     SAMPLE-Z      010   TDO.                                                                                                    1

                         Forces all RAM output drivers to High-Z.

        RFU        011   Do not use this instruction; Reserved for Future Use.                                                   1

                         Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

        SAMPLE/    100   Captures I/O ring contents. Places the Boundary Scan Register between TDI and                           1

     PRELOAD             TDO.

        GSI        101   GSI private instruction.                                                                                1

        RFU        110   Do not use this instruction; Reserved for Future Use.                                                   1

                         Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

        BYPASS     111   Places Bypass Register between TDI and TDO.                                                             1

Notes:

1.   Instruction codes expressed in binary, MSB on left, LSB on right.

2.   Default instruction automatically loaded at power-up and in test-logic-reset state.

Rev: 1.08 10/2014                                  24/29                                                               © 2002, GSI Technology

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                                                                                                                                           GS8322Z72(C)

JTAG Port Recommended Operating Conditions and                          DC  Characteristics

                               Parameter                                    Symbol           Min.                         Max.                 Unit  Notes

                   3.3 V Test Port Input High Voltage                       VIHJ3            2.0                          VDD3 +0.3            V         1

                   3.3 V Test Port Input Low Voltage                        VILJ3            –0.3                         0.8                  V         1

                   2.5 V Test Port Input High Voltage                       VIHJ2   0.6 * VDD2                            VDD2 +0.3            V         1

                   2.5 V Test Port Input Low Voltage                        VILJ2            –0.3                         0.3 * VDD2           V         1

        TMS, TCK and TDI Input Leakage Current                              IINHJ            –300                         1                    uA        2

        TMS, TCK and TDI Input Leakage Current                              IINLJ            –1                           100                  uA        3

                     TDO Output Leakage Current                             IOLJ             –1                           1                    uA        4

                     Test Port Output High Voltage                          VOHJ             1.7                          —                    V         5, 6

                     Test Port Output Low Voltage                           VOLJ             —                            0.4                  V         5, 7

                     Test Port Output CMOS High                             VOHJC   VDDQ – 100 mV                         —                    V         5, 8

                     Test Port Output CMOS Low                              VOLJC            —                            100 mV               V         5, 9

Notes:

1.  Input Under/overshoot voltage must be –2 V > Vi < VDDn +2 V         not to exceed 4.6 V maximum, with              a  pulse width not  to  exceed 20% tTKC.

2.  VILJ  VIN VDDn

3.  0 V VIN VILJn

4.  Output Disable, VOUT = 0 to VDDn

5.  The TDO output driver is served by the VDDQ supply.

6.  IOHJ = –4 mA

7.  IOLJ = + 4 mA

8.  IOHJC = –100 uA

9.  IOLJC = +100 uA

JTAG Port AC Test Conditions

        Parameter                         Conditions                                                                   JTAG Port AC Test Load

        Input high level                            VDD – 0.2 V                     DQ

        Input low level                                0.2 V

        Input slew rate                                1 V/ns                                                                     50             30pF*

        Input reference level                          VDDQ/2                                                             VDDQ/2

        Output reference level                         VDDQ/2                                      * Distributed Test Jig Capacitance

Notes:

1.  Include scope and jig capacitance.

2.  Test conditions as shown unless otherwise noted.

Rev: 1.08 10/2014                                                25/29                                                            © 2002, GSI Technology

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                                         JTAG       Port Timing      Diagram

                            tTKC                           tTKH      tTKL

                   TCK

                                                    tTH

                                               tTS

                   TDI

                                                    tTH

                                               tTS

                   TMS

                                         tTKQ

                   TDO

                                                    tTH

                                               tTS

Parallel  SRAM     input

JTAG Port AC Electrical Characteristics

Parameter                   Symbol       Min        Max    Unit

TCK Cycle Time              tTKC         50         —            ns

TCK Low to TDO Valid        tTKQ         —          20           ns

TCK High Pulse Width        tTKH         20         —            ns

TCK Low Pulse Width         tTKL         20         —            ns

TDI & TMS Set Up Time       tTS          10         —            ns

TDI & TMS Hold Time         tTH          10         —            ns

Boundary Scan (BSDL Files)

For information regarding the Boundary Scan Chain, or to obtain BSDL files for this  part,  please                     contact  our Applications

Engineering Department at: apps@gsitechnology.com.

Rev: 1.08 10/2014                                   26/29                                                                       © 2002, GSI Technology

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209 BGA Package Drawing (Package C)

14 mm x 22 mm Body, 1.0 mm Bump Pitch, 11 x 19 Bump Array

                                                                                                                       C   A1

A                                                                                                                                 Side View

         aaa                                          D

                                                      D1

     e

                                                                                                                       E1      E  Bottom View

                                           b              e

Symbol             Min  Typ          Max       Units

A                                    1.70      mm

A1            0.40      0.50         0.60      mm

b            0.50      0.60         0.70      mm

c             0.31      0.36         0.38      mm

D             21.9      22.0         22.1      mm

D1                      18.0 (BSC)             mm

E             13.9      14.0         14.1      mm

E1                      10.0 (BSC)             mm

e                       1.00 (BSC)             mm

aaa                     0.15                   mm

Rev 1.0

                                                                                                                                  BPR 1999.05.18

Rev: 1.08 10/2014                              27/29                                                                              © 2002, GSI Technology

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Ordering Information for GSI Synchronous Burst RAMs

    Org            Part Number1      Type                                Package                                       Speed2                        TA3

                                                                                                                       (MHz/ns)

    512K x 72      GS8322Z72C-250    NBT Pipeline/Flow Through           209 BGA                                       250/6.5                       C

    512K x 72      GS8322Z72C-225    NBT Pipeline/Flow Through           209 BGA                                       225/7                         C

    512K x 72      GS8322Z72C-200    NBT Pipeline/Flow Through           209 BGA                                       200/7.5                       C

    512K x 72      GS8322Z72C-166    NBT Pipeline/Flow Through           209 BGA                                       166/8                         C

    512K x 72      GS8322Z72C-150    NBT Pipeline/Flow Through           209 BGA                                       150/8.5                       C

    512K x 72      GS8322Z72C-133    NBT Pipeline/Flow Through           209 BGA                                       133/8.5                       C

    512K x 72      GS8322Z72C-250I   NBT Pipeline/Flow Through           209 BGA                                       250/6.5                       I

    512K x 72      GS8322Z72C-225I   NBT Pipeline/Flow Through           209 BGA                                       225/7                         I

    512K x 72      GS8322Z72C-200I   NBT Pipeline/Flow Through           209 BGA                                       200/7.5                       I

    512K x 72      GS8322Z72C-166I   NBT Pipeline/Flow Through           209 BGA                                       166/8                         I

    512K x 72      GS8322Z72C-150I   NBT Pipeline/Flow Through           209 BGA                                       150/8.5                       I

    512K x 72      GS8322Z72C-133I   NBT Pipeline/Flow Through           209 BGA                                       133/8.5                       I

    512K x 72      GS8322Z72GC-250   NBT Pipeline/Flow Through           RoHS-compliant 209 BGA                        250/6.5                       C

    512K x 72      GS8322Z72GC-225   NBT Pipeline/Flow Through           RoHS-compliant 209 BGA                        225/7                         C

    512K x 72      GS8322Z72GC-200   NBT Pipeline/Flow Through           RoHS-compliant 209 BGA                        200/7.5                       C

    512K x 72      GS8322Z72GC-166   NBT Pipeline/Flow Through           RoHS-compliant 209 BGA                        166/8                         C

    512K x 72      GS8322Z72GC-150   NBT Pipeline/Flow Through           RoHS-compliant 209 BGA                        150/8.5                       C

    512K x 72      GS8322Z72GC-133   NBT Pipeline/Flow Through           RoHS-compliant 209 BGA                        133/8.5                       C

    512K x 72      GS8322Z72GC-250I  NBT Pipeline/Flow Through           RoHS-compliant 209 BGA                        250/6.5                       I

    512K x 72      GS8322Z72GC-225I  NBT Pipeline/Flow Through           RoHS-compliant 209 BGA                        225/7                         I

    512K x 72      GS8322Z72GC-200I  NBT Pipeline/Flow Through           RoHS-compliant 209 BGA                        200/7.5                       I

    512K x 72      GS8322Z72GC-166I  NBT Pipeline/Flow Through           RoHS-compliant 209 BGA                        166/8                         I

    512K x 72      GS8322Z72GC-150I  NBT Pipeline/Flow Through           RoHS-compliant 209 BGA                        150/8.5                       I

    512K x 72      GS8322Z72GC-133I  NBT Pipeline/Flow Through           RoHS-compliant 209 BGA                        133/8.5                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number. Example: GS8322Z72C-150IT.

2.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow Through mode-selectable by the user.

3.  C = Commercial Temperature Range. I = Industrial Temperature Range.

4.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.08 10/2014                    28/29                                                                             © 2002, GSI Technology

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                                                                                                                       GS8322Z72(C)

36Mb Sync SRAM Datasheet Revision History

DS/DateRev. Code: Old;  Types of Changes   Page;Revisions;Reason

                   New  Format or Content

8322Z18_r1                                 • Creation of new datasheet

8322Z18_r1.01           C                  • Add 165 BGA

8322Z18_r1.02           C                  • Fix missing address at B9 and ZQ at H10 in 165 pinouts

                                           • Added 165-BGA package

                                           • Updated all power numbers on page 1 and page 26

                                           • Updated AC Characteristics table

                                           • Removed all references to parity

                                           • Updated tables on page 23

                                           • Updated FT power numbers

8322Z18_r1_03           Content            • Updated Absolute Maximum Ratings table

                                           • Corrected Capacitance table

                                           • Updated tKQ (PL) numbers in table on page 1

                                           • Updated DC Electrical Characteristics table

                                           • Removed Output Load 2 diagram on page 15

                                           • Updated standby current numbers in Operating Current table

                                           • Updated timing diagrams

8322Z18_r1_04           Format/Content     • Updated format

                                           • Added variation information to package mechanicals

8322Z18_r1_05           Content            • RoHS-compliant information added

                                           • Corrected AC Electrical Characteristics Table

8322Z18_r1_06           Content            • Rev1.06a: updated coplanarity for 119, 165 BGA mechanical,

                                                  removed Status column from Ordering Information table.

8322Z18_r1_07           Content            • Updated Synchronous Truth Table (pg. 12)

                                           • ((Rev.1.07a) Corrected formating on title page

8322Z72_r1_08           Content            • Removed x18 and x36 due to their NRND status

Rev: 1.08 10/2014                          29/29                                                                       © 2002, GSI Technology

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